JP2023527517A - メモリセルのストリングを含むメモリアレイ及びメモリセルのストリングを含むメモリアレイを形成することに使用される方法 - Google Patents

メモリセルのストリングを含むメモリアレイ及びメモリセルのストリングを含むメモリアレイを形成することに使用される方法 Download PDF

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Abstract

メモリセルのストリングを含むメモリアレイ及びメモリセルのストリングを含むメモリアレイを形成することに使用される方法。メモリセルのストリングを含むメモリアレイを形成することに使用される方法は、基板上に導体材料を含む導体ティアを形成することを含む。横方向に隔離したメモリブロック領域が形成され、導体ティアの真上に第１のティアと第２のティアとを交互に含む垂直スタックを個々に含む。メモリセルのチャネル材料ストリングは、第１のティア及び第２のティアを通って拡張する。横方向に隔離したメモリブロック領域間の導体材料内に水平方向に延びる線が形成される。水平方向に延びる線は、水平方向に延びる線の横方向に間にある導体材料の上部とは異なる組成のものである。水平方向に延びる線が形成された後、個々のチャネル材料ストリングのチャネル材料と導体ティアの導体材料とを共に直接電気的に結合する最下部の第１のティアの導電性材料が形成される。方法に依存しない構造体を含むその他の実施形態が開示される。

Description

本明細書に開示する実施形態は、メモリアレイ、及びメモリアレイを形成することに使用される方法に関する。
メモリは集積回路の一種であり、データを蓄積するためにコンピュータシステムで使用される。メモリは、個々のメモリセルの１つ以上のアレイで製造され得る。メモリセルは、デジット線（ビット線、データ線、又はセンス線とも称され得る）及びアクセス線（ワード線とも称され得る）を使用して、書き込まれ得、又は読み出され得る。センス線は、アレイの列に沿ってメモリセルを導電的に相互接続し得、アクセス線は、アレイの行に沿ってメモリセルを導電的に相互接続し得る。各メモリセルは、センス線及びアクセス線の組み合わせを通じて一意にアドレッシングされ得る。
メモリセルは、揮発性、半揮発性、又は不揮発性であり得る。不揮発性メモリセルは、電力がない状態で長期間データを蓄積し得る。不揮発性メモリは、慣習的に、少なくとも約１０年の保持期間を有するメモリとして指定されている。揮発性メモリは消散し、それ故、データ蓄積を維持するためにリフレッシュ／再書き込みされる。揮発性メモリは、数ミリ秒以下の保持時間を有し得る。それでも、メモリセルは、少なくとも２つの異なる選択可能な状態でメモリを保持又は蓄積するように構成される。バイナリシステムでは、状態は“０”又は“１”の何れかとみなされる。他のシステムでは、少なくとも幾つかの個々のメモリセルは、２つよりも多いレベル又は状態の情報を蓄積するように構成され得る。
電界効果トランジスタは、メモリセルで使用され得る電子コンポーネントの一種である。これらのトランジスタは、半導電性チャネル領域をそれらの間に有する一対の導電性ソース／ドレイン領域を含む。導電性ゲートはチャネル領域に隣接し、薄いゲート絶縁体によってチャネル領域から分離される。ゲートへの適切な電圧の印加は、ソース／ドレイン領域の一方からチャネル領域を通じて他方へ電流が流れることを可能にする。電圧がゲートから除去された場合、電流がチャネル領域を流れることが大幅に妨げられる。電界効果トランジスタはまた、追加の構造体、例えば、ゲート絶縁体と導電性ゲートとの間のゲート構築物の一部として可逆的にプログラミング可能な電荷蓄積領域を含み得る。
フラッシュメモリはメモリの一種であり、最近のコンピュータ及びデバイスで多くの用途を有する。実例として、最近のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例として、コンピュータ及びその他のデバイスが従来のハードドライブを置き換えるためにソリッドステートドライブ内にフラッシュメモリを利用することは益々一般的になっている。更に別の例として、フラッシュメモリは、製造者が、新たな通信プロトコルが標準化されてくるとそれらをサポートすること、及び強化された機構のためにデバイスをリモートでアップグレードする能力を提供することが可能であるため、無線電子デバイスではポピュラーである。
ＮＡＮＤは、集積フラッシュメモリの基本アーキテクチャであり得る。ＮＡＮＤセルユニットは、メモリセルの直列の組み合わせに直列に結合された少なくとも１つの選択デバイスを含む（直列の組み合わせは一般的にＮＡＮＤストリングと称される）。ＮＡＮＤアーキテクチャは、可逆的にプログラミング可能な垂直トランジスタを個々に含む垂直方向に積み重ねられたメモリセルを含む３次元配列で構成され得る。制御又はその他の回路は、垂直方向に積み重ねられたメモリセルの下方に形成され得る。その他の揮発性又は不揮発性メモリアレイアーキテクチャもまた、トランジスタを個々に含む垂直方向に積み重ねられたメモリセルを含み得る。
メモリアレイは、例えば、米国特許出願公開第２０１５／０２２８６５１号、２０１６／０２６７９８４号、及び２０１７／０１４０８３３号の何れかで示され説明されるようなメモリページ、メモリブロック及び部分ブロック（例えば、サブブロック）、並びにメモリプレーン内に配列され得る。メモリブロックは、垂直方向に積み重ねられたメモリセルの個々のワード線ティア内の個々のワード線の長手方向の輪郭を少なくとも部分的に画定し得る。これらのワード線への接続は、垂直方向に積み重ねられたメモリセルのアレイの端部又は端にあるいわゆる“階段ステップ構造体”で生じ得る。階段ステップ構造体は、ワード線への電気的アクセスを提供するために高さ方向に拡張する導電性ビアが接触する個々のワード線のコンタクト領域を画定する個々の“階段”（代替的に“ステップ”又は“階段ステップ”と称される）を含む。
発明の実施形態に従ったプロセス中の基板の一部分の概略的断面図であり、図２の線１－１を通って取られている。 図１の線２－２を通って取られた概略的断面図である。 発明の幾つかの実施形態に従ったプロセスにおける図１の構築物の概略的連続的部分図である。 発明の幾つかの実施形態に従ったプロセスにおける図２の構築物の概略的連続的断面図である。 発明の幾つかの実施形態に従ったプロセスにおける図１の構築物の概略的連続的部分図である。 発明の幾つかの実施形態に従ったプロセスにおける図２の構築物の概略的連続的断面図である。 発明の幾つかの実施形態に従ったプロセスにおける図２の一部分の構築物の概略的拡大図である。 発明の幾つかの実施形態に従ったプロセスにおける図１の構築物の概略的連続的部分図である。 発明の幾つかの実施形態に従ったプロセスにおける図２の構築物の概略的連続的断面図である。 発明の幾つかの実施形態に従ったプロセスにおける図１の一部分の構築物の概略的拡大図である。 発明の幾つかの実施形態に従ったプロセスにおける図２の一部分の構築物の概略的拡大図である。 発明の幾つかの実施形態に従ったプロセスにおける図２の構築物の概略的連続的断面図である。 発明の幾つかの実施形態に従ったプロセスにおける図２の一部分の構築物の概略的拡大図である。 発明の幾つかの実施形態に従ったプロセスにおける図２の構築物の概略的連続的断面図である。 発明の幾つかの実施形態に従ったプロセスにおける図２の一部分の構築物の概略的拡大図である。 発明の幾つかの実施形態に従ったプロセスにおける図１の構築物の概略的連続的部分図である。 発明の幾つかの実施形態に従ったプロセスにおける図２の構築物の概略的連続的断面図である。 発明の幾つかの実施形態に従ったプロセスにおける図１の構築物の概略的連続的部分図である。 発明の幾つかの実施形態に従ったプロセスにおける図２の構築物の概略的連続的断面図である。 発明の幾つかの実施形態に従ったプロセスにおける図１の構築物の概略的連続的部分図である。 発明の幾つかの実施形態に従ったプロセスにおける図２の構築物の概略的連続的断面図である。 発明の幾つかの実施形態に従ったプロセスにおける図２の一部分の構築物の概略的拡大図である。 発明の幾つかの実施形態に従ったプロセスにおける図１の一部分の構築物の概略的拡大図である。 発明の幾つかの実施形態に従ったプロセスにおける図２の一部分の構築物の概略的拡大図である。 発明の幾つかの実施形態に従ったプロセスにおける図２の一部分の構築物の概略的拡大図である。
発明の実施形態は、メモリアレイ、例えば、アレイの下に少なくとも何らかの周辺制御回路を有し得るＮＡＮＤ又はその他のメモリセルのアレイ（例えば、ＣＭＯＳアンダーアレイ）を形成することに使用される方法を包含する。発明の実施形態は、いわゆる“ゲートラスト”又は“置換ゲート”処理、いわゆる“ゲートファースト”処理、及びトランジスタのゲートが形成される時期とは無関係で既存であるか将来開発されるかに関わらないその他の処理を包含する。発明の実施形態はまた、製造方法に無関係なメモリアレイ（例えば、ＮＡＮＤアーキテクチャ）を包含する。第１の例示的な方法の実施形態は、“ゲートラスト”又は”置換ゲート”プロセスとしてみなされ得、図１及び図２から開始する図１～図２５を参照して説明される。
図１及び図２は、トランジスタ及び／又はメモリセルの高さ方向に拡張するストリングが形成されるであろうアレイ又はアレイ領域１２を有する構築物１０を示す。構築物１０は、導電性／導体／導電的、半導性／半導体／半導的、又は絶縁性／絶縁体／絶縁的（すなわち、本明細書では電気的）材料の内の何れか１つ以上を有するベース基板１１を含む。様々な材料がベース基板１１の高さ方向に上方に形成されている。材料は、図１～図５に描写した材料の脇に、高さ方向に内向きに、又は高さ方向に外向きにあり得る。例えば、集積回路のその他の部分的又は全体的に製造されたコンポーネントは、ベース基板１１の上方、周囲、又は内部の何処かに提供され得る。メモリセルの高さ方向に拡張するストリングのアレイ（例えば、アレイ１２）内のコンポーネントを動作させるための制御及び／又はその他の周辺回路も製造され得、アレイ又はサブアレイ内に全体的に又は部分的にあってもなくてもよい。更に、複数のサブアレイもまた、独立して、タンデムに、さもなければ相互に関連して製造され得、動作し得る。この文書では、“サブアレイ”もアレイとみなされ得る。
導体材料１７を含む導体ティア１６が基板１１の上方に形成されている。一実施形態では、導体材料１７は、金属材料１５（例えば、ＷＳｉｘ）の上に（真上に、例えば、直接接して）導電的にドープされた半導体材料１３（例えば、ｎ型の導電的にドープされたポリシリコン）を含む。導体ティア１６は、アレイ１２内に形成されるであろうトランジスタ及び／又はメモリセルへの読み出し及び書き込みアクセスを制御するために使用される制御回路（例えば、周辺アンダーアレイ回路及び／又は共通のソース線若しくはプレート）の一部を含み得る。
図３及び図４を参照すると、一実施形態では、マスク開口部６７を有するパターニングされたマスキング材料６６が導体ティア１６の上に形成されている。
図５～図７を参照すると、横方向に隔離したメモリブロック領域（まだ図示せず）をその上方に含むであろうものの間の導体材料１７内に水平方向に延びる線７２を形成するように、構築物１０はその後イオン注入されている（図２では下向きの矢印６８で指し示されている）。水平方向に延びる線７２は、水平方向に延びる線７２の横方向に間にある導体材料１７の上部（少なくとも上部）とは異なる組成のものである。一実施形態では、図示のように、水平方向に延びる線７２は、導体ティア１６ほど垂直方向に厚くない。一実施形態では、水平方向に延びる線７２は、水平方向に延びる線７２の横方向に間にある導体材料１７に（もしあれば）存在するよりも多い含有量のＣ、Ｎ、Ｂ、Ａｓ、Ｓｂ、Ｂｉ、Ｌｉ、Ａｌ、Ｉｎ、又は金属材料の内の１つ以上を有する。一実施形態では、水平方向に延びる線７２は導電性ではなく（すなわち、絶縁性又は半導電性であり）、別の実施形態では導電性である。
一実施形態では、水平方向に延びる線７２の最上部７７（少なくとも最上部）は、一次ｎ型導電性生成ドーパント又は一次ｐ型導電性生成ドーパント（例えば、３１）の内の１つをその中に有する導電的にドープされた半導体材料（例えば、導電的にドープされたポリシリコン）を含む。この文脈における一次ｎ型ドーパント又は一次ｐ型ドーパントは、さもなければ半導電材料であろうものを、そうした一次ドーパント型の濃度の結果として導電性にさせるものである。水平方向に延びる線７２の少なくとも最上部は、一次ドーパントの組成とは異なる組成の二次ドーパント（例えば、３３）を含む。一実施形態では、該１つは、一次ｎ型導電性生成ドーパントであり、一実施形態では、該１つは、一次ｐ型導電性生成ドーパントである。一実施形態では、異なる一次ドーパント及び二次ドーパントは同じｎ又はｐ型であり、別の実施形態では、異なるｎ又はｐ型のものである。一実施形態では、二次ドーパントは、Ｃ、Ｎ、Ｂ、Ａｓ、又は金属材料の内の１つ以上である。一実施形態では、二次ドーパントは、Ｓｂ、Ｂｉ、Ｌｉ、Ａｌ、又はＩｎの内の１つ以上である。一実施形態では、水平方向に延びる線の最上部内の二次ドーパントは、最上部において少なくとも１×１０１４原子／ｃｍ３の濃度にある。一実施形態では、こうしたものは、複数の異なる組成の二次ドーパントを含む。
上記の処理は、水平方向に延びる線７２を形成し、上記の例示的な属性の内の１つ以上を有するための一例にすぎない。任意の代替の既存の又は将来開発される方法及び属性が使用され得、又はもたらされ得る。例えば、ほんの一例として、開口部６７をその中に有するマスキング材料６６は、トレンチ（図示せず）をその中に形成するために導体材料１７中への時限的エッチングを行いながら、エッチングマスクとして使用される。そうしたトレンチは、材料１３の組成とは異なる組成の材料で充填され得、その後、そうした材料は、線７２を形成するために、背面を材料１３の少なくとも上面まで平坦化される。
図８～図１１を参照すると、絶縁性ティア２０＊と導電性ティア２２＊とを垂直方向に交互に含むスタック１８が導体ティア１６の上方に形成される（＊は、他の添え字を有しても有さなくてもよい、そうした同じ添え字で指定された全てのコンポーネントを包括する添え字として使用される）。ティア２０＊及び２２＊の各々に対する例示的な厚さは、２２～６０ナノメートルである。少数のティア２０＊及び２２＊のみが示されているが、スタック１８は、数十、百以上等のティア２０＊及び２２＊を含む可能性が高い。周辺及び／又は制御回路の一部であってもなくてもよいその他の回路は、導体ティア１６とスタック１８との間にあり得る。例えば、そうした回路の導電性材料と絶縁性材料との複数の垂直方向に交互のティアは、導電性ティア２２＊の最下部の下方に及び／又は導電性ティア２２＊の最上部の上方にあり得る。例えば、１つ以上の選択ゲートティア（図示せず）は、導体ティア１６と最下部の導電性ティア２２＊との間にあり得、１つ以上の選択ゲートティアは、導電性ティア２２＊の最上部の上方にあり得る。代替的又は追加的に、描写した最上部及び最下部の導電性ティア２２＊の内の少なくとも１つは選択ゲートティアであり得る。それでも、導電性ティア２２＊（代替的に第１のティアと称される）は導電材料を含まなくてもよく、絶縁性ティア２０＊（代替的に第２のティアと称される）は絶縁性材料を含まなくてもよく、又は“ゲートラスト”又は”置換ゲート”である本明細書により最初に説明した例示的な方法の実施形態と併せて処理のこの時点では絶縁性でなくてもよい。例示的な導電性ティア２２＊は、全体的又は部分的に犠牲的であり得る第１の材料２６（例えば、窒化ケイ素）を含む。例示的な絶縁性ティア２０＊は、第１の材料２６の組成とは異なる組成のものであり、全体的又は部分的に犠牲的であり得る第２の材料２４（例えば、二酸化ケイ素）を含む。実施形態では、最下部の第１のティア２２ｚは、導体材料１７内の水平方向に延びる線７２の最上部の組成とは異なる組成の犠牲材料を含む。
幾つかの実施形態では、最下部の第１のティア２２ｚは、その上方の第１のティア２２＊よりも厚く、そうした一実施形態では、その上方の第１のティア２２＊よりも少なくとも１．５倍厚い。一実施形態では、図示のように、最下部の第１のティア２２ｚは導体ティア１６の導体材料１７に直接接さず、例えば、最下部の第２のティア２０ｚは、導体ティア１６の導体材料１７と最下部の第１のティア２２ｚとの垂直方向に間にある。或いは、最下部の第１のティアは、導体ティアの導体材料（図示せず）に直接接し得る。一実施形態では、最下部の第２のティア２０ｚは、導体ティア１６の導体材料１７の最上部１９に直接接する。一実施形態では、最下部の第２のティア２０ｚは、その上方の第２のティア２０＊よりも薄い。一実施形態では、最下部の第１のティア２２ｚのすぐ上方にある第２のティア２０ｘ（例えば、次に高い第２のティア２０ｘ）は、その上方の第２のティア２０＊よりも厚い。
最下部の第１のティア２２ｚのすぐ上方にある（すなわち、最下部の第１のティア２２ｚとそのすぐ上方の第２のティア２０ｘとの垂直方向に間に他の第２のティアがない）第２のティア２０ｘの第２のティア材料は、上部の第１の絶縁性材料２１と、上部の第１の絶縁性材料２１の下方の下部の第２の材料２３とを含み、下部の第２の材料２３は、上部の第１の絶縁性材料２１の組成とは異なる組成のものである。上部の絶縁性材料２１は、材料２４と同じ組成のものであり得る。幾つかの実施形態では、最下部の第１のティア２２ｚのすぐ上方にある第２のティア２０ｘの第２のティア材料は、上部の絶縁性材料２１、下部の材料２７、及び上部の絶縁性材料２１と下部の材料２７との垂直方向に間の中間材料２３を含むとみなされ得、中間材料２３は、下部の材料２７の組成及び上部の絶縁性材料２１の組成とは異なる組成のものである（下部の材料２７は、幾つかの実施形態では任意である）。上部の絶縁性材料２１と下部の材料２７とは、相互に同じ厚さのものであり得、又は異なる厚さのものであり得る。下部の第２の材料２３は、上部の第１の絶縁性材料２１及び下部の材料２７の各々よりも（図示されているように）薄くてもよく、又は上部の第１の絶縁性材料２１及び下部の材料２７の各々よりも厚くてもよい（図示せず）。それでも、幾つかの実施形態では、上部の絶縁性材料２１と下部の材料２７とは、相互に同じ組成（例えば、及び材料２４と同じ組成）のものであり、他の実施形態では、相互に異なる組成のものである。幾つかの実施形態では、下部の第２の材料２３／中間材料２３は、導電的にドープされたポリシリコン、導電的にドープされていないポリシリコン、炭素ドープのポリシリコン、窒化ケイ素、非ドープの窒化ケイ素、炭素ドープの窒化ケイ素、及び金属材料の内の少なくとも１つを含む。
チャネル開口部２５は、絶縁性ティア２０＊及び導電性ティア２２＊を通って導体ティア１６まで（例えば、エッチングによって）形成されている。チャネル開口部２５は、スタック１８内でより深く移動するように半径方向に内側に先細であってもよい（図示せず）。幾つかの実施形態では、チャネル開口部２５は、図示のように導体ティア１６の導体材料１７中に入り込んでもよく、又はその上で停止してもよい（図示せず）。或いは、一例として、チャネル開口部２５は、最下部の絶縁性ティア２０の上又は内部で停止し得る。チャネル開口部２５を少なくとも導体ティア１６の導体材料１７中に拡張する理由は、チャネル開口部２５内にある材料に固定効果を提供することである。エッチング停止材料（図示せず）は、こうしたことが要望される場合に導体ティア１６に対するチャネル開口部２５のエッチングの停止を容易にするために、導体ティア１６の導体材料１７内又はその上にあり得る。そうしたエッチング停止材料は、犠牲的又は非犠牲的であり得る。
横方向に隔離したメモリブロック領域５８を形成するために、水平方向に延びるトレンチ４０が（例えば、異方性エッチングによって）スタック１８中に形成されている。水平方向に延びるトレンチ４０は、個々の水平方向に延びる線７２の真上に個々にある。一実施形態では、図示のように、水平方向に延びる線７２は、それらの上方にあるメモリブロック５８の領域中に横方向に拡張する。水平方向に延びる線７２は、垂直スタック１８を形成する前又は後に形成され得る。例として、簡潔にするためだけに、チャネル開口部２５は、行毎に４つ及び５つのチャネル開口部２５の千鳥状の行のグループ又は列に配列され、完成した回路構築物内に横方向に隔離したメモリブロック５８を含むであろう横方向に隔離したメモリブロック領域５８内に配列されるように示されている。この文書では、“ブロック”は“サブブロック”を含む総称である。トレンチ４０は、通常、チャネル開口部２５よりも幅が広いであろう（例えば、１０～２０倍幅が広いが、簡潔にするためにそうした幅の広さの程度は示されていない）。メモリブロック領域５８及びもたらされるメモリブロック５８（まだ図示せず）は、例えば、方向５５に沿って、長手方向に延び、方向付けられるものとみなされ得る。任意の代替の既存の又は将来開発される配列及び構築物が使用され得る。トレンチ４０は、最下部の第１のティア２２ｚの（上の又は内部の）第１の材料２６に直接接する個別の底部を有し得る。
トレンチ４０は、部分的又は全体的に犠牲的であり得、理想的には材料２４及び２６の組成以外の組成のものである薄いライニング材料３５（例えば、ドープされた又は非ドープのポリシリコン又は金属材料）でライニングされている。そうしたものは、コンフォーマルに堆積し得、その後、例えば、そのマスクレス異方性スペーサ類似エッチングによって、又は短いウェットエッチングによって、水平面の上方から実質的に除去され得る。発明の幾つかの態様は、トレンチ４０の底部からのライニング材料３５の除去に関連する問題を克服することに少なくとも部分的に動機付けられている。具体的には、ライニング材料３５のそうした除去は、夫々、ティア２２ｚ及び２０ｚの材料２６及び２４を通って望ましくなくエッチングし得、その下方の導体材料１７を露出させるエッチング化学物質を使用して行われ得る。そうしたエッチング化学物質はまた、その後、導体材料１７を望ましくなくエッチングし得、最終的には製造されている回路の破壊につながり得る。それらに横方向に隣接する材料１３と比較して異なるエッチング耐性の組成のものであるように水平方向に延びる線７２を提供することは、材料３５をエッチングするときに露出した場合に、そうした材料１３のそうした望ましくないエッチングを低減又はなくし得る。
トランジスタチャネル材料は、絶縁性ティア及び導電性ティアに高さ方向に沿って個々のチャネル開口部内に形成され得、したがって、導体ティア内の導電性材料と直接電気的に結合される個々のチャネル材料ストリングを含む。形成される例示的なメモリアレイの個々のメモリセルは、ゲート領域（例えば、制御ゲート領域）と、ゲート領域とチャネル材料との横方向に間のメモリ構造体とを含み得る。そうした一実施形態では、メモリ構造体は、電荷遮断領域、蓄積材料（例えば、電荷蓄積材料）、及び絶縁性電荷通過材料を含むように形成される。個々のメモリセルの蓄積材料（例えば、ドープされた又は非ドープのケイ素等のフローティングゲート材料、又は窒化ケイ素、金属ドット等の電荷トラップ材料）は、個々の電荷遮断領域に高さ方向に沿う。絶縁性電荷通過材料（例えば、窒素含有材料［例えば、窒化ケイ素］が２つの絶縁体酸化物［例えば、二酸化ケイ素］の間に挟まれたバンドギャップ工学構造体）は、チャネル材料と蓄積材料との横方向に間にある。
図８～図１１は、電荷遮断材料３０、蓄積材料３２、及び電荷通過材料３４が、絶縁性ティア２０＊及び導電性ティア２２＊に高さ方向に沿って個々のチャネル開口部２５内に形成されている一実施形態を示す。トランジスタ材料３０、３２、及び３４（例えば、メモリセル材料）は、例えば、スタック１８の上方及び個々の開口部２５内にそれらの個別の薄層を堆積させ、続いてそうした背面を少なくともスタック１８の上面まで平坦化することによって形成され得る。
チャネル材料３６はまた、絶縁性ティア２０＊及び導電性ティア２２＊に高さ方向に沿ってチャネル開口部２５内に形成され、したがって、チャネル開口部２５内に個々の動作可能なチャネル材料ストリング５３を含む。チャネル材料３６は、その最下面７１を有するものとみなされ得る。一実施形態におけるチャネル材料ストリング５３は、それらに沿ってメモリセル材料（例えば、３０、３２、及び３４）を有し、第２のティア材料（例えば、２４）は、すぐ隣接するチャネル材料ストリング５３の水平方向に間にある。材料３０、３２、３４、及び３６は、スケールに起因して、図１及び図２では纏めて材料３７として示され、材料３７としてのみ指定されている。例示的なチャネル材料３６は、１つ以上のケイ素、ゲルマニウム、及びいわゆるＩＩＩ／Ｖ半導体材料（例えば、ＧａＡｓ、ＩｎＰ、ＧａＰ、及びＧａＮ）等の適切にドープされた結晶性半導体材料を含む。材料３０、３２、３４、及び３６の各々に対する例示的な厚さは、２５～１００オングストロームである。チャネル材料３６が導体ティア１６の導体材料１７に直接接するように導体ティア１６を露出するために、チャネル開口部２５のベース（図示せず）から材料３０、３２、及び３４を除去するように、パンチエッチングが行われ得る。そうしたパンチエッチングは、（図示するように）材料３０、３２、及び３４の各々に対して別個に発生し得、又は幾つかに対してのみ発生し得る（図示せず）。或いは、ほんの一例として、パンチエッチングは行われなくてもよく、チャネル材料３６は、別個の導電性相互接続部（まだ図示せず）によってのみ、導体ティア１６の導体材料１７に直接電気的に結合されてもよい。チャネル開口部２５は、半径方向に中央にある固体誘電体材料３８（例えば、スピンオン誘電体、二酸化ケイ素、及び／又は窒化ケイ素）を含むものとして示されている。或いは、ほんの一例として、チャネル開口部２５内の半径方向に中央部分は、空隙スペースを含んでもよく（図示せず）、及び／又は固体材料を欠いていてもよい（図示せず）。
図１２及び図１３を参照すると、最下部の第１のティア２２ｚ（図示せず）内の第１のティア材料２６は、（例えば、材料２６が窒化ケイ素であり、露出した他の材料が１つ以上の酸化物又はポリシリコンを含む場合に、液体又は蒸気のＨ３ＰＯ４を一次エッチャントとして使用して）第２のティア材料２４、ライニング材料３５、及び下部の材料２７に対して選択的に等方的にエッチングされている。上記の問題で特定されたように、最下部の第２のティア２０ｚの材料２４が導体ティア１６（図示せず）まで以前にエッチングされた場合に、水平方向に延びる線７２は、導体ティア１６の材料のエッチングをなくし得、又は少なくとも低減し得る。
図１４及び図１５は、一実施形態において、材料３０（例えば、二酸化ケイ素）、材料３２（例えば、窒化ケイ素）、及び材料３４（例えば、二酸化ケイ素、又は二酸化ケイ素と窒化ケイ素との組み合わせ）が、チャネル材料ストリング５３のチャネル材料３６の側壁４１を露出させるためにエッチングされている例示的な後続の処理を示す。それでも、下部の材料２７が図１２及び図１３に示すように存在する一実施形態では、最下部の第１のティア２２ｚのすぐ上方にある第２のティア２０ｘ内の下部の材料２７（図１４及び１５には図示せず）は、中間材料２３の下面３１に対して選択的にエッチングされ、中間材料２３の下面３１を露出させる。一例として、材料２３がポリシリコンであり、材料２１、２４、及び２７が二酸化ケイ素であり、メモリセル材料３０、３２、及び３４が夫々、二酸化ケイ素層及び窒化ケイ素層の内の１つ以上である実施形態を考える。そうした例では、描写した構築物は、二酸化ケイ素及び窒化ケイ素を他方に対して選択的に順次エッチングするための変更された又は異なる化学物質を使用することによってもたらされ得る。例として、ＨＦに対する水の（体積で）１００：１の溶液は、窒化ケイ素に対して二酸化ケイ素を選択的にエッチングするであろう一方、ＨＦに対する水の（体積で）１０００：１の溶液は、二酸化ケイ素に対して窒化ケイ素を選択的にエッチングするであろう。したがって、そうした例では、そうしたエッチング化学物質は、図１４及び図１５に示した例示的な構築物を達成することが望まれる代替的な方法で使用され得る。当業者は、図１４及び図１５に示したような構築物が望まれる場合に他の異なる材料をエッチングするために他の化学物質を選択可能である。下部の材料２７（図示せず）は、図１４及び図１５の処理では除去されたものとして示されているが、そうしたものは、幾つかの実施形態では、後まで除去されなくてもよい。図１２及び図１３に示したような最下部のティア２０ｚの材料２４も図１４及び１５では除去されている（図示せず）。
図１６及び図１７を参照すると、個々のチャネル材料ストリング５３のチャネル材料３６と導体ティア１６の導体材料１７とを共に直接電気的に結合するために、最下部の第１のティア２２ｚ内に導電性材料４２が形成されている。例示的な導電性材料は、導電的にドープされた半導体材料（例えば、ポリシリコンを導電性にするのに十分な量／濃度のドーパント３１を含むような導電的にドープされたポリシリコン）及び金属材料を含む。一実施形態では、最下部の第１のティア２２ｚ内の導電性材料４２は、チャネル材料ストリング５３のチャネル材料３６の側壁４１に直接接し、一実施形態では、最下部の第１のティア２２ｚ内の導電性材料４２は、導体ティア１６の導体材料１７の最上部の最上面（例えば、１９）に直接接する。
図１８及び図１９を参照すると、導電性材料４２は、例えば、材料３５及び１３並びに水平方向に延びる線７２に対して選択的に行われ得る異方性エッチングによって又は時限的等方性エッチングによって、トレンチ４０から除去されている。当業者は、任意の適切なエッチング化学物質を選択可能である。
図２０～図２５を参照すると、ライニング材料３５（図示せず）が除去されている。その後、導電性ティア２２の材料２６（図示せず）は、例えば、（例えば、材料２６が窒化ケイ素であり、他の材料が１つ以上の酸化物又はポリシリコンを含む場合に液体又は蒸気のＨ３ＰＯ４を一次エッチャントとして使用して）他の露出した材料に対して理想的には選択的にトレンチ４０を通って等方的にエッチング除去されることによって除去されている。例示的な実施形態における導電性ティア２２内の材料２６（図示せず）は犠牲的であり、導電材料４８と置換され、その後トレンチ４０から除去され、したがって、個々の導電線２９（例えば、ワード線）と、個々のトランジスタ及び／又はメモリセル５６の高さ方向に拡張するストリング４９とを形成する。
導電材料４８を形成する前に、薄い絶縁性ライナー（例えば、Ａｌ２Ｏ３。図示せず）が形成され得る。トランジスタ及び／又はメモリセル５６の凡その位置は、図２５では括弧で指し示され、幾つかは、図２０、図２１、図２３、及び図２４では破線の輪郭で指し示され、トランジスタ及び／又はメモリセル５６は、描写する例では本質的にリング状又は環状である。或いは、トランジスタ及び／又はメモリセル５６は、個々のチャネル開口部２５に対して完全には取り囲まれなくてもよく、その結果、各チャネル開口部２５は、２つ以上の高さ方向に拡張するストリング４９（例えば、個々の導電性ティア内のチャネル開口部毎におそらく複数のワード線を備えた個々の導電性ティア内の個々のチャネル開口部の周りの複数のトランジスタ及び／又はメモリセル。図示せず）を有し得る。導電材料４８は、個々のトランジスタ及び／又はメモリセル５６の制御ゲート領域５２に対応する末端５０（図２５）を有するとみなされ得る。描写した実施形態における制御ゲート領域５２は、個々の導電線２９の個々の部分を含む。材料３０、３２、及び３４は、制御ゲート領域５２とチャネル材料３６との横方向に間にあるメモリ構造体６５とみなされ得る。一実施形態では、例示的な“ゲートラスト”処理に関して示すように、導電性ティア２２の導電材料４８は、チャネル開口部２５及び／又はトレンチ４０を形成した後に形成される。或いは、導電性ティアの導電材料は、例えば、“ゲートファースト”処理に関して、チャネル開口部２５及び／又はトレンチ４０を形成する前（図示せず）に形成され得る。
電荷遮断領域（例えば、電荷遮断材料３０）は、蓄積材料３２と個々の制御ゲート領域５２との間にある。電荷遮断は、メモリセル内で以下の機能を有し得、プログラムモードでは、電荷遮断は、電荷キャリアが蓄積材料（例えば、フローティングゲート材料、電荷トラップ材料等）から制御ゲートに向かって通過することを防止し得、消去モードでは、電荷遮断は、電荷キャリアが制御ゲートから蓄積材料中に流入することを防止し得る。したがって、電荷遮断は、個々のメモリセルの制御ゲート領域と蓄積材料との間の電荷移動を遮断するように機能し得る。図示したような例示的な電荷遮断領域は、絶縁体材料３０を含む。更なる例として、電荷遮断領域は、そうした蓄積材料が絶縁性である場合（例えば、絶縁性蓄積材料３２と導電材料４８との間に異なる組成材料が何らない場合）に蓄積材料（例えば、材料３２）の横方向に（例えば半径方向に）外側部分を含み得る。それでも、追加の例として、蓄積材料と制御ゲートの導電性材料との界面は、何れの別個の組成の絶縁体材料３０がない場合にも電荷遮断領域として機能するのに十分であり得る。更に、絶縁体材料３０と組み合わせた導電材料４８の材料３０との界面（存在する場合）は、電荷遮断領域として共に機能し得、代替的又は追加的に、絶縁性蓄積材料（例えば、窒化ケイ素材料３２）の横方向に外側領域として機能し得る。例示的な材料３０は、酸化ケイ素ハフニウム及び二酸化ケイ素の内の１つ以上である。
一実施形態では、図示のように、チャネル材料ストリング５３のチャネル材料３６の最下面７１は、導体ティア１６の導体材料１７の何れにも直接接することはない。
介在材料５７は、トレンチ４０内に形成され、それによって、すぐ横方向に隣接するメモリブロック５８の横方向に間に長手方向に沿って形成されている。介在材料５７は、すぐ横方向に隣接するメモリブロック間に横方向の電気的分離（絶縁）を提供し得る。こうしたものは、絶縁性、半導電性、及び導電性材料の内の１つ以上を含み得、それでも、完成した回路構築物内で導電性ティア２２＊が相互に短絡するのを容易にし得る。例示的な絶縁性材料は、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、及び非ドープのポリシリコンの内の１つ以上である。介在材料５７は、アレイ貫通ビア（図示せず）を含み得る。介在材料５７として指定されたものを形成する前に形成されたトレンチ４０内の幾らかの材料が残り得、それによって介在材料５７の一部を含み得る。
その他の実施形態に関して本明細書で示され、及び／又は説明される任意のその他の属性又は態様は、上記の実施形態を参照して示され、説明される実施形態において使用され得る。
一実施形態では、メモリセル（例えば、５６）のストリング（例えば、４９）を含むメモリアレイ（例えば、１２）を形成することに使用される方法は、基板（例えば、１１）上に導体材料（例えば、１７）を含む導体ティア（例えば、１６）を形成することを含む。導体ティアの真上に第１のティア（例えば、２２）と第２のティア（例えば、２０）とを交互に含む垂直スタック（例えば、１８）を個々に含む横方向に隔離したメモリブロック領域（例えば、５８）が形成される。メモリセルのチャネル材料ストリング（例えば、５３）は、第１のティア及び第２のティアを通って拡張する。横方向に隔離したメモリブロック領域間の導体材料内に、水平方向に延びる線（例えば、７２）が形成される。水平方向に延びる線は、水平方向に延びる線の横方向に間にある導体材料の上部（少なくとも上部、例えば７７）とは異なる組成のものである。水平に延びる線を形成した後、個々のチャネル材料ストリングのチャネル材料と導体ティアの導体材料とを共に直接電気的に結合する最下部の第１のティア（例えば、２２ｚ）の導電性材料（例えば、４２）が形成される。その他の実施形態に関して本明細書で示され、及び／又は説明される任意のその他の属性又は態様が使用され得る。
代替の実施形態の構築物は、上に説明した方法の実施形態、又はその他の方法からもたらされ得る。それでも、発明の実施形態は、製造方法とは独立したメモリアレイを包含する。にもかかわらず、そうしたメモリアレイは、方法の実施形態において本明細書に説明するような属性の何れかを有し得る。同様に、上に説明した方法の実施形態は、デバイスの実施形態に関して説明した属性の何れかを組み込み得、形成し得、及び／又は有し得る。
一実施形態では、メモリセル（例えば、５６）のストリング（例えば、４９）を含むメモリアレイ（例えば、１２）は、導体材料（例えば、１７）を含む導体ティア（例えば、１６）を含む。メモリアレイは、絶縁性ティア（例えば、２０）と導電性ティア（例えば、２２）とを交互に含む垂直スタック（例えば、１８）を個々に含む、横方向に隔離したメモリブロック（例えば、５８）を含む。メモリセル（例えば、５６）のチャネル材料ストリング（例えば、５３）は、絶縁性ティア及び導電性ティアを通って拡張する。最下部の導電性ティア（例えば、２２ｚ）の導電材料（例えば、４２）は、個々のチャネル材料ストリングのチャネル材料（例えば、３６）と導体ティア内の導体材料とを共に直接電気的に結合する。介在材料（例えば、５７）は、すぐ横方向に隣接するメモリブロックの横方向に間にあり、長手方向に沿う。介在材料は絶縁性材料を含む。横方向に隔離したメモリブロック間の導体材料内に、水平方向に延びる線（例えば、７２）がある。水平方向に延びる線は、水平方向に延びる線の横方向に間にある導体材料とは異なる組成のものである。その他の実施形態に関して本明細書で示され、及び／又は説明される任意のその他の属性又は態様が使用され得る。
一実施形態では、メモリセル（例えば、５６）のストリング（例えば、４９）を含むメモリアレイ（例えば、１２）は、一次ｎ型導電性生成ドーパント（例えば、３１）をその中に有するｎ型の導電的にドープされたポリシリコン（例えば、１３）を含む導体ティア（例えば、１６）を含む。メモリアレイは、導体ティアの真上に絶縁性ティア（例えば、２０）及び導電性ティア（例えば、２２）を交互に含む垂直スタック（例えば、１８）を個々に含む横方向に隔離したメモリブロック（例えば、５８）を含む。メモリセル（例えば、５６）のチャネル材料ストリング（例えば、５３）は、絶縁性ティア及び導電性ティアを通って拡張する。最下部の導電性ティア（例えば２２ｚ）は、導体ティアのｎ型の導電的にドープされたポリシリコンに直接接し、最下部の導電性ティアのチャネル材料ストリングのチャネル材料（例えば３６）の側壁（例えば４１）に直接接するｎ型の導電的にドープされたポリシリコンを含む。介在材料（例えば、５７）は、すぐ横方向に隣接するメモリブロックの横方向に間にあり、長手方向に沿う。介在材料は絶縁材料を含む。横方向に隔離したメモリブロック間の導体材料内に、水平方向に延びる線（例えば、７２）がある。水平方向に延びる線は、一次ドーパントの組成とは異なる組成の二次ドーパント（例えば、３３）を含むｎ型の導電的にドープされたポリシリコンを含む。その他の実施形態に関して本明細書で示され、及び／又は説明される任意のその他の属性又は態様が使用され得る。
上記の処理又は構築物は、下にあるベース基板の上方にある又はその一部としてのコンポーネントの（単一のスタック／デッキは複数のティアを有し得るが）単一のスタック又は単一のデッキとして、又はその内に形成されたそうしたコンポーネントのアレイに関連するとみなされ得る。アレイ内のそうしたコンポーネントを動作させる又は該コンポーネントにアクセスするための制御及び／又はその他の周辺回路もまた、完成した構築物の一部として何処にでも形成され得、幾つかの実施形態では、アレイの下にあり得る（例えば、ＣＭＯＳアンダーアレイ）。それでも、１つ以上の追加のそうしたスタック／デッキは、図に示される又は上に説明するものの上方及び／又は下方に提供又は製造され得る。更に、コンポーネントのアレイは、異なるスタック／デッキにおいて相互に同じであり得又は異なり得、異なるスタック／デッキは、相互に同じ厚さ又は異なる厚さのものであり得る。介在する構造体（例えば、追加の回路及び／又は誘電体層）は、垂直方向に直ぐ隣接するスタック／デッキ間に提供され得る。また、異なるスタック／デッキは、相互に電気的に結合され得る。複数のスタック／デッキは、別個に連続して（例えば、相互に積み重なって）製造され得、又は２つ以上のスタック／デッキは、本質的に同時に製造され得る。
上で論じたアセンブリ及び構造体は、集積回路／回路で使用され得、電子システムに組み込まれ得る。そうした電子システムは、例えば、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及びアプリケーション固有のモジュールで使用され得、多層、マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
この文書では、特に明記されていない限り、“高さ”、“より高い”、“上部”、“下部”、“最上部”、“頂上”、“底部”、“上方”、“下方”、“下の”、“下にある”、“上”、“下”は、一般的に、垂直方向を基準にする。“水平”は、主たる基板表面に沿った一般的な方向（すなわち、１０度以内）を指し、製造中に基板が処理される相対的な方向であり得、垂直は、一般にそれに直交する方向である。“正確に水平”への言及は、主たる基板表面に沿った（すなわち、そこからの角度がない）方向であり、製造中に基板が処理される相対的な方向であり得る。更に、本明細書に使用するような“垂直”及び“水平”は、一般に、相互に対して垂直な方向であり、３次元空間における基板の向きとは無関係である。また、“高さ方向に拡張する（ｅｌｅｖａｔｉｏｎａｌｌｙ－ｅｘｔｅｎｄｉｎｇ）”及び“高さ方向に拡張する（ｅｘｔｅｎｄ（ｉｎｇ） ｅｌｅｖａｔｉｏｎａｌｌｙ）”は、正確な水平方向から少なくとも４５°離れた角度である方向を指す。更に、電界効果トランジスタに関して、“高さ方向に拡張する”、“高さ方向に拡張する”、“水平方向に拡張する（ｅｘｔｅｎｄ（ｉｎｇ） ｈｏｒｉｚｏｎｔａｌｌｙ）”、及び“水平方向に拡張する（ｈｏｒｉｚｏｎｔａｌｌｙ－ｅｘｔｅｎｄｉｎｇ）”等は、動作中にソース／ドレイン領域間に電流が流れるトランジスタのチャネル長の向きに関する。バイポーラ接合トランジスタに対しては、“高さ方向に拡張する”、“高さ方向に拡張する”、“水平方向に拡張する”、及び“水平方向に拡張する”等は、動作中にエミッタとコレクタとの間に電流が流れるベース長の向きに関する。幾つかの実施形態では、高さ方向に拡張する任意のコンポーネント、機構、及び／又は領域は、垂直方向又は垂直方向の１０°以内に拡張する。
更に、“真上”、“真下（ｄｉｒｅｃｔｌｙ ｂｅｌｏｗ）”、及び“真下（ｄｉｒｅｃｔｌｙ ｕｎｄｅｒ）”は、相互に対して２つの記載された領域／材料／コンポーネントの少なくとも幾らかの横方向の重なり（すなわち、水平方向）を必要とする。また、“直接（ｄｉｒｅｃｔｌｙ）”が先行しない“上方”の使用は、その他の上方にある記載された領域／材料／コンポーネントの幾らかの部分が、該その他の高さ方向に外側にあることを必要とするのみである（すなわち、２つの記載された領域／材料／コンポーネントの何らかの横方向の重なりがあるか否かとは無関係である）。同様に、“直接”が先行しない“下方”及び“下”の使用は、その他の下方／下にある記載された領域／材料／コンポーネントの幾らかの部分が、該その他の高さ方向に内側にあることを必要とするのみである（すなわち、２つの記載された領域／材料／コンポーネントの何らかの横方向の重なりがあるか否かとは無関係である）。
本明細書で説明する材料、領域、及び構造体の何れも、均質又は不均質であり得、それでも、そうしたものの上にある任意の材料に渡って連続的又は不連続であり得る。１つ以上の例示的な組成が任意の材料に提供される場合、該材料は、そうした１つ以上の組成を含み得、本質的にそれからなり得、又はそれからなり得る。更に、特に明記しない限り、各材料は、任意の適切な既存の又は将来開発される技術を使用して形成され得、原子層堆積、化学気相成長、物理気相成長、エピタキシャル成長、拡散ドーピング、及びイオン注入が例である。
また、“厚さ”それ自体（先行する方向の形容詞なし）は、異なる組成の直ぐ隣接する材料の、又は直ぐ隣接する領域の最も近い表面から垂直に、所与の材料又は領域を通る平均直線距離として定義される。また、本明細書に説明する様々な材料又は領域は、実質的に一定の厚さのもの又は可変の厚さのものであり得る。可変の厚さのものである場合、厚さは、特に明記しない限り、平均の厚さを指し、そうした材料又は領域は、厚さが可変であることに起因して、何らかの最小の厚さ及び何らかの最大の厚さを有するであろう。本明細書で使用するとき、“異なる組成”は、例えば、そうした材料又は領域が均質でない場合、相互に直接接触し得る２つの記載された材料又は領域のそれらの部分のみが化学的及び／又は物理的に異なることのみを必要とする。２つの記載された材料又は領域が相互に直接接しない場合、“異なる組成”は、そうした材料又は領域が均質でない場合、相互に最も近い２つの記載された材料又は領域のそれらの部分が化学的及び／又は物理的に異なることのみを必要とする。この文書では、材料、領域、又は構造体は、記載された材料、領域、又は構造体が相互に少なくとも幾らか物理的に接触している場合に、相互に“直接接する”。対照的に、“直接”が先行しない“上方に（ｏｖｅｒ）”、“上”、“隣接する”、“沿って”、及び“接する”は、“直接接する”と共に、介在材料、領域、又は構造体が、記載された材料、領域、又は構造体の相互の物理的な接触を何らもたらさない構築物を包含する。
本明細書において、領域－材料－コンポーネントは、通常の動作中に電流が一方から他方へ連続的に流れることが可能であり、そうしたことが十分に生成される場合に、亜原子の正及び／又は負の電荷の移動によって主にそうする場合、相互に“電気的に結合される”。別の電子コンポーネントは、領域－材料－コンポーネントの間にあり得、それらに電気的に結合され得る。対照的に、領域－材料－コンポーネントが“直接電気的に結合される”と称される場合、直接電気的に結合された領域－材料－コンポーネントの間には介在する電子コンポーネント（例えば、ダイオード、トランジスタ、抵抗器、トランスデューサ、スイッチ、ヒューズ等）はない。
この文書での“行”及び“列”の何れかの使用は、機構のある系列又は向きを機構の別の系列又は向きと区別し、それに沿ってコンポーネントが形成されている、又は形成され得る際の便宜のためである。“行”及び“列”は、機能とは無関係に領域、コンポーネント、及び／又は機構の任意の系列に関して同義語として使用される。それでも、行は、直線的及び／若しくは湾曲及び／若しくは平行であり得、並びに／又は相互に平行ではないことがあり、列でもそうであり得る。更に、行及び列は、９０°で又は１つ以上のその他の角度で（すなわち、直線の角度ではなく）相互に交差し得る。
本明細書の導電性／導体／導電材料の何れかの組成は、金属材料及び／又は導電的にドープされた半導電性／半導体／半導電材料であり得る。“金属材料”は、元素金属、２つ以上の元素金属の任意の混合物若しくは合金、及び任意の１つ以上の導電性金属化合物の内の任意の１つ又は組み合わせである。
本明細書において、エッチング、エッチングすること、除去すること、除去、堆積すること、形成すること、及び／又は形成に関する“選択的”の何れかの使用は、体積で少なくとも２：１の比率で作用されるような別の記載された材料に対する、ある記載された材料のそうした作用である。更に、選択的に堆積すること、選択的に成長すること、又は選択的に形成することの何れかの使用は、堆積すること、成長すること、又は形成することの少なくとも最初の７５オングストロームに対して、体積で少なくとも２：１の比率で別の記載された１つ以上の材料に対して、ある材料を堆積すること、成長すること、又は形成することである。
特に明記しない限り、本明細書における“又は”の使用は、何れか及び両方を包含する。
［結論］
幾つかの実施形態では、メモリセルのストリングを含むメモリアレイを形成することに使用される方法は、基板上に導体材料を含む導体ティアを形成することを含む。横方向に隔離したメモリブロック領域が形成され、導体ティアの真上に第１のティアと第２のティアとを交互に含む垂直スタックを個々に含む。メモリセルのチャネル材料ストリングは、第１のティア及び第２のティアを通って拡張する。横方向に隔離したメモリブロック領域間の導体材料内に水平方向に延びる線が形成される。水平方向に延びる線は、水平方向に延びる線の横方向に間にある導体材料の上部とは異なる組成のものである。水平方向に延びる線が形成された後、個々のチャネル材料ストリングのチャネル材料と導体ティアの導体材料とを共に直接電気的に結合する、最下部の第１のティアの導電性材料が形成される。
幾つかの実施形態では、メモリセルのストリングを含むメモリアレイを形成することに使用される方法は、基板上に導体材料を含む導体ティアを形成することを含む。横方向に隔離したメモリブロック領域をその上方に含むであろうものの間の導体材料内に、水平方向に延びる線が形成される。水平方向に延びる線は、水平方向に延びる線の横方向に間にある導体材料の上部とは異なる組成のものである。水平方向に延びる線が形成された後、第１のティアと第２のティアとを垂直方向に交互に含むスタックが導体ティアの上方に形成される。最下部の第１のティアは、導体材料内の水平方向に延びる線の最上部の組成とは異なる組成の犠牲材料を含む。スタックは、導体ティア内の導体材料内の個々の水平方向に延びる線の個々の真上にある水平方向に延びるトレンチをそれらの間に有する横方向に隔離したメモリブロック領域を含む。チャネル材料ストリングは、第１のティア及び第２のティアを通って拡張する。第１のティアの材料は、第２のティアの材料とは異なる組成のものである。犠牲材料は、最下部の第１のティアから等方的にエッチングされる。等方性エッチングの後、個々のチャネル材料ストリングのチャネル材料と導体ティアの導体材料とを共に直接電気的に結合する導電性材料が最下部の第１のティア内に形成される。
幾つかの実施形態では、メモリセルのストリングを含むメモリアレイは、導体材料を含む導体ティアを含む。横方向に隔離したメモリブロックは、導体ティアの真上に絶縁性ティアと導電性ティアとを交互に含む垂直スタックを個々に含む。メモリセルのチャネル材料ストリングは、絶縁性ティア及び導電性ティアを通って拡張する。最下部の導電性ティアの導電材料は、個々のチャネル材料ストリングのチャネル材料と導体ティアの導体材料とを共に直接電気的に結合する。介在材料は、すぐ横方向に隣接するメモリブロックの横方向に間にあり、長手方向に沿う。介在材料は絶縁性材料を含む。導体材料内の水平方向に延びる線は、横方向に隔離したメモリブロック間にある。水平方向に延びる線は、水平方向に延びる線の横方向に間にある導体材料とは異なる組成のものである。
幾つかの実施形態では、メモリセルのストリングを含むメモリアレイは、一次ｎ型導電性生成ドーパントをその中に有するｎ型の導電的にドープされたポリシリコンを含む導体ティアを含む。横方向に隔離したメモリブロックは、導体ティアの真上に絶縁性ティアと導電性ティアとを交互に含む垂直スタックを個々に含む。メモリセルのチャネル材料ストリングは、絶縁性ティア及び導電性ティアを通って拡張する。最下部の導電性ティアは、導体ティアのｎ型の導電的にドープされたポリシリコンに直接接し、最下部の導電性ティア内のチャネル材料ストリングのチャネル材料の側壁に直接接するｎ型の導電的にドープされたポリシリコンを含む。介在材料は、すぐ横方向に隣接するメモリブロックの横方向に間にあり、長手方向に沿う。介在材料は絶縁性材料を含む。導体材料内の水平方向に延びる線は、横方向に隔離したメモリブロック間にある。水平方向に延びる線は、一次ドーパントの組成とは異なる組成の二次ドーパントを含むｎ型の導電的にドープされたポリシリコンを含む。

Claims (29)

  1. 基板上に導体材料を含む導体ティアを形成することと、
    前記導体ティアの真上に第１のティアと第２のティアとを交互に含む垂直スタックを個々に含む横方向に隔離したメモリブロック領域を形成することであって、メモリセルのチャネル材料ストリングは前記第１のティア及び前記第２のティアを通って拡張することと、
    前記横方向に隔離したメモリブロック領域間の前記導体材料内に水平方向に延びる線を形成することであって、前記水平方向に延びる線は、前記水平方向に延びる線の横方向に間にある前記導体材料の上部とは異なる組成のものであることと、
    前記水平方向の延びる線を形成した後、個々の前記チャネル材料ストリングの前記チャネル材料と前記導体ティアの前記導体材料とを共に直接電気的に結合する最下部の前記第１のティアの導電性材料を形成すること
    を含む、メモリセルのストリングを含むメモリアレイを形成することに使用される方法。
  2. 前記垂直スタックを形成する前に、前記水平方向に延びる線を形成することを含む、請求項１に記載の方法。
  3. 前記垂直スタックを形成した後に、前記水平方向に延びる線を形成することを含む、請求項１に記載の方法。
  4. 前記水平方向に延びる線は、それらの上方にある前記メモリブロック領域の領域中に横方向に拡張する、請求項１に記載の方法。
  5. 前記水平方向に延びる線は、前記導体ティアほど垂直方向に厚くない、請求項１に記載の方法。
  6. 前記水平方向に延びる線は、前記水平方向に延びる線の横方向に間にある前記導体材料内に存在するよりも多い含有量のＣ、Ｎ、Ｂ、Ａｓ、Ｓｂ、Ｂｉ、Ｌｉ、Ａｌ、Ｉｎ、又は金属材料の内の１つ以上を有する、請求項１に記載の方法。
  7. 前記水平方向に延びる線は導電性でない、請求項１に記載の方法。
  8. 前記水平方向に延びる線は導電性である、請求項１に記載の方法。
  9. 前記水平方向に延びる線は、マスキング材料内のマスク開口部を通じて前記導体材料にイオン注入することによって形成される、請求項１に記載の方法。
  10. 前記チャネル材料ストリングの前記チャネル材料の最下面は、前記導体ティアの前記導体材料の何れにも直接接しない、請求項１に記載の方法。
  11. 基板上に導体材料を含む導体ティアを形成することと、
    横方向に隔離したメモリブロック領域をそれらの上方に含むであろうものの間の前記導体材料に水平方向に延びる線を形成することであって、前記水平方向に延びる線は、前記水平方向に延びる線の横方向に間にある前記導体材料の上部とは異なる組成のものであることと、
    前記水平方向に延びる線を形成した後、前記導体ティアの上方に第１のティアと第２のティアとを垂直方向に交互に含むスタックを形成することであって、最下部の前記第１のティアは、前記導体ティア内の前記水平方向に延びる線の最上部の組成とは異なる組成の犠牲材料を含み、前記スタックは、前記導体ティア内の前記導体材料内の個々の前記水平方向に延びる線の個々の真上にある水平方向に延びる線トレンチをそれらの間に有する前記横方向に隔離したメモリブロック領域を含み、チャネル材料ストリングは、前記第１のティア及び前記第２のティアを通って拡張し、前記第１のティアの材料は、前記第２のティアの材料とは異なる組成のものであることと、
    前記最下部の第１のティアから前記犠牲材料を等方的にエッチングすることと、
    前記等方的にエッチングすることの後、個々の前記チャネル材料ストリングの前記チャネル材料と前記導体ティアの前記導体材料とを共に直接電気的に結合する導電性材料を前記最下部の第１のティア内に形成すること
    を含む、メモリセルのストリングを含むメモリアレイを形成することに使用される方法。
  12. 導体材料を含む導体ティアと、
    前記導体ティアの真上に絶縁性ティアと導電性ティアとを交互に含む垂直スタックを個々に含む横方向に隔離したメモリブロックであって、メモリセルのチャネル材料ストリングは前記絶縁性ティア及び前記導電性ティアを通って拡張し、最下部の前記導電性ティアの導電材料は、個々の前記チャネル材料ストリングの前記チャネル材料と前記導体ティアの前記導体材料とを共に直接電気的に結合する、前記メモリブロックと、
    すぐ横方向に隣接する前記メモリブロックの横方向に間にあり、長手方向に沿う介在材料であって、絶縁性材料を含む前記介在材料と、
    前記横方向に隔離したメモリブロックの間の前記導体材料内の水平方向に延びる線であって、前記水平方向に延びる線の横方向に間にある前記導体材料とは異なる組成のものである前記水平方向に延びる線と
    を含む、メモリセルのストリングを含むメモリアレイ。
  13. 前記水平方向に延びる線は、それらの上にある前記メモリブロックの領域中に横方向に拡張する、請求項１２に記載のメモリアレイ。
  14. 前記水平方向に延びる線は、前記導体ティアほど垂直方向に厚くない、請求項１２に記載のメモリアレイ。
  15. 前記水平方向に延びる線は、前記水平方向に延びる線の横方向に間にある前記導体材料に存在するよりも多い含有量のＣ、Ｎ、Ｂ、Ａｓ、Ｓｂ、Ｂｉ、Ｌｉ、Ａｌ、Ｉｎ、又は金属材料の内の１つ以上を有する、請求項１２に記載のメモリアレイ。
  16. 前記水平方向に延びる線は導電性でない、請求項１２に記載のメモリアレイ。
  17. 前記水平方向に延びる線は導電性である、請求項１２に記載のメモリアレイ。
  18. 前記水平方向に延びる線の最上部は、一次ｎ型導電性生成ドーパント又は一次ｐ型導電性生成ドーパントの内の１つをその中に有する導電的にドープされた半導体材料を含み、前記水平方向に延びる線の少なくとも前記最上部は、前記一次ドーパントの組成とは異なる組成の二次ドーパントを含む、請求項１７に記載のメモリアレイ。
  19. 前記１つは前記一次ｎ型導電性生成ドーパントである、請求項１８に記載のメモリアレイ。
  20. 前記１つは前記一次ｐ型導電性生成ドーパントである、請求項１８に記載のメモリアレイ。
  21. 異なる前記一次ドーパント及び前記二次ドーパントは同じｎ型又はｐ型のものである、請求項１８に記載のメモリアレイ。
  22. 異なる前記一次ドーパント及び前記二次ドーパントは異なるｎ型又はｐ型のものである、請求項１８に記載のメモリアレイ。
  23. 前記二次ドーパントは、Ｃ、Ｎ、Ｂ、Ａｓ、又は金属材料の内の１つ以上である、請求項１８に記載のメモリアレイ。
  24. 前記二次ドーパントは、Ｓｂ、Ｂｉ、Ｌｉ、Ａｌ、又はＩｎの内の１つ以上である、請求項１８に記載のメモリアレイ。
  25. 前記水平方向に延びる線の前記最上部はポリシリコンを含む、請求項１８に記載のメモリアレイ。
  26. 前記水平方向に延びる線の前記最上部内の前記二次ドーパントは、前記最上部において少なくとも１×１０１４原子／ｃｍ３の濃度にある、請求項１８に記載のメモリアレイ。
  27. 複数の異なる組成の二次ドーパントを含む、請求項１８に記載のメモリアレイ。
  28. 一次ｎ型導電性生成ドーパントをその中に有するｎ型の導電的にドープされたポリシリコンを含む導体ティアと、
    前記導体ティアの真上に絶縁性ティアと導電性ティアとを交互に含む垂直スタックを個別に含む横方向に隔離したメモリブロックであって、メモリセルのチャネル材料ストリングは、前記絶縁性ティア及び前記導電性ティアを通って拡張し、最下部の前記導電性ティアは、前記導体ティアの前記ｎ型の導電的にドープされたポリシリコンに直接接し、前記最下部の導電性ティア内の前記チャネル材料ストリングのチャネル材料の側壁に直接接するｎ型の導電的にドープされたポリシリコンを含む、前記メモリブロックと、
    すぐ横方向に隣接する前記メモリブロックの横方向に間にあり、長手方向に沿う介在材料であって、絶縁材料を含む前記介在材料と、
    前記横方向に隔離したメモリブロック間の前記導体材料内の水平方向に延びる線であって。前記一次ドーパントの組成とは異なる組成の二次ドーパントを含むｎ型の導電的にドープされたポリシリコンを含む前記水平方向に延びる線と
    を含む、メモリセルのストリングを含むメモリアレイ。
  29. 前記一次ドーパントはｐであり、前記二次ドーパントはＣ、Ｎ、Ｂ、Ａｓ、Ｓｂ、Ｂｉ、Ｌｉ、Ａｌ、Ｉｎ、又は金属材料の内の１つ以上である、請求項２８に記載のメモリアレイ。
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