CN114446980A - 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

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Abstract

本申请案的实施例涉及存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。一种存储器阵列包括具有上部导体材料的导体层面，所述上部导体材料处于下部导体材料正上方并且与之直接电耦合。所述上部导体材料和下部导体材料包括相对彼此不同的组成。横向间隔开的存储器块各自包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面。存储器单元的沟道材料串延伸穿过所述绝缘层面和所述导电层面并且穿过所述上部导体材料到达所述下部导体材料中。所述沟道材料串的所述沟道材料直接电耦合到所述导体层面的所述上部导体材料和下部导体材料。居间材料横向处于横向紧邻的所述存储器块之间并且纵向沿着横向紧邻的所述存储器块。公开包含方法的其它实施例。

Description

存储器阵列和用于形成包括存储器单元串的存储器阵列的 方法
技术领域
本文中所公开的实施例涉及存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统且用于计算机系统中以存储数据。存储器可被制造成个体存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每个存储器单元可通过感测线和存取线的组合唯一地寻址。
存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长的时间段。非易失性存储器通常被指定为具有至少约10年保持时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元被配置成以至少两个不同可选状态保留或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个体存储器单元可经配置以存储两个以上水平或状态的信息。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一个流动到另一个。当从栅极去除电压时，大大地防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。
快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态驱动器的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是集成式快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(且所述串联组合通常称为NAND串)。NAND架构可按三维布置配置，其包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元单独地包括可逆地可编程的竖直晶体管。控制件或其它电路系统可形成于竖直堆叠的存储器单元之下。其它易失性或非易失性存储器阵列架构也可包括单独地包括晶体管的竖直堆叠式存储器单元。
存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如，如第2015/0228651号、第2016/0267984号和第2017/0140833号美国专利申请公开案中的任一个中所展示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯结构”中发生。阶梯结构包含限定个别字线的接触区的个别“台阶”(替代地被称为“梯级”或“阶梯”)，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。
发明内容
根据本发明的一个实施例，提供一种用于形成包括存储器单元串的存储器阵列的方法。所述方法包括：形成包括上部导体材料的导体层面，所述上部导体材料处于下部导体材料正上方并且与之直接电耦合，所述上部导体材料和下部导体材料包括相对彼此不同的组成；在所述导体层面上方形成包括竖直交替的第一层面和第二层面的堆叠，所述堆叠包括横向间隔开的存储器块区，所述第一层面的材料具有与所述第二层面的材料不同的组成；形成延伸穿过所述第一层面和所述第二层面并且穿过所述上部导体材料到达所述下部导体材料中的沟道材料串；和形成横向处于横向紧邻的所述存储器块区之间并且纵向沿着横向紧邻的所述存储器块区的居间材料。
根据本发明的另一实施例，提供一种用于形成包括存储器单元串的存储器阵列的方法。所述方法包括：形成包括上部导体材料的导体层面，所述上部导体材料处于下部导体材料正上方并且与之直接电耦合，所述上部导体材料和下部导体材料包括相对彼此不同的组成；在所述导体层面上方形成将包括竖直交替的第一层面和第二层面的堆叠的下部部分，所述堆叠包括横向间隔开的存储器块区，所述第一层面的材料具有与所述第二层面的材料不同的组成，所述第二层面的最下部处于所述最下部第一层面下方；在所述下部部分上方形成所述堆叠的上部部分的所述竖直交替的第一层面和第二层面，且形成沟道材料串，所述沟道材料串穿过所述第一层面和所述第二层面并且穿过所述上部导体材料延伸到所述下部部分中；将水平延长的沟槽形成到所述堆叠中，所述水平延长的沟槽个别地处于横向紧邻的所述存储器块区之间且延伸到所述最下部第一层面；穿过所述沟槽从所最下部第一层面各向同性地蚀刻所述牺牲材料；在所述各向同性蚀刻之后去除所述最下部第二层面；在去除所述最下部第二层面之后，在最下部第一层面中形成将所述个别沟道材料串的所述沟道材料与所述导体层面直接电耦合在一起的导电材料；和形成横向处于横向紧邻的所述存储器块区之间并且纵向沿着横向紧邻的所述存储器块区的居间材料。
根据本发明的又一实施例，提供一种存储器阵列。所述存储器阵列包括：包括上部导体材料的导体层面，所述上部导体材料处于下部导体材料正上方并且与之直接电耦合，所述上部导体材料和下部导体材料包括相对彼此不同的组成；横向间隔开的存储器块，其各自包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面，存储器单元的沟道材料串延伸穿过所述绝缘层面和所述导电层面并且穿过所述上部导体材料到达所述下部导体材料中，所述沟道材料串的所述沟道材料直接电耦合到所述导体层面的所述上部导体材料和下部导体材料；和居间材料，其横向处于横向紧邻的所述存储器块之间且纵向沿着横向紧邻的所述存储器块。
根据本发明的再一实施例，提供一种存储器阵列。所述存储器阵列包括：包括上部导体材料的导体层面，所述上部导体材料处于下部导体材料正上方并且与之直接电耦合，所述上部导体材料和下部导体材料包括相对彼此不同的组成；横向间隔开的存储器块，其各自包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面，存储器单元的沟道材料串延伸穿过所述绝缘层面和所述导电层面，所述沟道材料串的所述沟道材料直接电耦合到所述导体层面的所述上部导体材料和下部导体材料；虚设支柱，其延伸穿过所述绝缘层面和所述导电层面并且穿过所述上部导体材料到达所述下部导体材料中；和居间材料，其横向处于横向紧邻的所述存储器块之间并且纵向沿着横向紧邻的所述存储器块。
附图说明
图1是根据本发明的实施例的处理中的衬底的一部分的横截面示意图，其为穿过图2中的线1-1所截取。
图2是穿过图1中的线2-2截取的横截面示意图。
图3-23是根据本发明的一些实施例的处理中的图1和2的构造或其部分或替代实施例的示意性连续截面图、展开图、放大图和/或部分图。
具体实施方式
本发明的实施例涵盖用于形成包括存储器单元串的存储器阵列的方法，所述存储器阵列例如NAND阵列或可具有至少某一阵列下外围控制电路系统(例如，阵列下CMOS)的其它存储器单元的阵列。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的都与晶体管栅极的形成时间无关的其它处理。本发明的实施例还涵盖现有或将来开发的包括存储器阵列的集成电路系统，所述存储器阵列包括独立于制造方法的存储器单元串，例如包括NAND架构。参考图1-22描述第一实例方法实施例，其可被视为“后栅”或“替换栅”，且从图1和2开始。
图1和2示出构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列或阵列区域12。构造10包括具有导电/导体/导电性、半导电/半导体/半导电性或绝缘/绝缘体/绝缘性(即，本文中以电学方式)材料中的任何一或多种的基底衬底11。各种材料竖向形成于基底衬底11上方。材料可在图1和2所描绘的材料的旁边、竖向向内或竖向向外。举例来说，可以在基础衬底11上方、周围或内部的某处提供集成电路系统的其它部分或全部制造的组件。还可以制造用于操作存储器单元竖向延伸串的阵列(例如，阵列12)内的组件的控制和/或其它外围电路系统，并且所述系统可以或可以不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可视为阵列。
包括导体材料17的导体层面16已形成于衬底11上方。导体材料17包括处于下部导体材料44正上方并且与其直接电耦合(例如，直接抵靠)的上部导体材料43，所述下部导体材料44与上部导体材料43具有不同组成。在一个实施例中，上部导体材料43包括导电掺杂半导电材料(例如，经n型掺杂或经p型掺杂多晶硅)。在一个实施例中，下部导体材料44包括金属材料(例如，金属硅化物，例如WSix)。导体层面16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如外围阵列下电路系统和/或公共源极线或板)的部分。
在一个实施例中，堆叠18*的下部部分18L已形成于衬底11和导体层面16上方(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。堆叠18*将包括竖直交替的导电层22*和绝缘层20*，其中层面22*的材料具有与层面20*的材料不同的组成。堆叠18*包括横向间隔开的存储器块区58，所述存储器块区将包括成品电路系统构造中的横向间隔开的存储器块58。在此文件中，“块”一般包含“子块”。存储器块区58和所得存储器块58(尚未展示)可视为是纵向延长且例如沿着方向55取向。存储器块区58有可能在此处理点处不可辨别。
导电层22*(替代地称为第一层)可不包括传导材料，并且绝缘层20*(替代地称为第二层)可不包括绝缘材料或在结合在此初始地描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。在一个实施例中，下部部分18L包括处于导体材料17正上方(例如，直接抵靠)的第二层20*的最下部20z。最下部第二层面20z是绝缘的(例如，包括具有二氧化硅的材料24)并且可为牺牲的。第一层面22*的最下部22z处于最下部第二层面20z正上方(例如，直接抵靠)。最下部第一层面22z包括牺牲材料77(例如，氮化硅或多晶硅)。在一个实施例中，第二层面20*的下一最下部层面20x处于最下部第一层面22z(例如，包括材料24)正上方。在一个实施例中，包括导电材料47(例如，导电掺杂多晶硅)的导电层面21处于下一最下部第二层面20x正上方。
在一个实施例中，牺牲支柱60已形成于导体层面16中并且在一个此类实施例中，处于导体层面16上方的材料中。牺牲支柱60水平地定位(即，在x、y坐标中)，其中将形成个别沟道材料串。在一个实施例中，将形成延伸穿过第一层面20*和第二层面22*并且穿过上部导体材料43到达下部导体材料44中的虚设支柱(也未示出)。在此文件中，“虚设支柱”是不用作存储器单元串的支柱。在一个此类实施例中，牺牲支柱64已形成于导体层面16中并且在一个此类实施例中，处于导体层面16上方的材料中。牺牲支柱64水平地定位(即，在x、y坐标中)，其中将形成个别虚设支柱。借助于实例且仅为了简洁起见，牺牲支柱60和64展示为以每行四个和五个支柱60/64的交错行的群组或列进行布置。在一个实施例中，牺牲支柱60/64包括材料24(例如，二氧化硅)和材料15(例如，多晶硅，或朝内径向处具有元素钨的TiN衬里)。支柱60/64可径向向内逐渐变窄(未示出)，从而更深地移动到下部堆叠部分18L中。在一个实施例中，水平延长的牺牲线13已形成于导体层面16中并且在一个此类实施例中，处于导体层面16上方的材料中。牺牲线13分别处于横向紧邻的存储器块区58之间。实例牺牲线13包括材料24和15。牺牲线13可横向向内逐渐变窄(未示出)，从而更深地移动到下部堆叠部分18L中。在其中形成支柱60、支柱64和/或线13的实施例中，它们可同时或在不同时间形成。
参考图3和4，堆叠18*的上部部分18U的竖直交替的第一层面22和第二层面20已形成于下部部分18L上方。第一层面22和第二层面20各自包括不同的组成材料26和24(例如，氮化硅和二氧化硅)。实例上部部分18U示出为开始是第二层面20处于下部部分18L上方，不过也可替代地开始为第一层面22(未示出)。另外，且借助于实例，下部部分18L可形成为在其顶部具有一或多个第一和/或第二层面。无论如何，仅示出了少量层面20和22，更有可能的是上部部分18U(且进而堆叠18*)包括几十、几百或更多等的层面20和22。另外，可为或可不为外围和/或控制电路系统的部分的其它电路系统可处于导体层面16和堆叠18*之间。仅借助于实例，此类电路系统的导电材料和绝缘材料的多个竖直交替层面可在导电层面22*的最下部下方和/或导电层面22*的最上部上方。举例来说，一或多个选择栅极层面(未示出)可处于导体层面16和最下部导电层面22*之间，且一或多个选择栅极层面可在导电层面22*的最上部上方。替代地或另外，所描绘的最上部和最下部导电层面22*中的至少一个可为选择栅极层面。
已形成(例如，通过蚀刻)分别穿过上部部分18U中的第二层面20和第一层面22到达牺牲支柱60和64的沟道开口25和虚设开口76。在此文件中，“虚设开口”是其中已形成或将形成虚设支柱的开口。开口25/76可径向向内逐渐变窄，从而更深地移动到堆叠18(未示出)中。
图5示出分别穿过开口25和76去除支柱60和64(未示出)，进而使开口25和76延伸到导体层面16的下部导体材料44中。在一个实施例中，材料24中的一些或全部可保留(未示出)在延长的开口25和/或76中。如果不形成支柱60和/或64，那么开口25和/或76可在一开始如图5中所示形成到材料44中。
晶体管沟道材料可竖向地沿着绝缘层和导电层形成于个别沟道开口中，因此包括与导体层中的导电材料直接电耦接的个别沟道材料串。正在形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)和横向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)以及绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，如经掺杂或未掺杂的硅，或电荷捕集材料，如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)在横向上位于沟道材料与存储材料之间。
图6-9示出一个实施例，其中电荷阻挡材料30、存储材料32和电荷传递材料34已竖向地沿着绝缘层20和导电层22形成于个别开口25/76中。晶体管材料30、32和34(例如存储器单元材料)可通过例如在堆叠18*上方和个别开口25/76内沉积所述晶体管材料的相应薄层且随后将此类晶体管材料往回至少平面化到堆叠18*的顶表面来形成。
作为沟道材料串53的沟道材料36也已竖向地沿着绝缘层20和导电层22形成于沟道开口25中。因此，操作性沟道材料串53延伸穿过上部部分18U中的第一层面20*和第二层面22*并且穿过上部导体材料43到达下部导体材料44中。另外，已形成延伸穿过上部部分18U中的第一层面20*和第二层面22*并且穿过上部导体材料43到达下部导体材料44中的虚设支柱87。因此，并且在一个实施例中，虚设支柱87可与操作性沟道材料串53(如所示)具有相同材料和构造或可具有不同的材料或构造或不同的材料和构造(未示出)。归因于比例，材料30、32、34和36在图6和7中共同展示且仅指定为材料37。实例沟道材料36包含适当掺杂的晶体半导体材料，例如一或多种硅、锗和所谓的第III/V族半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一种的实例厚度是25到100埃。可进行冲孔蚀刻以从沟道开口25的基底去除材料30、32和34以暴露导体层面16，使得沟道材料36直接抵靠导体层面16的导体材料17。此类冲孔蚀刻可相对于材料30、32和34中的每一种单独地发生(如所示)，或可仅相对于其中的一些发生(未示出)。替代地且仅作为举例，可不进行冲孔蚀刻，并且沟道材料36可仅通过单独的导电互连件直接电耦合到导体层面16的导体材料17(也未示出)。在开口25/76中示出径向中心实心介电材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地且仅作为举例，开口25/76内的径向中心部分可包含空隙空间(未展示)和/或不含实心材料(未展示)。
参考图10和11，水平延长的沟槽40已形成到堆叠18*中(例如，通过各向异性蚀刻)，并且个别地处于横向紧邻的存储器块区58之间且延伸到所述存储器块区之间的线13(当存在时)。
参考图12和13，沟槽40已任选地用衬里材料78(例如，氧化铪、氧化铝、二氧化硅、氮化硅等，未示出)加衬。衬里材料78可部分地或完全地牺牲，并且理想地具有除材料24和26的组成之外的组成。在沉积衬里材料78之后，所述衬里材料已例如通过其无掩模各向异性间隔物状蚀刻基本上从水平表面上去除以暴露材料15。随后，已穿过沟槽40去除线13(未展示)的材料15(未示出)和材料24(未示出)(例如，如果材料15包括W，则通过使用氨气和过氧化氢的混合物或硫酸和过氧化氢的混合物，且针对使用HF进行的各向同性蚀刻)。
在最下部第一层面中形成将个别沟道材料串的沟道材料与导体层面的导体材料直接电耦合在一起的导电材料。举例来说，并且首先参考图14和15，其示出实例后续处理，其中已穿过沟槽40从最下部第一层面22z各向同性地蚀刻牺牲材料77(未展示)(例如，使用液态或气态H3PO4作为主蚀刻剂，其中材料77是氮化硅，或使用四甲基氢氧化铵[TMAH]，其中材料77是多晶硅)。此后，在一个实施例中，已在层面20z中蚀刻材料30(例如，二氧化硅)、材料32(例如，氮化硅)和材料34(例如，二氧化硅或二氧化硅和氮化硅的组合)以暴露最下部第一层面22z中的沟道材料串53的沟道材料36的侧壁41。层面22z中的材料30、32和34中的任一种可被视为其中的牺牲材料。作为实例，考虑一实施例，其中衬里78是一或多种绝缘氧化物(除二氧化硅以外)，且存储器单元材料30、32和34分别是二氧化硅和氮化硅层中的一或多个。在此种实例中，所描绘的构造可通过使用经改性或不同化学物质来相对于另一化学物质选择性地依序蚀刻二氧化硅及氮化硅而产生。作为实例，100:1(按体积计)的水与HF的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000:1(按体积计)的水与HF的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，并且在此类实例中，此类蚀刻化学物质可以交替方式使用，其中需要达成由图14和15所展示的实例构造。本领域的技术人员能够选择其它化学物质以用于蚀刻其它不同材料，其中需要如图14和15所示的构造。来自层面20x和20z的绝缘材料(例如，24，且在图14和15中未示出)中的一些或全部(当存在时，且未示出为已经去除)可当去除其它材料时被去除，可单独地被去除，或可保留部分或全部(未示出)。
参考图16和17，导电材料42(例如，导电掺杂多晶硅)已形成于最下部第一层面22z中，且进而将个别操作性沟道材料串53的沟道材料36与导体层面16的导体材料17直接电耦合在一起。随后且借助于实例，已从沟槽40去除导电材料42，也已去除牺牲衬里78(未示出)。可在形成导电材料42(未示出)之前去除牺牲衬里78。
参考图18-22，例如通过相对于其它暴露材料理想地选择性地穿过沟槽40各向同性地蚀刻掉来去除导电层面22*的材料26(未示出)(例如将液态或气态H3PO4用作主蚀刻剂，其中材料26是氮化硅，且其它材料包括一或多种氧化物或多晶硅)。在实例实施例中，导电层面22*中的材料26(未示出)是牺牲的，且已替换为导电材料48，且此后从沟槽40中去除，因此形成个别导电线29(例如，字线)和个别晶体管和/或存储器单元56的竖向延伸串49。
可在形成导电材料48之前形成薄的绝缘衬里(例如，Al2O3且未示出)。晶体管和/或存储器单元56的大致方位是在图21中用括号指示，而一些在图18-20和22中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每个沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层中可能是每沟道开口多个字线，且未示出)。导电材料48可被视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50(图21)。在所描绘的实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32和34可视为横向地位于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如相对于实例“后栅”处理所展示，导电层面22*的导电材料48在形成开口25/27和/或沟槽40之后形成。替代地，例如相对于“先栅”处理，导电层面的导电材料可在形成沟道开口25和/或沟槽40(未示出)之前形成。
电荷阻挡区(例如，电荷阻挡材料30)处于存储材料32与各个控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式下，电荷阻挡件可阻止电荷载子流出存储材料(例如，浮动栅极材料、电荷捕集材料等)流向控制栅极，且在擦除模式下，电荷阻挡件可阻止电荷载子从控制栅极流入电荷存储材料。因此，电荷阻挡件可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所示的实例电荷阻挡区包括绝缘体材料30。借助于其它实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此存储材料为绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同成分材料的情况下)。无论如何，作为额外实例，控制栅极的存储材料和导电材料的界面可足以在不存在任何单组成绝缘体材料30的情况下充当电荷阻挡区。此外，导电材料48与材料30(如果存在)的界面结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如氮化硅材料32)的横向外部区。实例材料30是氧化铪和二氧化硅中的一或多个。
在一个实施例中且如所示出，操作性沟道材料串53的沟道材料36的最下部表面从未直接抵靠导体层面16的任一种导体材料17。在一个实施例中且如所示出，导电材料42直接抵靠沟道材料串53的侧壁41。
居间材料57已经形成于沟槽40中，且由此在横向上位于横向紧邻的存储器块58之间，且在纵向上沿着所述存储器块。居间材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。此类材料可包含绝缘、半导电以及导电材料中的一或多种，且无论如何，可有助于防止成品电路系统构造中导电层22相对于彼此的短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂多晶硅中的一或多者。在此文件中，“未经掺杂多晶硅”是具有导电性增加的杂质中的从0个原子/立方厘米到1×1012个原子/立方厘米的原子的多晶硅。“经掺杂多晶硅”是具有导电性增加的杂质中大于1×1012个原子/立方厘米的原子的多晶硅，且“导电掺杂多晶硅”是具有导电性增加的杂质中至少1×1018个原子/立方厘米的原子的多晶硅。居间材料57可包含穿阵列通孔(未示出)。
如本文中关于其它实施例展示和/或描述的任何其它属性或方面可用于参考上文实施例展示并描述的实施例中。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖独立于制造方法的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入有、形成和/或具有相对于装置实施例描述的任一属性。
在一个实施例中，存储器阵列(例如，12)包括具有上部导体材料(例如，43)的导体层面(例如，16)，所述上部导体材料处于下部导体材料(例如，44)正上方并且与之直接电耦合。上部导体材料和下部导体材料包括相对彼此不同的组成。所述阵列包含横向间隔开的存储器块(例如58)，所述存储器块各自包括竖直堆叠(例如18*)，所述竖直堆叠包括交替的绝缘层面(例如20*)和导电层面(例如22*)。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过绝缘层面和导电层面并且穿过上部导体材料到达下部导体材料中。沟道材料串的沟道材料(例如，36)直接电耦合到导体层面的上部导体材料和下部导体材料。居间材料(例如，57)横向处于横向紧邻的存储器块之间且纵向沿着所述横向紧邻的存储器块。可使用如本文相对于其它实施例示出和/或描述的任何其它属性或方面。
在一个实施例中，存储器阵列(例如，12)包括具有上部导体材料(例如，43)的导体层面(例如，16)，所述上部导体材料处于下部导体材料(例如，44)正上方并且与之直接电耦合。上部导体材料和下部导体材料包括相对彼此不同的组成。所述阵列包含横向间隔开的存储器块(例如58)，所述存储器块各自包括竖直堆叠(例如18*)，所述竖直堆叠包括交替的绝缘层面(例如20*)和导电层面(例如22*)。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过绝缘层面和导电层面。沟道材料串的沟道材料(例如，36)直接电耦合到导体层面的上部导体材料和下部导体材料。虚设支柱(例如，87)延伸穿过绝缘层面和导电层面并且穿过上部导体材料到达下部导体材料中。居间材料(例如，57)横向处于横向紧邻的存储器块之间且纵向沿着所述横向紧邻的存储器块。在一个实施例中，沟道材料串延伸穿过上部导体材料到达下部导体材料中。
在一个实施例中，虚设支柱和沟道材料串与存储器单元所在的导电层面具有相同的组成和结构。在一个此类实施例中，个别虚设支柱的最下部部分与个别沟道材料串具有不同的组成和结构，且在一个此类实施例中，不同组成包括多晶硅。举例来说，并且仅借助于实例，图23示出替代实施例构造10a。已在适当时使用上文所描述实施例的相同标号，用后缀“a”或用不同标号指示某些构造差异。虚设支柱87a各自的最下部部分与图2的支柱64的最下部部分相同，并且在一个实施例中，包括多晶硅(例如，材料15)。仅借助于实例，这类结构可使用如上文所描述的方法产生，但在其中，在从开口25去除牺牲支柱60时掩蔽开口76。
可使用如本文相对于其它实施例示出和/或描述的任何其它属性或方面。
上述处理或构造可以被视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或者在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路作为最终构造的部分也可形成于任何位置，并且在一些实施例中可以在阵列下面(例如，阵列下方的CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于途中展示或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。居间结构可提供于竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或介电层)。并且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可以基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在……下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的在制造期间处理衬底可相对的大体方向(即，10度内)，且竖直为与其大体正交的方向。“恰好水平”是沿着主衬底表面的在制造期间处理衬底可相对的方向(即，与其不成角度)。此外，如本文中所使用的“垂直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平偏离至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”等是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向地延伸的任何组件、特征和/或区竖直地延伸或在竖直的10°内延伸。
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。而且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分从另一所陈述区/材料/组件的竖向向外(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向向内(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区以及结构中的任一个可为均匀的或非均匀的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多个实例组合物时，所述材料可包括此类一或多个组合物、主要由此类一或多个组合物组成或由此一类或多个组合物组成。另外，除非另行说明，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂以及离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且所述材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，一材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在……上方(over)”、“在……上(on)”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中居间材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，那么所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区-材料-组件之间且电耦合到所述区-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有居间的电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
本文中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”和“列”相对于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行和列可相对彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/传导材料中的任一个的组分可以是金属材料和/或导电掺杂半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金以及任何一或多种导电金属化合物中的任一个或组合。
在本文中，关于蚀刻(etch/etching)、去除(removing/removal)、沉积、形成和/或成形而对“选择性”的任何使用是一种所陈述材料相对于所作用的另一种所陈述材料以至少2:1的体积比率进行的此类动作。另外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一种或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一个和两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成包括上部导体材料的导体层面，所述上部导体材料处于下部导体材料正上方并且与之直接电耦合。所述上部导体材料和下部导体材料包括相对彼此不同的组成。在所述导体层面上方形成包括竖直交替的第一层面和第二层面的堆叠。所述堆叠包括横向间隔开的存储器块区。第一层面的材料具有与第二层面的材料不同的组成。形成延伸穿过所述第一层面和所述第二层面并且穿过所述上部导体材料到达所述下部导体材料中的沟道材料串。形成横向处于横向紧邻的的所述存储器块区之间并且纵向沿着横向紧邻的所述存储器块区的居间材料。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成包括上部导体材料的导体层面，所述上部导体材料处于下部导体材料正上方并且与之直接电耦合。所述上部导体材料和下部导体材料包括相对彼此不同的组成。在导体层面上方形成将包括竖直交替的第一层面和第二层面的堆叠的下部部分。所述堆叠包括横向间隔开的存储器块区。第一层面的材料具有与第二层面的材料不同的组成。第一层面的最下部包括牺牲材料。第二层面的最下部处于最下部第一层面下方。堆叠的上部部分的竖直交替的第一层面和第二层面形成于下部部分上方。形成延伸穿过第一层面和第二层面并且穿过上部导体材料到达下部导体材料中的沟道材料串。将水平延长的沟槽形成到所述堆叠中，所述水平延长的沟槽分别处于横向紧邻的存储器块区之间并且延伸到最下部第一层面。穿过沟槽从最下部第一层面各向同性地蚀刻第一牺牲材料。在所述各向同性蚀刻之后去除所述最下部第二层面。在去除所述最下部第二层面之后，在最下部第一层面中形成将所述个别沟道材料串的所述沟道材料与所述导体层面直接电耦合在一起的导电材料。形成横向处于横向紧邻的所述存储器块区之间并且纵向沿着横向紧邻的所述存储器块区的居间材料。
在一些实施例中，一种存储器阵列包括具有上部导体材料的导体层面，所述上部导体材料处于下部导体材料正上方并且与之直接电耦合。所述上部导体材料和下部导体材料包括相对彼此不同的组成。横向间隔开的存储器块各自包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面。存储器单元的沟道材料串延伸穿过所述绝缘层面和所述导电层面并且穿过所述上部导体材料到达所述下部导体材料中。所述沟道材料串的所述沟道材料直接电耦合到所述导体层面的所述上部导体材料和下部导体材料。居间材料横向处于横向紧邻的所述存储器块之间并且纵向沿着横向紧邻的的所述存储器块。
在一些实施例中，一种存储器阵列包括具有上部导体材料的导体层面，所述上部导体材料处于下部导体材料正上方并且与之直接电耦合。所述上部导体材料和下部导体材料包括相对彼此不同的组成。横向间隔开的存储器块各自包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面。存储器单元的沟道材料串延伸穿过所述绝缘层面和所述导电层面。所述沟道材料串的所述沟道材料直接电耦合到所述导体层面的所述上部导体材料和下部导体材料。虚设支柱延伸穿过绝缘层面和导电层面并且穿过上部导体材料到达下部导体材料中。居间材料横向处于横向紧邻的所述存储器块之间并且纵向沿着横向紧邻的的所述存储器块。
根据规定，已经就结构和方法特征以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (29)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
形成包括上部导体材料的导体层面，所述上部导体材料处于下部导体材料正上方并且与之直接电耦合，所述上部导体材料和下部导体材料包括相对彼此不同的组成；
在所述导体层面上方形成包括竖直交替的第一层面和第二层面的堆叠，所述堆叠包括横向间隔开的存储器块区，所述第一层面的材料具有与所述第二层面的材料不同的组成；
形成延伸穿过所述第一层面和所述第二层面并且穿过所述上部导体材料到达所述下部导体材料中的沟道材料串；和
形成横向处于横向紧邻的所述存储器块区之间并且纵向沿着横向紧邻的所述存储器块区的居间材料。
2.根据权利要求1所述的方法，其中所述上部导体材料包括经导电掺杂半导电材料。
3.根据权利要求2所述的方法，其中所述经导电掺杂半导电材料包括经导电掺杂多晶硅。
4.根据权利要求1所述的方法，其中所述下部导体材料包括金属材料。
5.根据权利要求4所述的方法，其中所述金属材料包括金属硅化物。
6.根据权利要求1所述的方法，其中所述上部导体材料包括经导电掺杂半导电材料，且所述下部导体材料包括金属材料。
7.根据权利要求6所述的方法，其中所述上部导体材料包括经导电掺杂多晶硅，且所述下部导体材料包括金属硅化物。
8.根据权利要求7所述的方法，其中所述金属硅化物包括硅化钨。
9.根据权利要求1所述的方法，其中形成所述沟道材料串包括：
在所述导体层面中形成牺牲支柱，所述牺牲支柱分别水平定位在其中将形成个别沟道材料串处；
将沟道开口形成到所述堆叠中且分别延伸到个别所述牺牲支柱；
穿过所述沟道开口去除所述牺牲支柱以使所述沟道开口延伸到所述导体层面的所述下部导体材料中；和
在所述延长的沟道开口中以及在由所述去除在其中产生的空隙空间中形成所述沟道材料串。
10.根据权利要求1所述的方法，其包括形成延伸穿过所述第一层面和所述第二层面并且穿过所述上部导体材料到达所述下部导体材料中的虚设支柱。
11.根据权利要求10所述的方法，其中形成所述虚设支柱包括：
在所述导体层面中形成牺牲支柱，所述牺牲支柱分别水平定位在其中将形成个别虚设支柱处；
将虚设开口形成到所述堆叠中且分别延伸到个别所述牺牲支柱；
穿过所述虚设开口去除所述牺牲支柱以使所述虚设开口延伸到所述导体层面的所述下部导体材料中；和
在所述延长的虚设开口中以及在由所述去除在其中产生的空隙空间中形成所述虚设支柱。
12.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
形成包括上部导体材料的导体层面，所述上部导体材料处于下部导体材料正上方并且与之直接电耦合，所述上部导体材料和下部导体材料包括相对彼此不同的组成；
在所述导体层面上方形成将包括竖直交替的第一层面和第二层面的堆叠的下部部分，所述堆叠包括横向间隔开的存储器块区，所述第一层面的材料具有与所述第二层面的材料不同的组成，所述第二层面的最下部处于所述最下部第一层面下方；
在所述下部部分上方形成所述堆叠的上部部分的所述竖直交替的第一层面和第二层面，且形成沟道材料串，所述沟道材料串穿过所述第一层面和所述第二层面并且穿过所述上部导体材料延伸到所述下部部分中；
将水平延长的沟槽形成到所述堆叠中，所述水平延长的沟槽个别地处于横向紧邻的所述存储器块区之间且延伸到所述最下部第一层面；
穿过所述沟槽从所最下部第一层面各向同性地蚀刻所述牺牲材料；
在所述各向同性蚀刻之后去除所述最下部第二层面；
在去除所述最下部第二层面之后，在最下部第一层面中形成将所述个别沟道材料串的所述沟道材料与所述导体层面直接电耦合在一起的导电材料；和
形成横向处于横向紧邻的所述存储器块区之间并且纵向沿着横向紧邻的所述存储器块区的居间材料。
13.根据权利要求12所述的方法，其中所述上部导体材料包括经导电掺杂半导电材料，且所述下部导体材料包括金属材料。
14.根据权利要求12所述的方法，其中形成所述沟道材料串包括：
在所述堆叠的所述下部部分中和所述导体层面中形成牺牲支柱，所述牺牲支柱个别地水平定位在其中将形成所述个别沟道材料串处；
将沟道开口形成到所述堆叠中且分别延伸到个别所述牺牲支柱；
穿过所述沟道开口去除所述牺牲支柱以使所述沟道开口延伸到所述导体层面的所述下部导体材料中；和
在所述延长的沟道开口中以及在由所述去除在其中产生的空隙空间中形成所述沟道材料串。
15.根据权利要求12所述的方法，其包括形成延伸穿过所述第一层面和所述第二层面、穿过所述下部部分并穿过所述上部导体材料到达所述下部导体材料中的虚设支柱。
16.根据权利要求15所述的方法，其中形成所述虚设支柱包括：
在所述堆叠的所述下部部分中和所述导体层面中形成牺牲支柱，所述牺牲支柱个别地水平定位在其中将形成所述个别虚设支柱处；
将虚设开口形成到所述堆叠中且分别延伸到个别所述牺牲支柱；
穿过所述虚设开口去除所述牺牲支柱以使所述虚设开口延伸到所述导体层面的所述下部导体材料中；和
在所述延长的虚设开口中以及在由所述去除在其中产生的空隙空间中形成所述虚设支柱。
17.一种存储器阵列，其包括：
包括上部导体材料的导体层面，所述上部导体材料处于下部导体材料正上方并且与之直接电耦合，所述上部导体材料和下部导体材料包括相对彼此不同的组成；
横向间隔开的存储器块，其各自包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面，存储器单元的沟道材料串延伸穿过所述绝缘层面和所述导电层面并且穿过所述上部导体材料到达所述下部导体材料中，所述沟道材料串的所述沟道材料直接电耦合到所述导体层面的所述上部导体材料和下部导体材料；和
居间材料，其横向处于横向紧邻的所述存储器块之间且纵向沿着横向紧邻的所述存储器块。
18.根据权利要求17所述的存储器阵列，其中所述上部导体材料包括导电掺杂的半导电材料。
19.根据权利要求18所述的存储器阵列，其中所述导电掺杂的半导电材料包括导电掺杂的多晶硅。
20.根据权利要求17所述的存储器阵列，其中所述下部导体材料包括金属材料。
21.根据权利要求20所述的存储器阵列，其中所述金属材料包括金属硅化物。
22.根据权利要求21所述的存储器阵列，其中所述上部导体材料包括经导电掺杂半导电材料，且所述下部导体材料包括金属材料。
23.根据权利要求22所述的存储器阵列，其中所述上部导体材料包括经导电掺杂多晶硅，且所述下部导体材料包括金属硅化物。
24.根据权利要求17所述的存储器阵列，其中所述金属硅化物包括硅化钨。
25.一种存储器阵列，其包括：
包括上部导体材料的导体层面，所述上部导体材料处于下部导体材料正上方并且与之直接电耦合，所述上部导体材料和下部导体材料包括相对彼此不同的组成；
横向间隔开的存储器块，其各自包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面，存储器单元的沟道材料串延伸穿过所述绝缘层面和所述导电层面，所述沟道材料串的所述沟道材料直接电耦合到所述导体层面的所述上部导体材料和下部导体材料；
虚设支柱，其延伸穿过所述绝缘层面和所述导电层面并且穿过所述上部导体材料到达所述下部导体材料中；和
居间材料，其横向处于横向紧邻的所述存储器块之间并且纵向沿着横向紧邻的所述存储器块。
26.根据权利要求25所述的存储器阵列，其中所述沟道材料串延伸穿过所述上部导体材料到达所述下部导体材料中。
27.根据权利要求25所述的存储器阵列，其中所述虚设支柱和所述沟道材料串与所述存储器单元所在的所述导电层面具有相同的组成和结构。
28.根据权利要求27所述的存储器阵列，其中个别所述虚设支柱的最下部部分与个别所述沟道材料串的所述最下部部分具有不同的组成和结构。
29.根据权利要求28所述的存储器阵列，其中所述不同组成包括多晶硅。
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