CN113948528A - 集成电路系统及其形成方法及用于形成存储器阵列的方法 - Google Patents

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CN113948528A CN202110755891.1A CN202110755891A CN113948528A CN 113948528 A CN113948528 A CN 113948528A CN 202110755891 A CN202110755891 A CN 202110755891A CN 113948528 A CN113948528 A CN 113948528A
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Abstract

本申请涉及一种集成电路系统及其形成方法及用于形成存储器阵列的方法。一种用于形成集成电路系统的方法包括形成包括竖直交替的第一层和第二层的堆叠。所述第一层包括掺杂二氧化硅，且所述第二层包括未掺杂二氧化硅。将水平拉长的沟槽形成到所述堆叠中。穿过所述沟槽相对于所述第二层中的所述未掺杂二氧化硅选择性地蚀刻所述第一层中的所述掺杂二氧化硅。传导材料形成于所述第一层中通过所述蚀刻而留下的空隙空间中。公开了独立于方法的结构。

Description

集成电路系统及其形成方法及用于形成存储器阵列的方法
技术领域
本文中所公开的实施例涉及集成电路系统、用于形成集成电路系统的方法以及用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统且用于计算机系统中以存储数据。存储器可被制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每个存储器单元可通过感测线和存取线的组合唯一地寻址。
存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。非易失性存储器通常被指定为具有至少约10年保持时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元被配置成以至少两个不同可选状态保留或存储存储器。在二进制系统中，状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个层级或状态的信息。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一个流动到另一个。当从栅极去除电压时，大大地防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可以可逆方式编程的电荷存储区。
快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态驱动器的快闪存储器替代常规的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是集成式快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(其中所述串联组合通常称为NAND串)。NAND架构可以三维布置来配置，所述三维布置包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元单独地包括可以可逆方式编程的竖直晶体管。控制件或其它电路系统可形成于竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构也可包括单独地包括晶体管的竖直堆叠的存储器单元。
存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如，如第2015/0228651号、第2016/0267984号和第2017/0140833号美国专利申请公开案中的任一个中所展示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的端部或边缘处所谓的“阶梯结构”中发生。阶梯结构包含个别“台阶”(替代地称为“阶”或“阶梯”)，其限定个别字线的接触区，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。
发明内容
在一个方面中，本申请提供一种用于形成集成电路系统的方法，其包括：形成包括竖直交替的第一层和第二层的堆叠，所述第一层包括掺杂二氧化硅，所述第二层包括未掺杂二氧化硅；将水平拉长的沟槽形成到所述堆叠中；穿过所述沟槽相对于所述第二层中的所述未掺杂二氧化硅选择性地蚀刻所述第一层中的所述掺杂二氧化硅；以及在所述第一层中通过所述蚀刻而留下的空隙空间中形成传导材料。
在另一方面中，本申请进一步提供一种用于形成包括存储器单元串的存储器阵列的方法，其包括：形成包括竖直交替的第一层和第二层的堆叠，所述第一层包括掺杂二氧化硅，所述第二层包括未掺杂二氧化硅，所述堆叠包括横向间隔开的存储器块区，所述横向间隔开的存储器块区之间具有水平拉长的沟槽，沟道材料串延伸穿过所述存储器块区中的所述第一层和所述第二层；穿过所述沟槽相对于所述第二层中的所述未掺杂二氧化硅选择性地蚀刻所述第一层中的所述掺杂二氧化硅；在所述第一层中通过所述蚀刻而留下的空隙空间中形成导电线的传导材料；以及使介入材料形成于所述沟槽中，在横向上位于横向紧邻的所述存储器块区之间且在纵向上沿着所述存储器块区。
在又一方面中，本申请进一步提供一种集成电路系统，其包括：第一竖直堆叠，其包括交替的绝缘层和导电层，所述导电层个别地包括水平拉长的导电线；以及第二竖直堆叠，其在所述第一竖直堆叠旁边，所述第二竖直堆叠包括交替的第一绝缘层和第二绝缘层，所述第一绝缘层个别地至少主要为掺杂二氧化硅，所述第二绝缘层个别地至少主要为未掺杂二氧化硅。
在又一方面中，本申请进一步提供一种包括有包括存储器单元串的存储器阵列的集成电路系统，其包括：横向间隔开的存储器块，其个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘层和导电层，存储器单元串包括延伸穿过所述绝缘层和所述导电层的沟道材料串，所述导电层个别地包括水平拉长的导电线；以及第二竖直堆叠，其在所述第一竖直堆叠旁边，所述第二竖直堆叠包括交替的第一绝缘层和第二绝缘层，所述第一绝缘层个别地至少主要为掺杂二氧化硅，所述第二绝缘层个别地至少主要为未掺杂二氧化硅。
附图说明
图1是根据本发明的实施例的在处理中的衬底的一部分的图解横截面视图，且是穿过图2中的线1-1截取的。
图2是穿过图1中的线2-2截取的图解横截面视图。
图3和4是图1和2的部分的放大视图。
图5是图1中未展示的衬底的另一部分的视图。
图6到15是根据本发明的一些实施例的在处理中的图1到5的构造或其各部分的图解依序截面、展开、放大和/或部分视图。
具体实施方式
本发明的实施例涵盖用于形成集成电路系统，例如存储器电路系统、逻辑电路系统或其它现有或将来开发的集成电路系统的方法。在一个实例中，此类集成电路系统包括存储器阵列，例如在阵列下可具有至少一些外围控制电路系统(例如，阵列下CMOS)的NAND或其它存储器单元的阵列。本发明的实施例还涵盖独立于制造方法的现有或将来开发的集成电路系统，例如包括存储器阵列(例如，NAND架构)的存储器电路系统。参考图1到15描述了第一实例方法实施例，其可被视为形成存储器电路系统中的“后栅”或“替换栅”过程，且从图1到5开始。
图1和2展示构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列或阵列区域12。构造10包括具有导电/导体/传导、半导电/半导体/半传导或绝缘(insulative)/绝缘体/绝缘(insulating)(即，本文中是电绝缘)材料中的任何一或多种的基底衬底11。各种材料已经竖向形成于基底衬底11上方。材料可在图1到5所描绘材料的旁边、竖向内侧或竖向外侧。例如，可以在基底衬底11上方、周围或内部的某处提供集成电路系统的其它部分或完全制造的组件。还可以制造用于操作存储器单元竖向延伸串的阵列(例如，阵列12)内的组件的控制件和/或其它外围电路系统，并且所述控制件和/或其它外围电路系统可以或可以不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可被视为阵列。
包括导体材料17的导体层16已经形成于衬底11上方。导体层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如阵列下外围电路系统和/或公共源极线或板)的部分。包括竖直交替的绝缘层20和导电层22的堆叠18已经形成于导体层16方。层20和22中的每一个的实例厚度是22到60纳米。仅展示少量的层20和22，其中堆叠18更可能包括几十、一百或更多(等)个层20和22。可以是或可以不是外围和/或控制电路系统的部分的其它电路系统可处于导体层16与堆叠18之间。举例来说，此类电路系统的导电材料和绝缘材料的多个竖直交替层可在最下部的导电层22下方和/或在最上部的导电层22上方。举例来说，一或多个选择栅极层(未展示)可在导体层16与最下部的导电层22之间，且一或多个选择栅极层可在最上部的导电层22上方。替代地或另外，所描绘的最上部和最下部的导电层22中的至少一个可以是选择栅极层。无论如何，导电层22(替代地称为第一层)可不包括传导材料，且绝缘层20(替代地称为第二层)可不包括绝缘材料，或在结合在此初始地描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。实例导电层22包括可完全或部分牺牲的第一材料26(例如，掺杂二氧化硅)。实例绝缘层20包括第二材料24(例如，未掺杂二氧化硅)，所述第二材料的成分与第一材料26的成分不同且所述第二材料可完全或部分牺牲。
在此文件中，除硅和氧以外，“掺杂二氧化硅”具有至少1×1012个原子/cm3的总掺杂剂原子(无论是以元素形式、化合物形式和/或其它形式)。在此文件中，除了硅和氧以外，“未掺杂二氧化硅”具有少于1×1012个原子/cm3的总掺杂剂原子(无论是以元素形式、化合物形式和/或其它形式)。
在一个实施例中，第一材料26的掺杂二氧化硅除了硅和氧以外包括不大于30原子百分比的总掺杂剂原子，在一个实施例中除了硅和氧以外包括至少1×1018个原子/cm3的总掺杂剂原子，在一个实施例中除了硅和氧以外包括至少1原子百分比的总掺杂剂原子，并且在一个实施例中除了硅和氧以外包括至少5原子百分比的总掺杂剂原子。在一个实施例中，第一材料26的掺杂二氧化硅包括硼磷硅玻璃(BPSG)、硼硅玻璃(BSG)和磷硅玻璃(PSB)中的至少一种。在一个实施例中，第二材料24的未掺杂二氧化硅除了硅和氧以外包括0个原子/cm3到不大于最小1×1010个原子/cm3的总掺杂剂原子，并且在一个实施例中除了硅和氧以外包括0个原子/cm3到不大于最小1×105个原子/cm3的总掺杂剂原子。
已经(例如通过蚀刻)穿过绝缘层20和导电层22到导体层16形成沟道开口25。沟道开口25可随着在堆叠18中移动更深而径向向内逐渐变窄(未展示)。在一些实施例中，沟道开口25可如所展示进入导体层16的导体材料17，或可止于顶部(未展示)。替代地，作为实例，沟道开口25可止于最下部绝缘层20的顶部或内部。将沟道开口25至少延伸到导体层16的导体材料17中的原因是为了向沟道开口25内的材料提供锚定效应。蚀刻终止材料(未展示)可在导体层16的导体材料17的内部或顶部，以在期望时促进相对于导体层16终止对沟道开口25的蚀刻。此类蚀刻终止材料可为牺牲性或非牺牲性的。
已经在堆叠18中(例如，通过各向异性蚀刻)形成水平拉长的沟槽40，以形成横向间隔开的存储器块区58。借助于实例且仅为简洁起见，将沟道开口25展示为布置成每行四个和五个沟道开口25的交错行的群组或列，且排列在横向间隔开的存储器块区58中，所述存储器块区在成品电路系统构造中将包括横向间隔开的存储器块58。在此文件中，“块”一般包含“子块”。沟槽40通常将宽于沟道开口25(例如，10到20倍宽，但是为简洁起见未展示此类较宽程度)。存储器块区58和所得存储器块58(尚未展示)可被视为纵向拉长的且例如沿着方向55定向。可使用任何替代的现有或未来开发的布置和构造。
晶体管沟道材料可竖向地沿着绝缘层和导电层形成于个别沟道开口中，因此包括与导体层中的导电材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)和在横向上位于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如电荷存储材料)以及绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，例如掺杂或未掺杂的硅，或电荷捕集材料，例如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)在横向上位于沟道材料与存储材料之间。
图1到4展示一个实施例，其中电荷阻挡材料30、存储材料32和电荷传递材料34已经竖向地沿着绝缘层20和导电层22形成于个别沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可通过例如在堆叠18上方和个别开口25内沉积所述晶体管材料的相应薄层且随后将此类晶体管材料往回至少平坦化到堆叠18的顶部表面来形成。
沟道材料36也已经竖向地沿着绝缘层20和导电层22形成于沟道开口25中，因此包括沟道开口25中的个别操作性沟道材料串53。在一个实施例中，沟道材料串53沿着其具有存储器单元材料(例如，30、32和34)，并且其中第二层材料(例如，24)水平地位于紧邻的沟道材料串53之间。由于比例，材料30、32、34和36在图1和2中共同展示为且仅指定为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗以及所谓的III/V半导体材料(例如，GaAs、InP、GaP以及GaN)。材料30、32、34和36中的每一种的实例厚度为25到100埃。可进行冲压蚀刻以从沟道开口25的基底(未展示)去除材料30、32和34以暴露导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32及34(如所展示)中的每一种单独地发生，或可仅相对于一些(未展示)发生。替代地且仅借助于实例，可不进行冲压蚀刻，并且沟道材料36可仅通过单独的导电互连件(尚未展示)直接电耦合到导体层16的导体材料17。沟道开口25展示为包括径向中心固体介电材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地，且仅借助于实例，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或不含固体材料(未展示)。
在一些实施例中，构造10可被视为包括第一区(例如，如由图1和2展示)和所述第一区旁边的第二区70(例如，如图5中所展示)。第二区70可与第一区横向接触(未展示)，或可与第一区横向间隔开(例如，横向紧邻第一区但不触碰，或横向远离第一区)。第二区70可在存储器块区(未展示)中的一或多个内。在一些实施例中，构造10可被视为包括第一竖直堆叠(例如，图2中的堆叠18)和第二竖直堆叠(例如，第二区70中的堆叠18)，其中第二堆叠包括竖直交替的第一绝缘层和第二绝缘层(例如，在图5中分别为层22和20，并且不管层22和20在处理时或在成品构造中是导电、绝缘还是半导电的。)。
参考图6到9，并且在一个实施例中，已经相对于第二层20中(例如，在第一区中)的未掺杂二氧化硅24选择性地蚀刻第一层22中(例如，在第一区中，并且现在未展示)掺杂二氧化硅26，从而在第一层22中留下空隙空间75。此类刻蚀可使用任何现有或未来开发的化学物质和条件来进行。在一个实施例中，利用至少主要在气相中(在本文中，“主要”意指大于50体积％)的蚀刻化学物质进行蚀刻，并且在另一实施例中，利用至少主要在液相中的蚀刻化学物质进行蚀刻。实例理想气相化学物质是氟化氢与水的组合(例如，在5℃到35℃、200毫托到200托下，100sccm到500sccm HF、50sccm到200sccm H2O)，并且实例理想液相化学物质是氢氧化铵与水的组合(例如，在室压下并且在室温或高温下)，所述化学物质中的每一种可实现掺杂二氧化硅相对于未掺杂二氧化硅以数千体积计的蚀刻选择性。在一个实施例中并且如所展示，例如，如果沟槽40未形成于第二区70中或未掺杂二氧化硅24未另外在第二区70中横向蚀刻，那么蚀刻已经在第一区(例如，图1和2)中发生且尚未在第二区70中发生。
参考图10到15，传导材料48已经形成于第一层22中通过图6到9所展示的实例蚀刻而留下的空隙空间75中(图10到14中未如此指定)。传导材料48随后已经从沟槽40去除，因此形成个别导电线29(例如，字线)以及个别晶体管和/或存储器单元56的竖向延伸串49。可在形成传导材料48之前形成薄的绝缘衬里(例如，Al2O3且未展示)。晶体管和/或存储器单元56的大致位置在图13中用括号指示，且一些在图10到12和14中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每个沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层中可能每沟道开口有多个字线，且未展示)。传导材料48可被视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50(图13)。在所描绘的实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32和34可被视为在横向上位于控制栅极区52与沟道材料36之间的存储器结构65。
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式下，电荷阻挡件可防止电荷载流子从存储材料(例如，浮动栅极材料、电荷捕集材料等)流向控制栅极，且在擦除模式下，电荷阻挡件可防止电荷载流子从控制栅极流入存储材料。因此，电荷阻挡件可用于阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。借助于其它实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此存储材料为绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同成分材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接处可足以在不存在任何单独成分绝缘体材料30的情况下充当电荷阻挡区。此外，传导材料48与材料30(如果存在)的交接处以及绝缘体材料30可一起充当电荷阻挡区，且可替代地或另外充当绝缘存储材料(例如，氮化硅材料32)的横向外部区。实例材料30是氧化铪硅和二氧化硅中的一或多种。
介入材料57已经形成于沟槽40中，且由此在横向上位于横向紧邻的存储器块58之间，且在纵向上沿着所述存储器块。介入材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。这可包含绝缘、半导电和传导材料中的一或多种，且无论如何，可有助于防止成品电路系统构造中导电层22相对于彼此的短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂多晶硅中的一或多种。介入材料57可包含穿阵列通孔(未展示)。
在一个实施例中且如所展示，传导材料48在空隙空间75中的形成发生在第一区中而不是第二区70中，使得第一层22中的掺杂二氧化硅26(中的至少一些)和第二层20中的未掺杂二氧化硅24(中的至少一些)在集成电路系统的成品构造中保持在第二区70中。
如本文中关于其它实施例所展示和/或描述的任何其它属性或方面可用于参考以上实施例所展示和描述的实施例中。
在一些实施例中，用于形成集成电路系统(例如，10，并且不管是否包括存储器)的方法包括形成包括竖直交替的第一层(例如，22)和第二层(例如，20)的堆叠(例如，18)，其中第一层包括掺杂二氧化硅，且第二层包括未掺杂二氧化硅。水平拉长的沟槽(例如，40)已经形成到所述堆叠中。已经穿过沟槽相对于第二层中的未掺杂二氧化硅选择性地蚀刻第一层中的掺杂二氧化硅。传导材料(例如，48)形成于第一层中通过蚀刻而留下的空隙空间(例如，75)中。可使用如本文关于其它实施例所展示和/或描述的任何其它属性或方面。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖独立于制造方法的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入有、形成和/或具有关于装置实施例描述的任一属性。
在一个实施例中，集成电路系统(例如，10，且不管是否包括存储器)包括第一竖直堆叠(例如，图2中的18)，所述第一竖直堆叠包括交替的绝缘层(例如，20，且不管是否包括掺杂二氧化硅、未掺杂二氧化硅和/或其它绝缘组合物)和导电层(例如，22)。导电层个别地包括水平拉长的导电线(例如，29)。第二竖直堆叠(例如，图15中的18)在第一竖直堆叠旁边。第二竖直堆叠包括交替的第一绝缘层(例如，20)和第二绝缘层(例如，图15中的22)。第一绝缘层个别地至少主要为掺杂二氧化硅，且第二绝缘层个别地至少主要为未掺杂二氧化硅。可使用如本文关于其它实施例所展示和/或描述的任何其它属性或方面。
在一个实施例中，集成电路系统(例如，10)包括存储器阵列(例如，12)，所述存储器阵列包括存储器单元(例如，56)的串(例如，49)。集成电路系包括横向间隔开的存储器块(例如，58)，所述存储器块个别地包括第一竖直堆叠(例如，图2中的18)，所述第一竖直堆叠包括交替的绝缘层(例如，20，且不管是否包括掺杂二氧化硅、未掺杂二氧化硅和/或其它绝缘组合物)和导电层(例如，22)。存储器单元(例如，12)的包括沟道材料串(例如，53)的串(例如，49)延伸穿过绝缘层和导电层。导电层个别地包括水平拉长的导电线(例如，29)。第二竖直堆叠(例如，图15中的18)在第一竖直堆叠旁边。第二竖直堆叠包括交替的第一绝缘层(例如，20)和第二绝缘层(例如，图15中的22)。第一绝缘层个别地至少主要为掺杂二氧化硅。第二绝缘层个别地至少主要为未掺杂二氧化硅。可使用如本文关于其它实施例所展示和/或描述的任何其它属性或方面。
上述处理或构造可以被视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或者在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路系统也可作为成品构造的部分形成于任何位置处，并且在一些实施例中可以在阵列下(例如，阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于图中展示或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。介入结构可设置于竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或介电层)。并且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可以基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在……下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的在制造期间处理衬底可相对的大体方向(即，10度内)，且竖直为与其大体正交的方向。“恰好水平”是沿着主衬底表面的在制造期间处理衬底可相对的方向(即，与其不成角度)。此外，如本文中所使用的“竖直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”及“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”等等参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”等等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向地延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一定的横向重叠(即，水平地)。而且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分从另一所陈述区/材料/组件的竖向外部(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向内部(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区以及结构中的任一个可为均匀的或非均匀的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多个实例组合物时，所述材料可包括此类一或多种组合物、主要由此类一或多种组合物组成或由此类一或多种组合物组成。此外，除非另有说明，否则可使用任何合适的现有或未来开发的技术来形成每种材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂以及离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且所述材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，一材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在……上方”、“在……上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，那么所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区-材料-组件之间且电耦合到所述区-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有介入的电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
此文件中对“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”及“列”关于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行及列可相对彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/传导材料中的任一个的组成可以是金属材料和/或导电掺杂半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金以及任何一或多种导电金属化合物中的任一种或组合。
在本文中，关于蚀刻(etch/etching)、去除(removing/removal)、沉积和/或形成(forming/formation)的“选择性”的任何使用是一种所陈述材料以按体积计至少2:1的比率相对于所作用的另一所陈述材料进行的此类动作。另外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一种或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中对“或”的使用涵盖任一个和两者。
结论
在一些实施例中，一种用于形成集成电路系统的方法包括形成包括竖直交替的第一层和第二层的堆叠。第一层包括掺杂二氧化硅，且第二层包括未掺杂二氧化硅。将水平拉长的沟槽形成到堆叠中。穿过沟槽相对于第二层中的未掺杂二氧化硅选择性地蚀刻第一层中的掺杂二氧化硅。传导材料形成于第一层中通过蚀刻而留下的空隙空间中。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成堆叠，所述堆叠包括竖直交替的第一层和第二层。第一层包括掺杂二氧化硅，且第二层包括未掺杂二氧化硅。堆叠包括横向间隔开的存储器块区，其间具有水平拉长的沟槽。沟道材料串延伸穿过存储器块区中的第一层和第二层。穿过沟槽相对于第二层中的未掺杂二氧化硅选择性地蚀刻第一层中的掺杂二氧化硅。导电线的传导材料形成于第一层中通过蚀刻而留下的空隙空间中。使介入材料形成于沟槽中，在横向上位于横向紧邻的存储器块区之间且纵向地沿着所述存储器块区。
在一些实施例中，一种集成电路系统包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘层和导电层。导电层个别地包括水平拉长的导电线。第二竖直堆叠在第一竖直堆叠旁边。第二竖直堆叠包括交替的第一绝缘层和第二绝缘层。第一绝缘层个别地至少主要为掺杂二氧化硅。第二绝缘层个别地至少主要为未掺杂二氧化硅。
在一些实施例中，一种包括有包括存储器单元串的存储器阵列的集成电路系统包括横向间隔开的存储器块，所述横向间隔开的存储器块个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘层和导电层。存储器单元串包括延伸穿过绝缘层和导电层的沟道材料串。导电层个别地包括水平拉长的导电线。第二竖直堆叠在第一竖直堆叠旁边。第二竖直堆叠包括交替的第一绝缘层和第二绝缘层。第一绝缘层个别地至少主要为掺杂二氧化硅。第二绝缘层个别地至少主要为未掺杂二氧化硅。
根据规定，已经就结构和方法特征以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (27)

1.一种用于形成集成电路系统的方法，其包括：
形成包括竖直交替的第一层和第二层的堆叠，所述第一层包括掺杂二氧化硅，所述第二层包括未掺杂二氧化硅；
将水平拉长的沟槽形成到所述堆叠中；
穿过所述沟槽相对于所述第二层中的所述未掺杂二氧化硅选择性地蚀刻所述第一层中的所述掺杂二氧化硅；以及
在所述第一层中通过所述蚀刻而留下的空隙空间中形成传导材料。
2.根据权利要求1所述的方法，其中除了硅和氧以外，所述掺杂二氧化硅包括至少1×1018个原子/cm3的总掺杂剂原子。
3.根据权利要求1所述的方法，其中除了硅和氧以外，所述掺杂二氧化硅包括至少1原子百分比的总掺杂剂原子。
4.根据权利要求1所述的方法，其中除了硅和氧以外，所述掺杂二氧化硅还包括至少5原子百分比的总掺杂剂原子。
5.根据权利要求1所述的方法，其中除了硅和氧以外，所述掺杂二氧化硅包括至少1×1018个原子/cm3到不大于30原子百分比的总掺杂剂原子。
6.根据权利要求1所述的方法，其中所述掺杂二氧化硅包括BPSG、BSG和PSG中的至少一种。
7.根据权利要求1所述的方法，其中除了硅和氧以外，所述未掺杂二氧化硅包括0个原子/cm3到不大于最小1×1010个原子/cm3的总掺杂剂原子。
8.根据权利要求1所述的方法，其中除了硅和氧以外，所述未掺杂二氧化硅包括0个原子/cm3到不大于最小1×105个原子/cm3的总掺杂剂原子。
9.根据权利要求1所述的方法，其中所述蚀刻是用至少主要在所述气相中的蚀刻化学物质进行的。
10.根据权利要求1所述的方法，其中所述蚀刻是用至少主要在所述液相中的蚀刻化学物质进行的。
11.根据权利要求1所述的方法，其中所述堆叠包括第一区和所述第一区旁边的第二区，所述蚀刻和在所述空隙空间中所述形成传导材料发生在所述第一区中而不是所述第二区中，使得所述第一层中的所述掺杂二氧化硅和所述第二层中的所述未掺杂二氧化硅在所述集成电路系统的成品构造中保持在所述第二区中。
12.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
形成包括竖直交替的第一层和第二层的堆叠，所述第一层包括掺杂二氧化硅，所述第二层包括未掺杂二氧化硅，所述堆叠包括横向间隔开的存储器块区，所述横向间隔开的存储器块区之间具有水平拉长的沟槽，沟道材料串延伸穿过所述存储器块区中的所述第一层和所述第二层；
穿过所述沟槽相对于所述第二层中的所述未掺杂二氧化硅选择性地蚀刻所述第一层中的所述掺杂二氧化硅；
在所述第一层中通过所述蚀刻而留下的空隙空间中形成导电线的传导材料；以及
使介入材料形成于所述沟槽中，在横向上位于横向紧邻的所述存储器块区之间且在纵向上沿着所述存储器块区。
13.根据权利要求12所述的方法，其中所述堆叠包括第一区和所述第一区旁边的第二区，所述沟道材料串形成于所述第一区中，所述蚀刻和在所述空隙空间中所述形成传导材料发生在所述第一区中而不是所述第二区中，使得所述第一层中的所述掺杂二氧化硅和所述第二层中的所述未掺杂二氧化硅在所述存储器阵列的成品构造中保持在所述第二区中。
14.根据权利要求12所述的方法，其中所述沟道材料串包括成品集成电路系统构造中的所述堆叠中的存储器单元串的部分，所述存储器单元中的个别存储器单元在所述第一层中的个别第一层中且包括：
所述沟道材料串的沟道材料；
栅极区，其为所述导电线中的一个的部分；以及
存储器结构，其在横向上位于所述栅极区与所述沟道材料之间，所述存储器结构包括：
电荷阻挡区，其横向邻近所述栅极区；
绝缘电荷传递材料，其横向邻近所述沟道材料；以及
存储材料，其在横向上位于所述电荷阻挡区与所述绝缘电荷传递材料之间。
15.根据权利要求14所述的方法，其中所述存储器阵列包括NAND。
16.一种集成电路系统，其包括：
第一竖直堆叠，其包括交替的绝缘层和导电层，所述导电层个别地包括水平拉长的导电线；以及
第二竖直堆叠，其在所述第一竖直堆叠旁边，所述第二竖直堆叠包括交替的第一绝缘层和第二绝缘层，所述第一绝缘层个别地至少主要为掺杂二氧化硅，所述第二绝缘层个别地至少主要为未掺杂二氧化硅。
17.根据权利要求16所述的集成电路系统，其中除了硅和氧以外，所述掺杂二氧化硅包括至少1×1018个原子/cm3的总掺杂剂原子。
18.根据权利要求16所述的集成电路系统，其中除了硅和氧以外，所述掺杂二氧化硅包括至少1原子百分比的总掺杂剂原子。
19.根据权利要求16所述的集成电路系统，其中除了硅和氧以外，所述掺杂二氧化硅包括至少5原子百分比的总掺杂剂原子。
20.根据权利要求16所述的集成电路系统，其中除了硅和氧以外，所述掺杂二氧化硅包括至少1×1018个原子/cm3到不大于30原子百分比的总掺杂剂原子。
21.根据权利要求16所述的集成电路系统，其中所述掺杂二氧化硅包括BPSG、BSG和PSG中的至少一种。
22.根据权利要求16所述的集成电路系统，其中除了硅和氧以外，所述未掺杂二氧化硅包括0个原子/cm3到不大于最小1×1010个原子/cm3的总掺杂剂原子。
23.一种包括有包括存储器单元串的存储器阵列的集成电路系统，其包括：
横向间隔开的存储器块，其个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘层和导电层，存储器单元串包括延伸穿过所述绝缘层和所述导电层的沟道材料串，所述导电层个别地包括水平拉长的导电线；以及
第二竖直堆叠，其在所述第一竖直堆叠旁边，所述第二竖直堆叠包括交替的第一绝缘层和第二绝缘层，所述第一绝缘层个别地至少主要为掺杂二氧化硅，所述第二绝缘层个别地至少主要为未掺杂二氧化硅。
24.根据权利要求23所述的集成电路系统，其中除了硅和氧以外，所述掺杂二氧化硅包括至少1×1018个原子/cm3到不大于30原子百分比的总掺杂剂原子。
25.根据权利要求23所述的集成电路系统，其中所述掺杂二氧化硅包括BPSG、BSG和PSG中的至少一种，且所述未掺杂二氧化硅包括0个原子/cm3到不大于最小1×1010个原子/cm3的总硼和/或磷原子。
26.根据权利要求23所述的集成电路系统，其中所述沟道材料串包括所述堆叠中的存储器单元串的部分，所述存储器单元中的个别存储器单元在所述导电层中的个别导电层中且包括：
所述沟道材料串的沟道材料；
栅极区，其为所述导电线中的一个的部分；以及
存储器结构，其在横向上位于所述栅极区与所述沟道材料之间，所述存储器结构包括：
电荷阻挡区，其横向邻近所述栅极区；
绝缘电荷传递材料，其横向邻近所述沟道材料；以及
存储材料，其在横向上位于所述电荷阻挡区与所述绝缘电荷传递材料之间。
27.根据权利要求26所述的集成电路系统，其中所述存储器阵列包括NAND。
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Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656536A (en) * 1996-03-29 1997-08-12 Vanguard International Semiconductor Corporation Method of manufacturing a crown shaped capacitor with horizontal fins for high density DRAMs
US6114201A (en) * 1998-06-01 2000-09-05 Texas Instruments-Acer Incorporated Method of manufacturing a multiple fin-shaped capacitor for high density DRAMs
US9305932B2 (en) * 2014-06-30 2016-04-05 Sandisk Technologies Inc. Methods of making three dimensional NAND devices
US9515079B2 (en) * 2014-12-16 2016-12-06 Sandisk Technologies Llc Three dimensional memory device with blocking dielectric having enhanced protection against fluorine attack
US9875929B1 (en) * 2017-01-23 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and discrete charge storage elements and method of making thereof
US9985049B1 (en) * 2017-04-28 2018-05-29 Micron Technology, Inc. Arrays of elevationally-extending strings of memory cells and methods of forming memory arrays
US10861871B2 (en) * 2019-03-14 2020-12-08 Sandisk Technologies Llc Three-dimensional memory array including self-aligned dielectric pillar structures and methods of making the same
US11205654B2 (en) * 2019-08-25 2021-12-21 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11495610B2 (en) * 2020-07-06 2022-11-08 Micron Technology, Inc. Integrated circuitry, a method used in forming integrated circuitry, and a method used in forming a memory array comprising strings of memory cells
US11538819B2 (en) * 2020-07-16 2022-12-27 Micron Technology, Inc. Integrated circuitry, a method used in forming integrated circuitry, and a method used in forming a memory array comprising strings of memory cells

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