CN116058097A - 集成电路系统和用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

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Abstract

一种集成电路系统包括存储器阵列，所述存储器阵列包括有包括横向间隔的存储器块的存储器单元串，所述横向间隔的存储器块个别地包括有包括交替的绝缘性阶层和导电性阶层的第一竖直堆叠。存储器单元串包括延伸穿过所述绝缘性阶层和所述导电性阶层的沟道材料串。所述导电性阶层个别地包括水平伸长的导电线。第二竖直堆叠在所述第一竖直堆叠旁边。所述第二竖直堆叠包括上部部分和下部部分。所述上部部分包括交替的第一绝缘阶层和第二绝缘阶层。所述下部部分包括在导体阶层的导体材料正上方的最下部绝缘体阶层。所述最下部绝缘体阶层包括含固体碳和含氮材料。紧邻阶层在所述最下部绝缘体阶层的所述含固体碳和含氮材料正上方。所述紧邻阶层包括具有与所述最下部绝缘体阶层的组成物不同的组成物的材料。公开包含方法的其它实施例。

Description

集成电路系统和用于形成包括存储器单元串的存储器阵列的方法
技术领域
本文中所公开的实施例涉及集成电路系统和用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统且用于计算机系统中以存储数据。存储器可被制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称为位线、数据线或感测线)和存取线(其也可称为字线)向存储器单元进行写入或从中进行读取。感测线可沿着阵列的列导电性地互连存储器单元，且存取线可沿着阵列的行导电性地互连存储器单元。每一存储器单元可通过感测线和存取线的组合被唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在没有电力的情况下将数据存储很长一段时间。非易失性存储器被常规地指定为具有至少约10年的保留时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元都被配置成以至少两种不同可选状态保留或存储存储器。在二进制系统中，状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个层级或状态的信息。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括一对导电性源极/漏极区，其间具有半导电性沟道区。导电性栅极邻近于沟道区且通过薄栅极绝缘体与沟道区分离。向栅极施加合适的电压会允许电流通过沟道区从源极/漏极区中的一个流动到另一个。当从栅极移除电压时，极大地防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如作为栅极绝缘体和导电性栅极之间的栅极构造的部分的可以可逆地编程的电荷存储区。
快闪存储器是一种类型的存储器，且在现代计算机和装置中具有众多用途。举例来说，现代个人计算机可具有存储在快闪存储器芯片上的BIOS。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态硬盘的快闪存储器替代常规的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中流行，这是因为快闪存储器使制造商能够在新通信协议变得标准化时支持所述新通信协议，且使制造商能够提供远程地升级装置以增强特征的能力。
NAND可为集成快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(且所述串联组合通常被称为NAND串)。NAND架构可以三维布置而配置，所述三维布置包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元个别地包括可以可逆地编程的竖直晶体管。控制件或其它电路系统可形成于竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构还可包括个别地包括晶体管的竖直堆叠的存储器单元。
存储器阵列可以存储器页、存储器块和部分块(例如子块)及存储器平面而布置，例如如美国专利申请公开第2015/0228651号、第2016/0267984号和第2017/0140833号中的任一个中所展示和描述。存储器块可至少部分地界定竖直堆叠的存储器单元的个别字线阶层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的端或边缘处的所谓“阶梯状结构”中发生。阶梯结构包含个别“梯阶”(被替代地称为“梯级”或“阶梯”)，其界定个别字线的接触区，在所述接触区上竖向延伸的导电性通孔接触以提供对字线的电存取。
附图说明
图1是根据本发明的实施例的处理中衬底的一部分的图解横截面图且穿过图2中的线1-1被截取。
图2是穿过图1中的线2-2截取的图解横截面图。
图3到23是根据本发明的一些实施例的处理中的图1和2的构造或其各部分的图解依序截面图、展开图、放大图和/或部分视图。
具体实施方式
本发明的实施例涵盖用于形成包括存储器单元串的存储器阵列的方法，所述存储器阵列例如NAND阵列或可具有至少某一阵列下外围控制电路系统(例如阵列下CMOS)的其它存储器单元的阵列。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的都与晶体管栅极的形成时间无关的其它处理。本发明的实施例还涵盖现有的或未来开发的包括存储器阵列的集成电路系统，所述存储器阵列包括独立于制造方法的存储器单元串，例如包括NAND架构。首先参考图1至23描述了实例方法实施例，其可被视为“后栅极”或“替换栅极”，且从图1和2开始。
图1和2展示具有阵列或阵列区域12的构造10，在所述阵列或阵列区域中将形成晶体管和/或存储器单元的竖向延伸串。构造10包括具有导电性/导体/导电、半导电性/半导体/半导电或绝缘性/绝缘体/绝缘(即，本文中在电学上)材料中的任何一或多个的基底衬底11。各种材料已竖向地形成于基底衬底11之上。材料可在图1和2所描绘的材料旁边、从其竖向地向内或从其竖向地向外。举例来说，集成电路系统的其它部分制造或完全制造的组件可设置于基底衬底11上方、周围或内部的某处。还可制造用于操作存储器单元竖向延伸串的阵列(例如阵列12)内的组件的控制和/或其它外围电路系统，且所述电路系统可或可不完全或部分地在阵列或子阵列内。此外，还可相对于彼此独立地、相继地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可被视为阵列。
在一些实施例中，并且如所展示，包括导体材料17的导体阶层16已形成于衬底11上方。作为实例，导体材料17包括上部导体材料43(例如n型或p型导电掺杂多晶硅)，其处于具有与上部导体材料43不同的组成物的下部导体材料44(例如，WSix)正上方(例如直接抵靠所述下部导体材料)。导体阶层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取及写入存取的控制电路系统(例如外围阵列下电路系统和/或公共源极线或板)的部分。
堆叠18*的下部部分18L已形成于衬底11和导体阶层16上方(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。堆叠18*将包括竖直交替的导电性阶层22*和绝缘性阶层20*，其中阶层22*的材料具有与阶层20*的材料不同的组成物。堆叠18*包括横向间隔的存储器块区58，所述存储器块区将包括已完成电路系统构造中的横向间隔的存储器块58。在此文件中，“块”一般包含“子块”。存储器块区58和所得存储器块58(尚未展示)可被视为纵向伸长和定向，例如沿着方向55。存储器块区58可能在此处理点处不可辨别。
导电性阶层22*(替代地称为第一阶层)可不包括导电材料，且绝缘性阶层20*(替代地称为第二阶层)可不包括绝缘性材料或在结合在此初始地描述的“后栅极”或“替换栅极”实例方法实施例处理时是绝缘性的。在一个实施例中，下部部分18L包括处于导体材料17正上方(例如直接抵靠所述导体材料)的第二阶层20*中的最下部第二阶层20z。最下部第二阶层20z为牺牲的且包括含固体碳和含氮材料62。在一个实施例中，含固体碳和含氮材料62包括掺杂碳的氮化硅和C3N4中的至少一个。在掺杂碳的氮化硅的情况下，在一个实施例中，其碳含量为1到30原子百分比，在一个此类实施例中为5到25原子百分比，且在一个此类实施例中为10到15原子百分比。
第一阶层22*的最下部阶层22z在最下部第二阶层20z正上方(例如直接抵靠所述最下部第二阶层)，且包括具有与最下部第二阶层20z的组成物不同的组成物的牺牲材料77。实例牺牲材料77包含氮化硅以及经掺杂或未掺杂多晶硅。本文中，“未掺杂多晶硅”为具有导电性增加的杂质中的从0个原子/立方厘米到1×1012个原子/立方厘米的原子的多晶硅。“经掺杂多晶硅”是具有导电性增加的杂质中超过1×1012个原子/立方厘米的原子的多晶硅，且“导电掺杂多晶硅”是具有导电性增加的杂质中至少1×1018个原子/立方厘米的原子的多晶硅。在一个实施例中，第二阶层20*中的次最下部第二阶层20x在最下部第一阶层22z正上方，且在一个实施例中包括含固体碳和含氮材料62。在一个实施例中，包括导电材料47(例如导电掺杂多晶硅)的导电材料阶层21处于次最下部第二阶层20x正上方。
参考图3至7，堆叠18*的上部部分18U的竖直交替的第一阶层22和第二阶层20已形成在下部部分18L上方。第一阶层22和第二阶层20分别包括不同组成物材料26和24(例如氮化硅和二氧化硅)。实例上部部分18U展示为在下部部分18L上方开始于第二阶层20，但此可替代地开始于第一阶层22(未展示)。此外，且借助于实例，下部部分18L可经形成以具有一或多个第一和/或第二阶层作为其顶部。无论如何，仅展示少量阶层20及22，其中上部部分18U(且由此堆叠18*)更有可能包括几十个、一百个或更多个(等)的阶层20和22。此外，可为或可不为外围和/或控制电路系统的部分的其它电路系统可在导体阶层16与堆叠18*之间。仅借助于实例，此类电路系统的导电性材料和绝缘性材料的多个竖直交替阶层可在最下部导电性阶层22*下方和/或在最上部导电性阶层22*上方。举例来说，一或多个选择栅极阶层(未展示)可在导体阶层16和最下部导电性阶层22*之间，且一或多个选择栅极阶层可在最上部导电性阶层22*上方。替代地或另外，所描绘的最上部及最下部导电性阶层22*中的至少一个可为选择栅极阶层。
沟道开口25已形成(例如通过蚀刻)穿过上部部分18U中的第二阶层20和第一阶层22到导体阶层16(例如至少到最下部第一阶层22z)。沟道开口25可随着在堆叠18中移动得较深而径向地向内渐缩(未展示)。在一些实施例中，沟道开口25可如所展示进入导体阶层16的导体材料17，或可终止于其顶上(未展示)。替代地，作为实例，沟道开口25可终止于最下部第二阶层20z顶上或内部。将沟道开口25至少延伸到导体阶层16的导体材料17的原因是为了向沟道开口25内的材料提供锚定效应。
水平伸长的沟槽40已经形成(例如通过各向异性蚀刻)到堆叠18*中且个别地处于横向紧邻的存储器块区58之间。仅作为举例且为简洁起见，沟道开口25被展示为以每行四个和五个沟道开口25的交错行的群组或列布置。沟槽40通常将宽于沟道开口25(例如10到20倍宽，但是为简洁起见未展示此类较宽程度)。可使用任何替代的现有或未来开发的布置及构造。沟槽40和沟道开口25可相对彼此以任何次序形成。
如所展示的沟槽40已形成以延伸到最下部第一阶层22z的牺牲材料77。作为一个实例，沟槽40可初始地通过蚀刻材料24、26和47(可能使用不同各向异性蚀刻化学物质)形成，且止于次最下部第二阶层20x(当存在时)的材料62上或内。可接着形成薄牺牲衬里78(例如二氧化铪、氧化铝等)，之后冲压蚀刻穿过所述薄牺牲衬里以暴露材料62，且之后冲压蚀刻穿过材料62以暴露牺牲材料77。替代地，且仅作为举例，具有与沟槽40相同的总体水平轮廓的牺牲蚀刻停止线(未展示)可个别地形成于导电材料阶层21(当存在时)中，在次最下部第二阶层20x的材料62正上方且与所述材料接触，之后形成上部部分18U。可随后通过蚀刻材料24和26以在个别牺牲线的材料上或内部停止然后掘出此类牺牲线的其余材料来形成沟槽40，之后形成薄牺牲衬里78。
晶体管沟道材料可竖向地沿着绝缘性阶层和导电性阶层形成于个别沟道开口中，因此包括与导体阶层中的导电性材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)及横向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如电荷存储材料)以及绝缘性电荷传递材料。个别存储器单元的存储材料(例如浮动栅极材料，例如掺杂或未掺杂的硅，或电荷捕获材料，例如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘性电荷传递材料(例如具有夹在两个绝缘体氧化物[例如二氧化硅]之间的含氮材料[例如氮化硅]的带隙工程化结构)横向地处于沟道材料与存储材料之间。
图3至6展示一个实施例，其中电荷阻挡材料30、存储材料32及电荷传递材料34已竖向地沿着绝缘性阶层20及导电性阶层22形成于个别沟道开口25中。晶体管材料30、32及34(例如存储器单元材料)可通过例如在堆叠18*之上及在个别开口25内沉积其相应薄层且随后将此类薄层往回至少平面化到堆叠18*的顶部表面来形成。
作为沟道材料串53的沟道材料36也竖向地沿着绝缘性阶层20及导电性阶层22形成于沟道开口25中。归因于比例，材料30、32、34和36在图1和2中共同展示为且仅指定为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗和所谓的III/V半导体材料(例如GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一个的实例厚度是25到100埃。可进行冲压蚀刻以从沟道开口25(未展示)的基底移除材料30、32和34以暴露导体阶层16，使得沟道材料36直接抵靠导体阶层16的导体材料17。此类冲压蚀刻可相对于材料30、32和34(如所展示)中的每一个单独地发生，或可仅相对于一些(未展示)发生。替代地且仅作为举例，可不进行冲压蚀刻，且沟道材料36可仅通过单独的导电性互连件直接电耦合到导体阶层16的导体材料17(尚未展示)。无论如何，牺牲蚀刻终止插塞(未展示)可以水平方位形成于下部部分18L中，其中沟道开口25将处于形成上部部分18U之前且以类似于上文在形成沟道开口25时所描述的牺牲蚀刻终止线的方式使用。在沟道开口25中展示径向中心实心介电材料38(例如旋涂介电体、二氧化硅和/或氮化硅)。替代地且仅作为实例，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或没有实心材料(未展示)。
在一些实施例中，构造10可被视为包括第一区(例如如由图3和4所展示)和在第一区旁边的第二区70(例如如图7中所展示)。第二区70可横向接触第一区(未展示)，或可与第一区横向间隔(例如横向紧邻第一区但不触碰、或横向远离且不触碰)。第二区70可在存储器块区(未展示)中的一或多个内。在一些实施例中，构造10可被视为包括第一竖直堆叠(例如图4中的堆叠18*)和第二竖直堆叠(例如第二区70中的堆叠18*)，其中第二堆叠包括上部部分18U和下部部分18L。
参看图8至10，已经通过沟槽40从最下部第一阶层22z各向同性地蚀刻牺牲材料77(未展示)(例如使用液态或气态H3PO4作为主蚀刻剂，其中材料77是氮化硅且暴露的其它材料包括一或多种氧化物或多晶硅，或使用四甲基氢氧化铵[TMAH]，其中材料77为多晶硅)。在一个实施例中且如所展示，相对于含碳和含氮的材料62且在相对于其至少5:1的选择性下选择性地进行各向同性蚀刻(如将用以上实例材料和蚀刻剂进行)。在一个实施例中且如所展示，各向同性蚀刻已在第一区发生(例如图8)且在第二区70中尚未发生(图10)，举例来说，在沟槽40未在第二区70中形成或牺牲材料77以其它方式未在第二区70中蚀刻的情况下。
在最下部第一阶层中形成将个别沟道材料串的沟道材料与导体阶层的导体材料直接电耦合在一起的导电性材料。在一个实施例中，此类导电性材料形成为直接抵靠导电阶层的导电材料的底部且直接抵靠导体阶层的导体材料的顶部。举例来说，且首先参看图11和12，其展示实例后续处理，其中在一个实施例中，材料30(例如二氧化硅)、材料32(例如氮化硅)和材料34(例如二氧化硅或二氧化硅和氮化硅的组合)已在阶层22z中经蚀刻，以暴露最下部第一阶层22z中的沟道材料串53的沟道材料36的侧壁41。阶层22z中的材料30、32和34中的任一个可被视为阶层中的牺牲材料。举例来说，考虑其中衬里78是一或多种绝缘性氧化物(除二氧化硅以外)且存储器单元材料30、32和34分别是二氧化硅和氮化硅层中的一或多个的实施例。在此类实例中，所描绘的构造可通过使用经改性或不同的化学物质来相对于另一化学物质选择性地依序蚀刻二氧化硅和氮化硅而产生。作为实例，100:1(按体积计)的水与HF的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000:1(按体积计)的水与HF的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，且在此类实例中，在需要达成由图11和12所展示的实例构造的情况下，此类蚀刻化学物质可以交替方式使用。在需要如图11和12所展示的构造的情况下，技术人员能够选择其它化学物质以用于蚀刻其它不同材料。在一个实施例中且如所展示，在第一区中已发生对阶层22z中的材料30、32和34的移除(例如图11)且在第二区70中尚未发生(图12，如果存在且未展示)。
参看图13至15，例如通过穿过沟槽40的各向同性蚀刻，已移除最下部第二阶层20z。举例来说，且仅作为举例，氢氧化钾的溶液将蚀刻掺杂碳的氮化硅和C3N4。在一个实施例中，在次最下部第二阶层20x存在且包括含碳和含氮材料的情况下，在移除最下部第二阶层20z期间同样也移除次最下部第二阶层20x(未展示)。作为其中含碳和含氮材料62包括掺杂碳的氮化硅的额外理想实例，其各向同性蚀刻包括使用干式蚀刻化学物质(例如H2或O2)从掺杂碳的氮化硅移除碳。此后，水性蚀刻化学物质(例如H3PO4)用于蚀刻残余氮化硅。在一个实施例中且如所展示，已在第一区中发生对最下部第二阶层20z和次最下部第二阶层20x的移除(例如图14)且尚未发生在第二区70中(图15，如果存在且未展示)。
参看图16和17，导电性材料42(例如导电掺杂多晶硅)已形成于最下部第一阶层22z中，且在一个实施例中直接抵靠沟道材料36的侧壁41形成。在一个实施例中并且如所展示，此类材料已形成为直接抵靠导电阶层21的导电材料47的底部且直接抵靠导体阶层16的导体材料43的顶部，进而将个别沟道材料串53的沟道材料36与导体阶层16的导体材料43和导电阶层21的导电材料47直接电耦合在一起。随后且作为举例，正如移除牺牲衬里78(未展示)，已从沟槽40移除导电性材料42。可在形成导电性材料42(未展示)之前移除牺牲衬里78。
参看图18至22，已移除导电性阶层22*的材料26(未展示)，例如通过相对于其它暴露材料理想地选择性地(例如使用液态或气态H3PO4作为主蚀刻剂，其中材料26为氮化硅且其它材料包括一或多种氧化物或多晶硅)穿过沟槽40各向同性地蚀刻掉而移除。在实例实施例中，导电性阶层22*中的材料26(未展示)是牺牲的且已用导电材料48替换，且其此后已从沟槽40中移除，因此形成个别导电线29(例如字线)及个别晶体管和/或存储器单元56的竖向延伸串49。
可在形成导电材料48之前形成薄绝缘性衬里(例如Al2O3且未展示)。晶体管和/或存储器单元56的大致位置在图21中用括号指示，且一些位置在图18至20中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上为环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每个沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电性阶层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电性阶层中可能是每一沟道开口对应有多个字线，且未展示)。导电材料48可被视为具有端子端50(图21)对应于个别晶体管和/或存储器单元56的控制栅极区52。在所描绘的实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32和34可被视为横向地位于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如相对于实例“后栅极”处理所展示，导电性阶层22*的导电材料48在形成沟道开口25和/或沟槽40之后形成。替代地，例如关于“先栅极”处理，导电性阶层的导电材料可在形成沟道开口25和/或沟槽40(未展示)之前形成。
电荷阻挡区(例如电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式下，电荷阻挡件可防止电荷载流子从存储材料(例如浮动栅极材料、电荷捕获材料等)流向控制栅极，且在擦除模式下，电荷阻挡件可防止电荷载流子从控制栅极流入存储材料。因此，电荷阻挡件可用于阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区域包括绝缘体材料30。进一步举例，电荷阻挡区可包括存储材料(例如材料32)的横向(例如径向)外部部分，其中此存储材料为绝缘性的(例如在绝缘性存储材料32与导电材料48之间不存在任何不同组成物材料的情况下)。无论如何，作为额外实例，存储材料和控制栅极的导电性材料的界面都可足以在不存在任何单独组成物绝缘体材料30的情况下充当电荷阻挡区。此外，导电材料48与材料30(当存在时)的界面结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘性存储材料(例如氮化硅材料32)的横向外部区。实例材料30是氧化硅铪和二氧化硅中的一或多个。
在一个实施例中且如所展示，沟道材料串53的沟道材料36的最下部表面从未直接抵靠导体阶层16的任一种导体材料17。在一个实施例中且如所展示，导电性材料42直接抵靠沟道材料串53的侧壁41。
已横向地在横向紧邻的存储器块58之间且纵向地沿着所述横向紧邻的存储器块在沟槽40中形成介入材料57。介入材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。这可包含绝缘性材料、半导电性材料以及导电材料中的一或多个，且无论如何，都可在成品电路系统构造中有助于导电性阶层22相对于彼此短接。实例绝缘性材料是SiO2、Si3N4、Al2O3和未掺杂多晶硅中的一或多个。介入材料57可包含贯穿阵列通孔(未展示)。
参考图18至23，在一个实施例中且如所展示，导电材料48的形成发生在第一区中(图19)，而非相对于第二区70中的第二竖直堆叠18*(图23)。因此，在一个实施例中，第二区70中的所得第二竖直堆叠18*包括上部部分18U，所述上部部分包括交替的第一绝缘阶层22*和第二绝缘阶层20*。第二竖直堆叠18*的下部部分18L包括在导体阶层16的导体材料17正上方的最下部绝缘体阶层20z，其中最下部绝缘体阶层20z包括含固体碳和含氮材料62。紧邻阶层22z在最下部绝缘体阶层20z的含碳和含氮材料62正上方，其中紧邻阶层22z包括具有与最下部绝缘体阶层20z的组成物不同的组成物的材料。在一个实施例中，次最下部绝缘性阶层20x在紧邻阶层22z正上方，且包括含固体碳和含氮材料62。包括导电材料47的导电材料阶层21在紧邻阶层22z正上方。无论如何，在一个实施例中，具有其最下部绝缘体阶层和其紧邻阶层的第二竖直堆叠保持在存储器阵列的已完成构造中。
如本文中关于其它实施例展示和/或描述的任何其它属性或方面可用于参考上文实施例展示及描述的实施例中。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖独立于制造方法的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入有、形成和/或具有相对于装置实施例描述的任一属性。
在一个实施例中，包括有包括存储器单元(例如56)的串(例如49)的存储器阵列(例如12)的集成电路系统包括横向间隔的存储器块(例如58)，所述横向间隔的存储器块个别地包括第一竖直堆叠(例如图19中的18*)，所述第一竖直堆叠包括交替的绝缘性阶层(例如20*)和导电性阶层(例如22*)。包括沟道材料串(例如53)的存储器单元(例如56)的串(例如49)延伸穿过绝缘性阶层和导电性阶层。导电性阶层个别地包括水平伸长的导电线(例如29)。第二竖直堆叠(例如图23中的18*)在第一竖直堆叠旁边且包括上部部分(例如18U)和下部部分(例如18L)。上部部分包括交替的第一绝缘阶层(例如22*)和第二绝缘阶层(例如20*)。下部部分包括在导体阶层(例如16)的导体材料(例如17)正上方的最下部绝缘体阶层(例如20z)，其中最下部绝缘体阶层包括含固体碳和含氮材料(例如62)。紧邻阶层(例如22z)在最下部绝缘体阶层的含碳和含氮材料正上方，其中紧邻阶层包括具有与最下部绝缘体阶层的组成物不同的组成物的材料。在一个实施例中，次最下部绝缘体阶层(例如20x)在紧邻阶层正上方，且包括含固体碳和含氮材料。包括导电材料(例如47)的导电材料阶层(例如21)在紧邻阶层正上方。可使用如本文相对于其它实施例展示和/或描述的任何其它属性或方面。
在阶层20x和20z中的一个或两者中使用含碳和含氮材料62而非例如二氧化硅可提供优点。举例来说，由于此类材料对用于移除氮化硅和多晶硅的蚀刻化学物质的典型较大抗蚀刻性，所以可提供比二氧化硅薄的此类材料。此还可实现下部部分18L的总堆叠高度的减小，包含可减小导电性材料42中形成接缝的倾向的牺牲材料77的厚度。此外，含碳和含氮材料可比二氧化硅更好地保护材料43使其不受非所要蚀刻，且可在其移除之前与二氧化硅相比保持在处理步骤中更久，且因此提供更久和更好的保护。
上述处理或构造可以被视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或者在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个阶层)。用于在阵列内操作或存取此类组件的控制和/或其它外围电路系统也可作为成品构造的部分而形成于任何位置处，且在一些实施例中可在阵列下(例如阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于图中所展示或上文所描述的堆叠/叠组上方和/或下方。此外，组件的阵列可在不同堆叠/叠组中相对于彼此相同或不同，且不同堆叠/叠组可具有相对于彼此相同的厚度或不同的厚度。介入结构可设置于竖直紧邻的堆叠/叠组之间(例如额外电路系统和/或介电层)。并且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如一个在另一个顶上)制造，或者两个或更多个堆叠/叠组可以基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一个，例如相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明设备、车辆、时钟、电视机、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
在此文件中，除非另有指示，否则“竖向”、“较高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“下”、“之下”、“向上”和“向下”是大体上参考竖直方向。“水平”是指沿着主衬底表面且在制造期间处理衬底可相对的一般方向(即在10度内)，且竖直是大体上与水平正交的方向。“恰好水平”是沿着主衬底表面的在制造期间处理衬底可相对的方向(即，与其不成角度)。此外，如本文中所使用的“竖直”和“水平”是相对于彼此大体上垂直且独立于衬底在三维空间中的定向的方向。另外，“竖向延伸的”和“竖向地延伸”是指从恰好水平倾斜至少45°的方向。另外，关于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”和其类似物是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考基底长度的定向，在操作中电流在发射极和集电极之间沿着所述定向流动。在一些实施例中，竖向地延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“正下方”和“正下”要求两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。并且，使用前面没有“正”的“上方”仅要求所陈述区/材料/组件的在另一所陈述区/材料/组件上方的某一部分从另一所陈述区/材料/组件竖向地向外(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“正”的“下方”和“下”仅要求所陈述区/材料/组件的在另一所陈述区/材料/组件下方的某一部分从另一所陈述区/材料/组件竖向地向内(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区和结构中的任一个可为同质的或非同质的，且无论如何都可在其上覆的任何材料之上是连续的或不连续的。在针对任何材料提供一或多种实例组成物的情况下，所述材料可包括此类一或多种组成物、基本上由此类一或多种组成物组成，或由此类一或多种组成物组成。此外，除非另有陈述，否则可使用任何合适的现有的或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入是实例。
另外，单独的“厚度”(前面无方向性形容词)被定义为从具有不同组成物的紧邻材料或紧邻区的最接近表面垂直地穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区域可具有基本上恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且此类材料或区将由于厚度可变而具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成物”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非同质的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非同质的情况下，“不同组成物”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少某一物理触碰接触时，一材料、区或结构“直接抵靠”另一材料、区或结构。与此对比，前面没有“直接”的“之上”、“上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”，以及其中介入材料、区或结构不引起所陈述材料、区或结构相对于彼此物理触碰接触的构造。
本文中，如果在正常操作中电流能够从一个区材料组件连续地流动到另一区材料组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，那么所述区材料组件相对于彼此“电耦合”。另一电子组件可在区材料组件之间且电耦合到区材料组件。与此对比，当区材料组件被称为“直接电耦合”时，直接电耦合的区材料组件之间没有介入电子组件(例如没有二极管、晶体管、电阻器、换能器、开关、熔断器等)。
此文件中对“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已或可沿着所述“行”和“列”形成。“行”和“列”关于任何系列的区、组件和/或特征同义地使用，而与功能无关。无论如何，行都可相对于彼此是直和/或弯曲和/或平行和/或不平行，列可同样如此。此外，行和列可相对于彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电性/导体/导电材料中的任一个的组成物可为金属材料和/或导电性掺杂的半导电性/半导体/半导电材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金以及任何一或多种导电性金属化合物中的任一个或组合。
本文中，关于蚀刻(etch)、蚀刻(etching)、去除、沉积、形成(forming)和/或形成(formation)而对“选择性”的任何使用是一种所陈述材料相对于另一种所陈述材料以按体积计至少2:1的比率进行的此类动作。此外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计为至少2:1的比率使一种材料相对于另一或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一个和两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体阶层。将包括竖直交替的第一阶层及第二阶层的堆叠的下部部分形成于导体阶层上方。堆叠包括横向间隔的存储器块区。第一阶层的材料具有与第二阶层的材料不同的组成物。第一阶层中的最下部第一阶层包括牺牲材料。第二阶层中的最下部第二阶层在最下部第一阶层之下，为牺牲的，且包括具有与牺牲材料的组成物不同的组成物的含固体碳和含氮材料。在下部部分上方形成堆叠的上部部分的竖直交替的第一阶层和第二阶层。沟道材料串形成为延伸穿过上部部分中的第一阶层和第二阶层到下部部分中的最下部第一阶层。水平伸长的沟槽形成到堆叠中且分别在横向紧邻的存储器块区之间且延伸到最下部第一阶层中的牺牲材料。穿过沟槽从最下部第一阶层各向同性地蚀刻牺牲材料。在各向同性蚀刻之后移除最下部第二阶层。在移除最下部第二阶层之后，导电性材料形成在最下部第一阶层中，所述导电性材料将个别沟道材料串的沟道材料和导体阶层的导体材料直接电耦合在一起。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体阶层。将包括竖直交替的第一阶层和第二阶层的堆叠的下部部分形成在导体阶层上方。堆叠包括横向间隔的存储器块区。第一阶层的材料具有与第二阶层的材料不同的组成物。下部部分包括在导体材料正上方的第二阶层中的最下部第二阶层。最下部第二阶层为牺牲的且包括含固体碳和含氮材料。第一阶层中的最下部第一阶层在最下部第二阶层正上方。最下部第一阶层包括具有与最下部第二阶层的组成物不同的组成物的牺牲材料。第二阶层中的次最下部第二阶层在最下部第一阶层正上方。次最下部第二阶层包括含固体碳和含氮材料。包括导电材料的导电材料阶层在次最下部第二阶层正上方。在下部部分上方形成堆叠的上部部分的竖直交替的第一阶层和第二阶层。沟道材料串形成为延伸穿过上部部分中的第一阶层和第二阶层到下部部分中的最下部第一阶层。水平伸长的沟槽形成到堆叠中且分别在横向紧邻的存储器块区之间且延伸到最下部第一阶层中的牺牲材料。穿过沟槽从最下部第一阶层各向同性地蚀刻牺牲材料。在各向同性蚀刻之后移除最下部第二阶层和次最下部第二阶层。在移除最下部第二阶层和次最下部第二阶层之后，导电性材料直接抵靠着导电阶层的导电材料的底部且直接抵靠着导体阶层的导体材料的顶部形成于最下部第一阶层中，以将个别沟道材料串的沟道材料与导体阶层的导体材料和导电阶层的导电材料直接电耦合在一起。
在一些实施例中，包括存储器阵列的集成电路系统包括有包括横向间隔的存储器块的存储器单元串，所述横向间隔的存储器块个别地包括有包括交替的绝缘性阶层和导电性阶层的第一竖直堆叠。存储器单元串包括延伸穿过绝缘性阶层和导电性阶层的沟道材料串。导电性阶层个别地包括水平伸长的导电线。第二竖直堆叠在第一竖直堆叠旁边。第二竖直堆叠包括上部部分和下部部分。上部部分包括交替的第一绝缘阶层和第二绝缘阶层。下部部分包括在导体阶层的导体材料正上方的最下部绝缘体阶层。最下部绝缘体阶层包括含固体碳和含氮材料。紧邻阶层在最下部绝缘体阶层的含固体碳和含氮材料正上方。紧邻阶层包括具有与最下部绝缘体阶层的组成物不同的组成物的材料。
在一些实施例中，包括存储器阵列的集成电路系统包括有包括横向间隔的存储器块的存储器单元串，所述横向间隔的存储器块个别地包括有包括交替的绝缘性阶层和导电性阶层的第一竖直堆叠。存储器单元串包括延伸穿过绝缘性阶层和导电性阶层的沟道材料串。导电性阶层个别地包括水平伸长的导电线。第二竖直堆叠在第一竖直堆叠旁边。第二竖直堆叠包括上部部分和下部部分。上部部分包括交替的第一绝缘阶层和第二绝缘阶层。下部部分包括在导体阶层的导体材料正上方的最下部绝缘体阶层。最下部绝缘体阶层包括含固体碳和含氮材料。紧邻阶层在最下部绝缘体阶层的含固体碳和含氮材料正上方。紧邻阶层包括具有与最下部绝缘体阶层的组成物不同的组成物的材料。次最下部绝缘体阶层在紧邻阶层正上方。次最下部绝缘体阶层包括含固体碳和含氮材料。包括导电材料的导电材料阶层在紧邻阶层正上方。

Claims (30)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体阶层；
在所述导体阶层上方形成将包括竖直交替的第一阶层及第二阶层的堆叠的下部部分，所述堆叠包括横向间隔的存储器块区，所述第一阶层的材料具有与所述第二阶层的材料不同的组成物，所述第一阶层中的最下部第一阶层包括牺牲材料；所述第二阶层中的最下部第二阶层：
在所述最下部第一阶层下方；
为牺牲的；及
包括具有与所述牺牲材料的组成物不同的组成物的含固体碳和含氮材料；
在所述下部部分上方形成所述堆叠的上部部分的所述竖直交替的第一阶层和第二阶层，且形成沟道材料串，所述沟道材料串穿过所述上部部分中的所述第一阶层和所述第二阶层延伸到所述下部部分中的所述最下部第一阶层；
将水平伸长的沟槽形成到所述堆叠中，所述水平伸长的沟槽分别在横向紧邻的所述存储器块区之间且延伸到所述最下部第一阶层中的所述牺牲材料；
穿过所述沟槽从所述最下部第一阶层各向同性地蚀刻所述牺牲材料；
在所述各向同性蚀刻之后移除所述最下部第二阶层；及
在移除所述最下部第二阶层之后，将导电性材料形成在所述最下部第一阶层中，所述导电性材料将所述个别沟道材料串中的所述沟道材料和所述导体阶层的所述导体材料直接电耦合在一起。
2.根据权利要求1所述的方法，其中所述含固体碳和含氮材料包括掺杂碳的氮化硅。
3.根据权利要求2所述的方法，其中所述掺杂碳的氮化硅的碳含量为1到30原子百分比。
4.根据权利要求3所述的方法，其中所述掺杂碳的氮化硅的所述碳含量为5到25原子百分比。
5.根据权利要求4所述的方法，其中所述掺杂碳的氮化硅的所述碳含量为10到15原子百分比。
6.根据权利要求1所述的方法，其中所述含固体碳和含氮材料包括C3N4。
7.根据权利要求1所述的方法，其中相对于所述含固体碳和含氮材料选择性地进行所述各向同性蚀刻，且相对于所述含固体碳和含氮材料在至少5:1的选择性下选择性地进行所述各向同性蚀刻。
8.根据权利要求1所述的方法，其中所述移除包括穿过所述沟槽的各向同性蚀刻。
9.根据权利要求8所述的方法，其中所述含固体碳和含氮材料包括掺杂碳的氮化硅，其所述各向同性蚀刻包括：
使用干式蚀刻化学物质从所述掺杂碳的氮化硅移除碳；及
在使用所述干式蚀刻化学物质之后，使用水性蚀刻化学物质蚀刻所述氮化硅。
10.根据权利要求1所述的方法，其包括直接抵靠着所述导体阶层的所述导体材料的顶部形成所述导电性材料。
11.根据权利要求1所述的方法，其中所述牺牲材料包括多晶硅。
12.根据权利要求11所述的方法，其中所述多晶硅是未掺杂的。
13.根据权利要求1所述的方法，其中所述导体阶层的所述导体材料包括在下部导体材料正上方的上部导体材料，所述上部导体材料和所述下部导体材料具有彼此不同的组成物，所述导电性材料具有与所述上部导体材料相同的组成物。
14.根据权利要求13所述的方法，其中所述相同组成物包括导电掺杂多晶硅。
15.根据权利要求1所述的方法，其包括：
在所述最下部第一阶层正上方形成次最下部第二阶层；及
在所述各向同性蚀刻之后移除所述次最下部第二阶层。
16.根据权利要求15所述的方法，其中所述次最下部第二阶层包括所述含固态碳和含氮材料，在所述移除最下部第二阶层期间发生所述次最下部第二阶层的所述移除。
17.根据权利要求1所述的方法，其中，
所述堆叠包括第一竖直堆叠，且进一步包括在所述第一竖直堆叠旁边的第二竖直堆叠，所述第二竖直堆叠包括上部部分和下部部分，所述上部部分包括交替的第一绝缘阶层和第二绝缘阶层，所述下部部分包括：
在导体阶层的导体材料正上方的最下部绝缘体阶层，所述最下部绝缘体阶层包括含固体碳和含氮材料；
在所述最下部绝缘体阶层的所述含固体碳和含氮材料正上方的紧邻阶层，所述紧邻阶层包括具有与所述最下部绝缘体阶层的组成物不同的组成物的材料；及
具有其最下部绝缘体阶层和其紧邻阶层的所述第二竖直堆叠保持在所述存储器阵列的已完成构造中。
18.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体阶层；
在所述导体阶层上方形成将包括竖直交替的第一阶层和第二阶层的堆叠的下部部分，所述堆叠包括横向间隔的存储器块区，所述第一阶层的材料具有与所述第二阶层的材料不同的组成物；所述下部部分包括：
在所述导体材料正上方的所述第二阶层中的最下部第二阶层，所述最下部第二阶层为牺牲的且包括含固体碳和含氮材料；
在所述最下部第二阶层正上方的所述第一阶层中的最下部第一阶层，所述最下部第一阶层包括具有与所述最下部第二阶层的组成物不同的组成物的牺牲材料；
在所述最下部第一阶层正上方的所述第二阶层中的次最下部第二阶层，所述次最下部第二阶层包括所述含固体碳和含氮材料；及
在所述次最下部第二阶层正上方的包括导电材料的导电材料阶层；
在所述下部部分上方形成所述堆叠的上部部分的所述竖直交替的第一阶层和第二阶层，且形成沟道材料串，所述沟道材料串穿过所述上部部分中的所述第一阶层和所述第二阶层延伸到所述下部部分中的所述最下部第一阶层；
将水平伸长的沟槽形成到所述堆叠中，所述水平伸长的沟槽分别在横向紧邻的所述存储器块区之间且延伸到所述最下部第一阶层中的所述牺牲材料；
穿过所述沟槽从所述最下部第一阶层各向同性地蚀刻所述牺牲材料；
在所述各向同性蚀刻之后移除所述最下部第二阶层和所述次最下部第二阶层；及
在移除所述最下部第二阶层和所述次最下部第二阶层之后，将导电性材料直接抵靠着所述导电阶层的所述导电材料的底部且直接抵靠着所述导体阶层的所述导体材料的顶部形成于所述最下部第一阶层中，以直接将所述个别沟道材料串的所述沟道材料与所述导体阶层的所述导体材料和所述导电阶层的所述导电材料电耦合在一起。
19.根据权利要求18所述的方法，其中所述导电材料和所述导电材料直接抵靠着的所述导体材料具有彼此相同的组成物。
20.根据权利要求19所述的方法，其中所述组成物为导电掺杂多晶硅。
21.根据权利要求20所述的方法，其中所述牺牲材料包括未掺杂的多晶硅。
22.根据权利要求18所述的方法，其中所述含固体碳和含氮材料包括掺杂碳的氮化硅和C3N4中的至少一者。
23.一种包括有包括存储器单元串的存储器阵列的集成电路系统，其包括：
横向间隔的存储器块，其个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘性阶层和导电性阶层，存储器单元串包括延伸穿过所述绝缘性阶层和所述导电性阶层的沟道材料串，所述导电性阶层个别地包括水平伸长的导电线；及
第二竖直堆叠，其在所述第一竖直堆叠旁边，所述第二竖直堆叠包括上部部分和下部部分，所述上部部分包括交替的第一绝缘阶层和第二绝缘阶层；所述下部部分包括：
在导体阶层的导体材料正上方的最下部绝缘体阶层，所述最下部绝缘体阶层包括含固体碳和含氮材料；及
在所述最下部绝缘体阶层的所述含固体碳和含氮材料正上方的紧邻阶层，所述紧邻阶层包括具有与所述最下部绝缘体阶层的组成物不同的组成物的材料。
24.根据权利要求23所述的集成电路系统，其中所述含固体碳和含氮材料包括掺杂碳的氮化硅。
25.根据权利要求24所述的集成电路系统，其中所述掺杂碳的氮化硅的碳含量为1到30原子百分比。
26.根据权利要求25所述的集成电路系统，其中所述掺杂碳的氮化硅的所述碳含量为5到25原子百分比。
27.根据权利要求26所述的集成电路系统，其中所述掺杂碳的氮化硅的所述碳含量为10到15原子百分比。
28.根据权利要求23所述的集成电路系统，其中所述含固体碳和含氮材料包括C3N4。
29.根据权利要求23所述的集成电路系统，其包括在所述紧邻阶层正上方的次最下部绝缘体阶层，所述次最下部绝缘体阶层包括所述含固体碳和含氮材料。
30.一种包括有包括存储器单元串的存储器阵列的集成电路系统，其包括：
横向间隔的存储器块，其个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘性阶层和导电性阶层，存储器单元串包括延伸穿过所述绝缘性阶层和所述导电性阶层的沟道材料串，所述导电性阶层个别地包括水平伸长的导电线；及
第二竖直堆叠，其在所述第一竖直堆叠旁边，所述第二竖直堆叠包括上部部分和下部部分，所述上部部分包括交替的第一绝缘阶层和第二绝缘阶层；所述下部部分包括：
在导体阶层的导体材料正上方的最下部绝缘体阶层，所述最下部绝缘体阶层包括含固体碳和含氮材料；
在所述最下部绝缘体阶层的所述含固体碳和含氮材料正上方的紧邻阶层，所述紧邻阶层包括具有与所述最下部绝缘体阶层的组成物不同的组成物的材料；
在所述紧邻阶层正上方的次最下部绝缘体阶层，所述次最下部绝缘体阶层包括所述含固体碳和含氮材料；及
在所述紧邻阶层正上方的包括导电材料的导电材料阶层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002052652A1 (fr) * 2000-12-26 2002-07-04 Matsushita Electric Industrial Co., Ltd. Composant a semi-conducteur et son procede de fabrication
US20050255642A1 (en) * 2004-05-11 2005-11-17 Chi-Wen Liu Method of fabricating inlaid structure
US8114780B2 (en) * 2009-03-27 2012-02-14 Lam Research Corporation Method for dielectric material removal between conductive lines
US8981334B1 (en) * 2013-11-01 2015-03-17 Micron Technology, Inc. Memory cells having regions containing one or both of carbon and boron
KR102190350B1 (ko) 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9601508B2 (en) * 2015-04-27 2017-03-21 Sandisk Technologies Llc Blocking oxide in memory opening integration scheme for three-dimensional memory structure
US10157933B2 (en) * 2016-04-19 2018-12-18 Micron Technology, Inc. Integrated structures including material containing silicon, nitrogen, and at least one of carbon, oxygen, boron and phosphorus
US10008570B2 (en) 2016-11-03 2018-06-26 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US10361218B2 (en) * 2017-02-28 2019-07-23 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
JP2018157096A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 半導体装置
US11282845B2 (en) 2017-08-24 2022-03-22 Micron Technology, Inc. Semiconductor devices comprising carbon-doped silicon nitride and related methods
KR102549967B1 (ko) 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10236301B1 (en) * 2017-12-27 2019-03-19 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells
US10720445B1 (en) * 2018-02-08 2020-07-21 Sandisk Technologies Llc Three-dimensional memory device having nitrided direct source strap contacts and method of making thereof
US10615165B1 (en) 2018-10-04 2020-04-07 Micron Technology, Inc. Methods of forming integrated assemblies
US11094883B2 (en) * 2019-10-31 2021-08-17 International Business Machines Corporation Structure and method to fabricate resistive memory with vertical pre-determined filament

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