CN116963503A - 包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法 - Google Patents

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CN116963503A CN202310244629.XA CN202310244629A CN116963503A CN 116963503 A CN116963503 A CN 116963503A CN 202310244629 A CN202310244629 A CN 202310244629A CN 116963503 A CN116963503 A CN 116963503A
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Abstract

本申请涉及包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法。一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块个别地包括竖直堆叠，所述竖直堆叠包括处于导体层面正上方的交替的绝缘层面和导电层面。存储器单元串包括延伸穿过所述绝缘层面和所述导电层面的沟道材料串。所述沟道材料串通过所述导电层面的最下部的导电材料与所述导体层面的导体材料直接电耦合。紧靠在所述最下部导电层面正上方的所述绝缘层面的绝缘材料直接抵靠所述最下部导电层面的所述导电材料的顶部。所述绝缘材料包括氧化铝、氧化铪、氧化锆和经碳掺杂的绝缘材料中的至少一者。公开了其它实施例，包含方法。

Description

包括存储器单元串的存储器阵列和形成包括存储器单元串的 存储器阵列的方法
技术领域
本文中所公开的实施例涉及包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统且用于计算机系统中以存储数据。存储器可被制造成个体存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每个存储器单元可通过感测线和存取线的组合唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。非易失性存储器通常被指定为具有至少约10年保持时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元被配置成以至少两个不同可选状态保留或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个体存储器单元可被配置成存储两个以上电平或状态的信息。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括一对导电源极/漏极区，所述一对导电源极/漏极区之间具有半导电沟道区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一者流动到另一者。当从栅极移除电压时，很大程度上防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。
快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态硬盘的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如，如第2015/0228651号、第2016/0267984号和第2017/0140833号美国专利申请公开案中的任一个中所示出和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯结构”中发生。阶梯结构包含限定个别字线的接触区的个别“台阶”(替代地被称为“梯级”或“阶梯”)，竖向延伸的导电通孔接触所述接触区以提供对字线的电接入。
发明内容
本公开的一方面提供一种用于形成包括存储器单元串的存储器阵列的方法，其中所述方法包括：形成包括竖直交替的第一层面和第二层面的堆叠的下部部分，所述第一层面与第二层面包括相对于彼此不同的组成，所述堆叠包括横向间隔开的存储器块区，所述下部部分包括：最下部第一层面，其包括牺牲性第一材料；处于所述最下部第一层面中的水平伸长线，所述水平伸长线个别地横向处于所述横向间隔开的存储器块区中的横向紧邻的横向间隔开的存储器块区之间并且沿着所述横向紧邻的横向间隔开的存储器块区，所述水平伸长线包括与所述牺牲性第一材料具有不同组成的绝缘性第二材料；所述第二层面中的紧靠在所述最下部第一层面正上方并且包括所述绝缘性第二材料的一个第二层面，所述绝缘性第二材料直接抵靠所述最下部第一层面并处于所述水平伸长线正上方；和处于所述绝缘性第二材料正上方并且直接抵靠所述绝缘性第二材料的第三材料，所述绝缘性第二材料直接抵靠所述最下部第一层面并且处于所述水平伸长线正上方，所述第三材料与所述第一和第二材料具有不同组成；在所述下部部分正上方形成所述堆叠的上部部分的所述竖直交替的第一层面和第二层面；将水平伸长的沟槽形成到所述堆叠中，所述水平伸长的沟槽个别地处于所述横向紧邻的存储器块区之间并延伸到紧靠在其正下方的所述水平伸长线；穿过所述水平伸长的沟槽，蚀刻所述水平伸长线的所述绝缘性第二材料和处于所述最下部第一层面正上方并且直接抵靠所述最下部第一层面的所述绝缘性第二材料中的一些以暴露所述牺牲性第一材料和所述第三材料；和穿过所述水平伸长的沟槽，相对于所述第三材料选择性地蚀刻所述牺牲性第一材料。
本公开的另一方面提供一种包括存储器单元串的存储器阵列，其中所述存储器阵列包括：横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括处于导体层面正上方的交替的绝缘层面和导电层面，存储器单元串包括延伸穿过所述绝缘层面和所述导电层面的沟道材料串，所述沟道材料串通过所述导电层面的最下部的导电材料与所述导体层面的导体材料直接电耦合；和紧靠在所述最下部导电层面正上方的所述绝缘层面的绝缘材料，所述绝缘材料直接抵靠所述最下部导电层面的所述导电材料的顶部；所述绝缘材料包括氧化铝、氧化铪、氧化锆和经碳掺杂的绝缘材料中的至少一者。
本公开的另一方面提供一种包括存储器单元串的存储器阵列，其中所述存储器阵列包括：横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括处于导体层面正上方的交替的绝缘层面和导电层面，存储器单元串包括延伸穿过所述绝缘层面和所述导电层面的沟道材料串，所述沟道材料串通过所述导电层面的最下部的导电材料与所述导体层面的导体材料直接电耦合；和经碳掺杂的多晶硅，其处于所述最下部导电层面的所述导电材料的顶部并且直接抵靠所述最下部导电层面的所述导电材料的顶部。
附图说明
图1和2是根据本发明的实施例的将包括存储器单元的竖向延伸串的阵列的构造的部分的示意性横截面图。
图3-23是根据本发明的一些实施例的处理中的图1和2的构造或其部分或替代和/或额外实施例的示意性顺序截面和/或放大视图。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列例如NAND阵列或具有阵列下外围控制电路系统(例如，阵列下CMOS)的其它存储器单元的阵列。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的都与晶体管栅极的形成时间无关的其它处理。本发明的实施例还涵盖与制造方法无关的存储器阵列(例如，NAND架构)。参考可视为“后栅”或“替换栅”处理的图1-23来描述实例方法实施例。此外且无论如何，以下处理步骤序列只是一个实例，并且可使用实例处理步骤的其它序列(有或没有其它处理步骤)而无论是否使用“后栅/替换栅”处理。
图1和2示出构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列或阵列区域12。构造10包括具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/隔绝(即，其中以电学方式)材料中的任一或多种材料的基底衬底11。各种材料竖向形成于基底衬底11上方。材料可在图1和2所描绘的材料的旁边、竖向向内或竖向向外。例如，可以在基础衬底11上方、周围或内部的某处提供集成电路系统的其它部分或全部制造的组件。还可以制造用于操作存储器单元竖向延伸串的阵列(例如，阵列12)内的组件的控制和/或其它外围电路系统，并且所述系统可以或可以不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可视为阵列。
在一个实施例中，包括导体材料17的导体层面16已形成于衬底11上方。如所示的导体材料17包括处于下部导体材料44正上方并且与其直接电耦合(例如，直接抵靠)的上部导体材料43，所述下部导体材料44与上部导体材料43具有不同组成。上部导体材料43的实例包括导电掺杂半导电材料(例如，经n型掺杂或经p型掺杂多晶硅)。在一个实施例中，下部导体材料44包括金属材料(例如，金属硅化物，例如WSix)。导体层面16可包括用于控制对将在阵列12中形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如外围阵列下电路系统和/或公共源极线或板)的部分。
堆叠18*的下部部分18L已形成于导体层面16(在存在时)和衬底11正上方(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。堆叠18*将包括竖直交替的导电层面22*和绝缘层面20*。下部部分18L和导体层面16共同地包括将在成品电路系统构造中包括横向间隔开的存储器块58的横向间隔开的存储器块区58。存储器块区58和所得存储器块58(尚未示出)可被视为纵向细长的且沿着方向55例如相对于彼此水平平行地定向。
导电层面22*(替代地称为第一层面)可不包括传导材料，且绝缘层面20*(替代地称为第二层面)可不包括绝缘材料或在结合在此最初描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。在一个实施例中，下部部分18L包括处于导体材料17正上方(例如，直接抵靠)的第二层面20*的最下部层面20z。实例最下部第二层面20z为绝缘的且可为牺牲性的(例如，在阵列12中；例如包括材料62，例如二氧化硅和/或氮化硅)。在一个实施例中，第二层面20*的次最下部第二层面20x处于最下部第二层面20z的正上方并且可至少部分为牺牲性的。包括牺牲性第一材料77(例如，多晶硅或氮化硅)的第一层面22*的最下部层面22z竖直处于最下部第二层面20z与次最下部第二层面20x之间。水平伸长线80处于最下部第一层面22z中且个别地横向处于横向间隔开的存储器块区58中的横向紧邻的横向间隔开的存储器块区58之间并且沿着所述横向紧邻的横向间隔开的存储器块区58。水平伸长线80包括与牺牲性第一材料77具有不同组成的绝缘性第二材料63(例如，二氧化硅和/或氮化硅)。在一个实施例中，水平伸长线80包括与第三材料83(称为下方)、第二材料63和第一材料77具有不同组成的芯材料82(例如，金属材料，例如W、Ti、Co、Ta、氮化钨、氮化钛、氮化钴、氮化钽、硅化钨、硅化钛、硅化钴、硅化钽)，其中线80的绝缘性第二材料63从芯材料82的相对侧横向向外。
次最下部第二层面20x紧靠在最下部第一层面22z正上方(即，在层面22z与层面20x之间不存在其它第二层面20*)并且包括直接抵靠最下部第一层面22z并且处于水平伸长线80正上方(例如，直接抵靠在此处)的绝缘性第二材料63。第三材料83处于绝缘性第二材料正上方并且直接抵靠绝缘性第二材料63，所述绝缘性第二材料63直接抵靠最下部第一层面22z并且处于水平伸长线80正上方。第三材料83与第一材料77和第二材料63具有不同组成。实例包含氧化铝、氧化铪、氧化锆和经碳掺杂的绝缘材料(例如，经碳掺杂的氮化硅、经碳掺杂的二氧化硅、经碳掺杂的氧化铝、经碳掺杂的氧化铪和经碳掺杂的氧化锆中的任一者)中的至少一者。实例碳掺杂是0.5到50.0原子百分比，在一个此类实施例中，不大于10原子百分比，且在一个此类实施例中是1.0到10原子百分比。在一个实施例中，次最下部第二层面20x包括处于第三材料83正上方的绝缘材料24(例如，二氧化硅)。
参考图3-6，堆叠18*的上部部分18U形成于下部部分18L正上方。实例上部部分18U包括竖直交替的不同组成的第一层面22和第二层面20。第一层面22可为导电的且第二层面20可为绝缘的，不过在与此处描述的“后栅”或“替换栅”的实例方法实施例结合处理时无需如此。实例第一层面22和第二层面20分别包括不同组成材料26和24(例如，氮化硅和二氧化硅)。实例上部部分18U示出为开始与第一层面22一起处于下部部分18L上方，不过这可替代地开始为次最下部第二层面20x中的第二层面20(未示出)或材料24可被视为处于上部部分18U中(不如此指定)。另外，且借助于实例，下部部分18L可形成为具有一或多个第一和/或第二层面作为其顶部。无论如何，仅示出了少量层面20和22，其中上部部分18U(且由此堆叠18*)更有可能包括几十个、一百个或更多个等层面20和22。另外，可以是或可以不是外围和/或控制电路系统的部分的其它电路系统可处于导体层面16与堆叠18*之间。仅借助于实例，此类电路系统的导电材料和绝缘材料的多个竖直交替层面可在导电层面22的最下部下方和/或在导电层面22的最上部上方。举例来说，一或多个选择栅极层面(未示出)可在导体层面16与最下部导电层面22之间，且一或多个选择栅极层面可处于导电层面22的最上部上方。替代地或另外，所描绘的最上部和最下部导电层面22中的至少一者可以是选择栅极层面。
沟道开口25已(例如，通过蚀刻)形成为穿过上部部分18U中的第二层面20和第一层面22到下部部分18L(例如，至少到下部部分18L中的最下部第一层面22z)。沟道开口25可随着移动到堆叠18中的更深处而径向向内或径向向外逐渐变窄(未示出)。在一些实施例中，沟道开口25可如所示出进入导体层面16的导体材料17中，或可止于顶部(未示出)。替代地，作为实例，沟道开口25可止于最下部第二层面20z的顶部或内部。使沟道开口25至少延伸到导体层面16的导体材料17中的原因是为了向沟道开口25内的材料提供锚定效应。蚀刻终止材料(未示出)可处于导体层面16的导体材料17内或顶上以便于当需要时终止沟道开口25相对于导体层面16的蚀刻。此类蚀刻终止材料可以是牺牲性或非牺牲性的。
晶体管沟道材料可竖向地沿着绝缘层面和导电层面形成在个别沟道开口中，因此包括与导体层面中的导体材料直接电耦合的个别沟道材料串。正在形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)和横向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)和绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，如经掺杂或未掺杂的硅，或电荷捕集材料，如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化结构)横向处于沟道材料与存储材料之间。
在一个实施例中且如所示出，电荷阻挡材料30、存储材料32和电荷传递材料34竖向地沿着绝缘层面20和导电层面22形成于个别沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可例如通过其相应薄层沉积于堆叠18*上方和个别开口25中接着将这类薄层往回至少平坦化到堆叠18*的顶表面而形成。
作为沟道材料串53的沟道材料36也竖向地沿着存储器块区58中的绝缘层面20和导电层面22形成于沟道开口25中。材料30、32、34和36共同表示为材料37，且在某些图中由于比例而仅指定为材料37。实例沟道材料36包含适当掺杂的晶体半导体材料，例如一或多种硅、锗和所谓的第III/V族半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一者的实例厚度是25到100埃。可进行冲孔蚀刻以从沟道开口25的基底移除材料30、32和34以暴露导体层面16，使得沟道材料36直接抵靠导体层面16的导体材料17。此类冲孔蚀刻可相对于材料30、32和34中的每一者单独地发生(如所示)，或可仅相对于其中的一些发生(未示出)。替代地且仅作为实例，可不进行冲压蚀刻，且沟道材料36可仅通过单独的导电互连件(未示出)直接电耦合到导体层面16的导体材料17。在沟道开口25中示出径向中心实心介电材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地且仅作为举例，沟道开口25中的径向中心部分可包含空隙空间(未示出)和/或不含实心材料(未示出)。
水平拉长的沟槽40(例如，通过各向异性蚀刻)形成到堆叠18*中。这类水平拉长的沟槽40个别地处于横向紧邻的存储器块区58之间并延伸到紧靠在其正下方的水平伸长线80。随后在沟槽40中形成任选的薄牺牲衬里81(例如，氧化铪、氧化铝、多层相同或其它材料，[例如，二氧化硅和氮化硅]等)，接着冲孔蚀刻穿过所述任选的薄牺牲衬里81以暴露水平伸长线80的材料。沟槽40可横向向内或横向向外逐渐变窄，从而更深地移动到堆叠18*中(未示出)。仅借助于实例且为简洁起见，沟道开口25示出为以每行四个和五个沟道开口25的交错行的群组或列布置。沟槽40通常比沟道开口25宽(例如，宽2到5倍)。可使用任何替代性现有或将来开发的布置和构造。沟槽40和沟道开口25可相对彼此按任何次序或同时形成。
参考图7和8，蚀刻掉芯材料82(在存在时，现在未示出)。
参考图9和10，穿过水平拉长的沟槽40蚀刻水平伸长线80的绝缘性第二材料63(现在均未示出)和处于最下部第一层面22z正上方并且直接抵靠最下部第一层面22z(例如，处于次最下部第二层面20x中)的绝缘性第二材料63中的一些以暴露牺牲性第一材料77和第三材料83。
参考图11和12，穿过水平拉长的沟槽40相对于第三材料83选择性地蚀刻牺牲性第一材料77(未示出)。举例来说，液相或气相H3PO4可用作其中材料77是氮化硅的主蚀刻剂，或使用其中材料77是多晶硅的氢氧化四甲基铵[TMAH]。每一种均可用以相对于本文中提供的实例第三材料83(例如，氧化铝、氧化铪、氧化锆、经碳掺杂的氮化硅、经碳掺杂的二氧化硅、经碳掺杂的氧化铝、经碳掺杂的氧化铪和经碳掺杂的氧化锆)来选择性地蚀刻实例牺牲材料77。技术人员能够选择其它化学物质来相对于相同或其它第三材料83选择性地蚀刻其它材料77。衬里81理想地对在流动期间使用的蚀刻流体具有抗性，材料62和63也如此。
参考图13-15，且在一个实施例中，材料30(例如，二氧化硅)、材料32(例如，氮化硅)和材料34(例如，二氧化硅或二氧化硅与氮化硅的组合)已在层面22z中经蚀刻，以暴露最下部第一层面22z中的沟道材料串53的沟道材料36的侧壁41。层面22z中的材料30、32和34中的任一者可被视为其中的牺牲材料。举例来说，考虑其中衬里81是一或多种绝缘氧化物(除二氧化硅以外)，且存储器单元材料30、32和34分别是二氧化硅和氮化硅层中的一或多者的实施例。在此类实例中，所描绘的构造可通过使用经改性或不同的化学物质来相对于另一化学物质选择性地依序蚀刻二氧化硅和氮化硅而产生。作为实例，100:1(按体积计)的水与HF的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000:1(按体积计)的水与HF的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，并且在此类实例中，此类蚀刻化学物质可以交替方式使用，其中期望实现实例描绘的构造。在一个实施例中且如所示出，已相对于衬里81(在存在时)选择性地进行此蚀刻。在一个实施例中，还移除材料62和63(未在存储器块区58中示出)。在如此移除时，此类材料可在移除材料30、32和34时例如在材料62和63包括二氧化硅和氮化硅中的一种或两种的情况下移除。替代地，在如此移除时，可单独地移除此类材料(例如，通过各向同性蚀刻)。技术人员能够在期望如所示出的构造的情况下选择其它化学物质以用于蚀刻其它不同材料。
在暴露侧壁41之后，导电材料42(例如，导电掺杂多晶硅)形成在最下部第一层面22z中，并且在一个实施例中，直接抵靠沟道材料36的侧壁41。在一个实施例中且如所示出，这类材料形成为直接抵靠第三材料83的底部并且直接抵靠导体层面16的导体材料43的顶部，进而将个别沟道材料串53的沟道材料36与导体层面16的导体材料43直接电耦合在一起。
参考图16和17，导电材料42因为具有牺牲衬里81(此处未示出)而从沟槽40被移除。可在形成导电材料42之前或之后移除牺牲性衬里81(在存在时)。
参考图18-22，例如通过相对于其它暴露材料理想地选择性地穿过沟槽40各向同性地蚀刻掉来移除阵列区12中的导电层面22的材料26(例如将液态或气态H3PO4用作主蚀刻剂，其中材料26是氮化硅，且其它材料包括一或多种氧化物或多晶硅)。在实例实施例中，阵列区12中的导电层面22中的材料26是牺牲性的，且已替换为导电材料48，且此后从沟槽40中移除，因此形成个别导电线29(例如，字线)和个别晶体管和/或存储器单元56的竖向延伸串49。
可在形成传导材料48之前形成薄的绝缘衬里(例如，Al2O3，未示出)。一些晶体管和/或一些存储器单元56的大致位置用括号或用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每个沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层面中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层面中可能是每沟道开口多个字线，未示出)。导电材料48可被视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50。在所描绘的实施例中，控制栅极区域52包括个别导电线29的个别部分。材料30、32和34可视为横向地位于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如关于实例“后栅”处理所示出，导电层面22的导电材料48在形成开口25和/或沟槽40之后形成。替代地，例如相对于“先栅”处理，导电层面的导电材料可在形成沟道开口25和/或沟槽40之前形成(未示出)。
电荷阻挡区(例如，电荷阻挡材料30)处于存储材料32与各个控制栅极区52之间。电荷阻挡件可在存储器单元中具有以下功能：在编程模式中，电荷阻挡件可防止电荷载流子朝向控制栅极从存储材料(例如，浮动栅极材料、电荷捕集材料等)离开，且在擦除模式中，电荷阻挡件可防止电荷载流子从控制栅极流入电荷存储材料中。因此，电荷阻挡件可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所示的实例电荷阻挡区域包括绝缘体材料30。借助于其它实例，电荷阻挡区域可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此存储材料为绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同成分材料的情况下)。无论如何，作为额外实例，控制栅极的存储材料和导电材料的界面可足以在不存在任何单组成绝缘体材料30的情况下充当电荷阻挡区。此外，导电材料48与材料30(如果存在)的界面结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如氮化硅材料32)的横向外部区。实例材料30是氧化铪和二氧化硅中的一或多者。
居间材料57已经形成于沟槽40中，且由此横向处于横向紧邻的存储器块58之间，且纵向沿着所述横向紧邻的存储器块58。居间材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。这可包含绝缘、半导电以及导电材料中的一或多者，且无论如何，可有助于防止成品电路系统构造中导电层面22相对于彼此的短接。实例绝缘材料是SiO2、Si3N4和Al2O3中的一或多者。居间材料57可包含穿阵列通孔(未示出)。
可使用如本文关于其它实施例示出和/或描述的任何其它属性或方面。
在一个实施例中，第三材料83形成为包括经碳掺杂的多晶硅83，例如如图23中关于构造10a所示。在适当时使用上文所描述实施例的相同标号，其中用后缀“a”或用不同标号指示某些构造差异。在构造10a中，相较于最下部绝缘层面20*之下的绝缘材料24和材料83，仅最下部绝缘层面20*指定为20x(例如，如在构造10中)，这是因为在其中收纳经碳掺杂的多晶硅83的层面并非固有地绝缘的。TMAH可用以相对于经碳掺杂的多晶硅选择性地蚀刻未经碳掺杂的多晶硅。可使用如本文关于其它实施例示出和/或描述的任何其它属性或方面。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖独立于制造方法的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入有、形成和/或具有相对于装置实施例描述的任一属性。
在一个实施例中，包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)包括个别地包括竖直堆叠(例如，18*)的横向间隔开的存储器块(例如，58)，所述竖直堆叠包括处于导体层面(例如，16)正上方的交替的绝缘层面(例如，20)和导电层面(例如，22)。存储器单元(例如，56)的串(例如，49)包括延伸穿过绝缘层面和导电层面的沟道材料串(例如，53)。所述沟道材料串通过导电层面的最下部(例如，22z)的导电材料(例如，42)与导体层面的导体材料(例如，17)直接电耦合。紧靠在最下部导电层面(例如，构造10的83)正上方的绝缘层面的绝缘材料直接抵靠最下部导电层面的导电材料的顶部(例如，85)。绝缘材料包括氧化铝、氧化铪、氧化锆和经碳掺杂的绝缘材料中的至少一者。可使用如本文关于其它实施例示出和/或描述的任何其它属性或方面。
在一个实施例中，包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)包括个别地包括竖直堆叠(例如，18*)的横向间隔开的存储器块(例如，58)，所述竖直堆叠包括处于导体层面(例如，16)正上方的交替的绝缘层面(例如，20)和导电层面(例如，22)。存储器单元(例如，56)的串(例如，49)包括延伸穿过绝缘层面和导电层面的沟道材料串(例如，53)。所述沟道材料串通过导电层面的最下部(例如，22z)的导电材料(例如，42)与导体层面的导体材料(例如，17)直接电耦合。经碳掺杂的多晶硅(例如，构造10a的83)处于最下部导电层面的导电材料的顶部(例如，85)正上方并且直接抵靠所述顶部。在一个实施例中，经碳掺杂的多晶硅是导电的，且在一个实施例中，是半导电的。可使用如本文关于其它实施例示出和/或描述的任何其它属性或方面。
使用与牺牲材料77具有不同组成的材料83可在蚀刻掉牺牲材料77时减少或阻止蚀刻紧靠在其上方的材料，尤其在线80包括与紧靠在牺牲材料77上方的层63具有相同组成的衬里63的情况下。
上述处理或构造可以被视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或者在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层面)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路系统作为最终构造的部分也可形成于任何位置，并且在一些实施例中可以在阵列下面(例如，阵列下方的CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于途中示出或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。居间结构可提供于竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或介电层面)。并且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可以基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层面、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在……下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的在制造期间处理衬底可相对的大体方向(即，10度内)，且竖直为与其大体正交的方向。“恰好水平”是沿着主衬底表面的在制造期间处理衬底可相对的方向(即，与其不成角度)。此外，如本文中所使用的“垂直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平偏离至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”等是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。而且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分从另一所陈述区/材料/组件的竖向向外(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向向内(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区以及结构中的任一个可为均匀的或非均匀的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多种实例组合物时，所述材料可包括这类一或多种组合物、主要由这类一或多种组合物组成或由这类一或多种组合物组成。另外，除非另行说明，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂以及离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区域可具有基本恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且所述材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，一材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在……上方(over)”、“在……上(on)”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中居间材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，那么所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区域-材料-组件之间且电耦合到所述区域-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有居间电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
本文中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”和“列”相对于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行和列可相对于彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/传导材料中的任一个的组合物可为导电金属材料和/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或大于两种元素金属的任何混合物或合金及任一或多种金属化合物中的任一者或组合。
在本文中，关于蚀刻(etch/etching)、移除、沉积、形成(forming)和/或形成(formation)而对“选择性”的任何使用是一种所陈述材料相对于所作用的另一种所陈述材料以按体积计至少2:1的比率进行的此类动作。此外，选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一个和两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成包括竖直交替的第一层面和第二层面的堆叠的下部部分，所述第一层面与第二层面包括相对于彼此不同的组成。所述堆叠包括横向间隔开的存储器块区。所述下部部分包括最下部第一层面，所述最下部第一层面包括牺牲性第一材料。水平伸长线处于所述最下部第一层面中，所述水平伸长线个别地横向处于所述横向间隔开的存储器块区中的横向紧邻的横向间隔开的存储器块区之间并且沿着所述横向紧邻的横向间隔开的存储器块区。所述水平伸长线包括与所述牺牲性第一材料具有不同组成的绝缘性第二材料。所述第二层面中的一者紧靠在所述最下部第一层面正上方并且包括所述绝缘性第二材料，所述绝缘性第二材料直接抵靠所述最下部第一层面并处于所述水平伸长线正上方。第三材料处于所述绝缘性第二材料正上方并且直接抵靠所述绝缘性第二材料，所述绝缘性第二材料直接抵靠所述最下部第一层面并且处于所述水平伸长线正上方。所述第三材料与所述第一和第二材料具有不同组成。在所述下部部分正上方形成所述堆叠的上部部分的竖直交替的第一层面和第二层面。将水平伸长的沟槽形成到所述堆叠中，所述水平伸长的沟槽个别地处于所述横向紧邻的存储器块区之间并延伸到紧靠在其正下方的所述水平伸长线。穿过所述水平伸长的沟槽，蚀刻所述水平伸长线的所述绝缘性第二材料和处于所述最下部第一层面正上方并且直接抵靠所述最下部第一层面的所述绝缘性第二材料中的一些以暴露所述牺牲性第一材料和所述第三材料。穿过所述水平伸长的沟槽，相对于所述第三材料选择性地蚀刻所述牺牲性第一材料。
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块包括竖直堆叠，所述竖直堆叠包括处于导体层面正上方的交替的绝缘层面和导电层面。存储器单元串包括延伸穿过所述绝缘层面和所述导电层面的沟道材料串。所述沟道材料串通过所述导电层面的最下部的导电材料与所述导体层面的导体材料直接电耦合。紧靠在所述最下部导电层面正上方的所述绝缘层面的绝缘材料直接抵靠所述最下部导电层面的所述导电材料的顶部。所述绝缘材料包括氧化铝、氧化铪、氧化锆和经碳掺杂的绝缘材料中的至少一者。
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块包括竖直堆叠，所述竖直堆叠包括处于导体层面正上方的交替的绝缘层面和导电层面。存储器单元串包括延伸穿过所述绝缘层面和所述导电层面的沟道材料串。所述沟道材料串通过所述导电层面的最下部的导电材料与所述导体层面的导体材料直接电耦合。经碳掺杂的多晶硅处于所述最下部导电层面的所述导电材料的顶部并且直接抵靠所述最下部导电层面的所述导电材料的顶部。
根据规定，已经就结构和方法特征以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所示出和描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (28)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
形成包括竖直交替的第一层面和第二层面的堆叠的下部部分，所述第一层面与第二层面包括相对于彼此不同的组成，所述堆叠包括横向间隔开的存储器块区，所述下部部分包括：
最下部第一层面，其包括牺牲性第一材料；
处于所述最下部第一层面中的水平伸长线，所述水平伸长线个别地横向处于所述横向间隔开的存储器块区中的横向紧邻的横向间隔开的存储器块区之间并且沿着所述横向紧邻的横向间隔开的存储器块区，所述水平伸长线包括与所述牺牲性第一材料具有不同组成的绝缘性第二材料；
所述第二层面中的紧靠在所述最下部第一层面正上方并且包括所述绝缘性第二材料的一个第二层面，所述绝缘性第二材料直接抵靠所述最下部第一层面并处于所述水平伸长线正上方；和
处于所述绝缘性第二材料正上方并且直接抵靠所述绝缘性第二材料的第三材料，所述绝缘性第二材料直接抵靠所述最下部第一层面并且处于所述水平伸长线正上方，所述第三材料与所述第一和第二材料具有不同组成；
在所述下部部分正上方形成所述堆叠的上部部分的所述竖直交替的第一层面和第二层面；
将水平伸长的沟槽形成到所述堆叠中，所述水平伸长的沟槽个别地处于所述横向紧邻的存储器块区之间并延伸到紧靠在其正下方的所述水平伸长线；
穿过所述水平伸长的沟槽，蚀刻所述水平伸长线的所述绝缘性第二材料和处于所述最下部第一层面正上方并且直接抵靠所述最下部第一层面的所述绝缘性第二材料中的一些以暴露所述牺牲性第一材料和所述第三材料；和
穿过所述水平伸长的沟槽，相对于所述第三材料选择性地蚀刻所述牺牲性第一材料。
2.根据权利要求1所述的方法，其中所述水平伸长线的所述绝缘性第二材料从所述水平伸长线的芯材料的相对侧横向向外，所述芯材料与所述第一、第二和第三材料具有不同组成。
3.根据权利要求2所述的方法，其包括在所述蚀刻所述水平伸长线的所述绝缘性第二材料和处于所述最下部第一层面正上方并且直接抵靠所述最下部第一层面的所述绝缘性第二材料中的一些以暴露所述牺牲性第一材料和所述第三材料之前，穿过所述水平伸长的沟槽蚀刻掉所述芯材料。
4.根据权利要求1所述的方法，其中所述牺牲性第一材料包括多晶硅。
5.根据权利要求1所述的方法，其中所述绝缘性第二材料包括二氧化硅。
6.根据权利要求1所述的方法，其中所述第三材料包括氧化铝、氧化铪、氧化锆、经碳掺杂的绝缘材料和经碳掺杂的多晶硅中的至少一者。
7.根据权利要求1所述的方法，其中，
所述牺牲性第一材料包括多晶硅；
所述绝缘性第二材料包括二氧化硅；且
所述第三材料包括氧化铝、氧化铪、氧化锆、经碳掺杂的绝缘材料和经碳掺杂的多晶硅中的至少一者。
8.根据权利要求1所述的方法，其中所述第三材料包括经碳掺杂的氮化硅。
9.根据权利要求8所述的方法，其中所述经碳掺杂的氮化硅在其中具有0.5到50.0原子百分比的碳。
10.根据权利要求9所述的方法，其中所述经碳掺杂的氮化硅在其中具有1.0到10原子百分比的碳。
11.一种包括存储器单元串的存储器阵列，其包括：
横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括处于导体层面正上方的交替的绝缘层面和导电层面，存储器单元串包括延伸穿过所述绝缘层面和所述导电层面的沟道材料串，所述沟道材料串通过所述导电层面的最下部的导电材料与所述导体层面的导体材料直接电耦合；和
紧靠在所述最下部导电层面正上方的所述绝缘层面的绝缘材料，所述绝缘材料直接抵靠所述最下部导电层面的所述导电材料的顶部；所述绝缘材料包括氧化铝、氧化铪、氧化锆和经碳掺杂的绝缘材料中的至少一者。
12.根据权利要求11所述的存储器阵列，其中所述绝缘材料包括氧化铝。
13.根据权利要求11所述的存储器阵列，其中所述绝缘材料包括氧化铪。
14.根据权利要求11所述的存储器阵列，其中所述绝缘材料包括氧化锆。
15.根据权利要求11所述的存储器阵列，其中所述绝缘材料包括经碳掺杂的绝缘材料。
16.根据权利要求15所述的存储器阵列，其中所述经碳掺杂的绝缘材料在其中具有不低于0.5原子百分比的碳。
17.根据权利要求15所述的存储器阵列，其中所述经碳掺杂的绝缘材料在其中具有0.5到50.0原子百分比的碳。
18.根据权利要求15所述的存储器阵列，其中所述经碳掺杂的绝缘材料在其中具有不大于10原子百分比的碳。
19.根据权利要求18所述的存储器阵列，其中所述经碳掺杂的绝缘材料在其中具有不低于0.5原子百分比的碳。
20.根据权利要求19所述的存储器阵列，其中所述经碳掺杂的绝缘材料在其中具有不低于1.0原子百分比的碳。
21.根据权利要求15所述的存储器阵列，其中所述经碳掺杂的绝缘材料包括氮化硅。
22.根据权利要求15所述的存储器阵列，其中所述经碳掺杂的绝缘材料包括二氧化硅。
23.根据权利要求11所述的存储器阵列，其中所述绝缘材料包括所述氧化铝、氧化铪、氧化锆和经碳掺杂的绝缘材料中的多于一者。
24.根据权利要求11所述的存储器阵列，其中所述导电材料包括导电掺杂的多晶硅。
25.一种包括存储器单元串的存储器阵列，其包括：
横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括处于导体层面正上方的交替的绝缘层面和导电层面，存储器单元串包括延伸穿过所述绝缘层面和所述导电层面的沟道材料串，所述沟道材料串通过所述导电层面的最下部的导电材料与所述导体层面的导体材料直接电耦合；和
经碳掺杂的多晶硅，其处于所述最下部导电层面的所述导电材料的顶部并且直接抵靠所述最下部导电层面的所述导电材料的顶部。
26.根据权利要求25所述的存储器阵列，其中所述经碳掺杂的多晶硅是半导电的。
27.根据权利要求25所述的存储器阵列，其中所述经碳掺杂的多晶硅是导电的。
28.根据权利要求25所述的存储器阵列，其中所述导电材料包括导电掺杂的多晶硅。
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