CN117501825A - 包括具有存储器单元串的存储器阵列的集成电路及包含用于形成包括存储器单元串的存储器阵列的方法的方法 - Google Patents

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CN117501825A CN202280042428.5A CN202280042428A CN117501825A CN 117501825 A CN117501825 A CN 117501825A CN 202280042428 A CN202280042428 A CN 202280042428A CN 117501825 A CN117501825 A CN 117501825A
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Abstract

一种包括具有存储器单元串的存储器阵列的集成电路包括个别地包括具有交错绝缘阶层及导电阶层的第一竖直堆叠的横向间隔存储器块。存储器单元串包括延伸穿过所述绝缘阶层及所述导电阶层的沟道材料串。所述导电阶层个别地包括水平伸长导电线。第二竖直堆叠位于所述第一竖直堆叠旁边。所述第二竖直堆叠包括上部及下部。所述上部包括相对于彼此为不同组合物的竖直交错第一阶层及第二绝缘阶层。所述下部包括上含多晶硅层、下含多晶硅层、竖直介于所述上与下含多晶硅层之间的中介材料层。上中间层竖直介于所述上含多晶硅层与所述中介材料层之间。下中间层竖直介于所述下含多晶硅层与所述中介材料层之间。所述下中间层及所述上中间层包括(a)、(b)及(c)中的至少一者，其中(a)：氧化铪；(b)：双层，其包括氮化硅且包括二氧化硅，二者相对于彼此竖直定位，相较于所述双层中的所述二氧化硅，所述双层中的所述氮化硅更接近所述中介材料层；及(c)：SiOxNy，其中“x”及“y”中的每一者是所述SiOxNy中的Si、O及N的总和的1原子百分比到90原子百分比。还公开方法。

Description

包括具有存储器单元串的存储器阵列的集成电路及包含用于 形成包括存储器单元串的存储器阵列的方法的方法
技术领域
本文中公开的实施例涉及包括具有存储器单元串的存储器阵列的集成电路及包含例如用于形成包括存储器单元串的存储器阵列的方法的方法。
背景技术
存储器是一种类型的集成电路且在计算机系统中用于存储数据。可以个别存储器单元的一或多个阵列制作存储器。可使用数字线(其也可被称为位线、数据线或感测线)及存取线(其也可被称为字线)写入到存储器单元或从存储器单元读取。感测线可使沿阵列的列的存储器单元导电互连，且存取线可使沿阵列的行的存储器单元导电互连。每一存储器单元可通过感测线及存取线的组合唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不存在电力的情况下存储数据达延长时段。非易失性存储器常规地被指定为具有至少约10年的留存时间的存储器。易失性存储器消散且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的保持时间。无论如何，存储器单元经配置以按至少两个不同可选择状态留存或存储存储器。在二进制系统中，所述状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个信息电平或状态。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近沟道区且通过薄栅极绝缘体与所述沟道区分离。将合适电压施加到栅极允许电流从源极/漏极区中的一者通过沟道区流动到另一者。当从栅极移除电压时，在很大程度上防止电流流动通过沟道区。场效应晶体管还可包括额外结构(例如，可逆编程的电荷存储区)作为栅极绝缘体与导电栅极之间的栅极构造的部分。
快闪存储器是一种类型的存储器且在现代计算机及装置中具有许多用途。例如，现代个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置利用固态驱动器中的快闪存储器取代常规硬盘驱动器变得越来越常见。作为又另一实例，快闪存储器在无线电子装置中是风行的，这是因为其使制造商能够在新通信协议变得标准化时支持所述新通信协议，且提供针对增强的特征远程地升级装置的能力。
NAND可为集成式快闪存储器的基本架构。NAND单元包括串联耦合到存储器单元的串联组合(其中所述串联组合通常被称为NAND串)的至少一个选择装置。NAND架构可配置成包括个别地包括可逆编程的竖直晶体管的竖直堆叠存储器单元的三维布置。可在竖直堆叠存储器单元下方形成控制或其它电路。其它易失性或非易失性存储器阵列架构还可包括个别地包括晶体管的竖直堆叠存储器单元。
存储器阵列可经布置于存储器页面、存储器块及部分块(例如，子块)及存储器平面中，例如如第2015/0228651号美国专利申请案公开案、第2016/0267984号美国专利申请案公开案及第2017/0140833号美国专利申请案公开案中的任一者中展示且描述。存储器块可至少部分界定竖直堆叠存储器单元的个别字线阶层中的个别字线的纵向轮廓。到这些字线的连接可出现在竖直堆叠存储器单元阵列的端部或边缘处的所谓的“阶梯结构”中。阶梯结构包含界定个别字线的接触区的个别“梯阶”(替代地被称为“阶状部”或“阶梯”)，在其上接触竖向延伸的导电通孔以提供对字线的电存取。
附图说明
图1到3是根据本发明的实施例的将为竖向延伸的存储器单元串的阵列的部分的图解横截面视图。
图4到30是根据本发明的一些实施例的处理中的图1到3的构造或其部分或替代及/或额外实施例的图解循序剖面视图及/或放大视图。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列(例如，可具有在阵列下方的至少一些外围控制电路(例如，阵列下CMOS)的NAND或其它存储器单元阵列)的方法。本发明的实施例涵盖所谓的“后栅极”或“替换栅极”处理、所谓的“先栅极”处理、及与何时形成晶体管栅极无关的现有或尚待开发的其它处理。本发明的实施例还涵盖包括与制造方法无关的存储器阵列(例如，NAND架构)的集成电路。参考图1到30描述示范性方法实施例，其可被视为“后栅极”或“替换栅极”过程。
图1到3展示具有其中将形成晶体管及/或存储器单元的竖向延伸串的阵列区12的构造10。构造10包括具有导电性/导体/导电、半导电性/半导体/半导电、或绝缘性/绝缘体/绝缘(即，在本文中，电绝缘)材料的任一或多者的基底衬底11。各种材料已竖向形成于基底衬底11上方。材料可在图1到3描绘的材料旁边、在图1到3描绘的材料的竖向内部或竖向外部。例如，集成电路的其它部分或完全制作组件可设置于基底衬底11上方、周围或其内的某处。用于操作存储器单元的竖向延伸串的阵列(例如，阵列区12)内的组件的控制及/或其它外围电路还可经制作且可或可不完全或部分处在阵列或子阵列内。此外，还可独立地、协力地、或以其它方式相对于彼此制作并操作多个子阵列。在本文献中，“子阵列”还可被视为阵列。
包括导体材料17的导体阶层16已形成于衬底11上方。导体材料17包括上导体材料43，其直接在不同于上导体材料43的组合物的下导体材料44上方且直接电耦合到(例如，直接抵靠)下导体材料44。在一个实施例中，上导体材料43包括导电掺杂半导体材料(例如，n型掺杂或p型掺杂多晶硅)。在一个实施例中，下导体材料44包括金属材料(例如，金属硅化物，例如WSix)。导体阶层16可包括用于控制对将形成于阵列12内的晶体管及/或存储器单元的读取及写入存取的控制电路(例如，阵列下外围电路及/或共同源极线或板极)的部分。
堆叠18*的下部18L已形成于衬底11及导体阶层16上方(使用*作为后缀以包含可或可不具有其它后缀的全部此类相同数字标示组件)。堆叠18*将包括竖直交错导电阶层22*及绝缘阶层20*，其中阶层22*的材料为与阶层20*的材料不同的组合物。堆叠18*包括横向间隔存储器块区58，其将包括成品电路构造中的横向间隔存储器块58。在本文献中，“块”是通用的，以包含“子块”。存储器块区58及所得存储器块58(尚未展示)可被视为纵向伸长且例如沿方向55定向。在此处理点可能无法辨别存储器块区58。
导电阶层22*(替代地被称为第一阶层)可不包括导电材料且绝缘阶层20*(替代地被称为第二阶层)可不包括绝缘材料或在结合本文最初描述的示范性方法实施例(其为“后栅极”或“替换栅极”)的此处理点是绝缘的。在一个实施例中，下部18L包括直接在导体材料17上方(例如，直接抵靠导体材料17)的第二阶层20*的最下阶层20z。示范性最下第二阶层20z是绝缘的(例如，包括材料62)且可为牺牲的。第二阶层20*的次最下(next-lowest)第二阶层20x直接在最下第二阶层20z上方(例如，包括材料63)。包括牺牲材料77(例如，多晶硅或氮化硅；例如，在一些实施例中，被称为中介材料层)的第一阶层22*的最下阶层22z竖直介于最下第二阶层20z与次最下第二阶层20z之间。在一个实施例中，下部18L包括导电材料阶层21，其包括直接在次最下第二阶层20x上方的导电材料47(例如，导电掺杂多晶硅)。在一个实施例中，下部18L包括最上阶层，例如，次次最下(next-next lowest)第二阶层20w(例如，包括材料24，例如，二氧化硅)。阶层20w及21可具有彼此相同或不同的厚度。可存在额外阶层。例如，一或多个额外阶层可在阶层20w上方(阶层20w借此并非部分18L中的最上阶层，且未展示)，在阶层20w与阶层21之间(未展示)，及/或在阶层22z下方(除了未展示的20z)。
在一些实施例中，材料47可分别被视为且被称为上含多晶硅层，材料43可被视为且被称为下含多晶硅层，且材料77可被视为且被称为竖直介于上多晶硅层47与下含多晶硅层43之间的牺牲材料层。在此类实施例中，材料63可被视为且被称为竖直介于上含多晶硅层47与牺牲材料层77之间的上中间层且材料62可被视为且被称为竖直介于下含多晶硅层43与牺牲材料层77之间的下中间层。
最下第二阶层20z的材料62及次最下第二阶层20x的材料63包括(a)、(b)及(c)中的至少一者，其中
(a)：氧化铪(例如，HfO2；非化学计量HfOx等)；
(b)：包括氮化硅且包括二氧化硅的双层，所述氮化硅及所述二氧化硅相对于彼此竖直定位(例如相对于彼此为相同或不同厚度)，其中相较于双层中的二氧化硅，双层中的氮化硅更接近最下第一阶层的牺牲材料；及
(c)：SiOxNy，其中“x”及“y”中的每一者是SiOxNy中的Si、O及N的总和的1原子百分比到90原子百分比。
在一个实施例中，最下第二阶层20z及次最下第二阶层20x包括(a)，在一个实施例中包括(b)，且在一个实施例中包括(c)。在一个实施例中，最下第二阶层20z及次最下第二阶层20x仅具有(a)、(b)及(c)中的一者，且在一个此实施例中具有(a)、(b)及(c)中的同一者。在一个实施例中，最下第二阶层20z及次最下第二阶层20x具有(a)、(b)及(c)中的不同者。在一个实施例中，最下第二阶层20z及次最下第二阶层20x中的至少一者具有(a)、(b)及(c)中的至少两者。在一个实施例中，最下第二阶层20z及次最下第二阶层20x中的至少一者直接抵靠最下第一阶层22z的牺牲材料77且在如展示的一个此实施例中，最下第二阶层20z及次最下第二阶层20x中的每一者直接抵靠最下第一阶层22z的牺牲材料77。在一个实施例中，最下第二阶层20z中的一者及次最下第二阶层20x中的一者包括(b)且SiOxNy中的Si、O及N的总和的Si含量是至少85原子百分比(例如，如果在蚀刻SiO2时暴露于蚀刻SiO2的HF的浓度，那么增加蚀刻抗性)。
在一些实施例中，构造10可被视为包括第一区(例如，如通过图1及2展示)及在第一区旁边的第二区70(例如，如图3中展示)。第二区70可横向接触第一区(未展示)或可与第一区横向间隔(例如，与其紧密地横向相邻但不触碰，或横向远离其且不触碰)。第二区70可在存储器块区(未展示)中的一或多者内。在一些实施例中，构造10可被视为包括第一竖直堆叠(例如，图2中的堆叠18*)及第二竖直堆叠(例如，第二区70中的堆叠18*，其中第二堆叠还包括来自后续处理的下部18L上方的上部18U，如图8中展示)。
参考图4到8，堆叠18*的上部18U已形成于下部18L上方。上部18U包括竖直交错不同组合物第一阶层22及第二阶层20。第一阶层22可为导电的且第二阶层20可为绝缘的，而在结合本文最初描述的示范性方法实施例(其为“后栅极”或“替换栅极”)的此处理点无需如此。示范性第一阶层22及第二阶层20分别包括不同组合物材料26及24(例如，氮化硅及二氧化硅)。示范性上部18U展示为在下部18L上方从第一阶层22开始，但此可替代地从第二阶层20(未展示)开始。此外，且通过实例，下部18L可形成为具有一或多个第一及/或第二阶层作为其顶部。无论如何，仅展示少数阶层20及22，其中更可能地上部18U(及借此堆叠18*)包括数十、一百个或更多个等的阶层20及22。此外，可或可不为外围及/或控制电路的部分的其它电路可介于导体阶层16与堆叠18*之间。仅通过实例，此电路的导电材料及绝缘材料的多个竖直交错阶层可在导电阶层22*的最下阶层下方及/或在导电阶层22*的最上阶层上方。例如，一或多个选择栅极阶层(未展示)可介于导体阶层16与最下导电阶层22*之间且一或多个选择栅极阶层可在导电阶层22*的最上阶层上方。替代地或额外地，所描绘的最上及最下导电阶层22*中的至少一者可为选择栅极阶层。
沟道开口25已经形成(例如，通过蚀刻)穿过上部18U中的第二阶层20及第一阶层22而到下部18L中的导体阶层16(例如，至少到下部18L中的最下第一阶层22z)。沟道开口25可径向向内渐缩(未展示)，移动到堆叠18中的更深处。在一些实施例中，沟道开口25可如展示那样进入导体阶层16的导体材料17中或可停止在其顶上(未展示)。替代地，作为实例，沟道开口25可停止在最下第二阶层20z顶上或其内。将沟道开口25至少延伸到导体阶层16的导体材料17的原因是为沟道开口25内的材料提供锚定效应。蚀刻停止材料(未展示)可在导体阶层16的导电材料17内或顶上以在需要时促进停止相对于导体阶层16蚀刻沟道开口25。此蚀刻停止材料可为牺牲性的或非牺牲性的。
晶体管沟道材料可沿绝缘阶层及导电阶层竖向形成于个别沟道开口中，因此包括个别沟道材料串，其与导体阶层中的导电材料直接电耦合。所形成的示范性存储器阵列的个别存储器单元可包括栅极区(例如，控制栅极区)及横向介于所述栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构经形成以包括电荷阻挡区、存储材料(例如，电荷存储材料)及绝缘电荷通过材料。个别存储器单元的存储材料(例如，浮动栅极材料(例如掺杂或未掺杂硅)或电荷捕捉材料(例如氮化硅、金属点等))竖向沿着电荷阻挡区中的个别者。绝缘电荷通过材料(例如，具有夹置在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程设计结构)横向介于沟道材料与存储材料之间。
图4到7展示一个实施例，其中电荷阻挡材料30、存储材料32及电荷通过材料34已沿绝缘阶层20及导电阶层22竖向形成于个别沟道开口25中。可通过例如将其相应薄层沉积于堆叠18*上方及个别开口25内，接着将此至少平坦化回到堆叠18*的顶部表面而形成晶体管材料30、32及34(例如，存储器单元材料)。
作为沟道材料串53的沟道材料36也已沿绝缘阶层20及导电阶层22竖向形成于沟道开口25中。归因于尺度，材料30、32、34及36共同展示为图4及5中的材料37且仅标示为材料37。示范性沟道材料36包含经适当掺杂的结晶半导体材料，例如一或多个硅、锗及所谓的III/V族半导体材料(例如，GaAs、InP、GaP及GaN)。材料30、32、34及36中的每一者的示范性厚度是25埃到100埃。可进行穿孔蚀刻以从沟道开口25(未展示)的基底移除材料30、32及34以暴露导体阶层16，使得沟道材料36直接抵靠导体阶层16的导体材料17。此穿孔蚀刻可相对于材料30、32及34中的每一者单独发生(如展示)或可仅相对于一些材料发生(未展示)。替代地且仅通过实例，可不进行穿孔蚀刻且沟道材料36可仅通过单独导电互连件(未展示)直接电耦合到导体阶层16的导体材料17。无论如何，在形成上部18U之前，可在下部18L中在沟道开口25将所处的水平位置中形成牺牲蚀刻停止插塞(未展示)。接着，可通过蚀刻材料24及26而形成沟道开口25以停止于牺牲插塞的材料上或内，接着在沟道开口25中形成材料之前挖出此类插塞的剩余材料。在沟道开口25中展示径向中心固体介电材料38(例如，旋涂电介质、二氧化硅及/或氮化硅)。替代地且仅通过实例，沟道开口25内的径向中心部分可包含空隙空间(未展示)及/或不含固体材料(未展示)。
水平伸长沟槽40已通过上部18U形成(例如，通过各向异性蚀刻)到堆叠18*中且延伸穿过次最下第二阶层20x而到最下第一阶层22z的牺牲材料77。沟槽40个别地介于横向紧邻存储器块区58之间。沟槽40可在竖直横截面中横向向内渐缩，从而移动到堆叠18中的更深处。通过实例且仅为了简洁起见，沟道开口25被展示为布置成每行四个及五个沟道开口25的交错行的群组或列。沟槽40通常将比沟道开口25更宽(例如，宽10到20倍，但为了简洁起见未展示此更宽程度)。可使用任何替代现有或尚待开发的布置及构造。可相对于彼此以任何顺序或同时形成沟槽40及沟道开口25。
如展示的沟槽40已经形成以延伸到最下第一阶层22z的材料77。作为一个实例，沟槽40最初可通过蚀刻材料24、26及47(可能使用不同各向异性蚀刻化学品)来形成且停止在次最下第二阶层20x的材料63上或内。接着，可形成薄牺牲衬层81(例如，氧化铪、氧化铝等)，接着穿孔蚀刻穿过其以暴露材料63，且接着穿孔蚀刻穿过材料63以暴露材料77。替代地，且仅通过实例，在形成上部18U之前，具有与沟槽40相同的一般水平轮廓的牺牲蚀刻停止线(未展示)可个别地形成于直接在次最下第二阶层20x的材料63上方且与材料63接触的导电阶层21(当存在时)中。接着，可通过蚀刻材料24及26而形成沟槽40以停止于个别牺牲线的材料上或内，接着在形成薄牺牲衬层81之前挖出此类牺牲线的剩余材料。
最终，通过水平伸长沟槽40，用直接将沟道材料串53的沟道材料36及导体阶层16的导体材料17电耦合在一起的导电材料替换最下第一阶层22z中的牺牲材料77。参考图9到20来描述如此做的示范性方法。
参考图9到11，已通过沟槽40从最下第一阶层22z移除材料77(未展示)，因此在最下第二阶层20z与次最下第二阶层20x之间竖直地留下或形成空隙空间64。此可例如通过相对于材料62及63理想地选择性地进行的各向同性蚀刻发生(例如，其中材料62及63各为氧化铪或SiOxNy中的一者，使用液体或蒸气H3PO4作为主要蚀刻剂，其中材料77是氮化硅或使用四甲基氢氧化铵[TMAH]，其中材料77是多晶硅)。在一个实施例中且如展示，在第二区70中尚未发生材料77的移除。
图12到14展示示范性后续处理，其中在一个实施例中，已在阶层22z中蚀刻材料30(例如，二氧化硅)、材料32(例如，氮化硅)及材料34(例如，二氧化硅或二氧化硅及氮化硅的组合)以在最下第一阶层22z中暴露沟道材料串53的沟道材料36的侧壁41。阶层22z中的材料30、32及34中的任一者可被视为其中的牺牲材料。作为实例，考量实施例，其中衬层81是一或多种绝缘氧化物(除了二氧化硅)，材料62及63各自是氧化铪或SiOxNy中的一者，且存储器单元材料30、32及34个别地是二氧化硅及氮化硅层中的一或多者。在此实例中，可通过使用修改或不同化学品以相对于彼此选择性地循序蚀刻二氧化硅及氮化硅而产生所描绘的构造。作为实例，100:1(按体积)水与HF的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000:1(按体积)水与HF的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，且在此实例中，可以交错方式使用此类蚀刻化学品，其中期望实现示范性描绘构造，其中在一个实施例中且如展示那样已相对于材料62及63(及在一个实施例(当存在时)中，衬层81)选择性地进行示范性蚀刻。技术人员能够选择其它化学品以蚀刻需要如展示的构造的其它不同材料。在一个实施例中且如展示，在图14中的第二区70中尚未发生通过图12及13(第一区)展示的处理。
(a)、(b)及(c)中的至少一者的一些或全部可在移除其它材料时从最下第二阶层20z及次最下第二阶层20x移除，可单独移除，或可部分或全部保留于成品电路构造中。技术人员能够取决于所要结果来选择合适蚀刻化学品。通过实例，且在一个实施例中，图15及16全部展示为已通过移除全部材料62及63(未展示)而移除，借此扩大空隙空间64。在一个实施例中且如展示，在图17中的第二区70中尚未发生通过图15及16(第一区)展示的处理。
参考图18到20，导电材料42(例如，导电掺杂多晶硅)已形成于最下第一阶层22z中且在一个实施例中直接抵靠沟道材料36的侧壁41。在一个实施例中且如展示，此已经形成直接抵靠导电阶层21的导电材料47的底部且直接抵靠导体阶层16的导体材料43的顶部，借此直接将个别沟道材料串53的沟道材料36与导体阶层16的导体材料43及导电阶层21的导电材料47电耦合在一起。随后，且通过实例，已从沟槽40移除导电材料42，也已移除牺牲衬层81(未展示)。可在形成导电材料42(未展示)之前移除牺牲衬层81。如果保留材料62的(a)、(b)及/或(c)的一些，借此导电材料未直接抵靠存储器块区58(未展示)内的导体材料43的顶部，那么导电材料42可留在沟槽40(未展示)的底部处以在成品构造中直接将材料36及43电耦合在一起。在一个实施例中且如展示，在图20中的第二区70中尚未发生通过图18及19(第一区)展示的处理。
接着，参考图21到24关于构造10a描述一个示范性方法实施例。已在适当的情况下使用来自上述实施例的相同数字，其中用后缀“a”或用不同数字指示一些构造差异。如上所述，构造10中的一或两种材料62及63可为(b)(即，双层)，尽管且无关于图1到17，为了清楚及简洁起见，未将材料62或63中的任一者展示为包括两层或更多层。图21是按对应于图9到11的处理序列的处理序列的构造10a的一部分的放大视图(与图9的构造10相比)。在一个实施例中，衬层81包括多个层，其个别地包括氮化硅26或二氧化硅24中的一者，借此已如此加衬里于沟槽40的侧壁。更详细地且在一个实施例中，材料62及63被展示为各包括双层，所述双层包括氮化硅26且包括二氧化硅24，其相对于彼此竖直定位，其中相较于双层中的二氧化硅24，双层中的氮化硅26更接近最下第一阶层22z(图5的最下第一阶层22z，现空隙空间64，其中图21中未展示牺牲材料77)中的牺牲材料77。
参考图22，已例如使用相对于材料62及63的双层的暴露氮化硅选择性地蚀刻二氧化硅的蚀刻化学品(例如，其可被称为“另一蚀刻”化学品)来蚀除多个层30、32及34的层30(例如，二氧化硅，且未展示)。图23展示例如使用与另一蚀刻化学品不同的蚀刻化学品(例如，其可被称为“一种蚀刻”化学品)来蚀除衬层81的多个层的横向外层26(未展示)。在一个此实施例中，也已蚀刻双层62及63的氮化硅26(未展示)，在一个实施例中，也已蚀刻最下第一阶层22z中的示范性氮化硅32。图24展示例如使用另一蚀刻化学品从最下第一阶层22z蚀除层34。在一个此实施例中，也已蚀刻衬层81的二氧化硅24(未展示)，在一个实施例中，也已蚀刻双层62及63(未展示)的二氧化硅24(未展示)。借此已暴露沟道材料36的侧壁41，且接着可发生如基本上关于图18到20描述的处理。此仅为根据本发明的一个方面的方法的实施例的一个实例，其包含在形成导电材料之前使用不同蚀刻化学品循序地蚀除多个层，其中化学品中的一者蚀刻多个层的氮化硅且化学品中的另一者蚀刻多个层的二氧化硅。在一个此实施例中，此方法可包括在形成导电材料之前，使用不同蚀刻化学品来蚀除双层的氮化硅及二氧化硅同时蚀除多个层的氮化硅及二氧化硅。此外，二氧化硅及氮化硅可在最下第一阶层中的沟道材料串的横向外部。在一个此实例中且在形成导电材料之前，蚀除在最下第一阶层中的沟道材料串的横向外部的氮化硅及二氧化硅同时使用不同蚀刻化学品来蚀除双层的氮化硅及二氧化硅且同时蚀除多个层。可使用如本文中关于其它实施例展示及/或描述的任何其它属性或方面。
参考图25到30，已例如通过相对于其它暴露材料理想地选择性地各向同性地蚀穿沟槽40而移除导电阶层22的材料26(未展示)(例如，使用液体或蒸气H3PO4作为主要蚀刻剂，其中材料26是氮化硅且其它材料包括一或多种氧化物或多晶硅)。示范性实施例中的导电阶层22中的材料26(未展示)是牺牲性的且已用导电材料48替换，且此后已从沟槽40移除，因此形成个别导电线29(例如，字线)及个别晶体管及/或存储器单元56的竖向延伸串49。
可在形成导电材料48之前形成薄绝缘衬层(例如，Al2O3且未展示)。一些晶体管及/或一些存储器单元56的近似位置由括号或由虚线轮廓指示，其中晶体管及/或存储器单元56在所描绘实例中基本上为环状或环形的。替代地，晶体管及/或存储器单元56可能未相对于个别沟道开口25完全环绕，使得每一沟道开口25可具有两个或更多个竖向延伸串49(例如，围绕个别导电阶层中的个别沟道开口的多个晶体管及/或存储器单元，其中个别导电阶层中的每沟道开口可能具有多条字线，且未展示)。导电材料48可被视为具有对应于个别晶体管及/或存储器单元56的控制栅极区52的端子50。所描绘实施例中的控制栅极区52包括个别导电线29的个别部分。材料30、32及34可被视为横向介于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如关于示范性“后栅极”处理展示，在形成开口25及/或沟槽40之后形成导电阶层22*的导电材料48。替代地，例如关于“先栅极”处理，可在形成沟道开口25及/或沟槽40之前形成导电阶层的导电材料(未展示)。
电荷阻挡区(例如，电荷阻挡材料30)介于存储材料32与个别控制栅极区52之间。电荷阻块可在存储器单元中具有以下功能：在编程模式中，电荷阻块可防止电荷载子从存储材料(例如，浮动栅极材料、电荷捕捉材料等)传递朝向控制栅极，且在擦除模式中，电荷阻块可防止电荷载子从控制栅极流动到存储材料中。因此，电荷阻块可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如展示的示范性电荷阻挡区包括绝缘体材料30。通过进一步实例，在存储材料(例如，材料32)是绝缘性的情况下(例如，在绝缘存储材料32与导电材料48之间不存在任何不同组合物材料的情况下)，电荷阻挡区可包括此存储材料的横向(例如，径向)外部分。无论如何，作为额外实例，在不存在任何分离组合物绝缘体材料30的情况下，存储材料与控制栅极的导电材料的界面可足以用作电荷阻挡区。此外，导电材料48与材料30(在存在时)的界面结合绝缘体材料30可一起用作电荷阻挡区，且替代地或额外地可用作绝缘存储材料(例如，氮化硅材料32)的横向外区。示范性材料30是氧化硅铪及二氧化硅中的一或多者。
在一个实施例中且如展示，操作沟道材料串53的沟道材料36的最下表面从未直接抵靠导体阶层16的导体材料17中的任一者。
中介材料57已形成于沟槽40中且借此横向介于横向紧邻存储器块58之间且纵向沿着横向紧邻存储器块58。中介材料57可在横向紧邻存储器块之间提供横向电隔离(绝缘)。此可包含绝缘材料、半导电材料及导电材料中的一或多者且无论如何可促进导电阶层22以成品电路构造相对于彼此短接。示范性绝缘材料是SiO2、Si3N4、Al2O3及未掺杂多晶硅中的一或多者。在本文献中，“未掺杂”是具有所述材料中的导电性增加杂质的0个原子/cm3到1×1012个原子/cm3的原子的材料。在本文献中，“掺杂”是具有其中导电性增加杂质的多于1×1012个原子/cm3的原子的材料且“导电掺杂”是具有其中导电性增加杂质的至少1×1018个原子/cm3的原子的材料。中介材料57可包含贯穿阵列通孔(未展示)。
在一个实施例中且如展示，相对于第一区(图25及26)中的第一竖直堆叠18*且未相对于第二区70(图30)中的第二竖直堆叠18*发生导电材料48的形成。
如本文中关于其它实施例展示及/或描述的任何其它属性或方面可用于参考上文实施例展示及描述的实施例中。
本发明的一些实施例包含与是否形成存储器阵列无关以及是否形成存储器阵列而不管其是否包括存储器单元串的方法。本发明的实施例包括一种包括形成堆叠(例如，18*)的方法，所述堆叠包括上含多晶硅层(例如，47)、下含多晶硅层(例如，43)、竖直介于上与下含多晶硅层之间的牺牲材料层(例如，77)、竖直介于上含多晶硅层与牺牲材料层之间的上中间层(例如，63)、及竖直介于下含多晶硅层与牺牲材料层之间的下中间层(例如，62)。下中间层及上中间层包括(a)、(b)及(c)中的至少一者，其中
(a)：氧化铪(例如，HfO2；非化学计量HfOx等)；
(b)：包括氮化硅且包括二氧化硅的双层，所述氮化硅及所述二氧化硅相对于彼此竖直定位(例如相对于彼此为相同或不同厚度)，相较于双层的二氧化硅，双层的氮化硅更接近牺牲材料层；及
(c)：SiOxNy，其中“x”及“y”中的每一者是SiOxNy中的Si、O及N的总和的1原子百分比到90原子百分比；
开口(例如，40)经形成穿过上含多晶硅层及上中间层而到牺牲材料层。通过开口，相对于(a)、(b)及(c)中的至少一者选择性地蚀刻牺牲材料层的牺牲材料以留下竖直介于上中间层与下中间层之间的空隙空间(例如，64)。可使用如本文中关于其它实施例展示及/或描述的任何其它属性或方面。
替代实施例构造可由上文描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖与制造方法无关的存储器阵列。然而，此类存储器阵列可具有如本文中在方法实施例中描述的属性中的任一者。同样地，上述方法实施例可并入、形成及/或具有关于装置实施例描述的属性中的任一者。
在一个实施例中，包括具有存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)的集成电路(例如，10)包括个别地包括具有交错绝缘阶层(例如，20)及导电阶层(例如，22)的第一竖直堆叠(例如，图25及26中的18*)的横向间隔存储器块(例如，58)。包括沟道材料串(例如，53)的存储器单元(例如，56)串(例如，49)延伸穿过绝缘阶层及导电阶层。导电阶层个别地包括水平伸长导电线(例如，29)。第二竖直堆叠(例如，图30中的18*)位于第一竖直堆叠旁边。第二竖直堆叠包括上部(例如，18U)及下部(例如，18L)。上部包括相对于彼此为不同组合物的竖直交错第一阶层(例如，图30中的22)及第二绝缘阶层(例如，图30中的20)。
下部包括
上含多晶硅层(例如，47)；
下含多晶硅层(例如，43)；
中介材料层(例如，77)，其竖直介于上与下含多晶硅层之间；
上中间层(例如，63)，其竖直介于上含多晶硅层与中介材料层之间；
下中间层(例如，62)，其竖直介于下含多晶硅层与中介材料层之间；
下中间层及上中间层包括(a)、(b)及(c)中的至少一者，其中
(a)：氧化铪(例如，HfO2；非化学计量HfOx等)；
(b)：包括氮化硅且包括二氧化硅的双层，所述氮化硅及所述二氧化硅相对于彼此竖直定位(例如相对于彼此为相同或不同厚度)，相较于双层中的二氧化硅，双层中的氮化硅更接近中介材料层；及
(c)：SiOxNy，其中“x”及“y”中的每一者是SiOxNy中的Si、O及N的总和的1原子百分比到90原子百分比。
可使用如本文中关于其它实施例展示及/或描述的任何其它属性或方面。
上文处理或构造可被视为相对于作为上文此类组件的单个堆叠或单个层叠或在所述单个堆叠或单个层叠内或作为底层基底衬底的部分形成的组件阵列(尽管单个堆叠/层叠可具有多个阶层)。用于操作或存取阵列内的此类组件的控制及/或其它外围电路还可作为成品构造的部分形成在任何位置，且在一些实施例中可在阵列下方(例如，阵列下CMOS)。无论如何，可在图中展示或上文描述的上方及/或下方提供或制作一或多个额外此堆叠/层叠。此外，组件阵列可在不同堆叠/层叠中相对于彼此相同或不同且不同堆叠/层叠可具有相对于彼此相同的厚度或不同的厚度。可在竖直紧邻堆叠/层叠之间提供中介结构(例如，额外电路及/或介电层)。此外，不同堆叠/层叠可相对于彼此电耦合。可单独且循序地(例如，上下堆叠)制作多个堆叠/层叠，或可在基本上相同时间制作两个或更多个堆叠/层叠。
上文论述的组合件及结构可用于集成电路/电路系统中且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一者，例如(例如)相机、无线装置、显示器、芯片组、机上盒、游戏、照明、车辆、时钟、电视机、移动电话、个人计算机、汽车、工业控制系统、飞机等。
在本文献中，除非另有指示，否则“竖向”、“更高”、“上”、“下”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“下面”、“的下”、“向上”及“向下”一般参考竖直方向。“水平”指代沿主衬底表面的大致方向(即，在10度内)且可相对于在制作期间处理的衬底的方向，且竖直是大致正交于其方向。参考“完全水平”是沿主衬底表面的方向(即，未与其成角度)且可相对于在制作期间处理的衬底的方向。此外，如本文中使用的“竖直”及“水平”是相对于彼此的大致竖直方向且与衬底在三维空间中的定向无关。此外，“竖向延伸”及“在竖向上延伸”指代与完全水平偏离至少45°的方向。此外，关于场效应晶体管的“在竖向上延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”及类似者参考晶体管的沟道长度的定向，电流在操作中沿所述定向在源极/漏极区之间流动。对于双极接面晶体管，“在竖向上延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”及类似者参考基底长度的定向，电流在操作中沿所述定向在射极与集极之间流动。在一些实施例中，在竖向上延伸的任何组件、特征部及/或区竖直地或在垂线的10°内延伸。
此外，“直接在……上方”、“直接在……下方”及“直接在……下面”要求两个所述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。此外，使用前面未加“直接”的“在……上方”仅要求所述区/材料/组件在另一区/材料/组件上方的某一部分在所述另一区/材料/组件竖向外部(即，与两个所述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面未加“直接”的“在……下方”及“在……下面”仅要求所述区/材料/组件在另一区/材料/组件下方/下面的某一部分在所述另一区/材料/组件竖向内部(即，与两个所述区/材料/组件是否存在任何横向重叠无关)。
本文中描述的材料、区及结构中的任一者可为均质或非均质的，且无论如何可连续地或不连续地上覆于任何材料上方。在提供任何材料的一或多个示范性组合物的情况下，所述材料可包含此一或多个组合物、基本上由此一或多个组合物组成或由此一或多个组合物组成。此外，除非另有陈述，否则可使用任何合适现有或尚待开发的技术来形成每一材料，实例为原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入。
此外，“厚度”本身(之前无方向形容词)定义为从不同组合物的紧邻材料或紧邻区的最接近表面竖直通过给定材料或区的平均直线距离。此外，本文中描述的各种材料或区可具有大体上恒定厚度或具有可变厚度。如果具有可变厚度，那么除非另有指示，否则厚度指代平均厚度，且归因于厚度是可变的，此材料或区将具有某一最小厚度及某一最大厚度。如本文中所使用，例如，如果此类材料或区是非均质的，那么“不同组合物”仅要求彼此可直接抵靠的两种所述材料或区的部分在化学及/或物理上不同。如果此类材料或区并非均质的且如果两种所述材料或区彼此未直接抵靠，那么“不同组合物”仅要求最接近彼此的两种所述材料或区的部分在化学及/或物理上不同。在本文献中，当所述材料、区或结构彼此存在至少某一实体触碰接触时，材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面未加“直接”的“在……上方”、“在……上”、“邻近”、“沿着”及“抵靠”涵盖“直接抵靠”以及其中介材料、区或结构导致所述材料、区或结构彼此未实体触碰接触的构造。
在本文中，如果在正常操作中，电流能够从区-材料-组件连续地流动到另一区-材料-组件，且主要通过亚原子正电荷及/或负电荷(当充分产生亚原子正电荷及/或负电荷时)的移动而流动，那么区-材料-组件彼此“电耦合”。另一电子组件可在区-材料-组件之间且电耦合到区-材料-组件。相比之下，当区-材料-组件被称为“直接电耦合”时，直接电耦合的区-材料-组件之间无中介电子组件(例如，无二极管、晶体管、电阻器、换能器、开关、熔丝等)。
本文献中的“行”及“列”的任何使用是为便于区分特征的一个系列或定向与特征的另一系列或定向且已或可沿其形成组件。关于与功能无关的任何系列的区、组件及/或特征同义地使用“行”及“列”。无论如何，行相对于彼此可为笔直的及/或弯曲的及/或平行的及/或不平行的，列也可如此。此外，行及列可按90°或按一或多个其它角度(即，除直角以外)彼此相交。
本文中的导电/导体/导电材料中的任一者的组合物可为金属材料及/或导电掺杂半导电/半导体/半导电材料。“金属材料”是元素金属、两个或更多个元素金属的任何混合物或合金、及任一或多个导电金属化合物中的任一者或组合。
在本文中，关于蚀刻(etch/etching)、移除(removing/removal)、沉积、形成(forming及/或formation)的“选择性”的任何使用是对一个所述材料相对于另一所述材料以至少2:1体积比的比率作用的此动作。此外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是针对至少前75埃的沉积、生长或形成使一个材料相对于另一(些)所述材料以至少2:1体积比的比率沉积、生长或形成。
除非另有指示，否则本文中对“或”的使用涵盖任一者及两者。
总结
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体阶层。形成堆叠的下部，其将包括在导体阶层上方的竖直交错第一阶层及第二阶层。堆叠包括横向间隔存储器块区。第一阶层的材料具有与第二阶层的材料不同的组合物。下部包括第二阶层的最下阶层。第二阶层的次最下阶层直接在最下第二阶层上方。第一阶层的最下阶层包括竖直介于最下第二阶层与次最下第二阶层之间的牺牲材料。最下第二阶层及次最下第二阶层包括(a)、(b)及(c)中的至少一者，其中(a)：氧化铪；(b)：包括氮化硅且包括二氧化硅的双层，所述氮化硅及所述二氧化硅相对于彼此竖直定位，相较于双层的二氧化硅，双层的氮化硅更接近最下第一阶层的牺牲材料；及(c)：SiOxNy，其中“x”及“y”中的每一者是SiOxNy中的Si、O及N的总和的1原子百分比到90原子百分比。堆叠的上部的竖直交错第一阶层及第二阶层形成于下部上方。形成沟道材料串，其延伸穿过上部中的第一阶层及第二阶层而到下部中的最下第一阶层。水平伸长沟槽经形成穿过上部且延伸穿过次最下第二阶层而到最下第一阶层的牺牲材料。水平伸长沟槽个别地介于横向紧邻的存储器块区之间。通过水平伸长沟槽，用直接将沟道材料串的沟道材料及导体阶层的导体材料电耦合在一起的导电材料替换最下第一阶层中的牺牲材料。
在一些实施例中，一种方法包括形成堆叠，所述堆叠包括上含多晶硅层、下含多晶硅层、竖直介于上与下含多晶硅层之间的牺牲材料层。上中间层竖直介于上含多晶硅层与牺牲材料层之间且下中间层竖直介于下含多晶硅层与牺牲材料层之间。下中间层及上中间层包括(a)、(b)及(c)中的至少一者，其中(a)：氧化铪；(b)：包括氮化硅且包括二氧化硅的双层，所述氮化硅及所述二氧化硅相对于彼此竖直定位，相较于双层的二氧化硅，双层的氮化硅更接近牺牲材料层；及(c)：SiOxNy，其中“x”及“y”中的每一者是SiOxNy中的Si、O及N的总和的1原子百分比到90原子百分比。开口经形成穿过上含多晶硅层及上中间层而到牺牲材料层。通过开口，相对于(a)、(b)及(c)中的至少一者选择性地蚀刻牺牲材料层的牺牲材料以留下竖直介于上与下中间层之间的空隙空间。
在一些实施例中，包括存储器阵列的集成电路包括存储器单元串，其包括个别地包括具有交错绝缘阶层及导电阶层的第一竖直堆叠的横向间隔存储器块。存储器单元串包括延伸穿过绝缘阶层及导电阶层的沟道材料串。导电阶层个别地包括水平伸长导电线。第二竖直堆叠位于第一竖直堆叠旁边。第二竖直堆叠包括上部及下部。上部包括相对于彼此为不同组合物的竖直交错第一阶层及第二绝缘阶层。下部包括上含多晶硅层、下含多晶硅层、竖直介于上与下含多晶硅层之间的中介材料层。上中间层竖直介于上含多晶硅层与中介材料层之间。下中间层竖直介于下含多晶硅层与中介材料层之间。下中间层及上中间层包括(a)、(b)及(c)中的至少一者，其中(a)：氧化铪；(b)：包括氮化硅且包括二氧化硅的双层，所述氮化硅及所述二氧化硅相对于彼此竖直定位，相较于双层中的二氧化硅，双层中的氮化硅更接近中介材料层；及(c)：SiOxNy，其中“x”及“y”中的每一者是SiOxNy中的Si、O及N的总和的1原子百分比到90原子百分比。

Claims (41)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体阶层；
在所述导体阶层上方形成将包括竖直交错第一阶层及第二阶层的堆叠的下部，所述堆叠包括横向间隔存储器块区，所述第一阶层的材料为与所述第二阶层的材料不同的组合物，所述下部包括：
所述第二阶层的最下阶层；
所述第二阶层的次最下阶层，其直接在所述最下第二阶层上方；
所述第一阶层的最下阶层，其包括竖直介于所述最下第二阶层与所述次最下第二阶层之间的牺牲材料；及
所述最下第二阶层及所述次最下第二阶层包括(a)、(b)及(c)中的至少一者，其中
(a)：氧化铪；
(b)：包括氮化硅且包括二氧化硅的双层，所述氮化硅及所述二氧化硅相对于彼此竖直定位，相较于所述双层的所述二氧化硅，所述双层的所述氮化硅更接近所述最下第一阶层的所述牺牲材料；及
(c)：SiOxNy，其中“x”及“y”中的每一者是所述SiOxNy中的Si、O及N的总和的1原子百分比到90原子百分比；
在所述下部上方形成所述堆叠的上部的所述竖直交错第一阶层及第二阶层，且形成延伸穿过所述上部中的所述第一阶层及所述第二阶层而到所述下部中的所述最下第一阶层的沟道材料串；
形成穿过所述上部且延伸穿过所述次最下第二阶层而到所述最下第一阶层的所述牺牲材料的水平伸长沟槽，所述水平伸长沟槽个别地介于横向紧邻的所述存储器块区之间；及
通过所述水平伸长沟槽，用直接将所述沟道材料串的沟道材料及所述导体阶层的所述导体材料电耦合在一起的导电材料替换所述最下第一阶层中的所述牺牲材料。
2.根根据权利要求1所述的方法，其中所述最下第二阶层及所述次最下第二阶层包括所述(a)。
3.根据权利要求1所述的方法，其中所述最下第二阶层及所述次最下第二阶层包括所述(c)。
4.根据权利要求3所述的方法，其中所述SiOxNy中的Si、O及N的总和的Si含量是至少85原子百分比。
5.根据权利要求1所述的方法，其中所述最下第二阶层及所述次最下第二阶层包括所述(b)。
6.根据权利要求5所述的方法，其包括用个别地包括氮化硅或二氧化硅中的一者的多个层加衬里于所述水平伸长沟槽的侧壁。
7.根据权利要求6所述的方法，其包括在形成所述导电材料之前使用不同蚀刻化学品循序地蚀除所述多个层，所述化学品中的一者蚀刻所述多个层的所述氮化硅且所述化学品中的另一者蚀刻所述多个层的所述二氧化硅。
8.根据权利要求7所述的方法，其包括在形成所述导电材料之前，使用所述不同蚀刻化学品来蚀除所述双层的所述氮化硅及所述二氧化硅，同时蚀除所述多个层的所述氮化硅及所述二氧化硅。
9.根据权利要求8所述的方法，其中，
二氧化硅及氮化硅在所述最下第一阶层中的所述沟道材料串的横向外部；且
在形成所述导电材料之前，蚀除在所述最下第一阶层中的所述沟道材料串的横向外部的所述氮化硅及所述二氧化硅，同时使用所述不同蚀刻化学品来蚀除所述双层的所述氮化硅及所述二氧化硅且同时蚀除所述多个层的所述氮化硅及所述二氧化硅。
10.根据权利要求1所述的方法，其中所述最下第二阶层及所述次最下第二阶层仅具有所述(a)、所述(b)及所述(c)中的一者。
11.根据权利要求10所述的方法，其中所述最下第二阶层及所述次最下第二阶层具有所述(a)、所述(b)及所述(c)中的同一者。
12.根据权利要求1所述的方法，其中所述最下第二阶层及所述次最下第二阶层具有所述(a)、所述(b)及所述(c)中的不同者。
13.根据权利要求1所述的方法，其中所述最下第二阶层及所述次最下第二阶层中的至少一者具有所述(a)、所述(b)及所述(c)中的至少两者。
14.根据权利要求1所述的方法，其中所述最下第二阶层及所述次最下第二阶层中的至少一者直接抵靠所述最下第一阶层的所述牺牲材料。
15.根据权利要求14所述的方法，其中所述最下第二阶层及所述次最下第二阶层中的每一者直接抵靠所述最下第一阶层的所述牺牲材料。
16.根据权利要求1所述的方法，其包括在形成所述导电材料之前从所述最下第二阶层及所述次最下第二阶层移除所述(a)、所述(b)及所述(c)中的所述至少一者的全部。
17.根据权利要求1所述的方法，其中所述替换包括相对于所述(a)、(b)及(c)中的所述至少一者选择性地蚀刻所述最下第一阶层的所述牺牲材料以留下竖直介于所述最下第二阶层与所述次最下第二阶层之间且所述导电材料形成到其中的空隙空间。
18.根据权利要求17所述的方法，其包括从所述最下第二阶层及所述次最下第二阶层移除所述(a)、所述(b)及所述(c)中的所述至少一者的全部剩余部分以在其中形成所述导电材料之前扩大所述空隙空间。
19.一种方法，其包括：
形成堆叠，所述堆叠包括上含多晶硅层、下含多晶硅层、竖直介于所述上与下含多晶硅层之间的牺牲材料层、竖直介于所述上含多晶硅层与所述牺牲材料层之间的上中间层及竖直介于所述下含多晶硅层与所述牺牲材料层之间的下中间层；
所述下中间层及所述上中间层包括(a)、(b)及(c)中的至少一者，其中
(a)：氧化铪；
(b)：包括氮化硅且包括二氧化硅的双层，所述氮化硅及所述二氧化硅相对于彼此竖直定位，相较于所述双层的所述二氧化硅，所述双层的所述氮化硅更接近所述牺牲材料层；及
(c)：SiOxNy，其中“x”及“y”中的每一者是所述SiOxNy中的Si、O及N的总和的1原子百分比到90原子百分比；
形成穿过所述上含多晶硅层及所述上中间层而到所述牺牲材料层的开口；及
通过所述开口，相对于所述(a)、(b)及(c)中的所述至少一者选择性地蚀刻所述牺牲材料层的牺牲材料以留下竖直介于所述上与所述下中间层之间的空隙空间。
20.根据权利要求19所述的方法，其中所述下中间阶层及所述上中间阶层包括所述(a)。
21.根据权利要求19所述的方法，其中所述下中间阶层及所述上中间阶层包括所述(b)。
22.根据权利要求19所述的方法，其中所述下中间阶层及所述上中间阶层包括所述(c)。
23.根据权利要求22所述的方法，其中所述SiOxNy中的Si、O及N的总和的Si含量是至少85原子百分比。
24.根据权利要求19所述的方法，其中所述下中间阶层及所述上中间阶层仅具有所述(a)、所述(b)及所述(c)中的一者。
25.根据权利要求24所述的方法，其中所述下中间阶层及所述上中间阶层具有所述(a)、所述(b)及所述(c)中的同一者。
26.根据权利要求19所述的方法，其中所述下中间阶层及所述上中间阶层具有所述(a)、所述(b)及所述(c)中的不同者。
27.根据权利要求19所述的方法，其中所述下中间阶层及所述上中间阶层中的至少一者具有所述(a)、所述(b)及所述(c)中的至少两者。
28.根据权利要求19所述的方法，其中所述下中间阶层及所述上中间阶层中的至少一者直接抵靠所述牺牲材料阶层的所述牺牲材料。
29.根据权利要求28所述的方法，其中所述下中间阶层及所述上中间阶层中的每一者直接抵靠所述牺牲材料阶层的所述牺牲材料。
30.根据权利要求19所述的方法，其包括：
在穿过所述开口的所述空隙空间中形成导电材料；及
在形成所述导电材料之前从所述下中间阶层及所述上中间阶层移除所述(a)、所述(b)及所述(c)中的所述至少一者的全部。
31.一种集成电路，其包括具有存储器单元串的存储器阵列，其包括：
横向间隔存储器块，其个别地包括具有交错绝缘阶层及导电阶层的第一竖直堆叠、包括延伸穿过所述绝缘阶层及所述导电阶层的沟道材料串的存储器单元串，所述导电阶层个别地包括水平伸长导电线；及
第二竖直堆叠，其在所述第一竖直堆叠旁边，所述第二竖直堆叠包括上部及下部，所述上部包括相对于彼此为不同组合物的竖直交错第一阶层及第二绝缘阶层，所述下部包括：
上含多晶硅层；
下含多晶硅层；
中介材料层，其竖直介于所述上与下含多晶硅层之间；
上中间层，其竖直介于所述上含多晶硅层与所述中介材料层之间；
下中间层，其竖直介于所述下含多晶硅层与所述中介材料层之间；
所述下中间层及所述上中间层包括(a)、(b)及(c)中的至少一者，其中
(a)：氧化铪；
(b)：包括氮化硅且包括二氧化硅的双层，所述氮化硅及所述二氧化硅相对于彼此竖直定位，相较于所述双层中的所述二氧化硅，所述双层中的所述氮化硅更接近所述中介材料层；及
(c)：SiOxNy，其中“x”及“y”中的每一者是所述SiOxNy中的Si、O及N的总和的1原子百分比到90原子百分比。
32.根据权利要求31所述的集成电路，其中所述下中间层及所述上中间层包括所述(a)。
33.根据权利要求31所述的集成电路，其中所述下中间层及所述上中间层包括所述(c)。
34.根据权利要求33所述的集成电路，其中所述SiOxNy中的Si、O及N的总和的Si含量是至少85原子百分比。
35.根据权利要求31所述的集成电路，其中所述下中间层及所述上中间层包括所述(b)。
36.根据权利要求31所述的集成电路，其中所述下中间层及所述上中间层仅具有所述(a)、所述(b)及所述(c)中的一者。
37.根据权利要求36所述的集成电路，其中所述下中间层及所述上中间层具有所述(a)、所述(b)及所述(c)中的同一者。
38.根据权利要求31所述的集成电路，其中所述下中间层及所述上中间层具有所述(a)、所述(b)及所述(c)中的不同者。
39.根据权利要求31所述的集成电路，其中所述下中间层及所述上中间层中的至少一者具有所述(a)、所述(b)及所述(c)中的至少两者。
40.根据权利要求31所述的集成电路，其中所述下中间层及所述上中间层中的至少一者直接抵靠所述最下第一阶层的所述牺牲材料。
41.根据权利要求40所述的集成电路，其中所述下中间层及所述上中间层中的每一者直接抵靠所述最下第一阶层的所述牺牲材料。
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