CN114765183A - 包括含有存储器单元串的存储器阵列的集成电路系统及用于形成存储器阵列的方法 - Google Patents

包括含有存储器单元串的存储器阵列的集成电路系统及用于形成存储器阵列的方法 Download PDF

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Abstract

本申请案涉及一种包括含有存储器单元串的存储器阵列的集成电路系统及用于形成存储器阵列的方法。所述方法包括：将垂直延伸的沟道材料串形成为包括垂直交替的第一层及第二层的堆叠。在所述第一层中的一者中及在所述第二层中的一者中的沟道材料串中的个别者的横向外侧形成衬垫。各向同性地蚀刻所述衬垫以在所述一个第一层之上的所述一个第二层中形成空隙空间。所述空隙空间中的个别者横向地在所述个别沟道材料串与所述一个第二层中的所述第二层材料之间。抵靠在所述一个第一层中的所述沟道材料串的沟道材料的侧壁形成导电掺杂半导电材料，且其向上延伸到所述一个第二层中的所述空隙空间中。

Description

包括含有存储器单元串的存储器阵列的集成电路系统及用于 形成存储器阵列的方法
技术领域
本文公开的实施例涉及包括含有存储器单元串的存储器阵列的集成电路系统及用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路，并且在计算机系统中用于存储数据。存储器可制造成个别存储器单元的一或多个阵列。可使用数字线(也可称为位线、数据线或感测线)及存取线(也可称为字线)来写入或读取存储器单元。感测线可沿阵列的列导电地互连存储器单元，并且存取线可沿阵列的行导电地互连存储器单元。可通过感测线及存取线的组合来唯一地寻址每一存储器单元。
存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在没有电力的情况下长时间存储数据。常规地将非易失性存储器指定为具有至少约10年的保留时间的存储器。易失性存储器耗散，因此经刷新/重写以维护数据存储。易失性存储器可具有几毫秒或更少的保留时间。无论如何，存储器单元经配置以按至少两个不同的可选状态来留存或存储存储器。在二进制系统中，状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储超过两个电平或状态的信息。
场效应晶体管是可用在存储器单元中的一种类型的电子组件。这些晶体管包括一对导电源极/漏极区，其间具有半导电沟道区。导电栅极邻近沟道区并通过薄栅极绝缘体与其分离。向栅极施加合适电压允许电流通过沟道区从源极/漏极区中的一者流到另一者。当从栅极移除电压时，很大程度上防止电流流过沟道区。场效应晶体管还可包含额外结构，例如可逆可编程电荷存储区，作为栅极绝缘体与导电栅极之间的栅极构造的部分。
闪存是一种类型的存储器，并且在现代计算机及装置中具有众多用途。举例来说，现代个人计算机可具有存储在闪存芯片上的BIOS。作为另一实例，计算机及其它装置越来越普遍地在固态驱动器中利用闪存来代替常规硬盘驱动器。作为又一实例，闪存在无线电子装置中很流行，因为其使制造商能够在其变得标准化时支持新的通信协议，并且提供远程升级装置以用于增强特征的能力。
NAND可为集成闪存的基本架构。NAND胞单元包括至少一个选择装置，其串联耦合到存储器单元的串联组合(其中串联组合通常被称为NAND串)。NAND架构可以三维布置来配置，所述三维布置包括垂直堆叠的存储器单元，其个别地包括可逆编程竖直晶体管。控制或其它电路系统可形成在垂直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构还可包括个别地包括晶体管的垂直堆叠的存储器单元。
存储器阵列可布置在存储器页面、存储器块及部分块(例如，子块)以及存储器平面中，例如如在第2015/0228651号、第2016/0267984号及第2017/0140833号美国专利申请案公开案中的任何者中展示及描述。存储器块可至少部分界定垂直堆叠存储器单元的个别字线层中的个别字线的纵向轮廓。到这些字线的连接可在垂直堆叠存储器单元阵列的端处或边缘处以所谓的“阶梯结构”发生。阶梯结构包含界定个别字线的接触区的个别“台阶”(替代地称为“步阶”或“阶梯”)，竖向延伸导电通孔在其上接触以提供到字线的电接入。
发明内容
一方面，本公开涉及一种用于形成包括存储器单元串的存储器阵列的方法，其包括：将垂直延伸的沟道材料串形成为包括垂直交替的第一层及第二层的堆叠，所述第一层的材料与所述第二层的材料具有不同成分；在所述第一层中的一者中及在所述第二层中的一者中的所述沟道材料串中的个别者的横向外侧形成衬垫；各向同性地蚀刻所述衬垫以在所述第一层之上的所述一个第二层中形成空隙空间，所述空隙空间中的个别者横向地在所述个别沟道材料串与所述一个第二层中的所述第二层材料之间；抵靠在所述一个第一层中的所述沟道材料串的所述沟道材料的侧壁形成导电掺杂半导电材料，且其向上延伸到所述一个第二层中的所述空隙空间中；及加热所述导电掺杂半导电材料以使其中的导电性增加的掺杂剂从所述空隙空间横向扩散到横向邻近的所述沟道材料中并且向上扩散到所述空隙空间之上的所述沟道材料中。
另一方面，本公开涉及一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在衬底上形成包括导体材料的导体层；形成堆叠的下部分，其将包括在所述导体层之上垂直交替的第一层及第二层，所述堆叠包括横向间隔的存储器块区，所述第一层的材料与所述第二层的材料具有不同成分，在所述下部分中的所述第一层中的最下者包括牺牲材料；在所述下部分之上形成所述堆叠的上部分的所述垂直交替的第一层及第二层，并形成穿过所述上部分到所述下部分中的所述牺牲材料的沟道开口；在所述牺牲材料横向侧的所述沟道开口中的个别者中形成衬垫，所述衬垫在所述牺牲材料之上向上延伸；在所述沟道开口中形成沟道材料串，所述沟道材料串延伸穿过所述上部分中的所述第一层及所述第二层到所述下部分中的所述最下第一层，所述沟道材料串中的个别者在所述衬垫中的个别者的横向内部；将水平拉长沟槽形成到所述堆叠中，所述沟槽个别地在所述存储器块区中的横向紧邻者之间并延伸到所述最下第一层；穿过所述沟槽从所述最下第一层各向同性地蚀刻所述牺牲材料以暴露所述衬垫；各向同性地蚀刻所述经暴露衬垫，以在所述最下第一层之上形成空隙空间，所述空隙空间个别地横向在所述个别沟道材料串与所述第二层材料之间，所述第二层材料在紧接在所述上部分中的所述最下第一层之下的所述第二层中；抵靠所述沟道材料串的所述沟道材料的侧壁形成导电掺杂半导电材料，所述导电掺杂半导电材料将所述个别沟道材料串的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起，所述导电掺杂半导电材料向上延伸到所述空隙空间中；及加热所述导电掺杂半导电材料以使其中的导电性增加的掺杂剂从所述空隙空间横向扩散到横向邻近的所述沟道材料中并且向上扩散到在所述空隙空间之上的所述沟道材料中。
另一方面，本公开涉及一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在衬底上形成包括导体材料的导体层；形成堆叠的下部分，其将包括在所述导体层之上垂直交替的第一层及第二层，所述堆叠包括横向间隔的存储器块区，所述第一层的材料与所述第二层的材料具有不同成分，在所述下部分中的所述第一层中的最下者包括牺牲材料；在所述下部分中形成支柱，所述支柱个别地水平地位于将形成个别沟道材料串的地方，所述支柱中的个别者包括横向内材料及在所述横向内材料的横向外部的衬垫，所述衬垫在所述牺牲材料之上向上延伸；在所述下部分及所述支柱之上形成所述堆叠的上部分的所述垂直交替的第一层及第二层；将沟道开口形成到所述堆叠中，所述沟道开口个别地延伸到所述个别支柱；通过所述沟道开口移除所述支柱的所述横向内材料，以将所述沟道开口更深地延伸到所述堆叠中；在所述延伸沟道开口中的个别者中及在其中源自所述移除的空隙中以及在所述衬垫中的个别者的横向内部形成所述沟道材料串中的个别者；将水平拉长沟槽形成到所述堆叠中，所述沟槽个别地在所述存储器块区中的横向紧邻者之间并延伸到所述最下第一层；穿过所述沟槽从所述最下第一层各向同性地蚀刻所述牺牲材料以暴露所述衬垫；各向同性地蚀刻所述经暴露衬垫，以在所述最下第一层之上形成空隙空间，所述空隙空间个别地横向在所述个别沟道材料串与所述第二层材料之间，所述第二层材料在紧接在所述上部分中的所述最下第一层之下的所述第二层中；抵靠所述沟道材料串的所述沟道材料的侧壁形成导电掺杂半导电材料，所述导电掺杂半导电材料将所述个别沟道材料串的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起，所述导电掺杂半导电材料向上延伸到所述空隙空间中；及加热所述导电掺杂半导电材料以使其中的导电性增加的掺杂剂从所述空隙空间横向扩散到横向邻近的所述沟道材料中并且向上扩散到所述空隙空间之上的所述沟道材料中。
另一方面，本公开涉及一种包括含有存储器单元串的存储器阵列的集成电路系统，其包括：横向间隔的存储器块，其个别地包括第一垂直堆叠，所述第一垂直堆叠包括交替绝缘层及导电层，存储器单元串包括延伸穿过所述绝缘层及所述导电层的沟道材料串，所述导电层个别地包括水平拉长导电线；及第二垂直堆叠，其在所述第一垂直堆叠旁边，所述第二垂直堆叠包括上部分及下部分，所述上部分包括交替的第一绝缘层及第二绝缘层，所述下部分包括：最下绝缘体层，其在导体层的导体材料正上方；包括多晶硅的第一材料，其在所述最下绝缘体层的正上方；绝缘体材料，其在所述包括多晶硅的第一材料的正上方；及包括多晶硅的第二材料，其在所述绝缘体材料的正上方。
另一方面，本公开涉及一种包括含有存储器单元串的存储器阵列的集成电路系统，其包括：横向间隔的存储器块，其个别地包括垂直堆叠，所述垂直堆叠包括交替的绝缘层及导电层，存储器单元串包括延伸穿过所述绝缘层及所述导电层的沟道材料串，所述导电层个别地包括水平拉长导电线；及绝缘材料，其紧接在所述导电层中的最下者中的所述水平拉长导电线之下，所述绝缘材料包括在垂直横截面中的所述沟道材料串中的个别者的每一侧上的折曲表面。
附图说明
图1是根据本发明的实施例的工艺中的衬底的一部分的示意性横截面图且其通过图2中的线1-1截取。
图2是通过图1中的线2-2截取的示意性横截面图。
图3到27是根据本发明的一些实施例的工艺中的图1及2或其部分或替代实施例的构造的示意性循序截面、展开、放大及/或局部视图。
具体实施方式
本发明的实施例涵盖用于形成包括存储器单元串的存储器阵列的方法，例如NAND的阵列或在阵列下可具有至少一些外围控制电路系统的其它存储器单元(例如，阵列下CMOS)。本发明的实施例涵盖所谓的“栅极最后”或“替换栅极”处理，所谓的“栅极最先”处理以及与晶体管栅极何时形成无关的现有或将来开发的其它处理。本发明的实施例还涵盖现有或未来开发的集成电路系统，其包括存储器阵列，所述存储器阵列包括与制造方法无关的存储器单元串，例如包括NAND架构。参考图1到27来描述第一实例方法实施例，其可被视为“栅极最后”或“替换栅极”，并且从图1及2开始。
图1及2展示具有阵列或阵列区域12的构造10，其中将形成晶体管及/或存储器单元的竖向延伸串。构造10包括基础衬底11，其具有导电/导体/导电的、半导电/半导体/半导电的或绝缘/绝缘体/绝缘的(即，在本文中为电)材料中的任何一或多者。已在基础衬底11上方竖向地形成各种材料。材料可在图1及2描绘的材料的旁边、竖向向内或竖向向外。举例来说，可在基础衬底11上方、周围或内部的某处提供集成电路系统的其它部分或全部制造组件。用于操作竖向延伸的存储器单元串的阵列(例如，阵列12)内的组件的控制及/或其它外围电路系统也可被制造及可或可不全部或部分在阵列或子阵列内。此外，还可独立地、串联地或以其它方式相对于彼此制造及操作多个子阵列。在此文献中，“子阵列”也可被视为阵列。
包括导体材料17的导体层16已形成在衬底11之上。导体材料17包括上导体材料43，其在下导体材料44正上方且直接电耦合(例如，直接抵靠)到下导体材料44，下导体材料44具有与上导体材料43不同的成分。在一个实施例中，上导体材料43包括导电掺杂半导电材料(例如，n型掺杂或p型掺杂多晶硅)。在一个实施例中，下导体材料44包括金属材料(例如，例如WSix的金属硅化物)。导体层16可包括控制电路系统的部分(例如，阵列下外围电路系统及/或公共源极线或板)，其用于控制对将在阵列12内形成的晶体管及/或存储器单元的读取及写入存取。
在一个实施例中，堆叠18*的下部分18L已形成在衬底11及导体层16之上(*被用作后缀以包含可能有或可能没有其它后缀的所有此类相同数字指定的组件)。堆叠18*将包括垂直交替导电层22*及绝缘层20*，其中层22*的材料与层20*的材料具有不同成分。堆叠18*包括横向间隔的存储器块区58，其将包括成品电路系统构造中的横向间隔的存储器块58。在本文献中，“块”是通用的以包含“子块”。存储器块区58及所得存储器块58(尚未展示)可被视为纵向拉长及定向，例如沿方向55。在此处理点处，存储器块区58可能无法辨识。
导电层22*(替代地称为第一层)可不包括导电材料，且绝缘层20(替代地称为第二层)可不包括绝缘材料，或在结合在此最初描述的为“栅极最后”或“替换栅极”实例方法实施例的处理中在此时是绝缘的。在一个实施例中，下部分18L包括第二层20*中的在导体材料17正上方(例如，直接抵靠)的最下层20z。最下第二层20z是绝缘的(例如，包括材料24，材料24包括二氧化硅)，并且可为牺牲性的。第一层22*中的最下者22z在最下第二层20z的正上方(例如，直接抵靠)。最下第一层22z包括牺牲材料77(例如，氮化硅或多晶硅)。在一个实施例中，第二层20*中的下一个最下层20x在最下第一层22z(例如，包括材料24)正上方。在一个实施例中，包括导电的材料47(例如，导电掺杂多晶硅)的导电的层21在下一个最下第二层20x正上方，且下下个最下第二层20w在导电的层21之上。替代地，且仅通过实例的方式，下部分18L可具有顶部第一层22*或21(未展示)，而不管是否存在层20w。
在一个实施例中，牺牲支柱60已形成在下部分18L中，并且在一个实施例中形成到导体层16中。牺牲支柱60水平定位(即，在x、y坐标中)，其中将形成个别沟道材料串。通过实例的方式且仅为简洁起见，牺牲支柱60展示为以每行四个及五个支柱60的交错行的群组或列布置。牺牲支柱60包括横向内材料15(例如，多晶硅，或具有元素钨的薄TiN衬里，其径向向内)及在横向内材料15的横向向外的衬垫90(例如，其中衬垫90向上延伸到牺牲材料77之上(例如，至少到第二层20w的材料24中))。支柱60可径向向内逐渐变细(未展示)，从而更深地移到下堆叠部分18L中。在一个实施例中且如所展示，衬垫90形成为个别地延伸到横向内材料15正下方。在一个实施例中，衬垫90是绝缘的，在一个实施例中是导电的，且在一个实施例中是半导电的。在一个实施例中，衬垫90包含氮化物(例如，氮化硅、难熔金属氮化物、非难熔金属氮化物等)，并且在一个实施例中包括氧化物(例如，二氧化硅、金属氧化物等)。
参考图3及4，堆叠18*的上部分18U的垂直交替第一层22U及第二层20U已在下部分18L之上形成。第一层22U及第二层20U分别包括不同的成分材料26及24(例如，氮化硅及二氧化硅)。实例上部分18U展示为在下部分18L之上从第一层22开始，然而此可替代地从第二层20开始(未展示)。此外，且通过实例的方式，下部分18L可形成为具有一或多个第一及/或第二层作为其顶部。无论如何，仅展示少量层20*及层22*，而更可能的是上部分18U(且借此堆叠18*)包括几十、一百或更多等的层20及层22。此外，可为或可不为外围及/或控制电路系统的部分的其它电路系统可在导体层16与堆叠18*之间。仅通过实例的方式，此类电路系统的导电材料及绝缘材料的多个垂直交替层可在导电层22*中的最下者之下及/或在导电层22*中的最上者之上。举例来说，一或多个选择栅极层(未展示)可在导体层16与最下导电层22*之间，并且一或多个选择栅极层可在导电层22*的最上层之上。替代地或额外地，所描绘最上及最下导电层22*中的至少一者可为选择栅极层。沟道开口25已经形成(例如，通过蚀刻)穿过上部分18U中的第二层20及第一层22到达牺牲支柱60。开口25可径向向内逐渐变细，从而在堆叠18(未展示)中移得更深。
图5展示通过开口25(例如，使用氨及过氧化氢的混合物或硫酸及过氧化氢的混合物，其中材料15为W)移除支柱60(未数字指示)的横向内材料15(未展示)，借此将沟道开口25更深地延伸到堆叠18*中。
晶体管沟道材料可沿绝缘层及导电层竖向地形成在个别沟道开口中，因此包括个别沟道材料串，其直接与导体层中的导电材料电耦合。形成的实例存储器阵列的个别存储器单元可包括栅极区(例如，控制栅极区)及横向地在栅极区与沟道材料之间的存储器结构。在一个此实施例中，存储器结构经形成以包括电荷阻挡区、存储材料(例如，电荷存储材料)及绝缘电荷通道材料。个别存储器单元的存储材料(例如，例如掺杂或未掺杂硅的浮动栅极材料或例如氮化硅、金属点等的电荷捕获材料)是竖向地沿电荷阻挡区中的个别者。绝缘电荷通道材料(例如，具有夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程结构)横向地在沟道材料与存储材料之间。
图6到9展示一个实施例，其中已沿绝缘层20及导电层22竖向地在个别沟道开口25中形成电荷阻挡材料30、存储材料32及电荷通道材料34。晶体管材料30、32及34(例如，存储器单元材料)可通过例如在堆叠18*上方及在个别沟道开口25内沉积其相应薄层，然后将这些薄层平坦化至少回到堆叠18*的顶部表面来形成。
作为可操作沟道材料串53的沟道材料36也沿绝缘层20及导电层22竖向地在个别延伸沟道开口25中形成。沟道材料串53也在空隙中(未数字指定)，所述空隙是由于移除横向内材料15(未在延伸沟道开口25中展示)及个别衬垫90的横向内部而产生的。在图6及7中，由于比例的原因，材料30、32、34及36共同展示为且仅指定为材料37。实例沟道材料36包含适当掺杂的晶体半导体材料，例如一或多种硅、锗及所谓的III/V半导体材料(例如，GaAs、InP、GaP及GaN)。材料30、32、34及36中的每一者的实例厚度为25到100埃。可进行冲孔蚀刻以从沟道开口25的基底(未展示)移除材料30、32及34，以暴露导体层16，使得沟道材料36直接抵靠导体层16的导体材料17(未展示)。此冲孔蚀刻可单独地对于材料30、32及34中的每一者发生，或可仅对于一些材料发生。替代地，且仅通过实例的方式且如所展示，可不进行冲孔蚀刻，并且沟道材料36可仅通过单独导电互连(尚未展示)直接电耦合到导体层16的导体材料17。径向中心固体电介质材料38(例如，自旋电介质、二氧化硅及/或氮化硅)在延伸沟道开口25中展示。替代地，且仅通过实例的方式，延伸沟道开口25中的径向中心部分可包含空隙空间(未展示)及/或缺少固体材料(未展示)。无论如何，且在一个实施例中，衬垫90已形成为个别地延伸到个别沟道材料串53的正下方，并且在一个此类实施例中，将保持在成品构造中，这将从继续论述中显而易见。
在一些实施例中，构造10可被视为包括第一区(例如，如由图6及7展示)及第一区旁边的第二区70(例如，如图10中展示)。第二区70可横向接触第一区(未展示)，或者可与第一区横向地间隔(例如，与其横向紧邻但不触碰，或与其横向远离且不触碰)。第二区70可在存储器块区(未展示)中的一或多者内。在一些实施例中，构造10可被视为包括第一垂直堆叠(例如，图7中的堆叠18*)及第二垂直堆叠(例如，第二区70中的堆叠18*)，其中第二堆叠包括上部分18U及下部分18L。
参考图11及12，水平拉长沟槽40已形成到堆叠18*中(例如，通过各向异性蚀刻)，并且个别地在横向紧邻存储器块区58之间，并延伸到最下第一层22z(至少到此)。在形成上部分18U之前，可在导电的层21(当存在时)中个别地形成与沟槽40具有相同大体上水平轮廓的牺牲蚀刻停止线(未展示)。然后，可通过蚀刻材料24及26来形成沟槽40，以停止在个别牺牲线的材料上或其内，然后挖出此类线的剩余材料，类似于如上文描述那样形成并使用支柱60作为蚀刻停止件(无论衬垫90是否形成在此类蚀刻停止线中)。沟槽40任选地衬有衬里材料78(例如，氧化铪、氧化铝、二氧化硅、氮化硅等，且未展示)。衬里材料78可为部分或全部牺牲性的并且理想地具有不同于材料24及26的成分的成分。在沉积衬里材料78之后，可例如通过对其进行无掩模各向异性间隔物类蚀刻，将其从水平表面上方大体上移除。
参考图10、13及14，牺牲材料77(未展示)已通过沟槽40从最下第一层22z进行各向同性蚀刻(例如，使用液体或蒸汽H3PO4作为主要蚀刻剂，其中材料77为氮化硅，或使用四甲基氢氧化铵[TMAH]，其中材料77为多晶硅)，以暴露沟道材料串53周围的衬垫90。在一个实施例中，此各向同性蚀刻发生在第一区(例如，图13及14)中，而不发生在第二区70(图10)中，例如如果沟槽40未在第二区70中形成，或者牺牲材料77未在第二区70中以其它方式蚀刻。
参考图15及16，已对暴露衬垫90进行各向同性蚀刻，以在最下第一层22z之上形成空隙空间75，其个别地横向地在个别沟道材料串53与第二层材料24之间，并且在一个实施例中，其在紧接在在上部分18U中的最下第一层22*之下的第二层20w中。在此各向同性蚀刻之后，线90的一些材料可保持在空隙空间75之上(如展示)，或者可通过此各向同性蚀刻移除全部(未展示)。
抵靠沟道材料串的沟道材料的侧壁及在空隙空间中形成导电掺杂半导电材料。举例来说，参考图17到19，这些展示实例后续处理，其中材料30(例如，二氧化硅)、材料32(例如，氮化硅)及材料34(例如，二氧化硅或二氧化硅及氮化硅的组合)已经蚀刻以在最下第一层22z中及在空隙空间75中暴露沟道材料串53的沟道材料36的侧壁41。在一个实施例中，空隙空间75之上的衬垫90的剩余材料也可通过此蚀刻或以其它方式移除(未展示)，或在另一实施例中，此可保留(如所展示)。层22z中的材料30、32及34中的任一者可被视为其中的牺牲材料。作为实例，考虑实施例，其中衬里材料78是一或多种绝缘氧化物(除二氧化硅外)且存储器单元材料30、32及34个别地是二氧化硅及氮化硅层中的一或多者。在此实例中，所描绘的构造可通过使用改性的或不同化学品来相对于其它者选择性地循序蚀刻二氧化硅及氮化硅而产生。举例来说，100:1(按体积计)的水与HF的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000:1(按体积计)的水与HF的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，且在此实例中，在期望实现由图17及18展示的实例构造的情况下，可以交替方式使用此类蚀刻化学品。在期望如图17及18中展示的构造的情况下，所属领域的技术人员能够选择用于蚀刻其它不同材料的其它化学品。来自层20x及20z(当存在时，且未展示为已被移除)的绝缘材料(例如，24，且在图17及18中未展示)中的一些或全部可在移除其它材料时移除，可单独移除，或可部分或全部保留(未展示)。另外，第二层20w中的空隙空间75的最上部分可通过此类蚀刻加宽(未展示)。在一个实施例中且如所展示，最下第二层20z及下一个最下第二层20x的移除已在第一区中发生(例如，图17)且尚未在第二区70中发生(图19)。
参考图20及21，导电掺杂半导电材料42(例如，导电掺杂多晶硅)已在最下第一层22z中形成，且其向上(例如，及向下)延伸到空隙空间75中。导电掺杂半导电材料42借此将个别沟道材料串53的沟道材料36及导体层16的导体材料17直接电耦合在一起。随后，且通过实例的方式，导电材料42已与牺牲衬里材料78(未展示)一样从沟槽40移除。在形成导电材料42之前，可移除牺牲衬里材料78(未展示)。无论如何，在某一点上，导电掺杂半导电材料42被加热以将其中的导电性增加的掺杂剂从空隙空间75横向扩散到横向邻近(例如，至少从上部空隙空间75)的沟道材料36中，并向上扩散到在空隙空间75之上的沟道材料36中。此加热可在专用退火步骤及/或在固有后续处理期间发生，且其至少部分可包含形成导电掺杂半导电材料42本身的动作。所属领域的技术人员能够选择合适处理条件以引起此扩散(例如，衬底温度为约400℃到约1,110℃，持续约15秒到1小时)。
在一个实施例中，可在形成导电掺杂半导电材料42之前移除导体层16之上的衬垫90的所有材料(未展示)。在一个实施例中且如所展示，衬垫90的材料留在导体层16中，并在导体层16的正上方形成导电掺杂半导电材料42，并且在一个此实施例中，留下的此衬垫材料在垂直横截面中具有向上开口的容器形状(例如，图19及20的衬垫材料)。
由图1到21描绘的实施例在下部分18L中具有衬垫90的顶部，在一个此实施例中在第二层20w中，并且无论如何，其中衬垫在形成上部分18U之前形成。替代地，通过实例的方式，衬垫90可在形成上部分18U之后形成及/或具有在下部分18U之上的衬垫顶部(两者均未展示)。具体来说，再次仅作为实例，可能不形成牺牲支柱60(图2)的材料15。而是，上部分18U可形成为具有最初延伸到最下第一层22z的沟道开口25。然后可沉积衬垫90的材料。然后，此材料可垂直凹回以使顶部如图2中所展示那样定位，垂直凹回以使顶部定位在上部分18U(未展示)中，或可完全不垂直凹入(未展示)。
参考图22到27，已例如通过理想地选择性地相对于其它暴露材料(例如，使用液体或蒸汽H3PO4作为主要蚀刻剂，其中材料26为氮化硅，且其它材料包括一或多种氧化物或多晶硅)通过沟槽40进行各向同性蚀刻掉来移除导电层22的材料26(未展示)。实例实施例中的导电层22中的材料26(未展示)是牺牲性的，并且已用导电的材料48替换，并且随后已从沟槽40移除，因此形成个别导电线29(例如，字线)及个别晶体管及/或存储器单元56的竖向延伸串49。
在形成导电的材料48之前，可形成薄绝缘衬垫(例如，Al2O3且未展示)。晶体管及/或存储器单元56的大致位置在图25中用括号指示，且一些在图22到24及26中用虚线轮廓指示，其中在所描绘的实例中，晶体管及/或存储器单元56基本上是环状或环形的。替代地，晶体管及/或存储器单元56不可相对于个别沟道开口25完全环绕，使得每一沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中的个别沟道开口周围的多个晶体管及/或存储器单元，在个别导电层中每一沟道开口可能有多个字线，且未展示)。导电的材料48可被视为具有对应于个别晶体管及/或存储器单元56的控制栅极区52的终端50(图25)。在所描绘实施例中的控制栅极区52包括个别导电线29的个别部分。材料30、32及34可被视为横向地在控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如关于实例“栅极最后”处理所展示，导电层22*的导电的材料48在形成开口25/27及/或沟槽40之后形成。替代地，导电层的导电的材料可在形成沟道开口25及/或沟槽40之前形成(未展示)，例如关于“栅极最先”处理。
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷块在存储器单元中可具有以下功能：在编程模式下，电荷块可防止电荷载体从存储材料(例如，浮动栅极材料、电荷捕获材料等)朝向控制栅极流出，且在擦除模式中，电荷块可防止电荷载体从控制栅极流入存储材料中。因此，电荷块可用于阻挡控制栅极区与个别存储器单元的存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。通过另外实例的方式，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部分，其中此存储材料是绝缘的(例如，在绝缘存储材料32与导电的材料48之间没有任何不同成分材料的情况下)。无论如何，作为额外实例，在没有任何单独成分绝缘体材料30的情况下，控制栅极的存储材料及导电材料的界面可足以用作电荷阻挡区。此外，导电的材料48与材料30(当存在时)结合绝缘体材料30的界面可一起用作电荷阻挡区，并且可交替地或额外地可为绝缘存储材料的横向外区(例如，氮化硅材料32)。实例材料30是氧化硅铪及二氧化硅中的一或多者。
在一个实施例中且如所展示，可操作沟道材料串53的沟道材料36的最下表面从不直接抵靠导体层16的导体材料17中的任一者。在一个实施例中且如所展示，导电材料42直接抵靠沟道材料串53的侧壁41。
中介材料57已在沟槽40中形成，且借此横向地在横向紧邻存储器块58之间且纵向地沿横向紧邻存储器块58。中介材料57可在横向紧邻存储器块之间提供横向电隔离(绝缘)。此可包含绝缘、半导电及导电的材料中的一或多者，并且无论如何，可促进导电层22在成品电路系统构造中相对于彼此短路。实例绝缘材料为SiO2、Si3N4、Al2O3及未掺杂多晶硅中的一或多者。在此文献中，“未掺杂”是这样的材料：在所述材料中具有从0个原子/cm3到1×1012个原子/cm3的导电性增加杂质的原子。在此文献中，“掺杂”是其中具有超过1×1012个原子/cm3的导电性增加杂质的原子的材料，且“导电掺杂”是其中具有至少1×1018个原子/cm3的导电性增加杂质的原子的材料。中介材料57可包含贯穿阵列通孔(未展示)。
在一个实施例中且如所展示，导电的材料48的形成发生在第一区(图22及23)，而不是关于第二区70(图27)中的第二垂直堆叠18*。因此，在一个实施例中，在第二区70中的所得第二垂直堆叠18*包括上部分18U，其包括交替第一绝缘层20及第二绝缘层22(例如，在图27中层22是绝缘的)。第二垂直堆叠18*的下部分18L包括：
在导体层(例如，16)的导体材料(例如，17)的正上方的最下绝缘体层(例如，20z)；
在最下绝缘体层的正上方的包括多晶硅的第一材料(例如，77)；
在包括多晶硅的第一材料的正上方的绝缘体材料(例如，层20x的24)；及
在绝缘体材料的正上方的包括多晶硅的第二材料(例如，47)。
如本文关于其它实施例展示及/或描述的任何其它属性或方面可在参考以上实施例所展示及描述的实施例中使用。
在一个实施例中，一种用于形成包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)的方法包括：将垂直延伸沟道材料串(例如，53)形成为包括垂直交替第一层(例如，20*)及第二层(例如，22*)的堆叠(例如，18*，而不管是否包括导体层16、上部分18U、下部分18L及/或牺牲支柱60)。第一层的材料(例如，26或48)与第二层的材料(例如，24)具有不同成分。形成衬垫(例如，90)，其在第一层中的一者中及在第二层中的一者中的沟道材料串中的个别者的横向外侧。各向同性地蚀刻所述衬垫以在所述一个第一层之上的所述一个第二层中形成空隙空间(例如，75)。所述空隙空间中的个别者横向地在所述个别沟道材料串与所述一个第二层中的所述第二层材料之间。抵靠所述一个第一层中的所述沟道材料串的所述沟道材料的侧壁形成导电掺杂半导电材料(例如，42)，且其向上延伸到所述一个第二层中的所述空隙空间中。加热所述导电掺杂半导电材料以使其中的导电性增加的掺杂剂从所述空隙空间横向扩散到横向邻近的沟道材料中并且向上到在所述空隙空间之上的沟道材料中。可使用如本文关于其它实施例展示及/或描述的任何其它属性或方面。
替代实施例构造可由上文描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖与制造方法无关的存储器阵列。然而，此类存储器阵列可具有如本文在方法实施例中描述的任何属性。同样地，上文描述的方法实施例可并入、形成及/或具有关于装置实施例描述的任何属性。
在一个实施例中，集成电路系统(例如，10)(其包括含有存储器单元(例如，56)串(例如，46)的存储器阵列(例如，12))包括横向间隔的存储器块(例如，58)，所述存储器块个别地包括第一垂直堆叠18*(例如，图22及23的第一垂直堆叠)，第一垂直堆叠18*包括交替绝缘层(例如，20*)及导电层(例如，22*)，存储器单元(例如，56)串(例如，49)包括延伸穿过绝缘层及导电层的沟道材料串(例如，53)。导电层个别地包括水平拉长导电线(例如，29)。第二垂直堆叠(例如，在第二区70中的18*)在第一垂直堆叠旁边。第二垂直堆叠包括上部分(例如，18U)及下部分(例如，18L)。上部包括交替第一绝缘层20及第二绝缘层22(例如，在图27中为绝缘的层22)。下部分包括：
在导体层(例如，16)的导体材料(例如，17)的正上方的最下绝缘体层(例如，20z)；
在最下绝缘体层的正上方的包括多晶硅的第一材料(例如，77)；
在包括多晶硅的第一材料的正上方的绝缘体材料(例如，层20x的24)；及
在绝缘体材料的正上方的包括多晶硅的第二材料(例如，47)。
在一个实施例中，包括多晶硅的第一材料及包括多晶硅的第二材料相对于彼此具有相同成分。在一个实施例中，包括多晶硅的第一材料由未掺杂多晶硅组成或基本上由未掺杂多晶硅组成。在一个实施例中，包括多晶硅的第一材料由导电掺杂多晶硅组成或基本上由导电掺杂多晶硅组成。在一个实施例中，包括多晶硅的第二材料由未掺杂多晶硅组成或基本上由未掺杂多晶硅组成。在一个实施例中，包括多晶硅的第二材料由导电掺杂多晶硅组成或基本上由导电掺杂多晶硅组成。在一个实施例中，绝缘体材料及最下绝缘体材料的材料相对于彼此具有相同成分。在一个实施例中，相同成分包括二氧化硅、由二氧化硅组成或基本上由二氧化硅组成。可使用如本文关于其它实施例展示及/或描述的任何其它属性或方面。
在一个实施例中，集成电路系统(例如，10)(其包括含有存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12))包括横向间隔的存储器块(例如，56)，所述存储器块个别地包括垂直堆叠(例如18*)，所述垂直堆叠包括交替绝缘层(例如，20*)及导电层(例如，22*)，存储器单元(例如，56)串(例如，49)包括延伸穿过绝缘层及导电层的沟道材料串(例如，53)。导电层个别地包括水平拉长导电线(例如，29)。紧接在处于导电层中的最下者中的水平拉长导电线29之下的绝缘材料(例如，24)包括在垂直横截面(例如，图23、26)中的沟道材料串中的个别者的每一侧上的折曲(jog)表面(例如，图26中的95)。在此文献中，“折曲表面”由与在紧接在折曲表面之上及之下的表面相比在方向上[至少15°]的突然变化来表征及定义。在一个实施例中，折曲表面包括为水平的一部分(例如，图26中的97)，且在一个此实施例中其为完全水平。可使用如本文关于其它实施例展示及/或描述的任何其它属性或方面。
本发明的方法实施例可由于空隙空间75中向上延伸的材料42而导致沟道材料36中更大的导电性掺杂。
以上处理或构造可被认为是相对于组件的阵列，所述组件形成为在下伏基础衬底之上或作为其部分的此类组件的单个堆叠或单个平台或形成在所述单个堆叠或单个平台内(尽管如此，单个堆叠/平台可具有多个层)。用于操作或存取阵列内的此类组件的控制电路系统及/或其它外围电路系统也可在任何地方形成为完成构造的部分，并且在一些实施例中，可在阵列下方(例如，阵列下CMOS)。无论如何，可在图式中所展示或上文描述的堆叠/平台之上及/或之下提供或制造一或多个额外此类堆叠/平台。此外，组件的阵列在不同堆叠/平台中可相对于彼此相同或不同，且不同堆叠/平台可相对于彼此具有相同厚度或不同厚度。可在垂直紧邻堆叠/平台之间提供中介结构(例如，额外电路系统及/或电介质层)。此外，不同堆叠/平台可相对于彼此电耦合。可单独地并循序地(例如，一者在另一者之上)制造多个堆叠/平台，或者可基本上同时制造两个或更多个堆叠/平台。
上文论述的组合件及结构可用于集成电路/电路系统中并且可并入电子系统中。此类电子系统可用在例如存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块及专用模块中，并且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一者，举例来说(例如)照相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
在此文献中，除非另有指示，否则“竖向”、“较高”、“上”、“下”、“顶部”、“在……顶上”、“底部”、“之上”、“之下”、“下方”、“下面”、“向上”及“向下”通常是参照垂直方向。“水平”是指沿主衬底表面的大体方向(即，在10度内)，并且可为相对于制造期间处理衬底的方向，且垂直是大体上正交于水平的方向。引用“完全水平”是指沿主衬底表面的方向(即，与主衬底表面无角度)，并且可为相对于制造期处理衬底的方向。此外，本文所使用的“垂直”及“水平”通常是相对于彼此垂直的方向，并且独立于衬底在三维空间中的定向。另外，“竖向延伸的”及“竖向地延伸”是指与完全水平在角度上至少相隔45°的方向。此外，关于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”及类似者是参考操作中电流在源极/漏极区之间流动所沿的晶体管的沟道长度的定向。针对双极结型晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”及“水平延伸的”及类似者是参考操作中电流在发射极与集电极之间流动所沿的基极长度的定向。在一些实施例中，竖向地延伸的任何组件、特征及/或区垂直地延伸或在垂直的10°内延伸。
此外，“正上方”、“正下方”及“正下面”需要所陈述的两个区/材料/组件相对于彼此至少一些横向重叠(即，水平地)。此外，使用前面不加“正”的“之上”仅要求在所陈述区/材料/组件的其它部分之上的某一部分在竖向上位于其它部分的外部(即，与所陈述的两个区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面不加“正”的“之下”及“下面”仅仅要求在所陈述区/材料/组件的其它部分之下/下面的一些部分在竖向上位于其它部分的内部(即，与所陈述的两个区/材料/组件是否存在任何横向重叠无关)。
本文所描述的材料、区及结构中的任何者可为均质的或非均质的，并且无论如何在所述材料、区及结构中的任何者覆叠的任何材料上方可为连续或不连续的。在一或多个实例成分经提供用于任何材料的情况下，所述材料可包括此一或多种成分、基本上由此一或多种成分组成或由此一或多种成分组成。此外，除非另有说明，否则每一材料可使用任何合适现有或未来开发的技术形成，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子注入是实例。
另外，“厚度”本身(没有前置方向形容词)经定义为垂直地穿过给定材料或区与具有不同成分的紧邻材料或紧邻区的最接近表面的平均直线距离。另外，本文所描述的各种材料或区可具有大体上恒定厚度或可变厚度。如果具有可变厚度，那么除非另有指示，否则厚度是指平均厚度，并且由于厚度可变，此材料或区将具有某个最小厚度及某个最大厚度。如本文所使用，“不同成分”仅要求所陈述的两个材料或区的可能彼此直接抵靠的那些部分在化学上及/或在物理上是不同的(例如如果此类材料或区不是均质的)。如果所陈述的两个材料或区不是彼此直接抵靠，那么“不同成分”仅要求所陈述的两个材料或区中彼此最接近的那些部分在化学上及/或在物理上是不同的(如果此材料或区不是均质的)。在此文献中，当材料、区或结构相对于彼此至少存在某种物理触碰接触时，所陈述材料、区或结构“直接抵靠”彼此。相反，前面未加“正”的“上方”、“上”、“邻近”、“沿”及“抵靠”涵盖“直接抵靠”以及其中中介材料、区或结构导致所陈述材料、区或结构相对于彼此无物理触碰接触的构造。
在本文中，如果在正常操作中电流能够从一个区-材料-组件连续地流动到另一区-材料-组件，并且当产生足够亚原子正及/或负电荷时，主要通过亚原子正及/或负电荷的移动来实现所述流动，那么区-材料-组件相对于彼此“电耦合”。另一电子组件可在区-材料-组件之间并且电耦合到区-材料-组件。相反，当区-材料-组件被称为“直接电耦合”时，在直接电耦合的区-材料-组件之间无中介电子组件(例如，无二极管、晶体管、电阻器、换能器、开关、保险丝等)。
在此文献中对“行”及“列”的任何使用是为方便将特征的一个系列或定向与特征的另一系列或定向区别以及沿其已形成或可形成组件。关于与功能无关的任何系列的区、组件及/或特征同义地使用“行”及“列”。无论如何，行可以相对于彼此是直的及/或弯曲的及/或平行的及/或不平行的，列也可如此。此外，行及列可以90°或以一或多个其它角度(即，不同于直角)相对于彼此相交。
本文中的导电/导体/导电的材料中的任何者的成分可为金属材料及/或导电掺杂的半导电/半导体/半导电的材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金以及任何一或多种导电金属化合物中的任何一者或组合。
在本文中，关于蚀刻、蚀刻的、移除、移除的、沉积的、形成的及/或形成的“选择性”的任何使用是一种所陈述材料相对于另一种所陈述材料以按体积计至少2:1的速率如此作用的行为。此外，选择性沉积、选择性生长或选择性形成的任何使用是指针对沉积、生长或形成的至少前75埃，相对于另一种所陈述材料以按体积计至少2:1的速率沉积、生长或形成一种材料。
除非另外指示，否则本文中“或”的使用涵盖两者中的任一者及两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：将垂直延伸的沟道材料串形成为包括垂直交替第一层及第二层的堆叠。所述第一层的材料与所述第二层的材料具有不同成分。在所述第一层中的一者中及在所述第二层中的一者中的所述沟道材料串中的个别者的横向外侧形成衬垫。各向同性地蚀刻所述衬垫以在所述第一层之上的所述一个第二层中形成空隙空间。所述空隙空间中的个别者横向地在所述个别沟道材料串与所述一个第二层中的所述第二层材料之间。抵靠在所述一个第一层中的所述沟道材料串的所述沟道材料的侧壁形成导电掺杂半导电材料，且其向上延伸到所述一个第二层中的所述空隙空间中。加热所述导电掺杂半导电材料以使其中的导电性增加的掺杂剂从所述空隙空间横向扩散到横向邻近的所述沟道材料中并且向上扩散到所述空隙空间之上的所述沟道材料中。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：在衬底上形成包括导体材料的导体层。形成堆叠的下部分，其将包括在所述导体层之上垂直交替的第一层及第二层。所述堆叠包括横向间隔的存储器块区。所述第一层的材料与所述第二层的材料具有不同成分。在所述下部分中的所述第一层中的最下者包括牺牲材料。在所述下部分之上形成所述堆叠的上部分的所述垂直交替的第一层及第二层，并形成穿过所述上部分到所述下部分中的所述牺牲材料的沟道开口。在所述牺牲材料横向侧的所述沟道开口中的个别者中形成衬垫。所述衬垫在所述牺牲材料之上向上延伸。在所述沟道开口中形成沟道材料串，所述沟道材料串延伸穿过所述上部分中的所述第一层及所述第二层到所述下部分中的所述最下第一层。所述沟道材料串中的个别者在所述衬垫中的个别者的横向内部。将水平拉长沟槽形成到所述堆叠中，所述沟槽个别地在所述存储器块区中的横向紧邻者之间并延伸到所述最下第一层。穿过所述沟槽从所述最下第一层各向同性地蚀刻所述牺牲材料以暴露所述衬垫。各向同性地蚀刻所述经暴露衬垫，以在所述最下第一层之上形成空隙空间，所述空隙空间个别地横向在所述个别沟道材料串与所述第二层材料之间，所述第二层材料在紧接在所述上部分中的所述最下第一层之下的所述第二层中。抵靠所述沟道材料串的所述沟道材料的侧壁形成导电掺杂半导电材料，所述导电掺杂半导电材料将所述个别沟道材料串的沟道材料与所述导体层的所述导体材料直接电耦合在一起。所述导电掺杂半导电材料向上延伸到所述空隙空间中。加热所述导电掺杂半导电材料以使其中的导电性增加的掺杂剂从所述空隙空间横向扩散到横向邻近的沟道材料中并且向上扩散到所述空隙空间之上的沟道材料中。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：在衬底上形成包括导体材料的导体层。形成堆叠的下部分，其将包括在所述导体层之上垂直交替的第一层及第二层。所述堆叠包括横向间隔的存储器块区。所述第一层的材料与所述第二层的材料具有不同成分。在所述下部分中的所述第一层中的最下者包括牺牲材料。在所述下部分中形成支柱，所述支柱个别地水平地位于将形成个别沟道材料串的地方。所述支柱中的个别者包括横向内材料及在所述横向内材料的横向外部的衬垫。所述衬垫在所述牺牲材料之上向上延伸。在所述下部分及所述支柱之上形成所述堆叠的上部分的垂直交替的第一层及第二层。将沟道开口形成到所述堆叠中，所述沟道开口个别地延伸到所述个别支柱。通过所述沟道开口移除所述支柱的所述横向内材料，以将所述沟道开口更深地延伸到所述堆叠中。在所述延伸沟道开口中的个别者中及在其中源自所述移除的空隙中以及在所述衬垫中的个别者的横向内部形成所述沟道材料串中的个别者。将水平拉长沟槽形成到所述堆叠中，所述沟槽个别地在所述存储器块区中的横向紧邻者之间并延伸到所述最下第一层。穿过所述沟槽从所述最下第一层各向同性地蚀刻所述牺牲材料以暴露所述衬垫。各向同性地蚀刻所述经暴露衬垫，以在所述最下第一层之上形成空隙空间，所述空隙空间个别地横向在所述个别沟道材料串与所述第二层材料之间，所述第二层材料在紧接在所述上部分中的所述最下第一层之下的所述第二层中。抵靠所述沟道材料串的所述沟道材料的侧壁形成导电掺杂半导电材料，所述导电掺杂半导电材料将所述个别沟道材料串的沟道材料与所述导体层的导体材料直接电耦合在一起。所述导电掺杂半导电材料向上延伸到所述空隙空间中。加热所述导电掺杂半导电材料以使其中的导电性增加的掺杂剂从所述空隙空间横向扩散到横向邻近的沟道材料中并且向上扩散到所述空隙空间之上的沟道材料中。
在一些实施例中，包括存储器阵列的集成电路系统包括：存储器单元串，所述存储器单元串包括横向间隔的存储器块，其个别地包括第一垂直堆叠，所述第一垂直堆叠包括交替的绝缘层及导电层。存储器单元串包括延伸穿过所述绝缘层及所述导电层的沟道材料串。所述导电层个别地包括水平拉长导电线。第二垂直堆叠在所述第一垂直堆叠旁边。所述第二垂直堆叠包括上部分及下部分。所述上部包括交替的第一绝缘层及第二绝缘层。所述下部分包括最下绝缘体层，其在导体层的导体材料正上方。包括多晶硅的第一材料在所述最下绝缘体层的正上方。绝缘体材料在所述包括多晶硅的第一材料正上方。包括多晶硅的第二材料在所述绝缘体材料的正上方。
在一些实施例中，包括存储器阵列的集成电路系统包括：存储器单元串，所述存储器单元串包括横向间隔的存储器块，其个别地包括垂直堆叠，所述垂直堆叠包括交替的绝缘层及导电层。存储器单元串包括延伸穿过所述绝缘层及所述导电层的沟道材料串。所述导电层个别地包括水平拉长导电线。紧接在所述导电层中的最下者中的所述水平拉长导电线之下的绝缘材料包括在垂直横截面中的所述沟道材料串中的个别者的每一侧上的折曲表面。
根据法规，本文揭示的主题已经或多或少特定关于结构及方法特征用语言描述。然而，应理解，权利要求书不限于所展示及描述的特定特征，因为本文揭示的构件包括实例实施例。因此，权利要求书应被赋予字面意义上的全部范围，并根据等效物原则进行适当解释。

Claims (39)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
将垂直延伸的沟道材料串形成为包括垂直交替的第一层及第二层的堆叠，所述第一层的材料与所述第二层的材料具有不同成分；
在所述第一层中的一者中及在所述第二层中的一者中的所述沟道材料串中的个别者的横向外侧形成衬垫；
各向同性地蚀刻所述衬垫以在所述第一层之上的所述一个第二层中形成空隙空间，所述空隙空间中的个别者横向地在所述个别沟道材料串与所述一个第二层中的所述第二层材料之间；
抵靠在所述一个第一层中的所述沟道材料串的所述沟道材料的侧壁形成导电掺杂半导电材料，且其向上延伸到所述一个第二层中的所述空隙空间中；及
加热所述导电掺杂半导电材料以使其中的导电性增加的掺杂剂从所述空隙空间横向扩散到横向邻近的所述沟道材料中并且向上扩散到所述空隙空间之上的所述沟道材料中。
2.根据权利要求1所述的方法，其中所述衬垫是绝缘的。
3.根据权利要求1所述的方法，其中所述衬垫是导电的。
4.根据权利要求1所述的方法，其中所述衬垫是半导电的。
5.根据权利要求1所述的方法，其中所述衬垫包括氮化物。
6.根据权利要求5所述的方法，其中所述衬垫基本上由所述氮化物组成或由所述氮化物组成。
7.根据权利要求1所述的方法，其中所述衬垫包括氧化物。
8.根据权利要求5所述的方法，其中所述衬垫基本上由所述氧化物组成或由所述氧化物组成。
9.根据权利要求1所述的方法，其包括形成衬垫以个别地延伸到所述个别沟道材料串的正下方。
10.根据权利要求9所述的方法，其中在成品构造中，所述衬垫个别地延伸到所述个别沟道材料串的正下方。
11.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体层；
形成堆叠的下部分，其将包括在所述导体层之上垂直交替的第一层及第二层，所述堆叠包括横向间隔的存储器块区，所述第一层的材料与所述第二层的材料具有不同成分，在所述下部分中的所述第一层中的最下者包括牺牲材料；
在所述下部分之上形成所述堆叠的上部分的所述垂直交替的第一层及第二层，并形成穿过所述上部分到所述下部分中的所述牺牲材料的沟道开口；
在所述牺牲材料横向侧的所述沟道开口中的个别者中形成衬垫，所述衬垫在所述牺牲材料之上向上延伸；
在所述沟道开口中形成沟道材料串，所述沟道材料串延伸穿过所述上部分中的所述第一层及所述第二层到所述下部分中的所述最下第一层，所述沟道材料串中的个别者在所述衬垫中的个别者的横向内部；
将水平拉长沟槽形成到所述堆叠中，所述沟槽个别地在所述存储器块区中的横向紧邻者之间并延伸到所述最下第一层；
穿过所述沟槽从所述最下第一层各向同性地蚀刻所述牺牲材料以暴露所述衬垫；各向同性地蚀刻所述经暴露衬垫，以在所述最下第一层之上形成空隙空间，所述空隙空间个别地横向在所述个别沟道材料串与所述第二层材料之间，所述第二层材料在紧接在所述上部分中的所述最下第一层之下的所述第二层中；
抵靠所述沟道材料串的所述沟道材料的侧壁形成导电掺杂半导电材料，所述导电掺杂半导电材料将所述个别沟道材料串的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起，所述导电掺杂半导电材料向上延伸到所述空隙空间中；及
加热所述导电掺杂半导电材料以使其中的导电性增加的掺杂剂从所述空隙空间横向扩散到横向邻近的所述沟道材料中并且向上扩散到在所述空隙空间之上的所述沟道材料中。
12.根据权利要求11所述的方法，其中所述衬垫具有在所述下部分中的相应顶部。
13.根据权利要求11所述的方法，其包括在形成所述导电掺杂半导电材料之前移除所述导体层之上的所述衬垫的所有材料。
14.根据权利要求11所述的方法，其包括将所述衬垫的材料留在所述导体层中，并在其正上方形成所述导电掺杂半导电材料。
15.根据权利要求11所述的方法，其包括：
在形成所述导电掺杂半导电材料之前，移除所述导体层之上的所述衬垫的所有材料；及
将所述衬垫的材料留在所述导体层中，并在其正上方形成所述导电掺杂半导电材料。
16.根据权利要求11所述的方法，其中所述衬垫在形成所述堆叠的所述上部分之前形成。
17.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体层；
形成堆叠的下部分，其将包括在所述导体层之上垂直交替的第一层及第二层，所述堆叠包括横向间隔的存储器块区，所述第一层的材料与所述第二层的材料具有不同成分，在所述下部分中的所述第一层中的最下者包括牺牲材料；
在所述下部分中形成支柱，所述支柱个别地水平地位于将形成个别沟道材料串的地方，所述支柱中的个别者包括横向内材料及在所述横向内材料的横向外部的衬垫，所述衬垫在所述牺牲材料之上向上延伸；
在所述下部分及所述支柱之上形成所述堆叠的上部分的所述垂直交替的第一层及第二层；
将沟道开口形成到所述堆叠中，所述沟道开口个别地延伸到所述个别支柱；
通过所述沟道开口移除所述支柱的所述横向内材料，以将所述沟道开口更深地延伸到所述堆叠中；
在所述延伸沟道开口中的个别者中及在其中源自所述移除的空隙中以及在所述衬垫中的个别者的横向内部形成所述沟道材料串中的个别者；
将水平拉长沟槽形成到所述堆叠中，所述沟槽个别地在所述存储器块区中的横向紧邻者之间并延伸到所述最下第一层；
穿过所述沟槽从所述最下第一层各向同性地蚀刻所述牺牲材料以暴露所述衬垫；各向同性地蚀刻所述经暴露衬垫，以在所述最下第一层之上形成空隙空间，所述空隙空间个别地横向在所述个别沟道材料串与所述第二层材料之间，所述第二层材料在紧接在所述上部分中的所述最下第一层之下的所述第二层中；
抵靠所述沟道材料串的所述沟道材料的侧壁形成导电掺杂半导电材料，所述导电掺杂半导电材料将所述个别沟道材料串的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起，所述导电掺杂半导电材料向上延伸到所述空隙空间中；及
加热所述导电掺杂半导电材料以使其中的导电性增加的掺杂剂从所述空隙空间横向扩散到横向邻近的所述沟道材料中并且向上扩散到所述空隙空间之上的所述沟道材料中。
18.根据权利要求17所述的方法，其中所述衬垫具有在所述下部分中的相应顶部。
19.根据权利要求17所述的方法，其包括形成所述衬垫以个别地延伸到所述横向内材料的正下方。
20.根据权利要求17所述的方法，其包括在形成所述导电掺杂半导电材料之前移除所述导体层之上的所述衬垫的所有材料。
21.根据权利要求17所述的方法，其包括将所述衬垫的材料留在所述导体层中，并在其正上方形成所述导电掺杂半导电材料。
22.根据权利要求21所述的方法，其中留下的所述衬垫材料在垂直横截面上为向上开口的容器形状。
23.根据权利要求17所述的方法，其包括：
在形成所述导电掺杂半导电材料之前，移除所述导体层之上的所述衬垫的所有材料；及
将所述衬垫的材料留在所述导体层中，并在其正上方形成所述导电掺杂半导电材料。
24.一种包括含有存储器单元串的存储器阵列的集成电路系统，其包括：
横向间隔的存储器块，其个别地包括第一垂直堆叠，所述第一垂直堆叠包括交替绝缘层及导电层，存储器单元串包括延伸穿过所述绝缘层及所述导电层的沟道材料串，所述导电层个别地包括水平拉长导电线；及
第二垂直堆叠，其在所述第一垂直堆叠旁边，所述第二垂直堆叠包括上部分及下部分，所述上部分包括交替的第一绝缘层及第二绝缘层，所述下部分包括：
最下绝缘体层，其在导体层的导体材料正上方；
包括多晶硅的第一材料，其在所述最下绝缘体层的正上方；
绝缘体材料，其在所述包括多晶硅的第一材料的正上方；及
包括多晶硅的第二材料，其在所述绝缘体材料的正上方。
25.根据权利要求24所述的集成电路系统，其中所述包括多晶硅的第一材料及所述包括多晶硅的第二材料相对于彼此具有相同成分。
26.根据权利要求24所述的集成电路系统，其中所述包括多晶硅的第一材料由未掺杂多晶硅组成或基本上由未掺杂多晶硅组成。
27.根据权利要求24所述的集成电路系统，其中所述包括多晶硅的第一材料由导电掺杂多晶硅组成或基本上由导电掺杂多晶硅组成。
28.根据权利要求24所述的集成电路系统，其中所述包括多晶硅的第二材料由未掺杂多晶硅组成或基本上由未掺杂多晶硅组成。
29.根据权利要求24所述的集成电路系统，其中所述包括多晶硅的第二材料由导电掺杂多晶硅组成或基本上由导电掺杂多晶硅组成。
30.根据权利要求24所述的集成电路系统，其中所述绝缘体材料及所述最下绝缘体材料的材料相对于彼此具有相同成分。
31.根据权利要求30所述的集成电路系统，其中所述相同成分包括二氧化硅。
32.根据权利要求31所述的集成电路系统，其中所述相同成分由未掺杂二氧化硅组成或基本上由未掺杂二氧化硅组成。
33.根据权利要求24所述的集成电路系统，其中，
所述包括多晶硅的第一材料及所述包括多晶硅的第二材料相对于彼此具有相同成分；及
所述绝缘体材料及所述最下绝缘体材料的材料相对于彼此具有相同成分，所述成分是与所述包括多晶硅的第一材料及所述第二材料的成分不同的成分。
34.根据权利要求24所述的集成电路系统，其中所述第一垂直堆叠包括：
绝缘材料，其紧接在所述导电层中的最下者中的所述水平拉长导电线之下；且
所述绝缘材料包括在垂直横截面中的所述沟道材料串中的个别者的每一侧上的折曲表面。
35.根据权利要求34所述的集成电路系统，其中所述折曲表面包含为水平的部分。
36.根据权利要求35所述的集成电路系统，其中所述部分完全水平。
37.一种包括含有存储器单元串的存储器阵列的集成电路系统，其包括：
横向间隔的存储器块，其个别地包括垂直堆叠，所述垂直堆叠包括交替的绝缘层及导电层，存储器单元串包括延伸穿过所述绝缘层及所述导电层的沟道材料串，所述导电层个别地包括水平拉长导电线；及
绝缘材料，其紧接在所述导电层中的最下者中的所述水平拉长导电线之下，所述绝缘材料包括在垂直横截面中的所述沟道材料串中的个别者的每一侧上的折曲表面。
38.根据权利要求37所述的集成电路系统，其中所述折曲表面包含为水平的部分。
39.根据权利要求38所述的集成电路系统，其中所述部分完全水平。
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