CN113937105A - 包括存储器单元串的存储器阵列及用于形成存储器阵列的方法 - Google Patents

包括存储器单元串的存储器阵列及用于形成存储器阵列的方法 Download PDF

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Abstract

本申请涉及包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法。一种包括存储器单元串的存储器阵列包括位于下部堆叠上方的上部堆叠。所述下部堆叠包括竖直交替的下部导电层和下部绝缘层。所述上部堆叠包括竖直交替的上部导电层和上部绝缘层。中间层竖直地位于所述上部堆叠与所述下部堆叠之间。所述中间层至少主要是多晶硅并且具有与所述中间层正上方的所述上部导电层和所述上部绝缘层的组成不同的组成以及与所述中间层正下方的所述下部导电层和所述下部绝缘层的组成不同的组成。存储器单元的沟道材料串延伸穿过所述上部堆叠、所述中间层和所述下部堆叠。公开了其它结构和方法。

Description

包括存储器单元串的存储器阵列及用于形成存储器阵列的 方法
技术领域
本文公开的实施例涉及存储器阵列及用于形成存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统，并且在计算机系统中用于存储数据。存储器可以被制造在一或多个单个存储器单元阵列中。存储器单元可以使用数字线(其也可以称为位线、数据线或感测线)和存取线(其也可以称为字线)写入或读取。感测线可以沿着阵列的列导电地互连存储器单元，而存取线可以沿着阵列的行导电地互连存储器单元。可以通过感测线与存取线的组合来唯一地寻址每个存储器单元。
存储器单元可以是易失性的、半易失性的或非易失性的。非易失性存储器单元可以在没有电力的情况下将数据存储延长的时间段。非易失性存储器通常规定为具有至少约10年的保持时间的存储器。易失性存储器耗散并因此被刷新/重写以维持数据存储。易失性存储器可以具有毫秒或更少的保持时间。无论如何，存储器单元被配置为将存储器保持或存储在至少两个不同的可选状态中。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些单个存储器单元可以被配置为存储两个以上的电平或状态的信息。
场效应晶体管是可以用在存储器单元中的一种类型的电子部件。这些晶体管包括一对导电源极/漏极区域，其间具有半导电沟道区域。导电栅极与沟道区相邻并通过薄栅极绝缘体与沟道区域分离。向栅极施加适当的电压允许电流通过沟道区域从源极/漏极区域中的一个流到另一个。当从栅极移除电压时，很大程度上防止电流流过沟道区域。场效应晶体管还可以包含附加结构，例如作为栅极绝缘体与导电栅极之间的栅极构造的一部分的可逆可编程电荷存储区域。
快闪存储器是一种类型的存储器并且在现代计算机和装置中具有多种用途。例如，现代个人计算机可以将BIOS存储在快闪存储器芯片上。作为另一个实例，对于计算机和其它装置而言，在固态驱动器中利用快闪存储器来代替常规的硬盘驱动器变得越来越普遍。作为又一实例，快闪存储器在无线电子装置中很流行，因为它使得制造商能够在他们变得标准化时支持新的通信协议，并提供远程升级装置以增强特征的能力。
NAND可以是集成快闪存储器的基本架构。NAND单元单位包括串联耦合到存储器单元的串联组合(所述串联组合通常称为NAND串)的至少一个选择装置。NAND架构可以被配置为三维布置，其包括单独包括可逆可编程竖直晶体管的竖直堆叠存储器单元。可以在竖直堆叠存储器单元下方形成控制或其它电路系统。其它易失性或非易失性存储器阵列架构也可以包括单独地包括晶体管的竖直堆叠存储器单元。
存储器阵列可以布置在存储器页面、存储器块和部分块(例如，子块)以及存储器平面中，例如，如美国专利申请公开案第2015/0228651号、第2016/0267984号和第2017/0140833号中的任一个中所示和描述。存储器块可以至少部分地限定竖直堆叠存储器单元的单个字线层级中的单个字线的纵向轮廓。与这些字线的连接可以在竖直堆叠存储器单元阵列的末端或边缘处的所谓“梯级结构(stair-step structure)”中发生。阶梯结构包含单个“梯级”(也称为“阶状部”或“阶梯”)，其限定单个字线的接触区域，在该接触区域上，竖直延伸的导电通孔接触以提供对字线的电存取。
发明内容
本公开的一个实施例提供了一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在下部堆叠上方形成上部堆叠，所述下部堆叠包括竖直交替的下部第一层和下部第二层，所述上部堆叠包括竖直交替的上部第一层和上部第二层，中间层竖直地位于所述上部堆叠与所述下部堆叠之间，下部沟道开口延伸穿过所述中间层以及所述下部第一层和所述下部第二层，所述下部沟道开口中在所述中间层中以及在所述下部第一层和所述下部第二层中具有牺牲材料，所述中间层为(a)、(b)和(c)中的至少一项，其中：(a)：厚度大于所述中间层正上方的所述上部第一层的厚度和所述上部第二层的厚度，并且大于所述中间层正下方的所述下部第一层的厚度和所述下部第二层的厚度；(b)：至少主要是多晶硅并且具有与所述中间层正上方的所述上部第一层和所述上部第二层的组成不同的组成以及与所述中间层正下方的所述下部第一层和所述下部第二层的组成不同的组成；以及(c)：至少主要是导电的，并且具有与所述中间层正上方的所述上部第一层和所述上部第二层的所述组成不同的组成以及与所述中间层正下方的所述下部第一层和所述下部第二层的所述组成不同的组成；形成穿过所述上部第一层和所述上部第二层到达所述中间层的上部沟道开口，所述上部沟道开口中的单个上部沟道开口延伸到所述下部沟道开口中的单个下部沟道开口中的牺牲材料；以及通过所述上部沟道开口从所述单个下部沟道开口中移除所述牺牲材料，随后在所述上部沟道开口和所述下部沟道开口中形成沟道材料串。
本公开的另一个实施例提供了一种包括存储器单元串的存储器阵列，其包括：在下部堆叠上方的上部堆叠，所述下部堆叠包括竖直交替的下部导电层和下部绝缘层，所述上部堆叠包括竖直交替的上部导电层和上部绝缘层；竖直地位于所述上部堆叠与所述下部堆叠之间的中间层，所述中间层至少主要是多晶硅，并且具有与所述中间层正上方的所述上部导电层和所述上部绝缘层的组成不同的组成，并且具有与所述中间层正下方的所述下部导电层和所述下部绝缘层的组成不同的组成；以及存储器单元的沟道材料串，所述存储器单元的沟道材料串延伸穿过所述上部堆叠、所述中间层和所述下部堆叠。
本公开的又一实施例提供了一种包括存储器单元串的存储器阵列，其包括：在下部堆叠上方的上部堆叠，所述下部堆叠包括竖直交替的下部导电层和下部绝缘层，所述上部堆叠包括竖直交替的上部导电层和上部绝缘层；竖直地位于所述上部堆叠与所述下部堆叠之间的中间层，所述中间层至少主要是导电的，并且具有与所述中间层正上方的所述上部导电层的组成不同的组成，并且具有与所述中间层正下方的所述下部导电层的组成不同的组成；以及存储器单元的沟道材料串，所述存储器单元的沟道材料串延伸穿过所述上部堆叠、所述中间层和所述下部堆叠。
本公开的再一实施例提供了一种包括存储器单元串的存储器阵列，其包括：在下部堆叠上方的上部堆叠，所述下部堆叠包括竖直交替的下部导电层和下部绝缘层，所述上部堆叠包括竖直交替的上部导电层和上部绝缘层；中间层，所述中间层竖直地位于所述上部堆叠与所述下部堆叠之间；以及存储器单元的沟道材料串，所述存储器单元的沟道材料串延伸穿过所述上部堆叠、所述中间层和所述下部堆叠；所述上部堆叠中的所述沟道材料串中的单个沟道材料串的部分具有平均纵向轴线，所述平均纵向轴线与所述下部堆叠中的所述单个沟道材料串的所述部分的平均纵向轴线成角度。
本公开的再一实施例提供了一种包括存储器单元串的存储器阵列，其包括：在下部堆叠上方的上部堆叠，所述下部堆叠包括竖直交替的下部导电层和下部绝缘层，所述上部堆叠包括竖直交替的上部导电层和上部绝缘层；竖直地位于所述上部堆叠与所述下部堆叠之间的中间层，所述中间层为(a)、(b)和(c)中的至少一项，其中：(a)：厚度大于所述中间层正上方的所述上部导电层的厚度和所述上部绝缘层的厚度，并且大于所述中间层正下方的所述下部导电层的厚度和所述下部绝缘层的厚度；(b)：至少主要是多晶硅并且具有与所述中间层正上方的所述上部导电层和所述上部绝缘层的组成不同的组成以及与所述中间层正下方的所述下部导电层和所述下部绝缘层的组成不同的组成；以及(c)：至少主要是导电的，并且具有与所述中间层正上方的所述上部导电层的所述组成不同的组成，并且具有与所述中间层正下方的所述下部导电层的所述组成不同的组成；以及存储器单元的沟道材料串，所述存储器单元的沟道材料串延伸穿过所述上部堆叠、所述中间层和所述下部堆叠；所述上部堆叠中的所述沟道材料串中的单个沟道材料串的部分具有平均纵向轴线，所述平均纵向轴线与所述下部堆叠中的所述单个沟道材料串的所述部分的平均纵向轴线成角度。
附图说明
图1是根据本发明的实施例的工艺中的衬底的一部分的示意性截面图，并且沿图2中的线1-1截取。
图2是沿图1中的线2-2截取的示意性截面图。
图3是图1和2的一部分的放大图。
图4至20是根据本发明的一些实施例的工艺中的图1至3的构造或其部分的示意性顺序截面图、展开图、放大图和/或局部图。
图21示出了本发明的替代实例性方法和/或结构实施例。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列的方法，该存储器阵列例如NAND或在阵列下面可以具有至少一些外围控制电路系统的其它存储器单元(例如，CMOS阵列下(CMOS-under-array))。本发明的实施例涵盖所谓的“后栅极”或“取代栅极”处理、所谓的“前栅极”处理，以及与何时形成晶体管栅极无关的现存的或将来开发的其它处理。本发明的实施例还涵盖独立于制造方法的存储器阵列(例如，NAND架构)。参考图1至20描述第一实例性方法实施例，该方法可以被认为是“后栅极”或“取代栅极”工艺并且从图1至3开始。
图1至3示出了具有阵列或阵列区域12的构造10，在该阵列或阵列区域中将形成垂直延伸的晶体管和/或存储器单元串。构造10包括具有导电/导体/导电传导、半导电/半导体/半传导或绝缘(insulative)/绝缘体/绝缘(insulating)(即，本文中电气)材料中的任何一种或多种的基底衬底11。各种材料已经垂直地形成在基底衬底11上方。材料可以在图1至3中描绘的材料的旁边、垂直内侧或垂直外侧。例如，集成电路系统的其它部分或全部成品部件可以设置在基底衬底11的上方、周围或内部的某个位置。还可以制造用于操作垂直延伸的存储器单元串的阵列(例如，阵列12)内的部件的控制和/或其它外围电路系统，并且该控制和/或其它外围电路系统可以或可以不全部或部分地在阵列或子阵列内。此外，多个子阵列也可以独立地、串联地或以其它方式彼此相对制造和操作。在本文档中，“子阵列”也可以被认为是阵列。
包括导体材料17(例如，WSix顶部上的导电掺杂的多晶硅)的导体层16已经形成在衬底11上方。导体层16可以包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如，外围阵列下电路和/或共用源极线或板)的一部分。
包括竖直交替的下部绝缘层20L和下部导电层22L的下部堆叠18L已经形成在导体层16上方。下部层20L和22L中的每一个的实例性厚度为22至60纳米。仅示出了少量的下部层20L和22L，更可能的是下部堆叠18L包括几十、一百或更多等的下部层20L和22L。可以是或不是外围设备和/或控制电路系统的一部分的其它电路系统可以在导体层16与下部堆叠18L之间。例如，此电路系统的导电材料和绝缘材料的多个竖直交替层可以在下部导电层22L中的最低层下方和/或在下部导电层22L中的最高层的上方。例如，一或多个选择栅极层(未示出)或虚设层(未示出)可以在导体层16与最下面的导电层22L之间，并且一或多个选择栅极层(未示出)或虚设层(未示出)可以在下部导电层22L中的最上层的上方。替代地或另外，所描绘的最低导电层22L中的至少一个可以是选择栅极层。无论如何，下部导电层22L(替代地称为下部第一层)可以不包括传导材料，而下部绝缘层20L(替代地称为下部第二层)可以不包括绝缘材料，或者在结合特此最初描述的实例性方法实施例的该处理时刻是绝缘的，该方法是“后栅极”或“取代栅极”。实例性下部导电层22L包括第一材料26(例如，氮化硅)，其可以是全部或部分牺牲的。实例性下部绝缘层20L包括第二材料24(例如，二氧化硅)，该第二材料具有与第一材料26不同的组成并且可以是全部或部分牺牲的。
中间层21在下部堆叠18L的上方，并且在下面进一步描述其特征。
(例如，通过蚀刻)形成下部沟道开口25，该下部沟道开口穿过中间层21、下部绝缘层20L和下部导电层22L到达导体层16。下部沟道开口25可以径向向内渐缩(未示出)，从而更深地移动到下部堆叠18L中。在一些实施例中，下部沟道开口25可以如图所示进入导体层16的导体材料17中，或者可以在其顶部上停止(未示出)。替代地，作为实例，下部沟道开口25可以停止在最低的下部绝缘层20L的顶部或内部。将下部沟道开口25至少延伸到导体层16的导体材料17中的原因是为了提供材料在下部沟道开口25内的锚定效果。蚀刻终止材料(未示出)可以在导体层16的导体材料17内或顶部，以在需要相对于导体层16停止蚀刻下部沟道开口25时促进这样做。此蚀刻终止材料可以是牺牲的或非牺牲的。无论如何，下部沟道开口25可以被认为具有在一个实施例中竖直的平均纵向轴线75(例如，如果轴线75不是完全直的，则是平均的)。
水平伸长的下部沟槽40L已(例如，通过各向异性蚀刻)形成到中间层21和下部堆叠18L中以形成横向间隔开的存储器块区域58。仅作为实例且为了简洁起见，下部沟道开口25被示出为布置成每一行有四个和五个下部沟道开口25的交错行的群组或列，并且布置在横向间隔开的存储器块区域58中，该存储器块区域将包括成品电路系统构造的横向间隔开的存储器块58。在本文档中，“块”一般包含“子块”。下部沟槽40L通常将比下部沟道开口25宽(例如，宽10至20倍，但是出于简洁起见未示出此较宽程度)。存储器块区域58和所得存储器块58(尚未示出)可以被认为是纵向伸长的并且例如沿着方向55取向。可以使用任何替代的现有或将来开发的布置和构造。
牺牲材料59已形成于中间层21、下部第一层22L和下部第二层20L中的下部沟道开口25中。在一个实施例中并且如图所示，牺牲材料59已形成于下部沟槽40L中。在一个实施例中，下部沟道开口25中的牺牲材料59包括径向外部二氧化硅70、径向内部二氧化硅72和径向外部二氧化硅70与径向内部二氧化硅72之间的氧化铝71。下部沟槽40L可以包括对应的氧化铝71和二氧化硅70、72。在其它图中，为了简洁起见，材料70、71和72仅在图3中如此指定。在一个实施例中，径向外部二氧化硅70和径向内部二氧化硅72具有彼此不同的组成，并且在一个这样的实施例中，不同的组成的特征在于硼和磷中的至少一种的浓度。仅作为一个具体实例，径向内部二氧化硅72是BPSG，而径向外部二氧化硅70是未掺杂的二氧化硅。
参考图4，包括竖直交替的上部绝缘层20U(替代地称为上部第二层)和上部导电层22U(替代地称为上部第一层)的上部堆叠18U已形成在中间层21和下部堆叠18L上方。上部绝缘层20U和上部导电层22U可以具有上述关于下部绝缘层20L和下部导电层22L的属性中的任一种。实例性上部导电层22U包括第一材料26(例如，氮化硅)，其可以是全部或部分牺牲的。实例性上部绝缘层20U被示出为包括第二材料24，而上部导电层22U被示出为包括第一材料26，但是当然也可以使用其它组成，而不必具有与下部堆叠18L中相同的组成。
在一些实施例中，中间层21为(a)、(b)和(c)中的至少一项，其中：
(a)：厚度大于中间层21正上方的上部第一层22U的厚度和上部第二层20U的厚度并且大于中间层21正下方的下部第一层22L的厚度和下部第二层20L的厚度(例如，图中示出至少两倍、三倍)；
(b)：至少主要是多晶硅并且具有与中间层21正上方的上部第一层22U和上部第二层20U的组成不同的组成以及与中间层21正下方的下部第一层22L和下部第二层20L的组成不同的组成；以及
(c)：至少主要是导电的并且具有与中间层21正上方的上部第一层22U和上部第二层20U的组成不同的组成以及与中间层21正下方的下部第一层22L和下部第二层20L的组成不同的组成。
在一个实施例中，中间层21是(a)；在一个实施例中是(b)；在一个实施例中是(c)；在一个实施例中是(a)、(b)和(c)中的至少两种；并且在一个实施例中是(a)、(b)和(c)。
如果(b)或包含(b)，则在一个实施例中，中间层21至少主要是未掺杂的多晶硅(即，在多晶硅的上下文中的“未掺杂”是参考导率增加的杂质，并且意味着从0原子/cm3至1×1012原子/cm3)。如果(b)或包含(b)，则在一个实施例中，中间层21至少主要是掺杂的多晶硅(即，在多晶硅的上下文中的“掺杂”是参考导率增加的杂质，并且意味着从1x1012原子/cm3至1x1030原子/cm3)，-在一个这样的实施例中，至少主要是半导电-掺杂的多晶硅(例如，从1x1014原子/cm3至小于1x1021原子/cm3)，并且在另一个这样的实施例中，至少主要是导电-掺杂的多晶硅(例如，从1x1021原子/cm3至1x1030原子/cm3)。
如果在一个实施例中，(c)或包含(c)，则中间层21至少主要是元素金属、金属合金、金属氮化物和金属硅化物中的至少一种。在另一个实施例中，如果(c)或包含(c)，则中间层21至少主要是导电掺杂的半导电材料。
参考图5至7，已经(例如，通过蚀刻)形成上部沟道开口39，该上部沟道开口穿过上第一层22U和上第二层20U到达中间层21，单个上部沟道开口39延伸到单个下部沟道开口25中的牺牲材料59。在一个实施例中并且如图所示，并且如参考图6和7可以最好地理解的，单个上部沟道开口39形成为具有平均纵向轴线85，该平均纵向轴线与上部沟道开口要延伸到的相应的单个下部沟道开口25的平均纵向轴线75成角度A。在一个实施例中，此角度是与平均纵向轴线75成至少0.5°的角A，在一个这样的实施例中是与平均纵向轴线75成不大于5.0°的角A，并且在一个这样的实施例中是与平均纵向轴线75成至少1.0°至不超过5.0°的角A(图中示出4°)。无论如何，如果通过蚀刻形成上部沟道开口39，则一些蚀刻(未示出)可能发生在下部牺牲材料59、中间材料和/或最上层中。
参考图8和9，已经(例如，通过蚀刻)通过上部沟道开口39从单个下部沟道开口25中移除牺牲材料59(即，至少一些)。例如，存在材料70、71和72的情况下，70和/或71中的一些可以保留以促进晶体管材料的形成(下文描述)。
晶体管沟道材料可以沿着绝缘层和导电层形成在单个沟道开口中，因此包括单个沟道材料串，该晶体管沟道材料与导体层中的导电材料直接电耦合。所形成的实例性存储器阵列的单个存储器单元可以包括栅极区域(例如，控制-栅极区域)和横向位于栅极区域与沟道材料之间的存储器结构。在一个这样的实施例中，存储器结构被形成为包括电荷阻挡区域、存储材料(例如，电荷存储材料)和绝缘电荷沟道材料。单个存储器单元的存储材料(例如，诸如掺杂或未掺杂硅的浮动栅极材料或诸如氮化硅、金属点的电荷捕捉材料等)垂直地沿着电荷阻挡区域中的单个电荷阻挡区域。绝缘电荷沟道材料(例如，具有夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程结构)横向地位于沟道材料与存储材料之间。
图10至13示出了一个实施例，其中电荷阻挡材料30、存储材料32和电荷沟道材料34已经沿着绝缘层20和导电层22垂直地形成在单个上部沟道开口39和下部沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可以通过(例如)在上部堆叠18U上方和在单个开口39及25内沉积该晶体管材料的相应薄层、随后将此类薄层至少平坦化回到上部堆叠18U的顶表面来形成。
沟道材料36也沿着绝缘层20U/20L和导电层22U/22L垂直地形成在沟道开口39/25中，因此在沟道开口39/25中包括单个有效沟道材料串53。在一个实施例中，沟道材料串53具有沿着它的存储器单元材料(例如，30、32和34)，其中第二层材料(例如，24)水平地位于紧邻的沟道材料串53之间。由于比例，材料30、32、34和36在图10和11中共同示出为且仅指定为材料37。实例性沟道材料36包含适当掺杂的晶体半导体材料，诸如一种或多种硅、锗和所谓的III/V族半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一种的实例性厚度为25至100埃。可以进行冲压蚀刻以从下部沟道开口25的底部(未示出)移除材料30、32和34以暴露导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此冲压蚀刻可能关于材料30、32和34中的每一种单独地发生(如图所示)，或者可能仅相对于一些材料(未示出)发生。替代地并且仅作为实例，可以不进行冲压蚀刻，并且沟道材料36可以仅通过单独的导电互连件(未示出)直接电耦合到导体层16的导体材料17。沟道开口39/25被示出为包括径向中心实心介电材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地并且仅作为实例，沟道开口39/25内的径向中心部分可以包含空隙空间(未示出)和/或没有实心材料(未示出)。
参看图14和15，已将水平伸长的上部沟槽40U形成到下部沟槽40L，随后已(例如，通过选择性蚀刻)从该下部沟槽移除牺牲材料59(未示出)。
参考图16至20，导电层22U/22L的材料26(未示出)已被移除，例如通过相对于其它暴露的材料理论上选择性地通过沟槽40U/40L各向同性地蚀刻掉而移除(例如，使用液体或蒸汽H3PO4作为主蚀刻剂，其中材料26是氮化硅并且其它材料包括一或多种氧化物或多晶硅)。在实例性实施例中的导电层22U/22L中的材料26(未示出)是牺牲性的，并且已经用传导材料48取代，随后已经从沟槽40U/40L中移除，因此形成单个晶体管和/或存储器单元56的单个导电线29(例如，字线)和垂直延伸的串49。
可以在形成传导材料48之前形成薄绝缘衬垫(例如，Al2O3并且未示出)。晶体管和/或存储器单元56的大概位置在图19中用括号指示，而一些在图16至18和20中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上为环状或环形。替代地，晶体管和/或存储器单元56可以不相对于单个沟道开口39/25完全环绕，使得每个沟道开口39/25可以具有两个或两个以上的垂直延伸的串49(例如，多个晶体管和/或存储器单元围绕单个导电层中的单个沟道开口，其中单个导电层中的每个沟道开口可能具有多个字线，并且未示出)。传导材料48可以被认为具有与单个晶体管和/或存储器单元56的控制-栅极区域52相对应的终端50(图19)。所描绘的实施例中的控制-栅极区域52包括单个导线29的单个部分。材料30、32和34可以被认为是横向位于控制-栅极区域52与沟道材料36之间的存储器结构65。在一个实施例中并且如关于实例性“后栅极”处理所示，在形成沟道开口39/25和/或沟槽40U/40L之后形成导电层22U/22L的传导材料48。替代地，例如关于“前栅极”处理，可以在形成沟道开口39/25和/或沟槽40U/40L(未示出)之前形成导电层的传导材料。
电荷阻挡区域(例如，电荷阻挡材料30)在存储材料32与单个控制-栅极区域52之间。电荷块可以在存储器单元中具有以下功能：在编程模式中，电荷块可以防止电荷载流子从存储材料(例如，浮动栅极材料、电荷捕捉材料等)朝向控制栅极传出，而在擦除模式中，电荷块可以防止电荷载流子从控制栅极流入存储材料中。因此，电荷块可以用于阻挡控制栅极区域与单个存储器单元的存储材料之间的电荷迁移。如图所示的实例性电荷阻挡区域包括绝缘体材料30。通过其它实例，电荷阻挡区域可以包括存储材料(例如，材料32)的横向(例如，径向)外部，其中此存储材料是绝缘的(例如，在绝缘存储材料32与传导材料48之间没有任何不同组成的材料)。无论如何，作为附加实例，在没有任何单独组成的绝缘体材料30的情况下，存储材料与控制栅极的导电材料的界面可能足以充当电荷阻挡区域。此外，传导材料48与材料30(当存在时)的界面结合绝缘体材料30可以一起充当电荷阻挡区域，并且替代地或另外，可以充当绝缘存储材料(例如，氮化硅材料32)的横向外部区域。实例性材料30是硅铪氧化物和二氧化硅中的一或多种。
中间材料57已形成于沟槽40U/40L中，由此横向地形成在直接横向相邻的存储器区块58之间且沿着该直接横向相邻的存储器区块纵向地形成。中间材料57可以在直接横向相邻的存储器块之间提供横向电隔离(绝缘)。这可以包含绝缘、半导电和传导材料中的一或多种，并且无论如何，都可以促进导电层22在成品电路系统构造中彼此短路。实例性绝缘材料是SiO2、Si3N4、Al2O3和未掺杂的多晶硅中的一或多种。中间材料57可以包含阵列贯通孔(未示出)。
在参考上述实施例示出并描述的实施例中，可以使用本文关于其它实施例所示出和/或描述的任何其它属性或方面。
图21示出了与图17的构造10相比的实例性替代实施例构造10a。在适当的地方已经使用了与上述实施例相同的附图标记，其中一些构造差异用后缀“a”或不同的附图标记来指示。构造10a中的中间层21a具有与其正上方和正下方的层22U/22L和20U/20L相同的厚度。这可以例如由修改图2中的构造10以具有中间层21a以及以其它方式继续本文所述的方法而产生。可以使用本文关于其它实施例所示出和/或描述的任何其它属性或方面。
尽管不限于此，但是本发明的一些方面的动机在于克服与形成呈氧化物形式的电荷阻挡材料30相关联的问题。在一些方法中，牺牲材料59的径向外部二氧化硅70在下部沟道开口25L中的剩余存在促进电荷阻挡氧化物材料30的形成。将上沟道开口39蚀刻到下沟道开口25L中的牺牲材料59先前具有蚀刻掉许多径向外部二氧化硅70的倾向，从而产生间隙，使用此类方法将不会在该间隙中形成电荷阻挡氧化物材料30。形成如本文所述的中间层21或21a可以减少或消除此类问题。
替代实施例构造可以由上述方法实施例或其它方法产生。无论如何，本发明的实施例都涵盖独立于制造方法的存储器阵列。然而，此类存储器阵列可能具有如本文在方法实施例中所描述的属性中的任一种。同样，上述方法实施例可以结合、形成和/或具有关于装置实施例描述的属性中的任一种。
在一个实施例中，包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)包括位于下部堆叠(例如，18L)上方的上部堆叠(例如，18U)。下部堆叠包括竖直交替的下部导电层(例如，22L)和下部绝缘层(例如，20L)。上部堆叠包括竖直交替的上部导电层(例如，22U)和上部绝缘层(例如，20U)。中间层(例如，21或21a)竖直地位于上部堆叠与下部堆叠之间。该中间层至少主要是多晶硅并且具有与中间层正上方的上部导电层和上部绝缘层的组成不同的组成以及与中间层正下方的下部导电层和下部绝缘层的组成不同的组成。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过上部堆叠、中间层和下部堆叠。可以使用本文关于其它实施例所示出和/或描述的任何其它属性或方面。
在一个实施例中，包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)包括位于下部堆叠(例如，18L)上方的上部堆叠(例如，18U)。下部堆叠包括竖直交替的下部导电层(例如，22L)和下部绝缘层(例如，20L)。上部堆叠包括竖直交替的上部导电层(例如，22U)和上部绝缘层(例如，20U)。中间层(例如，21或21a)竖直地位于上部堆叠与下部堆叠之间。该中间层至少主要是导电的，并且具有与中间层正上方的上部导电层的组成不同的组成，并且具有与中间层正下方的下部导电层的组成不同的组成。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过上部堆叠、中间层和下部堆叠。在一个实施例中，中间层至少主要是元素金属、金属合金、金属氮化物和金属硅化物中的至少一种。在另一个实施例中，中间层至少主要是导电掺杂的半导电材料。
在一个实施例中，中间层的导电材料直接抵靠中间层正上方的上部导电层的传导材料，并且直接抵靠中间层正下方的下部导体层。在一个这样的实施例中，传导材料、导电材料和导体材料中的每一种是金属材料。并且在一个这样的后续实施例中，金属材料至少主要是元素金属、金属合金、金属氮化物和金属硅化物中的至少一种。
可以使用本文关于其它实施例所示出和/或描述的任何其它属性或方面。
在一个实施例中，包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)包括位于下部堆叠(例如，18L)上方的上部堆叠(例如，18U)。下部堆叠包括竖直交替的下部导电层(例如，22L)和下部绝缘层(例如，20L)。上部堆叠包括竖直交替的上部导电层(例如，22U)和上部绝缘层(例如，20U)。中间层[例如，21或21a，而不管是否具有(a)、(b)和/或(c)属性中的任一种]竖直地位于上部堆叠与下部堆叠之间。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过上部堆叠、中间层和下部堆叠。上部堆叠中的沟道材料串中的单个沟道材料串的部分具有平均纵向轴线(例如，85)，该平均纵向轴线与下部堆叠中的单个沟道材料串的部分的平均纵向轴线(例如，75)成角度。可以使用本文关于其它实施例所示出和/或描述的任何其它属性或方面。
上述处理或构造可以被认为是相对于部件阵列，该部件阵列形成作为上述此类部件的两个堆叠或两个叠层或者形成在其中或者形成作为底层基底衬底的一部分(尽管这两个堆叠/叠层可以各自具有多个层)。用于操作或存取阵列内的此类部件的控制和/或其它外围电路也可以在任何地方形成作为成品构造的一部分，并且在一些实施例中可以在阵列下方(例如，CMOS阵列下)。无论如何，一或多个附加的此类堆叠/叠层可以设置或制造在图中所示或上文描述的上方和/或下方。此外，部件阵列在不同堆叠/叠层中可以彼此相同或不同，并且不同的堆叠/叠层可以具有彼此相同厚度或不同厚度。中间结构可以设置在直接竖直相邻的堆叠/叠层(例如，附加电路系统和/或介电层)之间。而且，不同的堆叠/叠层可以彼此电耦合。多个堆叠/叠层可以单独地和循序地制造(例如，在彼此顶部上)，或者两个或两个以上的堆叠/叠层可以基本上同时制造。
上文讨论的组件和结构可以用在集成电路/电路系统中，并且可以结合到电子系统中。此类电子系统可以用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，并且可以包含多层、多芯片模块。-电子系统可以是多种系统中的任何一种，诸如，例如相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明装置、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
在本文档中，除非另有指示，否则“垂直”、“较高”、“上部”、“下部”、“顶部”、“顶部”、“底部”、“上方”、“下方”、“下面”、“之下”、“向上”和“向下”通常是指竖直方向。“水平”是指沿着主衬底表面的大致方向(即，在10度以内)，并且可以相对于在制造期间处理哪个衬底，并且竖直是大致与水平正交的方向。对“完全水平”的提及是沿着主衬底表面的方向(即，与其没有角度)，并且可以相对于在制造期间处理哪个衬底。此外，如本文使用的“竖直”和“水平”通常是相对于彼此垂直的方向，并且独立于衬底在三维空间中的取向。另外，“垂直延伸的”和“垂直延伸”是指与完全水平成至少45°的角度的方向。此外，关于场效应晶体管的“垂直延伸”、“垂直延伸的”、“水平延伸”、“水平延伸的”等是参考晶体管的沟道长度的取向，电流在操作中沿着该取向在源极/漏极区域之间流动。对于双极结型晶体管，“垂直延伸”、“垂直延伸的”、“水平延伸”、“水平延伸的”等是参考基极长度的取向，电流在操作中沿着该取向在发射极与集电极之间流动。在一些实施例中，垂直延伸的任何部件、特征和/或区域竖直地或在与竖直相隔10°以内延伸。
此外，“在…正上方”、“在…正下方”和“直接在…下面”要求两种所述区域/材料/部件相对于彼此有至少一些横向重叠(即，水平地)。而且，在“上方”之前不使用“直接”仅要求所述区域/材料/部件的在另一区域/材料/部件上方的某一部分在另一区域/材料/部件的垂直外侧(即，独立于这两个所述区域/材料/部件是否存在任何横向重叠)。类似地，在“下方”和“下面”之前不使用“直接”仅要求所述区域/材料/部件的在另一区域/材料/部件下方/下面的某一部分在另一区域/材料/部件的垂直内侧(即，独立于这两个所述区域/材料/部件是否存在任何横向重叠)。
本文描述的材料、区域和结构中的任一种可以是均质的或非均质的，并且无论在这样覆盖的任何材料上都可以是连续的或不连续的。当为任何材料提供一或多种实例性组成时，该材料可以包括这样的一或多种组成，基本上由其组成，或由其组成。此外，除非另有说明，否则每种材料都可以使用任何合适的现有或未来开发的技术来形成，例如原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子注入。
另外，“厚度”本身(前面没有方向形容词)被定义为从具有不同组成的紧邻材料的或紧邻区域的最近表面垂直穿过给定材料或区域的平均直线距离。另外，本文描述的各种材料或区域可以具有基本上恒定的厚度或可变的厚度。如果厚度可变，则除非另有指示，否则厚度是指平均厚度，并且由于厚度是可变的，因此此材料或区域将具有一定的最小厚度和一定的最大厚度。如本文所使用，“不同的组成”仅要求两种所述材料或区域的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如前提是此类材料或区域不是均质的。如果两种所述材料或区域彼此不直接抵靠，则“不同的组成”仅要求两种所述材料或区域中彼此最接近的那些部分在化学上和/或在物理上不同，前提是此类材料或区域不是均质的。在本文档中，当材料，区域或结构相对于彼此存在至少一定的物理接触时，所述材料、区域或结构“直接抵靠”另一材料、区域或结构。相反，“上方”、“上面”、“相邻”、“沿着”和“抵靠”前面没有“直接”涵盖“直接抵靠”以及其中中间材料、区域或结构导致所述材料、区域或结构彼此没有物理接触的构造。
在本文中，如果在正常操作中电流能够连续地从一个区域－材料－部件流动到另一区域－材料－部件，并且当充分产生亚原子正电荷和/或负电荷时主要通过亚原子正电荷和/或负电荷的移动来从一个区域－材料－部件流动到另一区域－材料－部件，则该区域－材料－部件相对于彼此“电耦合”。另一电子部件可以在区域－材料－部件之间并且电耦合到该区域－材料－部件。相反，当区域－材料－部件被称为“直接电耦合”时，在直接电耦合的区域－材料－部件之间没有中间电子部件(例如，没有二极管、晶体管、电阻器、换能器、开关、熔丝等)。
本文档中“行”和“列”的任何使用都是为了方便区分特征的一个系列或取向与特征的另一系列或取向，以及沿着它们已经形成或可以形成部件。“行”和“列”关于与功能无关的任何系列的区域、部件和/或特征同义地使用。无论如何，行可以是直的和/或弯曲的和/或彼此平行和/或不平行的，就如同列一样。此外，行和列可以以90°或以一或多个其它角度(即，不同于直角)彼此相交。
本文的导电材料/导体材料/传导材料中的任一种的组成可以是金属材料和/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或两种以上的元素金属的任何混合物或合金、以及任何一种或多种导电金属化合物的任何一种或组合。
在本文中，关于蚀刻(etch)、蚀刻(etching)、移除(removing)、移除(removal)、沉积、形成(forming)和/或形成(formation)的“选择性”的任何使用是一种所述材料相对于另一种所述材料以按体积计至少2:1的速率如此作用的这种动作。此外，选择性地沉积，选择性地生长或选择性地形成的任何使用是对于至少前75埃的沉积、生长或形成以按体积计至少2:1的速率相对于一种材料沉积、生长或形成另一种所述材料。
除非另有指示，否则本文中“或”的使用涵盖任一个和两个。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在下部堆叠上方形成上部堆叠。所述下部堆叠包括竖直交替的下部第一层和下部第二层。所述上部堆叠包括竖直交替的上部第一层和上部第二层。中间层竖直地位于所述上部堆叠与所述下部堆叠之间。下部沟道开口延伸穿过所述中间层以及所述下部第一层和所述下部第二层。所述下部沟道开口中在所述中间层以及所述下部第一层和所述下部第二层中具有牺牲材料。所述中间层为(a)、(b)和(c)中的至少一项，其中：(a)：厚度大于所述中间层正上方的所述上部第一层的厚度和所述上部第二层的厚度，并且大于所述中间层正下方的所述下部第一层的厚度和所述下部第二层的厚度；(b)：至少主要是多晶硅并且具有与所述中间层正上方的所述上部第一层和所述上部第二层的组成不同的组成以及与所述中间层正下方的所述下部第一层和所述下部第二层的组成不同的组成；以及(c)：至少主要导电并且具有与所述中间层正上方的所述上部第一层和所述上部第二层的所述组成不同的组成以及与所述中间层正下方的所述下部第一层和所述下部第二层的所述组成不同的组成。上部沟道开口穿过所述上部第一层和所述上部第二层形成到所述中间层。所述上部沟道开口中的单个上部沟道开口延伸到所述下部沟道开口中的单个下部沟道开口中的牺牲材料。通过所述上部沟道开口从所述单个下部沟道开口中移除所述牺牲材料，随后在所述上部沟道开口和所述下部沟道开口中形成沟道材料串。
在一些实施例中，一种包括存储器单元串的存储器阵列包括位于下部堆叠上方的上部堆叠。所述下部堆叠包括竖直交替的下部导电层和下部绝缘层。所述上部堆叠包括竖直交替的上部导电层和上部绝缘层。中间层竖直地位于所述上部堆叠与所述下部堆叠之间。所述中间层至少主要是多晶硅并且具有与所述中间层正上方的所述上部导电层和所述上部绝缘层的组成不同的组成以及与所述中间层正下方的所述下部导电层和所述下部绝缘层的组成不同的组成。存储器单元的沟道材料串延伸穿过所述上部堆叠、所述中间层和所述下部堆叠。
在一些实施例中，一种包括存储器单元串的存储器阵列包括位于下部堆叠上方的上部堆叠。所述下部堆叠包括竖直交替的下部导电层和下部绝缘层。所述上部堆叠包括竖直交替的上部导电层和上部绝缘层。中间层竖直地位于所述上部堆叠与所述下部堆叠之间。所述中间层至少主要是导电的，并且具有与所述中间层正上方的所述上部导电层的组成不同的组成，并且具有与所述中间层正下方的所述下部导电层的组成不同的组成。存储器单元的沟道材料串延伸穿过所述上部堆叠、所述中间层和所述下部堆叠。
在一些实施例中，一种包括存储器单元串的存储器阵列包括位于下部堆叠上方的上部堆叠。所述下部堆叠包括竖直交替的下部导电层和下部绝缘层。所述上部堆叠包括竖直交替的上部导电层和上部绝缘层。中间层竖直地位于所述上部堆叠与所述下部堆叠之间。存储器单元的沟道材料串延伸穿过所述上部堆叠、所述中间层和所述下部堆叠。所述上部堆叠中的所述沟道材料串中的单个沟道材料串的所述部分具有平均纵向轴线，所述平均纵向轴线与所述下部堆叠中的所述单个沟道材料串的所述部分的平均纵向轴线成角度。
在一些实施例中，一种包括存储器单元串的存储器阵列包括位于下部堆叠上方的上部堆叠。所述下部堆叠包括竖直交替的下部导电层和下部绝缘层。所述上部堆叠包括竖直交替的上部导电层和上部绝缘层。中间层竖直地位于所述上部堆叠与所述下部堆叠之间。所述中间层为(a)、(b)和(c)中的至少一项，其中：(a)：厚度大于所述中间层正上方的所述上部导电层的厚度和所述上部绝缘层的厚度，并且大于所述中间层正下方的所述下部导电层的厚度和所述下部绝缘层的厚度；(b)：至少主要是多晶硅并且具有与所述中间层正上方的所述上部导电层和所述上部绝缘层的组成不同的组成以及与所述中间层正下方的所述下部导电层和所述下部绝缘层的组成不同的组成；以及(c)：至少主要是导电的，并且具有与所述中间层正上方的所述上部导电层的所述组成不同的组成，并且具有与所述中间层正下方的所述下部导电层的所述组成不同的组成；存储器单元的沟道材料串延伸穿过所述上部堆叠、所述中间层和所述下部堆叠。所述上部堆叠中的所述沟道材料串中的单个沟道材料串的所述部分具有平均纵向轴线，所述平均纵向轴线与所述下部堆叠中的所述单个沟道材料串的所述部分的平均纵向轴线成角度。
根据法规，已经以关于结构和方法特征或多或少特定的语言描述了本文公开的主题。然而，应当理解，权利要求不限于所示出和描述的特定特征，因为本文公开的构件包括实例性实施例。因此，权利要求应按字面意义提供全部范围，并且应根据等同原则适当解释。

Claims (38)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在下部堆叠上方形成上部堆叠，所述下部堆叠包括竖直交替的下部第一层和下部第二层，所述上部堆叠包括竖直交替的上部第一层和上部第二层，中间层竖直地位于所述上部堆叠与所述下部堆叠之间，下部沟道开口延伸穿过所述中间层以及所述下部第一层和所述下部第二层，所述下部沟道开口中在所述中间层中以及在所述下部第一层和所述下部第二层中具有牺牲材料，所述中间层为(a)、(b)和(c)中的至少一项，其中：
(a)：厚度大于所述中间层正上方的所述上部第一层的厚度和所述上部第二层的厚度，并且大于所述中间层正下方的所述下部第一层的厚度和所述下部第二层的厚度；
(b)：至少主要是多晶硅并且具有与所述中间层正上方的所述上部第一层和所述上部第二层的组成不同的组成以及与所述中间层正下方的所述下部第一层和所述下部第二层的组成不同的组成；以及
(c)：至少主要是导电的，并且具有与所述中间层正上方的所述上部第一层和所述上部第二层的所述组成不同的组成以及与所述中间层正下方的所述下部第一层和所述下部第二层的所述组成不同的组成；
形成穿过所述上部第一层和所述上部第二层到达所述中间层的上部沟道开口，所述上部沟道开口中的单个上部沟道开口延伸到所述下部沟道开口中的单个下部沟道开口中的牺牲材料；以及
通过所述上部沟道开口从所述单个下部沟道开口中移除所述牺牲材料，随后在所述上部沟道开口和所述下部沟道开口中形成沟道材料串。
2.根据权利要求1所述的方法，其中所述牺牲材料包括径向外部二氧化硅、径向内部二氧化硅和所述径向外部二氧化硅与所述径向内部二氧化硅之间的径向氧化铝。
3.根据权利要求2所述的方法，其中所述径向外部二氧化硅和所述径向内部二氧化硅具有彼此不同的组成。
4.根据权利要求3所述的方法，其中所述不同的组成的特征在于硼和磷中的至少一种的浓度。
5.根据权利要求1所述的方法，其为(a)。
6.根据权利要求1所述的方法，其为(b)。
7.根据权利要求1所述的方法，其为(c)。
8.根据权利要求1所述的方法，其为(a)、(b)和(c)中的至少两项。
9.根据权利要求1所述的方法，其为(a)、(b)和(c)。
10.根据权利要求1所述的方法，其中所述单个上部沟道开口形成为具有平均纵向轴线，所述平均纵向轴线与所述单个上部沟道开口要延伸到的相应单个下部沟道开口的平均纵向轴线成角度。
11.根据权利要求10所述的方法，其中所述成角度是与其相应的单个下部沟道开口的所述平均纵向轴线成至少0.5°的角度。
12.根据权利要求10所述的方法，其中所述成角度是与其相应的单个下部沟道开口的所述平均纵向轴线成不超过至少5.0°的角度。
13.根据权利要求10所述的方法，其中所述成角度是与其相应的单个下部沟道开口的所述平均纵向轴线成至少1.0°至不超过5.0°的角度。
14.一种包括存储器单元串的存储器阵列，其包括：
在下部堆叠上方的上部堆叠，所述下部堆叠包括竖直交替的下部导电层和下部绝缘层，所述上部堆叠包括竖直交替的上部导电层和上部绝缘层；
竖直地位于所述上部堆叠与所述下部堆叠之间的中间层，所述中间层至少主要是多晶硅，并且具有与所述中间层正上方的所述上部导电层和所述上部绝缘层的组成不同的组成，并且具有与所述中间层正下方的所述下部导电层和所述下部绝缘层的组成不同的组成；以及
存储器单元的沟道材料串，所述存储器单元的沟道材料串延伸穿过所述上部堆叠、所述中间层和所述下部堆叠。
15.根据权利要求14所述的存储器阵列，其中所述中间层至少主要是未掺杂的多晶硅。
16.根据权利要求14所述的存储器阵列，其中所述中间层至少主要是掺杂的多晶硅。
17.根据权利要求16所述的存储器阵列，其中所述中间层至少主要是半导电掺杂的多晶硅。
18.根据权利要求16所述的存储器阵列，其中所述中间层至少主要是导电掺杂的多晶硅。
19.一种包括存储器单元串的存储器阵列，其包括：
在下部堆叠上方的上部堆叠，所述下部堆叠包括竖直交替的下部导电层和下部绝缘层，所述上部堆叠包括竖直交替的上部导电层和上部绝缘层；
竖直地位于所述上部堆叠与所述下部堆叠之间的中间层，所述中间层至少主要是导电的，并且具有与所述中间层正上方的所述上部导电层的组成不同的组成，并且具有与所述中间层正下方的所述下部导电层的组成不同的组成；以及
存储器单元的沟道材料串，所述存储器单元的沟道材料串延伸穿过所述上部堆叠、所述中间层和所述下部堆叠。
20.根据权利要求19所述的存储器阵列，其中所述中间层至少主要是元素金属、金属合金、金属氮化物和金属硅化物中的至少一种。
21.根据权利要求19所述的存储器阵列，其中所述中间层至少主要是导电掺杂的半导电材料。
22.根据权利要求19所述的存储器阵列，其中所述中间层的导电材料直接抵靠所述中间层正上方的所述上部导电层的传导材料，并且直接抵靠所述中间层正下方的所述下部导体层。
23.根据权利要求22所述的存储器阵列，其中所述导电材料、所述传导材料和所述导体材料中的每一种是金属材料。
24.根据权利要求23所述的存储器阵列，其中所述金属材料至少主要是元素金属、金属合金、金属氮化物和金属硅化物中的至少一种。
25.根据权利要求22所述的存储器阵列，其中所述传导材料和所述导体材料中的每一种是金属材料，所述导电材料是导电掺杂的半导电材料。
26.一种包括存储器单元串的存储器阵列，其包括：
在下部堆叠上方的上部堆叠，所述下部堆叠包括竖直交替的下部导电层和下部绝缘层，所述上部堆叠包括竖直交替的上部导电层和上部绝缘层；
中间层，所述中间层竖直地位于所述上部堆叠与所述下部堆叠之间；以及
存储器单元的沟道材料串，所述存储器单元的沟道材料串延伸穿过所述上部堆叠、所述中间层和所述下部堆叠；所述上部堆叠中的所述沟道材料串中的单个沟道材料串的部分具有平均纵向轴线，所述平均纵向轴线与所述下部堆叠中的所述单个沟道材料串的所述部分的平均纵向轴线成角度。
27.根据权利要求26所述的存储器阵列，其中所述成角度是与所述下部堆叠中的所述单个沟道材料串的所述部分的所述平均纵向轴线成至少0.5°的角度。
28.根据权利要求26所述的存储器阵列，其中所述成角度是与所述下部堆叠中的所述单个沟道材料串的所述部分的所述平均纵向轴线成不超过5.0°的角度。
29.根据权利要求26所述的存储器阵列，其中所述成角度是与所述下部堆叠中的所述单个沟道材料串的所述部分的所述平均纵向轴线成至少1.0°至不超过5.0°的角度。
30.一种包括存储器单元串的存储器阵列，其包括：
在下部堆叠上方的上部堆叠，所述下部堆叠包括竖直交替的下部导电层和下部绝缘层，所述上部堆叠包括竖直交替的上部导电层和上部绝缘层；
竖直地位于所述上部堆叠与所述下部堆叠之间的中间层，所述中间层为(a)、(b)和(c)中的至少一项，其中：
(a)：厚度大于所述中间层正上方的所述上部导电层的厚度和所述上部绝缘层的厚度，并且大于所述中间层正下方的所述下部导电层的厚度和所述下部绝缘层的厚度；
(b)：至少主要是多晶硅并且具有与所述中间层正上方的所述上部导电层和所述上部绝缘层的组成不同的组成以及与所述中间层正下方的所述下部导电层和所述下部绝缘层的组成不同的组成；以及
(c)：至少主要是导电的，并且具有与所述中间层正上方的所述上部导电层的所述组成不同的组成，并且具有与所述中间层正下方的所述下部导电层的所述组成不同的组成；以及
存储器单元的沟道材料串，所述存储器单元的沟道材料串延伸穿过所述上部堆叠、所述中间层和所述下部堆叠；所述上部堆叠中的所述沟道材料串中的单个沟道材料串的部分具有平均纵向轴线，所述平均纵向轴线与所述下部堆叠中的所述单个沟道材料串的所述部分的平均纵向轴线成角度。
31.根据权利要求30所述的存储器阵列，其为(a)。
32.根据权利要求30所述的存储器阵列，其为(b)。
33.根据权利要求30所述的存储器阵列，其为(c)。
34.根据权利要求30所述的存储器阵列，其为(a)、(b)和(c)中的至少两项。
35.根据权利要求30所述的存储器阵列，其为(a)、(b)和(c)。
36.根据权利要求30所述的存储器阵列，其中所述成角度是与所述下部堆叠中的所述单个沟道材料串的所述部分的所述平均纵向轴线成至少0.5°的角度。
37.根据权利要求30所述的存储器阵列，其中所述成角度是与所述下部堆叠中的所述单个沟道材料串的所述部分的所述平均纵向轴线成不超过5.0°的角度。
38.根据权利要求30所述的存储器阵列，其中所述成角度是与所述下部堆叠中的所述单个沟道材料串的所述部分的所述平均纵向轴线成至少1.0°至不超过5.0°的角度。
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