KR20210155610A - 반도체 장치 - Google Patents

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KR20210155610A
KR20210155610A KR1020200073052A KR20200073052A KR20210155610A KR 20210155610 A KR20210155610 A KR 20210155610A KR 1020200073052 A KR1020200073052 A KR 1020200073052A KR 20200073052 A KR20200073052 A KR 20200073052A KR 20210155610 A KR20210155610 A KR 20210155610A
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KR
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channel
layer
gate electrodes
disposed
memory cell
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KR1020200073052A
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김준형
권태목
이승민
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들, 상기 제1 게이트 전극들을 관통하며, 제1 채널층 및 제1 채널 매립 절연층을 포함하는 제1 채널 구조물, 상기 제1 게이트 전극들의 상부에서 서로 이격되어 수직하게 적층되는 제2 게이트 전극들, 상기 제2 게이트 전극들을 관통하며 제2 채널층 및 제2 채널 매립 절연층을 포함하는 제2 채널 구조물, 및 상기 제1 게이트 전극들과 상기 제2 게이트 전극들의 사이에 배치되어 상기 제1 채널층 및 상기 제2 채널층과 연결되는 중앙 배선층을 포함하고, 상기 제1 채널층 및 상기 제2 채널층은 상기 중앙 배선층으로 둘러싸인 영역에서 서로 연결되고, 상기 제1 채널 매립 절연층 및 상기 제2 채널 매립 절연층은 상기 중앙 배선층으로 둘러싸인 영역에서 서로 연결된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 웨이퍼 본딩 방식을 이용하여 반도체 구조물들을 접합한 형태의 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 및 상기 기판 상에 배치되는 회로 소자를 포함하는 제1 반도체 구조물, 및 상기 제1 반도체 구조물 상에서 상기 제1 반도체 구조물과 연결되는 제2 반도체 구조물을 포함할 수 있다. 상기 제2 반도체 구조물은, 상기 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들, 상기 제1 게이트 전극들을 관통하는 제1 채널 구조물, 및 상기 제1 채널 구조물의 하부에 배치되는 제1 비트 라인을 포함하는 제1 메모리 셀 구조물, 상기 제1 메모리 셀 구조물의 상부에 배치되며, 상기 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제2 게이트 전극들, 상기 제2 게이트 전극들을 관통하는 제2 채널 구조물, 및 상기 제2 채널 구조물의 상부에 배치되는 제2 비트 라인을 포함하는 제2 메모리 셀 구조물, 및 상기 제1 메모리 셀 구조물과 상기 제2 메모리 셀 구조물의 사이에 배치되는 소스 도전층을 포함하고, 상기 제1 채널 구조물 및 상기 제2 채널 구조물은, 상기 제1 채널 구조물과 상기 제2 채널 구조물의 사이에서 연결되는 채널층을 포함하고, 상기 소스 도전층은 상기 채널층을 둘러싸며 상기 채널층과 접촉될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들, 상기 제1 게이트 전극들을 관통하며 제1 채널층 및 제1 채널 매립 절연층을 포함하는 제1 채널 구조물, 상기 제1 게이트 전극들의 상부에서 서로 이격되어 수직하게 적층되는 제2 게이트 전극들, 상기 제2 게이트 전극들을 관통하며, 제2 채널층 및 제2 채널 매립 절연층을 포함하는 제2 채널 구조물, 및 상기 제1 게이트 전극들과 상기 제2 게이트 전극들의 사이에 배치되어 상기 제1 채널층 및 상기 제2 채널층과 연결되는 중앙 배선층을 포함하고, 상기 제1 채널층 및 상기 제2 채널층은 상기 중앙 배선층으로 둘러싸인 영역에서 서로 연결되고, 상기 제1 채널 매립 절연층 및 상기 제2 채널 매립 절연층은 상기 중앙 배선층으로 둘러싸인 영역에서 서로 연결될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 및 상기 기판 상에 배치되는 회로 소자를 포함하는 제1 반도체 구조물, 및 상기 제1 반도체 구조물 상에서 상기 제1 반도체 구조물과 접합되는 제2 반도체 구조물을 포함할 수 있다. 상기 제2 반도체 구조물은, 상기 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들, 상기 제1 게이트 전극들을 관통하는 제1 채널 구조물, 및 상기 제1 채널 구조물의 하부에 배치되는 제1 배선층을 포함하는 제1 메모리 셀 구조물, 상기 제1 메모리 셀 구조물의 상부에 배치되며, 상기 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제2 게이트 전극들, 상기 제2 게이트 전극들을 관통하는 제2 채널 구조물, 및 상기 제2 채널 구조물의 상부에 배치되는 제2 배선층을 포함하는 제2 메모리 셀 구조물, 및 상기 제1 메모리 셀 구조물과 상기 제2 메모리 셀 구조물의 사이에 배치되어 상기 제1 채널 구조물 및 상기 제2 채널 구조물과 연결되는 중앙 배선층을 포함하고, 상기 제1 채널 구조물 및 상기 제2 채널 구조물 각각의 제1 영역은, 상기 제1 채널 구조물과 상기 제2 채널 구조물 사이에서 연속적으로 연장될 수 있다.
두 개의 메모리 셀 구조물들이 중앙 배선층을 공유하는 구조에서, 메모리 셀 구조물들 사이에서 연결된 채널층을 중앙 배선층이 둘러싸도록 배치함으로써, 접적도 및 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 배치를 설명하기 위한 개략적인 레이아웃도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도들이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 10a 및 도 10b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도들이다.
도 11a 내지 도 11m은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '상단', '하', '하부', '하면', '하단', 및 '측면' 등의 용어는 별도의 설명이 없는 경우, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 입출력 버퍼(35), 제어 로직(36), 및 전압 발생기(37)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(32)는 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 로직(36)의 제어에 응답하여 전압 발생기(37)로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
입출력 버퍼(35)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 입출력 버퍼(35)는 입력되는 어드레스 또는 명령어를 제어 로직(36)에 전달할 수 있다.
제어 로직(36)은 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 로직(36)은 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(36)은 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
전압 발생기(37)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성할 수 있다. 전압 발생기(37)에 의해서 생성되는 전압은 로우 디코더(32)를 통해서 메모리 셀 어레이(20)에 전달될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 배치를 설명하기 위한 개략적인 레이아웃도이다.
도 2를 참조하면, 반도체 장치(10A)는 수직 방향으로 적층된 제1 및 제2 반도체 구조물들(S1, S2)을 포함할 수 있다. 제1 반도체 구조물(S1)은 도 1의 주변 회로(30)를 구성하고, 제2 반도체 구조물(S2)은 도 1의 메모리 셀 어레이(20)를 구성할 수 있다.
제1 반도체 구조물(S1)은 로우 디코더(DEC), 페이지 버퍼(PB) 및 기타 주변 회로(OPC)를 포함할 수 있다. 로우 디코더(DEC)는 도 1을 참조하여 상술한 로우 디코더(32)에 해당하고, 페이지 버퍼(PB)는 페이지 버퍼(34)에 해당하는 영역일 수 있다. 또한, 기타 주변 회로(OPC)는 도 1의 제어 로직(36) 및 전압 발생기(37)를 포함하는 영역일 수 있으며, 예컨대, 래치 회로(latch circuit), 캐시 회로(cache circuit), 또는 감지 증폭기(sense amplifier)를 포함할 수 있다. 그 밖에, 기타 주변 회로(OPC)는 도 1의 입출력 버퍼(35)를 포함할 수 있으며, ESD(Electrostatic discharge) 소자 또는 데이터 입출력 회로를 포함할 수 있다. 예시적인 실시예들에서, 입출력 버퍼(35)는 기타 주변 회로(OPC)의 둘레에서 별도의 영역을 이루도록 배치될 수도 있다.
제1 반도체 구조물(S1)에서 이와 같은 다양한 회로 영역들(DEC, PB, OPC) 중 적어도 일부는 제2 반도체 구조물(S2)의 메모리 셀 어레이들(MCA1, MCA2)의 하부에 배치될 수 있다. 예를 들어, 페이지 버퍼(PB) 및 기타 주변 회로(OPC)가 메모리 셀 어레이들(MCA1, MCA2)의 하부에서 메모리 셀 어레이들(MCA1, MCA2)과 중첩되도록 배치될 수 있다. 다만, 실시예들에서 제1 반도체 구조물(S1)에 포함되는 회로들 및 배치 형태는 다양하게 변경될 수 있으며, 이에 따라 메모리 셀 어레이들(MCA1, MCA2)과 중첩되어 배치되는 회로들도 다양하게 변경될 수 있다. 또한, 실시예들에서 회로 영역들(DEC, PB, OPC)은, 메모리 셀 어레이들(MCA1, MCA2)의 개수 및 크기에 따라, 도 2에 도시된 배치 형태가 연속적으로 반복되어 배치된 형태를 가질 수도 있다.
제2 반도체 구조물(S2)은 메모리 셀 어레이들(MCA1, MCA2) 및 패드 영역들(PAD)을 포함할 수 있다. 메모리 셀 어레이들(MCA1, MCA2)은 수직으로 적층된 제1 및 제2 메모리 셀 어레이들(MCA1, MCA2)을 포함하며, 제1 및 제2 메모리 셀 어레이들(MCA1, MCA2) 각각은 동일 평면 상에서 서로 이격되어 나란하게 배치될 수 있다. 다만, 실시예들에서 제2 반도체 구조물(S2)에 배치되는 메모리 셀 어레이들(MCA1, MCA2)의 개수, 층수 및 배치 형태는 다양하게 변경될 수 있다. 실시예들에 따라, 외부 장치 등과 전기적 신호를 송수신하기 위한 패드 영역들이 메모리 셀 어레이들(MCA1, MCA2)의 적어도 일 측에 더 배치될 수 있다. 상기 패드 영역들은 반도체 장치(10A) 내부에서는 제1 반도체 구조물(S1)의 기타 주변 회로(OPC) 내의 회로 중, 예를 들어 도 1의 입출력 버퍼(35)에 해당하는 입출력 회로와 전기적으로 연결되는 영역일 수 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도들이다.
도 3a를 참조하면, 메모리 셀 어레이(20A)는, 복수의 제1 메모리 셀 스트링들(ST1)을 포함할 수 있으며, 복수의 제1 메모리 셀 스트링들(ST1)은, 서로 직렬로 연결되는 제1 메모리 셀들(MC1), 제1 메모리 셀들(MC1)의 양단에 직렬로 연결되는 제1 접지 선택 트랜지스터(GST1), 및 제1 스트링 선택 트랜지스터(SST1_1, SST1_2)를 포함할 수 있다. 복수의 제1 메모리 셀 스트링들(ST1)은 각각의 제1 비트 라인들(BL1_0-BL1_2)에 병렬로 연결될 수 있다. 복수의 제1 메모리 셀 스트링들(ST1)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 제1 비트 라인들(BL1_0-BL1_2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 제1 메모리 셀 스트링들(ST1)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
또한, 메모리 셀 어레이(20A)는, 공통 소스 라인(CSL)의 상부에 배치되는 복수의 제2 메모리 셀 스트링들(ST2)을 포함할 수 있으며, 복수의 제2 메모리 셀 스트링들(ST2)은, 서로 직렬로 연결되는 제2 메모리 셀들(MC2), 제2 메모리 셀들(MC2)의 양단에 직렬로 연결되는 제2 접지 선택 트랜지스터(GST2), 및 제2 스트링 선택 트랜지스터(SST2_1, SST2_2)를 포함할 수 있다. 복수의 제2 메모리 셀 스트링들(ST2)은 각각의 제2 비트 라인들(BL2_0-BL2_2)에 병렬로 연결될 수 있다. 복수의 제2 메모리 셀 스트링들(ST2)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 제2 비트 라인들(BL2_0-BL2_2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 제2 메모리 셀 스트링들(ST2)이 배치될 수 있다.
메모리 셀 어레이(20A)에서 중앙에 배치되는 공통 소스 라인(CSL)은 상하의 제1 및 제2 메모리 셀 스트링들(ST1, ST2)에 공통으로 전기적으로 연결될 수 있다. 공통 소스 라인(CSL)을 중심으로 제1 및 제2 메모리 셀 스트링들(ST1, ST2)은 실질적으로 대칭인 회로 구조를 가질 수 있다. 제1 및 제2 메모리 셀 스트링들(ST1, ST2)은 각각 제1 비트 라인들(BL1_0-BL1_2) 및 제2 비트 라인들(BL2_0-BL2_2)에 의해 독립적으로 구동될 수 있다. 이하에서는, 제1 및 제2 메모리 셀 스트링들(ST1, ST2)에 공통적인 설명에 대해서, 제1 및 제2 메모리 셀 스트링들(ST1, ST2)을 구분하지 않고 함께 설명한다.
서로 직렬로 연결되는 메모리 셀들(MC1, MC2)은 상기 메모리 셀들(MC1, MC2)을 선택하기 위한 워드 라인들(WL1_0-WL1_n, WL2_0-WL2_n)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC1, MC2)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC1, MC2)의 게이트 전극들은, 워드 라인들(WL1_0-WL1_n, WL2_0-WL2_n) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC1, MC2)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST1, GST2)는 접지 선택 라인(GSL1, GSL2)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST1_1, SST1_2, SST2_1, SST2_2)는 스트링 선택 라인(SSL_1, SSL1_2, SSL2_1, SSL2_2)에 의해 제어되고, 제1 및 제2 비트 라인들(BL1_0-BL1_2, BL2_0-BL2_2)에 접속될 수 있다. 도 2a에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC1, MC2)에 각각 하나의 접지 선택 트랜지스터(GST1, GST2)와 두 개의 스트링 선택 트랜지스터들(SST1_1, SST1_2, SST2_1, SST2_2)이 연결되는 구조를 도시하였으나, 각각 하나의 스트링 선택 트랜지스터가 연결되거나, 복수의 접지 선택 트랜지스터가 연결될 수도 있다. 워드 라인들(WL1_0-WL1_n, WL2_0-WL2_n) 중 최상위 워드라인(WL1_n, WL2_n)과 스트링 선택 라인(SSL_1, SSL1_2, SSL2_1, SSL2_2) 사이에 하나 이상의 더미 라인(DWL1, DWL2) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL1_0, WL2_0)과 접지 선택 라인(GSL1, GSL2) 사이에도 하나 이상의 더미 라인이 배치될 수 있다. 본 명세서에서, "더미(dummy)"의 용어는 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 갖지만, 장치 내에서 실질적인 기능을 하지 않는 구성을 지칭하는 용도로 사용된다.
스트링 선택 트랜지스터(SST1_1, SST1_2, SST2_1, SST2_2)에 스트링 선택 라인(SSL_1, SSL1_2, SSL2_1, SSL2_2)을 통해 신호가 인가되면, 제1 및 제2 비트 라인들(BL1_0-BL1_2, BL2_0-BL2_2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC1, MC2)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC1, MC2)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 또는, 접지 선택 트랜지스터(GST1, GST2)의 외측 및/또는 스트링 선택 트랜지스터들(SST1_1, SST1_2, SST2_1, SST2_2)의 외측에 배치되고, 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터에 의해 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(20A)는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 3b를 참조하면, 메모리 셀 어레이(20B)는, 중앙에 도 3a의 공통 소스 라인(CSL) 대신 공통 비트 라인들(BL0-BL2)이 배치될 수 있다. 공통 비트 라인들(BL0-BL2)은 상하의 제1 및 제2 메모리 셀 스트링들(ST1, ST2)에 공통으로 전기적으로 연결될 수 있다. 공통 비트 라인들(BL0-BL2)을 중심으로 제1 및 제2 메모리 셀 스트링들(ST1, ST2)은 실질적으로 대칭인 회로 구조를 가질 수 있다. 제1 및 제2 메모리 셀 스트링들(ST1, ST2)은 각각 제1 및 제2 공통 소스 라인(CSL1, CLS2)에 연결될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 5에서는 도 4의 'A' 영역을 확대하여 도시한다.
도 4 및 도 5를 참조하면, 반도체 장치(100)는 상하로 적층된 제1 반도체 구조물(S1) 및 제2 반도체 구조물(S2)을 포함한다. 제1 반도체 구조물(S1)은 도 2의 제1 반도체 구조물(S1)과 같이 주변 회로 영역(PERI)을 포함할 수 있다. 제2 반도체 구조물(S2)은 도 2의 제2 반도체 구조물(S2)과 같이 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)을 포함할 수 있다.
제1 반도체 구조물(S1)은, 기판(101), 기판(101) 내의 소스/드레인 영역들(105) 및 소자 분리층들(110), 기판(101) 상에 배치된 회로 소자들(120), 회로 콘택 플러그들(160), 회로 배선 라인들(170), 제1 접합 패드들(180), 및 주변 영역 절연층(190)을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)에는 소자 분리층들(110)에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(105)이 배치될 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, 기판(101)은 단결정의 벌크 웨이퍼로 제공될 수 있다.
회로 소자들(120)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(120)은 회로 게이트 유전층(122), 스페이서층(124) 및 회로 게이트 전극(125)을 포함할 수 있다. 회로 게이트 전극(125)의 양 측에서 기판(101) 내에는 소스/드레인 영역들(105)이 배치될 수 있다.
주변 영역 절연층(190)은 기판(101) 상에서 회로 소자(120) 상에 배치될 수 있다. 회로 콘택 플러그들(160)은 주변 영역 절연층(190)을 관통하여 소스/드레인 영역들(105) 및 회로 게이트 전극(125)에 연결될 수 있으며, 기판(101)으로부터 순차적으로 위치하는 제1 내지 제4 회로 콘택 플러그들(162, 164, 166, 168)을 포함할 수 있다. 회로 콘택 플러그들(160)에 의해 회로 소자(120)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(125)에도 회로 콘택 플러그들(160)이 연결될 수 있다. 회로 배선 라인들(170)은 회로 콘택 플러그들(160)과 연결될 수 있으며, 복수의 층을 이루는 제1 내지 제3 회로 배선 라인들(172, 174, 176)을 포함할 수 있다.
제1 접합 패드들(180)은 제4 회로 콘택 플러그들(168)과 연결되도록 배치되어, 상면이 주변 영역 절연층(190)을 통해 제1 반도체 구조물(S1)의 상면으로 노출될 수 있다. 제1 접합 패드들(180)은 제2 접합 패드들(280)과 함께, 제1 반도체 구조물(S1)과 제2 반도체 구조물(S2)의 접합을 위한 접합층으로 기능할 수 있다. 제1 접합 패드들(180)은 제2 반도체 구조물(S2)과의 접합 및 이에 따른 전기적 연결 경로를 제공하기 위하여, 다른 상기 배선 구조물들에 비하여 큰 평면적을 가질 수 있다. 제1 접합 패드들(180)은 제2 접합 패드들(280)과 대응되는 위치에 배치될 수 있으며, 제2 접합 패드들(280)과 동일하거나 유사한 크기를 가질 수 있다. 제1 접합 패드들(180)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 반도체 구조물(S2)은, 중앙 배선층인 소스 도전층(260) 및 소스 도전층(260)을 중심으로 상하로 적층된 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)을 포함할 수 있다.
제1 메모리 셀 영역(CELL1)은, z 방향에서 서로 이격되어 적층되는 게이트 전극들(230), 게이트 전극들(230)과 교대로 적층되는 층간 절연층들(220), 게이트 전극들(230)을 관통하도록 배치되는 제1 채널 구조물들(CH1), 게이트 전극들(230)을 관통하도록 배치되는 분리 절연층(210)의 하부 영역, 및 제1 채널 구조물들(CH1) 하부의 제1 배선 구조물(LI)을 포함할 수 있다. 제1 메모리 셀 영역(CELL1)은, 소스 도전층(260)의 하면 상에 배치되는 제1 수평 도전층(212) 및 셀 영역 절연층(290)을 더 포함할 수 있다. 제1 채널 구조물들(CH1) 각각은 게이트 전극들(230)로부터 순차적으로 배치되는 게이트 유전층(245), 채널층(240), 채널 매립 절연층(250), 및 제1 채널 패드(255L)를 포함할 수 있다. 제1 배선 구조물(LI)은 셀 영역 절연층(290) 내에 배치되며, 제1 채널 구조물들(CH1)로부터 하부를 향하여 순차적으로 적층되는 제1 콘택 플러그들(272), 제2 콘택 플러그들(274), 제1 비트 라인들(270L), 제3 콘택 플러그들(276), 및 제2 접합 패드들(280)을 포함할 수 있다.
제2 메모리 셀 영역(CELL2)은, z 방향에서 서로 이격되어 적층되는 게이트 전극들(230), 게이트 전극들(230)과 교대로 적층되는 층간 절연층들(220), 게이트 전극들(230)을 관통하도록 배치되는 제2 채널 구조물들(CH2), 게이트 전극들(230)을 관통하도록 배치되는 분리 절연층(210)의 상부 영역, 및 제2 채널 구조물들(CH2) 상부의 제2 배선 구조물(UI)을 포함할 수 있다. 제2 메모리 셀 영역(CELL2)은, 소스 도전층(260)의 상면 상에 배치되는 제2 수평 도전층(214), 최상부의 게이트 전극(230) 상의 지지층(203) 및 기판 절연층(202), 및 셀 영역 절연층(290)을 더 포함할 수 있다. 제2 채널 구조물들(CH2) 각각은 게이트 전극들(230)로부터 순차적으로 배치되는 게이트 유전층(245), 채널층(240), 채널 매립 절연층(250), 및 제2 채널 패드(255U)를 포함할 수 있다. 제2 배선 구조물(UI)은 셀 영역 절연층(290) 내에 배치되며, 제2 채널 구조물들(CH2)로부터 상부를 향하여 순차적으로 적층되는 제1 콘택 플러그들(272), 제2 콘택 플러그들(274), 제2 비트 라인들(270U), 제3 콘택 플러그들(276), 및 상부 배선 라인들(275)을 포함할 수 있다.
게이트 전극들(230)은 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)에서 각각 z 방향을 따라 이격되어 적층되어 층간 절연층들(220)과 함께 적층 구조물을 이룰 수 있다. 게이트 전극들(230)은 접지 선택 트랜지스터, 메모리 셀들, 및 스트링 선택 트랜지스터를 이루는 전극들을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 상기 메모리 셀들을 이루는 게이트 전극들(230)의 개수가 결정될 수 있다. 실시예에 따라, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터를 이루는 게이트 전극들(230)은 각각 1개 또는 2개 이상일 수 있으며, 상기 메모리 셀들의 게이트 전극들(230)과 동일하거나 상이한 구조를 가질 수 있다. 또한, 게이트 전극들(230)은 상기 스트링 선택 트랜지스터를 이루는 게이트 전극(230)의 상부에 배치되며 GIDL 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(230)을 더 포함할 수 있다. 일부 게이트 전극들(230), 예를 들어, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터를 이루는 게이트 전극(230)에 인접한 게이트 전극들(230)은 더미 게이트 전극들일 수 있다.
게이트 전극들(230)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(230)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(230)은 확산 방지층을 더 포함할 수 있으며, 예컨대, 상기 확산 방지층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(220)은 게이트 전극들(230)의 사이에 배치될 수 있다. 층간 절연층들(220)도 게이트 전극들(230)과 마찬가지로 z 방향에서 서로 이격되도록 배치될 수 있다. 층간 절연층들(220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
제2 메모리 셀 영역(CELL2)에서는 최상부의 층간 절연층(220) 상에 지지층(203) 및 기판 절연층(202)이 더 배치될 수 있다. 지지층(203) 및 기판 절연층(202)은 제조 공정을 용이하게 하기 위한 층일 수 있다. 지지층(203)은 게이트 전극들(230)의 상부 및 제2 비트 라인들(270U)과 제2 채널 패드들(255U)의 하부에 배치되어, 제2 채널 구조물들(CH2)을 둘러쌀 수 있다. 지지층(203)은 예를 들어, 다결정 실리콘을 포함하고, 기판 절연층(202)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
제1 및 제2 채널 구조물들(CH1, CH2)은 각각 하나의 메모리 셀 스트링을 이룰 수 있다. 제1 및 제2 채널 구조물들(CH1, CH2)은 게이트 전극들(230)을 관통하도록 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 제1 및 제2 채널 구조물들(CH1, CH2)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 제1 및 제2 채널 구조물들(CH1, CH2)은 기둥 형상을 가지며, 종횡비에 따라 경사진 측면을 가질 수 있다. 제1 및 제2 채널 구조물들(CH1, CH2)은 서로 동일한 방향으로 경사진 측면을 가질 수 있다. 예를 들어, 제1 및 제2 채널 구조물들(CH1, CH2)은 모두 기판(101)을 향할수록 넓어지도록 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 제1 및 제2 채널 구조물들(CH1, CH2) 중 일부는 더미 채널일 수 있다.
채널층들(240)은 제1 및 제2 채널 구조물들(CH1, CH2) 내에 배치되며, 제1 및 제2 채널 구조물들(CH1, CH2)의 사이에서 연결된 형태를 가질 수 있다. 즉, 각각의 채널층(240)은 상하로 인접한 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 연속적으로 연장될 수 있다. 예를 들어, 제1 채널 구조물(CH1)의 채널층(240)을 제1 채널층으로 지칭하고, 제2 채널 구조물(CH2)의 채널층(240)을 제2 채널층으로 지칭하는 경우, 상기 제1 채널층 및 상기 제2 채널층은, 소스 도전층(260)으로 둘러싸인 영역에서 서로 연결될 수 있다.
제1 및 제2 채널 구조물들(CH1, CH2) 내에서 채널층들(240)은 내부의 채널 매립 절연층(250)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(250)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층들(240)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질일 수 있으나, 이에 한정되지는 않으며, 실시예들에 따라, p형 또는 n형 불순물들을 포함할 수도 있다. 채널층들(240)은 제1 및 제2 채널 구조물들(CH1, CH2)의 사이에서 소스 도전층(260)과 직접 접촉되어 연결될 수 있다. 채널층들(240)은 제1 및 제2 비트 라인들(270L, 270U)에 인접한 단부들에서 제1 및 제2 채널 패드들(255L, 255U)과 연결될 수 있다.
게이트 유전층들(245)은 각각 게이트 전극들(230)과 채널층들(240)의 사이에 배치될 수 있다. 다만, 게이트 유전층들(245)은 채널층들(240)과 달리, 제1 및 제2 채널 구조물들(CH1, CH2)의 사이에서 연결되지 않고 분리되도록 배치될 수 있다. 예를 들어, 제1 채널 구조물(CH1)의 게이트 유전층(245)을 제1 게이트 유전층으로 지칭하고, 제2 채널 구조물(CH2)의 게이트 유전층(245)을 제2 게이트 유전층으로 지칭하는 경우, 상기 제1 게이트 유전층 및 상기 제2 게이트 유전층은 상하로 이격되어 배치될 수 있다.
도 5에 도시된 것과 같이, 게이트 유전층들(245)은 채널층들(240)로부터 순차적으로 적층된 터널링층(241), 전하 저장층(242), 및 블록킹층(243)을 포함할 수 있다. 터널링층(241)은 전하를 전하 저장층(242)으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 전하 저장층(242)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 블록킹층(243)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 블록킹층(243)은 게이트 전극들(230)을 따라 수평 방향으로 연장되는 층을 더 포함할 수 있다. 예시적인 실시예들에서, 블록킹층(243)은 전체가 게이트 전극들(230)을 따라 수평 방향으로 연장되도록 배치될 수도 있다.
채널 매립 절연층들(250)은 채널층들(240)의 내측을 채우도록 배치될 수 있다. 채널 매립 절연층들(250)은 제1 및 제2 채널 구조물들(CH1, CH2)의 사이에서 연결된 형태로 배치될 수 있다. 즉, 채널 매립 절연층들(250)은 제1 및 제2 채널 구조물들(CH1, CH2)의 사이의 소스 도전층(260)으로 둘러싸인 영역에서, 연속적으로 연장될 수 있다. 채널 매립 절연층들(250)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
제1 및 제2 채널 패드들(255L, 255U)은 각각 채널 매립 절연층들(150)의 하면 및 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
분리 절연층들(210)은 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)의 게이트 전극들(230)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 분리 절연층들(210)은 제1 및 제2 메모리 셀 영역들(CELL1, CELL2) 각각에서 상부를 향할수록 폭이 좁아지도록 경사진 측면을 가질 수 있다. 분리 절연층들(210) 각각은, 제1 메모리 셀 영역들(CELL1) 및 소스 도전층(260)을 관통하여 연장되는 하부 영역 및 제2 메모리 셀 영역(CELL2)을 관통하여 연장되는 상부 영역을 포함할 수 있다. 상기 상부 영역은 지지층(203)을 일부 리세스한 형태를 가질 수 있다. 다만, 상기 상부 영역은 지지층(203)을 완전히 관통하도록 배치될 수도 있을 것이다. 상기 하부 영역 및 상기 상부 영역은 소스 도전층(260)의 상면에 대응되는 높이에서 서로 연결되어 하나의 분리 절연층(210)을 이룰 수 있다. 이에 따라, 분리 절연층(210)은 상기 하부 영역과 상기 상부 영역의 사이에서 폭이 변경되는 절곡부를 가질 수 있다.
분리 절연층들(210)은 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다. 예시적인 실시예들에서, 분리 절연층들(210)의 내부에 도전층이 더 배치될 수도 있다. 이 경우, 상기 도전층은 반도체 장치(100)의 소스 도전층(260)과 연결되는 콘택 플러그로 기능하거나, 전기적으로 기능하지 않는 층일 수 있다.
소스 도전층(260)은, 제1 및 제2 채널 구조물들(CH1, CH2)의 사이에서, z 방향을 따라 제1 및 제2 채널 구조물들(CH1, CH2)과 중첩되어 배치될 수 있다. 소스 도전층(260)은, y 방향을 따라 인접하게 배치되는 분리 절연층들(210)의 사이에서, xy 평면으로 연장되는 플레이트 형상을 가질 수 있다. 소스 도전층(260)은 반도체 장치(100)에서 제1 및 제2 채널 구조물들(CH1, CH2)에 전기적인 신호를 인가하며, 도 3a의 공통 소스 라인(CSL)으로 기능할 수 있다. 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)이 소스 도전층(260)을 공유하는 구조에 의해 반도체 장치(100)는 더욱 고밀도로 집적될 수 있다.
소스 도전층(260)의 외측면들은 적어도 일부가 분리 절연층(210)과 접할 수 있다. 도 5에 도시된 것과 같이, 소스 도전층(260)의 내측면들은, 상하로 인접한 제1 및 제2 채널 구조물들(CH1, CH2)의 사이에서 채널층(240)을 둘러싸며 채널층(240)과 직접 접촉될 수 있다. 소스 도전층(260)은 채널층들(240)을 둘러싸며 채널층들(240)과 연결되므로, 제1 및 제2 채널 구조물들(CH1, CH2)과 안정적으로 전기적으로 연결될 수 있다. 소스 도전층(260)이 채널층(240)과 접촉하는 영역에서, 채널층(240) 둘레의 게이트 유전층(245)은 제거된 상태일 수 있다. 이에 따라, 소스 도전층(260)은 플레이트 형태를 가지면서, 제1 채널 구조물들(CH1)을 향하여 하부로 돌출된 영역들을 갖고 제2 채널 구조물들(CH2)을 향하여 상부로 돌출된 영역들을 가질 수 있다. 상부로 돌출된 영역에서 제2 채널 구조물(CH2)과 마주하는 소스 도전층(260)의 상면의 전체 폭(L1)은 하부로 돌출된 영역에서 제1 채널 구조물들(CH1)과 마주하는 하면의 전체 폭(L2)보다 클 수 있다. 여기에서, "전체 폭"은, 내부의 채널 매립 절연층(250) 및 채널층(240)을 포함하여 소스 도전층(260)의 양단 사이의 최대 폭을 의미한다.
소스 도전층(260)은 제1 및 제2 채널 구조물들(CH1, CH2)로부터 y 방향으로 이격된 영역에서 제1 두께(T1)를 갖고, 채널층(240)의 외측에서 제1 두께(T1)보다 두꺼운 제2 두께(T2)를 갖고, 채널층(240)과 접하는 영역에서 제2 두께(T2)보다 두꺼운 제3 두께(T3)를 가질 수 있다. 이는 제조 공정 시에, 게이트 유전층(245)이 상부 및 하부로 확장되어 제거됨에 따라 형성된 구조일 수 있다. 본 실시예에서, 소스 도전층(260)이 게이트 유전층(245)을 상부로 리세스하면서 확장된 제1 길이(D1)는 하부로 리세스하면서 확장된 제2 길이(D2)와 동일하거나 유사할 수 있다. 소스 도전층(260)은 반도체 물질 또는 금속 물질을 포함할 수 있으며, 예를 들어, 다결정 실리콘(Si), 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 소스 도전층(260)이 다결정 실리콘을 포함하는 경우, 상기 다결정 실리콘은 도핑된 층일 수 있다. 예시적인 실시예들에서, 소스 도전층(260)은 다층 구조를 가질 수도 있을 것이다.
제1 및 제2 수평 도전층(212, 214)은, 제1 및 제2 채널 구조물들(CH1, CH2)의 사이에서, 소스 도전층(260)의 하면 및 상면 상에 배치될 수 있다. 제1 및 제2 수평 도전층(212, 214)은 동일한 물질을 포함할 수 있으며, 층간 절연층들(220)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 수평 도전층(212, 214)은 다결정 실리콘을 포함할 수 있다. 예시적인 실시예에서, 제1 및 제2 수평 도전층(212, 214)은 소스 도전층(260)과 동일한 물질을 포함할 수도 있을 것이다. 다만, 이 경우에도 제1 및 제2 수평 도전층(212, 214)은 소스 도전층(260)과 다른 공정 단계에서 형성되어 경계가 인식될 수 있을 것이다.
제1 및 제2 배선 구조물(LI, UI)은 각각 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)과 주변 회로 영역(PERI)을 전기적으로 연결하는 배선들을 포함할 수 있다.
제1 콘택 플러그들(272) 및 제2 콘택 플러그들(274)은 제1 및 제2 채널 패드들(255L, 255U)과 제1 및 제2 비트 라인들(270L, 270U)을 연결할 수 있다. 제3 콘택 플러그들(276)은 제1 및 제2 비트 라인들(270L, 270U)을 각각 제2 접합 패드들(280) 및 상부 배선 라인들(275)과 연결할 수 있다.
제1 및 제2 비트 라인들(270L, 270U)은 배선층으로서, 각각 제1 및 제2 채널 구조물들(CH1, CH2)의 하부 및 상부에서 제1 콘택 플러그들(272) 및 제2 콘택 플러그들(274)을 통해 제1 및 제2 채널 패드들(255L, 255U)과 연결되도록 배치될 수 있다. 제1 및 제2 비트 라인들(270L, 270U)은 예를 들어, y 방향으로 연장될 수 있다. 상부 배선 라인들(275)은 제2 비트 라인들(270U) 상에서 제3 콘택 플러그들(276)을 통해 제2 비트 라인들(270U)과 연결되도록 배치될 수 있다.
제1 콘택 플러그들(272), 제2 콘택 플러그들(274), 제3 콘택 플러그들(276), 제1 및 제2 비트 라인들(270L, 270U), 및 상부 배선 라인들(275)은 다결정 실리콘과 같은 반도체 물질, 또는 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합과 같은 금속 물질을 포함할 수 있다.
제2 접합 패드들(280)은 제3 콘택 플러그들(276)의 하부에 배치되어, 하면이 셀 영역 절연층(290)을 통해 제2 반도체 구조물(S2)의 하면으로 노출되도록 배치될 수 있다. 제2 접합 패드들(280)은 제1 접합 패드들(180)과 함께 제1 반도체 구조물(S1)과 제2 반도체 구조물(S2)의 접합을 위한 접합층으로 기능할 수 있다. 제2 접합 패드들(280)은 제1 반도체 구조물(S1)과의 접합 및 이에 따른 전기적 연결 경로를 제공하기 위하여, 다른 상기 배선 구조물들에 비하여 큰 평면적을 가질 수 있다. 제2 접합 패드들(280)은 평면 상에서, 예를 들어, 사각형, 원형 또는 타원형의 형상을 가질 수 있으며, 일정한 패턴을 이루며 배열될 수 있다. 제2 접합 패드들(280)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
예시적인 실시예들에서, 제1 및 제2 배선 구조물(LI, UI)을 구성하는 배선 라인들 및 콘택 플러그들의 층 수 및 배치는 다양하게 변경될 수 있다. 예를 들어, 제2 접합 패드들(280)과 제1 비트 라인들(270L)의 사이에도 배선 라인들이 더 배치될 수 있을 것이다.
셀 영역 절연층(290)은 게이트 전극들(230)을 덮도록 배치될 수 있으며, 셀 영역 절연층(290) 내에 제1 및 제2 배선 구조물(LI, UI)이 배치될 수 있다. 셀 영역 절연층(290)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 탄화물 중 적어도 하나를 포함할 수 있다. 셀 영역 절연층(290)은 서로 다른 공정 단계들에서 형성된 복수의 층들을 포함할 수 있다. 예시적인 실시예들에서, 하부의 셀 영역 절연층(290)은 제2 접합 패드(280)가 배치되는 하단에 소정 두께로 접합 유전층을 포함할 수 있다. 상기 접합 유전층은 제1 반도체 구조물(S1)의 하면에도 배치되어, 이에 의해 유전체-유전체 본딩(dielectric-to-dielectric bonding)이 이루어질 수 있다. 상기 접합 유전층은 제2 접합 패드(280)의 확산 방지층으로도 기능할 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다.
제1 및 제2 반도체 구조물들(S1, S2)은 제1 및 제2 접합 패드들(180, 280)의 접합, 예를 들어 구리(Cu)-구리(Cu) 본딩(copper-to-copper bonding)에 의해 접합될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 구조물들(S1, S2)은, 제1 및 제2 접합 패드들(180, 280)의 접합, 및 제1 및 제2 접합 패드들(180, 280)의 둘레에 배치된 주변 영역 절연층(190) 및 제2 셀 영역 절연층(290S)의 유전체-유전체 본딩에 의한 하이브리드 본딩에 의해 접합될 수도 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 단면도들이다. 도 6a 및 도 6b에서는 도 4의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 6a를 참조하면, 반도체 장치(100a)에서, 소스 도전층(260a)은 도 5의 실시예에 비하여, 상부 및 하부로 더욱 확장된 형태를 가질 수 있다. 소스 도전층(260)은 게이트 전극들(230)과 접촉하지 않는 범위에서 이와 같이 다양한 길이로 확장되어, 상승된 상면 및 하강된 하면을 가질 수 있다. 본 실시예에서, 소스 도전층(260)이 게이트 유전층(245)을 상부로 리세스하면서 확장된 제1 길이(D1')는 하부로 리세스하면서 확장된 제2 길이(D2')보다 작을 수 있다. 다만, 예시적인 실시예들에서, 제1 길이(D1')와 제2 길이(D2')의 상대적인 크기는, 게이트 유전층(245)의 두께 등에 따라 다양하게 변경될 수 있다.
도 6b를 참조하면, 반도체 장치(100b)에서, 소스 도전층(260b)은 내부 도전층(262) 및 외측면을 따라 연장되는 배리어층(264)을 포함할 수 있다. 배리어층(264)은 채널층(240)과 접촉될 수 있다. 예를 들어, 내부 도전층(262)은 텅스텐(W)을 포함하고, 배리어층(264)은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7을 참조하면, 반도체 장치(100c)는 도 4의 실시예에서와 달리, 지지층(203) 및 기판 절연층(202)을 포함하지 않을 수 있다. 이에 따라, 최상부의 층간 절연층(220)은 하부의 다른 층간 절연층들(220)에 비하여 상대적으로 두꺼운 두께를 가질 수 있다. 제2 채널 패드들(255U)은 최상부의 층간 절연층(220) 내에 위치할 수 있다. 최상부의 층간 절연층(220)의 두께에 따라, 제2 채널 패드들(255U)은 도 4의 실시예에서보다 작은 두께를 가질 수 있으나, 이에 한정되지는 않는다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8을 참조하면, 반도체 장치(100d)에서, 제2 반도체 구조물(S2)은, 중앙 배선층인 공통 비트 라인들(270d) 및 공통 비트 라인들(270d)을 중심으로 상하로 적층된 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)을 포함할 수 있다. 또한, 반도체 장치(100d)는 배선 절연층들(295)을 더 포함하고, 제1 및 제2 배선 구조물들(LId, UId)은 각각 제1 및 제2 소스 도전층들(260L, 260U)을 포함할 수 있다.
공통 비트 라인들(270d)은, 제1 및 제2 채널 구조물들(CH1, CH2)의 사이에서, z 방향을 따라 제1 및 제2 채널 구조물들(CH1, CH2)과 중첩되어 제1 및 제2 채널 구조물들(CH1, CH2)의 둘레를 따라 배치될 수 있다. 공통 비트 라인들(270d)은, 분리 절연층들(210)의 사이에서 하나의 층으로 배치될 수 있다. 공통 비트 라인들(270d)은 반도체 장치(100d)에서 제1 및 제2 채널 구조물들(CH1, CH2)에 전기적인 신호를 인가하며, 도 3b의 공통 비트 라인들(BL0-BL2)로 기능할 수 있다. 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)이 공통 비트 라인들(270d)을 공유하는 구조에 의해 반도체 장치(100d)는 더욱 고밀도로 집적될 수 있다.
공통 비트 라인들(270d)의 외측면들은 분리 절연층들(210)과 접할 수 있다. 공통 비트 라인들(270d)의 내측면들은, 상하로 인접한 제1 및 제2 채널 구조물들(CH1, CH2)의 사이에서 채널층(240)을 둘러싸며 채널층(240)과 직접 접촉될 수 있다. 공통 비트 라인들(270d)은 채널층들(240)을 둘러싸며 채널층들(240)과 연결되므로, 제1 및 제2 채널 구조물들(CH1, CH2)과 안정적으로 전기적으로 연결될 수 있다. 공통 비트 라인(270d)이 채널층(240)과 접촉하는 영역에서, 채널층(240) 둘레의 게이트 유전층(245)은 제거된 상태일 수 있다. 공통 비트 라인들(270d)은 제1 및 제2 채널 구조물들(CH1, CH2)의 사이에서 상대적으로 두꺼운 영역을 가질 수 있다. 다만, 예시적인 실시예들에서, y 방향을 따른 공통 비트 라인들(270d)의 길이는 다양하게 변경될 수 있다.
배선 절연층들(295)은 공통 비트 라인들(270d)에 상하로 인접하는 각각의 스트링 선택 트랜지스터들을 이루는 게이트 전극들(230)의 사이에 개재될 수 있다. 배선 절연층들(295)은 제1 및 제2 채널 구조물들(CH1, CH2) 각각이 별도로 제어될 수 있도록, x 방향을 따라 인접하는 제1 및 제2 채널 구조물들(CH1, CH2)의 사이에서 게이트 전극들(230)을 서로 분리할 수 있다. 다만, 예시적인 실시예들에서, 배선 절연층들(295)의 배치 형태, 크기 등은 다양하게 변경될 수 있다. 배선 절연층(295)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연성 물질을 포함할 수 있다.
제1 및 제2 소스 도전층들(260L, 260U)은 각각 제1 및 제2 채널 패드들(255L, 255U)과 연결되도록 제1 및 제2 채널 패드들(255L, 255U)의 하부 및 상부에 플레이트 형태로 배치될 수 있다. 제1 및 제2 소스 도전층들(260L, 260U)은 콘택 플러그들(276)을 통해 각각 제2 접합 패드들(280) 및 상부 배선 라인들(275)과 연결될 수 있다. 다만, 예시적인 실시예들에서, 제1 및 제2 소스 도전층들(260L, 260U)의 배치 형태 및 제1 및 제2 배선 구조물(LId, UId) 내의 다른 배선층과의 연결 형태는 다양하게 변경될 수 있다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 9a를 참조하면, 반도체 장치(100e)에서, 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)의 제1 및 제2 패드 영역들(PAD1, PAD2)이 도시된다. 제1 및 제2 패드 영역들(PAD1, PAD2)은 게이트 전극들(230)의 일 방향, 예를 들어 x 방향을 따른 단부가 배치되는 영역들일 수 있다. 반도체 장치(100e)는 제1 및 제2 패드 영역들(PAD1, PAD2)에서 게이트 전극들(230)과 연결되는 셀 콘택 플러그들(235)을 더 포함할 수 있다.
제1 및 제2 패드 영역들(PAD1, PAD2)에서, 게이트 전극들(230)은 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 제1 메모리 셀 영역(CELL1)의 제1 패드 영역(PAD1) 및 제2 메모리 셀 영역(CELL2)의 제2 패드 영역(PAD2)에서, 게이트 전극들(230)은 서로 동일한 계단 형태를 이룰 수 있다. 도 9a에 도시된 것과 같이, 제1 및 제2 패드 영역들(PAD1, PAD2)에서, 게이트 전극들(230)은 상부로부터 서로 대응되는 두 개의 게이트 전극들(230)이 서로 실질적으로 동일한 길이로 연장될 수 있다. 제1 및 제2 패드 영역들(PAD1, PAD2)의 게이트 전극들(230)은 패드 절연층(292)으로 덮일 수 있다.
일부 실시예들에서, 게이트 전극들(230)은, 일정 개수, 예를 들어 두 개 내지 여섯 개의 게이트 전극들(230)이 하나의 게이트 그룹을 이루어, x 방향에서 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다. 이 경우, 하나의 상기 게이트 그룹을 이루는 게이트 전극들(230)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 게이트 전극들(230)은 하부의 게이트 전극(230)이 상부의 게이트 전극(230)보다 길게 연장되는 계단 형태를 이루며 층간 절연층들(220)로부터 상부로 노출되는 단부들을 제공할 수 있다. 일부 실시예들에서, 상기 단부들에서, 게이트 전극들(230)은 상향된 두께를 가질 수 있다.
셀 콘택 플러그들(235)은 제1 및 제2 패드 영역들(PAD1, PAD2)을 모두 관통하도록 배치될 수 있다. 셀 콘택 플러그들(235)은 제1 패드 영역(PAD1)의 하나의 게이트 전극(230) 및 제2 패드 영역(PAD2)의 하나의 게이트 전극(230)과 전기적으로 연결될 수 있다. 셀 콘택 플러그들(235)은 콘택 절연층들(296)에 의해 전기적으로 연결되지 않는 게이트 전극들(230)과 분리될 수 있다. 반도체 장치(100e)에서 제1 및 제2 채널 구조물들(CH1, CH2)은 서로 다른 메모리 셀 스트링을 이루며 제1 및 제2 비트 라인들(270L, 270U)에 의해 독립적으로 구동될 수 있다. 따라서, 셀 콘택 플러그들(235)은 이와 같이 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)에서 각각 하나씩, 총 두 개의 게이트 전극들(230)과 동시에 전기적으로 연결되도록 배치될 수 있다.
셀 콘택 플러그들(235)은 기판(101)을 향할수록 폭이 넓어지도록 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 셀 콘택 플러그들(235)은 하부에서 제1 및 제2 콘택 플러그들(272, 274)을 통해 하부 배선 라인들(277)과 연결될 수 있다. 셀 콘택 플러그들(235) 및 하부 배선 라인들(277)은 도전성 물질, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
콘택 절연층들(296)은 게이트 전극들(230)과 동일한 레벨에서 셀 콘택 플러그들(235)을 둘러싸도록 배치될 수 있다. 다만, 예시적인 실시예들에서, 콘택 절연층들(296)의 배치 형태 및 형상은 다양하게 변경될 수 있다.
도 9b를 참조하면, 반도체 장치(100f)는, 도 9a의 실시예서와 달리, 관통 콘택 플러그(239)를 더 포함할 수 있다.
관통 콘택 플러그(239)는 제1 반도체 구조물(S1)의 배선층과 제2 반도체 구조물(S2)의 배선층을 직접 연결할 수 있다. 예를 들어, 관통 콘택 플러그(239)는 제2 배선 구조물(UI)의 상부 배선 라인(275)과 주변 회로 영역(PERI)의 제3 회로 배선 라인(176)을 연결할 수 있다. 이 경우, 관통 콘택 플러그(239)는 기판(101)을 향할수록 폭이 감소하도록 경사진 측면을 가질 수 있다. 즉, 관통 콘택 플러그(239)의 측면은, 셀 콘택 플러그들(235)과 반대 방향의 경사를 가질 수 있다. 예시적인 실시예들에서, 관통 콘택 플러그(239)는 상하로 연속적으로 연결된 복수의 콘택 플러그들을 포함할 수도 있다.
도 10a 및 도 10b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도들이다.
도 10a 및 도 10b에서는, 반도체 장치의 채널 구조물들(CH)이 배치되는 제1 영역(I) 및 패드 영역인 제2 영역(Ⅱ)에서, 일부의 게이트 전극들(230), 소스 도전층(260), 셀 콘택 플러그들(235), 및 소스 콘택 플러그(236)를 도시한다. 제1 영역(I)은 메모리 셀 스트링들이 배치되는 영역이고, 제2 영역(Ⅱ)은 도 9a 및 도 9b의 제1 및 제2 패드 영역들(PAD1, PAD2)에 해당하는 영역일 수 있다.
도 10a를 참조하면, 반도체 장치(100g)의 소스 도전층(260)은, 게이트 전극들(230)의 y 방향을 따른 단부에서, 게이트 전극들(230)의 측면으로부터 y 방향으로 돌출된 콘택 영역(CR)을 가질 수 있다. 콘택 영역(CR)은 분리 절연층들(210)(도 4 참조)이 배치되는 영역일 수 있다. 또는, 콘택 영역(CR)은 하나의 공통 소스 라인(CSL)(도 3a 참조)을 공유하는 하나의 메모리 셀 어레이(MCA1, MCA2)(도 2 참조)를 이루는 게이트 전극들(230)의 최외각 단부의 외측 영역일 수 있다.
소스 콘택 플러그(236)는 콘택 영역(CR)에서 소스 도전층(260)과 연결될 수 있다. 소스 콘택 플러그(236)는 도 4의 제1 배선 구조물(LI) 및/또는 제2 배선 구조물(UI)과 소스 도전층(260)을 전기적으로 연결할 수 있으며, 주변 회로 영역(PERI)과 소스 도전층(260)을 전기적으로 연결할 수 있다. 예시적인 실시예들에서, 소스 콘택 플러그(236)는 소스 도전층(260)을 관통하면서 연장되지 않고, 소스 도전층(260)의 상부 또는 하부로만 연장될 수도 있다.
도 10b를 참조하면, 반도체 장치(100h)에서, 게이트 전극들(230)은 제2 영역(Ⅱ)에서 게이트 희생층들(222)을 둘러싸도록 배치될 수 있다. 또한, 반도체 장치(100h)는 게이트 희생층들(222)을 관통하며 연장되는 관통 콘택 플러그(239h)를 포함할 수 있다.
게이트 희생층들(222)은 도 11i를 참조하여 하기에 설명하는 공정 단계에서, 게이트 희생층들(222)이 일부 제거되지 않고 잔존하여 형성될 수 있다. 본 실시예에서, 게이트 희생층들(222)이 잔존하는 영역은 관통 배선 영역으로 이용될 수 있다.
셀 콘택 플러그들(235)은 게이트 희생층들(222)을 관통하여 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)에서 각각 하나의 게이트 전극(230)씩 총 두 개의 게이트 전극들(230)과 연결될 수 있다. 셀 콘택 플러그들(235)은 계단 형상을 이루는 게이트 전극들(230) 중 상부로 노출되는 게이트 전극들(230)과 연결될 수 있다. 게이트 전극들(230)은 셀 콘택 플러그들(235)과 연결되는 영역인 연결 영역(RP)에서, 상승된 두께를 가질 수 있다.
관통 콘택 플러그(239h)는 게이트 희생층들(222)을 관통하며, 제1 반도체 구조물(S1)의 제1 배선 구조물(LI)과 제2 배선 구조물(UI)을 연결하도록 연장될 수 있다. 또는, 관통 콘택 플러그(239h)는, 도 9b의 실시예에서와 같이, 제1 반도체 구조물(S1)의 제2 배선 구조물(UI)과 제2 반도체 구조물(S2)의 회로 배선 라인(170)을 직접 연결하도록 연장될 수도 있다.
도 11a 내지 도 11m은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 11a 내지 도 11m은 도 4에 대응되는 영역을 도시한다.
도 11a를 참조하면, 먼저 제2 반도체 구조물(S2)을 형성할 수 있다. 이를 위해, 베이스 기판(201) 상에 기판 절연층(202) 및 지지층(203)을 순차적으로 형성하고, 층간 절연층들(220) 및 게이트 희생층들(222)을 교대로 적층하고, 상부에 제2 수평 도전층(214)을 형성하여 하부 적층 구조물(GS1)을 형성할 수 있다. 다음으로, 하부 적층 구조물(GS1)을 일부 제거한 후, 제1 및 제2 관통 희생층들(223, 224)을 형성할 수 있다.
베이스 기판(201)은 후속 공정을 통해 제거되는 층으로, 실리콘(Si)과 같은 반도체 기판일 수 있다. 기판 절연층(202) 및 지지층(203)은 베이스 기판(201) 상에 순차적으로 형성될 수 있으며, 서로 다른 물질을 포함할 수 있다.
게이트 희생층들(222)은 후속 공정을 통해 게이트 전극들(230)로 교체되는 층일 수 있다. 게이트 희생층들(222)은 층간 절연층들(220)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(220)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 게이트 희생층들(222)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택된 층간 절연층(220)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(220)의 두께는 모두 동일하지 않을 수 있다.
제1 및 제2 관통 희생층들(223, 224)은 도 4의 제2 채널 구조물들(CH2) 및 분리 절연층(210)의 상부 영역에 대응되는 위치에서, 하부 적층 구조물(GS1)을 관통하도록 형성될 수 있다. 먼저, 제2 채널 구조물들(CH2)에 대응되는 관통 홀들 및 분리 절연층(210)의 상부 영역에 대응되는 관통 트렌치들을 형성할 수 있다. 하부 적층 구조물(GS1)의 높이로 인하여, 상기 관통 홀들 및 상기 관통 트렌치들의 측벽은 베이스 기판(201)의 상면에 수직하지 않을 수 있다. 상기 관통 트렌치들은 지지층(203) 내에 하단이 위치하도록 형성할 수 있으며, 상기 관통 홀들은 베이스 기판(201)까지 연장되도록 형성할 수 있다. 예시적인 실시예들에서, 상기 관통 홀들은 베이스 기판(201)의 일부를 리세스하도록 형성될 수도 있다.
제1 관통 희생층들(223)을 상기 관통 홀들 및 상기 관통 트렌치들의 내측벽 및 바닥면을 따라 균일한 두께로 형성하고, 상기 관통 홀들 및 상기 관통 트렌치들을 채우도록 제2 관통 희생층들(224)을 형성할 수 있다. 제1 및 제2 관통 희생층들(223, 224)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 관통 희생층들(223)은 실리콘 산화물 또는 실리콘 질화물을 포함하고, 제2 관통 희생층들(224)은 다결정 실리콘을 포함할 수 있다.
도 11b를 참조하면, 제1 적층 구조물(GS1) 상에 제1 및 제2 소스 희생층들(225, 226)을 형성한 후, 제1 수평 도전층(212)을 형성하고, 층간 절연층들(220) 및 게이트 희생층들(222)을 교대로 적층하여 제2 적층 구조물(GS2)을 형성할 수 있다.
제1 및 제2 소스 희생층들(225, 226)은 제2 소스 희생층(226)의 상하에 제1 소스 희생층들(225)이 배치되도록 제1 적층 구조물(GS1) 상에 적층될 수 있다. 제1 및 제2 소스 희생층들(225, 226)은 서로 다른 물질을 포함할 수 있다. 제1 및 제2 소스 희생층들(225, 226)은 후속 공정을 통해 도 4의 소스 도전층(260)으로 교체되는 층들일 수 있다. 예를 들어, 제1 소스 희생층(225)은 층간 절연층들(220)과 동일한 물질로 이루어지고, 제2 소스 희생층(226)은 게이트 희생층들(222) 또는 지지층(203)과 동일한 물질로 이루어질 수 있다. 제1 수평 도전층(212)은 제1 및 제2 소스 희생층들(225, 226) 상에 형성될 수 있다.
층간 절연층들(220) 및 게이트 희생층들(222)은, 제1 적층 구조물(GS1)에서와 유사하게, 제1 수평 도전층(212) 상에 교대로 적층되어 형성될 수 있다.
도 11c를 참조하면, 상부 적층 구조물(GS2)을 일부 제거한 후, 제1 및 제2 관통 희생층들(223, 224)을 형성할 수 있다.
제1 및 제2 관통 희생층들(223, 224)은, 하부 적층 구조물(GS1)에서와 유사하게, 도 4의 제1 채널 구조물들(CH1) 및 분리 절연층(210)의 하부 영역에 대응되는 위치에서, 상부 적층 구조물(GS2)을 관통하도록 형성될 수 있다. 먼저, 제1 채널 구조물들(CH1)에 대응되는 관통 홀들 및 분리 절연층(210)의 하부 영역에 대응되는 관통 트렌치들을 형성할 수 있다. 상기 관통 홀들 및 상기 관통 트렌치들은 하부 적층 구조물(GS1)의 제2 관통 희생층들(224)과 접하거나 제2 관통 희생층들(224)을 일부 리세스하도록 연장될 수 있다.
도 11d를 참조하면, 제1 및 제2 채널 구조물들(CH1, CH2)에 대응되는 위치에 형성된 제1 및 제2 관통 희생층들(223, 224)을 제거하여, 제1 개구부들(OP1)을 형성할 수 있다.
구체적으로, 상부 적층 구조물(GS2) 상에 상부 적층 구조물(GS2)의 일부를 노출시키도록 마스크층을 형성한 후, 노출된 영역에서 제1 및 제2 관통 희생층들(223, 224)을 제거할 수 있다. 제1 및 제2 관통 희생층들(223, 224)은 예를 들어, 습식 식각에 의해 제거될 수 있다. 제1 개구부들(OP1)은 도 4의 제1 및 제2 채널 구조물들(CH1, CH2)에 대응되는 홀 형태를 가질 수 있다.
도 11e를 참조하면, 제1 개구부들(OP1) 내에 제1 및 제2 채널 구조물들(CH1, CH2)의 게이트 유전층(245), 채널층(240), 및 채널 매립 절연층(250)을 형성하고, 제1 채널 구조물들(CH1)의 상부에 및 제1 채널 패드들(255L)을 형성할 수 있다.
게이트 유전층(245)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서는 게이트 유전층(245) 중에서도 채널층(240)을 따라 수직하게 연장되는 적어도 일부가 형성될 수 있다. 채널층(240)은 게이트 유전층(245) 상에 형성될 수 있다. 채널 매립 절연층(250)은 제1 및 제2 채널 구조물들(CH1, CH2)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 매립 절연층(250)이 아닌 도전성 물질로 채널층(240) 사이의 공간을 매립할 수도 있다. 이와 같이, 본 단계에서, 제1 및 제2 채널 구조물들(CH1, CH2)을 이루는 게이트 유전층(245), 채널층(240), 및 채널 매립 절연층(250)은 각각 단일 공정으로 함께 형성될 수 있다.
다음으로, 제1 채널 구조물들(CH1)의 상부에 및 제1 채널 패드들(255L)을 형성할 수 있다.
도 11f를 참조하면, 상부 적층 구조물(GS2)에서, 분리 절연층들(210)에 대응되는 위치에 형성된 제1 및 제2 관통 희생층들(223, 224)을 제거하여, 제2 개구부들(OP2)을 형성할 수 있다.
제1 및 제2 관통 희생층들(223, 224)은 예를 들어, 습식 식각에 의해 선택적으로 제거될 수 있다. 실시예들에 따라, 제2 개구부들(OP2)을 통해 노출된 층간 절연층들(220) 또는 게이트 희생층들(222)도 제2 개구부들(OP2)로부터 일부 두께로 제거되어 딤플(dimple)들이 형성될 수 있다.
도 11g를 참조하면, 제2 개구부들(OP2)을 통해 제1 및 제2 소스 희생층들(225, 226)을 제거하여 제1 터널부(LT1)를 형성할 수 있다.
제2 개구부들(OP2) 내에 별도의 희생 스페이서층들을 형성한 후, 제2 소스 희생층(226)을 선택적으로 제거하고, 순차적으로 상하의 제1 소스 희생층들(225)을 제거할 수 있다. 제1 및 제2 소스 희생층들(225, 226)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 소스 희생층들(225)의 제거 공정 시에, 제2 소스 희생층(226)이 제거된 영역에서 노출된 게이트 유전층(245)의 일부도 함께 제거될 수 있다. 이에 따라, 제1 터널부(LT1)를 통해 채널층들(240)이 노출될 수 있다.
본 단계에서, 게이트 유전층(245)의 일부가 제거되는 정도를 조절함으로써, 도 6a의 반도체 장치(100a)가 제조될 수 있다.
도 11h를 참조하면, 제1 터널부(LT1)에 소스 도전층(260)을 형성할 수 있다.
소스 도전층(260)은 제1 터널부(LT1) 내에 도전성 물질을 증착하여 형성할 수 있다. 소스 도전층(260)은 노출된 채널층들(240)과 접촉하며 채널층들(240)을 둘러싸도록 형성될 수 있다. 소스 도전층(260)은 예를 들어, 도핑된 다결정 실리콘일 수 있으나, 이에 한정되지는 않는다. 소스 도전층(260)은 하부 적층 구조물(GS1)의 제2 관통 희생층들(224) 상에서 제거될 수 있으며, 상기 희생 스페이서층들도 본 단계에서 제거될 수 있다.
본 단계에서, 배리어층(264)을 먼저 형성한 후, 내부 도전층(262)을 형성하는 경우, 도 6b의 반도체 장치(100b)가 제조될 수 있다.
도 11i를 참조하면, 하부 적층 구조물(GS1)에서, 분리 절연층들(210)에 대응되는 위치에 형성된 제1 및 제2 관통 희생층들(223, 224)을 제거하여, 확장된 제2 개구부들(OP2')을 형성하고, 확장된 제2 개구부들(OP2')을 통해 게이트 희생층들(222)을 제거하여 제2 터널부들(LT2)을 형성할 수 있다.
먼저, 제1 및 제2 관통 희생층들(223, 224)은 예를 들어, 습식 식각에 의해 선택적으로 제거될 수 있다.
확장된 제2 개구부들(OP2')은 x 방향으로 연장되는 트렌치 형태를 가질 수 있다. 게이트 희생층들(222)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(220)에 대하여 선택적으로 제거될 수 있다. 이에 따라 층간 절연층들(220) 사이에서 제2 터널부들(LT2)을 통하여 제1 및 제2 채널 구조물들(CH1, CH2)의 측벽들이 일부 노출될 수 있다.
도 11j를 참조하면, 제2 터널부들(LT2)에 게이트 전극들(230)을 형성하고, 확장된 제2 개구부들(OP2')에 분리 절연층들(210)을 형성할 수 있다.
게이트 전극들(230)은 게이트 희생층들(222)이 제거된 영역에 도전성 물질을 매립하여 형성할 수 있다. 게이트 전극들(230)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(230)의 형성 전에, 게이트 유전층(245) 중 게이트 전극들(230)을 따라 수평하게 연장되는 영역이 있는 경우 상기 영역이 먼저 형성될 수 있다.
다음으로, 확장된 제2 개구부들(OP2') 내에 절연 물질을 매립하여 분리 절연층들(210)을 형성할 수 있다.
도 11k를 참조하면, 상부 적층 구조물(GS2) 상에 제1 배선 구조물(LI)을 형성할 수 있다.
셀 영역 절연층(290)을 먼저 형성하고, 셀 영역 절연층(290)을 관통하는 제1 콘택 플러그들(272), 제2 콘택 플러그들(274), 제1 비트 라인들(270L), 제3 콘택 플러그들(276), 및 제2 접합 패드들(280)을 순차적으로 형성할 수 있다. 제1 콘택 플러그들(272), 제2 콘택 플러그들(274), 및 제3 콘택 플러그들(276)은 셀 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 제1 비트 라인들(270L) 및 제2 접합 패드들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다. 제2 접합 패드들(280)은 셀 영역 절연층(290)을 통해 상면이 노출될 수 있다. 실시예들에 따라, 제2 접합 패드들(280)의 상면은 셀 영역 절연층(290)의 상면보다 상부로 돌출된 형태로 형성될 수도 있다.
예시적인 실시예들에서, 제1 배선 구조물(LI)의 구성들 중 적어도 일부는 경사진 측면들을 가질 수 있으며, 이 경우, 제1 및 제2 채널 구조물들(CH1, CH2)과 동일한 방향으로 경사진 측면들을 가질 수 있다.
도 11l을 참조하면, 제1 반도체 구조물(S1) 상에 제2 반도체 구조물(S2)을 접합하고, 베이스 기판(201)을 제거할 수 있다.
먼저, 제1 반도체 구조물(S2)은, 기판(101) 상에 회로 소자들(120) 및 회로 배선 구조물들을 형성함으로써 마련될 수 있다.
기판(101) 내에 소자 분리층들(110)을 형성하고, 기판(101) 상에 회로 게이트 유전층(122) 및 회로 게이트 전극(125)을 순차적으로 형성할 수 있다. 소자 분리층들(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(122)과 회로 게이트 전극(125)은 ALD 또는 CVD를 이용하여 형성될 수 있다. 회로 게이트 유전층(122)은 실리콘 산화물로 형성되고, 회로 게이트 전극(125)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(122)과 회로 게이트 전극(125)의 양 측벽에 스페이서층(124) 및 소스/드레인 영역들(105)을 형성할 수 있다. 실시예들에 따라, 스페이서층(124)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(105)을 형성할 수 있다.
상기 회로 배선 구조물들 중, 회로 콘택 플러그들(160)은 주변 영역 절연층(190)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(170)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(190)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(190)은 상기 회로 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 제3 회로 배선 라인(176)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(120) 및 상기 회로 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 제1 반도체 구조물(S1)과 제2 반도체 구조물(S2)은 제1 접합 패드들(180)과 제2 접합 패드들(280)을 가압에 의해 본딩함으로써 연결할 수 있다. 제1 반도체 구조물(S1) 상에 제2 반도체 구조물(S2)은 뒤집어서, 제2 접합 패드들(280)이 하부를 향하도록 본딩될 수 있다. 제1 반도체 구조물(S1)과 제2 반도체 구조물(S2)은 별도의 접착층과 같은 접착제의 개재없이 직접 접합(direct bonding)될 수 있다. 예를 들어, 제1 접합 패드들(180)과 제2 접합 패드들(280)은 상기 가압 공정에 의하여 원자 레벨에서의 결합을 형성할 수 있다. 실시예들에 따라, 본딩 전에, 접합력을 강화하기 위하여, 제1 반도체 구조물(S1)의 상면 및 제2 반도체 구조물(S2)의 하면에 대하여 수소 플라즈마 처리와 같은 표면 처리 공정이 더 수행될 수 있다.
예시적인 실시예들에서, 셀 영역 절연층(290)이 상부에 상술한 접합 유전층을 포함하고, 제1 반도체 구조물(S1)도 동일한 층을 갖는 경우, 제1 및 제2 접합 패드들(180, 280) 사이의 본딩 뿐 아니라, 상기 접합 유전층들 사이의 유전체 본딩에 의해 접합력이 더욱 확보될 수 있다.
다음으로, 제1 및 제2 반도체 구조물들(S1, S2)의 접합 구조물 상에서, 제2 반도체 구조물(S2)의 베이스 기판(201)을 제거할 수 있다.
베이스 기판(201)을 제거함으로써, 반도체 장치의 두께가 최소화될 수 있으며, 관통 비아와 같은 배선을 위한 구조물의 형성이 생략될 수 있다. 베이스 기판(201)은 상면으로부터 일부는 그라인딩(grinding) 공정과 같은 연마 공정에 의해 제거하고, 나머지 일부는 습식 식각과 같은 식각 공정에 의해 제거할 수 있다.
본 단계에서, 베이스 기판(201)을 제거한 후, 지지층(203)도 제거하는 경우, 도 7의 반도체 장치(100c)가 제조될 수 있다.
도 11m을 참조하면, 제2 채널 구조물들(CH2)의 상부에서 게이트 유전층(245), 채널층(240), 및 채널 매립 절연층(250)을 일부 제거하고, 제2 채널 패드들(255U)을 형성할 수 있다.
게이트 유전층(245), 채널층(240), 및 채널 매립 절연층(250)은, 기판 절연층(202)으로 둘러싸인 영역에서, 상부로부터 소정 깊이로 제거될 수 있다. 게이트 유전층(245), 채널층(240), 및 채널 매립 절연층(250)이 제거된 영역에 도전성 물질을 증착하여 제2 채널 패드들(255U)을 형성할 수 있다.
다음으로, 도 4를 함께 참조하면, 제2 채널 구조물들(CH2)의 상부에 제2 배선 구조물(UI)을 형성할 수 있다.
제2 배선 구조물(UI)은 도 11k를 참조하여 상술한 제1 배선 구조물(LI)과 동일한 방식으로 형성될 수 있다. 예시적인 실시예들에서, 제2 배선 구조물(UI)의 구성들 중 적어도 일부는 경사진 측면들을 가질 수 있으며, 이 경우, 제1 및 제2 채널 구조물들(CH1, CH2)과 반대 방향으로 경사진 측면들을 가질 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 소스/드레인 영역들
110: 소자 분리층 120: 회로 소자
122: 회로 게이트 유전층 124: 스페이서층
125: 회로 게이트 전극 160: 회로 콘택 플러그
170: 회로 배선 라인 180: 제1 접합 패드
190: 주변 영역 절연층 201: 베이스 기판
202: 기판 절연층 203: 지지층
210: 분리 절연층 212, 214: 수평 도전층
220: 층간 절연층 222: 게이트 희생층
223, 224: 관통 희생층 225, 226: 소스 희생층
230: 게이트 전극 235: 셀 콘택 플러그
236: 소스 콘택 플러그 239: 관통 콘택 플러그
240: 채널층 245: 게이트 유전층
250: 채널 매립 절연층 255: 채널 패드
260: 소스 도전층 272, 274, 276: 콘택 플러그
275: 상부 배선 라인 277: 하부 배선 라인
280: 제2 접합 패드 290: 셀 영역 절연층

Claims (10)

  1. 기판 및 상기 기판 상에 배치되는 회로 소자를 포함하는 제1 반도체 구조물; 및
    상기 제1 반도체 구조물 상에서 상기 제1 반도체 구조물과 연결되는 제2 반도체 구조물을 포함하고,
    상기 제2 반도체 구조물은,
    상기 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들, 상기 제1 게이트 전극들을 관통하는 제1 채널 구조물, 및 상기 제1 채널 구조물의 하부에 배치되는 제1 비트 라인을 포함하는 제1 메모리 셀 구조물;
    상기 제1 메모리 셀 구조물의 상부에 배치되며, 상기 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제2 게이트 전극들, 상기 제2 게이트 전극들을 관통하는 제2 채널 구조물, 및 상기 제2 채널 구조물의 상부에 배치되는 제2 비트 라인을 포함하는 제2 메모리 셀 구조물; 및
    상기 제1 메모리 셀 구조물과 상기 제2 메모리 셀 구조물의 사이에 배치되는 소스 도전층을 포함하고,
    상기 제1 채널 구조물 및 상기 제2 채널 구조물은, 상기 제1 채널 구조물과 상기 제2 채널 구조물의 사이에서 연결되는 채널층을 포함하고,
    상기 소스 도전층은 상기 채널층을 둘러싸며 상기 채널층과 접촉되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 소스 도전층은, 상기 제1 채널 구조물 및 상기 제2 채널 구조물의 사이에서, 상기 제1 채널 구조물 및 상기 제2 채널 구조물을 향하여 확장되어, 증가된 두께를 갖는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 채널 구조물은 하단에 배치되어 상기 제1 비트 라인과 연결되는 제1 비트 라인 패드를 포함하고, 상기 제2 채널 구조물은 상단에 배치되어 상기 제2 비트 라인과 연결되는 제2 비트 라인 패드를 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 채널 구조물은 상기 채널층과 상기 제1 게이트 전극들의 사이에 배치되는 제1 게이트 유전층을 포함하고, 상기 제2 채널 구조물은 상기 채널층과 상기 제2 게이트 전극들의 사이에 배치되는 제2 게이트 유전층을 포함하며,
    상기 제1 게이트 유전층 및 상기 제2 게이트 유전층은, 상기 제1 채널 구조물 및 상기 제2 채널 구조물의 사이에서, 상하로 이격되어 배치되는 반도체 장치.
  5. 제1 항에 있어서,
    제1 메모리 셀 구조물 및 제2 메모리 셀 구조물은, 각각 상기 제1 게이트 전극들 및 상기 제2 게이트 전극들이 서로 다른 길이로 연장되어 계단 형태를 이루는 제1 패드 영역 및 제2 패드 영역을 갖고,
    상기 제1 패드 영역에서의 상기 제1 게이트 전극들의 계단 형태는, 상기 제2 패드 영역에서의 상기 제2 게이트 전극들의 계단 형태와 동일한 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 반도체 구조물 및 제2 반도체 구조물은 각각 일면을 통해 노출되어 서로 접합되는 제1 접합 패드들 및 제2 접합 패드들을 더 포함하는 반도체 장치.
  7. 제1 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들;
    상기 제1 게이트 전극들을 관통하며, 제1 채널층 및 제1 채널 매립 절연층을 포함하는 제1 채널 구조물;
    상기 제1 게이트 전극들의 상부에서, 서로 이격되어 수직하게 적층되는 제2 게이트 전극들;
    상기 제2 게이트 전극들을 관통하며, 제2 채널층 및 제2 채널 매립 절연층을 포함하는 제2 채널 구조물; 및
    상기 제1 게이트 전극들과 상기 제2 게이트 전극들의 사이에 배치되어 상기 제1 채널층 및 상기 제2 채널층과 연결되는 중앙 배선층을 포함하고,
    상기 제1 채널층 및 상기 제2 채널층은 상기 중앙 배선층으로 둘러싸인 영역에서 서로 연결되고, 상기 제1 채널 매립 절연층 및 상기 제2 채널 매립 절연층은 상기 중앙 배선층으로 둘러싸인 영역에서 서로 연결되는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 게이트 전극들 및 상기 제2 게이트 전극들을 관통하며 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 이격되어 배치되는 분리 절연층들을 더 포함하고,
    상기 중앙 배선층은, 상기 제3 방향을 따라 인접하는 상기 분리 절연층들의 사이에서, 하나의 층을 이루는 반도체 장치.
  9. 기판 및 상기 기판 상에 배치되는 회로 소자를 포함하는 제1 반도체 구조물; 및
    상기 제1 반도체 구조물 상에서 상기 제1 반도체 구조물과 접합되는 제2 반도체 구조물을 포함하고,
    상기 제2 반도체 구조물은,
    상기 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제1 게이트 전극들, 상기 제1 게이트 전극들을 관통하는 제1 채널 구조물, 및 상기 제1 채널 구조물의 하부에 배치되는 제1 배선층을 포함하는 제1 메모리 셀 구조물;
    상기 제1 메모리 셀 구조물의 상부에 배치되며, 상기 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 제2 게이트 전극들, 상기 제2 게이트 전극들을 관통하는 제2 채널 구조물, 및 상기 제2 채널 구조물의 상부에 배치되는 제2 배선층을 포함하는 제2 메모리 셀 구조물; 및
    상기 제1 메모리 셀 구조물과 상기 제2 메모리 셀 구조물의 사이에 배치되어 상기 제1 채널 구조물 및 상기 제2 채널 구조물과 연결되는 중앙 배선층을 포함하고,
    상기 제1 채널 구조물 및 상기 제2 채널 구조물 각각의 제1 영역은, 상기 제1 채널 구조물과 상기 제2 채널 구조물 사이에서 연속적으로 연장되는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 채널 구조물 및 상기 제2 채널 구조물 각각은, 상기 제1 게이트 전극들 및 상기 제2 게이트 전극들로부터 순차적으로 적층된 게이트 유전층, 채널층, 및 채널 매립 절연층을 포함하고,
    상기 제1 영역은 상기 채널층 및 상기 채널 매립 절연층을 포함하는 반도체 장치.
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