JP2021150601A - 半導体ウェハおよびその製造方法 - Google Patents

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insulating
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Jun Iijima
純 飯島
寛 中木
Hiroshi Nakagi
寛 中木
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Abstract

【課題】基板の端部等を廃棄する無駄を低減することが可能な半導体ウェハおよびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体ウェハは、第１基板と、前記第１基板上に設けられた第１絶縁膜と、前記第１絶縁膜内に設けられた複数の第１パッドとを備える。前記ウェハはさらに、前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜内にて前記第１パッド上に設けられた複数の第２パッドと、前記第２絶縁膜内に設けられた複数の第１絶縁層および複数の第２絶縁層を交互に含む積層膜と、前記第２絶縁膜上に設けられた第２基板とを備える。さらに、前記第１絶縁膜と前記第２絶縁膜は、前記第１絶縁膜の端面と前記第２絶縁膜の端面との間で互いに接しており、前記第２絶縁膜は、前記第１および第２絶縁膜の端面において、前記第１絶縁膜と前記積層膜との間に介在している。【選択図】図２３

Description

本発明の実施形態は、半導体ウェハおよびその製造方法に関する。
複数のウェハ（基板）の金属パッドを貼り合わせて半導体装置を製造する場合、ウェハの端部等を廃棄する無駄を低減することが望ましい。
特開２０１２−１７４９３７号公報
基板の端部等を廃棄する無駄を低減することが可能な半導体ウェハおよびその製造方法を提供する。
一の実施形態によれば、半導体ウェハは、第１基板と、前記第１基板上に設けられた第１絶縁膜と、前記第１絶縁膜内に設けられた複数の第１パッドとを備える。前記ウェハはさらに、前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜内にて前記第１パッド上に設けられた複数の第２パッドと、前記第２絶縁膜内に設けられた複数の第１絶縁層および複数の第２絶縁層を交互に含む積層膜と、前記第２絶縁膜上に設けられた第２基板とを備える。さらに、前記第１絶縁膜と前記第２絶縁膜は、前記第１絶縁膜の端面と前記第２絶縁膜の端面との間で互いに接しており、前記第２絶縁膜は、前記第１および第２絶縁膜の端面において、前記第１絶縁膜と前記積層膜との間に介在している。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の柱状部ＣＬの構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第１実施形態のアレイウェハＷ１の製造方法を示す断面図(1/4)である。 第１実施形態のアレイウェハＷ１の製造方法を示す断面図(2/4)である。 第１実施形態のアレイウェハＷ１の製造方法を示す断面図(3/4)である。 第１実施形態のアレイウェハＷ１の製造方法を示す断面図(4/4)である。 第１実施形態の回路ウェハＷ２の製造方法を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第２実施形態のアレイウェハＷ１の製造方法を示す断面図(1/9)である。 第２実施形態のアレイウェハＷ１の製造方法を示す断面図(2/9)である。 第２実施形態のアレイウェハＷ１の製造方法を示す断面図(3/9)である。 第２実施形態のアレイウェハＷ１の製造方法を示す断面図(4/9)である。 第２実施形態のアレイウェハＷ１の製造方法を示す断面図(5/9)である。 第２実施形態のアレイウェハＷ１の製造方法を示す断面図(6/9)である。 第２実施形態のアレイウェハＷ１の製造方法を示す断面図(7/9)である。 第２実施形態のアレイウェハＷ１の製造方法を示す断面図(8/9)である。 第２実施形態のアレイウェハＷ１の製造方法を示す断面図(9/9)である。 第２実施形態のアレイウェハＷ１および回路ウェハＷ２の製造方法を示す断面図である。 第２実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第２実施形態の半導体装置の製造方法を示す断面図(2/2)である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図２３において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、メモリセルアレイ１１下の層間絶縁膜１３とを備えている。絶縁膜１２は例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜１３は例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。層間絶縁膜１３は、第２絶縁膜の例である。
回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、層間絶縁膜１４と、層間絶縁膜１４下の基板１５とを備えている。層間絶縁膜１４は例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。層間絶縁膜１４は、第１絶縁膜の例である。基板１５は例えば、シリコン基板などの半導体基板である。
図１は、基板１５の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１５の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２４を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。ソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含んでいる。
回路チップ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１５上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１５内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路チップ２は、これらのトランジスタ３１のゲート電極３２、ソース拡散層、またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３と、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。
回路チップ２はさらに、配線層３５上に設けられ、複数の配線を含む配線層３６と、配線層３６上に設けられた複数のビアプラグ３７と、これらのビアプラグ３７上に設けられた複数の金属パッド３８とを備えている。金属パッド３８は例えば、Ｃｕ（銅）層またはＡｌ（アルミニウム）層である。金属パッド３８は、第１パッドの例である。回路チップ２は、アレイチップ１の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３８に電気的に接続されている。
アレイチップ１は、金属パッド３８上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２とを備えている。また、アレイチップ１は、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３と、配線層４３上に設けられ、複数の配線を含む配線層４４とを備えている。金属パッド４１は例えば、Ｃｕ層またはＡｌ層である。金属パッド４１は、第２パッドの例である。上述のビット線ＢＬは、配線層４４に含まれている。
アレイチップ１はさらに、配線層４４上に設けられた複数のビアプラグ４５と、これらのビアプラグ４５上や絶縁膜１２上に設けられた金属パッド４６と、金属パッド４６上や絶縁膜１２上に設けられたパッシベーション膜４７とを備えている。金属パッド４６は例えば、Ｃｕ層またはＡｌ層であり、図１の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション膜４７は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド４６の上面を露出させる開口部Ｐを有している。金属パッド４６は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
図２は、第１実施形態の柱状部ＣＬの構造を示す断面図である。
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１３（図１）上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備えている。ワード線ＷＬは、例えばＷ（タングステン）層である。絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜または金属絶縁膜である。
図３および図４は、第１実施形態の半導体装置の製造方法を示す断面図である。
図３は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示している。アレイウェハＷ１は「メモリウェハ」とも呼ばれ、回路ウェハＷ２は「ＣＭＯＳウェハ」とも呼ばれる。
図３のアレイウェハＷ１の向きは、図１のアレイチップ１の向きとは逆であることに留意されたい。本実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のアレイウェハＷ１を示しており、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイチップ１を示している。
図３において、符号Ｓ１はアレイウェハＷ１の上面を示し、符号Ｓ２は回路ウェハＷ２の上面を示している。アレイウェハＷ１は、絶縁膜１２下に設けられた基板１６を備えていることに留意されたい。基板１６は例えば、シリコン基板などの半導体基板である。基板１５は第１基板の例であり、基板１６は第２基板の例である。図３に示す基板１５および基板１６は、ダイシングされる前の半導体ウェハであり、円盤形状（ディスク形状）を有している。
本実施形態ではまず、図３に示すように、アレイウェハＷ１の基板１６上にメモリセルアレイ１１、絶縁膜１２、層間絶縁膜１３、階段構造部２１、金属パッド４１などを形成し、回路ウェハＷ２の基板１５上に層間絶縁膜１４、トランジスタ３１、金属パッド３８などを形成する。例えば、基板１６上にビアプラグ４５、配線層４４、配線層４３、ビアプラグ４２、および金属パッド４１が順に形成される。また、基板１５上にコンタクトプラグ３３、配線層３４、配線層３５、配線層３６、ビアプラグ３７、および金属パッド３８が順に形成される。次に、図４に示すように、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜１４とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２を４００℃でアニールする。これにより、金属パッド４１と金属パッド３８とが接合される。
その後、基板１５をＣＭＰ（Chemical Mechanical Polishing）により薄膜化し、基板１６をＣＭＰにより除去した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、図１の半導体装置が製造される。図１は、金属パッド３８および層間絶縁膜１４を含む回路チップ１と、金属パッド３８および層間絶縁膜１４上にそれぞれ配置された金属パッド４１および層間絶縁膜１３を含むアレイチップ１とを示している。なお、金属パッド４６とパッシベーション膜４７は例えば、基板１５の薄膜化および基板１６の除去の後に、絶縁膜１２上に形成される。
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよい。図１から図４を参照して前述した内容や、図５から図２３を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。
また、図１は、層間絶縁膜１３と層間絶縁膜１４との境界面や、金属パッド４１と金属パッド３８との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３８の側面の傾きや、金属パッド４１の側面と金属パッド３８との位置ずれを検出することで推定することができる。
なお、本実施形態の半導体装置は、複数のチップに切断された後の図１の状態で取引の対象となってもよいし、複数のチップに切断される前の図４の状態で取引の対象となってもよい。図１は、チップの状態の半導体装置を示し、図４は、ウェハの状態の半導体装置を示している。本実施形態では、１つのウェハ状の半導体装置（図４）から、複数のチップ状の半導体装置（図１）が製造される。なお、図４に示すウェハ状の半導体装置は例えば、後述するトリミング後の状態で取引の対象となる。図４に示すウェハ状の半導体装置は、半導体ウェハの例である。
以下、図５から図１１を参照し、本実施形態の半導体装置の製造方法のさらなる詳細を説明する。
図５から図８は、第１実施形態のアレイウェハＷ１の製造方法を示す断面図である。
図５(ａ)は、基板１６と、層間絶縁膜１３の一部である絶縁膜１３ａと、絶縁膜１３ａ内に形成された複数の柱状部ＣＬとを示している。ただし、基板１６と柱状部ＣＬとの間の絶縁膜１２やソース線ＳＬの図示は省略されている（図３参照）。絶縁膜１３ａは、第１膜の例である。
図５(ａ)はさらに、絶縁膜１３ａ内にてこれらの柱状部ＣＬ上に順に形成された配線層４３と複数のビアプラグ４２とを示している。ただし、柱状部ＣＬと配線層４３との間のビアプラグ２４やビット線ＢＬ（配線層４３）の図示は省略されている（図３参照）。
このように、図５(ａ)は、図３の工程にてビアプラグ４２が形成された後で金属パッド４１が形成される前の段階を示している。
図５(ａ)の基板１６は、ダイシングされる前の半導体ウェハであり、円盤形状を有している。図５(ａ)はさらに、基板１６の中央部Ａ１、端部Ｂ１、および最外部Ｃ１を示している。中央部Ａ１は、基板１６の中心軸側の領域であり、端部Ｂ１は、基板１６の最外部Ｃ１側の領域である。本実施形態の端部Ｂ１は、中央部Ａ１を包囲する環状（リング状）の形状を有している。
本実施形態では、基板１６の端部Ｂ１の上面が、基板１６の中央部Ａ１の上面より低くなっている。さらには、端部Ｂ１上の絶縁膜１３ａの上面が、中央部Ａ１上の絶縁膜１３ａの上面より低くなっている。理由は、図３の工程で基板１６の表面や絶縁膜１３ａの表面をＣＭＰにより平坦化する際に、基板１６の表面や絶縁膜１３ａの表面が端部Ｂ１にて過剰に研磨されるためである。図５(ａ)において、端部Ｂ１上の絶縁膜１３ａの上面と、中央部Ａ１上の絶縁膜１３ａの上面との間の段差の高さは、例えば１〜２μｍであり、ここでは約１．５μｍである。
このような段差がアレイウェハＷ１と回路ウェハＷ２とを貼り合わせる際まで残存すると、端部Ｂ１上の層間絶縁膜１３が層間絶縁膜１４と貼り合わされなくなる。すなわち、端部Ｂ１上の層間絶縁膜１３の表面は、未貼合エリアとなる。本実施形態では、未貼合エリアの上下のアレイウェハＷ１および回路ウェハＷ２は、トリミングにより切り落とされる。そのため、未貼合エリアが広いほど、アレイウェハＷ１および回路ウェハＷ２の有効チップエリアが減り、アレイウェハＷ１および回路ウェハＷ２のトリミング部分が無駄に廃棄される。従って、本実施形態では、端部Ｂ１を廃棄する無駄を低減することが望ましい。そこで、本実施形態では、上述の段差を以下の方法で埋め戻す。
次に、基板１６の中央部Ａ１および端部Ｂ１の上方に、絶縁膜１３ａを介して、層間絶縁膜１３の一部である絶縁膜１３ｂを形成する（図５(ｂ)）。絶縁膜１３ｂは例えば、ｄＴＥＯＳ（densified tetraethyl orthosilicate）膜であり、１〜２μｍの膜厚を有するように形成される。図５(ｂ)では、端部Ｂ１の上方の絶縁膜１３ｂの上面が、中央部Ａ１の上方の絶縁膜１３ｂの上面より低くなっていることに留意されたい。絶縁膜１３ｂは、第２膜の例である。
次に、基板１６の中央部Ａ１および端部Ｂ１の上方に、絶縁膜１３ａと絶縁膜１３ｂとを介して、レジスト膜１７を形成する（図６(ａ)）。レジスト膜１７は例えば、約１μｍの膜厚を有するように形成される。
次に、基板１６の中央部Ａ１の上方のレジスト膜１７を除去する（図６(ａ)）。この際、中央部Ａ１の上方のレジスト膜１７の全部ではなく、中央部Ａ１の上方のレジスト膜１７の一部を除去する。具体的には、中央部Ａ１の上方のレジスト膜１７のうち、中央部Ａ１と端部Ｂ１との境界付近のレジスト膜１７は残存させる。
次に、レジスト膜１７を利用したエッチングにより、基板１６の中央部Ａ１の上方の絶縁膜１３ｂを除去する（図６(ｂ)）。この際、レジスト膜１７から露出した絶縁膜１３ｂのみが除去されるため、中央部Ａ１の上方の絶縁膜１３ｂの全部ではなく、中央部Ａ１の上方の絶縁膜１３ｂの一部が除去される。具体的には、中央部Ａ１の上方の絶縁膜１３ｂのうち、中央部Ａ１と端部Ｂ１との境界付近の絶縁膜１３ｂは残存する。図６(ｂ)は、中央部Ａ１と端部Ｂ１との境界付近に残存した絶縁膜１３ｂの突出部Ｔ１を示している。本実施形態の突出部Ｔ１は、端部Ｂ１と同様に、環状の形状を有している。図６(ｂ)の工程のエッチングは、例えばＢＨＦ（バッファードフッ酸）を含む薬液を用いたウェットエッチングである。
次に、レジスト膜１７を除去する（図７(ａ)）。レジスト膜１７は、例えばドライアッシングにより除去される。図７(ａ)は、図６(ｂ)の工程で絶縁膜１３ｂから露出したビアプラグ４２を示している。
次に、基板１６の中央部Ａ１および端部Ｂ１の上方に、絶縁膜１３ａと絶縁膜１３ｂとを介して、層間絶縁膜１３の一部である絶縁膜１３ｃを形成する（図７(ｂ)）。その結果、ビアプラグ４２が絶縁膜１３ｃで覆われる。さらには、絶縁膜１３ｃの一部が、絶縁膜１３ｂの突出部Ｔ１上で突出することとなる。本実施形態の絶縁膜１３ｃは、絶縁膜１３ｂと同じ絶縁材料で形成された絶縁膜である。よって、絶縁膜１３ｃは例えば、ｄＴＥＯＳ膜である。絶縁膜１３ｃの膜厚は、例えば０．５〜１．５μｍである。絶縁膜１３ｃは、第３膜の例である。
次に、絶縁膜１３ｃ、１３ｂの上面をＣＭＰにより平坦化する（図８(ａ)）。その結果、絶縁膜１３ｃの突出が解消されて、絶縁膜１３ｂの突出部Ｔ１が絶縁膜１３ｃから露出する。図８(ａ)では、上述の段差が絶縁膜１３ｂ、１３ｃで埋め戻され、端部Ｂ１の上方の層間絶縁膜１３の上面が、中央部Ａ１の上方の層間絶縁膜１３の上面と同じ高さになっていることに留意されたい。
次に、層間絶縁膜１３内においてビアプラグ４２上に金属パッド４１を形成する（図８(ｂ)）。本実施形態の金属パッド４１は、絶縁膜１３ｃ内に形成される。このようにして、本実施形態のアレイウェハＷ１が製造される。
図９は、第１実施形態の回路ウェハＷ２の製造方法を示す断面図である。
本実施形態の回路ウェハＷ２は、アレイウェハＷ１と同様に、図５(ａ)から図８(ｂ)の工程により製造される。図９は、このようにして製造された回路ウェハＷ２を示している。
図９は、基板１５と、層間絶縁膜１４の一部である絶縁膜１４ａと、絶縁膜１４ａ内に形成されたトランジスタ３１、ゲート電極３２、複数のコンタクトプラグ３３、配線層３６、および複数のビアプラグ３７とを示している。ただし、コンタクトプラグ３３と配線層３６との間の配線層３４や配線層３５の図示は省略されている（図３参照）。絶縁膜１４ａは、第１膜の例である。図９はさらに、基板１５の中央部Ａ２、端部Ｂ２、および最外部Ｃ２を示している。図９はさらに、層間絶縁膜１４の一部である絶縁膜１４ｂと、層間絶縁膜１４の一部である絶縁膜１４ｃと、絶縁膜１４ｂの突出部Ｔ２と、絶縁膜１４ｃ内に形成された複数の金属パッド３８とを示している。絶縁膜１４ｂは第２膜の例であり、絶縁膜１４ｃは第３膜の例である。図９の基板１５は、ダイシングされる前の半導体ウェハであり、円盤形状を有している。
図９の回路ウェハＷ２の各構成要素の材料や形状は、アレイウェハＷ１の対応する構成要素の材料や形状と同様である。例えば、絶縁膜１４ａ、１４ｂ、１４ｃはそれぞれ、絶縁膜１３ａ、１３ｂ、１３ｃに対応している。また、基板１５の中央部Ａ２、端部Ｂ２、および最外部Ｃ２はそれぞれ、基板１６の中央部Ａ１、端部Ｂ１、および最外部Ｃ１に対応している。また、金属パッド３８とビアプラグ３７はそれぞれ、金属パッド４１とビアプラグ４２に対応している。これらの構成要素の材料や形状の例については、図５(ａ)から図８(ｂ)の工程の説明を参照されたい。
本実施形態では、絶縁膜１３ａの段差が絶縁膜１３ｂ、１３ｃで埋め戻され、端部Ｂ１の下方の層間絶縁膜１３の下面が、中央部Ａ１の下方の層間絶縁膜１３の下面と同じ高さになっている（図８(ｂ)）。同様に、絶縁膜１４ａの段差が絶縁膜１４ｂ、１４ｃで埋め戻され、端部Ｂ２の上方の層間絶縁膜１４の上面が、中央部Ａ２の上方の層間絶縁膜１４の上面と同じ高さになっている（図９）。
そのため、本実施形態の層間絶縁膜１３と層間絶縁膜１４は、後述する図１１に示すように、基板１６の中央部Ａ１全体と基板１５の中央部Ａ２全体との間で互いに接するように貼り合わされる。このように、本実施形態によれば、層間絶縁膜１３、１４の未貼合エリアを低減することが可能となり、アレイウェハＷ１および回路ウェハＷ２の有効チップエリアを増大させることが可能となる。これにより、アレイウェハＷ１および回路ウェハＷ２のトリミング部分を無駄に廃棄することを抑制することが可能となり、基板１６、１５の端部Ｂ１、Ｂ２を廃棄する無駄を低減することが可能となる。
図１０および図１１は、第１実施形態の半導体装置の製造方法を示す断面図である。
図１０(ａ)と図１０(ｂ)はそれぞれ、トリミング後のアレイウェハＷ１および回路ウェハＷ２を示している。本実施形態では、基板１６、１５の端部Ｂ１、Ｂ２上の層間絶縁膜１３、１４を除去するトリミングが行われる。この際、基板１６、１５の端部Ｂ１、Ｂ２の一部もトリミングにより除去される。
図１０(ａ)と図１０(ｂ)はそれぞれ、トリミング後の層間絶縁膜１３の端面Ｄ１と、トリミング後の層間絶縁膜１４の端面Ｄ２とを示している。端面Ｄ１、Ｄ２は、トリミングにより層間絶縁膜１３、１４に形成されたトリミング面である。
図１１は、図４と同様に、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせる工程を示している。よって、図１１のアレイウェハＷ１の向きは、図５(ａ)から図８(ｂ)や図１０(ａ)のアレイウェハＷ１の向きとは逆になっている。そのため、図１１では、基板１６の端部Ｂ１の下面が、基板１６の中央部Ａ１の下面より高くなっている。
本実施形態では、層間絶縁膜１３、１４をトリミングした後に、アレイウェハＷ１と回路ウェハＷ２を貼り合わせる。図１１に示すように、本実施形態の層間絶縁膜１３、１４は、層間絶縁膜１３と層間絶縁膜１４が、層間絶縁膜１３の端面Ｄ１および層間絶縁膜１４の端面Ｄ２で互いに接するように貼り合わされる。よって、図１１では、層間絶縁膜１３の端面Ｄ１が層間絶縁膜１４に接しており、かつ、層間絶縁膜１４の端面Ｄ２が層間絶縁膜１３に接している。このような層間絶縁膜１３、１４の貼合が可能となった理由は、絶縁膜１３ａの段差が絶縁膜１３ｂ、１３ｃで埋め戻され、絶縁膜１４ａの段差が絶縁膜１４ｂ、１４ｃで埋め戻されたからである。その結果、層間絶縁膜１３、１４の未貼合エリアが低減されており、アレイウェハＷ１および回路ウェハＷ２の有効チップエリアが増大している。
なお、図１１では、層間絶縁膜１３の端面Ｄ１の真上に層間絶縁膜１４の端面Ｄ２が位置しているが、トリミング時の誤差や貼合時の誤差により、層間絶縁膜１３の端面Ｄ１の真上に層間絶縁膜１４の端面Ｄ２が位置しない場合もある。例えば、層間絶縁膜１４の直径が層間絶縁膜１３の直径よりも大きくなるように層間絶縁膜１３、１４がトリミングされた場合には、層間絶縁膜１３の端面Ｄ１が層間絶縁膜１４に接し、かつ、層間絶縁膜１４の端面Ｄ２が層間絶縁膜１３に接しないことになる。逆に、層間絶縁膜１４の直径が層間絶縁膜１３の直径よりも小さくなるように層間絶縁膜１３、１４がトリミングされた場合には、層間絶縁膜１４の端面Ｄ２が層間絶縁膜１３に接し、層間絶縁膜１３の端面Ｄ１が層間絶縁膜１４に接しないことになる。これらの場合、層間絶縁膜１３と層間絶縁膜１４が、層間絶縁膜１３の端面Ｄ１および層間絶縁膜１４の端面Ｄ２で互いに接することにはならず、層間絶縁膜１３の端面Ｄ１または層間絶縁膜１４の端面Ｄ２で互いに接することとなる。
上述のように、本実施形態の層間絶縁膜１３と層間絶縁膜１４は、基板１６の中央部Ａ１全体と基板１５の中央部Ａ２全体との間で互いに接するように貼り合わされている（図１１）。よって、本実施形態では、図１０(ａ)および図１０(ｂ)の工程で端部Ｂ１、Ｂ２上の層間絶縁膜１３、１４のみをトリミングすれば、未貼合エリアをすべて除去することができる。これにより、無駄に多くのトリミング部分を廃棄することを抑制することが可能となる。図１１では、中央部Ａ１、Ａ２間と端部Ｂ１、Ｂ２間の層間絶縁膜１３、１４のうち、端部Ｂ１、Ｂ２間の層間絶縁膜１３、１４のみがトリミングにより除去されている。図１１のアレイウェハＷ１および回路ウェハＷ２はその後、上述のように複数のチップに切断される。この際、トリミング部分の上下の基板１６、１５、すなわち、基板１６、１５の端部Ｂ１、Ｂ２は廃棄される。なお、本実施形態のトリミングでは、中央部Ａ１、Ａ２上の層間絶縁膜１３、１４の一部を除去してもよいし、端部Ｂ１、Ｂ２上の層間絶縁膜１３、１４の一部を残存させてもよい。
図１１は、互いに貼り合わされた金属パッド３８、４１を示している。本実施形態の金属パッド３８、４１は、図８(ｂ)や図９に示すように、基板１６の中央部Ａ１の上方と基板１５の中央部Ａ２の上方とに設けられており、基板１６の端部Ｂ１の上方と基板１５の端部Ｂ２の上方とには設けられていない。本実施形態では、中央部Ａ１、Ａ２の割合を増やし、端部Ｂ１、Ｂ２の割合を減らすことで、アレイウェハＷ１および回路ウェハＷ２の有効チップエリアを増大させることが可能となる。
以上のように、本実施形態の層間絶縁膜１３と層間絶縁膜１４は、基板１６の中央部Ａ１全体と基板１５の中央部Ａ２全体との間で互いに接している。よって、本実施形態によれば、基板１６、１５の端部Ｂ１、Ｂ２等を廃棄する無駄を低減することが可能となる。例えば、本実施形態によれば、トリミングにより除去される層間絶縁膜１３、１４を端部Ｂ１、Ｂ２上の層間絶縁膜１３、１４のみに限定することが可能となり、中央部Ａ１、Ａ２上の層間絶縁膜１３、１４をトリミング後に残存させることが可能となる（図１０(ａ)および図１０(ｂ)）。この場合、トリミングに起因して廃棄される基板１６、１５を、基板１６、１５の端部Ｂ１、Ｂ２のみに限定することが可能となる。
（第２実施形態）
以下、図１２〜図２３を参照して、第２実施形態の半導体装置の製造方法について説明する。図１２〜図２３に示す方法は、図３および図４に示す方法を、図５〜図１１に示す方法とは異なる工程により実行する。
図１２〜図２１は、第２実施形態のアレイウェハＷ１（および回路ウェハＷ２）の製造方法を示す断面図である。
まず、基板１６上に、メモリセルアレイ１１の一部を形成するための積層膜６１を形成する（図１２(ａ)）。積層膜６１は、基板１６上に交互に形成された複数の絶縁層５１および複数の絶縁層５７と、これら絶縁層５１および絶縁層５７の表面を覆うように形成されたカバー絶縁膜５８とを含んでいる。絶縁層５１は、例えばシリコン酸化膜である。絶縁層５７は、例えばシリコン窒化膜である。カバー絶縁膜５８は、例えばシリコン酸化膜である。絶縁層５１は第１絶縁層の例であり、絶縁層５７は第２絶縁層の例である。次に、積層膜６１を貫通する周辺開口部Ｈ１を形成する（図１２(ａ)）。なお、基板１６上の絶縁膜１２やソース層ＣＬの図示は省略されている（図３参照）。
図１２(ａ)の基板１６は、ダイシングされる前の半導体ウェハであり、円盤形状を有している。図１２(ａ)はさらに、図５(ａ)と同様に、基板１６の中央部Ａ１、端部Ｂ１、および最外部Ｃ１を示している。中央部Ａ１は、基板１６の中心軸側の領域であり、端部Ｂ１は、基板１６の最外部Ｃ１側の領域である。本実施形態の端部Ｂ１は、中央部Ａ１を包囲する環状（リング状）の形状を有している。本実施形態でも、基板１６の端部Ｂ１の上面が、基板１６の中央部Ａ１の上面より低くなっていてもよい。
積層膜６１は、例えば次のように形成される。まず、基板１６上に複数の絶縁層５１と複数の絶縁層５７とを交互に形成する。次に、これら絶縁層５１および絶縁層５７の一部を、図１２(ａ)に示すように、階段形状に加工する。図１２(ａ)は、端部Ｂ１付近で傾斜した絶縁層５１および絶縁層５７の表面を示している。次に、これら絶縁層５１および絶縁層５７上にカバー絶縁膜５８を形成する。その後、端部Ｂ１付近で積層膜６１に周辺開口部Ｈ１が形成される。積層膜６１の膜厚は、例えば約３μｍである。積層膜６１は、第１積層膜の例である。
次に、基板１６上に、積層膜６１を介して、層間絶縁膜１３の一部である絶縁膜１３ｄを形成する（図１２(ｂ)）。絶縁膜１３ｄは、例えばｄＴＥＯＳ膜である。本実施形態の絶縁膜１３ｄは、周辺開口部Ｈ１が絶縁膜１３ｄで埋まるように形成される。また、本実施形態の絶縁膜１３ｄは、中央部Ａ１上だけでなく端部Ｂ１上にも形成される。
次に、リソグラフィおよびエッチングにより、周辺開口部Ｈ１の上方の絶縁膜１３ｄ上にレジスト膜６２を形成する（図１３(ａ)）。
次に、リソグラフィおよびエッチングにより、端部Ｂ１の上方の絶縁膜１３ｄ上にレジスト膜６３を形成する（図１３(ｂ)）。本実施形態のレジスト膜６３は、端部Ｂ１付近の中央部Ａ１の上方の絶縁膜１３ｄ上にも形成される。図１３(ｂ)では、積層膜６１の階段部分がレジスト膜６３で覆われている。
次に、レジスト膜６２、６３をマスクとして用いたエッチングにより、絶縁膜１３ｄの一部を除去する（図１４(ａ)）。これにより、絶縁膜１３ｄが、周辺開口部Ｈ１内、周辺開口部Ｈ１付近、端部Ｂ１上、および端部Ｂ１付近の中央部Ａ１上に残存する。次に、レジスト膜６２、６３を除去する（図１４(ａ)）。
次に、絶縁膜１３ｄの表面をＣＭＰにより平坦化する（図１４(ｂ)）。その結果、周辺開口部Ｈ１付近などに残存する絶縁膜１３ｄが除去される。本実施形態では、端部Ｂ１上に絶縁膜１３ｄが残存していることに留意されたい。
続いて、図１２(ａ)〜図１４(ｂ)の工程と同様に図１５(ａ)〜図１７(ｂ)の工程を行う。
まず、基板１６上に、積層膜６１や絶縁膜１３ｄを介して、メモリセルアレイ１１の別の一部を形成するための積層膜６４を形成する（図１５(ａ)）。積層膜６４は、積層膜６１と同様に、基板１６上に交互に形成された複数の絶縁層５１および複数の絶縁層５７と、これら絶縁層５１および絶縁層５７の表面を覆うように形成されたカバー絶縁膜５８とを含んでいる。次に、積層膜６４を貫通する周辺開口部Ｈ２を形成する（図１５(ａ)）。周辺開口部Ｈ２は、周辺開口部Ｈ１上に形成される。
積層膜６４は、例えば次のように形成される。まず、基板１６上に複数の絶縁層５１と複数の絶縁層５７とを交互に形成する。次に、これら絶縁層５１および絶縁層５７の一部を、図１５(ａ)に示すように、階段形状に加工する。図１５(ａ)は、端部Ｂ１付近で傾斜した絶縁層５１および絶縁層５７の表面を示している。次に、これら絶縁層５１および絶縁層５７上にカバー絶縁膜５８を形成する。その後、端部Ｂ１付近で積層膜６４に周辺開口部Ｈ２が形成される。積層膜６４の膜厚は、例えば約３μｍである。積層膜６４は、第２積層膜の例である。
なお、本実施形態では、積層膜６４の階段部分の先端が、積層膜６１の階段部分の先端よりも、基板１６の中心軸側に位置している。別言すると、図１５(ａ)において、積層膜６４の階段部分の右端が、積層膜６１の階段部分の右端よりも、左側に位置している。本実施形態の積層膜６１、６４は、このような形状に形成される。
次に、基板１６上に、積層膜６１、６４や絶縁膜１３ｄを介して、層間絶縁膜１３の別の一部である絶縁膜１３ｅを形成する（図１５(ｂ)）。絶縁膜１３ｅは、例えばｄＴＥＯＳ膜である。本実施形態の絶縁膜１３ｅは、周辺開口部Ｈ２が絶縁膜１３ｅで埋まるように形成される。また、本実施形態の絶縁膜１３ｅは、中央部Ａ１上だけでなく端部Ｂ１上にも形成される。
次に、リソグラフィおよびエッチングにより、周辺開口部Ｈ２の上方の絶縁膜１３ｅ上にレジスト膜６５を形成する（図１６(ａ)）。
次に、リソグラフィおよびエッチングにより、端部Ｂ１の上方の絶縁膜１３ｅ上にレジスト膜６６を形成する（図１６(ｂ)）。本実施形態のレジスト膜６６は、端部Ｂ１付近の中央部Ａ１の上方の絶縁膜１３ｅ上にも形成される。図１６(ｂ)では、積層膜６４の階段部分がレジスト膜６６で覆われている。
次に、レジスト膜６５、６６をマスクとして用いたエッチングにより、絶縁膜１３ｅの一部を除去する（図１７(ａ)）。これにより、絶縁膜１３ｅが、周辺開口部Ｈ２内、周辺開口部Ｈ２付近、端部Ｂ１上、および端部Ｂ１付近の中央部Ａ１上に残存する。次に、レジスト膜６５、６６を除去する（図１７(ａ)）。
次に、絶縁膜１３ｅの表面をＣＭＰにより平坦化する（図１７(ｂ)）。その結果、周辺開口部Ｈ２付近などに残存する絶縁膜１３ｅが除去される。本実施形態では、端部Ｂ１上に絶縁膜１３ｅが残存していることに留意されたい。また、本実施形態では、積層膜６１の階段部分と積層膜６４の階段部分との間に、絶縁膜１３ｄの一部が介在していることに留意されたい。
次に、絶縁層５７の一部をワード線ＷＬに置き換えるリプレイス工程を実行する。（図１８(ａ)）。リプレイス工程は、例えば次のように行われる。まず、積層膜６１、６４を貫通する不図示のスリットを形成し、スリットを用いたウェットエッチングにより絶縁層５７を除去する。これにより、互いに隣接する絶縁層５１間に空洞が形成される。次に、空洞内にワード線ＷＬの材料を埋め込む。これにより、積層膜６１、６４が、複数の絶縁層５１と複数のワード線ＷＬとを交互を含むように変化する。ただし、絶縁層５７を除去する際に、図１８(ａ)の階段部分以外の絶縁層５７は除去されるが、図１８(ａ)の階段部分の絶縁層５７は除去されずに残存する。よって、図１８(ａ)の階段部分は、依然として複数の絶縁層５１と複数の絶縁層５７とを交互を含んでいる。このようにワード線ＷＬは絶縁層５７の一部が除去されて形成されることから、これらのワード線ＷＬは、残存するこれらの絶縁層５７と同じ高さに形成される。ワード線ＷＬは、電極層の例である。
次に、周辺開口部Ｈ１、Ｈ２内の絶縁膜１３ｄ、１３ｅ内にビアプラグ４５を形成し、ワード線ＷＬを含む積層膜６１、６４内に柱状部ＣＬを形成する（図１８(ａ)）。
次に、基板１６上に、積層膜６１、６４や絶縁膜１３ｄ、１３ｅを介して、層間絶縁膜１３の別の一部である絶縁膜１３ｆを形成する（図１８(ａ)）。絶縁膜１３ｆは、例えばｄＴＥＯＳ膜である。本実施形態の絶縁膜１３ｆは、中央部Ａ１上だけでなく端部Ｂ１上にも形成される。
次に、絶縁膜１３ｆ内に、複数のビアプラグ４２を形成する（図１８(ａ)）。図１８(ａ)は、ビアプラグ４５に配線層４４、４３を介して電気的に接続されたビアプラグ４２と、柱状部ＣＬに配線層４４、４３を介して電気的に接続されたビアプラグ４２とを例示している。本実施形態では、これらのビアプラグ４２を形成する前に配線層４４、４３が形成される。柱状部ＣＬとビアプラグ４２との間の配線層４４は、ビット線ＢＬに相当する。なお、柱状部ＣＬと配線層４３との間のビアプラグ２４の図示は省略されている（図３参照）。
次に、絶縁膜１３ｆ上に、これらのビアプラグ４２を覆うように、層間絶縁膜１３の別の一部である絶縁膜１３ｇを形成する（図１８(ｂ)）。絶縁膜１３ｇは、例えばｄＴＥＯＳ膜である。本実施形態の絶縁膜１３ｇは、中央部Ａ１上だけでなく端部Ｂ１上にも形成される。
次に、リソグラフィおよびエッチングにより、端部Ｂ１の上方の絶縁膜１３ｇ上にレジスト膜６７を形成する（図１９(ａ)）。本実施形態のレジスト膜６７は、端部Ｂ１付近の中央部Ａ１の上方の絶縁膜１３ｇ上にも形成される。図１９(ａ)では、積層膜６４の階段部分の上方の絶縁膜１３ｇがレジスト膜６６で覆われている。
次に、レジスト膜６７をマスクとして用いたエッチングにより、絶縁膜１３ｇの一部を除去する（図１９(ｂ)）。これにより、絶縁膜１３ｇが、端部Ｂ１上や、端部Ｂ１付近の中央部Ａ１上などに残存する。図１９(ｂ)は、絶縁膜１３ｇから露出したビアプラグ４２を示している。
次に、レジスト膜６７を除去した後、絶縁膜１３ｆ、ｇ上に、これらのビアプラグ４２を覆うように、層間絶縁膜１３の別の一部である絶縁膜１３ｈを形成する（図２０(ａ)）。絶縁膜１３ｈは、例えばｄＴＥＯＳ膜である。本実施形態の絶縁膜１３ｈは、中央部Ａ１上だけでなく端部Ｂ１上にも形成される。本実施形態の絶縁膜１３ｈの膜厚は、絶縁膜１３ｇの膜厚とほぼ同じである。図２０(ａ)は、絶縁膜１３ｆの上面に直接形成された絶縁膜１３ｈと、絶縁膜１３ｇの上面に直接形成された絶縁膜１３ｈとの間に形成された段差を示している。
次に、絶縁膜１３ｈの表面をＣＭＰにより平坦化する（図２０(ｂ)）。その結果、上記の段差付近で、絶縁膜１３ｇの上面に直接形成された絶縁膜１３ｈの一部が除去される。本実施形態では、端部Ｂ１上に絶縁膜１３ｇ等が残存していることに留意されたい。また、図２０(ｂ)では、端部Ｂ１の上方の層間絶縁膜１３の上面が、中央部Ａ１の上方の層間絶縁膜１３の上面と同じ高さになっていることに留意されたい。
次に、絶縁膜１３ｈ内において、ビアプラグ４２上に金属パッド４１を形成する（図２１(ａ)）。このようにして、本実施形態のアレイウェハＷ１が製造される。
図２１(ｂ)は、本実施形態の回路ウェハＷ２を示している。図２１(ｂ)は、基板１５と、層間絶縁膜１４と、層間絶縁膜１４内に形成されたトランジスタ３１、ゲート電極３２、複数のコンタクトプラグ３３、配線層３４、３５、３６、複数のビアプラグ３７、および複数の金属パッド３８とを示している。図２１(ｂ)はさらに、図９と同様に、基板１５の中央部Ａ２、端部Ｂ２、および最外部Ｃ２を示している。中央部Ａ２は、基板１５の中心軸側の領域であり、端部Ｂ２は、基板１５の最外部Ｃ２側の領域である。本実施形態の端部Ｂ２は、中央部Ａ２を包囲する環状（リング状）の形状を有している。本実施形態でも、基板１５の端部Ｂ２の上面が、基板１５の中央部Ａ２の上面より低くなっていてもよい。図２１(ｂ)の基板１５は、ダイシングされる前の半導体ウェハであり、円盤形状を有している。
本実施形態の回路ウェハＷ２は、どのような方法で製造してもよいが、例えば、図９を参照して説明した工程により製造してもよい。これにより、端部Ｂ２の上方の層間絶縁膜１４の上面を、中央部Ａ２の上方の層間絶縁膜１４の上面と同じ高さに設定することが可能となる。
本実施形態の層間絶縁膜１３と層間絶縁膜１４は、第１実施形態の場合と同様に、基板１６の中央部Ａ１全体と基板１５の中央部Ａ２全体との間で互いに接するように貼り合わされる（後述する図２３を参照）。このように、本実施形態によれば、層間絶縁膜１３、１４の未貼合エリアを低減することが可能となり、アレイウェハＷ１および回路ウェハＷ２の有効チップエリアを増大させることが可能となる。これにより、アレイウェハＷ１および回路ウェハＷ２のトリミング部分を無駄に廃棄することを抑制することが可能となり、基板１６、１５の端部Ｂ１、Ｂ２を廃棄する無駄を低減することが可能となる。
図２２および図２３は、第２実施形態の半導体装置の製造方法を示す断面図である。
図２２(ａ)と図２２(ｂ)はそれぞれ、トリミング後のアレイウェハＷ１および回路ウェハＷ２を示している。本実施形態では、基板１６、１５の端部Ｂ１、Ｂ２上の層間絶縁膜１３、１４を除去するトリミングが行われる。この際、基板１６、１５の端部Ｂ１、Ｂ２の一部もトリミングにより除去される。
図２２(ａ)と図２２(ｂ)はそれぞれ、トリミング後の層間絶縁膜１３の端面Ｄ１と、トリミング後の層間絶縁膜１４の端面Ｄ２とを示している。端面Ｄ１、Ｄ２は、トリミングによりの層間絶縁膜１３、１４に形成されたトリミング面である。
図２３は、図４と同様に、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせる工程を示している。よって、図２３のアレイウェハＷ１の向きは、図１２(ａ)から図２１(ａ)や図２２(ａ)のアレイウェハＷ１の向きとは逆になっている。
本実施形態では、層間絶縁膜１３、１４をトリミングした後に、アレイウェハＷ１と回路ウェハＷ２を貼り合わせる。図２３に示すように、本実施形態の層間絶縁膜１３、１４は、層間絶縁膜１３と層間絶縁膜１４が、層間絶縁膜１３の端面Ｄ１および層間絶縁膜１４の端面Ｄ２で互いに接するように貼り合わされる。よって、図２３では、層間絶縁膜１３の端面Ｄ１が層間絶縁膜１４に接しており、かつ、層間絶縁膜１４の端面Ｄ２が層間絶縁膜１３に接している。このような層間絶縁膜１３、１４の貼合が可能となった理由は、本実施形態の層間絶縁膜１３、１４が、第１実施形態の層間絶縁膜１３、１４と同様に、基板１６、１５の中央部Ａ１、Ａ２間の全域で十分な厚さを有しているからである。その結果、層間絶縁膜１３、１４の未貼合エリアが低減されており、アレイウェハＷ１および回路ウェハＷ２の有効チップエリアが増大している。
なお、図２３では、層間絶縁膜１３の端面Ｄ１の真上に層間絶縁膜１４の端面Ｄ２が位置しているが、トリミング時の誤差や貼合時の誤差により、層間絶縁膜１３の端面Ｄ１の真上に層間絶縁膜１４の端面Ｄ２が位置しない場合もある。例えば、層間絶縁膜１４の直径が層間絶縁膜１３の直径よりも大きくなるように層間絶縁膜１３、１４がトリミングされた場合には、層間絶縁膜１３の端面Ｄ１が層間絶縁膜１４に接し、かつ、層間絶縁膜１４の端面Ｄ２が層間絶縁膜１３に接しないことになる。逆に、層間絶縁膜１４の直径が層間絶縁膜１３の直径よりも小さくなるように層間絶縁膜１３、１４がトリミングされた場合には、層間絶縁膜１４の端面Ｄ２が層間絶縁膜１３に接し、層間絶縁膜１３の端面Ｄ１が層間絶縁膜１４に接しないことになる。これらの場合、層間絶縁膜１３と層間絶縁膜１４が、層間絶縁膜１３の端面Ｄ１および層間絶縁膜１４の端面Ｄ２で互いに接することにはならず、層間絶縁膜１３の端面Ｄ１または層間絶縁膜１４の端面Ｄ２で互いに接することとなる。
上述のように、本実施形態の層間絶縁膜１３と層間絶縁膜１４は、基板１６の中央部Ａ１全体と基板１５の中央部Ａ２全体との間で互いに接するように貼り合わされている（図２３）。よって、本実施形態では、図２２(ａ)および図２２(ｂ)の工程で端部Ｂ１、Ｂ２上の層間絶縁膜１３、１４のみをトリミングすれば、未貼合エリアをすべて除去することができる。これにより、無駄に多くのトリミング部分を廃棄することを抑制することが可能となる。図２３では、中央部Ａ１、Ａ２間と端部Ｂ１、Ｂ２間の層間絶縁膜１３、１４のうち、端部Ｂ１、Ｂ２間の層間絶縁膜１３、１４のみがトリミングにより除去されている。図２３のアレイウェハＷ１および回路ウェハＷ２はその後、上述のように複数のチップに切断される。この際、トリミング部分の上下の基板１６、１５、すなわち、基板１６、１５の端部Ｂ１、Ｂ２は廃棄される。なお、本実施形態のトリミングでは、中央部Ａ１、Ａ２上の層間絶縁膜１３、１４の一部を除去してもよいし、端部Ｂ１、Ｂ２上の層間絶縁膜１３、１４の一部を残存させてもよい。
なお、本実施形態の端面Ｄ１、Ｄ２を含むトリミング面（図２３）は、積層膜６４の階段部分の先端付近を通過している。そのため、本実施形態のトリミングでは、積層膜６１の階段部分の先端側の部分が除去され、積層膜６１の階段部分の残りの部分が残存する（図２３）。一方、本実施形態のトリミングでは、積層膜６４の階段部分はほぼ全部が残存する（図２３）。その結果、図２３の層間絶縁膜１３は、層間絶縁膜１３の端面Ｄ１において、積層膜６１、６４（階段部分）下に存在している。図２３に示す層間絶縁膜１３の端面Ｄ１では、積層膜６１下に絶縁膜１３ｄ〜１３ｈが存在し、積層膜６４下に絶縁膜１３ｅ〜１３ｈが存在している。また、図２３の積層膜６４（階段部分）は、積層膜６１（階段部分）下に層間絶縁膜１３の一部を介して配置されており、積層膜６１と積層膜６４との間に層間絶縁膜１３の一部が介在している。このように、本実施形態ではトリミング部分を小さくすることで、絶縁膜１３ｄ〜１３ｈの多くの部分がトリミング後に残存することとなる。
図２３は、互いに貼り合わされた金属パッド３８、４１を示している。本実施形態の金属パッド３８、４１は、図２１(ａ)や図２１(ｂ)に示すように、基板１６の中央部Ａ１の上方と基板１５の中央部Ａ２の上方とに設けられており、基板１６の端部Ｂ１の上方と基板１５の端部Ｂ２の上方とには設けられていない。本実施形態では、中央部Ａ１、Ａ２の割合を増やし、端部Ｂ１、Ｂ２の割合を減らすことで、アレイウェハＷ１および回路ウェハＷ２の有効チップエリアを増大させることが可能となる。
以上のように、本実施形態の層間絶縁膜１３と層間絶縁膜１４は、基板１６の中央部Ａ１全体と基板１５の中央部Ａ２全体との間で互いに接している。よって、本実施形態によれば、基板１６、１５の端部Ｂ１、Ｂ２等を廃棄する無駄を低減することが可能となる。例えば、本実施形態によれば、トリミングにより除去される層間絶縁膜１３、１４を端部Ｂ１、Ｂ２上の層間絶縁膜１３、１４のみに限定することが可能となり、中央部Ａ１、Ａ２上の層間絶縁膜１３、１４をトリミング後に残存させることが可能となる。この場合、トリミングに起因して廃棄される基板１６、１５を、基板１６、１５の端部Ｂ１、Ｂ２のみに限定することが可能となる。
また、本実施形態の層間絶縁膜１３、１４は、積層膜６１、６４の階段部分の多くが残存するようにトリミングされる。その結果、本実施形態の層間絶縁膜１３、１４は、層間絶縁膜１３が、層間絶縁膜１３の端面Ｄ１において、積層膜６４下に存在するように貼り合わされる。よって、本実施形態によれば、層間絶縁膜１３、１４の端面Ｄ１、Ｄ２を基板１５、１６の最外部Ｃ１、Ｃ２に近付けることが可能となり、基板１６、１５の端部Ｂ１、Ｂ２等を廃棄する無駄を低減することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規なウェハおよび方法は、その他の様々な形態で実施することができる。また、本明細書で説明したウェハおよび方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：アレイチップ、２：回路チップ、
１１：メモリセルアレイ、１２：絶縁膜、
１３：層間絶縁膜、１３ａ：絶縁膜、１３ｂ：絶縁膜、
１３ｃ：絶縁膜、１３ｄ：絶縁膜、１３ｅ：絶縁膜、
１３ｆ：絶縁膜、１３ｇ：絶縁膜、１３ｈ：絶縁膜、
１４：層間絶縁膜、１４ａ：絶縁膜、１４ｂ：絶縁膜、１４ｃ：絶縁膜、
１５：基板、１６：基板、１７：レジスト膜、
２１：階段構造部、２２：コンタクトプラグ、
２３：ワード配線層、２４：ビアプラグ、
３１：トランジスタ、３２：ゲート電極、
３３：コンタクトプラグ、３４：配線層、３５：配線層、
３６：配線層、３７：ビアプラグ、３８：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、４４：配線層、
４５：ビアプラグ、４６：金属パッド、４７：パッシベーション膜、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、５４：トンネル絶縁膜、
５５：チャネル半導体層、５６：コア絶縁膜、５７：絶縁層、５８：カバー絶縁膜、
６１：積層膜、６２：レジスト膜、６３：レジスト膜、
６４：積層膜、６５：レジスト膜、６６：レジスト膜、６７：レジスト膜

Claims (12)

  1. 第１基板と、
    前記第１基板上に設けられた第１絶縁膜と、
    前記第１絶縁膜内に設けられた複数の第１パッドと、
    前記第１絶縁膜上に設けられた第２絶縁膜と、
    前記第２絶縁膜内にて前記第１パッド上に設けられた複数の第２パッドと、
    前記第２絶縁膜内に設けられた複数の第１絶縁層および複数の第２絶縁層を交互に含む積層膜と、
    前記第２絶縁膜上に設けられた第２基板とを備え、
    前記第１絶縁膜と前記第２絶縁膜は、前記第１絶縁膜の端面または前記第２絶縁膜の端面で互いに接しており、
    前記第２絶縁膜は、前記第２絶縁膜の端面において、前記積層膜下に設けられている、
    半導体ウェハ。
  2. 前記第１絶縁膜の端面と前記第２絶縁膜の端面は、前記第１絶縁膜のトリミング面と前記第２絶縁膜のトリミング面である、請求項１に記載の半導体ウェハ。
  3. 前記積層膜は、
    前記複数の第１絶縁層および前記複数の第２絶縁層を交互に含む第１積層膜と、
    前記複数の第１絶縁層および前記複数の第２絶縁層を交互に含み、前記第１積層膜下に前記第２絶縁膜の一部を介して設けられた第２積層膜と、
    を含む、請求項１または２に記載の半導体ウェハ。
  4. 前記第２絶縁層と同じ高さに設けられた複数の電極層をさらに備える、請求項１から３のいずれか１項に記載の半導体ウェハ。
  5. 第１基板上に第１絶縁膜を形成し、
    前記第１絶縁膜内に複数の第１パッドを形成し、
    前記第１絶縁膜をトリミングし、
    第２基板上に、複数の第１絶縁層および複数の第２絶縁層を交互に含む積層膜と、第２絶縁膜とを形成し、
    前記第２絶縁膜内に複数の第２パッドを形成し、
    前記第２絶縁膜をトリミングし、
    前記第１基板上に形成された前記第１パッドおよび前記第１絶縁膜と、前記第２基板上に形成された前記第２パッドおよび前記第２絶縁膜とをそれぞれ貼り合わせることで、前記第１パッドおよび前記第１絶縁膜上にそれぞれ前記第２パッドおよび前記第２絶縁膜を配置する、
    ことを含み、
    前記第１および第２絶縁膜は、前記第１絶縁膜と前記第２絶縁膜が、前記第１絶縁膜の端面または前記第２絶縁膜の端面で互いに接するように貼り合わされ、
    前記第１および２絶縁膜は、前記第２絶縁膜が、前記第２絶縁膜の端面において、前記積層膜下に存在するように貼り合わされる、
    半導体ウェハの製造方法。
  6. 前記第１および第２絶縁膜は、前記積層膜が、
    前記複数の第１絶縁層および前記複数の第２絶縁層を交互に含む第１積層膜と、
    前記複数の第１絶縁層および前記複数の第２絶縁層を交互に含み、前記第１積層膜下に前記第２絶縁膜の一部を介して設けられた第２積層膜と、
    を含むように貼り合わされる、請求項５に記載の半導体ウェハの製造方法。
  7. 前記複数の第２絶縁層の一部を複数の電極層に置き換えることをさらに含む、請求項５または６に記載の半導体ウェハの製造方法。
  8. 端部の上面が中央部の上面よりも低い第１基板上に第１絶縁膜を形成し、
    前記第１絶縁膜内に複数の第１パッドを形成し、
    前記第１基板の中央部上の前記第１絶縁膜と、前記第１基板の端部上の前記第１絶縁膜のうち、前記第１基板の端部上の前記第１絶縁膜のみをトリミングし、
    端部の上面が中央部の上面よりも低い第２基板上に第２絶縁膜を形成し、
    前記第２絶縁膜内に複数の第２パッドを形成し、
    前記第２基板の中央部上の前記第２絶縁膜と、前記第２基板の端部上の前記第２絶縁膜のうち、前記第１基板の端部上の前記第２絶縁膜のみをトリミングし、
    前記第１基板上に形成された前記第１パッドおよび前記第１絶縁膜と、前記第２基板上に形成された前記第２パッドおよび前記第２絶縁膜とをそれぞれ貼り合わせることで、前記第１パッドおよび前記第１絶縁膜上にそれぞれ前記第２パッドおよび前記第２絶縁膜を配置する、
    ことを含み、
    前記第１および第２絶縁膜は、前記第１絶縁膜と前記第２絶縁膜が、前記第１絶縁膜の端面または前記第２絶縁膜の端面で互いに接するように貼り合わされる、
    半導体ウェハの製造方法。
  9. 前記第１および第２絶縁膜の各々は、
    前記第１または第２基板の中央部と端部との間に段差を有するように、前記第１または第２基板の中央部および端部上に第１膜を形成し、
    前記第１または第２基板の中央部および端部上に第２膜を形成し、
    前記第１または第２基板の中央部と端部との境界付近に前記第２膜の突出部が残存するように、前記第１または第２基板の中央部上の前記第２膜の一部を除去し、
    前記第１または第２基板の中央部および端部上に第３膜を形成し、
    前記第２膜および前記第３膜の上面を平坦化する、
    ことで形成される、請求項８に記載の半導体ウェハの製造方法。
  10. 前記第２膜と前記第３膜は、同じ材料で形成される、請求項９に記載の半導体ウェハの製造方法。
  11. 前記第１および第２パッドの各々は、前記第３膜内に形成される、請求項９または１０に記載の半導体ウェハの製造方法。
  12. 前記第１および第２パッドは、前記第１基板の中央部の上方と前記第２基板の中央部の上方とに配置され、かつ、前記第１基板の端部の上方と前記第２基板の端部の上方とには配置されない、請求項９から１１のいずれか１項に記載の半導体ウェハの製造方法。
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