JP2019153626A - 半導体記憶装置 - Google Patents

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Abstract

【課題】チップ面積を縮小する。【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と、半導体基板上方において半導体基板に垂直な第１方向に積層され、第１方向と交差し半導体基板に平行な第２方向に延伸する複数の第１配線層１０６と、第１方向に延伸する半導体層１１０、第１方向に延伸し複数の第１配線層１０６と半導体層１１０との間に設けられ半導体層１１０に接する第１絶縁層１１１、及び複数の第１配線層１０６と第１絶縁層１１１との間にそれぞれ設けられ第１絶縁層１１１にそれぞれ接する複数の電荷蓄積層１１３を含む第１メモリピラーと、複数の第１配線層１０６の各々と複数の電荷蓄積層１１３の各々との間に設けられた複数の第２絶縁層１０８とを含む。【選択図】図５

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願第１４／１０９２３０号明細書 米国特許出願第１４／９８７１４７号明細書 米国特許出願第１５／０１３２９８号明細書 米国特許出願第１５／４５４６１８号明細書 米国特許出願第１５／２５４０１４号明細書
チップ面積を縮小できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、半導体基板と、半導体基板上方において半導体基板に垂直な第１方向に積層され、第１方向と交差し半導体基板に平行な第２方向に延伸する複数の第１配線層と、第１方向に延伸する半導体層、第１方向に延伸し、複数の第１配線層と半導体層との間に設けられ、半導体層に接する第１絶縁層、及び複数の第１配線層と第１絶縁層との間にそれぞれ設けられ、第１絶縁層にそれぞれ接する複数の電荷蓄積層を含む第１メモリピラーと、複数の第１配線層の各々と複数の電荷蓄積層の各々との間に設けられた複数の第２絶縁層とを含む。
図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの斜視図である。 図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。 図５は、図４のＡ１−Ａ２線に沿ったメモリセルアレイの断面図である。 図６は、図５のＢ１−Ｂ２線に沿ったメモリセルトランジスタの断面図である。 図７は、図５の領域ＲＡの拡大図である。 図８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１０は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１１は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１６は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける領域ＲＡの断面図である。 図１７は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１８は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１９は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２０は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２１は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２２は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２３は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図２４は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。 図２５は、第５実施形態に係る半導体記憶装置において、半導体基板に平行な面におけるメモリセルトランジスタの断面図である。 図２６は、第６実施形態の第１例に係る半導体記憶装置の備えるメモリセルアレイの平面図である。 図２７は、第６実施形態の第２例に係る半導体記憶装置の備えるメモリセルアレイの平面図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ 半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。
図１に示すように、半導体記憶装置１は、メモリセルアレイ２、ロウデコーダ３、及びセンスアンプ４を含む。
メモリセルアレイ２は、複数のブロックＢＬＫを備えている。図１の例では３つのブロックＢＬＫ０〜ＢＬＫ２のみを示しているが、その数は限定されない。ブロックＢＬＫは、ロウ及びカラムに関連付けられ、三次元に積層された複数のメモリセルトランジスタを含む。
ロウデコーダ３は、外部から受信したロウアドレスをデコードする。そしてロウデコーダ３は、デコード結果に基づいてメモリセルアレイ２のロウ方向を選択する。より具体的には、ロウ方向を選択するための種々の配線に電圧を与える。
センスアンプ４は、データの読み出し時には、いずれかのブロックＢＬＫから読み出されたデータをセンスする。またデータの書き込み時には、書き込みデータに応じた電圧をメモリセルアレイ２に与える。
１．１．２ メモリセルアレイの回路構成
次に、メモリセルアレイ２の回路構成について、図２を用いて説明する。図２は、１つのブロックＢＬＫにおけるメモリセルアレイ２の回路図を示している。
図２に示すように、ブロックＢＬＫは、複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、ＭＧ３、…）を含む。また各々のメモリグループＭＧは、複数のＮＡＮＤストリングＮＳを含む。以下では、偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、…）のＮＡＮＤストリングをＮＡＮＤストリングＮＳｅと呼び、奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、…）のＮＡＮＤストリングをＮＡＮＤストリングＮＳｏと呼ぶ。
ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。
なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＦＧ型を例として説明する。また、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。更に、選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あればよい。
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、メモリセルトランジスタＭＴ０〜ＭＴ７は、その電流経路が直列に接続される。そして、メモリセルトランジスタＭＴ７のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
メモリグループＭＧの各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、…）に接続される。各選択ゲート線ＳＧＤは、ロウデコーダ３によって独立に制御される。また、偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、…）の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳｅに共通接続され、奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、…）の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳｏに共通接続される。選択ゲート線ＳＧＳｅ及びＳＧＳｏは、例えば共通に接続されても良いし、独立に制御可能であっても良い。
同一のブロックＢＬＫ内のメモリグループＭＧｅに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬｅ０〜ＷＬｅ７に共通接続される。また、同一のブロックＢＬＫ内のメモリグループＭＧｏに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬｏ０〜ＷＬｏ７に共通接続される。ワード線ＷＬｅ及びＷＬｏは、ロウデコーダ３によって独立に制御される。
ブロックＢＬＫは、例えば、データの消去単位であり、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。
メモリセルアレイ２内において、同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、但し（Ｎ−１）は２以上の整数）に共通接続される。すなわち、ビット線ＢＬは、複数のメモリグループＭＧ間でＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまり、メモリグループＭＧは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のメモリグループＭＧを複数含む。そして、メモリセルアレイ２は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。そしてメモリセルアレイ２内において、選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤが半導体基板上方に積層されることで、メモリセルトランジスタＭＴが三次元に積層されている。
１．１．３ メモリセルアレイ２の全体構成
次に、メモリセルアレイ２の全体構成について、図３を用いて説明する。図３は、メモリセルアレイ２の１つのブロックＢＬＫに対応する斜視図である。なお、図３の例では、層間絶縁膜が省略されている。
図３に示すように、半導体基板１００上に絶縁層１０１が形成され、絶縁層１０１上には、半導体基板１００に平行な第１方向Ｄ１に延びる導電層１０２、配線層１０３、及び導電層１０４が順に積層されている。導電層１０２、配線層１０３、及び導電層１０４はソース線ＳＬとして機能する。導電層１０４上にはＮＡＮＤストリングＮＳとして機能するメモリピラーＭＰが、半導体基板１００に垂直な第３方向Ｄ３に沿って形成されている。複数のメモリピラーＭＰが第１方向Ｄ１及び第１方向Ｄ１と直交する第２方向Ｄ２に沿ってマトリクス状に配置されており、これら複数のメモリピラーＭＰは１つの導電層１０４に接続されている。メモリピラーＭＰは、電荷蓄積層１１３、絶縁層１１１、半導体層１１０、及びコア層１０９を含む。メモリピラーＭＰの構造の詳細については後述する。
また、導電層１０４の上方には図示せぬ層間絶縁膜を介してワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤとして機能する複数の配線層１０６が積層されている。第２方向Ｄ２に沿って配列された２つの配線層１０６の間に、メモリピラーＭＰが配置されている。すなわち、第２方向Ｄ２に沿って、２つの配線層１０６とこれらに挟まれたメモリピラーＭＰの組が繰り返し配置されている。より具体的には、図３の例では、第２方向Ｄ２に沿って、配線層１０６、メモリピラーＭＰ、配線層１０６、配線層１０６、メモリピラーＭＰ、及び配線層１０６が順に配置されている。そして、配線層１０６とメモリピラーＭＰとの間には、絶縁層１０８が形成されている。
積層された配線層１０６は第１方向Ｄ１に沿って延び、これらの端部が階段状に引き出されている（以下、「テラス」と呼ぶ）。これらのテラスの上には、第１方向Ｄ１に沿って延びる複数の配線層１１６と電気的に接続するためのコンタクトプラグＣ４がそれぞれ形成されている。
第２方向Ｄ２に沿って配列された２つのメモリピラーＭＰの上面には、第２方向Ｄ２に延びる配線層１１４が形成されている。すなわち、２つのメモリピラーＭＰが配線層１１４を介して電気的に接続されている。配線層１１４は、例えば１つのブロックＢＬＫの複数のメモリグループＭＧ間でＮＡＮＤストリングＮＳを共通に接続する。第１方向Ｄ１に沿って配列された複数のメモリピラーＭＰは、それぞれ異なる配線層１１４に接続される。各配線層１１４の上方には第２方向Ｄ２に延びる配線層１１５が形成されている。配線層１１５はビット線ＢＬとして機能する。配線層１１４上にはコンタクトプラグＣＰが形成されている。配線層１１４は、コンタクトプラグＣＰを介して配線層１１５と電気的に接続されている。
なお、本実施形態では、第２方向Ｄ２に隣り合う２つのメモリピラーＭＰが配線層１１４を介して配線層１１５に電気的に接続されているとしたが、１つのメモリピラーＭＰごとに配線層１１４と電気的に接続されていてもよい。
１．１．４ メモリセルアレイの平面構成
次に、メモリセルアレイ２の平面構成について、図４を用いて説明する。図４は、あるブロックＢＬＫの半導体基板に平行な平面内における選択ゲート線ＳＧＤの平面レイアウトを示している。本例では、１つのブロックＢＬＫに４つのメモリグループＭＧが含まれる、すなわち、選択ゲート線ＳＧＤが４本含まれる場合について説明する。なお、図４の例において、層間絶縁膜は省略されている。
図４に示すように、第１方向Ｄ１に延びる選択ゲート線ＳＧＤ０〜ＳＧＤ３が、第２方向Ｄ２に沿って、配置されている。選択ゲート線ＳＧＤ０〜ＳＧＤ３の一方の端部には、図示せぬコンタクトプラグＣ４が形成される。
選択ゲート線ＳＧＤ０とＳＤＧ１とは、図示せぬ層間絶縁膜により離隔されている。そして、選択ゲート線ＳＧＤ０とＳＤＧ１との間には、第３方向Ｄ３に延びる複数のメモリピラーＭＰ（ＭＰ０、ＭＰ２、ＭＰ４、…）が第１方向Ｄ１に沿って設けられている。同様に、選択ゲート線ＳＧＤ２とＳＤＧ３との間には、複数のメモリピラーＭＰ（ＭＰ１、ＭＰ３、ＭＰ５、…）が第１方向Ｄ１に沿って設けられている。例えば、メモリピラーＭＰ１の一部と選択ゲート線ＳＧＤ２とを含む領域がメモリグループＭＧ２における選択トランジスタＳＴ１として機能し、メモリピラーＭＰ１の一部と選択ゲート線ＳＧＤ３とを含む領域がメモリグループＭＧ３における選択トランジスタＳＴ１として機能する。他のメモリピラーＭＰ及び選択ゲート線ＳＧＤの関係も同じである。
また、選択ゲート線ＳＧＤ１とＳＤＧ２とは、図示せぬ層間絶縁膜により離隔されているが、選択ゲート線ＳＧＤ１とＳＤＧ２との間には、メモリピラーＭＰが設けられていない。以下、２つの選択ゲート線ＳＧＤ間にメモリピラーＭＰが設けられている場合、２つの選択ゲート線ＳＧＤ間の溝領域を「メモリトレンチＭＴＲ」と呼び、２つの選択ゲート線ＳＧＤ間にメモリピラーＭＰが設けられていない場合、溝領域を単に「トレンチＴＲ」と呼ぶ。なお、選択ゲート線ＳＧＤ１とＳＤＧ２との間に、メモリピラーＭＰが設けられてもよい。
第２方向Ｄ２に沿って配置されているメモリピラーＭＰ０及びＭＰ１は、１つの配線層１１４に接続され、配線層１１４を介してビット線ＢＬ０として機能する配線層１１５に接続される。同様に、メモリピラーＭＰ２及びＭＰ３は、１つの配線層１１４に接続され、配線層１１４を介してビット線ＢＬ１として機能する配線層１１５に接続される。メモリピラーＭＰ４及びＭＰ５は、１つの配線層１１４に接続され、配線層１１４を介してビット線ＢＬ２として機能する配線層１１５に接続される。他のメモリピラーＭＰとビット線ＢＬとの関係も同様である。
１．１．５ メモリセルアレイの断面構成
次に、メモリセルアレイ２の断面構成について、図５を用いて説明する。図５は、図４において、Ａ１−Ａ２線に沿ったメモリセルアレイ２の断面図である。
図５に示すように、半導体基板１００の上方には、絶縁層１０１が形成されている。絶縁層１０１上にソース線として機能する導電層１０２、配線層１０３、及び導電層１０４が積層されている。例えば、絶縁層１０１の領域、すなわち半導体基板１００と導電層１０２との間にセンスアンプ４等の回路が設けられていてもよい。
絶縁層１０１には、例えば、酸化シリコン（ＳｉＯ２）が用いられる。導電層１０２及び１０４には例えば多結晶シリコンが用いられる。配線層１０３は、導電材料から構成され、例えば、タングステン（Ｗ）が用いられる。
導電層１０４の上方には、層間絶縁膜１０５を介在させて、選択ゲート線ＳＧＳｅ、ワード線ＷＬｅ０〜ＷＬｅ７、及び選択ゲート線ＳＧＤ０として機能する配線層１０６が互いに間隔を空けて順次積層されている。同様に、層間絶縁膜１０５を介在させて、選択ゲート線ＳＧＳｏ、ワード線ＷＬｏ０〜ＷＬｏ７、及び選択ゲート線ＳＧＤ１として機能する配線層１０６が互いに間隔を空けて順次積層されている。これらの配線層１０６は、第１方向Ｄ１にそれぞれ延びる。層間絶縁膜１０５には、例えば、ＳｉＯ２が用いられる。配線層１０６は、導電材料から構成され、例えば、タングステン（Ｗ）が用いられる。以下では、配線層１０６にＷが用いられ、Ｗの図示せぬバリア層として、窒化チタン（ＴｉＮ）及び酸化アルミニウム（ＡｌＯＸ）の積層膜が用いられる場合について説明する。
各配線層１０６（及びバリア層）の上面、底面、及び側面の一部を被覆するように絶縁層１０７が形成されている。絶縁層１０７には、例えば、ＳｉＯ２が用いられる。
各配線層１０６に対応して、絶縁層１０７の側面及びメモリピラーＭＰ（電荷蓄積層１１３）の側面と接するように複数の絶縁層１０８が設けられている。絶縁層１０８には、例えば、酸窒化シリコン（ＳｉＯＮ）が用いられる。配線層１０６と電荷蓄積層１１３との間にある絶縁層１０７及び絶縁層１０８は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のブロック絶縁膜として機能する。
第２方向Ｄ２において、選択ゲート線ＳＧＳｅ、ワード線ＷＬｅ０〜ＷＬｅ７、及び選択ゲート線ＳＧＤ０として機能する配線層１０６と、選択ゲート線ＳＧＳｏ、ワード線ＷＬｏ０〜ＷＬｏ７、及び選択ゲート線ＳＧＤ１として機能する配線層１０６との間に、メモリホールＭＨが形成される。メモリホールＭＨは、側面の一部が絶縁層１０８に接し、底面が導電層１０４に達する。メモリホールＭＨの側面において、複数の絶縁層１０８と接する領域には、それぞれ電荷蓄積層１１３が形成され、その他の領域には、絶縁層１１２が形成されている。絶縁層１１２には、例えば、ＳｉＯ２が用いられる。電荷蓄積層１１３は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の電荷蓄積層として機能する。電荷蓄積層１１３には、例えば、多結晶シリコンが用いられる。以下では、電荷蓄積層１１３が多結晶シリコンである場合について説明する。
なお、多結晶シリコンの第２方向Ｄ２の膜厚としては、２ｎｍ〜４ｎｍが好ましい。多結晶シリコンの膜厚が２ｎｍより薄くなると、多結晶シリコンの膜としての形成が困難になる。また、多結晶シリコンの膜厚が４ｎｍより厚くなると、後述する絶縁層１１２の形成が不十分となり、各配線層１０６に対応するように複数の電荷蓄積層１１３を分離させることが困難となる。また、多結晶シリコンの膜厚が厚くなると、メモリピラーＭＰの径が大きくなり、チップ面積が増加する。
また、電荷蓄積層１１３には、窒化タンタル（ＴａＮ）、ＴｉＮ、チタンシリサイド（ＴｉＳｉ２）、タンタルシリサイド（ＴａＳｉ２）、タンタルシリコンナイトライド（ＴａＳｉＮ）、タングステンシリサイド（ＷＳｉ２）、及びルテニウムシリサイド（ＲｕＳｉ２）等が用いられてもよい。
メモリホールＭＨ内の絶縁層１１２及び電荷蓄積層１１３の内側の側面には、絶縁層１１１が形成され、メモリホールＭＨの内部は、底面が半導体基板１００に接する半導体層１１０により埋め込まれており、メモリホールＭＨの中心には、第３方向Ｄ３に延びるコア層１０９が形成されている。絶縁層１１１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のトンネル絶縁膜として機能する。絶縁層１１１には、例えば、ＳｉＯ２が用いられる。半導体層１１０は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。半導体層１１０には、例えば、多結晶シリコンが用いられる。コア層１０９には、例えば、ＳｉＯ２が用いられる。
メモリピラーＭＰ上には、半導体層１１０に接するように、第２方向Ｄ２に延びる配線層１１４が設けられている。配線層１１４は、導電材料により構成され、例えば、リン（Ｐ）等をドープした多結晶シリコン、またはＷ等の金属材料が用いられる。そして、配線層１１４上には、コンタクトプラグＣＰが設けられている。コンタクトプラグＣＰは、導電材料により構成され、例えば、リン（Ｐ）等をドープした多結晶シリコン、またはＷ等の金属材料が用いられる。
コンタクトプラグＣＰ上には、第２方向Ｄ２に延びる配線層１１５が形成される。配線層１１５は、ビット線ＢＬとして機能する。配線層１１５は、導電材料により構成され、例えば、Ｗ等の金属材料が用いられる。
１．１．６ メモリセルトランジスタの平面構成
次に、メモリセルトランジスタＭＴの平面構成の詳細について、図６を用いて説明する。図６は、図５における半導体基板に平行なＢ１−Ｂ２線に沿ったワード線ＷＬｅ０及びＷＬｏ０として機能する配線層１０６並びにメモリピラーＭＰの断面図である。
図６に示すように、ワード線ＷＬｅ０として機能する配線層１０６とワード線ＷＬｏ０として機能する配線層１０６との間に、メモリトレンチＭＴＲが設けられており、更に、２つの配線層１０６の間には、メモリピラーＭＰが形成されている。
メモリピラーＭＰ内では、コア層１０９を囲むようには半導体層１１０が設けられ、更に、半導体層１１０を囲むように絶縁層１１１が設けられている。また、絶縁層１１１を囲むように、メモリピラーＭＰの側面に接する絶縁層１１２及び電荷蓄積層１１３が設けられている。より具体的には、絶縁層１１２は、メモリトレンチＭＴＲ及び絶縁層１０８の端部領域に接するメモリピラーＭＰの側面に設けられ、電荷蓄積層１１３は、絶縁層１０８の端部領域を除く領域に接するメモリピラーＭＰの側面に設けられる。
絶縁層１０７は、絶縁層１０８を囲み、且つメモリトレンチＭＴＲの側面と接するように設けられている。また、絶縁層１０７を囲むように第２バリア層１２２が設けられ、第２バリア層１２２を囲むように第１バリア層１２１が設けられている。そして、第１バリア層１２１に接するように配線層１０６が設けられている。また、図示せぬ第１方向Ｄ１における配線層１０６の側面にも、第１バリア層１２１、第２バリア層１２２、及び絶縁層１０７がそれぞれ接するように設けられている。
第１バリア層１２１は、配線層１０６（例えば、Ｗ）を形成する際のバリア層として機能する。第１バリア層１２１には、例えば、ＴｉＮが用いられる。この場合、ＴｉＮは、例えば、四塩化チタン（ＴｉＣｌ４）を用いたＬＰＣＶＤにより成膜される。第２バリア層１２２は、第１バリア層１２１を形成する際のバリア層として機能する。例えば、ＴｉＣｌ４を用いたＬＰＣＶＤにより第１バリア層１２１、すなわち、ＴｉＮを成膜する場合、第２バリア層１２２には、例えば、ＡｌＯＸが用いられる。なお、例えば、有機ソースを用いたＣＶＤによりＴｉＮを成膜する場合、第２バリア層１２２は、廃されてもよい。第１バリア層１２１及び第２バリア層１２２は、配線層１０６に用いられる導電材料により、材料が適宜選定される。
ワード線ＷＬｅ０として機能する配線層１０６及びメモリピラーＭＰの一部を含む領域がメモリグループＭＧ０のメモリセルトランジスタＭＴ０として機能し、ワード線ＷＬｏ０として機能する配線層１０６及びメモリピラーＭＰの一部を含む領域がメモリグループＭＧ１のメモリセルトランジスタＭＴ０として機能する。
１．１．７ メモリセルトランジスタの断面構成
次に、メモリセルトランジスタＭＴの断面構成の詳細について、図７を用いて説明する。図７は、図５における領域ＲＡの拡大図である。すなわち、図７は、ワード線ＷＬｅ０として機能する配線層１０６及びメモリピラーＭＰの一部の断面を示す。
図７に示すように、配線層１０６の上面、底面、及びメモリピラーＭＰに向かう方向の側面は、第１バリア層１２１により覆われている。同様に、第１バリア層１２１の上面、底面、及びメモリピラーＭＰに向かう方向の側面は、第２バリア層１２２により覆われており、第２バリア層１２２の上面、底面、及びメモリピラーＭＰに向かう方向の側面は、絶縁層１０７により覆われている。
絶縁層１０８の一方の側面は、絶縁層１０７に接しており、絶縁層１０８の対向する側面は、メモリピラーＭＰに接している。より具体的には、絶縁層１０８は、第３方向Ｄ３において、上端及び下端の近傍は絶縁層１１２に接しており、中心部は電荷蓄積層１１３に接している。従って、第３方向Ｄ３において、電荷蓄積層１１３の長さをＷ１とし、絶縁層１０８の長さをＷ２とすると、Ｗ１＜Ｗ２の関係にある。すなわち、第３方向Ｄ３において、電荷蓄積層１１３よりも絶縁層１０８の方が長い。
１．２ メモリセルアレイの製造方法
次に、メモリセルアレイ２の製造方法について、図８〜図１５を用いて説明する。図８〜図１５は、図５における領域ＲＢの拡大図を示している。すなわち、図８〜図１５は、ワード線ＷＬｅ０〜ＷＬｅ２及びＷＬｏ０〜ＷＬｏ２として機能する配線層１０６並びにメモリピラーＭＰの一部の第３方向Ｄ３に沿った断面図を示す。
まず、図８に示すように、半導体基板１００上に、層間絶縁膜１０５を介在させて、配線層１０６に対応する絶縁層１２０を互いに間隔を空けて順次積層する。絶縁層１２０は、犠牲層であり、後に除去されて、配線層１０６により埋め戻される。絶縁層１２０には、例えば、窒化シリコン（ＳｉＮ）が用いられる。以下では、絶縁層１２０がＳｉＮである場合について説明する。
図９に示すように、メモリホールＭＨを開口した後、メモリホールＭＨの側面に露出した絶縁層１２０の側面を酸化し、絶縁層１０８（例えば、ＳｉＯＮ）を形成する。絶縁層１２０を酸化する場合、例えば、酸素ラジカルを用いた酸化方法（以下、ラジカル酸化と呼ぶ）が用いられる。例えば、ラジカル酸化の方法としては、水素（Ｈ２）と酸素（Ｏ２）を用いたＩＳＳＧ（in-situ steam generation）酸化が用いられてもよい。
図１０に示すように、メモリホールＭＨの側面に電荷蓄積層１１３及び絶縁層１１１を形成した後、半導体層１１０及びコア層１０９を形成してメモリホールＭＨ内を埋め込む。より具体的には、まず、電荷蓄積層１１３（多結晶シリコン）を形成し、ドライエッチングにより層間絶縁膜１０５上及びメモリホールＭＨ底面の電荷蓄積層１１３を除去する。同様に、絶縁層１１１を形成し、ドライエッチングにより層間絶縁膜１０５上及びメモリホールＭＨの底面の絶縁層１１１を除去する。これにより、メモリホールＭＨの側面に電荷蓄積層１１３及び絶縁層１１１が積層される。次に、半導体層１１０及びコア層１０９を形成しメモリホールＭＨを埋め込んだ後に、層間絶縁膜１０５上の余剰の半導体層１１０及びコア層１０９を除去する。
図１１に示すように、トレンチＴＲに相当する部分の層間絶縁膜１０５をエッチングしてスリットＳＬＴを形成する。
図１２に示すように、絶縁層１２０を除去してギャップＧＰを形成する。より具体的には、絶縁層１２０がＳｉＮの場合、燐酸を用いたウェットエッチングによりＳｉＮを除去する。この際、絶縁層１０８は、エッチングにより除去されないようにする。
図１３に示すように、スリットＳＬＴ及びギャップＧＰを被覆するように絶縁層１０７を形成する。例えば、絶縁層１０７は、ＡＬＤ（atomic layer deposition）のような段差被覆性に優れたＣＶＤにより成膜される。
図１４に示すように、ラジカル酸化により、絶縁層１０７（ＳｉＯ２）を再酸化して絶縁層１０７の膜質を向上させるとともに、電荷蓄積層１１３の一部を酸化して絶縁層１１２を形成する。より具体的には、酸素ラジカルが絶縁層１０７及び１０５を透過して電荷蓄積層１１３を酸化することにより、ギャップＧＰ（配線層１０６）間の領域における電荷蓄積層１１３が酸化され、絶縁層１１２（ＳｉＯ２）が形成される。このとき、絶縁層１０８（ＳｉＯＮ）は、酸素ラジカルをほとんど透過させないため、絶縁層１０８にカバーされた領域の電荷蓄積層１１３は、ほとんど酸化されない。但し、絶縁層１０８の端部近傍の電荷蓄積層１１３は、酸素ラジカルの回り込み、または、電荷蓄積層１１３における酸化領域（絶縁層１１２）からの酸素の拡散等により酸化される。このため、第３方向Ｄ３における電荷蓄積層１１３の長さは、絶縁層１０８よりも短くなる。第３方向Ｄ３における電荷蓄積層１１３の長さは、ラジカル酸化の処理温度及び処理時間等により制御される。
図１５に示すように、配線層１０６を形成し、スリットＳＬＴを層間絶縁膜１０５により再度埋め込む。より具体的には、第２バリア層１２２に用いられるＡｌＯＸ及び第１バリア層１２１に用いられるＴｉＮを順に形成する。次に、ギャップＧＰ内を埋め込むように配線層１０６に用いられるＷを形成する。次に、スリットＳＬＴの側面及び底面並びに層間絶縁膜１０５上の余剰のＷ／ＴｉＮ／ＡｌＯＸ積層膜を除去し、配線層１０６を形成する。その後、スリットＳＬＴを、層間絶縁膜１０５により埋め込む。なお、図１５の例では、トレンチＴＲの側面に接する絶縁層１０７が残っている場合を示しているが、Ｗ／ＴｉＮ／ＡｌＯＸ積層膜のエッチングの際に、トレンチＴＲの側面に接する絶縁層１０７は除去され、第１バリア層１２１及び第２バリア層１２２と同様に分離されてもよい。
１．３ 本実施形態に係る効果
本実施形態に係る構成であれば、半導体記憶装置のチップ面積を縮小できる。本効果につき、詳述する。
本実施形態に係る構成であれば、メモリピラーＭＰ内にメモリセルトランジスタＭＴ間で分離された複数の電荷蓄積層１１３を形成できる。より具体的には、ラジカル酸化により、配線層１０６間の電荷蓄積層１１３を酸化して絶縁層１１２とし、電荷蓄積層１１３をメモリセルトランジスタＭＴ毎に分離させることができる。よって、メモリピラーＭＰの外部に電荷蓄積層１１３を形成する場合よりも、隣接するメモリセルトランジスタＭＴ間のピッチを縮小できる。従って、高集積化にともなうチップ面積の増加を抑制し、チップ面積を縮小できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なる電荷蓄積層１１３の形状について説明する。以下では、第１実施形態と異なる点についてのみ説明する。
２．１ メモリセルトランジスタの断面構成
メモリセルトランジスタＭＴの断面構成の詳細について、図１６を用いて説明する。図１６は、第１実施形態の図７と同様に、ワード線ＷＬｅ０として機能する配線層１０６及びメモリピラーＭＰの一部を第３方向Ｄ３に沿って切断した断面図を示す。
図１６に示すように、電荷蓄積層１１３は、絶縁層１０８に接する面の第３方向Ｄ３における長さＷ２が、絶縁層１１１に接する面の第３方向Ｄ３における長さＷ１よりも長い。このような構成であってもよい。
２．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１実施形態と異なるメモリセルアレイ２の製造方法について説明する。以下、第１実施形態と異なる点についてのみ説明する。
３．１ メモリセルアレイの製造方法
メモリセルアレイ２の製造方法について、図１７〜図１９を用いて説明する。図１７〜図１９は、第１実施形態の図８〜図１５と同様に、ワード線ＷＬｅ０〜ＷＬｅ２及びＷＬｏ０〜ＷＬｏ２として機能する配線層１０６並びにメモリピラーＭＰの一部を第３方向Ｄ３に沿って切断した断面図を示す。
メモリピラーＭＰを形成するまでは、第１実施形態の図８〜図１０と同じである。
図１７に示すように、層間絶縁膜１０５を除去する。より具体的には、例えば、弗酸系の薬液を用いたウェットエッチングにより、層間絶縁膜１０５に用いられるＳｉＯ２を除去する。このとき、絶縁層１０８及び１２０は、ウェットエッチングにより除去されないようにする。
図１８に示すように、絶縁層１２０間の露出した電荷蓄積層１１３を酸化して、絶縁層１１２を形成する。酸化の方法は、ラジカル酸化でもよく、ＲＴＡ（rapid thermal annealing）でもよく、酸素プラズマを用いた酸化でもよく、限定されない。このとき、絶縁層１０８の端部近傍の電荷蓄積層１１３は酸化されるため、第３方向Ｄ３における電荷蓄積層１１３の長さは、絶縁層１０８よりも短くなる。
図１９に示すように、層間絶縁膜１０５による埋め戻しを行う。より具体的には、メモリピラーＭＰ及び絶縁層１２０を埋め込むように、層間絶縁膜１０５が形成される。
以降の工程は、第１実施形態の図１２、図１３、及び図１５における説明と同様である。本実施形態では、絶縁層１１２がすでに形成されているため、絶縁層１０７形成後のラジカル酸化は省略してもよい。
３．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第１及び第３実施形態とは異なるメモリセルアレイの製造方法について説明する。以下、第１及び第３実施形態と異なる点についてのみ説明する。
４．１ メモリセルアレイの製造方法
メモリセルアレイ２の製造方法について、図２０〜図２２を用いて説明する。図２０〜図２２は、第１実施形態の図８〜図１５と同様に、ワード線ＷＬｅ０〜ＷＬｅ２及びＷＬｏ０〜ＷＬｏ２として機能する配線層１０６並びにメモリピラーＭＰの一部を第３方向Ｄ３に沿って切断した断面図を示す。
層間絶縁膜１０５を除去するまでは、第３実施形態の図１７と同じである。
図２０に示すように、絶縁層１２０の間の露出した電荷蓄積層１１３をエッチングにより除去する。エッチングの方法は、ドライエッチングでもよく、ウェットエッチングでもよく、電荷蓄積層１１３の材料により、適宜選定される。例えば、電荷蓄積層１１３にＴａＮまたはＴｉＮを用いた場合、酸系の薬液を用いたウェットエッチングを用いてもよい。このとき、絶縁層１０８の端部近傍の電荷蓄積層１１３もエッチングされるため、第３方向Ｄ３における電荷蓄積層１１３の長さは、絶縁層１０８よりも短くなる。第３方向Ｄ３における電荷蓄積層１１３の長さは、エッチング条件により制御される。
図２１に示すように、第３実施形態の図１９と同様に、層間絶縁膜１０５による埋め戻しを行う。
図２２に示すように、第１実施形態の図１２、図１３、及び図１５における説明と同様に配線層１０６を形成する。本実施形態では、第３実施形態と同様に、絶縁層１０７形成後のラジカル酸化は省略してもよい。
４．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
また、本実施形態に係る構成では、配線層１０６間の電荷蓄積層１１３をエッチングすることにより、電荷蓄積層１１３を分離させることができる。
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、第１実施形態と異なるメモリセルアレイ２の構成について説明する。以下、第１実施形態と異なる点についてのみ説明する。
５．１ メモリセルアレイの構成
メモリセルアレイ２の構成について、図２３を用いて説明する。図２３は、１つのブロックＢＬＫにおけるメモリセルアレイの回路図を示している。
図２３に示すように、各メモリグループＭＧの構成は、第１実施形態と同じである。本実施形態では、メモリグループＭＧ０〜ＭＧ３の各々に含まれる選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。また、メモリグループＭＧ０〜ＭＧ３の各々に含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。
５．２ メモリセルアレイの平面構成
次に、メモリセルアレイ２の平面構成について、図２４を用いて説明する。図２４は、選択ゲート線ＳＧＤの平面レイアウトを示している。本例では、１つのブロックＢＬＫに４つのメモリグループＭＧが含まれる、すなわち、選択ゲート線ＳＧＤが４本含まれる場合について説明する。なお、図２４の例において、層間絶縁膜は省略されている。
図２４に示すように、半導体基板に平行な第１方向Ｄ１に延びる選択ゲート線ＳＧＤ０〜ＳＧＤ３が、半導体基板に平行であり且つ第１方向Ｄ１と直交する第２方向Ｄ２に沿って、配置されている。
選択ゲート線ＳＧＤ０を貫通するように、複数のメモリピラーＭＰ（ＭＰ０、ＭＰ４、ＭＰ８、…）が第１方向Ｄ１に沿って設けられ、選択ゲート線ＳＧＤ１を貫通するように、複数のメモリピラーＭＰ（ＭＰ１、ＭＰ５、ＭＰ９、…）が第１方向Ｄ１に沿って設けられている。また、選択ゲート線ＳＧＤ２を貫通するように、複数のメモリピラーＭＰ（ＭＰ２、ＭＰ６、ＭＰ１０、…）が第１方向Ｄ１に沿って設けられ、選択ゲート線ＳＧＤ３を貫通するように、複数のメモリピラーＭＰ（ＭＰ３、ＭＰ７、ＭＰ１１、…）が第１方向Ｄ１に沿って設けられている。
第２方向Ｄ２に沿って配置されているメモリピラーＭＰ０〜ＭＰ３は、それぞれコンタクトプラグＣＰを介して、第２方向Ｄ２に延びるビット線ＢＬ０に接続される。同様に、メモリピラーＭＰ４〜ＭＰ７は、ビット線ＢＬ１に接続され、メモリピラーＭＰ８〜ＭＰ１１は、ビット線ＢＬ２に接続される。他のメモリピラーＭＰとビット線ＢＬの関係も同様である。なお、第１実施形態と同様に第２方向に沿って配列された４つのメモリピラーＭＰ（例えばＭＰ０、ＭＰ１、ＭＰ２、及びＭＰ３）が配線層１１４により共通に接続され、配線層１１４上にコンタクトプラグＣＰが形成され、ビット線ＢＬと接続されてもよい。
５．３ メモリセルトランジスタの平面構成
次に、メモリセルトランジスタＭＴの平面構成の詳細について、図２５を用いて説明する。図２５は、第１実施形態の図６と同様に、ワード線ＷＬ０として機能する配線層１０６並びにメモリピラーＭＰを半導体基板に平行な面に沿って切断した断面図である。
図２５に示すように、ワード線ＷＬ０として機能する配線層１０６を貫通するように、メモリピラーＭＰが形成されている。
メモリピラーＭＰ内では、コア層１０９を囲むようには半導体層１１０が設けられ、更に、半導体層１１０を囲むように絶縁層１１１が設けられている。また、絶縁層１１１を囲むように、電荷蓄積層１１３が設けられている。
メモリピラーＭＰ、すなわち、電荷蓄積層１１３を囲むように、絶縁層１０８が設けられ、更に、絶縁層１０８を囲むように、絶縁層１０７が設けられている。また、絶縁層１０７を囲むように、第２バリア層１２２が設けられ、更に、第２バリア層１２２を囲むように、第１バリア層１２１が設けられている。そして、第１バリア層１２１に接するように配線層１０６が設けられている。
ワード線ＷＬ０として機能する配線層１０６及びメモリピラーＭＰを含む領域がメモリグループＭＧ０のメモリセルトランジスタＭＴ０として機能する。
５．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
なお、本実施形態に係る構成において、第２乃至第４実施形態が適用できる。
６．第６実施形態
次に、第６実施形態について説明する。第６実施形態は、メモリセルアレイ２におけるワード線ＷＬの平面構成について２つの例を説明する。以下、第１実施形態と異なる点についてのみ説明する。
６．１ 第１例
まず、第１例について、図２６を用いて説明する。図２６は、あるブロックＢＬＫにおけるワード線ＷＬの平面レイアウトを示している。本例では、１つのブロックＢＬＫに４つのメモリグループＭＧが含まれる場合について説明する。なお、図２６の例において、層間絶縁膜は省略されている。
図２６に示すように、第２方向Ｄ２に沿って、メモリグループＭＧ０〜ＭＧ３が順に配列されており、メモリグループＭＧ０及びＭＧ２にそれぞれ対応する２本のワード線ＷＬｅ並びにメモリグループＭＧ１及びＭＢＧ３にそれぞれ対応する２本のワード線ＷＬｏが第１方向Ｄ１に延びている。そして、メモリグループＭＧ０及びＭＢＧ２のそれぞれに対応する２本のワード線ＷＬｅの端部が互いに接続されている。同様に、メモリグループＭＧ１及びＭＢＧ３にそれぞれ対応する２本のワード線ＷＬｏの端部が互いに接続されている。
より具体的には、図２６の例では、第２方向Ｄ２に沿って、１番目の配線層１０６と３番目の配線層１０６とが接続され、２番目の配線層１０６と４番目の配線層１０６とが接続される。そして、１番目の配線層１０６と２番目の配線層１０６との間、及び３番目の配線層１０６と４番目の配線層１０６との間に、複数のメモリピラーＭＰが第１方向Ｄ１に沿って配置されており、２番目の配線層１０６と３番目の配線層１０６との間には、メモリピラーＭＰが配置されていない。
６．２ 第２例
次に、第２例について、図２７を用いて説明する。図２７は、あるブロックＢＬＫにおけるワード線ＷＬの平面レイアウトを示している。本例では、１つのブロックＢＬＫに４つのメモリグループＭＧが含まれる場合について説明する。なお、図２７の例において、層間絶縁膜は省略されている。以下、第１例と異なる点についてのみ説明する。
図２７に示すように、本例では、第２方向Ｄ２に沿って、メモリグループＭＧ０、ＭＧ１、ＭＧ３、及びＭＧ２が順に配列されている。従って、図２７の例では、第２方向Ｄ２に沿って、１番目の配線層１０６と４番目の配線層１０６とが接続され、２番目の配線層１０６と３番目の配線層１０６とが接続される。そして、１番目の配線層１０６と２番目の配線層１０６との間、及び３番目の配線層１０６と４番目の配線層１０６との間に、複数のメモリピラーＭＰが第１方向Ｄ１に沿って配置されており、２番目の配線層１０６と３番目の配線層１０６との間には、メモリピラーＭＰが配置されていない。
６．３ 本実施形態に係る効果
本実施形態に係る構成を第１乃至第４実施形態に適用できる。
７．変形例等
上記実施形態に係る半導体記憶装置は、半導体基板と、半導体基板上方において半導体基板に垂直な第１方向に積層され、第１方向と交差し半導体基板に平行な第２方向に延伸する複数の第１配線層(106)と、第１方向に延伸する半導体層(110)、第１方向に延伸し、複数の第１配線層と半導体層との間に設けられ、半導体層に接する第１絶縁層(111)、及び複数の第１配線層と第１絶縁層との間にそれぞれ設けられ、第１絶縁層にそれぞれ接する複数の電荷蓄積層(113)を含む第１メモリピラーと、複数の第１配線層の各々と複数の電荷蓄積層の各々との間に設けられた複数の第２絶縁層(108)とを含む。
上記実施形態を適用することにより、チップ面積を縮小できる半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば、上記実施形態において、メモリピラーＭＰが半導体基板１００に接していなくてもよい。例えば、第３方向Ｄ３において半導体基板１００とメモリセルアレイ２との間に、センスアンプ４等の他の回路が設けられていてもよい。この場合、他の回路の上方に、ソース線ＳＬとして機能する配線層が設けられ、その配線層上にメモリピラーＭＰが設けられてもよい。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリセルアレイ、３…ロウデコーダ、４…センスアンプ、１００…半導体基板、絶縁層１０１、１０７、１０８、１１１、１１２、１２０…絶縁層、１０２、１０４…導電層、１０３、１０６、１１５…配線層、１０５…層間絶縁膜、１０９…コア層、１１０…半導体層、１１３…電荷蓄積層、１２１、１２２…バリア層。

Claims (8)

  1. 半導体基板と、
    前記半導体基板上方において前記半導体基板に垂直な第１方向に積層され、前記第１方向と交差し前記半導体基板に平行な第２方向に延伸する複数の第１配線層と、
    前記第１方向に延伸する半導体層と、前記第１方向に延伸し、前記複数の第１配線層と前記半導体層との間に設けられ、前記半導体層に接する第１絶縁層と、前記複数の第１配線層と前記第１絶縁層との間にそれぞれ設けられ、前記第１絶縁層にそれぞれ接する複数の電荷蓄積層とを含む第１メモリピラーと、
    前記複数の第１配線層の各々と前記複数の電荷蓄積層の各々との間に設けられた複数の第２絶縁層と
    を備える半導体記憶装置。
  2. 前記第１方向における前記複数の第２絶縁層の各々の長さは、前記複数の電荷蓄積層の各々の長さよりも長い
    請求項１記載の半導体記憶装置。
  3. 前記複数の電荷蓄積層の各々は、前記複数の第２絶縁層のいずれかに接する面における前記第１方向の長さが、前記第１絶縁層に接する面における前記第１方向の長さよりも長い
    請求項１記載の半導体記憶装置。
  4. 前記第１メモリピラーの軸方向における前記複数の電荷蓄積層の各々の厚みは、２ｎｍ以上、４ｎｍ以下である
    請求項１乃至３のいずれか一項記載の半導体記憶装置。
  5. 前記第１メモリピラーは、前記第１メモリピラー上方に設けられた第２配線層と電気的に接続される請求項１に記載の半導体記憶装置。
  6. 前記第１方向及び前記第２方向と交差し、前記半導体基板に平行な第３方向において、前記複数の第１配線層に隣接し、前記第２方向に延伸する複数の第３配線層と、
    前記複数の第３配線層の各々と前記第１メモリピラーとの間に設けられた複数の第３絶縁層と
    を更に備え、
    前記第１メモリピラーは、前記第１メモリピラーの側面に設けられ、前記複数の第３絶縁層にそれぞれ接する複数の電荷蓄積層を更に含む
    請求項１乃至５のいずれか一項記載の半導体記憶装置。
  7. 前記第２方向に延伸し、前記複数の第３配線層と前記第３方向に隣り合い配列された複数の第４配線層と、
    前記第２方向に延伸し、前記複数の第４配線層と前記第３方向に隣り合い配列された複数の第５配線層と、
    前記複数の第４配線層と前記複数の第５配線層との間に設けられ、前記第１方向に延伸する第２メモリピラーとを更に備え、
    前記複数の第３配線層と前記複数の第４配線層とは前記第１メモリピラーと前記第２メモリピラーとの間に設けられている請求項６記載の半導体記憶装置。
  8. 前記複数の第１配線層は、前記複数の第４配線層又は前記複数の第５配線層の一方と電気的に接続され、前記複数の第３配線層は、前記複数の第４配線層又は前記複数の第５配線層の他方と電気的に接続される請求項７記載の半導体記憶装置。
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