JP5112201B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、不揮発性半導体記憶装置に関し、特に、複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置に関する。
従来より、フラッシュメモリ等の半導体記憶装置は、シリコン基板の表面に素子を２次元的に集積させることにより作製されてきた。このような半導体記憶装置の記憶容量を増加させるために、個々の素子の寸法を小さくして微細化を図ってきたが、近年、その微細化もコスト的、技術的に困難になってきている。
このような問題を解決するため、素子を３次元的に集積するアイデアが多数提案されている。例えば、多層配線間にワンタイム−プログラマブル素子を挟んだ記憶装置や、シリコン膜のエピタキシャル成長を繰り返すことで従来のＮＡＮＤ型フラッシュメモリを複数層形成した記憶装置等が提案されている。しかし、これらの３次元デバイスは、各層毎に数回のリソグラフィ工程が必要となるため、３次元化してもコストを低減することは困難である。
この問題に鑑み、本発明者等は、一括加工型３次元積層メモリを提案した（例えば、特許文献１参照。）。この技術においては、シリコン基板上に、上下方向に延びるシリコンピラーをチャネルとした選択トランジスタを形成し、その上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部に、選択トランジスタのシリコンピラーに接続されるように、シリコンピラーを埋設する。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に対して電荷を出し入れし、情報を記録することができる。この技術によれば、積層体を一括加工して貫通ホールを形成しているため、電極膜の積層数が増加しても、リソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
しかしながら、このメモリを作製する際には、貫通ホールの内部にシリコンピラーを埋設するときに、新たに埋設されるシリコンピラーと選択トランジスタのチャネルを構成するシリコンピラーとの間の電気的なコンタクトを良好にするために、貫通ホールの底面上から自然酸化膜等のシリコン酸化物を除去する必要がある。通常は、貫通ホール内にシリコンピラーを埋設する前に、フッ酸系の薬液を用いた前処理を行う。しかし、この前処理により電荷蓄積層が損傷を受け、電荷蓄積層の信頼性が低下してしまう。この問題を回避するためには、電荷蓄積層を前処理に耐えうるような膜構成にする必要があるが、そうすると種々の技術的制約が生じてしまう。例えば、記憶密度をより向上させるために多値化技術の導入を検討する場合には、膜構成が制約されるために、電荷蓄積層の開発の難易度が増加してしまう。
特開２００７−２６６１４３号公報
本発明の目的は、電荷蓄積層の信頼性が高い不揮発性半導体記憶装置を提供することである。
本発明の一態様によれば、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、前記積層体上に設けられた複数の選択ゲート電極と、前記選択ゲート電極上に設けられた複数本のビット線と、前記積層体及び前記選択ゲート電極を貫き、上端部が前記ビット線に接続された複数本の半導体ピラーと、半導体材料からなり、１本の前記半導体ピラーの下端部と他の１本の前記半導体ピラーの下端部とを接続する接続部材と、前記接続部材の導通状態を制御するバックゲートと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、を備え、各層の前記電極膜は、前記選択ゲート電極毎に分断されており、前記接続部材を介して相互に接続された一対の前記半導体ピラーは、相互に異なる前記電極膜及び相互に異なる前記選択ゲート電極を貫いており、１本の前記ビット線に共通接続された複数の前記接続部材は、他の１本の前記ビット線に共通接続されていることを特徴とする不揮発性半導体記憶装置が提供される。
本発明によれば、電荷蓄積層の信頼性が高い不揮発性半導体記憶装置を実現することができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図であり、
図３は、図２に示すＡ−Ａ’線による断面図である。
なお、図１及び図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。また、図２においては、線同士の重なりを避けて図を見易くするために、各部のサイズを図１とは若干異ならせて示している。後述する図８、図９、図１０においても同様である。
図１に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１１の上層部分に不純物拡散層が形成されており、これがバックゲート１２となっている。また、図１及び図３に示すように、シリコン基板１１上には、絶縁膜１３が設けられており、絶縁膜１３上には、それぞれ複数の電極膜１４と絶縁膜１５とが交互に積層されている。後述するように、電極膜１４は例えばポリシリコンからなり、メモリセルのコントロールゲート（ＣＧ）として機能する。一方、絶縁膜１５は例えばシリコン酸化物（ＳｉＯ２）からなり、電極膜１４同士を絶縁する層間絶縁膜として機能する。それぞれ複数の電極膜１４及び絶縁膜１５により、積層体１９が構成されている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、電極膜１４及び絶縁膜１５の積層方向をＺ方向とする。
積層体１９上には、絶縁膜１６、選択ゲート電極１７及び絶縁膜１８がこの順に成膜されている。選択ゲート電極１７は、例えばポリシリコンからなる導電膜がＹ方向に沿って分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。また、電極膜１４は、例えばポリシリコンからなる導電膜がＹ方向に沿って分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。各電極膜１４は選択ゲート電極１７毎に分断されており、１枚の選択ゲート電極１７の直下域に、各段の電極膜１４が多段に配列されている。すなわち、電極膜１４は、ＹＺ平面においてマトリクス状に配列されており、相互に離隔している。
そして、図１乃至図３に示すように、積層体１９並びに絶縁膜１６、選択ゲート電極１７及び絶縁膜１８には、積層方向（Ｚ方向）に延びる複数本の貫通ホール２１が形成されている。貫通ホール２１はＸ方向及びＹ方向に沿ってマトリクス状に配列されており、その配列周期は、Ｘ方向及びＹ方向のそれぞれにおいて一定である。１本の選択ゲート電極１７には、Ｘ方向に沿って一列に配列された複数個の貫通ホール２１が貫通している。従って、Ｘ方向に配列された貫通ホール２１は、同一の選択ゲート電極１７及び同一の電極膜１４を貫いているが、Ｙ方向に配列された貫通ホール２１は、相互に異なる選択ゲート電極１７及び異なる電極膜１４を貫いている。また、各貫通ホール２１は積層体１９全体を貫いているが、バックゲート１２は貫いていない。
また、絶縁膜１３内には、ある貫通ホール２１の下端部を、この貫通ホール２１から見て、Ｘ方向に１列分、Ｙ方向に一列分離隔した位置（以下、「斜め位置」という）に配置された他の貫通ホール２１の下端部に連通させるように、連通孔２２が形成されている。これにより、相互に斜め位置に配置された一対の貫通ホール２１と、それらを相互に連通させる連通孔２２とにより、１本の連続したＵ字孔２３が形成されている。各貫通ホール２１は、必ず連通孔２２を介して他の貫通ホール２１に連通されているため、積層体１９内には、複数本のＵ字孔２３が形成されている。
そして、Ｕ字孔２３のうち、積層体１９の内部に位置する部分の内面上には、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）２４が設けられている。ＯＮＯ膜２４においては、外側から順に、絶縁性のブロック絶縁層２５、電荷蓄積層２６、絶縁性のトンネル層２７が積層されている。ブロック絶縁層２５は絶縁膜１３、電極膜１４及び絶縁膜１５に接している。ブロック絶縁層２５及びトンネル層２７は、例えばシリコン酸化物（ＳｉＯ２）からなり、電荷蓄積層２６は、例えばシリコン窒化物（ＳｉＮ）からなる。一方、Ｕ字孔２３のうち、絶縁膜１６、選択ゲート電極１７及び絶縁膜１８の内部に位置する部分の内面上には、ゲート絶縁膜２８が設けられている。
Ｕ字孔２３の内部には、不純物がドープされた半導体、例えば、ポリシリコンが埋め込まれている。これにより、貫通孔２１の内部における積層体１９内に相当する部分には、例えばポリシリコンからなるシリコンピラー３１が形成されている。また、貫通孔２１の内部における絶縁膜１６、選択ゲート電極１７及び絶縁膜１８内に相当する部分には、例えばポリシリコンからなるシリコンピラー３４が形成されている。シリコンピラー３１の上端部はシリコンピラー３４の下端部に接続されている。シリコンピラー３１及び３４の形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。
また、連通孔２２の内部には、例えばポリシリコンからなる接続部材３２が形成されている。接続部材３２の形状は、積層方向（Ｚ方向）に対して直交し、Ｘ方向及びＹ方向の双方に対して傾斜する方向（以下、「斜め方向」という）に延びる柱形であり、例えば四角柱形である。接続部材３２は、１本のシリコンピラー３１の下端部と他の１本のシリコンピラー３１の下端部とを接続している。Ｚ方向から見て、接続部材３２はＸ方向及びＹ方向の双方に沿って配列されている。接続部材３２同士は、相互に離隔しているが、Ｘ方向から見ると、隣り合う接続部材３２同士は重なって見える。一方、Ｙ方向から見た場合には、隣り合う接続部材３２同士は重なっていない。
そして、同一のＵ字孔２３内に形成された一対のシリコンピラー３１及び接続部材３２は、同じ材料、例えばポリシリコンによって一体的に形成されており、１本のＵ字シリコン部材３３を形成している。従って、Ｕ字シリコン部材３３は、その長手方向に沿って切れ目無く連続的に形成されている。また、同一のＵ字シリコン部材３３に属する一対のシリコンピラー３１、すなわち、接続部材３２を介して相互に接続された一対のシリコンピラー３１は、互いにＸ方向及びＹ方向に離隔しており、相互に異なる電極膜１４を貫いている。また、この一対のシリコンピラー３１に接続された一対のシリコンピラー３４は、相互に異なる選択ゲート電極１７を貫いている。
絶縁膜１８上には、選択ゲート電極１７が延びる方向（Ｘ方向）に対して直交した方向（Ｙ方向）に延びる複数本のビット線ＢＬが設けられている。なお、図２及び図３においては、ビット線に「ＢＬ」及び「ｂＢＬ」の符号を付しているが、後述するように、「ビット線ＢＬ」と「ビット線ｂＢＬ」の区別は動作の際に生じるものであり、構成としては同じものである。すなわち、動作の段階に応じて、１本のビット線が「ビット線ＢＬ」にも「ビット線ｂＢＬ」にもなる。ビット線は、例えばタングステン（Ｗ）及び窒化チタン（ＴｉＮ）の積層膜によって形成されている。この他、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）等からなる金属膜や、それらを含む積層膜を用いることもできる。なお、本明細書において「金属」というときは、純金属の他に合金も含むものとする。各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラー３４の直上域を通過するように配設されており、各シリコンピラー３４の上端部に接続されている。すなわち、Ｙ方向に沿って配列された一列のシリコンピラー３４は、同一のビット線ＢＬに接続されている。
また、上述の如く、接続部材３２は、Ｘ方向及びＹ方向に一列ずつ離隔した位置にある一対のシリコンピラー３１同士を接続するものであるため、接続部材３２を含むＵ字シリコン部材３３は、Ｙ方向において隣り合う一対のビット線ＢＬの間に接続されている。そして、１本のビット線ＢＬに共通接続された複数の接続部材３２は全て、他の１本のビット線ＢＬに共通接続されている。換言すれば、装置１に形成された複数本のビット線ＢＬは、隣り合う２本のビット線ＢＬ毎にグループ分けされており、同一グループに属するビット線ＢＬ同士は、複数本のＵ字シリコン部材３３によって相互に接続されているが、異なるグループに属するビット線ＢＬ同士が、Ｕ字シリコン部材３３によって接続されることはない。従って、同一グループに属するビット線ＢＬ間に接続された接続部材３２は、ビット線ＢＬが延びる方向、すなわち、Ｙ方向に沿って配列されている。
次に、本実施形態に係る不揮発性半導体記憶装置１の動作について説明する。
図４は、本実施形態に係る不揮発性半導体記憶装置の１本のメモリストリングを例示する回路図である。
図１乃至図４に示すように、装置１においては、シリコンピラー３１がチャネルとして機能し、電極膜１４がコントロールゲートとして機能し、電荷蓄積層２６がフローティングゲートとして機能することにより、シリコンピラー３１と電極膜１４との交差部分に、メモリセル３５となる縦型トランジスタが形成される。縦型トランジスタとは、ここではトランジスタのボディとなる半導体ピラーが基板面に垂直であり、その周囲を取り囲むようにゲート電極が設けられた構造のトランジスタを指す積層体１９内には、複数本のシリコンピラー３１がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
また、シリコンピラー３４と選択ゲート電極１７との交差部分には、シリコンピラー３４をチャネルとし、選択ゲート電極１７をゲート電極とし、ゲート絶縁膜２８をゲート絶縁膜としたとした選択トランジスタ３６が構成される。この選択トランジスタ３６も、上述のメモリセル３５と同様に、縦型トランジスタである。
更に、接続部材３２とバックゲート１２との間には、ＯＮＯ膜２４が介在するため、接続部材３２をチャネルとし、バックゲート１２をゲート電極とし、ＯＮＯ膜２４をゲート絶縁膜としたバックゲートトランジスタ３７が構成される。すなわち、バックゲート１２は、電界によって接続部材３２の導通状態を制御する電極として機能する。
この結果、図４に示すように、１本のＵ字シリコン部材３３及びそれに接続された一対のシリコンピラー３４（図１参照）に沿って、一対のビット線ＢＬ間に接続された１本のメモリストリング３８が構成される。メモリストリング３８においては、両端部に選択トランジスタ３６が設けられ、中央部にバックゲートトランジスタ３７が設けられ、各選択トランジスタ３６とバックゲートトランジスタ３７との間に、電極膜１４の積層数と同数のメモリセル３５が直列に接続される。すなわち、積層体１９内に３次元的に配列された複数のメモリセル３５は、Ｕ字シリコン部材３３ごとにメモリストリング３８としてまとめられる。
以下、装置１におけるデータの書込動作、読込動作及び消去動作を詳細に説明する。
装置１においては、読込動作時には、Ｕ字シリコン部材３３によって接続された一対のビット線ＢＬを一組として駆動する。すなわち、各対に属する２本のビット線ＢＬのうち、１本をビット線ＢＬとし、他の１本をビット線ｂＢＬとする。そして、バックゲート１２が接続部材３２を導通状態として一対のシリコンピラー３１を相互に接続した上で、ビット線ＢＬとビット線ｂＢＬとを対として駆動し、Ｕ字シリコン部材３３を駆動単位として動作させる。
一方、書込動作時には、バックゲート１２が接続部材３２を非導通状態として、Ｕ字シリコン部材３３を構成する一対のシリコンピラー３１を個別に駆動する。すなわち、メモリストリング３８のバックゲートトランジスタ３７をオフ状態とした上で、ビット線ＢＬとビット線ｂＢＬとを区別せず、独立して駆動することにより、各シリコンピラー３１を駆動単位として動作させる。このように、バックゲート１２は、装置１の書込動作時には接続部材３２を非導通状態とし、読出動作時には接続部材３２を導通状態とする。消去動作時においても、バックゲート１２の電位は、例えば基準電位ＶＳＳ等の低電位に保つことが望ましい。消去動作の場合、シリコンピラー３１内には正孔が供給されるため、接続部材３２内にも正孔が存在する。
なお、以下で説明する例では、各メモリセル３５を構成する縦型トランジスタはｎチャネル型トランジスタであるものとする。また、メモリセル３５の電荷蓄積層２６に電子が蓄積され、ｎチャネル型トランジスタのしきい値が上昇し、電流が流れなくなった状態を、値「０」とする。メモリセル３５のゲート電位、すなわち、電極膜１４の電位が基準電位ＶＳＳであるとき、このメモリセルの値が「０」であると電流が流れず、値が「１」であると電流が流れるものとする。そして、消去動作においては、全てのメモリセルの電荷蓄積層２６から電子を抜き、その値を「１」とする。
（書込動作）
初期状態においては、全てのメモリセルの値が「１」である。そして、任意のメモリセルを１個ずつ選択して、値「０」を書き込んでいく。
図２に示すように、先ず、全てのビット線ＢＬ及びｂＢＬの電位を基準電位ＶＳＳとする。基準電位ＶＳＳは、例えば、接地電位である。また、バックゲート１２の電位をオフ電位として、バックゲートトランジスタ３７をオフ状態とする。これにより、接続部材３２が非導通状態となり、Ｕ字シリコン部材３３を構成する一対のシリコンピラー３１が相互に電気的に分離される。
次に、１本の選択ゲート電極１７の電位をオン電位とし、残りの全ての選択ゲート電極１７の電位をオフ電位とする。これにより、オン電位とされた選択ゲート電極１７によって構成される選択トランジスタ３６のみがオン状態となり、残りの選択トランジスタ３６はオフ状態となる。この結果、オン電位とされた選択ゲート電極１７に対応するシリコンピラー３１、すなわち、Ｘ方向に沿って１列に配列されたシリコンピラー３１には、ビット線の電位ＶＳＳが印加され、残りのシリコンピラー３１の電位はフローティングとなる。この結果、書込対象とするメモリセルのＹ座標が選択される。
次に、上述の選択トランジスタ３６がオン状態とされたシリコンピラー３１のうち、値「０」を書き込むメモリセルを含まないシリコンピラー３１に接続されたビット線の電位を、ハイレベルとする。これにより、値「０」を書き込まないシリコンピラー３１の選択トランジスタ３６のドレイン電位が上昇し、相対的にゲート電位が低下する。この結果、この選択トランジスタ３６がオフ状態となり、シリコンピラー３１がビット線から電気的に分離され、フローティングとなる。一方、値「０」を書き込むシリコンピラー３１においては、選択トランジスタ３６がオン状態のままであるため、シリコンピラー３１の電位は基準電位ＶＳＳに固定される。この結果、書込対象とするメモリセルのＸ座標が選択される。
次に、各電極膜１４の電位を、各メモリセル３５がオン状態となるオン電位Ｖｐａｓｓまで上昇させる。この結果、上述の値「０」を書き込むシリコンピラー３１、すなわち、電位が基準電位ＶＳＳに固定されたシリコンピラー３１は、全体が導通状態となる。その後、値「０」を書き込むメモリセルに対応する電極膜１４の電位を、オン電位Ｖｐａｓｓよりも高い書込電位Ｖｐｇｍまで上昇させる。これにより、書込対象とするメモリセルのＺ座標が選択される。このメモリセルにおいては、シリコンピラー３１と電極膜１４との間の電位差（Ｖｐｇｍ−ＶＳＳ）により、電子が電荷蓄積層２６に蓄積され、値「０」が書き込まれる。
以上のように、書込動作時には、バックゲートトランジスタ３７をオフ状態としてＵ字シリコン部材３３の２本のシリコンピラー３１を電気的に分離することにより、ビット線ＢＬ及びｂＢＬを区別なく駆動することができ、各シリコンピラー３１を対としてではなく各個に制御することができる。これにより、各対をなすシリコンピラー３１が接続部材３２によって相互に連結されていながら、完全に独立な書込動作が可能となる。
（読出動作）
読出動作においては、ビット線ＢＬ及びｂＢＬからなる対毎に、メモリセルの値を読み出すことができる。すなわち、相互に異なるビット線対に接続された複数のメモリストリング３８から、並列にデータを読み出すことができる。但し、並列に読み出される複数のメモリストリング３８は、そのＵ字シリコン部材３３が共通の一対の選択ゲート電極１７を貫いている必要がある。
先ず、全てのビット線ＢＬ及びｂＢＬの電位を基準電位ＶＳＳとする。また、バックゲート１２の電位をオン電位として、バックゲートトランジスタ３７をオン状態とする。これにより、接続部材３２が導通状態となり、Ｕ字シリコン部材３３に貫通電流が流れ得る状態となる。更に、全ての選択ゲート電極１７の電位をオフ電位として、選択トランジスタ３６をオフ状態とする。
次に、読出対象となるメモリセル３５（以下、「選択セル」という）が含まれるメモリストリング３８（以下、便宜上、「メモリストリング３８ａ」という）のビット線ｂＢＬ側の選択ゲート電極１７（以下、便宜上、「選択ゲート電極ｂＳＧ」という）をオン電位とする。これにより、このメモリストリング３８ａのビット線ｂＢＬ側の選択トランジスタ３６がオン状態となり、そのＵ字シリコン部材３３がビット線ｂＢＬに接続され、その電位（ボディ電位）が基準電位ＶＳＳとなる。
なお、このとき、この選択ゲート電極ｂＳＧに対応する全ての選択トランジスタ３６がオン状態となり、読出対象であるメモリストリング３８ａと同じビット線対に接続されているメモリストリング３８のうち、ビット線ＢＬ側の端部が同じ選択ゲート電極ｂＳＧを貫いているメモリストリング（以下、便宜上、「メモリストリング３８ｂ」という）においても、ビット線ＢＬ側の選択トランジスタ３６がオン状態となり、Ｕ字シリコン部材３３の電位が基準電位ＶＳＳとなる。
次に、選択セルに対応する電極膜１４の電位を基準電位ＶＳＳとする。これにより、選択セルの値が「０」であれば、この選択セルには電流が流れず、値が「１」であれば電流が流れる。また、これ以外の電極膜１４の電位を電位Ｖｒｅａｄまで上昇させる。電位Ｖｒｅａｄは、メモリセルの値が「０」であっても「１」であっても、電流が流れるような電位である。
そして、ビット線ｂＢＬの電位を基準電位ＶＳＳに保持したまま、ビット線ＢＬの電位を電位Ｖｄｒｅａｄまで上昇させる。また、メモリストリング３８ａにおけるビット線ＢＬ側の選択ゲート電極１７（以下、便宜上、「選択ゲート電極ＳＧ」という）の電位をオン電位とする。これにより、メモリストリング３８ａの両端部間に電圧が印加され、両端部の選択トランジスタ３６がオン状態となり、選択セル以外のメモリセルが導通状態となるため、選択セルの値が「１」であれば、メモリストリング３８ａを介してビット線ＢＬとビット線ｂＢＬとの間に電流が流れ、選択セルの値が「０」であれば、電流は流れない。従って、ビット線ＢＬとビット線ｂＢＬとの間の電流又は電圧を検出することにより、選択セルのデータを読み出すことができる。
なお、このとき、メモリストリング３８ａと同じビット線対に接続されているメモリストリング３８であって、上述の選択ゲート電極ＳＧがビット線ｂＢＬ側の選択トランジスタ３６を構成しているようなメモリストリング（以下、便宜上、「メモリストリング３８ｃ」という）においても、ビット線ｂＢＬ側の選択トランジスタ３６がオン状態となる。従って、メモリストリング３８ｂ及び３８ｃにおいても、一方の端部の選択トランジスタ３６がオン状態となる。しかし、他方の端部の選択トランジスタ３６はオフ状態のままであるため、これらのメモリストリング３８ｂ及び３８ｃに電流が流れることはない。
以上のように、読出動作時には、バックゲートトランジスタ３７をオン状態としてメモリストリング３８に貫通電流が流れ得る状態とし、ビット線ｂＢＬをソース線のように用いることにより、任意のメモリセルの読み出しが可能となる。また、選択ゲート電極ＳＧ及びｂＳＧの電位をオン電位としたときには、これらの選択ゲート電極に対応するメモリストリング３８ａ、３８ｂ、３８ｃのボディ電位（Ｕ字シリコン部材３３の電位）が共に変動するが、非選択のメモリストリング３８ｂ及び３８ｃについては、必ず一方の選択ゲート電極１７はオフ電位となっているため、貫通電流が流れることはなく、読出時のセンス動作には影響しない。
なお、メモリストリング３８ｂに属するメモリセルの値を読み出す際には、上述の動作で選択ゲート電極ｂＳＧとした選択ゲート電極１７を選択ゲート電極ＳＧとし、メモリストリング３８ｂの他端に対応する選択ゲート電極１７を選択ゲート電極ｂＳＧとすればよい。同様に、メモリストリング３８ｃに属するメモリセルの値を読み出す際には、上述の動作で選択ゲート電極ＳＧとした選択ゲート電極１７を選択ゲート電極ｂＳＧとし、メモリストリング３８ｃの他端に対応する選択ゲート電極１７を選択ゲート電極ＳＧとすればよい。
（消去動作）
先ず、全てのビット線ＢＬ及びｂＢＬ、選択ゲート電極１７、電極膜１４並びにバックゲート１２の電位を基準電位ＶＳＳに落とす。これにより、接続部材３２が電子に関しては非導通状態となり、Ｕ字シリコン部材３３を構成する一対のシリコンピラー３１が相互に電気的に分離される。
次に、ビット線ＢＬ及びｂＢＬの電位を、基準電位ＶＳＳよりも高い消去電位Ｖｅｒａｓｅに向けて徐々に上昇させる。また、この電位上昇に遅れて、選択ゲート電極１７の電位を追随して上昇させる。これにより、選択トランジスタ３６の拡散層の端部に強電界が印加されて正孔が発生し、選択トランジスタ３６側のメモリセルから順に電荷蓄積層に正孔が注入され、蓄積されていた電荷が消去される。また、これに伴い、ボディ電位、すなわち、シリコンピラー３１の電位が上昇する。
最終的に、ボディ電位は消去電位Ｖｅｒａｓｅ近傍まで上昇し、全てのメモリセルにおいて電荷が消去される。すなわち、全てのメモリセルの値が「１」となる。これにより、消去動作が完了する。
以上のように、消去動作時も、書込動作時と同様に、各シリコンピラー３１を駆動単位として動作させることができる。なお、例えば、ビット線ｂＢＬの電位だけを消去電位Ｖｅｒａｓｅまで上昇させ、ビット線ＢＬはセンスアンプから切り離してフローティングとしておくことも可能である。この場合も、バックゲートトランジスタはオフ状態をしておいてよいが、発生した正孔が接続部材３２を介して、対をなすシリコンピラー３１に注入されることが必要である。また、特に消去動作時には、選択ゲート電極のゲート絶縁膜に破壊耐圧を上回る電圧が印加されないように注意することが必要である。
次に、本実施形態に係る不揮発性半導体記憶装置１の製造方法について説明する。
図５及び図６は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
図５及び図６は、図３に対応する断面を示している。
先ず、図５に示すように、シリコン基板１１の上層部分における一部の領域に不純物を導入し、バックゲート１２を形成する。次に、シリコン基板１１上に絶縁膜１３を堆積させ、平坦化する。次に、エッチングを行って絶縁膜１３の一部を除去し、開口部４１を形成する。Ｚ方向から見て、開口部４１の形状は、斜め方向、すなわち、ＸＹ平面に平行であってＸ方向及びＹ方向の双方に対して傾斜した方向に延びる短冊状とする。そして、全面に例えばシリコン窒化物（ＳｉＮ）を堆積させ、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）により、絶縁膜１３上に堆積されたシリコン窒化物を除去することにより、開口部４１の内部に、シリコン窒化物からなる犠牲材４２を埋め込む。
次に、図６に示すように、絶縁膜１３及び犠牲材４２の上に、絶縁膜１５及び電極膜１４を交互に積層させて、積層体１９を形成する。次に、リソグラフィ及びエッチングを行い、積層体１９に絶縁膜１３まで到達する貫通ホール２１を形成する。貫通ホール２１は、犠牲材４２の両端部に到達するように、マトリクス状に形成する。
そして、全面に例えばシリコン窒化物（ＳｉＮ）を堆積させ、ＣＭＰを行って絶縁膜１３上に堆積されたシリコン窒化物を除去することにより、貫通ホール２１の内部に、シリコン窒化物からなる犠牲材４３を埋め込む。犠牲材４３は犠牲材４２の両端部に接触する。
次に、図３に示すように、例えば、熱燐酸溶液を用いたウエットエッチングにより、犠牲材４３及び４２（図６参照）を除去する。これにより、開口部４１が一対の貫通孔２１の下端部同士を連通する連通孔２２となり、１本の連続したＵ字孔２３が形成される。
次に、Ｕ字孔２３の内面全体に、ブロック絶縁層２５、電荷蓄積層２６及びトンネル層２７をこの順に成膜し、ＯＮＯ膜２４を形成する。次に、Ｕ字孔２３の内部にポリシリコンを埋め込むことにより、Ｕ字シリコン部材３３を一括的に形成する。このとき、貫通ホール２１内に埋め込まれたポリシリコンがシリコンピラー３１を形成し、連通孔２２内に埋め込まれたポリシリコンが接続部材３２を形成する。
次に、積層体１９上に、例えばシリコン酸化物からなる絶縁膜１６を形成し、例えばポリシリコンからなる選択ゲート電極１７を形成し、例えばシリコン酸化物からなる絶縁膜１８を形成する。
次に、絶縁膜１６、選択ゲート電極１７及び絶縁膜１８におけるシリコンピラー３１の直上域に貫通ホールを形成し、その内面上にゲート絶縁膜２８を形成する。そして、この貫通孔の内部に、例えばポリシリコンを埋め込む。これにより、各シリコンピラー３１上に、ポリシリコンからなり、各シリコンピラー３１に接続されたシリコンピラー３４を形成する。その後、絶縁膜１８上に金属膜を成膜し、パターニングすることにより、シリコンピラー３４の上端部に接続されるように、ビット線ＢＬを形成する。これにより、不揮発性半導体記憶装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、Ｕ字シリコン部材３３は、両端部が一対のシリコンピラー３４を介して上層のビット線ＢＬに接続されており、Ｕ字シリコン部材３３よりも下層に形成された導電部材には接続されていない。また、Ｕ字シリコン部材３３の下部は、Ｕ字孔２３の内部にポリシリコンを埋め込むことにより、接続部材３２を介して一体的に切れ目なく形成されている。このため、例えば特許文献１に記載された積層型記憶装置とは異なり、貫通ホール２１の下部においてシリコン同士のコンタクトをとる必要がない。従って、フッ酸処理等の前処理を行う必要がなく、前処理によって電荷蓄積層が損傷を受けることがない。この結果、電荷蓄積層の信頼性が高く、また、電荷蓄積層の膜構成の自由度が高い不揮発性半導体記憶装置を実現することができる。
また、本実施形態によれば、特許文献１に記載された積層型記憶装置とは異なり、シリコン基板にシリコンピラーの下端部が接続されるソース層を形成する必要がない。また、積層体１９の上方にもソース線を形成する必要がない。このため、ソース層又はソース線を形成するための工程が不要であり、製造コストが低い。
更に、本実施形態によれば、ビット線ＢＬとビット線ｂＢＬとを対等に使用することができる。このため、書込動作及び消去動作においては、ビット線ＢＬとビット線ｂＢＬとを区別することなく、独立して駆動することができる。このため、動作速度が速い。
また、読出動作においては、ビット線ＢＬとビット線ｂＢＬとを対にして駆動するが、この場合にも、ビット線ＢＬとビット線ｂＢＬとは、相互に入れ替えて駆動することができる。
例えば、積層数が増加し、メモリストリングの長さが極めて長くなった場合、メモリストリングにおける選択セルの位置によって、メモリセルのボディ電位、すなわち、シリコンピラー３１の電位が変動し、見かけ上のしきい値が変動することがある。つまり、読出動作の対象となる選択セルが、メモリストリングにおけるドレイン側、すなわち、電位Ｖｄｒｅａｄが印加されたビット線ＢＬ側に配置されていると、このメモリストリングにおける選択セルよりもソース側の部分、すなわち、選択セルと基準電位ＶＳＳが印加されたビット線ｂＢＬとの間の部分に、多数のメモリセルが直列に接続されることになり、大きな寄生抵抗が生じる。このため、選択セルのボディ電位が、基準電位ＶＳＳよりも電位Ｖｄｒｅａｄに近くなり、その分、ボディ電位に対するゲート電位が相対的に低くなる。これにより、見かけ上、メモリセルのしきい値が上昇してしまう。
これに対して、本実施形態によれば、メモリストリング上の選択セルの位置に応じて、ビット線を切替えることにより、この問題を回避することができる。すなわち、選択セルに近い方のビット線をビット線ｂＢＬとし、基準電位ＶＳＳを印加する。一方、選択セルから遠い方のビット線をビット線ＢＬとし、電位Ｖｄｒｅａｄを印加する。これにより、選択セルは常に基準電位ＶＳＳ側に位置することになり、選択セルと基準電位ＶＳＳとの間に付加される寄生抵抗を小さく抑えることができる。これにより、しきい値の変動を抑制することができる。この結果、積層数を増やした場合にも、安定した読出動作を実行することが可能となる。
更にまた、本実施形態によれば、電極膜１４及び選択ゲート電極１７はＸ方向に延びており、ビット配線ＢＬはＹ方向に延びており、従ってこれらは直交している。このため、装置１のレイアウトにおいて、コーナー部分に三角形状のデッドスペースが発生しにくい。
以下、本実施形態の効果を明らかにするために、比較例について説明する。
先ず、第１の比較例について説明する。
図７は、第１の比較例に係る不揮発性半導体記憶装置を例示する斜視図であり、
図８は、第１の比較例に係る不揮発性半導体記憶装置を例示する平面図である。
図７及び図８に示すように、本比較例に係る不揮発性半導体記憶装置１０１においては、第１の実施形態とは異なり、接続部材３２がＹ方向、すなわち、ビット線ＢＬが延びる方向に延びている。これにより、接続部材３２は、Ｙ方向において離隔した一対のシリコンピラー３１の下端部同士を接続している。
また、装置１０１においては、選択ゲート電極１７とビット線ＢＬとの間に、ソース線ＳＬが設けられている。ソース線ＳＬはＸ方向、すなわち、ビット線ＢＬに対して直交する方向に延びている。そして、ソース線ＳＬの幅は、選択ゲート電極１７及び電極膜１４の幅よりも広く、Ｙ方向に配列された２列のシリコンピラー３１の直上域にわたって配置されており、これらの２列のシリコンピラー３１がシリコンピラー３４を介して接続されている。また、ソース線ＳＬは、４列のＸ方向に配列されたシリコンピラー３１の列ごとに１本の割合で設けられている。これにより、接続部材３２に接続された一対のシリコンピラー３１のうち、一方がソース線ＳＬに接続され、他方がビット線ＢＬに接続されている。
装置１０１においても、第１の実施形態に係る装置１とほぼ同様な駆動方法によって駆動することができる。このとき、第１の実施形態におけるビット線ｂＢＬの役割を、本比較例においてはソース線ＳＬが果たす。また、本比較例においても、貫通ホールの下部においてシリコン同士のコンタクトをとる必要がないため、フッ酸処理等の前処理が不要であり、電荷蓄積層の信頼性が高い。
しかしながら、本比較例においては、ソース線ＳＬを形成しているため、第１の実施形態と比較して、工程数が増加し、製造コストが上昇してしまう。また、ある選択ゲート電極１７をオン電位として、複数のビット線から同時にデータを読み出す場合、１本のソース線には複数本のメモリストリングを介して複数本のビット線が並列に接続される。このため、ソース線には大きな電流が流れることになり、また、メモリストリングの導通状態によってソース線の電位が変動しやすくなる。この電位の変動を抑制するためには、ソース線の抵抗をビット線の抵抗よりも低くする必要があるが、そのためには、例えばソース線を厚く形成する必要がある。
これに対して、第１の実施形態によれば、ソース線を形成する必要がないため、第１の比較例よりも工程数が減らし、製造コストを低減することができる。また、第１の実施形態においては、第１の比較例におけるソース線ＳＬが果たしている機能をビット線ｂＢＬが果たしているが、ビット線ｂＢＬはビット線ＢＬと対になっている。このため、多数のメモリセルを同時に読み出す場合においても、１本のビット線ｂＢＬには１本のビット線ＢＬのみが接続される。これにより、ビット線ｂＢＬの配線抵抗をビット線ＢＬの配線抵抗と同等にすることができ、また、他のメモリストリングの導通状態によってビット線ｂＢＬの電位が変動することがない。このため、信頼性が高い読出動作を実現することができる。
次に、第２の比較例について説明する。
図９は、第２の比較例に係る不揮発性半導体記憶装置を例示する平面図である。
図９に示すように、本比較例に係る不揮発性半導体記憶装置１０２においては、第１の実施形態に係る装置１とは異なり、１本のビット線ＢＬに共通接続された複数の接続部材３２は、１本のビット線ｂＢＬのみに共通接続されているわけではなく、この１本のビット線ＢＬの両隣に配置された２本のビット線ｂＢＬのいずれかに接続されている。一方、装置１０２の複数本の選択ゲート電極１７は、隣り合う２本の選択ゲート電極１７毎にグループ分けされており、同一グループに属する選択ゲート電極１７は、複数本のメモリストリングを共有しているが、異なるグループに属する選択ゲート電極１７が、メモリストリングを共有することはない。
装置１０２において、読出動作の際に隣り合う２本の選択ゲート電極１７の電位をオン電位とした場合を考える。この２本の選択ゲート電極１７が共通のメモリストリング３８を共有している場合は、この共有されているメモリストリング３８の両端の選択トランジスタ３６が全てオン状態となる。このため、この両端が導通された複数本のメモリストリング３８及びビット線によって、Ｘ方向に延びるスパイラル状の導電経路が形成されてしまい、特定のメモリストリング３８のみを読出対象とすることができなくなる。一方、２本の選択ゲート電極１７が共通のメモリストリング３８を共有していない場合は、両端の選択トランジスタ３６がいずれもオン状態となるメモリストリング３８が発生しないため、やはり読出動作を実行することはできない。このように、第２の比較例に係る装置１０２は、第１の実施形態と同様な駆動方法では、データの読出が不能である。
次に、本発明の第２の実施形態について説明する。
図１０は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
図１０に示すように、本実施形態に係る不揮発性半導体記憶装置２は、前述の第１の実施形態に係る装置１と比較して、コントロールゲートである電極膜１４及び選択ゲート電極１７がＸ方向に延びている点は同じであるが、ビット線はＹ方向ではなく斜め方向、すなわち、ＸＹ平面に平行な方向であってＸ方向及びＹ方向の双方に対して傾斜した方向に延びており、接続部材３２は斜め方向ではなくＹ方向に延びている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
本実施形態によっても、前述の第１の実施形態と同様な効果を得ることができる。このように、前述の第１の実施形態においては、ビット線ＢＬが、選択ゲート電極１７が延びる方向（Ｘ方向）に対して直交した方向（Ｙ方向）に延びる例を示したが、ビット線ＢＬが延びる方向と選択ゲート電極１７が延びる方向とは必ずしも直交していなくてもよく、交差していればよい。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施形態においては、ビット線及び選択ゲート電極をライン状に形成する例を示したが、本発明はこれに限定されない。
本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。 第１の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。 図２に示すＡ−Ａ’線による断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の１本のメモリストリングを例示する回路図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 第１の比較例に係る不揮発性半導体記憶装置を例示する斜視図である。 第１の比較例に係る不揮発性半導体記憶装置を例示する平面図である。 第２の比較例に係る不揮発性半導体記憶装置を例示する平面図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
符号の説明
１、２、１０１、１０２ 不揮発性半導体記憶装置、１１ シリコン基板、１２ バックゲート、１３、１５、１６、１８ 絶縁膜、１４ 電極膜、１７、ＳＧ、ｂＳＧ 選択ゲート電極、１９ 積層体、２１ 貫通ホール、２２ 連通孔、２３ Ｕ字孔、２４ ＯＮＯ膜、２５ ブロック絶縁層、２６ 電荷蓄積層、２７ トンネル層、２８ ゲート絶縁膜、３１ シリコンピラー、３２ 接続部材、３３ Ｕ字シリコン部材、３４ シリコンピラー、３５ メモリセル、３６ 選択トランジスタ、３７ バックゲートトランジスタ、３８、３８ａ、３８ｂ、３８ｃ メモリストリング、４１ 開口部、４２、４３ 犠牲材、ＢＬ、ｂＢＬ ビット線、ＳＬ ソース線

Claims (4)

  1. それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、
    前記積層体上に設けられた複数の選択ゲート電極と、
    前記選択ゲート電極上に設けられた複数本のビット線と、
    前記積層体及び前記選択ゲート電極を貫き、上端部が前記ビット線に接続された複数本の半導体ピラーと、
    半導体材料からなり、１本の前記半導体ピラーの下端部と他の１本の前記半導体ピラーの下端部とを接続する接続部材と、
    前記接続部材の導通状態を制御するバックゲートと、
    前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、
    を備え、
    各層の前記電極膜は、前記選択ゲート電極毎に分断されており、
    前記接続部材を介して相互に接続された一対の前記半導体ピラーは、相互に異なる前記電極膜及び相互に異なる前記選択ゲート電極を貫いており、
    １本の前記ビット線に共通接続された複数の前記接続部材は、他の１本の前記ビット線に共通接続されていることを特徴とする不揮発性半導体記憶装置。
  2. 前記選択ゲート電極は、前記絶縁膜及び前記電極膜の積層方向に対して直交する第１方向に延びており、
    前記ビット線は、前記積層方向に対して直交する方向であって、前記第１方向に対して交差する第２方向に延びており、
    前記接続部材は、前記積層方向に対して直交し前記第１方向及び前記第２方向の双方に対して傾斜する方向に延びており、隣り合う前記ビット線の間に接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 相互に接続された一対の前記半導体ピラー及び前記接続部材は、同じ材料により一体的に形成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 前記バックゲートは、書込動作時には前記接続部材を非導通状態とし、読出動作時には前記接続部材を導通状態とすることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
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JP5288936B2 (ja) 2008-08-12 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
JP5388537B2 (ja) * 2008-10-20 2014-01-15 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5364342B2 (ja) 2008-11-10 2013-12-11 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5317664B2 (ja) 2008-12-17 2013-10-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5383241B2 (ja) * 2009-02-16 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5044624B2 (ja) 2009-09-25 2012-10-10 株式会社東芝 不揮発性半導体記憶装置
KR101652878B1 (ko) * 2010-02-22 2016-09-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101663566B1 (ko) * 2010-03-03 2016-10-07 삼성전자주식회사 3차원 반도체 기억 소자 및 그 형성 방법
JP5121869B2 (ja) * 2010-03-23 2013-01-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5072995B2 (ja) 2010-03-24 2012-11-14 株式会社東芝 不揮発性半導体記憶装置
KR101884296B1 (ko) 2010-05-14 2018-08-01 고쿠리츠다이가쿠호진 도호쿠다이가쿠 반도체 집적 회로와 그 제조 방법
US9000509B2 (en) 2010-05-31 2015-04-07 Hynix Semiconductor Inc. Three dimensional pipe gate nonvolatile memory device
KR101083637B1 (ko) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법
JP5330421B2 (ja) * 2011-02-01 2013-10-30 株式会社東芝 不揮発性半導体記憶装置
CN102637692B (zh) * 2011-02-10 2014-08-20 旺宏电子股份有限公司 快闪存储器结构及其制造与操作方法
KR101206506B1 (ko) * 2011-03-04 2012-11-29 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101907446B1 (ko) * 2011-04-27 2018-10-12 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR20120130939A (ko) * 2011-05-24 2012-12-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP5613105B2 (ja) * 2011-05-27 2014-10-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8951859B2 (en) 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US8956968B2 (en) 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
US8643142B2 (en) 2011-11-21 2014-02-04 Sandisk Technologies Inc. Passive devices for 3D non-volatile memory
US8946808B2 (en) * 2012-02-09 2015-02-03 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20140077285A1 (en) * 2012-09-19 2014-03-20 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method for manufacturing non-volatile semiconductor memory device
US8988937B2 (en) 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
JP6071524B2 (ja) * 2012-12-19 2017-02-01 株式会社東芝 不揮発性半導体記憶装置
JP2014187246A (ja) 2013-03-25 2014-10-02 Toshiba Corp 半導体装置及びその製造方法
US8982626B2 (en) 2013-06-05 2015-03-17 Sandisk Technologies Inc. Program and read operations for 3D non-volatile memory based on memory hole diameter
JP2014241180A (ja) * 2013-06-11 2014-12-25 株式会社東芝 不揮発性半導体記憶装置及びその動作方法
JP2015060602A (ja) * 2013-09-17 2015-03-30 株式会社東芝 不揮発性半導体記憶装置
CN104659203B (zh) * 2013-11-21 2018-01-05 华邦电子股份有限公司 电阻式存储元件及其操作方法
JP6230512B2 (ja) * 2014-09-10 2017-11-15 東芝メモリ株式会社 半導体メモリ
US9431419B2 (en) 2014-09-12 2016-08-30 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
CN105514109B (zh) * 2014-10-14 2018-07-31 中国科学院微电子研究所 Nand存储串及其制造方法、3d nand存储器
JP6595357B2 (ja) * 2016-02-01 2019-10-23 東芝メモリ株式会社 メモリデバイス
JP2019153626A (ja) * 2018-03-01 2019-09-12 東芝メモリ株式会社 半導体記憶装置
CN109830432B (zh) * 2019-01-02 2020-11-24 华中科技大学 一种非易失性3d nand存储器的侧墙栅电极及其制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0147584B1 (ko) * 1994-03-17 1998-08-01 윤종용 매몰 비트라인 셀의 제조방법
KR100209212B1 (ko) * 1996-10-22 1999-07-15 김영환 반도체메모리장치및그제조방법
KR100399436B1 (ko) * 2001-03-28 2003-09-29 주식회사 하이닉스반도체 마그네틱 램 및 그 형성방법
US6670642B2 (en) * 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
US7050330B2 (en) * 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
JP2007320215A (ja) 2006-06-02 2007-12-13 Sumitomo Light Metal Ind Ltd プレコートアルミニウム合金板
CN100561740C (zh) * 2006-06-12 2009-11-18 中芯国际集成电路制造(上海)有限公司 半导体存储器件及其制造方法
US7851848B2 (en) * 2006-11-01 2010-12-14 Macronix International Co., Ltd. Cylindrical channel charge trapping devices with effectively high coupling ratios
JP5221024B2 (ja) * 2006-11-06 2013-06-26 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置
JP4455615B2 (ja) 2007-06-20 2010-04-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP5430890B2 (ja) * 2008-07-25 2014-03-05 株式会社東芝 半導体記憶装置
JP5364342B2 (ja) 2008-11-10 2013-12-11 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5317664B2 (ja) 2008-12-17 2013-10-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5044624B2 (ja) 2009-09-25 2012-10-10 株式会社東芝 不揮発性半導体記憶装置
JP5072995B2 (ja) 2010-03-24 2012-11-14 株式会社東芝 不揮発性半導体記憶装置

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