JP5288936B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層の導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、メモリゲート絶縁層が設けられている。これら導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングスと呼ばれる。
上記特許文献のようなピラー状の柱状半導体を有する３次元メモリの場合、例えばビット線は積層構造の上面に形成することができるが、ソース線は、積層構造の下面に形成する必要があり、そのコンタクトも積層構造の下面までトレンチを掘り込んで形成することが必要となる。ソース線は通常、低抵抗化のため不純物を高濃度にドープされる。このようなソース線と良好なコンタクト抵抗を保ちつつ、ソース線からの不純物の熱拡散を抑制するには、熱工程に応じた微妙な界面制御が必要となる。
このような観点から、メモリストリングスをＵ字型に形成し、ビット線、ソース線とも積層構造の表面に形成することを可能にした３次元型不揮発性半導体記憶装置も、例えば特許文献４により開示されている。
しかし、この特許文献４では、ワード線をメモリストリングス毎に分断して形成する必要があり、ワード線の配線抵抗がを低抵抗化することができないという問題があった。
特開２００７−２６６１４３号公報 米国特許第５５９９７２４号公報 米国特許第５７０７８８５号公報 特開２００７−３１７８７４号公報
本発明は、高い信頼性を有し且つ安価な不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルと選択トランジスタとが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延びる少なくとも３本の柱状部、及び前記少なくとも３本の柱状部の下端を連結させるように第１方向を長手方向として形成された連結部を有する半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記基板上に２次元的に配列された複数の前記メモリストリングスの前記柱状部の側面に、前記電荷蓄積層を介して共通に接続される板状電極を含み、前記板状電極を複数層に亘って積層して形成され前記メモリセルの制御電極として機能する複数の第１導電層と、前記第１方向に並ぶ前記複数の柱状部の周りにゲート絶縁膜を介して前記第１方向を長手方向として形成され前記選択トランジスタの制御電極として機能する第２導電層と、前記複数の柱状部のそれぞれに接続され前記第１方向と直交する第２方向を長手方向として形成されるビット線とを備え、１つの前記メモリストリングスを構成する前記少なくとも３本の柱状部のうち、少なくとも１つの柱状部に沿って形成される前記メモリセルは、常に消去状態に維持されることを特徴とする。
本発明は、高い信頼性を有し且つ安価な不揮発性半導体記憶装置を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一の実施の形態について説明する。
［第１の実施の形態］
（第１の実施の形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、選択ゲート線駆動回路１５、センスアンプ１６、及びバックゲートトランジスタ駆動回路１８を有する。
メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。メモリトランジスタは、後述するように直列接続されてメモリストリングスを構成する。また、メモリストリングスの両端には選択トランジスタが接続される。ワード線駆動回路１３は、ワード線ＷＬに印加する電圧を制御する。選択ゲート線駆動回路１５は、選択ゲート線ＳＧに印加する電圧を制御する。
センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。バックゲートトランジスタ駆動回路１８は、後述するバックゲート線ＢＧに印加する電圧を制御する。なお、上記の他、第１の実施の形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬに印加する電圧を制御するビット線駆動回路を有する。（図示略）。
図２は、第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。第１の実施の形態においては、メモリトランジスタ領域１２は、複数個のメモリトランジスタＭＣ、及び選択トランジスタＳＧを接続してなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）のマトリクス状に基板Ｂａ上に配列されている。図２においては、ｍ＝３、ｎ＝２の一例を示している。
第１の実施の形態に係る不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２には、複数のメモリストリングスＭＳが設けられている。詳しくは後述するが、メモリストリングスＭＳは、電気的に書き換え可能な複数のメモリトランジスタＭＣが直並列に（Ｗ字を形成するように）接続された構成を有する。図１及び図２に示すように、メモリストリングスＭＳを構成するメモリトランジスタＭＣは、半導体層を複数積層することによって基板Ｂａ上に３次元的に形成・配列されている。
各メモリストリングスＭＳは、Ｗ字型半導体層ＳＣｍｎ、ワード線ＷＬ１〜ＷＬ４、選択ゲート線ＳＧを有する。また、メモリストリングスＭＳは、バックゲート線ＢＧを有する。
Ｗ字型半導体層ＳＣｍｎは、ロウ方向からみてＷ字状（横倒しされたＥ字状、または櫛形状）に形成されている。Ｗ字状半導体層ＳＣｍｎは、半導体基板Ｂａに対して略垂直方向に延びる複数本（この例では３本）の柱状部ＣＬｍｎ、及び複数の柱状部ＣＬｍｎの下端を連結させるように形成された連結部ＪＰｍｎを有する。連結部ＪＰｍｎは、図２に示すカラム方向を長手方向として形成される。１つのメモリストリングスＭＳを構成する３本の柱状部ＣＬｍｎも、カラム方向に沿って並ぶように形成されている。
複数の柱状部ＣＬｍｎの周囲には、図２では図示を省略するが、後述するようにメモリセルの一部を構成する電荷蓄積層がトンネル絶縁膜を介して形成され、さらに電荷蓄積層の周囲にはブロック絶縁膜が形成される。また、この複数の柱状部ＣＬｍｎの周囲には、このトンネル絶縁膜、電荷蓄積層及びブロック絶縁膜を介してワード線ＷＬ１〜ＷＬ４が形成されている。
ワード線ＷＬ１〜４は、図２では図示を省略する層間絶縁膜を介して、基板Ｂａ上に導電層膜を複数層積み上げることで形成されている。ワード線ＷＬ１〜４は、基板Ｂａ上に格子上にｍ×ｎ個２次元配置される複数のメモリストリングスＭＳに共通に接続される板状電極として形成されている。１列に並ぶメモリストリングス毎にストライプ状（短冊状）に、細長く形成されているのではなく、マトリクス状に配列されたメモリストリングスに共通に接続される板状形状を有していることにより、ワード線ＷＬ１〜４の配線抵抗は、ストライプ状に細く形成される場合に比べ小さくすることができる。
選択ゲート線ＳＧは、複数の柱状部ＣＬｍｎの先端側において、カラム方向に並ぶ複数の柱状部ＣＬｍｎに共通に、カラム方向を長手方向としたストライプ形状を有するように接続されている。すなわち、ロウ方向に並ぶ複数のメモリストリングスＭＳは、それぞれ異なる選択ゲート線ＳＧ１、ＳＧ２、ＳＧ３に接続されている。
バックゲート線ＢＧは、図示しないゲート絶縁膜を介して連結部ＪＰｍｎと接している。連結部ＪＰｍｎには、このバックゲート線ＢＧをゲート電極としたバックゲートトランジスタＢＴが２個形成される。
また、ロウ方向に並ぶ柱状部ＣＬｍｎに沿って、ロウ方向を長手方向としてビット線ＢＬが形成されている。１つのメモリストリングスＭＳを構成する３つの柱状部ＣＬｍｎ１〜３には、それぞれ異なるビット線ＢＬ０〜２が接続されている。
図３に、１つのメモリストリングＭＳの等価回路図を示す。このメモリストリングスＭＳは、１つの柱状部ＣＬｍｎあたり４つのメモリセルＭＣを形成され、３つの柱状部ＣＬｍｎ１〜３の合計で４×３＝１２個のメモリセルＭＣを備えている。左側の柱状部ＣＬｍｎ１には、メモリトランジスタＭＣ１〜ＭＣ４が形成される。真ん中の柱状部ＣＬｍｎ２には、メモリトランジスタＭＣ５〜ＭＣ８が形成される。右側の柱状部ＣＬｍｎ３には、メモリトランジスタＭＣ９〜ＭＣ１２が形成される。
メモリトランジスタＭＣ１、ＭＣ５、及びＭＣ９は、最も基板Ｂａ寄りの最下層において、ワード線ＷＬ１に共通接続されている。メモリトランジスタＭＣ２、ＭＣ６、及びＭＣ１０は、下から２番目の層において、ワード線ＷＬ２に共通接続されている。メモリトランジスタＭＣ３、ＭＣ７、及びＭＣ１１は、下から３番目の層において、ワード線ＷＬ３に共通接続されている。メモリトランジスタＭＣ４、ＭＣ８、及びＭＣ１２は、最も上層において、ワード線ＷＬ４に共通接続されている。
また、連結部ＪＰｍｎには、３つの柱状部ＣＬｍｎ１−３の間の位置において２つのバックゲートトランジスタＢＴ１、ＢＴ２が、バックゲート層ＢＧをゲートとして形成されている。
この実施の形態において、３本の柱状部ＣＬｍｎにのうちの少なくとも１本に沿って形成されるメモリトランジスタＭＣは、図示しない書き込み／消去制御回路により、常に消去状態（データ”１”を保持した状態）に保たれている（ここで消去状態とは、メモリトランジスタＭＣの閾値電圧が低く（例えば負の値であり）、メモリトランジスタＭＣの制御ゲートに所定の読み出し電圧（たとえば接地電圧Ｖｓｓ＝０Ｖ）が印加された場合に導通可能な状態を意味する）。すなわち、１つの柱状部ＣＬｍｎ沿って形成される４個１組のメモリトランジスタのうち、少なくとも１組が常に消去状態に維持される。具体的には、メモリトランジスタＭＣ１〜ＭＣ４の組、メモリトランジスタＭＣ５〜８の組、及びモリトランジスタＭＣ９〜１２の組のうち、少なくとも１組（４個のメモリトランジスタ）が消去状態に保たれる。このような処置が行われる理由は、上述のような板状構造のワード線ＷＬを採用した場合においても書き込み、読み出し動作を可能とするためであるが、詳しくは後述する。以下では、一例として、真ん中の柱状部ＣＬｍｎ２に接続されたメモリトランジスタＭＣ５〜８が、常に消去状態に維持されるものとして説明を行う。
また、複数の柱状部ＣＬｍｎの上端には、選択トランジスタＳＴ１〜ＳＴ３がそれぞれ形成されている。選択トランジスタＳＴ１〜ＳＴ３は、１つの選択ゲート線ＳＧに共通接続され、同時に導通する。このようなメモリストリングスＭＳが、ワード線ＷＬ１〜４を共通接続されて、基板Ｂａ上に２次元的にマトリクス配置されている。なお、柱状部ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状部ＣＬｍｎは、段々形状を有する柱状であってもよい。また、ワード線ＷＬ１〜４のカラム方向の端部は、図１に示すように、コンタクトのために階段状に形成されている。
第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の具体的な形状を、図４〜図７を参照して説明する。図４は、メモリトランジスタ領域１２の平面図、図５は図４のＡ−Ａ´断面図、図６はその一部拡大図、図７は図４のＢ−Ｂ´断面図である。
図４に示すように、メモリセルトランジスタ領域１２には、ビット線ＢＬがロウ方向を長手方向として、また配線幅２Ｆ、配線ピッチ３Ｆ（Ｆは最小解像幅を示す）で形成されている。また、選択ゲート線ＣＧが、カラム方向を長手方向として、同様に配線幅２Ｆ、配線ピッチ３Ｆで形成されている。このビット線ＢＬ、選択ゲート線ＣＧの交点において、両者の交差位置の中心付近を貫通するように、前述の柱状部ＣＬｍｎ１〜３が形成されている。
図５に示すように、メモリセトランジスタ領域１２（メモリストリングスＭＳ）は、半導体基板Ｂａから積層方向に、順次、バックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。
バックゲートトランジスタ層２０は、上述したバックゲートトランジスタＢＧとして機能し、その表面にはＷ字型半導体層ＳＣｍｎの連結部ＪＰｍｎが形成される。メモリトランジスタ層３０は、上述したメモリトランジスタＭＣとして機能する。選択トランジスタ層４０は、上述した選択トランジスタＳＧとして機能する。配線層５０は、ビット線ＢＬが形成されている。
バックゲートトランジスタ層２０は、半導体基板Ｂａの上に順次積層されたバックゲート層間絶縁層２１、及びバックゲート線ＢＧとなるバックゲート導電層２２を有する。これらバックゲート層間絶縁層２１、及びバックゲート導電層２２は、メモリトランジスタ領域１２の端部までロウ方向及びカラム方向に広がって形成されている。
バックゲート導電層２２は、連結部ＪＰｍｎの下面及び側面を覆い且つ連結部ＪＰｍｎの上面と同じ高さまで形成されている。
バックゲート層間絶縁層２１は、酸化シリコン（ＳｉＯ２）にて構成されている。バックゲート導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
メモリトランジスタ層３０は、バックゲート導電層２２の上に、交互に積層された第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを有する。後者は前述したワード線ＷＬ１〜４となる導電層であり、前者はワード線ＷＬ１〜４間に堆積される層間絶縁膜である。また、メモリトランジスタ層３０は、第４ワード線間絶縁層３１ｅの上に堆積されたメモリ保護絶縁層３４を有する。
第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。メモリ保護絶縁層３４は、窒化シリコン（ＳｉＮ）にて構成されている。
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄは、図５では図示を省略するが、図１に示すように、カラム方向の端部にてコンタクトと接続するため階段状に加工されている。メモリ保護絶縁層３４は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄのロウ方向及びカラム方向の端部を覆うように形成されている。
この第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように設けられた３本のメモリホール３５ａに前述の柱状部ＣＬｍｎ１〜３が形成され、さらにその下方のバックゲートトランジスタ層２０の表面に形成されたバックゲートホール２４に前述の連結部ＪＰｍｎが形成され、Ｗ字型半導体層ＳＣｍｎが形成されている。
このバックゲートホール２４およびメモリホール３５ａの壁面にはＯＮＯ膜６２が形成されている。ＯＮＯ膜６２は、図６の拡大図に示すように、ワード線側から見て順にブロック絶縁層ＢＩ、電荷蓄積層ＥＣ、トンネル絶縁層ＴＩを堆積させて構成されている。ブロック絶縁層ＢＩは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層ＥＣは、窒化シリコン（ＳｉＮ）にて構成されデータ保持のための電荷を蓄積する。トンネル絶縁層ＴＩは、酸化シリコン（ＳｉＯ２）にて構成されている。つまり、メモリゲート絶縁層６２は、ＯＮＯ層にて構成され、電荷を蓄積する電荷蓄積層として機能する。
バックゲートホール２４およびメモリホール３５ａの内部には、このＯＮＯ膜６２を介して、導電膜６３が形成される。導電膜６３はその内部に中空を有しており、この中空を埋めるように内部絶縁層６４が形成されている。Ｗ字型半導体層ＳＣｍｎは、この導電膜６３と内部絶縁層６４とから形成されている。
選択トランジスタ層４０は、メモリ保護絶縁層３４の上に堆積された選択ゲート線導電層４１、層間絶縁層４４を有する。選択ゲート線導電層４１は、前述した選択ゲート線ＳＧとして機能する。選択ゲート線導電層４１、層間絶縁層４４は、カラム方向を長手方向として延びるように且つロウ方向に所定間隔Ｆを設けて繰り返しライン状に形成されている。選択ゲート線導電層４１は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。層間絶縁層４４は、酸化シリコン（ＳｉＯ２）にて構成されている。
また、選択トランジスタ層４０は、層間絶縁層４４及び選択ゲート線導電層４１を貫通するように形成された選択トランジスタ側ホール４５を有する。この選択トランジスタ側ホール４５は、メモリホール３５ａに整合する位置に形成されている。
上記構成において、選択トランジスタ側ホール４５に面する側壁には、ゲート絶縁層６５が形成されている。このゲート絶縁層６５を介してホール４５を埋めるように導電膜６７が形成されている。ゲート絶縁層６５は、酸化シリコン（ＳｉＯ２）にて構成されていて、導電膜６７はポリシリコンで形成されている。ゲート絶縁層６５は選択トランジスタＳＧのゲート絶縁膜として機能する。導電膜６７は選択トランジスタＳＧのチャネル部として機能し、また、柱状部ＣＬｍｎの一部を構成する。
配線層５０は、選択トランジスタ絶縁層４４上に順次積層された第１配線絶縁層５１、第２配線絶縁層５２、コンタクト層５３、及びビット線導電層５５を有する。第１〜第２配線絶縁層５１〜５２は、酸化シリコン（ＳｉＯ２）にて構成されている。
また、コンタクト層５３は、第１配線絶縁層５１を堀込むように形成されたトレンチに埋め込まれている。また、ビット線導電層５５は、第２配線絶縁層５２を掘り込むように形成されたトレンチに埋め込まれている。ビット線導電層５５は、例えばタンタル（Ｔａ）−窒化タンタル（ＴａＮ）−銅（Ｃｕ）にて構成されている。ビット線導電層５５は、図５及び図７に示すように、ロウ方向を長手方向として、１つの柱状部ＣＬｍｎ毎に１本設けられている。
なお、柱状部ＣＬｍｎは、図７に示すように、ロウ方向においては連結部ＪＰｍｎによって接続されておらず、それぞれ独立したメモリストリングＭＳに属している。
（第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図８〜図１４を参照して、第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を説明する。メモリトランジスタ領域１２と、図示しない周辺回路領域は同時に形成されるが、ここでは説明の簡単のため、本実施の形態の特徴に関連するメモリトランジスタ領域１２の製造工程のみを説明する。
先ず、図８に示すように、半導体基板Ｂａ上に酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を堆積させた後、リソグラフィ法やＲＩＥ（Reactive Ion Etching）法、イオン注入法を用いて、メモリトランジスタ領域１２にて、バックゲート層間絶縁層２１、バックゲート導電層２２を形成する。
次に、図９に示すように、メモリトランジスタ領域１２において、バックゲート導電層２２を堀込み、バックゲートホール２４を形成する。バックゲートホール２４は、ロウ方向に短手方向、カラム方向に長手方向を有し、１つのメモリストリングスＭＳ毎の島状の開口部を有するように形成される。バックゲートホール２４は、ロウ方向及びカラム方向に所定間隔毎に形成する。
次に、バックゲートホール２４内を埋めるように、犠牲膜としての窒化シリコン（ＳｉＮ）を堆積させる。続いて、化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）、又はＲＩＥ法でバックゲート導電層２２の上部の窒化シリコン（ＳｉＮ）を除去し、バックゲートホール２４内に犠牲層９１を形成する。
なお、図９に示すように、バックゲートホール２４は、バックゲート導電層２２を貫通しない深さまで形成しているが、バックゲート導電層２２を貫通するように形成してもよい。
次に、図１０に示すように、バックゲート導電層２２、及び犠牲層９１上に、交互に酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を積層させ、第１〜第５ワード線間絶縁層３１ａ’〜３１ｅ ’、第１〜第４ポリシリコン導電層３２ａ’〜３２ｄ’を形成し、続いて、第１〜第４ワード線間絶縁層３１ａ’〜３１ｅ’、第１〜第４ポリシリコン層３２ａ’〜３２ｄを貫通するようにメモリホール３５ａを形成する。
メモリホール３５ａは、バックゲートホール２４のカラム方向の両端付近、及び中央付近に整合する位置に形成する。すなわち、３本のメモリホール３５ａと、バックゲートホール２５とでＷ字形状が形成されるようにする。
次に、図１１に示すように、犠牲層９１を除去する。例えば、犠牲層９１の除去は、熱燐酸溶液中で行う。続いて、希フッ酸処理により、露出したバックゲート導電層２２の表面、及び露出した第１〜第４ポリシリコン層３２ａ´〜３２ｄ´の表面を清浄化し、自然酸化膜を除去する。
続いて、図１２に示すように、バックゲートホール２４、メモリホール３５ａに面する側壁を覆うように、メモリゲート絶縁層６２を形成する。具体的には、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を順次堆積させ、ＯＮＯ膜としてのメモリゲート絶縁層６２を形成する。
次に、図１３に示すように、メモリホール３５ａ、及びバックゲートホール２４からなるＷ字状の空洞内に、アモルファスシリコン（ａ−Ｓｉ）を堆積させ、アモルファスシリコン層９３を形成する。アモルファスシリコン層９３は、中空９３ａを有するように形成する。換言すると、アモルファスシリコン層９３は、バックゲートホール２４内、およびメモリホール３５ａ内を完全に埋めないように形成する。
続いて、図１４に示すように、中空９３ａに面するアモルファスシリコン層９３の側壁を熱酸化させ、酸化シリコン（ＳｉＯ２）を形成する。また、残存したアモルファスシリコン層９３を結晶化させ、ポリシリコン（ｐ−Ｓｉ）を形成し、Ｗ字状の導電膜６３を形成する。
また、Ｗ字型半導体層６３の中空９３ａに形成された酸化シリコン（ＳｉＯ２）上に、さらにＣＶＤ(Chemical Vapor Deposition)法にて酸化シリコン（ＳｉＯ２）を堆積し、中空９３ａ内を埋めるように内部絶縁層６４を形成する。
さらに、ＣＭＰ処理により、ワード線間絶縁層３１ｅ´上に堆積されたメモリゲート絶縁層６２、導電層６３、及び内部絶縁層６４を除去する。
この後、例えば出願人が先に出願した出願に係る特開２００７−２６６１４３号公報等に開示されているのと同様の方法により、選択トランジスタ層４０、配線層５０、周辺回路領域、コンタクト領域を生成して、図１に示すような不揮発性半導体記憶装置１００が製造される。
（第１の実施の形態に係る不揮発性半導体記憶装置１００の動作）
次に、再び図１〜３を参照して、第１の実施の形態に係る不揮発性半導体記憶装置１００の動作を説明する。メモリトランジスタＭＣにおける「書き込み動作」、、「消去動作」、及び「読み出し動作」について説明する。なお、以下では、図３に示すメモリトランジスタＭＣ２を書き込み、読み出しの対象とする場合を例として説明する。
（書込み動作）
最初に、メモリストリングスＭＳ中の、例えばメモリトランジスタＭＣ２への書き込み動作を、図１５を参照して説明する。まず、初期動作として、全てのビット線ＢＬ０〜２の電圧を接地電位ＶＳＳとし、バックゲート線ＢＧの電圧を接地電位Ｖｓｓとして、バックゲートトランジスタＢＴ１、ＢＴ２を非導通状態に維持しておく。選択ゲートＳＧの電圧も接地電圧Ｖｓｓとされ、選択トランジスタＳＴ１〜３も非導通状態にされている。
続いて、メモリトランジスタＭＣ２が配置されるメモリストリングスＭＳに接続される選択ゲートＳＧに所定の電圧Ｖｇを印加して、選択トランジスタＳＴ１〜ＳＴ３を導通状態にする。なお、読み出し対象とされない非選択のメモリストリングスＭＳに接続される選択ゲートＳＧには電圧Ｖｇは印加されず、非選択のメモリストリングスＭＳのボディ電位（チャネル電位：柱状部ＣＬｍｎの電位）はフローティング状態に維持される。
続いて、書込みを行うメモリトランジスタＭＣ２に接続されるビット線ＢＬ１は接地電位Ｖｓｓのままとする一方、残りのビット線ＢＬ０、ＢＬ２を所定のビット線電圧ＶＢに上げる。これにより、書込みを行わないメモリセルＭＣ５〜１２のボディ電位はビット線ＢＬから切り離され、フローティング状態となり、書き込みが防止される。以上の動作により、書込みを行うメモリトランジスタＭＣ２が配置される柱状部ＣＬｍｎ１のボディ電位のみがＶＳＳに固定される。
この状態から、各ワード線ＷＬ１〜４の電圧を、書き込みが行われずにメモリトランジスタＭＣを導通させる程度の電圧Ｖｐａｓｓ（８Ｖ程度）まで上昇させた後、さらに書込みを行うメモリトランジスタＭＣ２が接続されたワード線ＷＬ２の電圧を書き込み電圧Ｖｐｇｍ（２０Ｖ以上）まで上昇することで、所望のメモリトランジスタＭＣ２にデータ書込みが行われる。
以上のように、書込み動作時は、バックゲートトランジスタＢＴ１、ＢＴ２を非導通状態（ＯＦＦ）として、柱状部ＣＬｍｎ１に沿ったメモリトランジスタＭＣ１〜４と、柱状部ＣＬｍｎ２に沿ったメモリトランジスタＭＣ９〜１２とを互いに分離して、個別に書き込み制御を行うことができる。すなわち、一方に書き込み動作のためのビット線電圧の印加が行われている場合であっても、他方にはその電圧は印加されず、影響を受けない。
なお、以上の例では、柱状部ＣＬｍｎ１に沿ったメモリトランジスタＭＣ２に書き込み動作を行う例を示したが、柱状部ＣＬｍｎ３に沿ったメモリトランジスタに書き込みを行う場合にも、同様な動作で書き込みを行うことができる。この場合には、ビット線ＢＬ２の方を接地電圧Ｖｓｓとし、ビット線ＢＬ１の方を所定の電圧ＶＢにすればよい。
（消去動作）
次に、メモリストリングスＭＳ中のメモリトランジスタの消去動作を説明する。
まず、一旦全てのビット線ＢＬ０〜２、選択ゲート線ＳＧ、ワード線ＷＬ１〜４、バックゲート線ＢＧを接地電圧Ｖｓｓに落とした後、ビット線ＢＬ０−２の電圧を消去電圧Ｖｅｒａｓｅに向けて電位上昇を開始する。これに追随して選択ゲート線ＳＧの電位を接地電圧Ｖｓｓから所定の電圧ＶＧに上げる。これにより、メモリトランジスタＭＣの拡散層端で強電界によるホール（正孔）が発生し、ボディ電位が上昇する。ここで、選択ゲート線ＳＧの電位を接地電圧Ｖｓｓから所定の電圧ＶＧに上げるのは、選択トランジスタＳＴのゲート絶縁層６５が絶縁破壊耐圧に達しないようにするためである。ボディ電位は最終的に消去電圧Ｖｅｒａｓｅ近傍まで上昇する。このボディ電位と、ワード線ＷＬの電圧Ｖｓｓにより生じる電界により、メモリストリングＭＳを含むブロック中のメモリトランジスタ全体のデータが消去される。
なお、１つのメモリストリングＭＳに接続される３本のビット線ＢＬ０−２のうち、一部のみに消去電圧Ｖｅｒａｓｅを印加して消去動作を行い、他のビット線はセンスアンプ回路から切り離してフローティング状態にしておくことにより、消去動作を実施することも可能である。この場合も、バックゲートトランジスタＢＴ１、ＢＴ２は非導通状態のままでよいが、バックゲートトランジスタＢＴ１、２を通じて発生したホールが、メモリストリングスＭＳのチャネル部（ボディ）に注入されることが必要である。
（読み出し動作）
続いて、メモリストリングスＭＳ中の、例えばメモリトランジスタＭＣ２の読み出し動作を、図１６を参照して説明する。
まず、全てのビット線ＢＬ０−２を接地電圧Ｖｓｓとし、バックゲート線ＢＧの電圧を所定の電圧ＶＢＧとしてバックゲートトランジスタＢＴ１、ＢＴ２を導通状態（ＯＮ）にする。
その後、選択ゲート線ＳＧの電圧を接地電圧Ｖｓｓとして選択トランジスタＳＴ１〜３をＯＦＦとした後、読み出し対象であるメモリトランジスタＭＣ２に接続されているビット線ＢＬ１以外のビット線ＢＬ０、ＢＬ２に暫定的に電圧Ｖｄｒｅａｄにする。
続いて、読み出し対象であるメモリトランジスタＭＣ２の制御ゲートに接続されるワード線ＷＬ２の電圧を接地電圧Ｖｓｓとし、その他のワード線ＷＬ１、３、４の電圧は読み出し電圧Ｖｒｅａｄにされる。読み出し電圧Ｖｒｅａｄは、データ書き込み後のメモリトランジスタＭＣの閾値電圧よりも大きい値を有する。これにより、読み出し対象のメモリトランジスタＭＣ２は、データが”１”の場合は導通し、データが”０”であれば非導通となる。一方、読み出し対象でないメモリトランジスタＭＣは、保持データが”０”、”１”のいずれであるかに拘わらず導通状態とされる。
上述したように、柱状部ＣＬｍｎ２に沿ったメモリセルＭＣ５〜８は常に消去状態とされており、従って、ビット線ＢＬ０、ＢＬ２に電圧Ｖｄｒｅａｄが印加され、ビット線ＢＬ１に接地電圧Ｖｓｓが印加され、さらにワード線ＷＬ１〜４に上記の電圧が印加されることにより、少なくともこのメモリトランジスタＭＣ５〜８は常に導通する。これにより、選択トランジスタＳＴ２、メモリトランジスタＭＣ５〜８及びバックゲートトランジスタＢＴ１を介してメモリセルＭＣ１〜ＭＣ４にもデータ読み出しのための電圧が供給され得る（バックゲート線ＢＧを電圧Ｖｄｒｅａｄ近くまで上昇させることができる）。この状態において、ビット線ＢＬ１の電位をセンスアンプで検知することにより、メモリセルＭＣ２のデータを読み出すことができる。
なお、メモリセルＭＣ９〜１２においては、ビット線ＢＬ２に電圧Ｖｄｒｅａｄが印加され、チャネル電位が電圧Ｖｄｒｅａｄ近傍にまで引き上げられるが、ビット線ＢＬ０も略同電位となるために、ビット線ＢＬ０とＢＬ２との間で貫通電流が流れることはなく、読み出し動作に与える影響は最小限に抑えられる。
（第１の実施の形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１の実施の形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１の実施の形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置１００は、上記製造工程にて説明したように、メモリトランジスタＭＣとなる各層、選択トランジスタ層ＳＴとなる各層を、ワード線ＷＬの積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。
また、第１の実施の形態に係る不揮発性半導体記憶装置１００は、Ｗ字型半導体層ＳＣｍｎの連結部ＪＰｍｎに接するバックゲート線ＢＧを有する。そして、このバックゲート線ＢＧは、連結部ＪＰｍｎにチャネルを形成するバックゲートトランジスタＢＧとして機能する。したがって、ノン・ドープに近い状態のＷ字型半導体層ＳＣｍｎにて、良好な導通特性を有するメモリストリングスＭＳを構成することができる。
また、本実施の形態では、Ｗ字状に形成されたメモリストリングスＭＳを採用しているため、メモリトランジスタ層３０の下層部においてコンタクトを形成することが不要となる。このため、製造工程の簡略化を図ることができるとともに、メモリトランジスタ層の設計の自由度が増し、より信頼性の高い不揮発性半導体記憶装置を実現することができる。また、この実施の形態では、ソース線配線が不要であるので、その分配線層の数が少なく、製造コストを低減することができる。ソース線があると、複数のビット線のビット線から同時に多数のセルを読み出す場合において、ソース線配線は同時読み出しセル数分の電流を流せる必要があり、ビット線より特に低抵抗配線が必要である。この点、本実施の形態では、１つのメモリストリングスＭＳに接続される３本のビット線ＢＬ０〜２のうちの１本をソース線のように用いることとしているので、各ビット線ＢＬ０〜２の抵抗は同じでよく、同一配線層に形成することができる。この意味においても、製造コストの低減、信頼性の向上が図られている。
［第２の実施の形態］
図１７は、本発明の第２のの実施の形態に係る不揮発性半導体記憶装置１００の、メモリトランジスタ領域１２の概略図を示す。図１８はその平面図である。なお、第１の実施の形態と同一の構成要素に関しては同一の符号を付し、その説明は省略する。
この実施の形態は、選択ゲート線ＳＧ１−８を有しているが、このうち奇数番目の選択ゲート線ＳＧ１、ＳＧ３、ＳＧ５、ＳＧ７は下層に形成され、偶数番目の選択ゲート線ＳＧ２、ＳＧ４、ＳＧ６、ＳＧ８は、この奇数番目の選択ゲート線の間の位置であって、奇数番目の選択ゲート線よりも上層の位置に形成されている。
上記のような２層交互型選択ゲート線構造を取ることで、１本の柱状部ＣＬｍｎあたりの面積を４Ｆ２とすることが可能となる。
なお、１つのメモリストリングスＭＳに含まれる柱状部ＣＬｍｎの数は３本に限られず、複数であればよい。このとき、１つのメモリストリングスＭＳ中に含まれる柱状部ＣＬｍｎの数と、メモリトランジスタが形成される柱状部の実効面積との関係は、次のようになる。
柱状部ＣＬｍｎが２本→８Ｆ２
柱状部ＣＬｍｎが３本→６Ｆ２
柱状部ＣＬｍｎが４本→５Ｆ２
柱状部ＣＬｍｎが９本→４．５Ｆ２
すなわち、１つのメモリストリングスＭＳ中に含まれる柱状部ＣＬｍｎの数を増すほど、柱状部ＣＬｍｎの実効面積を低減でき、メモリの高密度化に寄与することができる。
［その他］
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、追加、削除、置換等が可能である。たとえば、上記の実施の形態では、１つのメモリストリングスを形成する３つの柱状部ＣＬｍｎを、いずれもポリシリコンを材料として形成すると説明したが、例えば、データが常に消去状態に維持されるメモリトランジスタＭＣ５〜８に沿った柱状部ＣＬｍｎ２については、ポリシリコンの代わりに、例えば表面がコバルト等の金属と反応させてシリサイド化されたシリコン層又は金属膜（アルミニウム等）などの金属元素を含む化合物を用いることも可能である。あるいは、柱状部ＣＬｍｎ２のみ、高濃度の不純物（リン等）を注入して低抵抗化してもよい。この対策により、電圧降下が小さくなり、より安定した読み出し動作を保証できる．
また、上記の実施の形態では、１つのメモリストリングスＭＳ中の少なくとも１列のメモリトランジスタＭＣは、常に消去状態に維持されるのが好ましいと説明したが、これに限らず、このような常に消去状態に維持されるメモリトランジスタＭＣを設けないこととしてもよい。この場合、選択ワード線ＷＬの電位を接地電位Ｖｓｓよりも高く設定する必要があり、読み出し電流量が最悪の場合第１の実施の形態の場合の半分程度に減少する可能性があるが、十分な感度のセンスアンプとノイズ対策が施されれば読み出し可能である。この場合、より有効なセルアレイ利用が可能となり、１つのメモリストリングスＭＳに含まれる柱状部の数に関わらず、４Ｆ２の柱状部の面積を実現でき、半導体メモリ装置の高密度化に寄与するものである。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００の概略図を示す。 第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。 １つのメモリストリングＭＳの等価回路図を示す。 メモリトランジスタ領域１２の平面図である。 図４のＡ−Ａ´断面図である。 図５の一部拡大断面図である。 図４のＢ−Ｂ´断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を説明する工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を説明する工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を説明する工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を説明する工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を説明する工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を説明する工程図である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を説明する工程図である。 第１の実施の形態にに係る不揮発性半導体記憶装置１００の書き込み動作を説明する等価回路図である。 第１の実施の形態にに係る不揮発性半導体記憶装置１００の読み出し動作を説明する等価回路図である。 本発明の第２のの実施の形態に係る不揮発性半導体記憶装置１００の、メモリトランジスタ領域１２の概略図を示す。 本発明の第２のの実施の形態に係る不揮発性半導体記憶装置１００の、メモリトランジスタ領域１２の平面図を示す。
符号の説明
１００…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１５…選択ゲート線駆動回路、１６…センスアンプ、１８…バックゲートトランジスタ駆動回路、２０…バックゲートトランジスタ層、３０…メモリトランジスタ層、４０…選択トランジスタ層、Ｂａ…半導体基板、ＣＬｍｎ…Ｗ字型半導体層、ＭＣ…メモリトランジスタ、ＳＧ…選択トランジスタ、ＢＧ…バックゲートトランジスタ。

Claims (3)

  1. 電気的に書き換え可能な複数のメモリセルと選択トランジスタとが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
    前記メモリストリングスは、
    基板に対して垂直方向に延びる少なくとも３本の柱状部、及び前記少なくとも３本の柱状部の下端を連結させるように第１方向を長手方向として形成された連結部を有する半導体層と、
    前記柱状部の側面を取り囲むように形成された電荷蓄積層と、
    前記基板上に２次元的に配列された複数の前記メモリストリングスの前記柱状部の側面に、前記電荷蓄積層を介して共通に接続される板状電極を含み、前記板状電極を複数層に亘って積層して形成され前記メモリセルの制御電極として機能する複数の第１導電層と、
    前記第１方向に並ぶ前記複数の柱状部の周りにゲート絶縁膜を介して前記第１方向を長手方向として形成され前記選択トランジスタの制御電極として機能する第２導電層と、
    前記複数の柱状部のそれぞれに接続され前記第１方向と直交する第２方向を長手方向として形成されるビット線と
    を備え、
    １つの前記メモリストリングスを構成する前記少なくとも３本の柱状部のうち、少なくとも１つの柱状部に沿って形成される前記メモリセルは、常に消去状態に維持される
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記連結部に絶縁膜を介して接するように形成され前記連結部に形成されるバックゲートトランジスタの制御電極として機能するバックゲート層を更に備えたことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. １つの前記メモリストリングスを構成する前記複数の柱状部の少なくとも１つは金属元素を含む化合物であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
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