JP3963678B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、より詳細には、電荷蓄積層と制御ゲートを有するメモリトランジスタを備える半導体記憶装置の製造方法に関する。
【0002】
【従来技術】
EEPROMのメモリセルとして、ゲート部に電荷蓄積層と制御ゲートを有し、トンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うMOSトランジスタ構造のデバイスが知られている。このメモリセルでは、電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“0”、“1”として記憶する。例えば、電荷蓄積層として浮遊ゲートを用いたnチャネルのメモリセルの場合、浮遊ゲートに電子を注入するには、ソース、ドレイン拡散層と基板を接地して制御ゲートに正の高電圧を印加する。このとき基板側からトンネル電流によって浮遊ゲートに電子が注入される。この電子注入により、メモリセルのしきい値電圧は正方向に移動する。浮遊ゲートの電子を放出させるには、制御ゲートを接地してソース、ドレイン拡散層または基板のいずれかに正の高電圧を印加する。このとき浮遊ゲートからトンネル電流によって基板側の電子が放出される。この電子放出により、メモリセルのしきい値電圧は負方向に移動する。
【0003】
以上の動作において、電子注入と放出、すなわち書き込みと消去を効率よく行うためには、浮遊ゲートと制御ゲート及び浮遊ゲートと基板との間の容量結合の関係が重要である。すなわち浮遊ゲートと制御ゲート間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み、消去が容易になる。
しかし、近年の半導体技術の進歩、とくに微細加工技術の進歩により、EEPROMのメモリセルの小型化と大容量化が急速に進んでいる。したがってメモリセル面積が小さくて、しかも、浮遊ゲートと制御ゲート間の容量をいかに大きく確保するかが重要な問題となっている。
【0004】
浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか、または浮遊ゲートと制御ゲートの対向面積を大きくすることが必要である。
しかし、ゲート絶縁膜を薄くすることは、信頼性上限界がある。ゲート絶縁膜の誘電率を大きくすることは、例えば、シリコン酸化膜に代えてシリコン窒素膜等を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。
したがって、十分な容量を確保するためには、浮遊ゲートと制御ゲートのオーバラップ面積を一定値以上確保することが必要となる。これは、メモリセルの面積を小さくしてEEPROMの大容量化を図る上で障害となる。
【0005】
これに対し、特許第2877462号公報に記載されるEEPROMは、半導体基板に格子縞状の溝により分離されてマトリクス配列された複数の柱状半導体層の側壁を利用してメモリ・トランジスタが構成される。すなわちメモリ・トランジスタは、各柱状半導体層の上面に形成されたドレイン拡散層、溝底部に形成された共通ソース拡散層及び各柱状半導体層の側壁部の周囲全体を取り囲む電荷蓄積層と制御ゲートをもって構成され、制御ゲートが一方向の複数の柱状半導体層について連続的に配設されて制御ゲート線となる。また、制御ゲート線と交差する方向の複数のメモリ・トランジスタのドレイン拡散層に接続されたビット線が設けられる。上述したメモリ・トランジスタの電荷蓄積層と制御ゲートが柱状半導体層の下部に形成される。また、1トランジスタ/1セル構成では、メモリ・トランジスタが過消去の状態、すなわち、読出し電位が0Vであってしきい値が負の状態になると、非選択でもセル電流が流れることになり、不都合である。これを確実に防止するために、メモリ・トランジスタに重ねて、柱状半導体層の上部にその周囲の少くとも一部を取り囲むようにゲート電極が形成された選択ゲート・トランジスタが設けられている。
これにより、従来例であるEEPROMのメモリセルは、柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有するから、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することができる。また各メモリセルのビット線に繋がるドレイン拡散層は、それぞれ柱状半導体層の上面に形成され、溝によって電気的に完全に分離されている。さらに素子分離領域が小さくでき、メモリセルサイズが小さくなる。したがって、優れた書き込み、消去効率をもつメモリセルを集積した大容量化EEPROMを得ることができる。
【0006】
図202では、柱状シリコン層2が円柱状である場合、すなわち上面が円形である場合を示している。この柱状シリコン層の外形は円柱状でなくてもよい。以下、従来例を図面を参照して説明する。
図202は、従来のEEPROMの平面図であり、図203は図202のA−A’、B−B’断面図である。なお、図202では、選択ゲート・トランジスタのゲート電極が連続して形成される選択ゲート線は、複雑になるので示していない。
従来例では、p型シリコン基板1の上に格子縞状の溝3により分離された複数の柱状p型シリコン層2がマトリクス配列され、これら各柱状シリコン層2がそれぞれメモリセル領域となっている。各シリコン層2の上面にドレイン拡散層10が形成され、溝3の底部に共通ソース拡散層9が形成され、溝3の底部に所定厚みの酸化膜4が埋込み形成されている。また、柱状シリコン層2の周囲を取り囲むように、柱状シリコン層2の下部に、トンネル酸化膜5を介して浮遊ゲート6が形成され、さらにその外側に層間絶縁膜7を介して制御ゲート8が形成されて、メモリ・トランジスタが構成される。ここで、制御ゲート8は、図202及び図203(b)に示すように、一方向の複数のメモリセルについて連続的に配設されて、制御ゲート線すなわちワード線WL(WL1,WL2,…)となっている。そして柱状シリコン層2の上部には、メモリ・トランジスタと同様にその周囲を取り囲むように、ゲート酸化膜31を介してゲート電極32が配設されて選択ゲート・トランジスタが構成されている。このトランジスタのゲート電極32は、メモリセルの制御ゲート8と同様に、制御ゲート線と同じ方向には連続して配設されて選択ゲート線となる。
【0007】
このように、メモリ・トランジスタ及び選択ゲート・トランジスタが、溝の内部に重ねられた状態で埋込み形成される。制御ゲート線は、その一端部をシリコン層表面にコンタクト部14として残し、選択ゲート線も制御ゲートと逆の端部のシリコン層にコンタクト部15を残して、これらにそれぞれワード線WL及び制御ゲート線CGとなるAl配線13、16をコンタクトさせている。
溝3の底部には、メモリセルの共通ソース拡散層9が形成され、各柱状シリコン層2の上面には各メモリセル毎のドレイン拡散層10が形成されている。このように形成されたメモリセルの基板上はCVD酸化膜11により覆われ、これにコンタクト孔が開けられて、ワード線WLと交差する方向のメモリセルのドレイン拡散層10を共通接続するビット線BL(BL1,BL2,…)となるAl配線12が配設されている。制御ゲート線のパターニングの際に、セルアレイの端部の柱状シリコン層位置にPEPによるマスクを形成しておいてその表面に制御ゲート線と連続する多結晶シリコン膜からなるコンタクト部14を残し、ここにビット線BLと同時に形成されるAl膜によってワード線となるAl配線13をコンタクトさせている。
【0008】
このような図203(a)に対応する構造を得るための具体的な製造工程例を図204(a)〜図207(g)を参照して説明する。
高不純物濃度のp型シリコン基板1に低不純物濃度のp-型シリコン層2をエピタキシャル成長させたウェハを用い、その表面にマスク層21を堆積し、公知のPEP工程によりフォトレジスト・パターン22を形成して、これを用いてマスク層21をエッチングする(図203(a))。
そして、マスク層21を用いて、反応性イオンエッチング法によりシリコン層2をエッチングして、基板1に達する深さの格子縞状の溝3を形成する。これにより、シリコン層2は、柱状をなして複数の島に分離される。その後CVD法によりシリコン酸化膜23を堆積し、これを異方性エッチングにより各柱状シリコン層2の側壁に残す。そしてn型不純物をイオン注入によって、各柱状シリコン層2の上面にそれぞれドレイン拡散層10を形成し、溝底部には共通ソース拡散層9を形成する(図204(b))。
その後、等方性エッチングにより各柱状シリコン層2の周囲の酸化膜23をエッチング除去した後、必要に応じて斜めイオン注入を利用して各シリコン層2の側壁にチャネルイオン注入を行う。チャネルイオン注入に代えて、CVD法によりボロンを含む酸化膜を堆積し、その酸化膜からのボロン拡散を利用してもよい。そしてCVDシリコン酸化膜4を堆積し、これを等方性エッチングによりエッチングして、溝3の底部に所定厚みの酸化膜を埋め込む。
【0009】
次いで、熱酸化によって各シリコン層2の周囲に、例えば10nm程度のトンネル酸化膜5を形成した後、第1層多結晶シリコン膜を堆積する。この第1層多結晶シリコン膜を異方性エッチングによりエッチングして、柱状シリコン層2の下部側壁に残して、シリコン層2を取り囲む形の浮遊ゲート6を形成する(図205(c))。
続いて、各柱状シリコン層2の周囲に形成された浮遊ゲート6の表面に層間絶縁膜7を形成する。この層間絶縁膜7は、例えば、ONO膜とする。具体的には浮遊ゲート6の表面を所定厚み酸化した後、プラズマCVD法によりシリコン窒化膜を堆積してその表面を熱酸化することにより、ONO膜を形成する。そして第2層多結晶シリコン膜を堆積して異方性エッチングによりエッチングすることにより、やはり柱状シリコン層2の下部に制御ゲート8を形成する(図205(d))。このとき制御ゲート8は、柱状シリコン層2の間隔を、図202の縦方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線として形成される。そして不要な層間絶縁膜7及びその下のトンネル酸化膜2をエッチング除去した後、CVDシリコン酸化膜111を堆積し、これをエッチングして溝3の途中まで、すなわちメモリセルの浮遊ゲート7及び制御ゲート8が隠れるまで埋め込む(図206(e))。
その後、露出した柱状シリコン層2の上部に熱酸化により20nm程度のゲート酸化膜31を形成し、第3層多結晶シリコン膜を堆積し、これを異方性エッチングによりエッチングしてMOSトランジスタのゲート電極32を形成する(図206(f))。このゲート電極32も制御ゲート線と同じ方向に連続的にパターン形成されて選択ゲート線となる。選択ゲート線もセルフアラインで連続的に形成することができるが、メモリセルの制御ゲート8の場合に比べて難しい。これは、メモリ・トランジスタ部は2層ゲートであるのに対し、選択ゲート・トランジスタが単層ゲートであるため、隣接セル間のゲート電極間隔が制御ゲート間隔より広いからである。したがって確実にゲート電極32を連続させるためには、これを二層多結晶シリコン構造として、最初の多結晶シリコン膜についてはマスク工程でゲート電極を繋げる部分にのみ残し、次の多結晶シリコン膜に対して側壁残しの技術を利用すればよい。
なお、制御ゲート線及び選択ゲート線はそれぞれ異なる端部において、柱状シリコン層上面にコンタクト部14、15が形成されるように、多結晶シリコン膜のエッチングに際してマスクを形成しておく。
最後にCVDシリコン酸化膜112を堆積して、必要なら平坦化処理を行った後、コンタクト孔を開けて、Alの蒸着、パターニングにより、ビット線BLとなるAl配線12、制御ゲート線CGとなるAl配線13及びワード線WLとなるAl配線16を同時に形成する(図207(g))。
【0010】
図208(a)は、この従来例のEEPROMの1メモリセルの要部断面構造を、図208(b)は等価回路を示している。
図208(a)及び(b)を用いて、この従来例のEEPROMの動作を簡単に説明する。
まず、書込みにホットキャリア注入を利用する場合の書込みは、選択ワード線WLに十分高い正電位を与え、選択制御ゲート線CG及び選択ビット線BLに所定の正電位を与える。これにより選択ゲート・トランジスタQsを介して正電位をメモリ・トランジスタQcのドレインに伝達して、メモリ・トランジスタQcでチャネル電流を流して、ホットキャリア注入を行う。これにより、そのメモリセルのしきい値は正方向に移動する。
消去は、選択制御ゲートCGを0Vとし、ワード線WL及びビット線BLに高い正電位を与えて、ドレイン側に浮遊ゲートの電子を放出させる。一括消去の場合には、共通ソースに高い正電位を与えてソース側に電子を放出させることもできる。これにより、メモリセルのしきい値は負方向に移動する。
読出し動作は、ワード線WLにより選択ゲート・トランジスタQsをオンし、制御ゲート線CGの読出し電位を与えて、電流の有無により“0”、“1”判別を行う。電子注入にFNトンネリングを利用する場合には、選択制御ゲート線CG及び選択ワード線WLに高い正電位を与え、選択ビット線BLを0Vとして、基板から浮遊ゲートに電子を注入する。
また、この従来例によれば、選択ゲート・トランジスタがあるため、過消去状態になっても誤動作しないEEPROMが得られる。
【0011】
ところで、この従来例では、図208(a)に示したように、選択ゲート・トランジスタQsとメモリ・トランジスタQcの間には拡散層がない。これは、柱状シリコン層の側面に選択的に拡散層を形成することが困難だからである。したがって、図203(a)及び(b)の構造において、メモリ・トランジスタのゲート部と選択ゲート・トランジスタのゲート部の間の分離酸化膜はできるだけ薄いことが望ましい。特に、ホットエレクトロン注入を利用する場合には、メモリ・トランジスタのドレイン部に十分な“H”レベル電位を伝達するために、この分離酸化膜厚が30〜40nm程度であることが必要になる。
このような微小間隔は、先の製造工程で説明したCVD法による酸化膜埋込みのみでは実際上は困難である。したがって、CVD酸化膜による埋込みは浮遊ゲート6及び制御ゲート8が露出する状態とし、選択ゲート・トランジスタ用のゲート酸化の工程で同時に浮遊ゲート6及び制御ゲート8の露出部に薄い酸化膜を形成する方法が望ましい。
また、従来例によれば、格子縞状の溝底部を分離領域として、柱状シリコン層が配列され、この柱状シリコン層の周囲を取り囲むように形成された浮遊ゲートをもつメモリセルが構成されるから、メモリセルの占有面積が小さい、高集積化EEPROMが得られる。しかも、メモリセル占有面積が小さいにも拘らず、浮遊ゲートと制御ゲート間の容量は十分大きく確保することができる。
なお、従来例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、柱状シリコン層の配置が対称的でない場合に初めて可能である。すなわち、ワード線方向の柱状シリコン層の隣接間隔を、ビット線方向のそれより小さくすることにより、ビット線方向には分離され、ワード線方向に繋がる制御ゲート線がマスクなしで自動的に得られる。
【0012】
これに対して、例えば、柱状シリコン層の配置を対称的にした場合には、PEP工程を必要とする。
具体的に説明すれば、第2層多結晶シリコン膜を厚く堆積して、PEP工程を経て、制御ゲート線として連続させるべき部分にこれを残すように選択エッチングする。
ついで、第3層多結晶シリコン膜を堆積して、従来例で説明したと同様に側壁残しのエッチングを行う。また、柱状シリコン層の配置が対称的でない場合にも、その配置の間隔によっては従来例のように自動的に連続する制御ゲート線が形成できないこともある。
このような場合にも、上述のようなマスク工程を用いることにより、一方向に連続する制御ゲート線を形成すればよい。
また、従来例では浮遊ゲート構造のメモリセルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構造である必要はなく、電荷蓄積層を多層絶縁膜へのトラップにより実現している、例えばMNOS構造の場合にも有効である。
【0013】
図209は、MNOS構造のメモリセルを用いた場合の図203(a)に対応する断面図である。電荷蓄積層となる積層絶縁膜24は、トンネル酸化膜とシリコン窒化膜の積層構造、またはその窒化膜表面にさらに酸化膜を形成した構造とする。
図210は、上記従来例において、メモリ・トランジスタと選択ゲート・トランジスタを逆にした例、すなわち、柱状シリコン層2の下部に選択ゲート・トランジスタを形成し、上部にメモリ・トランジスタを形成した図203(a)に対応する断面図である。共通ソース側に選択ゲート・トランジスタを設けるこの構造は、書き込み方式としてホットエレクトロン注入方式が用いる場合に採用することができる。
図211は、一つの柱状シリコン層に複数のメモリセルを構成した従来例である。先の従来例と対応する部分には先の従来例と同一符号を付して詳細な説明は省略する。この従来例では、柱状シリコン層2の最下部に選択ゲート・トランジスタQs1を形成し、その上に3個のメモリ・トランジスタQc1、Qc2、Q3cを重ね、さらにその上に選択ゲート・トランジスタQs2を形成している。この構造は基本的に先に説明した製造工程を繰り返すことにより得られる。
図210及び図211で説明した従来例においても、メモリ・トランジスタとして浮遊ゲート構造に代えて、MNOS構造を用いることができる。
【0014】
以上述べたように従来技術によれば、格子縞状溝によって分離された柱状半導体層の側壁を利用して、電荷蓄積層と制御ゲートをもつメモリ・トランジスタを用いたメモリセルを構成することにより、制御ゲートと電荷蓄積層間の容量を十分大きく確保して、しかもメモリセル占有面積を小さくして高集積化を図ったEEPROMを得ることができる。
【0015】
【発明が解決しようとする課題】
しかし、一つの柱状半導体層に複数のメモリセルを直列に接続して構成し、各メモリセルの閾値が同じであると考えた場合、制御ゲート線CGに読出し電位を与えて、電流の有無により“0”、“1”判別を行う読み出し動作の際、直列に接続された両端に位置するメモリセルにおいては基板からのバックバイアス効果により閾値の変動が顕著となる。これにより直列に接続するメモリセルの個数がデバイス上制約されるため、大容量化を行った際に問題となる。
【0016】
また、従来例では柱状半導体層に対して自己整合に電荷蓄積層および制御ゲートが形成されるが、セルアレイの大容量化を考えた場合、柱状半導体層は最小加工寸法にて形成することが好ましい。ここで電荷蓄積層として浮遊ゲートを用いた場合、浮遊ゲートと制御ゲートおよび基板との間の容量結合の関係は、柱状半導体層外周の面積と浮遊ゲート外周の面積、柱状半導体層と浮遊ゲートを絶縁するトンネル酸化膜厚、浮遊ゲートと制御ゲートを絶縁する層間絶縁膜厚で決まる。従来例では柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層および制御ゲートを有し、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することを目的としているが、柱状半導体層を最小加工寸法にて形成した場合で且つ、トンネル酸化膜厚と層間絶縁膜厚を固定とした場合、電荷蓄積層と制御ゲートの間の容量は単純に浮遊ゲート外周の面積、つまり浮遊ゲートの膜厚で決まる。したがって、これ以上、メモリセルの占有面積を増加させずに電荷蓄積層と制御ゲートの間の容量を増大させることは困難である。言い換えれば、メモリセルの占有面積を増加させずに、浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比を増大させることは困難である。
【0017】
本発明は上記課題に鑑みなされたものであり、電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を低減させることにより集積度を向上させ、メモリセルの占有面積を増加させずに電荷蓄積層と制御ゲートの間の容量比をより一層増大させるとともに、製造プロセスに起因する各メモリセルトランジスタの熱履歴の遍歴を最小限に抑えることでメモリセルの特性のばらつきを抑える半導体記憶装置の製造方法を提供することを目的とする。
【0018】
【課題を解決するための手段】
本発明によれば、半導体基板上に少なくとも1つの島状半導体層を形成する工程と、
該島状半導体層表面にトンネル絶縁膜を形成する工程と、
該トンネル絶縁膜上に、高さ方向に分割された第1導電膜からなるサイドウォールスペーサを形成する工程と、
該分割された第1導電膜に対して自己整合的に不純物を導入して不純物拡散層を形成する工程と、
該第1導電膜上に層間容量膜及び第二導電膜を形成する工程とを含むことにより、
半導体基板と、少なくとも1つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも1つのメモリセルとを有し、該メモリセルの少なくとも1つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造する半導体記憶装置の製造方法が提供される。
【0019】
また、本発明によれば、半導体基板上に少なくとも1つの島状半導体層を形成する工程と、
該島状半導体層表面にトンネル絶縁膜を形成する工程と、
該トンネル絶縁膜上に積層絶縁膜からなる電荷蓄積層を形成する工程と、
該電荷蓄積層上に、高さ方向に分割された第1導電膜からなるサイドウォールスペーサを形成する工程と、
該分割された第1導電膜に対して自己整合的に不純物を導入して不純物拡散層を形成する工程とを含むことにより、
半導体基板と、少なくとも1つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも1つのメモリセルとを有し、該メモリセルの少なくとも1つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造する半導体記憶装置の製造方法。
【0020】
さらに、半導体基板上に少なくとも1つの島状半導体層を形成する工程と、
該島状半導体層表面の一部に不純物を導入して不純物拡散層を形成する工程と、
該島状半導体層表面に、絶縁膜を介して、高さ方向に分割された第1導電膜からなるサイドウォールスペーサを形成する工程とを含むことにより、
半導体基板と、少なくとも1つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも1つのメモリセルとを有し、該メモリセルの少なくとも1つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造する半導体記憶装置の製造方法が提供される。
【0021】
【発明の実施の形態】
本発明の半導体記憶装置は、半導体基板面の垂線方向に電荷蓄積層および制御ゲートとなる第三の電極を有する複数のメモリセルを直列に接続し、該メモリセルは半導体基板と該半導体基板上に格子縞状に分離されてなるマトリクス状に配列された複数の島状半導体層の側壁部に形成され、該島状半導体層に配置された不純物拡散層をメモリセルのソースもしくはドレインとし、該不純物拡散層により半導体基板と島状半導体層が電気的に分離しており、前記制御ゲートが一方向の複数の島状半導体層について連続的に、且つ、半導体基板面に対し水平方向に配置されてなる第三の配線である制御ゲート線を有し、該制御ゲート線と交差する方向に不純物拡散層と電気的に接続し、且つ、半導体基板面に対し水平方向に配置されてなる第四の配線であるビット線を有する。
【0022】
メモリセルアレイの平面図における実施の形態
本発明の半導体記憶装置におけるメモリセルアレイの平面図を図1〜図11に基づいて説明する。
図1〜図8は、電荷蓄積層として浮遊ゲートを有するEEPROMのメモリセルアレイを示す平面図であり、図9は電荷蓄積層として積層絶縁膜を有するMONOS構造であるメモリセルアレイを、図10は電荷蓄積層としてMISキャパシタを有するDRAM構造であるメモリセルアレイを、図11は電荷蓄積層としてMISトランジスタを有するSRAM構造であるメモリセルアレイを示す平面図である。なお、これらの図においては、メモリセルを選択するためのゲート電極(以下「選択ゲート」と記す)として第二の配線又は第五の配線である選択ゲート線、第三の配線である制御ゲート線、第四の配線であるビット線及び第一の配線であるソース線のレイアウトを含めて説明する。
【0023】
まず、電荷蓄積層として浮遊ゲートを有するEEPROMのメモリセルアレイを示す平面図について説明する。
図1は、メモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は、基板面に対し平行に配置されているメモリセルアレイを示す。また、第四の配線層840と交差する方向であるA―A’方向と第四の配線層840方向であるB―B’方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図1ではA―A’方向に、連続して形成され第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成されて第二の配線層となる。
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図1のA―A’方向に接続するメモリセルのA’側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図1のA―A’方向に接続するメモリセルのA側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層840とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図1では、第二の配線層及び第三の配線層と交差する方向に第四の配線層840が形成されている。
また、第一の配線層と電気的に接続するための端子は、島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は、島状半導体部に被覆されてなる第二の導電膜で形成されている。第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子は、それぞれ第一のコンタクト部910、第二のコンタクト部921、924、第三のコンタクト部932、933と接続している。
【0024】
図1では、第一のコンタクト部910を介して第一の配線層810が半導体記憶装置上面に引き出されている。なお、メモリセルを形成する円柱状の島状半導体部の配列は図1のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があれば、メモリセルを形成する円柱状の島状半導体部の配列は限定されない。
第一のコンタクト部910に接続されてなる島状半導体部は、図1ではA―A’方向に接続するメモリセルのA’側の全ての端部に配置されているが、A側の端部の一部又は全てに配置してもよいし、第四の配線層840と交差する方向であるA―A’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置していてもよい。また、第二のコンタクト部921や924、第三のコンタクト部932、933に接続されてなる第二の導電膜で被覆される島状半導体部は、第一のコンタクト部910が配置されない側の端部に配置してもよいし、第一のコンタクト部910が配置される側の端部に連続して配置してもよいし、第四の配線層840と交差する方向であるA―A’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置していてもよいし、第二のコンタクト部921や924、第三のコンタクト部932などを分割して配置してもよい。第一の配線層810や第四の配線層840は、所望の配線が得られれば幅や形状は問わない。
【0025】
また、島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には分離されているが、絶縁膜を介して接する状態であることを有する。例えば図1では、第一のコンタクト部910が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、第二の導電膜が第四の配線層840と交差する方向であるA―A’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき、該島状半導体部側面に形成される第一および第二の導電膜の形状は問わない。また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の2倍以下とすることにより、第一の配線層と電気的に接続するための端子となる該島状半導体部の側面の第一の導電膜を全て取り除いてもよい。
【0026】
図1では、第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の導電膜521〜524の上に形成しているが、各々接続できるのならば、第二及び第三の配線層の形状は問わない。
なお、図1では、選択ゲート・トランジスタ及び第三の電極である多結晶シリコン膜530は複雑になるため省略している。また、製造工程例に用いる断面、すなわちA―A’断面、B―B’断面、C―C’断面、D―D’断面、E―E’断面、F―F’断面を併記している。
【0027】
図2は、メモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交せずに交差した点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は、基板表面に対し平行に配置されているメモリセルアレイを示す。
また、第四の配線層840と交差する方向であるA―A’方向と図中のB―B’方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図2ではA―A’方向に、連続して形成され第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成されて第二の配線層となる。
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図2のA―A’方向に接続するメモリセルのA’側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図2のA―A’方向に接続するメモリセルのA側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層840とは、メモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図2では、第二の配線層及び第三の配線層と交差する方向に第四の配線層840が形成されている。
また、第一の配線層と電気的に接続するための端子は島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は、島状半導体部に被覆されてなる第二の導電膜で形成されている。第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子は、それぞれ第一のコンタクト部910、第二のコンタクト部921、924、第三のコンタクト部932、933と接続している。
【0028】
さらに、図2では、第一のコンタクト部910を介して第一の配線層810が半導体記憶装置上面に引き出されている。なお、メモリセルを形成する円柱状の島状半導体部の配列は、図2のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があればメモリセルを形成する円柱状の島状半導体部の配列は限定しない。
なお、第一のコンタクト部910に接続されてなる島状半導体部は、図2ではA―A’方向に接続するメモリセルのA’側の全ての端部に配置されているが、A側の端部の一部又は全てに配置してもよいし、第四の配線層840と交差する方向であるA―A’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置していてもよい。また、第二のコンタクト部921や924、第三のコンタクト部932、933に接続されてなる第二の導電膜で被覆される島状半導体部は、第一のコンタクト部910が配置されてない側の端部に配置してもよいし、第一のコンタクト部910が配置される側の端部に連続して配置してもよいし、第四の配線層840と交差する方向であるA―A’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置していてもよいし、第二のコンタクト部921や924、第三のコンタクト部932などを分割して配置してもよい。第一の配線層810や第四の配線層840は所望の配線が得られれば幅や形状は問わない。
また、島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部は、第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には分離されているが、絶縁膜を介して接する状態であることを有する。例えば図2では、第一のコンタクト部910が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、該第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、該第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、該第二の導電膜は第四の配線層840と交差する方向であるA―A’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。該島状半導体部側面に形成される第一および第二の導電膜の形状は問わない。また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の2倍以下とすることにより、第一の配線層と電気的に接続するための端子となる該島状半導体部の側面の第一の導電膜を全て取り除いてもよい。
【0029】
図2では、第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の導電膜2521〜2524の上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。また、選択ゲート・トランジスタは複雑になるため省略している。さらに、製造工程例に用いる断面、すなわちA―A’断面、 B―B’断面を併記している。
【0030】
図3及び図4は、図1及び図2に対し、メモリセルを形成する島状半導体部の断面形状が四角形であった場合の例として、図3と図4とで配置している向きがそれぞれ異なっている例をそれぞれ示している。なお、島状半導体部の断面形状は円形や四角形に限らない。例えば楕円形や六角形又は八角形などでもよい。ただし、島状半導体部の大きさが加工限界近くである場合には、設計時に四角形や六角形や八角形など角をもつものであっても、フォト工程やエッチング工程などにより角が丸みを帯び、島状半導体部の断面形状が円形や楕円形に近づく。図3及び図4では、選択ゲート・トランジスタは複雑になるため省略している。
【0031】
図5は、図1に対し、メモリセルを形成する島状半導体部に直列に形成するメモリセルの数を2つとし、選択ゲート・トランジスタを形成しない場合の例を示している。図5では、製造工程例に用いる断面、すなわちA―A’断面、 B―B’断面を併記している。
【0032】
図6は、図1に対し、メモリセルを形成する島状半導体部の断面形状が円形でなく、楕円であるときの例として、楕円の長軸の向きがB―B’方向である例を示す。
【0033】
図7は、図6に対し、楕円の長軸の向きがA―A’方向である場合を示す。この楕円の長軸の向きはA―A’方向及びB―B’方向に限らず、どの方向に向いていてもよい。また、図6及び図7では、選択ゲート・トランジスタは複雑になるため省略している。
【0034】
図8は、図2に対し、コンタクトをとる領域で第二の導電膜である多結晶シリコン521〜524を階段状に形成し、所望の配線層より上部にある絶縁膜等を異方性エッチングにより除去し、所望の配線層にコンタクト部を形成した際の例として、隣接する第二、第三の配線層の引き出し部に共通のコンタクト部を形成している。また、各配線層に独立のコンタクト部を形成してもよい。図8では、製造例に用いる断面、すなわちH―H’断面、 I1−I1’断面〜I5―I5’断面を併記している。
なお、図1〜図8に示した配置及び構造は種々組み合わせて用いることができる。
【0035】
図9は、例えばMONOS構造のように電荷蓄積層に積層絶縁膜を用いた場合の例を示しており、電荷蓄積層が浮遊ゲートから積層絶縁膜に代わったこと以外は図1と同様である。図9では、製造工程例に用いる断面、すなわちA―A’断面、B―B’断面を併記している。また、図9では、選択ゲート・トランジスタは複雑になるため省略している。
【0036】
図10は、例えばDRAMのように電荷蓄積層としてMISキャパシタを用いた場合の例を示しており、電荷蓄積層が浮遊ゲートからMISキャパシタに代えて、ビット線とソース線が平行に配置されること以外は図1と同様である。図10では、製造工程例に用いる断面、すなわちA―A’断面、B―B’断面を併記している。
【0037】
図11は、例えばSRAMのように電荷蓄積層としてMISトランジスタを用いた場合の例を示している。図11はメモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための不純物拡散層3721からなる第一の配線層、制御ゲート3514からなる第三の配線層、ビット線となる第四の配線層は基板表面に対し平行に配置されているメモリセルアレイを示す。第二の導電膜3512および第三の導電膜3513からなる第二の配線層3840は、基板表面に対して垂直方向及び水平方向の二方向に配線されている。各々接続できるのならば第二、第三及び第四の配線層の形状は問わない。また、図11では、製造工程例に用いる断面、すなわち、J1−J1’断面、J2−J2’断面、K1−K1’断面およびK2−K2’断面を併記している。なお、図11では、複雑になるため第一の配線層3710、第一の配線層3850およびこれら配線層と電気的に接続するための端子、第5の配線層3850は省略した。また、島状半導体層3110と各配線層を区別するため、島状半導体層の形状を円形にしているが、この限りでなく、その逆であってもよい。
【0038】
メモリセルアレイの断面図における実施の形態
電荷蓄積層として浮遊ゲートを有する半導体記憶装置の断面図を、図12〜図39に示す。これらのうち、偶数の図面は図1のA−A’断面図、奇数の図面はB−B’断面図を示す。
【0039】
本発明の半導体記憶装置は、p型シリコン基板100上に複数の柱状をなした島状半導体層110がマトリクス配列され、これら各島状半導体層110の上部と下部に選択ゲートとなる第二の電極又は第五の電極を有するトランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、図12〜図39では、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造である。
すなわち、島状半導体層間の溝底部に所定厚みの第八の絶縁膜であるシリコン酸化膜460が配置され、島状半導体層110の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚を介して選択ゲート500が配置されて選択ゲート・トランジスタとし、該選択ゲート・トランジスタ上方に島状半導体層110の周囲を取り囲むように、島状半導体層側壁に第三の絶縁膜であるシリコン酸化膜420を介して浮遊ゲート510が配置され、さらにその外側に複層膜からなる層間絶縁膜610を介して制御ゲート520が配置されてメモリ・トランジスタとした構造となっている。さらに、該メモリ・トランジスタを同様に複数個配置した上方に、選択ゲートとなる第五の電極500を有するトランジスタを配置する。
【0040】
また、選択ゲート500および制御ゲート520は、図1および図13に示すように、一方向の複数のトランジスタについて連続的に配設されて、第二の配線又は第五の配線である選択ゲート線および第三の配線である制御ゲート線となっている。メモリセルの活性領域が半導体基板に対してフローテイング状態となるように、半導体基板表面にメモリセルのソース拡散層710が配置され、さらに、各々のメモリセルの活性領域がフローテイング状態となるように拡散層720が配置され、各島状半導体層110の上面には各メモリセル毎のドレイン拡散層725が配置されている。このように配置されたメモリセルの間にはドレイン拡散層725の上部が露出されるように第八の絶縁膜である酸化膜460が配置され、制御ゲート線と交差する方向のメモリセルのドレイン拡散層725を共通接続するビット線となるAl配線840が配設されている。なお、図12では、Al配線840はアライメントズレが生じた状態で配置しているが、アライメントズレなく配置していることが好ましい(以下同じ)。
拡散層720の不純物濃度分布は、均一であるよりも、例えば、不純物を島状半導体層110に導入し、熱拡散処理を行うことにより、島状半導体層110の表面から内側へ進む方向につれて徐々に濃度が薄くなることが好ましい。これにより拡散層720と島状半導体層110との接合耐圧が向上し、かつ寄生容量も減少する。また、同様にソース拡散層710の不純物濃度分布についても半導体基板100の表面から半導体基板内部へ進む方向につれて徐々に濃度が薄くなることが好ましい。これによりソース拡散層710と半導体基板100との接合耐圧が向上し、かつ第一の配線層における寄生容量も減少する。
【0041】
図12及び図13では、選択ゲート・トランジスタのゲート絶縁膜の膜厚がメモリ・トランジスタのゲート絶縁膜の膜厚と等しい場合の例を示す。
図14及び図15は、図12及び図13に対し、層間絶縁膜610を単層膜で形成した場合の例を示す。
図16及び図17は、図12及び図13に対し、メモリセルにおいて、制御ゲート520の半導体基板に水平方向の膜厚が浮遊ゲート510の水平方向の膜厚より厚く、第三の配線層の低抵抗化が容易に行える場合の例を示す。
図18及び図19は、図12及び図13に対し、第三の絶縁膜であるシリコン酸化膜420の表面が、島状半導体層110の周囲よりも外側へ位置する場合の例を示す。
図20及び図21は、図12及び図13に対し、選択ゲート・トランジスタのゲートを一回の導電膜の堆積で形成せず、複数回、例えば2回の導電膜の堆積により形成する場合の例を示す。
図22及び図23は、図12及び図13に対し、メモリセルの制御ゲート520と浮遊ゲート510の材料が異なる場合の例を示す。
図24及び図25は、図12及び図13に対し、メモリセルの制御ゲート520の外周の大きさと選択ゲート・トランジスタのゲート500の外周の大きさが異なる場合の例を示す。
図26及び図27は、選択ゲート・トランジスタのゲート絶縁膜の膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい場合の例を示す。
図28及び図29は、図26及び図27に対し、第三の絶縁膜であるシリコン酸化膜420及び第十三の絶縁膜であるシリコン酸化膜480の表面が島状半導体層110の周囲よりも外側へ位置する場合の例を示す。
【0042】
図30及び図31は、各トランジスタの間には拡散層720が配置されない場合の例を示す。
図32及び図33は、拡散層720が配置されず、さらにメモリ・トランジスタおよび選択ゲート・トランジスタのゲート電極である500、510、520の間に配置する第三の電極である多結晶シリコン膜530を形成した場合の例を示す。
図34及び図35は、図32及び図33に対し、第三の電極である多結晶シリコン膜530の底部や上端の位置がそれぞれ選択ゲート・トランジスタのゲート500の上端の位置と異なる場合の例を示す。
図36及び図37は、半導体基板100と島状半導体層110とが接続されるようにソース拡散層710を配置し、且つ隣り合うトランジスタの活性領域が接続されるように拡散層720を配置した場合において、読み出し又は消去時に与えられるソース拡散層710の電位と半導体基板100に与えられる電位による電位差によりソース拡散層710と半導体基板又は島状半導体層110とからなるPN接合の半導体基板100又は島状半導体層110側に形成される空乏層により島状半導体層110と半導体基板100とが電気的にフローテイング状態になり、かつ拡散層720の電位と島状半導体層110に与えられる電位による電位差により拡散層720と島状半導体層110とからなるPN接合の島状半導体層110側に形成される空乏層により隣り合うトランジスタの活性領域が電気的に分離される場合の例を示す。
図38及び図39は、島状半導体層110はソース拡散層710によりフローテイング状態となっているが、各々のメモリセルの活性領域は拡散層720により電気的に分離されていない場合の例を示す。
【0043】
電荷蓄積層として積層絶縁膜を有する半導体記憶装置の断面図を、図40〜図51に示す。これらのうち、偶数の図面は図9のA−A’断面図、奇数の図面はB−B’断面図を示す。
図40〜図51の半導体記憶装置は、電荷蓄積層が浮遊ゲートから積層絶縁膜に代わったこと以外は図12〜図35の半導体記憶装置と同様である。
また、図42及び図43は、図40及び図41に対し、選択ゲート・トランジスタのゲート膜厚よりも積層絶縁膜の膜厚が厚い場合を示す。
図44及び図45は、図40及び図41に対し、選択ゲート・トランジスタのゲート膜厚よりも積層絶縁膜の膜厚が薄い場合の例を示す。
電荷蓄積層としてMISキャパシタ有する半導体記憶装置の断面図を図52〜図57に示す。これらのうち、偶数の図面は図10のA−A’断面図、奇数の図面はB−B’断面図を示す。
【0044】
図52〜図57の半導体記憶装置は、電荷蓄積層が浮遊ゲートからMISキャパシタに代わり、拡散層の配置がメモリキャパシタの側部に位置することおよび第四の配線であるビット線と第一の配線ソース線が平行に配置されること以外は、図12〜図29と同様である。
電荷蓄積層としてMISトランジスタ有する半導体記憶装置の断面図を図58〜図61に示す。これらは、それぞれ図11のJ1−J1’、J2−J2’、K1−K1’およびK2−K2’の断面図を示す。
図58〜図61の半導体記憶装置は、p型シリコン基板3100上に複数の柱状をなした島状半導体層3110がマトリクス配列され、図58及び図60に示すように、これら各島状半導体層3110の上部と下部にMISトランジスタを2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造となっている。つまり、島状半導体層3110の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚3431を介してメモリゲート3511が配置され、該メモリゲート・トランジスタ上方に島状半導体層3110の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚3434を介して制御ゲートとなる第三の電極3514が配置された構造となっている。
また、制御ゲート3514は、図60に示すように、一方向の複数のトランジスタについて連続的に配設されて、第三の配線である制御ゲート線となっている。さらに、図58及び図60に示すように、半導体基板面には、トランジスタの活性領域が半導体基板に対してフローテイング状態となるように下段に配置されるトランジスタの電気的に共通である第一の不純物拡散層3710が配置され、各々のトランジスタの活性領域がフローテイング状態となるように島状半導体層3110に不純物拡散層3721が配置される。各々の島状半導体層3110の上面には各メモリセル毎の不純物拡散層3724が配置されている。これにより、各々トランジスタが島状半導体層3110に沿って直列に接続した構造となる。
さらに、図58及び図60に示すように、制御ゲート線と交差する方向のメモリセルの第二の不純物拡散層3724を接続するビット線となる第四の配線層3840が配設されている。この例では、一対の島状半導体層で構成される4つのトランジスタおよび2つの高抵抗素子によりメモリセルを構成しており、図58及び図60に示すように、メモリゲートである第一の導電膜3511と対向する島状半導体層に配置されてなる第二の不純物拡散層3721が第二の導電膜3512および第三の導電膜3513を介して互いに接続されることにより構成される。
【0045】
また、図59及び図61に示すように、それぞれの島状半導体層3110に配置されてなる第二の不純物拡散層3721に接続されてなる第三の導電膜3513は、高抵抗素子となる不純物拡散層からなる第二の配線層3120と接続され、各々第二の配線層3120は電気的に共通な電極である第五の配線に接続されている。第四の配線層3840方向に隣接するメモリセルの電気的に共通である第一の不純物拡散層3710は、分離絶縁膜である、例えば第十一の絶縁膜であるシリコン酸化膜3471で電気的に分割されている。
このように配置されたメモリセルおよび配線の間には、例えば第三の絶縁膜である酸化膜3420が配置されて互いに絶縁されている。この例では、p型島状半導体層側壁に形成された4つのトランジスタおよび2つの高抵抗素子によりメモリセルを構成したが、高抵抗素子に代えてn型半導体上に形成されたトランジスタでもよく、所望の機能を有することができれば構造はこれに限らない。
【0046】
メモリセルアレイの動作原理における実施の形態
上記半導体記憶装置は、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。以下に、電荷蓄積層として浮遊ゲートを有するメモリセルアレイを一例に、読み出し、書きこみ、消去について説明する。
【0047】
まず、読み出し動作について説明する。
半導体記憶装置のアレイ構造の一例として、ゲート電極として第2の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、この選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体層を有し、島状半導体層を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばM本の第4の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第1の配線が接続しており、また半導体基板に平行で、かつ第4の配線と交差する方向に配置される複数個、例えばN×L個の第3の配線がメモリセルの第3の電極と接続し、第1の配線と第3の配線とが平行に配置した場合の読出し手法の一例について述べる。
上記メモリセルアレイ構造の等価回路を図62に示し、メモリセルの書込みの定義を、例えばメモリセルの閾値を0.5V以上、消去の定義を、例えばメモリセルの閾値を−0.5V以下とした場合について述べる。
読出し方法の一例として、図75に、読出しにおける各電極に与える電位のタイミングの一例を示す。例えば、島状半導体層がP型半導体で形成される読み出し動作は、全ての第1の配線(1-1〜1-N)に0Vを与え、選択セルを含む島状半導体層に接続する第四の電極と接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に3Vを与え、これ以外の第4の配線(≠4-i)に0Vを与え、選択セルに接続する第三の電極と接続する第3の配線(3-j-h)(jは1≦j≦Nの正の整数、hは1≦h≦Lの正の整数)に0Vを与え、第3の配線(3-j-h)を除く第3の配線(≠3-j-h)には3Vを与え、第二の電極と接続する第2の配線(2-j)に3Vを与え、第五の電極と接続する第5の配線(5-j)に3Vを与え、第2の配線(2-j)を除く第2の配線(≠2-j)若しくは第5の配線(5-j)を除く第5の配線(≠5-j)の少なくともどちらか一方に0Vを与えることで、第4の配線(4-i)を流れる電流もしくは第1の配線(1-j)に流れる電流により“0”、“1”を判定する。
このように複数のメモリセル部の上部と下部に選択ゲートを配置することで、メモリセルトランジスタが過剰消去の状態、すなわちしきい値が負の状態である場合に、非選択セルが読み出しゲート電圧0Vでセル電流の流れる現象の防止を行うことができる。
【0048】
また、電荷蓄積層を有し、制御ゲート電極として第3の電極を備えるメモリセルを2個直列に接続した島状半導体層を有し、島状半導体層を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばM本の第4の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第1の配線が接続しており、また半導体基板に平行で、かつ第4の配線と交差する方向に配置される複数個、例えばN×2個の第3の配線はメモリセルの第3の電極と接続している場合において、第1の配線を第3の配線と平行に配置したときの読み出し手法の一例について述べる。
上記メモリセルアレイ構造の等価回路を図63に示し、メモリセルの書込みの定義を、例えばメモリセルの閾値を4V以上、消去の定義を、例えばメモリセルの閾値を0.5V以上3V以下とした場合について述べる。
読出し方法の一例として、図78に、読出しにおける各電極に与える電位のタイミングの一例を示す。例えば島状半導体層がP型半導体で形成される読み出し動作は、全ての第1の配線(1-1〜1-N)に0Vを与え、選択セルを含む島状半導体層に接続する第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に3Vを与え、前記以外の第4の配線(≠4-i)に0Vを与え、選択セルに接続する第3の電極に接続する第3の配線(3-j-1)に5Vを与え、第3の配線(3-j-2)には0Vを与え、第3の配線(3-j-1)及び第3の配線(3-j-1)を除く第3の配線(≠3-j-1、≠3-j-2)には0Vを与えることで、第4の配線(4-i)を流れる電流もしくは第1の配線(1-j) (jは1≦j≦Nの正の整数)に流れる電流により“0”、“1”を判定する。
【0049】
次に、書き込み動作について説明する。
ゲート電極として第2の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体層を有し、島状半導体層を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体層の各々の一方の端部に接続し、他方の端部には第1の配線が接続しており、また半導体基板に平行で、かつ第4の配線と交差する方向に配置される複数個、例えばN×L個の第3の配線はメモリセルの第3の電極と接続している場合において、第1の配線を第3の配線と平行に配置し、F−Nトンネリング電流(以下F−N電流と称す)を用いた書込み手法の一例について述べる。
上記メモリセルアレイ構造の等価回路を図62に示す。また、図76に、書込みにおける各電極に与える電位のタイミングの一例を示す。選択セルの電荷蓄積層に負の電荷を一定量以上蓄積することを書込みとする場合、例えば島状半導体層がP型半導体で形成される書込み動作は、選択セルを含む島状半導体層に接続する第1の電極に接続する第1の配線(1-j)に0Vを与え(jは1≦j≦Nの正の整数)、それ以外の第1の配線(≠1-j)に0Vを与え、選択セルを含む島状半導体層に接続する第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に0Vを与え、これ以外の第4の配線(≠4-i)に3Vを与え、選択セルに接続する第3の電極に接続する第3の配線(3-j-h)(hは1≦h≦Lの正の整数)に20Vを与え、第3の配線の(3-j-h)を除く第3の配線(≠3-j-h)には3Vを与え、選択セルを含む島状半導体層に接続する第2の電極に接続する第2の配線(2-j)に0Vを与え、選択セルを含む島状半導体層に接続する第5の電極に接続する第5の配線(5-j)に1Vを与え、第2の配線(2-j)を除く第2の配線(≠2-j)と第5の配線(5-j)を除く第5の配線(≠5-j)に0Vを与えることで、選択セルのチャネル部と制御ゲート間のみに高電位が印可される状態をつくり、F-Nトンネリング現象によりチャネル部より電荷蓄積層へ電子を注入する。なお第4の配線(4-i)を除く第4の配線(≠4-i)に3Vを与えることにより選択セルを含まない島状半導体層内の第5の電極を備える選択ゲート・トランジスタはカットオフし、第3の配線(3-j-h)と接続する非選択セルの拡散層と第4の配線(≠4-i)との電気的経路は寸断されチャネルが形成されず書込みは行われない。
【0050】
また、選択セルを含まない島状半導体層内の第5の電極を備える選択ゲート・トランジスタをカットオフさせずに書込みを行う一例として、図81に、各電極に与える電位のタイミングの一例を示す。選択セルを含む島状半導体層に接続する第1の電極に接続する第1の配線(1-j)に0Vを与え(jは1≦j≦Nの正の整数)、これ以外の第1の配線第1の配線(≠1-j)に0Vを与え、選択セルを含む島状半導体層に接続する第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に0Vを与え、これ以外の第4の配線(≠4-i)に7Vを与え、選択セルに接続する第3の電極に接続する第3の配線(3-j-h)(hは1≦h≦Lの正の整数)に20Vを与え、第3の配線の(3-j-h)を除く第3の配線(≠3-j-h)には7Vを与え、選択セルを含む島状半導体層に接続する第2の電極に接続する第2の配線(2-j)に0Vを与え、選択セルを含む島状半導体層に接続する第5の電極に接続する第5の配線(5-j)に20Vを与え、第2の配線(2-j)を除く第2の配線(≠2-j)と第5の配線(5-j)を除く第5の配線(≠5-j)に0Vを与えることで、選択セルのチャネル部と制御ゲート間に20V程度の電位差を発生させ、F-Nトンネリング現象によりチャネル部より電荷蓄積層へトンネル電子を注入する。
なお、第3の配線(3-j-h)に接続する非選択セルのチャネル部と制御ゲート間には13V程度の電位差が発生するが、選択セルの書込み時間内にこのセルの閾値を変動させるほどの十分な電子の注入は行われなれず、よってこのセルの書込みは実現しない。
【0051】
さらに、電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを2個直列に接続した島状半導体層を有し、この島状半導体層を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばM本の第4の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第1の配線が接続しており、また半導体基板に平行で、かつ第4の配線と交差する方向に配置される複数個、例えばN×2個の第3の配線は、メモリセルの第3の電極と接続している場合において、第1の配線を第3の配線と平行に配置し、チャネルホットエレクトロン(以下CHEと称す)を用いた書込み手法の一例について述べる。
上記メモリセルアレイ構造の等価回路を図63に示し、図79に、書込みにおける各電極に与える電位のタイミングの一例を示す。選択セルの電荷蓄積層に負の電荷を一定量以上蓄積することを書込みとする場合、例えば島状半導体層がP型半導体で形成される書込み動作は、選択セルを含む島状半導体層に接続する第1の電極に接続する第1の配線(1-j)に0Vを与え(jは1≦j≦Nの正の整数)、これ以外の第1の配線(≠1-j)に0Vを与え、選択セルを含む島状半導体層に接続する第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に12Vを与え、これ以外の第4の配線(≠4-i)に0Vを与え、選択セルに接続する第3の電極に接続する第3の配線(3-j-1)に12Vを与え、第3の配線の(3-j-1)を除く第3の配線(≠3-j-1)には5Vを与えることで、選択セルの高電位側拡散層近傍にCHEを発生させ、かつ、第3の配線(3-j-1)に印可される高電位により選択セルの電荷蓄積層へ発生した電子を注入させる。
【0052】
以下に、消去動作について説明する。
ゲート電極として第2の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体層を有し、この島状半導体層を複数個、例えばM×N個(M、Nは正の整数)、備える場合で、かつ、このメモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体層の各々の一方の端部に接続し、他方の端部には第1の配線が接続しており、また半導体基板に平行で、かつ第4の配線と交差する方向に配置される複数個、例えばN×L個の第3の配線はメモリセルの第3の電極と接続している場合において、第1の配線を第3の配線と平行に配置し、F−Nトンネリング電流(以下F−N電流と称す)を用いた消去手法の一例について述べる。
上記メモリセルアレイ構造の等価回路を図64に示す。図77に、消去における各電極に与える電位のタイミングの一例を示す。消去単位は1ブロックあるいはチップ一括で行う。選択セルの電荷蓄積層の電荷の状態を変化させ、選択セルの閾値を下げることを消去とする場合、例えば島状半導体層がP型半導体で形成される消去動作は、選択セルを含む島状半導体層に接続する第1の電極に接続する第1の配線(1-j)に20Vを与え(jは1≦j≦Nの正の整数)、これ以外の第1の配線第1の配線(≠1-j)に0Vを与え、選択セルを含む島状半導体層に接続する第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に20Vを与え、選択セルに接続する第3の電極に接続する第3の配線(3-j-h)(hは1≦h≦Lの正の整数)に0Vを与え、第3の配線(3-j-h)を除く第3の配線には0Vを与え、選択セルを含む島状半導体層に接続する第2の電極に接続する第2の配線(2-j)に20Vを与え、選択セルを含む島状半導体層に接続する第5の電極に接続する第5の配線(5-j)に20Vを与え、第2の配線(2-j)を除く第2の配線(≠2-j)と第5の配線(5-j)を除く第5の配線(≠5-j)の両方に0Vを与えることで、選択セルの電荷蓄積層内の電子をF−Nトンネリング現象により引き抜く。
また、電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを2個直列に接続した島状半導体層を有し、この島状半導体層を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばM本の第4の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第1の配線が接続しており、また半導体基板に平行で、かつ第4の配線と交差する方向に配置される複数個、例えばN×2個の第3の配線はメモリセルの第3の電極と接続している場合において、第1の配線を第3の配線と平行に配置し、F−N電流を用いた消去手法の一例について述べる。
【0053】
上記メモリセルアレイ構造の等価回路を図63に示し、図80に、消去における各電極に与える電位のタイミングの一例を示す。
選択セルの電荷蓄積層の電荷の状態を変化させ、選択セルの閾値を下げることを消去とする場合、例えば島状半導体層がP型半導体で形成される消去動作は、選択セルを含む島状半導体層に接続する第1の電極に接続する第1の配線(1-j)に3Vを与え(jは1≦j≦Nの正の整数)、これ以外の第1の配線(≠1-j)に0Vを与え、選択セルを含む島状半導体層に接続する第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)は開放状態にし、これ以外の第4の配線(≠4-i)は開放状態あるいは0Vを与え、選択セルに接続する第3の電極に接続する第3の配線(3-j-1)に−12Vを与え、第3の配線(3-j-2)に5Vを与え、その他の第3の配線には0Vを与えることで、選択セルの電荷蓄積層内の電子をF−Nトンネリング現象により引き抜く。
なお、上記メモリセルアレイの動作原理は、N型半導体で形成される島状半導体層の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。また、上述の読出し、書込み及び消去の各動作は第1の配線を第3の配線と平行に配置した場合について述べたが、第1の配線を第4の配線と平行に配置した場合及び第1の配線をアレイ全体で共通にした場合においても、同様にそれぞれに対応する電位を与えることにより動作させることが可能である。
【0054】
以下に、電荷蓄積層として浮遊ゲートを有するメモリセル以外のものの動作原理について説明する。
図65及び図66は、図9及び図40〜図49で示されるMONOS構造のメモリセルアレイの一部分を示す等価回路図である。図65は、一つの島状半導体層1110に配置されるMONOS構造のメモリセルアレイの等価回路図を示す。図66は、複数の島状半導体層1110が配置されるメモリセルアレイにおいて、図65で示される各島状半導体層1110に配置される各回路素子の電極と各配線の接続関係を示す。
ゲート電極として第12の電極12を備えるトランジスタとゲート電極として第15の電極15を備えるトランジスタを選択ゲート・トランジスタとして有し、選択ゲート・トランジスタの間に電荷蓄積層として積層絶縁膜を有し、制御ゲート電極として第13の電極(13-h)(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばL個、直列に接続した島状半導体層110において、第14の電極14が島状半導体層1110の各々の一方の端部に接続し、他方の端部には第11の電極11が接続する。
このような島状半導体層1110を複数個、例えばM×N個(M、Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第14の配線が各々の島状半導体層1110に備える上述の第14の電極14とそれぞれ接続する。また、半導体基板に平行で、かつ第14の配線14と交差する方向に配置される複数本、例えばN×L本の第13の配線は各々のメモリセルの上述の第13の電極(13-h)(hは1≦h≦Lの正の整数)と接続する。また、第14の配線と交差する方向に配置される複数本、例えばN本の第11の配線が各々の島状半導体層1110に備える上述の第11の電極11と接続し、かつ、第11の配線を第13の配線と平行に配置する。また、半導体基板に平行で、かつ第14の配線14と交差する方向に配置される複数本、例えばN本の第12の配線は各々のメモリセルの上述の第12の電極12と接続し、かつ、同様に半導体基板に平行で、かつ第14の配線14と交差する方向に配置される複数本、例えばN本の第15の配線は各々のメモリセルの上述の第15の電極15と接続する。
【0055】
図67及び図68は、図10及び図52〜図57で示されるDRAM構造のメモリセルアレイの一部分を示す等価回路図である。図67は、一つの島状半導体層1110に配置されるDRAM構造のメモリセルアレイの等価回路図を示す。図68は、複数の島状半導体層1110が配置されるメモリセルアレイにおいて、図65で示される各島状半導体層1110に配置される各回路素子の電極と各配線の接続関係を示す。
【0056】
一つのトランジスタと一つのMISキャパシタとを直列に接続することで一つのメモリセルが構成される。このメモリセルの一方の端部には第23の電極23が接続し、もう一方の端部には第21の電極21が接続し、かつゲート電極として第22の電極22を備えるメモリセルを、例えば2組、図67に示されるように接続し、一つの島状半導体層1110から2つの第21の電極(21-1)、(21−2)及び2つの第22の電極(22-1)、(22-2)がそれぞれ備えられ、島状半導体層1110の一方の端部に第23の電極23が備えられる。
このような島状半導体層1110を複数個、例えばM×N個(M,Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつ、このメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第23の配線が各々の島状半導体層1110に備える上述の第23の電極23とそれぞれ接続する。また、半導体基板に平行で、かつ第23の配線23と交差する方向に配置される複数本、例えば2×N本の第22の配線は各々のメモリセルの上述の第22の電極(22-1)、(22-2)と接続する。また、第23の配線と交差する方向に配置される複数本、例えば2×N本の第21の配線が各々のメモリセルの上述の第21の電極(21-1)、(21−2)と接続する。
なお、図67及び図68では、一つの島状半導体層1110にメモリセルが2組配置される場合の一例を示したが、一つの島状半導体層1110に配置するメモリセルの数は3組以上でも、あるいは1組だけでもよい。
【0057】
また、他の配置の一例として、島状半導体層1110の底部から順に、トランジスタ、MISキャパシタ、MISキャパシタ、トランジスタを配置した例を以下に説明する。
図69及び図70は、図11及び図49〜図52で示されるDRAM構造のメモリセルアレイの一部分を示す等価回路図である。図69は、一つの島状半導体層1110に配置されるDRAM構造のメモリセルアレイの等価回路図を示す。図68は、複数の島状半導体層1110が配置されるメモリセルアレイにおいて、図65で示される各島状半導体層1110に配置される各回路素子の電極と各配線の接続関係を示す。
メモリセルの構成は上記と同様に、一つのトランジスタと一つのMISキャパシタが直列に接続することで一つのメモリセルが構成され、このメモリセルの一方の端部には第23の電極23が接続し、もう一方の端部には第21の電極21が接続し、かつゲート電極として第22の電極22接続する。このメモリセルを、例えば2組、図69に示されるように接続し、一つの島状半導体層1110から2つの第21の電極(21-1)、(21−2)及び2つの第22の電極(22-1)、(22-2)がそれぞれ備えられ、島状半導体層1110の一方の端部に第23の電極23が備えられ、もう一方の端部に第24の電極24が備えられる。
このような島状半導体層1110を複数個、例えばM×N個(M、Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつ、このメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第23の配線が各々の島状半導体層1110に備える上述の第23の電極23とそれぞれ接続する。また、同様に半導体基板に平行に配置される複数本、例えばM本の第24の配線が各々の島状半導体層1110に備える上述の第24の電極24とそれぞれ接続する。また、半導体基板に平行で、かつ第23の配線23及び第24の配線24と交差する方向に配置される複数本、例えば2×N本の第22の配線は各々のメモリセルの上述の第22の電極(22-1)、(22-2)と接続する。また、同様に第23の配線23及び第24の配線24と交差する方向に配置される複数本、例えば2×N本の第21の配線が各々のメモリセルの上述の第21の電極(21-1)、(21−2)と接続する。
【0058】
また、図71及び図72は、各トランジスタ間に拡散層1720が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である1500、1510、1520の間に配置する第三の導電膜である多結晶シリコン膜1530を形成した場合の図33〜図35及び図47及び図48で示されるメモリセルアレイの等価回路図である。
図71は、一つの島状半導体層1110に配置される構造として、各メモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極の間に配置する第三の導電膜である多結晶シリコン膜1530が形成される場合のメモリセルアレイの等価回路図を示し、図72は、島状半導体層1110が複数配置される場合の等価回路を示す。
ゲート電極として第32の電極32を備えるトランジスタとゲート電極として第35の電極35を備えるトランジスタを選択ゲート・トランジスタとして有し、この選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第33の電極(33-h)(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばL個、直列に配置し、かつ、各トランジスタの間にゲート電極として第36の電極を備えるトランジスタを配置した島状半導体層1110において、第34の電極34がこの島状半導体層1110の各々の一方の端部に接続し、他方の端部には第31の電極31が接続し、かつ複数の第36の電極が全て一つに接続し第36の電極36として島状半導体層1110に備えられる。このような島状半導体層1110を複数個、例えばM×N個(M、Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつ、このメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第34の配線が各々の島状半導体層1110に備える上述の第34の電極34とそれぞれ接続する。また、半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN×L本の第33の配線は各々のメモリセルの上述の第33の電極(33-h)と接続する。第34の配線と交差する方向に配置される複数本、例えばN本の第31の配線が各々の島状半導体層1110に備える上述の第31の電極31と接続し、かつ、第31の配線を第33の配線と平行に配置する。また、半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN本の第32の配線は各々のメモリセルの上述の第32の電極32と接続し、かつ、同様に半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN本の第35の配線は各々のメモリセルの上述の第35の電極35と接続する。各々の島状半導体層1110に備える上述の第36の電極36は、第36の配線によって全て一つに接続する。
なお、各々の島状半導体層1110に備える上述の第36の電極36は第36の配線によって全て一つに接続しなくてもよく、第36の配線によってメモリセルアレイを2つ以上に分割して接続してもよい。つまり各々の第36の電極を、例えばブロック毎に接続するような構造をとってもよい。
【0059】
図73及び図74は、図11及び図58〜図61で示されるSRAM構造をとるメモリセルアレイの一部分を示す等価回路図であり、メモリセルを構成するトランジスタはNMOSのみで構成される例を示している。
図73は、隣接する2つの島状半導体層1110に配置される1つのSRAM構造のメモリセルの等価回路図を示し、図74は、このメモリセルが複数配置される場合の等価回路をそれぞれ示している。
ゲート電極として第43の電極及び第45の電極を備えるトランジスタをそれぞれ直列に配置した島状半導体層110が2つ隣接して配置され、かつ、これら4個のトランジスタが図73に示されるように互いに接続する。
【0060】
詳しくは、第43の電極(43-2)をゲート電極とするトランジスタの第46の電極(46-2)と第45の電極(45-1)が接続し、第43の電極(43-1)をゲート電極とするトランジスタの第46の電極(46-1)と第45の電極(45-2)が接続する。また、この隣接する2つの島状半導体層1110において、一つの島状半導体層1110の一方の端部に第44の電極(44-1)が接続し、もう一つの島状半導体層1110の一方の端部に第44の電極(44-2)が接続する。この2つの島状半導体層1110において、第44の電極(44-1)及び(44-2)が接続しない他方の端部には共通な電極として第41の電極41が接続する。さらに、2個の高抵抗素子がこれら4個のトランジスタと図73に示されるように接続し、トランジスタと接続しない側の端部には共通な電極として第42の電極42が接続する。
このような島状半導体層1110を複数個、例えば2×M×N個(M、Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつ、これらメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えば2×M本の第44の配線が各々の島状半導体層1110に備える上述の第44の電極(44-1)、(44-2)とそれぞれ接続する。また、半導体基板に平行で、かつ、第44の配線44と交差する方向に配置される複数本、例えばN本の第43の配線は各々のメモリセルの上述の第43の電極(43-1)、(43-2)と接続する。第44の配線と交差する方向に配置される複数本、例えばN本の第41の配線が各々の島状半導体層1110に備える上述の第41の電極41と接続する。なお、第41の配線は各々の島状半導体層1110に備える上述の第41の電極41に全て共通に接続を行ってもよい。各々の高抵抗素子の上述の第42の電極42は第42の配線によって全て一つに接続してもよい。
なお、メモリセルを構成するトランジスタはPMOSのみで構成してもよいし、上述の高抵抗素子に代えて、第43あるいは第45の電極をゲート電極とするトランジスタと反対の型のトランジスタと置き換えてもよい。
【0061】
以下に、選択ゲートトランジスタと選択ゲートトランジスタに隣接するメモリセルおよび隣接するメモリセル同士が不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルおよびメモリセル同士の間隔が約30nm以下と、選択トランジスタとメモリセルおよびメモリセル同士が不純物拡散層を介して接続されている場合に比べて非常に接近した構造の半導体記憶装置の動作原理について述べる。
隣接する素子が十分接近していると、選択ゲートトランジスタのゲートやメモリセルの制御ゲートに印加される閾値以上の電位により形成するチャネルは隣接する素子のチャネルと接続し、全ての素子のゲートに閾値以上の電位が与えられる場合、全ての素子のチャネルは繋がることになる。この状態は選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合とほぼ等価なため、動作原理も選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合と同様である。
また、選択ゲートトランジスタやメモリセルが不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルやメモリセルのゲート電極の間に第三の導電膜が配置された構造の半導体記憶装置の動作原理について述べる。第三の導電膜は各素子の間に位置し、絶縁膜、例えばシリコン酸化膜を介して島状半導体層と接続している。すなわち、第三の導電膜とこの絶縁膜と島状半導体層はMISキャパシタを形成している。第三の導電膜に島状半導体層とこの絶縁膜との界面に反転層が形成するような電位を与えるとチャネルが形成する。形成したチャネルは隣接する素子にとっては各素子を接続する不純物拡散層と同じ働きをする。そのため、第三の導電膜にチャネルを形成し得る電位が与えられている場合、選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。また、第三の導電膜にチャネルを形成し得る電位が与えられていなくても、例えば島状半導体層がP型半導体の場合、電荷蓄積層から電子を引き抜くのは、選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。
【0062】
メモリセルアレイの製造方法における実施の形態
製造例1
この製造例で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタを下部から上部へ加工形成される。
【0063】
このような半導体記憶装置は以下の製造方法により形成することができる。 なお、図82〜図91及び図92〜図101は、それぞれEEPROMのメモリセルアレイを示す図1のA−A’及びB−B’断面図である。
まず、半導体基板であるp型シリコン基板100の表面にマスク層となる第一の絶縁膜として、例えばシリコン窒化膜310を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストR11をマスクとして用いて(図82及び図92)、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜310をエッチングする。
そして、第一の絶縁膜であるシリコン窒化膜310をマスクに用いて、反応性イオンエッチングにより、例えば半導体基板であるp型シリコン基板100を2000〜20000nm程度エッチングして、格子縞状である第一の溝部210を形成する。これにより、半導体基板であるp型シリコン基板100は、柱状をなして、複数の島状半導体層110に分離される。
その後、島状半導体層110の表面を酸化することで第二の絶縁膜となる、例えば熱酸化膜410を10〜100nm形成する(図83及び図93)。島状半導体層110が最小加工寸法で形成されていた場合、熱酸化膜410の形成により島状半導体層110の大きさが小さくなる。つまり、最小加工寸法以下に形成される。
次に、例えば等方性エッチングにより各島状半導体層110周囲の第二の絶縁膜である熱酸化膜410をエッチング除去した後(図84及び図94)、必要に応じて斜めイオン注入を利用して各島状半導体層110の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100keVの注入エネルギー、硼素1×1011〜1×1013/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層110の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代えて、CVD法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層110の表面からの不純物導入に関しては、島状半導体層110の表面を第二の絶縁膜である熱酸化膜410で被覆する前に行ってもよいし、島状半導体層110を形成する前に導入を完了しておいてもよいし、島状半導体層110の不純物濃度分布が同等であれば手段を限定しない。
【0064】
つづいて、第五の絶縁膜として、例えばシリコン酸化膜431を格子縞状である第一の溝部210にCVD法により50〜500nm堆積し、格子縞状である第一の溝部210を所望の深さまでエッチバックし、第五の絶縁膜であるシリコン酸化膜431を所望の深さまで埋め込む。この際、第五の絶縁膜であるシリコン酸化膜431は、第二の絶縁膜である熱酸化膜410をエッチング除去せずに堆積し、所望の深さまでエッチバックを行ってもよい。
その後、例えばCVD法を用いて各島状半導体層110の周囲に、例えば10nm程度のトンネル酸化膜となる第十三の絶縁膜として、例えばシリコン酸化膜481を形成する。この際、トンネル酸化膜はCVD酸化膜に限らず、熱酸化膜又は窒素酸化膜でもよい。
つづいて、第一の導電膜として、例えば多結晶シリコン膜511を50〜200nm程度堆積した後、第一の導電膜である多結晶シリコン膜511を、例えば反応性イオンエッチングによりサイドウオール状に所望の高さだけ残存させる(図85及び図95)。
次に、第五の絶縁膜として、例えばシリコン酸化膜432をCVD法により50〜500nm堆積した後、例えば等方エッチングにより第五の絶縁膜であるシリコン酸化膜432をエッチバックし、先のサイドウオール状に残存させた第一の導電膜である多結晶シリコン膜511が完全に埋没するよう埋め込む。
【0065】
その後、例えば熱酸化法を用いて10nm程度のトンネル酸化膜となる第三の絶縁膜として、シリコン酸化膜422を形成する。第三の絶縁膜であるシリコン酸化膜422は第十三の絶縁膜であるシリコン酸化膜481と同様に熱酸化膜に限らず、CVD酸化膜又は窒素酸化膜でもよく、第十三の絶縁膜であるシリコン酸化膜481と同種の材料でなくてもよい。また、第三の絶縁膜であるシリコン酸化膜422及び第十三の絶縁膜である481の膜厚は任意に設定でき、第三の絶縁膜であるシリコン酸化膜422は第十三の絶縁膜であるシリコン酸化膜481の膜厚より薄くても、厚くでも、同等でもよい。
つづいて、第一の導電膜として、例えば多結晶シリコン膜512を50〜200nm程度堆積した後、第一の導電膜である多結晶シリコン膜512を、例えば反応性イオンエッチングによりサイドウオール状に所望の高さだけ残存させる(図86及び図96)。同様に繰り返すことで、第五の絶縁膜として、例えばシリコン酸化膜433を、第一の導電膜である多結晶シリコン膜512が埋没するよう埋め込み、その後、各島状半導体層110の周囲に10nm程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜423を形成し、その側面に第一の導電膜として、例えば多結晶シリコン膜513を配置させる。同様に第五の絶縁膜として、例えばシリコン酸化膜434を第一の導電膜である多結晶シリコン膜513が埋没するよう埋め込んだ後、各島状半導体層110の周囲に10nm程度のトンネル酸化膜となる第十三の絶縁膜として、例えばシリコン酸化膜484を形成し、その側面に第一の導電膜として、例えば多結晶シリコン膜514を配置させる(図87及び図97)。
【0066】
次いで、等方性エッチングにより第五の絶縁膜であるシリコン酸化膜434、433、432、431を除去し、分割した第一の導電膜である多結晶シリコン膜511〜514および第一の絶縁膜であるシリコン窒化膜310と自己整合で島状半導体層110、半導体基板100に不純物導入を行う。例えば固層気相拡散を用いて710〜724のN型不純物拡散層として砒素1×1018〜1×1021/cm3程度のドーズで形成する。この際、第一の配線層となる不純物拡散層710はイオン注入法などにより不純物濃度の調整を行ってもよい(図88及び図98)。例えば、0〜7°程度傾斜した方向から5〜100keVの注入エネルギー、燐を1×1013〜1×1015/cm2程度のドーズが挙げられる。その後、熱処理を施すことにより不純物拡散層710〜724を拡散させ島状半導体層110のp型領域を電気的にフローティング状態とする(図89及び図99)。第一の配線層となる不純物拡散層710の濃度分布は半導体基板となる、例えばp型シリコン基板100に向かって緩やかな勾配を保つことが好ましい。また、第一の導電膜である多結晶シリコン膜511〜514の不純物の導入は、第一の導電膜である多結晶シリコン膜510の成膜時に行ってもよいし、島状半導体層110に不純物導入を行う際に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【0067】
その後、第十一の絶縁膜として、例えばシリコン酸化膜471をCVD法により50〜500nm堆積し、異方性エッチングおよび等方性エッチングにより第一の導電膜である多結晶シリコン膜511の側部を埋設するように第十一の絶縁膜であるシリコン酸化膜471を埋めこむ。
次いで、第十二の絶縁膜として、例えばシリコン窒化膜340を5〜50nm堆積し、サイドウオールを形成する(図90及び図100)。
つづいて、第一の導電膜である多結晶シリコン膜511の側部を露出する程度に第十一の絶縁膜であるシリコン酸化膜471をエッチバックして、第二の導電膜として、例えば多結晶シリコン膜521を15〜150nm堆積する。
その後、第二の導電膜である多結晶シリコン膜521をエッチバックし、第二の導電膜である多結晶シリコン膜521と自己整合で第十一の絶縁膜であるシリコン酸化膜471及び半導体基板であるp型シリコン基板100を、例えば異方性エッチングにより第二の溝部220を形成し、不純物拡散層710を分離する。つまり、第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。
つづいて、第一の導電膜である多結晶シリコン膜511と接触しうる程度に、第二の導電膜である多結晶シリコン膜521をエッチバックし、選択ゲートとする。その際、島状半導体層110の間隔を、図1のA―A’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【0068】
その後、第八の絶縁膜として、例えばシリコン酸化膜462をCVD法により50〜500nm堆積し、異方性エッチングおよび等方性エッチングにより少なくとも第二の導電膜である多結晶シリコン膜521が埋没するように第八の絶縁膜であるシリコン酸化膜462を埋めこみ、等方性エッチングにより第十二の絶縁膜であるシリコン窒化膜340のサイドウオールを除去し、露出した第一の導電膜である多結晶シリコン膜512〜514の表面に層間絶縁膜612を形成する。この層間絶縁膜612は、例えばONO膜とする。具体的には熱酸化法により多結晶シリコン膜表面に5〜10nmのシリコン酸化膜と、CVD法により5〜10nmのシリコン窒化膜と、5〜10nmのシリコン酸化膜を順次堆積する。
つづいて、同様に第二の導電膜として、例えば多結晶シリコン膜522を15〜150nm堆積し、エッチバックすることで、第一の導電膜である多結晶シリコン膜512の側部に層間絶縁膜612を介して第二の導電膜である多結晶シリコン膜522を配置させる。このとき、図1のA―A’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
その後、第八の絶縁膜として、例えばシリコン酸化膜463をCVD法により50〜500nm堆積し、異方性エッチングおよび等方性エッチングにより少なくとも第二の導電膜である多結晶シリコン膜522が埋没するように第八の絶縁膜であるシリコン酸化膜463を埋めこみ、同様に繰り返すことで第一の導電膜である多結晶シリコン膜513の側部に層間絶縁膜613を介して第二の導電膜である多結晶シリコン膜523を配置させる。最上段第一の導電膜である多結晶シリコン膜514においては最下段第一の導電膜である多結晶シリコン膜511と同様に第一の導電膜である多結晶シリコン膜514と接触しうる程度に、第二の導電膜である多結晶シリコン膜524をエッチバックする。第二の導電膜である多結晶シリコン膜524の上層に第十の絶縁膜となる、例えばシリコン酸化膜465を100〜500nm堆積し、エッチバックもしくはCMP法などにより不純物拡散層724を備える島状半導体層110の上部を露出させ、第四の配線層を第二もしくは第三の配線層と方向が交差するよう島状半導体層110の上部と接続する。
次いで、公知の技術により層間絶縁膜を形成し、コンタクトホールおよびメタル配線を形成する(図91及び図101)。
【0069】
これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
また、各々のメモリセルの活性領域を半導体基板に対してフローテイング状態とすることにより、基板からのバックバイアス効果がなくなり、読み出し動作の際、直列に接続された両端に位置するメモリセルの閾値の変動がなくなる。
さらに、活性領域面である島状半導体層110の側面を酸化し、該酸化膜410を除去し、柱状に加工された島状半導体層110を最小加工寸法以下で形成することにより、メモリセルの占有面積を増加させずに浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比を増大させることが可能となり、メモリセルの書き込み、消去が容易になる。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が0Vであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
この製造例では第一の絶縁膜であるシリコン窒化膜310、第十二の絶縁膜であるシリコン窒化膜340のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
【0070】
本発明で用いている絶縁膜は、酸化膜及び窒化膜に限らなくてもよいし、第二の溝部220に埋めこむ絶縁膜のように、酸化膜及び窒化膜を入れ替えても差し支えないところは入れ替えてもよい。
なお、この製造例は、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合には、フォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【0071】
製造例2
この製造例で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的に共通とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタを下部から上部へと加工形成される。
【0072】
このような半導体記憶装置は以下の製造方法により形成することができる。 なお、図102〜図115及び図116〜図129は、それぞれEEPROMのメモリセルアレイを示す図1のA−A’及びB−B’断面図である。
まず、半導体基板となる、例えばp型シリコン基板100の表面にマスク層となる第一の絶縁膜として、例えばシリコン窒化膜310を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストR11をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜310をエッチングし、つづいて反応性イオンエッチングにより、例えばp型シリコン基板100を100〜5000nm程度エッチングして、B−B’方向に沿って格子縞状の第一の溝部210を形成する(図102及び図116)。p型シリコン基板100をエッチングする際は、レジストR11を除去し、第一の絶縁膜であるシリコン窒化膜310をマスクに用いてエッチングしてもよい。
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストR12をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜310をエッチングし、A―A’方向に沿って格子縞状の溝211を形成する(図103及び図117)。
次いで、反応性イオンエッチングによりp型シリコン基板100を2000〜20000nm程度エッチングして、格子縞状の溝212を形成する(図104及び図118)。これにより半導体基板であるp型シリコン基板100は、柱状をなして、複数の島状半導体層110に分離される。この際B−B’に沿う方向の格子縞状の溝212は、A―A’に沿う方向の格子縞状の溝212よりも深くなるよう形成する。
【0073】
次に、製造例1と同様に、各島状半導体層110の側壁にチャネルイオン注入を行う。この不純物導入の方法及び導入時期は製造例1と同様に限定されない。
つづいて、島状半導体層110の表面を、例えば酸化することで第二の絶縁膜として熱酸化膜410を10〜100nm形成する。島状半導体層110が最小加工寸法で形成されていた場合、熱酸化膜410の形成により島状半導体層110の大きさが小さくなる。つまり、最小加工寸法以下に形成される。その後、第五の絶縁膜として、例えばシリコン酸化膜431を格子縞状の溝212にCVD法により50〜500nm堆積する。A―A’に沿う方向の格子縞状の溝212よりも同等又は深くに第五の絶縁膜であるシリコン酸化膜431を埋めこんだ後、島状半導体層110の分離部下底に対して不純物導入を行う(図105及び図119)。例えばイオン注入法により、0〜7°程度傾斜した方向から5〜100keVの注入エネルギーで、砒素1×1013〜1×1016/cm2程度のドーズを行う。その後、熱処理を施すことにより先に導入した不純物を拡散させ、不純物拡散層710を形成する。この不純物拡散層710はその後に特別な分離工程を必要とせず、そのまま第一の配線層として形成される。
その後、例えば熱酸化法を用いて各島状半導体層110の周囲に、例えば10nm程度のトンネル酸化膜となる第十三の絶縁膜としてシリコン酸化膜481を形成する(図106及び図120)。この際、トンネル酸化膜は熱酸化膜に限らず、CVD酸化膜又は窒素酸化膜でもよい。
つづいて、第一の導電膜として、例えば多結晶シリコン膜511を50〜200nm程度堆積した後、第一の導電膜である多結晶シリコン膜511を、例えば反応性イオンエッチングによりサイドウオール状に所望の高さだけ残存させる(図107及び図121)。その際、島状半導体層110の間隔を、図1のA―A’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【0074】
次いで、例えば熱酸化法を用いて各島状半導体層110の周囲及び第一の導電膜である多結晶シリコン膜511の周囲に、第七の絶縁膜として、例えばシリコン酸化膜451を10〜30nm程度形成し、その後、第五の絶縁膜として、例えばシリコン酸化膜432をCVD法により50〜500nm堆積し(図108及び図122)、先のサイドウオール状に残存させた第一の導電膜である多結晶シリコン膜511が完全に埋没するよう埋め込む(図109及び図123)。この際、第一の導電膜である多結晶シリコン膜511の上端部における第五の絶縁膜であるシリコン酸化膜432の膜厚は20〜30nm以下となるように設定する。
その後、例えば熱酸化法を用いて、10nm程度のトンネル酸化膜となる第三の絶縁膜としてシリコン酸化膜422を形成する。この際、第十三の絶縁膜であるシリコン酸化膜481と同様、熱酸化膜に限らず、CVD酸化膜又は窒素酸化膜でもよく、第十三の絶縁膜であるシリコン酸化膜481と同種の材料でなくてもよい。第三の絶縁膜であるシリコン酸化膜422及び第十三の絶縁膜であるシリコン酸化膜481の膜厚は任意に設定でき、第三の絶縁膜であるシリコン酸化膜422は、第十三の絶縁膜であるシリコン酸化膜481の膜厚より薄くしてもよいし、厚くしてもよいし、同等であってもよい。なお、第七の絶縁膜であるシリコン酸化膜451は形成しなくてもよいが、その際、第三の絶縁膜であるシリコン酸化膜422については第四の絶縁膜であるシリコン酸化膜432と接する付近での膜厚の不均一性が危惧されるため、予め第七の絶縁膜であるシリコン酸化膜451を形成させておくことが望ましい。
【0075】
つづいて、第一の導電膜として、例えば多結晶シリコン膜512を50〜200nm程度堆積した後、第一の導電膜である多結晶シリコン膜512を、例えば反応性イオンエッチングによりサイドウオール状に所望の高さだけ残存させる。
その後、層間絶縁膜612を形成する(図110及び図124)。この層間絶縁膜612は、例えばONO膜とする。ONO膜は、製造例1と同様に形成することができる。
つづいて、第二の導電膜として、例えば多結晶シリコン膜522を15〜150nm堆積し、エッチバックすることで、第一の導電膜である多結晶シリコン膜512の側部に層間絶縁膜612を介して第二の導電膜である多結晶シリコン膜522を配置させる(図111及び図125)。このとき、図1のA―A’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
次いで、例えば熱酸化法を用いて各島状半導体層110の周囲及び第二の導電膜である多結晶シリコン膜522の周囲に、第七の絶縁膜として、例えばシリコン酸化膜452を10〜30nm程度形成し、その後、第五の絶縁膜として、例えばシリコン酸化膜433をCVD法により50〜500nm堆積する(図112及び図126)。同様に繰り返すことで第三の配線層の上、20〜30nm以下の位置に、トンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜423を各島状半導体層110の表面で形成し、その側部に第一の導電膜となる多結晶シリコン膜513を配置させ、かつ第二の導電膜となる多結晶シリコン膜523を、層間絶縁膜613を介して第一の導電膜である多結晶シリコン膜513の側部に配置させる。
【0076】
つづいて、例えば熱酸化法を用いて各島状半導体層110の周囲及び第二の導電膜である多結晶シリコン膜523の周囲に、第七の絶縁膜としてシリコン酸化膜453を10〜30nm程度形成し、その後、第五の絶縁膜として、例えばシリコン酸化膜434をCVD法により50〜500nm堆積し(図113及び図127)、エッチバックする。この際、第二の導電膜である多結晶シリコン膜523の上端における、第五の絶縁膜であるシリコン酸化膜434の膜厚は20〜30nm以下にする。
その後、トンネル酸化膜となる第十三の絶縁膜としてシリコン酸化膜484を各島状半導体層110の表面で形成し、その側部に第一の導電膜となる多結晶シリコン膜514を配置させる。第一の導電膜となる多結晶シリコン膜514の上層に第五の絶縁膜として、例えばシリコン酸化膜435をCVD法により50〜500nm堆積し(図114及び図128)、エッチバックもしくはCMP法などにより島状半導体層110の上部を露出させ、そこへ不純物導入を行い、熱処理により不純物拡散層724を形成する。不純物導入に関しては、例えばイオン注入法による砒素のドーピングや、またCVD法により砒素を含む酸化膜を堆積し、その酸化膜からの砒素拡散を利用してもよい。
つづいて、第四の配線層を第二もしくは第三の配線層と方向が交差するよう島状半導体層110の上部と接続する(図115及び図129)。
その後、公知の技術により層間絶縁膜を形成し、コンタクトホールおよびメタル配線を形成する。
【0077】
この製造例によっても、製造例1と同様の効果が得られる。さらに製造工程が少なくなり、島状半導体層の必要な高さを小さくすることができプロセスばらつきが抑制される。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
また、各々のメモリセルの活性領域を半導体基板に対してフローテイング状態とすることにより、基板からのバックバイアス効果がなくなり、読み出し動作の際、直列に接続された両端に位置するメモリセルの閾値の変動がなくなる。
さらに、活性領域面である島状半導体層110の側面を酸化し、該酸化膜410を除去し、柱状に加工された島状半導体層110を最小加工寸法以下で形成することにより、メモリセルの占有面積を増加させずに浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比を増大させることが可能となり、メモリセルの書き込み,消去が容易になる。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することで、メモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が0Vであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【0078】
この製造例では、第一の絶縁膜であるシリコン窒化膜310、第十二の絶縁膜であるシリコン窒化膜340のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
また、本発明で用いている絶縁膜は酸化膜及び窒化膜でなくてもよく、第二の溝部220に埋めこむ絶縁膜のように酸化膜及び窒化膜を入れ替えても差し支えないところは入れ替えてもよい。
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合には、フォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、第七の絶縁膜であるシリコン酸化膜452〜453は先に述べた第七の絶縁膜であるシリコン酸化膜451と同様の理由により形成しなくてもよいが、第三の絶縁膜であるシリコン酸化膜423及び第十三の絶縁膜であるシリコン酸化膜484の膜厚均一性向上のために形成させておくことが望ましい。
【0079】
さらに、この製造例では、ある段のメモリセルあるいは制御ゲートが完全に完成してから上段のメモリセルあるいは制御ゲートの形成を開始しているが、製造例1と同様、予めトンネル酸化膜と浮遊ゲートを全段分形成し、その後各段ごとに第二の配線層あるいは層間絶縁膜と第三の配線層を形成してもよい。より具体的には、第一の導電膜である多結晶シリコン膜511〜514を形成する際(図85〜図87及び図95〜図97)、各第一の導電膜である多結晶シリコン膜511〜514のスペースの間隔が20〜30nm以下となるように設定し、不純物拡散層721、722、723、724を導入しない(図88及び図98)こと以外は製造例1と同様に行うことができる。
第一の配線層の形成方法も、製造例1と同様、第二の導電膜である多結晶シリコン膜521と自己整合で半導体基板であるp型シリコン基板100に第二の溝部220を形成し(図101)、第一の配線層の分離部を形成してもよい。
【0080】
製造例3
この製造例で形成する半導体記憶装置は、酸化膜が挿入された半導体基板、例えばSOI基板の酸化膜上の半導体部を、柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的に共通とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタを下部から上部へと加工形成される。
【0081】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図130〜図136及び図137〜図143は、EEPROMのメモリセルアレイを示す図1のA−A′線およびB−B′線断面図である。
基板としてSOI基板101を用い、その表面にマスク層となる第一の絶縁膜として、例えばシリコン窒化膜310を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストR11をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜310をエッチングし、つづいて反応性イオンエッチングによりSOI基板101表面を10〜5000nmエッチングして、B−B’方向に沿って格子縞状の第一の溝部210を形成する(図130及び図137)。SOI基板101をエッチングする際はレジストR11を除去し、第一の絶縁膜であるシリコン窒化膜310をマスクに用いてエッチングしてもよい。
【0082】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストR12をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜310をエッチングし、A―A’方向に沿って格子縞状の溝211を形成する(図131及び図138)。
次いで、反応性イオンエッチングによりSOI基板101を2000〜20000nm程度エッチングして、格子縞状の溝212を形成する(図132及び図139)。これによりSOI基板101表面のp型シリコン部は、柱状をなして複数の島状半導体層110に分離される。この際B−B’に沿う方向には島状半導体層110の分離部にSOI基板101の絶縁層部を露出させ、A―A’に沿う方向にはSOI基板101表面のp型シリコン部が残存するようにする。
次に、製造例1と同様に、各島状半導体層110の側壁にチャネルイオン注入を行う。この不純物導入の方法及び導入時期は、製造例1と同様に限定されない。
つづいて、島状半導体層110の表面を、例えば酸化することで第二の絶縁膜として、例えば熱酸化膜410を10〜100nm形成する。この時、島状半導体層110が最小加工寸法で形成されていた場合、熱酸化膜410の形成により島状半導体層110の大きさが小さくなる。つまり、最小加工寸法以下に形成される。このように第二の絶縁膜である熱酸化膜410を形成した後、島状半導体層110の分離部のA―A’に沿う方向に残存するSOI基板101表面のp型シリコン部に対して第二の絶縁膜である熱酸化膜410越しに不純物導入を行う(図133及び図140)。例えばイオン注入法により、0〜7°程度傾斜した方向から5〜100keVの注入エネルギーで、砒素1×1013〜1×1016/cm2程度のドーズを行う。その後、熱処理を施すことにより先に導入した不純物を拡散させ、不純物拡散層710を形成する(図134及び図141)。この不純物拡散層710は、その後に特別な分離工程を必要とせず、そのまま第一の配線層として形成される。
【0083】
次いで、第五の絶縁膜として、例えばシリコン酸化膜431を格子縞状の溝212にCVD法により50〜500nm堆積する。格子縞状の溝212の所望の深さまで第五の絶縁膜であるシリコン酸化膜431を埋めこんだ後、例えばCVD法を用いて各島状半導体層110の周囲に、例えば10nm程度のトンネル酸化膜となる第十三の絶縁膜としてシリコン酸化膜481を形成する(図135及び図142)。この際、トンネル酸化膜はCVD酸化膜に限らず、熱酸化膜もしくは窒素酸化膜でもよい。
以降の工程は、製造例2(図107〜図115及び図121〜図129)に準じて行うことができる。
【0084】
この製造例によっても、製造例2と同様の効果が得られ、さらに、第一の配線層となる不純物拡散層710の接合容量が抑制される。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
また、各々のメモリセルの活性領域を半導体基板に対してフローテイング状態とすることにより、基板からのバックバイアス効果がなくなり、読み出し動作の際、直列に接続された両端に位置するメモリセルの閾値の変動がなくなる。
さらに、活性領域面である島状半導体層110の側面を酸化し、該酸化膜410を除去し、柱状に加工された島状半導体層110を最小加工寸法以下で形成することにより、メモリセルの占有面積を増加させずに浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比を増大させることが可能となり、メモリセルの書き込み、消去が容易になる。
【0085】
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が0Vであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
この製造例では、第一の絶縁膜であるシリコン窒化膜310、第十二の絶縁膜であるシリコン窒化膜340のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
本発明で用いている絶縁膜は、酸化膜及び窒化膜に限らなくてもよいし、第二の溝部220に埋めこむ絶縁膜のように酸化膜及び窒化膜を入れ替えても差し支えないところは入れ替えてもよい。
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合には、フォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【0086】
製造例4
この製造例で形成する半導体記憶装置は、製造例1において、第十三の絶縁膜であるゲート酸化膜481、484及び第三の絶縁膜であるトンネル酸化膜422、423を島状半導体層110の熱酸化で形成する際、図145及び図147に示すように上部のメモリセル及び選択ゲートになる程、島状半導体層110の径が減少する。
例えば、第十三の絶縁膜であるゲート酸化膜481を島状半導体層110の熱酸化で形成した場合、島状半導体層110の側面は第十三の絶縁膜であるシリコン酸化膜481となって消費されており、第五の絶縁膜であるシリコン酸化膜除去時に第一の導電膜である多結晶シリコン膜511に覆われない領域の第十三の絶縁膜であるシリコン酸化膜481は除去される。よって、図144及び図146に示すように、島状半導体層110上部の径の減少が起こる。上の段のメモリセル及び選択ゲートはこの径の減少した島状半導体層110に形成していくことから、メモリセル及び選択ゲートは上部になる程島状半導体層110の径が減少した形状となる。
また、図145及び図147のように、半導体基板100に対して垂直な方向に直列にメモリセルを配置できる構造であるならば島状110の形状は特に限定されない。
【0087】
製造例5
この製造例で形成する半導体記憶装置は、半導体基板を例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として積層絶縁膜を複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタを下部から上部へと加工形成される。
【0088】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図148及び図149は、それぞれEEPROMのメモリセルアレイを示す図9のA−A’及びB−B’断面図である。
この製造例では、製造例1に対し、第三の絶縁膜であるシリコン酸化膜422、423を形成せず、かわりに積層絶縁膜622、623をそれぞれ形成し、また、第二の導電膜である多結晶シリコン521〜524を形成せず、図9のA−A’線方向に対して第一の導電膜である多結晶シリコン511〜514がそれぞれ連続するように堆積膜厚及びエッチング量を調整し、かつ第一の配線層を分離するための第二の溝220が第一の導電膜である多結晶シリコン511に対して自己整合で異方性エッチングする(図148及び図149)。
また、第一の導電膜である多結晶シリコン膜511〜514の不純物の導入は、多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【0089】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が0Vであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【0090】
製造例6
この製造例で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にゲート酸化膜を複数形成し、電荷蓄積層としてMISキャパシタとなるゲート及び選択ゲートを形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部から順にトランジスタ、MISキャパシタ、トランジスタ、MISキャパシタを配置し、且つ、トランジスタのゲート絶縁膜厚がMISキャパシタのゲート絶縁膜厚と等しい構造である。
【0091】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図150〜図151及び図152〜図153は、DRAMのメモリセルアレイを示す図10のA−A’線およびB−B’線断面図である。
この製造例では、製造例1に対し、不純物拡散層710を形成せず、また第二の導電膜である多結晶シリコン521〜524を形成せず、図9のA−A’線方向に対して第一の導電膜である多結晶シリコン511〜514がそれぞれ連続するよう形成し、かつ、島状半導体層110に形成する不純物拡散層726、727を、図150及び図152に示すように分布させることにより実現する。
なお、図150及び図152に対し、島状半導体層110の上部から順にトランジスタ、MISキャパシタ、MISキャパシタ、トランジスタを配置する場合は、不純物拡散層710を形成し、図10のB−B′線方向について不純物拡散層を分離するための第二の溝220を形成し、かつ、島状半導体層110に形成する不純物拡散層726、727を、図151及び図153に示すように分布させることにより実現する。
この製造例では、一つのトランジスタと一つのMISキャパシタによって構成されるメモリセルが各島状半導体層110に二つ配置される場合の例を示したが、各島状半導体層110にメモリセルを一つ配置してもよいし、三つ以上配置してもよい。また、第一の導電膜である多結晶シリコン膜511〜514の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【0092】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【0093】
製造例7
この製造例で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、各々のトランジスタを下部から上部へと加工形成する。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図154及び図155は、EEPROMのメモリセルアレイを示す図1のA−A’線およびB−B’線断面図である。
【0094】
この製造例では、製造例1に対し、第十三の絶縁膜であるシリコン酸化膜481及び484を形成せず、かわりに第三の絶縁膜であるシリコン酸化膜422、423と等しい膜厚である第三の絶縁膜であるシリコン酸化膜421及び424をそれぞれ形成することにより実現する(図154及び図155)。
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【0095】
製造例8
この製造例で形成する半導体記憶装置は、酸化膜が挿入された半導体基板、例えばSOI基板の半導体部上に島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタを下部から上部へと加工形成される。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図156及び図157は、EEPROMのメモリセルアレイを示す図1のA−A’線およびB−B’線断面図である。
【0096】
この製造例では、製造例1に対し、半導体基板100を用いず、かわりに酸化膜が挿入された半導体基板、例えばSOI基板101を用いることにより実現する(図156及び図157)。
この製造例によっても、製造例1と同様の効果が得られる。さらに、第一の配線層となる不純物拡散層710の接合容量が抑制もしくは除外される。
また、基板としてSOI基板を用いることは、本発明における全ての製造例において適応できる。
【0097】
製造例9
半導体基板100と島状半導体層110が不純物拡散層によって分離されず、不純物拡散層と半導体基板100もしくは島状半導体層110の接合に存在する空乏層により電気的に分離する半導体記憶装置の製造方法を以下に示す。なお、図158及び図159は、EEPROMのメモリセルアレイを示す図1のA−A’線およびB−B’線断面図である。
図158及び図159においては、島状半導体層110と半導体基板100とが構造上接続している状態であるが、この製造例では、例えば読み出し又は消去時に第一の配線層である不純物拡散層710に与えられる電位と島状半導体層110または半導体基板100に与えられる電位との電位差により、第一の配線層である不純物拡散層710と島状半導体層110または半導体基板100とで形成するPN接合の島状半導体層110または半導体基板100側に形成される空乏層により島状半導体層110と半導体基板100とが電気的に分離される。
つまり、島状半導体層110または半導体基板100側に形成される空乏層の幅をWとした時、図158及び図159に示した第一の配線層である不純物拡散層710のスペースSa1もしくはSb1の少なくともどちらか一方がWの2倍以下であれば電気的に分離される。N型半導体層である不純物拡散層721〜723も第一の配線層である不純物拡散層710と同様にSa2もしくはSb2、Sa3もしくはSb3、Sa4もしくはSb4のそれぞれの少なくともどちらか一方がWの2倍以下であれば、各トランジスタの活性領域が電気的に分離される。
また、読み出し時および消去時に上記の状態でもよいし、消去時にのみ上記の状態でもよい。書き込み時に上記の状態になってもよい。種々組み合わせて上記の状態としてもよい。
この製造例は、本発明の半導体記憶装置のどの形態に適用してもよい。
【0098】
製造例10
この製造例10で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、メモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造で、各々のトランジスタを下部から上部へと加工形成される。
【0099】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図160及び図161は、EEPROMのメモリセルアレイを示す図1のA−A’線およびB−B’線断面図である。
この製造例では、第一の導電膜である多結晶シリコン513、514及び第三の絶縁膜であるシリコン酸化膜423、第十三の絶縁膜であるシリコン酸化膜484を形成せず、不純物拡散層710を分離した後、第一の導電膜である多結晶シリコン511の側部に層間絶縁膜612を介して第二の導電膜である多結晶シリコン521を配置し、同様に第一の導電膜である多結晶シリコン512の側部に層間絶縁膜613を介して第二の導電膜である多結晶シリコン522を配置すること以外は、製造例1と同様に行うことにより、島状半導体層にメモリ・トランジスタを2個配置する、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図160及び図161)。
【0100】
製造例11
この製造例で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続し、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい構造であり、各々のメモリ・トランジスタの活性領域に電位を伝達すべく各々のトランジスタの間に伝達ゲートを配置する。
【0101】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図162及び図163は、EEPROMのメモリセルアレイを示す図1のA−A’線およびB−B’線断面図である。
この製造例では、第二の導電膜である多結晶シリコン膜521、522、523、524を形成させた後、第三の導電膜である多結晶シリコン膜530によるゲート電極の形成を行う工程が追加されたこと以外は、製造例1と同様に行うことができる。
つまり、第二の導電膜である多結晶シリコン膜521、522、523、524を形成させた後、第一の導電膜である多結晶シリコン膜521と522の間の島状半導体層110が露出し得る程度に第五の絶縁膜であるシリコン酸化膜424〜422、層間絶縁膜612、613を等方性エッチングにより除去する。その後、例えば熱酸化膜法を用いて第十六の絶縁膜である酸化膜400を選択ゲートおよびメモリセル間の島状半導体層110表面および第一、第二の導電膜である多結晶シリコン膜511、512、513、514、521、522、523、524の露出部に形成し、第三の導電膜である多結晶シリコン膜530を全面に堆積する。
【0102】
次いで、第二の導電膜である多結晶シリコン膜523と524のスペース部が露出しない程度に第三の導電膜である多結晶シリコン膜530を異方性エッチングによりエッチバックする。
その後は、製造例1と同様に行い、半導体記憶装置を完成させる(図162及び図163)。
【0103】
製造例12
第一の配線層の方向と第四の配線層の方向が平行である構造を得るための具体的な製造例を以下示す。なお、図164及び図165は、EEPROMのメモリセルアレイを示す図1のA−A’線およびB−B’線断面図である。
この製造例は、不純物拡散層710を分離するための第二の溝220を第一の導電膜である多結晶シリコン511に対して自己整合的に形成せず、例えば公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、反応性イオンエッチングにより図1のA−A’線方向に不純物拡散層710が分離されるように第二の溝部220を形成すること以外は、製造例1と同じである。これにより、第一の配線層と第四の配線層が平行である第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図164及び図165)。
【0104】
また、第一の導電膜である多結晶シリコン膜511〜514および第二の導電膜である多結晶シリコン膜521〜524の不純物の導入は、多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が0Vであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【0105】
製造例13
第一の配線層がメモリアレイに対し電気的に共通である構造を得るための具体的な製造例を示す。なお、図166及び図167は、EEPROMのメモリセルアレイを示す図1のA−A’線およびB−B’線断面図である。
この製造例では、半導体基板100に第二の溝部220を形成せず、製造例1からこれに関わる工程を省略したのと同じである。
これにより、少なくともアレイ内の第一の配線層が分割されずに共通となり、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図166及び図167)。
【0106】
製造例14
島状半導体層を形成する手法において、第四の配線層840と接続される半導体層110の上端部に位置する不純物拡散層724の分布領域を、島状半導体層110の上端部に配置される選択ゲート・トランジスタのゲート長を短くしないまま半導体基板に対し垂直な方向に大きくする場合の具体的な製造工程例を示す。なお、図168及び図169は、EEPROMのメモリセルアレイを示す図1のA−A’線およびB−B’線断面図である。
この製造例では、製造例1において、第四の配線層840と接続される半導体層724が高くなるよう形成することにより実現する(図168及び図169)。このとき、第十の絶縁膜であるシリコン酸化膜465の膜厚を厚く設定でき、第二の導電膜である多結晶シリコン膜524と第四の配線層840との絶縁性が向上する。あるいは不純物拡散層724を露出させる際、露出面積を大きく設定できるため、不純物拡散層724と第四の配線層840との接触抵抗が減少する。
【0107】
製造例15
島状半導体層を形成する手法においてトランジスタのゲートの垂直な方向の長さが互いに異なる場合の具体的な製造例を示す。なお、図170〜図171及び図712〜図173は、EEPROMのメモリセルアレイを示す図1のA−A’線およびB−B’線断面図である。
メモリセルのゲートもしくは選択ゲートとなる第一の導電膜である多結晶シリコン膜511〜514は、半導体基板100に対して垂直な方向においては、図170及び図172に示すように、選択ゲート長が異なっていてもよい。
また、図171及び図173に示すように、第一の導電膜である多結晶シリコン膜512、513のメモリセルのゲート長が異なっていても、第一の導電膜である多結晶シリコン膜511〜514の垂直な方向の長さが同じ長さでなくてもよい。
【0108】
製造例16
この製造例で形成する半導体記憶装置は、半導体基板を加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続し、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい構造で、島状半導体層の形状が円柱状ではなく、各々のトランジスタを下部から上部へと加工形成される。
【0109】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図174〜図175及び図176〜図177は、EEPROMのメモリセルアレイを示す図1のA−A’線およびB−B’線断面図である。
反応性イオンエッチングにより島状半導体層110を形成する際、島状半導体層110の上端部と下端部の外形が異なった場合、図174及び図176に示すようになる。
また、島状半導体層110の上端部と下端部の水平方向の位置がずれた場合、図175及び図177に示すようになる。
例えば、上面からの島状半導体層110の形が円形を呈している場合、前者は円錐形を呈しており、後者は斜め円柱を呈している構造となる。また、半導体基板100に対して垂直な方向に直列にメモリセルを配置できる構造であるならば、島状半導体層110の形状は特に限定しない。
【0110】
製造例17
島状半導体層を形成する手法において、島状半導体層110の底部の形状についての具体的な製造例を示す。なお、図178〜図181及び図182〜図185は、EEPROMのメモリセルアレイを示す図1のA−A’線およびB−B’線断面図である。
格子縞状の第一の溝部210の底部形状は、図180及び図184、図181及び図185に示すような直線状の傾斜構造を呈してもよい。
また、格子縞状の第一の溝部210の底部形状は、図178及び図182、図179及び図183に示すように、丸みを帯びた傾斜構造を呈してもよい。
ここで、第一の導電膜となる多結晶シリコン膜511の下端部が第一の溝部210の底部の傾斜部に差しかかっても差しかからなくてもよい。
【0111】
製造例18
島状半導体層を形成した後各々のトランジスタを下部から上部へと加工形成する手法において、浮遊ゲートの側面及び上面を層間絶縁膜を介して制御ゲートが被覆される構造を得るための具体的な製造例を示す。なお、図186及び図187は、EEPROMのメモリセルアレイを示す図1のA−A’線およびB−B’線断面図である。
この製造例では、製造例1に対し、第二の導電膜となる多結晶シリコン膜522及び523を堆積後、それぞれ第一の導電膜である多結晶シリコン512、513の上端部まで、例えば等方性エッチングによりエッチバックすることにより実現する(図186及び図187)。
これにより、第一の導電膜である多結晶シリコン膜512においては層間容量膜612を介して第二の導電膜である多結晶シリコン膜522と接する面積が増大し、第一の導電膜である多結晶シリコン膜513においては層間容量膜613を介して第二の導電膜である多結晶シリコン膜523と接する面積が増大するため、それぞれのメモリセルにおけるカップリングレシオが向上する。
【0112】
製造例19
島状半導体層を形成した後各々のトランジスタを下部から上部へと加工形成する手法において、第一、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造例を示す。なお、図188〜図193は、EEPROMのメモリセルアレイを示す図8のH―H’線、I1−I1’線、I2−I2’線、I3−I3’線、I4−I4’線、I5−I5’線断面図であり、これらは埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設されたとが電気的に結合する部位921、932、933、934、910がそれぞれ確認できる位置での断面図を示している。
【0113】
配線層引き出し部における埋設される各々の第一及び第二、第三の配線層を図188〜図193のように、階段状に配置し、各々の配線層の端部から所望の配線層以外の配線層と交わらないように第一及び第二、第三のコンタクト921、932、933、934、910を開口した後、第十五の絶縁膜として、例えばシリコン酸化膜492を10〜100nm堆積し、つづいて堆積膜厚分程度エッチバックすることにより、配線層引き出し部に形成したコンタクトの内壁に第十五の絶縁膜であるシリコン酸化膜492のサイドウオールを形成し、その後、メタルあるいは導電膜をコンタクト部に埋め込むことにより、第一の配線層及び第二、第三の各配線層を半導体装置上面へ引き出す。
なお、第一及び第二、第三のコンタクト921、932、933、934、910を形成せず、例えば導電膜を半導体装置上面へ引き出すような配置を行うことにより同様の効果を得るようにしてもよい。
【0114】
また、配線層引き出し部に形成したコンタクトの内壁に第十五の絶縁膜であるシリコン酸化膜492のサイドウオールを形成しなくてもよい。配線層引き出し部に形成したコンタクトの内壁に第十五の絶縁膜であるシリコン酸化膜492のサイドウオールを形成する際は、第十五の絶縁膜であるシリコン酸化膜492はシリコン酸化膜に限らず、シリコン窒化膜でもよく、絶縁膜であれば限定されない。
配線層を引き出すためのコンタクトは、図188〜図193に示すように、隣接するA―A’方向に連続するメモリセルの配線層引き出し部に共通して形成してもよいし、各々の配線層引き出し部に形成してもよい。
以上の方法により第一の配線層及び第二、第三の配線層を半導体上面へ引き出すことは、本発明における全ての実施例において適応できる。
【0115】
実施例20
島状半導体層を形成した後各々のトランジスタを下部から上部へと加工形成する際、島状半導体層110に被覆される多結晶シリコン膜の形状についての具体的な製造例を示す。なお、図194〜図195及び図196〜図197は、EEPROMのメモリセルアレイを示す図1のA−A’線およびB−B’線断面図である。
島状半導体層110に被覆される第一の導電膜である多結晶シリコン膜510は、図194及び図196、図195及び図197に示すように、第一の溝部210の底部形状に沿って均一に堆積された構造を呈してもよい。また、第一の溝部210の底部形状によっては、部分的に不均一に堆積された構造を呈していてもよい。
【0116】
製造例21
島状半導体層を形成した後各々のトランジスタを下部から上部へと加工形成する際、島状半導体層110の形成後、第一の絶縁膜であるシリコン窒化膜310の形状についての具体的な製造例を示す。なお、図198〜図199及び図200〜図201は、EEPROMのメモリセルアレイを示す図1のA−A’線およびB−B’線断面図である。
製造例1(図82及び図92)において、公知のフォトリソグラフィ技術によりパターンニングされたレジストR1をマスクとして用いて、反応性イオンエッチングによりマスク層310をエッチングし、マスク層310を用いて反応性イオンエッチングによりp型半導体基板100を2000〜20000nmエッチングして格子縞状の第一の溝部210を形成する際、マスク層310は島状半導体層110の外形より小さくても(図198及び図200)、大きくても(図199及び図201)よく、マスク層310の形状は特に限定されない。
【0117】
なお、上記製造例に示すように、半導体基板を加工することにより形成した島状半導体層110の側面に各々のトランジスタを下部から上部へと加工形成する本発明の実施の形態について述べてきたが、種々組み合わせて用いてもよい。
また、半導体基板面の垂線方向に電荷蓄積層および制御ゲートを有する複数のメモリセルを直列に接続し、該メモリセルは半導体基板と該半導体基板上に格子縞状に分離されてなるマトリクス状に配列された複数の島状半導体層の側壁部に形成され、該島状半導体層に配置された不純物拡散層をメモリセルのソースもしくはドレインとし、該不純物拡散層により半導体基板と島状半導体層が電気的に分離しており、前記制御ゲートが一方向の複数の島状半導体層について連続的に、且つ、半導体基板面に対し水平方向に配置されてなる制御ゲート線を有し、該制御ゲート線と交差する方向に不純物拡散層と電気的に接続し、且つ、半導体基板面に対し水平方向に配置されてなるビット線を有する本発明の実施の形態について述べてきたが、種々組み合わせて用いてもよい。
【0118】
【発明の効果】
本発明の半導体記憶装置の製造方法によれば、島状半導体層の垂直方向における基板のバックバイアス効果の回避又はばらつきを防止することが可能となり、ビットラインとソースライン間に直列に接続するメモリセルを複数形成することが可能となる半導体記憶装置を効率よく製造することができる。これにより、基板からのバックバイアス効果に起因する読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきの発生を防止した、高性能なデバイスを作成することが可能となる。
また、デバイス性能を決定する方向である垂直方向は最小加工寸法に依存することなく、より微細化を図ることが可能となる。
【0119】
さらに、大容量化が可能となる。例えば、メモリトランジスタを備える半導体基板円柱の直径を最小加工寸法で形成し、互いの半導体基板柱とのスペース幅の最短距離を最小加工寸法で構成した場合、半導体基板円柱当りのメモリトランジスタの段数が2段であれば、従来の2倍の容量が得られる。つまり、半導体基板円柱当りのメモリトランジスタ段数倍の大容量化が行える。一般的に段数が多ければ多いほど大容量化が実現する。これによりビット当りのセル面積が縮小し、チップの縮小化及び低コスト化が図れる。しかも、デバイス性能を決定する方向である垂直方向は最小加工寸法に依存せず、デバイスの性能を維持することができる。
【0120】
また、各メモリセルは、島状半導体層を取り囲むように配置するため、駆動電流の向上及びS値の増大が実現したデバイスを製造することができる。
さらに、円形のパターンを用いて半導体基板を柱状に加工した後、該半導体基板側面を犠牲酸化することで、基板表面のダメージ、欠陥及び凹凸を取り除くことで、良好な活性領域面として用いることができる。この際、酸化膜厚を制御することで柱の直径を操作することが可能となり、トンネル酸化膜の表面積と浮遊ゲートと制御ゲートの層間容量膜の表面積できまる浮遊ゲートと制御ゲート間の容量の増大が容易に行える。
【0121】
また、円形のパターンを用いることで、活性領域面に局所的な電界集中の発生が回避でき、電気的制御が容易に行える。さらに、柱状の半導体基板にトランジスタのゲート電極を取り囲むように配置することで駆動電流の向上及びS値の増大が実現する。各メモリセルの活性領域を基板に対してフローテイング状態となるように不純物拡散層を形成することで基板からのバックバイアス効果が無くなり読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきが発生しなくなる。
トンネル酸化膜及び浮遊ゲート堆積後、浮遊ゲート側壁に絶縁膜のサイドウォールを垂直方向に複数形成することで、浮遊ゲートの加工が一括で行える。つまり、トンネル酸化膜は各々のメモリセルに対して同質のものが得られる。これらの手法を用いることにより、メモリセルの特性ばらつきが抑制され、デバイスの性能のばらつきが抑制され、制御が容易となり低コスト化実現する。
【図面の簡単な説明】
【図1】 本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するEEPROMのメモリセルアレイを示す平面図である。
【図2】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図3】 電荷蓄積層として浮遊ゲートを有するEEPROMのさらに別のメモリセルアレイを示す平面図である。
【図4】 電荷蓄積層として浮遊ゲートを有するEEPROMのさらに別のメモリセルアレイを示す平面図である。
【図5】 電荷蓄積層として浮遊ゲートを有するEEPROMのさらに別のメモリセルアレイを示す平面図である。
【図6】 電荷蓄積層として浮遊ゲートを有するEEPROMのさらに別のメモリセルアレイを示す平面図である。
【図7】 電荷蓄積層として浮遊ゲートを有するEEPROMのさらに別のメモリセルアレイを示す平面図である。
【図8】 電荷蓄積層として浮遊ゲートを有するEEPROMのさらに別のメモリセルアレイを示す平面図である。
【図9】 電荷蓄積層として積層絶縁膜を有するMONOS構造であるメモリセルアレイを示す平面図である。
【図10】 電荷蓄積層としてMISキャパシタを有するDRAM構造であるメモリセルアレイを示す平面図である。
【図11】 電荷蓄積層としてMISトランジスタを有するSRAM構造であるメモリセルアレイを示す平面図である。
【図12】 本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるA−A’断面図に対応する断面図である。
【図13】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるB−B’断面図に対応する断面図である。
【図14】 電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図1におけるA−A’断面図に対応する断面図である。
【図15】 電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図1におけるB−B’断面図に対応する断面図である。
【図16】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるA−A’断面図に対応する断面図である。
【図17】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるB−B’断面図に対応する断面図である。
【図18】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるA−A’断面図に対応する断面図である。
【図19】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるB−B’断面図に対応する断面図である。
【図20】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるA−A’断面図に対応する断面図である。
【図21】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるB−B’断面図に対応する断面図である。
【図22】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるA−A’断面図に対応する断面図である。
【図23】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるB−B’断面図に対応する断面図である。
【図24】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるA−A’断面図に対応する断面図である。
【図25】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるB−B’断面図に対応する断面図である。
【図26】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるA−A’断面図に対応する断面図である。
【図27】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるB−B’断面図に対応する断面図である。
【図28】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるA−A’断面図に対応する断面図である。
【図29】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるB−B’断面図に対応する断面図である。
【図30】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるA−A’断面図に対応する断面図である。
【図31】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるB−B’断面図に対応する断面図である。
【図32】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるA−A’断面図に対応する断面図である。
【図33】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるB−B’断面図に対応する断面図である。
【図34】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるA−A’断面図に対応する断面図である。
【図35】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるB−B’断面図に対応する断面図である。
【図36】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるA−A’断面図に対応する断面図である。
【図37】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるB−B’断面図に対応する断面図である。
【図38】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるA−A’断面図に対応する断面図である。
【図39】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図1におけるB−B’断面図に対応する断面図である。
【図40】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図10におけるA−A’断面図に対応する断面図である。
【図41】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図10におけるB−B’断面図に対応する断面図である。
【図42】 電荷蓄積層として積層絶縁膜を有する別の半導体記憶装置の図10におけるA−A’断面図に対応する断面図である。
【図43】 電荷蓄積層として積層絶縁膜を有する別の半導体記憶装置の図10におけるB−B’断面図に対応する断面図である。
【図44】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装の図10におけるA−A’断面図に対応する断面図である。
【図45】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図10におけるB−B’断面図に対応する断面図である。
【図46】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図10におけるA−A’断面図に対応する断面図である。
【図47】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図10におけるB−B’断面図に対応する断面図である。
【図48】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図10におけるA−A’断面図に対応する断面図である。
【図49】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図10におけるB−B’断面図に対応する断面図である。
【図50】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図10におけるA−A’断面図に対応する断面図である。
【図51】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図10におけるB−B’断面図に対応する断面図である。
【図52】 電荷蓄積層としてMISキャパシタを有する半導体記憶装置の図11におけるA−A’断面図に対応する断面図である。
【図53】 電荷蓄積層としてMISキャパシタを有する半導体記憶装置の図11におけるB−B’断面図に対応する断面図である。
【図54】 電荷蓄積層としてMISキャパシタを有する別の半導体記憶装置の図11におけるA−A’断面図に対応する断面図である。
【図55】 電荷蓄積層としてMISキャパシタを有する別の半導体記憶装置の図11におけるB−B’断面図に対応する断面図である。
【図56】 電荷蓄積層としてMISキャパシタを有するさらに別の半導体記憶装置の図11におけるA−A’断面図に対応する断面図である。
【図57】 電荷蓄積層としてMISキャパシタを有するさらに別の半導体記憶装置の図11におけるB−B’断面図に対応する断面図である。
【図58】 電荷蓄積層としてMISトランジスタを有する半導体記憶装置の図12におけるJ1−J1′断面図に対応する断面図である。
【図59】 電荷蓄積層としてMISトランジスタを有する半導体記憶装置の図12におけるJ2−J2′断面図に対応する断面図である。
【図60】 電荷蓄積層としてMISトランジスタを有する別の半導体記憶装置の図12におけるK1−K1′断面図に対応する断面図である。
【図61】 電荷蓄積層としてMISトランジスタを有する別の半導体記憶装置の図12におけるK2−K2′断面図に対応する断面図である。
【図62】 本発明の半導体記憶装置の等価回路図である。
【図63】 本発明の半導体記憶装置の別の等価回路図である。
【図64】 本発明の半導体記憶装置のさらに別の等価回路図である。
【図65】 本発明のMONOS構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図66】 本発明のMONOS構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図67】 本発明のDRAM構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図68】 本発明のDRAM構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図69】 本発明のDRAM構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図70】 本発明のDRAM構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図71】 本発明の半導体記憶装置のさらに別の等価回路図である。
【図72】 本発明の半導体記憶装置のさらに別の等価回路図である。
【図73】 本発明のSRAM構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図74】 本発明のSRAM構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図75】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図76】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図77】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図78】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図79】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図80】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図81】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図82】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図83】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図84】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図85】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図86】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図87】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図88】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図89】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図90】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図91】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図92】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図93】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図94】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図95】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図96】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図97】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図98】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図99】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図100】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図101】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図102】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図103】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図104】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図105】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図106】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図107】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図108】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図109】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図110】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図111】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図112】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図113】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図114】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図115】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図116】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図117】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図118】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図119】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図120】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図121】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図122】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図123】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図124】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図125】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図126】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図127】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図128】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図129】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図130】 本発明の半導体記憶装置の製造例3を示す断面(図1のA−A’線)工程図である。
【図131】 本発明の半導体記憶装置の製造例3を示す断面(図1のA−A’線)工程図である。
【図132】 本発明の半導体記憶装置の製造例3を示す断面(図1のA−A’線)工程図である。
【図133】 本発明の半導体記憶装置の製造例3を示す断面(図1のA−A’線)工程図である。
【図134】 本発明の半導体記憶装置の製造例3を示す断面(図1のA−A’線)工程図である。
【図135】 本発明の半導体記憶装置の製造例3を示す断面(図1のA−A’線)工程図である。
【図136】 本発明の半導体記憶装置の製造例3を示す断面(図1のA−A’線)工程図である。
【図137】 本発明の半導体記憶装置の製造例3を示す断面(図1のB−B’線)工程図である。
【図138】 本発明の半導体記憶装置の製造例3を示す断面(図1のB−B’線)工程図である。
【図139】 本発明の半導体記憶装置の製造例3を示す断面(図1のB−B’線)工程図である。
【図140】 本発明の半導体記憶装置の製造例3を示す断面(図1のB−B’線)工程図である。
【図141】 本発明の半導体記憶装置の製造例3を示す断面(図1のB−B’線)工程図である。
【図142】 本発明の半導体記憶装置の製造例3を示す断面(図1のB−B’線)工程図である。
【図143】 本発明の半導体記憶装置の製造例3を示す断面(図1のB−B’線)工程図である。
【図144】 本発明の半導体記憶装置の製造例4を示す断面(図1のA−A’線)工程図である。
【図145】 本発明の半導体記憶装置の製造例4を示す断面(図1のA−A’線)工程図である。
【図146】 本発明の半導体記憶装置の製造例4を示す断面(図1のB−B’線)工程図である。
【図147】 本発明の半導体記憶装置の製造例4を示す断面(図1のB−B’線)工程図である。
【図148】 本発明の半導体記憶装置の製造例5を示す断面(図9のA−A’線)工程図である。
【図149】 本発明の半導体記憶装置の製造例5を示す断面(図9のB−B’線)工程図である。
【図150】 本発明の半導体記憶装置の製造例6を示す断面(図9のA−A’線)工程図である。
【図151】 本発明の半導体記憶装置の製造例6を示す断面(図9のA−A’線)工程図である。
【図152】 本発明の半導体記憶装置の製造例6を示す断面(図9のB−B’線)工程図である。
【図153】 本発明の半導体記憶装置の製造例6を示す断面(図9のB−B’線)工程図である。
【図154】 本発明の半導体記憶装置の製造例7を示す断面(図1のA−A’線)工程図である。
【図155】 本発明の半導体記憶装置の製造例7を示す断面(図1のB−B’線)工程図である。
【図156】 本発明の半導体記憶装置の製造例8を示す断面(図1のA−A’線)工程図である。
【図157】 本発明の半導体記憶装置の製造例8を示す断面(図1のB−B’線)工程図である。
【図158】 本発明の半導体記憶装置の製造例9を示す断面(図1のA−A’線)工程図である。
【図159】 本発明の半導体記憶装置の製造例9を示す断面(図1のB−B’線)工程図である。
【図160】 本発明の半導体記憶装置の製造例10を示す断面(図1のA−A’線)工程図である。
【図161】 本発明の半導体記憶装置の製造例10を示す断面(図1のB−B’線)工程図である。
【図162】 本発明の半導体記憶装置の製造例11を示す断面(図1のA−A’線)工程図である。
【図163】 本発明の半導体記憶装置の製造例11を示す断面(図1のB−B’線)工程図である。
【図164】 本発明の半導体記憶装置の製造例12を示す断面(図1のA−A’線)工程図である。
【図165】 本発明の半導体記憶装置の製造例12を示す断面(図1のB−B’線)工程図である。
【図166】 本発明の半導体記憶装置の製造例13を示す断面(図1のA−A’線)工程図である。
【図167】 本発明の半導体記憶装置の製造例13を示す断面(図1のB−B’線)工程図である。
【図168】 本発明の半導体記憶装置の製造例14を示す断面(図1のA−A’線)工程図である。
【図169】 本発明の半導体記憶装置の製造例14を示す断面(図1のB−B’線)工程図である。
【図170】 本発明の半導体記憶装置の製造例15を示す断面(図1のA−A’線)工程図である。
【図171】 本発明の半導体記憶装置の製造例15を示す断面(図1のA−A’線)工程図である。
【図172】 本発明の半導体記憶装置の製造例15を示す断面(図1のB−B’線)工程図である。
【図173】 本発明の半導体記憶装置の製造例15を示す断面(図1のB−B’線)工程図である。
【図174】 本発明の半導体記憶装置の製造例16を示す断面(図1のA−A’線)工程図である。
【図175】 本発明の半導体記憶装置の製造例16を示す断面(図1のA−A’線)工程図である。
【図176】 本発明の半導体記憶装置の製造例16を示す断面(図1のB−B’線)工程図である。
【図177】 本発明の半導体記憶装置の製造例16を示す断面(図1のB−B’線)工程図である。
【図178】 本発明の半導体記憶装置の製造例17を示す断面(図1のA−A’線)工程図である。
【図179】 本発明の半導体記憶装置の製造例17を示す断面(図1のA−A’線)工程図である。
【図180】 本発明の半導体記憶装置の製造例17を示す断面(図1のA−A’線)工程図である。
【図181】 本発明の半導体記憶装置の製造例17を示す断面(図1のA−A’線)工程図である。
【図182】 本発明の半導体記憶装置の製造例17を示す断面(図1のB−B’線)工程図である。
【図183】 本発明の半導体記憶装置の製造例17を示す断面(図1のB−B’線)工程図である。
【図184】 本発明の半導体記憶装置の製造例17を示す断面(図1のB−B’線)工程図である。
【図185】 本発明の半導体記憶装置の製造例17を示す断面(図1のB−B’線)工程図である。
【図186】 本発明の半導体記憶装置の製造例18を示す断面(図1のA−A’線)工程図である。
【図187】 本発明の半導体記憶装置の製造例18を示す断面(図1のB−B’線)工程図である。
【図188】 本発明の半導体記憶装置の製造例19を示す断面(図8のH−H’線)工程図である。
【図189】 本発明の半導体記憶装置の製造例19を示す断面(図8のI1−I1′線)工程図である。
【図190】 本発明の半導体記憶装置の製造例19を示す断面(図8のI2−I2′線)工程図である。
【図191】 本発明の半導体記憶装置の製造例19を示す断面(図8のI3−I3′線)工程図である。
【図192】 本発明の半導体記憶装置の製造例19を示す断面(図8のI4−I4′線)工程図である。
【図193】 本発明の半導体記憶装置の製造例19を示す断面(図8のI5−I5′線)工程図である。
【図194】 本発明の半導体記憶装置の製造例20を示す断面(図1のA−A’線)工程図である。
【図195】 本発明の半導体記憶装置の製造例20を示す断面(図1のA−A’線)工程図である。
【図196】 本発明の半導体記憶装置の製造例20を示す断面(図1のB−B’線)工程図である。
【図197】 本発明の半導体記憶装置の製造例20を示す断面(図1のB−B’線)工程図である。
【図198】 本発明の半導体記憶装置の製造例21を示す断面(図1のA−A’線)工程図である。
【図199】 本発明の半導体記憶装置の製造例21を示す断面(図1のA−A’線)工程図である。
【図200】 本発明の半導体記憶装置の製造例21を示す断面(図1のB−B’線)工程図である。
【図201】 本発明の半導体記憶装置の製造例21を示す断面(図1のB−B’線)工程図である。
【図202】 従来のEEPROMを示す平面図である。
【図203】 図202のA−A’及びB−B’断面図である。
【図204】 従来のEEPROMの製造方法を示す工程断面図である。
【図205】 従来のEEPROMの製造方法を示す工程断面図である。
【図206】 従来のEEPROMの製造方法を示す工程断面図である。
【図207】 従来のEEPROMの製造方法を示す工程断面図である。
【図208】 従来のEEPROMの平面図及び対応する等価回路図である。
【図209】 従来のMNOS構造のメモリセルの断面図である
【図210】 従来の別のMNOS構造のメモリセルの断面図である
【図211】 一つの柱状シリコン層に複数のメモリセルを形成した半導体装置の断面図である。
【符号の説明】
100、3100 シリコン基板(半導体基板)
101 SOI半導体基板(半導体基板)
110、3110 島状半導体層
210、220 溝部
400、410、420、431、432、441、442、443、450、460、461、462、463、464、465、471、481、484、490、491、492、491、492、495、499、3420、3431、3434、3471 シリコン酸化膜
310、321、322、323、324、331、340、341、342、343、350、351、352、353 シリコン窒化膜
500、510、511、512、513、514、520、521、522、523、524、530、3511、3512、3513、3514 多結晶シリコン膜
612、613 層間絶縁膜
622、623 積層絶縁膜
710、721、722、723、724、725、726、727、3710、3721、3724 不純物拡散層
810、821、824、832、833、840、3840、3850 配線層
910、921、932、933、924 コンタクト部
R1、R11、R12 レジスト
Claims (9)
- 半導体基板上に少なくとも1つの前記半導体基板と同じ導電型の島状半導体層を形成する工程と、
前記島状半導体層の側壁上にトンネル絶縁膜とゲート絶縁膜とを高さ方向に並べて形成する工程と、
前記トンネル絶縁膜と前記ゲート絶縁膜との側壁上に、前記トンネル絶縁膜及び前記ゲート絶縁膜のそれぞれに対応させて高さ方向に分割された第1導電膜からなるサイドウォールスペーサを形成する工程と、
前記分割された第1導電膜に対して自己整合的に前記半導体基板と逆導電型の不純物を前記島状半導体層表面及び前記半導体基板表面に導入して不純物拡散層を形成する工程と、
前記トンネル絶縁膜の側壁上に対応する電荷蓄積層としての前記第1導電膜の側壁部分に層間絶縁膜及び第2導電膜からなる制御ゲートを形成する工程とを含むことにより、
前記半導体基板と、チャネル層としての少なくとも1つの前記島状半導体層、前記島状半導体層の側壁の周囲の全部又は一部に形成された前記トンネル絶縁膜、前記電荷蓄積層及び前記制御ゲートから構成される少なくとも1つのメモリセル、並びに、チャネル層としての少なくとも1つの前記島状半導体層、前記島状半導体層の側壁の周囲の全部又は一部に形成された前記ゲート絶縁膜及びゲート電極としての前記第1導電膜から構成され、前記少なくとも1つのメモリセルの端部に配置されて前記少なくとも1つのメモリセルを選択するための選択トランジスタとを有し、前記少なくとも1つのメモリセル及び前記選択トランジスタが前記不純物拡散層により前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造することを特徴とする半導体記憶装置の製造方法。 - 半導体基板上に少なくとも1つの前記半導体基板と同じ導電型の島状半導体層を形成する工程と、
前記島状半導体層の側壁上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の側壁上に積層絶縁膜からなる電荷蓄積層を形成する工程と、
前記電荷蓄積層の側壁上に、高さ方向に分割された第1導電膜からなる制御ゲートをサイドウォール状に形成する工程と、
前記分割された第1導電膜に対して自己整合的に前記半導体基板と逆導電型の不純物を前記島状半導体層表面及び前記半導体基板表面に導入して不純物拡散層を形成する工程とを含むことにより、
前記半導体基板と、チャネル層としての少なくとも1つの前記島状半導体層、前記島状半導体層の側壁の周囲の全部又は一部に形成された前記トンネル絶縁膜、前記電荷蓄積層及び前記制御ゲートから構成され、1つの前記島状半導体層に対して複数設けられたメモリセルとを有し、前記複数のメモリセルが前記不純物拡散層により前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造することを特徴とする半導体記憶装置の製造方法。 - 半導体基板上に少なくとも1つの前記半導体基板と同じ導電型の島状半導体層を形成する工程と、
前記島状半導体層と前記半導体基板との境界領域の前記島状半導体層表面の一部及び前記半導体基板表面に前記半導体基板と逆導電型の不純物を導入して不純物拡散層を形成する工程と、
前記島状半導体層の側壁上に、積層絶縁膜からなる電荷蓄積層を介して、高さ方向に分割された第2導電膜からなる制御ゲートをサイドウォール状に形成する工程とを含むことにより、
前記半導体基板と、チャネル層としての少なくとも1つの前記島状半導体層、前記島状半導体層の側壁の周囲の全部又は一部に形成された前記電荷蓄積層及び前記制御ゲートから構成され、1つの前記島状半導体層に対して複数設けられたメモリセルとを有し、前記複数のメモリセルが前記不純物拡散層により前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造することを特徴とする半導体記憶装置の製造方法。 - さらに、前記メモリセルを1つの前記島状半導体層に対して複数備え、前記複数のメモリセルが各々互いに電気的に分離されるように、前記島状半導体層内で、前記半導体基板表面に対して水平な方向に前記半導体基板と逆導電型の不純物拡散層がつながるように前記不純物を拡散する工程を含む請求項1に記載の半導体記憶装置の製造方法。
- さらに、前記複数のメモリセルが各々互いに電気的に分離されるように、前記島状半導体層内で、前記半導体基板表面に対して水平な方向に前記半導体基板と逆導電型の不純物拡散層がつながるように前記不純物を拡散する工程を含む請求項2に記載の半導体記憶装置の製造方法。
- 前記島状半導体層を複数のマトリクス状に形成し、さらに前記島状半導体層の側壁を酸化して酸化膜を形成した後、該酸化膜を除去することにより、一方向における前記島状半導体層の幅を前記島状半導体層間の距離よりも小さくする請求項1〜5のいずれか1つに記載の半導体記憶装置の製造方法。
- 前記第1導電膜をサイドウォール状に加工する際、前記島状半導体層に側して前記第1導電膜直下に形成されるチャネル層が、前記島状半導体層の垂直方向に隣接するチャネル層と互いに電気的に接続される程度に前記第1導電膜を互いに近接して配置するように、前記第1導電膜を2以上に分割する請求項1または2に記載の半導体記憶装置の製造方法。
- さらに、隣接する前記分割された第1導電膜間の領域に、前記島状半導体層に側して前記第1導電膜直下に形成されるチャネル層を前記島状半導体層の垂直方向に隣接するチャネル層と電気的に接続させるための電位を前記島状半導体層に対して印加するゲート電極形成用第3導電膜を配置する工程を含む請求項2に記載の半導体記憶装置の製造方法。
- 前記積層絶縁膜からなる電荷蓄積層を形成する工程において、前記島状半導体層側壁の一部の領域に前記積層絶縁膜からなる電荷蓄積層を形成するとともに、前記一部の領域の上部または下部に位置する他の一部の領域に前記メモリセルを選択するための選択トランジスタのゲート絶縁膜を形成し、前記第1導電膜を前記電荷蓄積層及び前記ゲート絶縁膜上に形成する請求項2、5〜8のいずれか1つに記載の半導体記憶装置の製造方法。
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