JP4226205B2 - 半導体記憶装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の製造方法に関し、より詳細には、電荷蓄積層と制御ゲートを有するメモリトランジスタを備える半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
EEPROMのメモリセルとして、ゲート部に電荷蓄積層と制御ゲートとを有し、トンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うMOSトランジスタ構造のデバイスが知られている。このメモリセルでは、電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ"0"、"1"として記憶する。例えば、電荷蓄積層として浮遊ゲートを用いたｎチャネルのメモリセルの場合、浮遊ゲートに電子を注入するには、ソース、ドレイン拡散層と基板とを接地して、制御ゲートに正の高電圧を印加する。このとき基板側からトンネル電流によって浮遊ゲートに電子が注入される。この電子注入により、メモリセルのしきい値電圧は正方向に移動する。浮遊ゲートの電子を放出させるには、制御ゲートを接地してソース、ドレイン拡散層又は基板のいずれかに正の高電圧を印加する。このとき浮遊ゲートからトンネル電流によって基板側の電子が放出される。この電子放出により、メモリセルのしきい値電圧は負方向に移動する。以上の動作において、電子注入と放出、すなわち書き込みと消去とを効率良く行うためには、浮遊ゲートと制御ゲート及び浮遊ゲートと基板との間の容量結合の関係が重要である。すなわち浮遊ゲートと制御ゲートとの間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み、消去が容易になる。
【０００３】
しかし、近年の半導体技術の進歩、特に微細加工技術の進歩により、EEPROMのメモリセルの小型化と大容量化とが急速に進んでいる。したがってメモリセル面積が小さくてし、かつ浮遊ゲートと制御ゲートとの間の容量をいかに大きく確保するかが重要な問題となっている。
浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか、又は浮遊ゲートと制御ゲートの対向面積を大きくすることが必要である。
しかし、ゲート絶縁膜を薄くすることは、信頼性上限界がある。ゲート絶縁膜の誘電率を大きくすることは、例えば、シリコン酸化膜に代ってシリコン窒素膜等を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。したがって十分な容量を確保するためには、浮遊ゲートと制御ゲートとのオーバラップ面積を一定値以上確保することが必要となるが、これは、メモリセルの面積を小さくしてEEPROMの大容量化を図ることとは相反することとなる。
【０００４】
これに対して、特許第2877462号公報に記載されたEEPROMは、半導体基板に格子縞状の溝により分離されてマトリクス配列された複数の柱状半導体層の側壁を利用してメモリトランジスタが構成される。すなわちメモリトランジスタは、各柱状半導体層の上面に形成されたドレイン拡散層、前記溝底部に形成された共通ソース拡散層及び各柱状半導体層の側壁の周囲全体を取り囲む電荷蓄積層と制御ゲートとにより構成される。また、制御ゲートが一方向の複数の柱状半導体層について連続的に配設されて制御ゲート線を構成するとともに、制御ゲート線と交差する方向の複数のメモリトランジスタのドレイン拡散層に接続されたビット線が形成されている。なお、電荷蓄積層と制御ゲートとは、柱状半導体層の下部に形成されている。また、１トランジスタ／１セル構成の場合における問題、すなわち、メモリトランジスタが過消去の状態（読出し電位が０Vであって、しきい値が負）になると、非選択でもセル電流が流れるという問題を確実に防止することができる。
【０００５】
このような構成により、小さい占有面積で電荷蓄積層と制御ゲートとの間の容量を十分大きく確保することができる。また各メモリセルのビット線に繋がるドレイン拡散層は、それぞれ柱状半導体層の上面に形成され、溝によって電気的に完全に絶縁されている。さらに素子分離領域を小さくすることができ、メモリセルサイズが小さくなる。したがって、優れた書き込み、消去効率を有するメモリセルを集積した大容量化EEPROMを得ることができる。
【０００６】
図８００では、柱状シリコン層２が円柱状である場合、すなわち上面が円形である場合を示している。この柱状シリコン層の外形は円柱状でなくてもよい。以下、従来例を図面を参照して説明する。
図８００は従来のEEPROMの平面図であり、図８０１（ａ）及び図８０１（ｂ）はそれぞれ図８００のＡ−Ａ′、Ｂ−Ｂ′断面図である。なお図８００の平面図においては、選択ゲート・トランジスタのゲート電極が連続して形成される選択ゲート線は、複雑になるので示していない。
【０００７】
従来例ではｐ型シリコン基板１を用い、この上に格子縞状の溝３により分離された複数の柱状p-型シリコン層２がマトリクス配列され、これら各柱状シリコン層２がそれぞれメモリセル領域となっている。各シリコン層２の上面にドレイン拡散層10が形成され、溝３の底部に共通ソース拡散層９が形成され、溝３の底部に所定厚みの酸化膜４が埋込み形成されている。また、柱状シリコン層２の周囲を取り囲むように、柱状シリコン層２の下部に、トンネル酸化膜５を介して浮遊ゲート６が形成され、さらにその外側に層間絶縁膜７を介して制御ゲート８が形成されて、メモリ・トランジスタが構成される。ここで、制御ゲート８は、図８００及び図８０１（ｂ）に示すように、一方向の複数のメモリセルについて連続的に配設されて、制御ゲート線すなわちワード線WL（WL1、WL2、…）となっている。そして柱状シリコン層２の上部には、メモリ・トランジスタと同様にその周囲を取り囲むように、ゲート酸化膜31を介してゲート電極32が配設されて選択ゲート・トランジスタが構成されている。このトランジスタのゲート電極32は、メモリセルの制御ゲート８と同様に、制御ゲート線と同じ方向には連続して配設されて選択ゲート線となる。
【０００８】
このようにメモリ・トランジスタ及び選択ゲート・トランジスタが、溝の内部に重ねられた状態で埋込み形成される。制御ゲート線は、その一端部をシリコン層表面にコンタクト部14として残し、選択ゲート線も制御ゲートと逆の端部のシリコン層にコンタクト部15を残して、これらにそれぞれワード線WL及び制御ゲート線CGとなるAl配線13、16をコンタクトさせている。溝３の底部には、メモリセルの共通ソース拡散層９が形成され、各柱状シリコン層２の上面には各メモリセル毎のドレイン拡散層10が形成されている。このように形成されたメモリセルの基板上はCVD酸化膜11により覆われ、これにコンタクト孔が開けられて、ワード線WLと交差する方向のメモリセルのドレイン拡散層10を共通接続するビット線BL（BL1、BL2、…）となるAl配線12が配設されている。制御ゲート線のパターニングの際に、セルアレイの端部の柱状シリコン層位置にPEPによるマスクを形成しておいてにその表面に制御ゲート線と連続する多結晶シリコン膜からなるコンタクト部14を残し、ここにビット線BLと同時に形成されるAl膜によってワード線となるAl配線13をコンタクトさせている。
【０００９】
このような図８０１（ａ）に対応する構造を得るための具体的な製造工程例を図８０１（ａ）〜図８０５（ｇ）を参照して説明する。
高不純物濃度のｐ型シリコン基板１に低不純物濃度のp-型シリコン層２をエピタキシャル成長させたウェハを用い、その表面にマスク層21を堆積し、公知のPEP工程によりフォトレジスト・パターン22を形成して、これを用いてマスク層21をエッチングする（図８０２（ａ））。
そしてマスク層21を用いて、反応性イオンエッチング法によりシリコン層２をエッチングして、基板１に達する深さの格子縞状の溝３を形成する。これにより、シリコン層２は、柱状をなして複数の島に分離される。その後CVD法によりシリコン酸化膜23を堆積し、これを異方性エッチングにより各柱状シリコン層２の側壁に残す。そしてｎ型不純物をイオン注入によって、各柱状シリコン層２の上面にそれぞれドレイン拡散層10を形成し、溝底部には共通ソース拡散層９を形成する（図８０２（ｂ））。
【００１０】
その後、等方性エッチングにより各柱状シリコン層２の周囲のに酸化膜23をエッチング除去した後、必要に応じて斜めイオン注入を利用して各シリコン層２の側壁にチャネルイオン注入を行う。チャネルイオン注入に代って、CVDによりボロンを含む酸化膜を堆積し、その酸化膜からのボロン拡散を利用してもよい。そしてCVDシリコン酸化膜４を堆積し、これを等方性エッチングによりエッチングして、溝３の底部に所定厚み埋め込む。その後、熱酸化によって各シリコン層２の周囲に、例えば10nm程度のトンネル酸化膜５を形成した後、第１層多結晶シリコン膜を堆積する。この第１層多結晶シリコン膜を異方性エッチングによりエッチングして、柱状シリコン層２の下部側壁に残して、シリコン層２を取り囲む形の浮遊ゲート５を形成する（図８０３（ｃ））。
【００１１】
次に各柱状シリコン層２の周囲に形成された浮遊ゲート６の表面に層間絶縁膜７を形成する。この層間絶縁膜７はたとえば、ONO膜とする。具体的には浮遊ゲート６の表面を所定厚み酸化した後、プラズマCVDによりシリコン窒化膜を堆積してその表面を熱酸化することにより、ONO膜を形成する。そして第２層多結晶シリコン膜を堆積して異方性エッチングによりエッチングすることにより、やはり柱状シリコン層２の下部に制御ゲート８を形成する（図８０３（ｄ））。このとき制御ゲート８は、柱状シリコン層２の間隔を、図８００の縦方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線として形成される。そして不要な層間絶縁膜７及びその下のトンネル酸化膜２をエッチング除去した後、CVDシリコン酸化膜111を堆積し、これをエッチングして溝３の途中まで、すなわちメモリセルの浮遊ゲート７及び制御ゲート８が隠れるまで埋め込む（図８０４（ｅ））。
【００１２】
その後露出した柱状シリコン層２の上部に熱酸化により20nm程度のゲート酸化膜31を形成した後、第３層多結晶シリコン膜を堆積し、これを異方性エッチングによりエッチングしてMOSトランジスタのゲート電極32を形成する（図８０４（ｆ））。このゲート電極32も制御ゲート線と同じ方向に連続的にパターン形成されて選択ゲート線となる。選択ゲート線もセルフアラインで連続的に形成することができるが、メモリセルの制御ゲート８の場合に比べて難しい。これは、メモリ・トランジスタ部は２層ゲートであるのに対し、選択ゲート・トランジスタが単層ゲートであるため、隣接セル間のゲート電極間隔が制御ゲート間隔より広いからである。したがって確実にゲート電極32を連続させるためには、これを二層多結晶シリコン構造として、最初の多結晶シリコン膜についてはマスク工程でゲート電極を繋げる部分にのみ残し、次の多結晶シリコン膜に対して側壁残しの技術を利用すればよい。
【００１３】
なお、制御ゲート線及び選択ゲート線はそれぞれ異なる端部において、柱状シリコン層上面にコンタクト部14、15が形成されるように、多結晶シリコン膜エッチングに際してマスクを形成しておく。 最後にCVDシリコン酸化膜112を堆積して、必要なら平坦化処理を行った後、コンタクト孔を開けて、Alの蒸着、パターニングにより、ビット線BLとなるAl配線12、制御ゲート線CGとなるAl配線13及び、ワード線WLとなるAl配線16を同時に形成する（図８０５（ｇ））。
図８０６（ａ）は、この従来例のEEPROMの１メモリセルの要部断面構造を平面構造に置き換えて示し、図８０６（ｂ）は同じく等価回路を示している。図８０６（ａ）及び図８０６（ｂ）を用いてこの従来例のEEPROMの動作を簡単に説明すれば、次の通りである。
【００１４】
まず書込みにホットキャリア注入を利用する場合の書込みは、選択ワード線WLに十分高い正電位を与え、選択制御ゲート線CG及び選択ビット線BLに所定の正電位を与える。これにより選択ゲート・トランジスタQsを介して正電位をメモリ・トランジスタQcのドレインに伝達して、メモリ・トランジスタQcでチャネル電流を流して、ホットキャリア注入を行う。これにより、そのメモリセルのしきい値は正方向に移動する。消去は、選択制御ゲートCGを0Vとし、ワード線WL及びビット線BLに高い正電位を与えて、ドレイン側に浮遊ゲートの電子を放出させる。一括消去の場合には、共通ソースに高い正電位を与えれてソース側に電子を放出させることもできる。これにより、メモリセルのしきい値は負方向に移動する。読出し動作は、ワード線WLにより選択ゲート・トランジスタQsを開き、制御ゲート線CGの読出し電位を与えて、電流の有無により"0"、"1"判別を行う。電子注入にFNトンネリングを利用する場合には、選択制御ゲート線CG及び選択ワード線WLに高い正電位を与え、選択ビット線BLを0Vとして、基板から浮遊ゲートに電子を注入する。
また、この従来例によれば、選択ゲート・トランジスタがあるため、過消去状態になっても誤動作しないEEPROMが得られる。
【００１５】
ところで、この従来例では、図８０６（ａ）に示したように、選択ゲート・トランジスタQsとメモリ・トランジスタQcの間には拡散層がない。これは、柱状シリコン層の側面に選択的に拡散層を形成することが困難だからである。したがって、図８０１（ａ）及び図８０１（ｂ）の構造において、メモリ・トランジスタのゲート部と選択ゲート・トランジスタのゲート部の間の分離酸化膜はできるだけ薄いことが望ましい。特に、ホットエレクトロン注入を利用する場合には、メモリ・トランジスタのドレイン部に十分な"H"レベル電位を伝達するために、この分離酸化膜厚が30〜40nm程度であることが必要になる。このような微小間隔は、先の製造工程で説明したCVDによる酸化膜埋込みのみでは実際上は困難である。したがってCVD酸化膜埋込みは浮遊ゲート６及び制御ゲート８が露出する状態とし、選択ゲート・トランジスタ用のゲート酸化の工程で同時に浮遊ゲート６及び制御ゲート８の露出部に薄い酸化膜を形成する方法が望ましい。また従来例によれば、格子縞状の溝底部を分離領域として、柱状シリコン層が配列され、この柱状シリコン層の周囲を取り囲むように形成された浮遊ゲートをもつメモリセルが構成されるから、メモリセルの占有面積が小さい、高集積化EEPROMが得られる。しかも、メモリセル占有面積が小さいにも拘らず、浮遊ゲートと制御ゲート間の容量は十分大きく確保することができる。
【００１６】
なお、従来例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、柱状シリコン層の配置が対称的でない場合に初めて可能である。すなわち、ワード線方向の柱状シリコン層の隣接間隔を、ビット線方向にそれより小さくすることにより、ビット線方向には分離され、ワード線方向に繋がる制御ゲート線がマスクなしで自動的に得られる。これに対して、例えば、柱状シリコン層の配置を対称的にした場合には、PEP工程を必要とする。具体的に説明すれば、第２層多結晶シリコン膜を厚く堆積して、PEP工程を経て、制御ゲート線として連続させるべき部分にこれを残すように選択エッチングする。ついで第３層多結晶シリコン膜を堆積して、従来例で説明したと同様に側壁残しのエッチングを行う。柱状シリコン層の配置が対称的でない場合にも、その配置の間隔によっては従来例のように自動的に連続する制御ゲート線が形成できないこともある。この様な場合にも、上述のようなマスク工程を用いることにより、一方向に連続する制御ゲート線を形成すればよい。
【００１７】
また従来例では、浮遊ゲート構造のメモリセルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構造である必要はなく、電荷蓄積層を多層絶縁膜へのトラップにより実現している、例えばMNOS構造の場合にも有効である。
図８０７はMNOS構造のメモリセルを用いた場合の従来例の図８０１（ａ）に対応する断面図である。電荷蓄積層となる積層絶縁膜24は、トンネル酸化膜とシリコン窒化膜の積層構造又はその窒化膜表面にさらに酸化膜を形成した構造とする。
図８０８は、上記従来例において、メモリ・トランジスタと選択ゲート・トランジスタを逆にした従来例、すなわち、柱状シリコン層２の下部に選択ゲート・トランジスタを形成し、上部にメモリ・トランジスタを形成した従来例の図８０１（ａ）に対応する断面図である。共通ソース側に選択ゲート・トランジスタを設けるこの構造は、書き込み方式としてホットエレクトロン注入方式が用いる場合に採用することができる。
【００１８】
図８０９は、一つの柱状シリコン層に複数のメモリセルを構成した従来例である。先の従来例と対応する部分には先の従来例と同一符号を付して詳細な説明は省略する。この従来例では、柱状シリコン層２の最下部に選択ゲート・トランジスタQs1を形成し、その上に３個のメモリ・トランジスタQc1、Qc2、Q3cを重ね、更にその上に選択ゲート・トランジスタQs2を形成している。この構造は基本的に先に説明した製造工程を繰り返すことにより得られる。
以上述べたように従来技術によれば、格子縞状溝によって分離された柱状半導体層の側壁を利用して、電荷蓄積層と制御ゲートをもつメモリ・トランジスタを用いたメモリセルを構成することにより、制御ゲートと電荷蓄積層間の容量を十分大きく確保してしかもメモリセル占有面積を小さくして高集積化を図っEEPROMを得ることができる。
【００１９】
【発明が解決しようとする課題】
しかし、一つの柱状半導体層に複数のメモリセルを直列に接続して構成し、各メモリセルの閾値が同じであると考えた場合、制御ゲート線CGに読出し電位を与えて、電流の有無により"0"、"1"判別を行う読み出し動作の際、直列に接続された両端に位置するメモリセルにおいては基板からのバックバイアス効果により閾値の変動が顕著となる。これにより直列に接続するメモリセルの個数がデバイス上制約されるため、大容量化を行った際に問題となる。
また、このことは、一つの柱状半導体層に複数のメモリセルを直列に接続する場合のみならず、一つの柱状半導体層に一つのメモリセルが形成されている場合においても、面内方向における基板からのバックバイアス効果のばらつきに伴って、各メモリセルの閾値の変動が生じるという問題もある。
従来例では１つの柱状半導体層に含まれるメモリセルとメモリセルの間に不純物拡散層を形成していないが、不純物拡散層を形成することが好ましい。
【００２０】
さらに、従来例では柱状半導体層に対して自己整合に電荷蓄積層及び制御ゲートが形成されるが、セルアレイの大容量化を考えた場合、柱状半導体層は最小加工寸法にて形成することが好ましい。ここで電荷蓄積層として浮遊ゲートを用いた場合、浮遊ゲートと制御ゲート及び基板との間の容量結合の関係は柱状半導体層外周の面積と浮遊ゲート外周の面積、柱状半導体層と浮遊ゲートを絶縁するトンネル酸化膜厚、浮遊ゲートと制御ゲートを絶縁する層間絶縁膜厚で決まる。従来例では柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有し、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することを目的としているが、柱状半導体層を最小加工寸法にて形成した場合で且つ、トンネル酸化膜厚と層間絶縁膜厚を固定とした場合、電荷蓄積層と制御ゲートの間の容量は単純に浮遊ゲート外周の面積つまり浮遊ゲートの膜厚で決まる。したがって、これ以上、メモリセルの占有面積を増加させずに電荷蓄積層と制御ゲートの間の容量を増大させることは困難である。言換えればメモリセルの占有面積を増加させずに浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比を増大させることは困難である。
【００２１】
また、基板に対して垂直方向にトランジスタを形成していく際、各段毎にトランジスタを形成していけば、各段毎の熱履歴の違いによるトンネル膜質の違いや拡散層のプロファイルの違いによるセル特性のばらつきが発生する。
本発明は上記課題に鑑みなされたものであり、電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を低減させることにより集積度を向上させ、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより一層増大させるとともに、製造プロセスに起因するセル特性のばらつきが抑制された半導体記憶装置及びその製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明によれば、半導体基板上に少なくとも１つの島状半導体層を形成する工程と、
該島状半導体層上に、その表面を覆う絶縁膜及び第一導電膜を形成する工程と、
前記島状半導体層の側壁上に位置する第一導電膜の上に、高さ方向に分割された絶縁膜からなるサイドウォールスペーサを形成する工程と、
該サイドウォールスペーサをマスクとして用いて第一導電膜を分割する工程と、
該分割された第一導電膜に対して自己整合的に不純物を導入する工程と、
該第一導電膜上に層間容量膜及び第二導電膜を形成する工程と、以上の工程を少なくとも用いて、
前記島状半導体層と、該島状半導体層の側壁の１部もしくはその周囲に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルを有する半導体記憶装置の製造方法が提供される。
【００２３】
さらに本発明によれば、半導体基板上に少なくとも１つの島状半導体層を形成する工程と、
該島状半導体層上に、その表面を覆う積層絶縁膜からなる電荷蓄積層及び第一導電膜を形成する工程と、
前記島状半導体層の側壁上に位置する第一導電膜の上に、高さ方向に分割された絶縁膜からなるサイドウォールスペーサを形成する工程と、
該サイドウォールスペーサをマスクとして用いて第一導電膜を分割する工程と、
該分割された第一導電膜に対して自己整合的に不純物を導入する工程と、以上の工程を少なくとも用いて、
前記島状半導体層と、該島状半導体層の側壁の１部もしくはその周囲に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルを有する半導体記憶装置の製造方法が提供される。
【００２４】
また、本発明によれば、半導体基板上に少なくとも１つの島状半導体層を形成する工程と、
該島状半導体層に、部分的に不純物を導入する工程と、
前記島状半導体層上に、その表面を覆う絶縁膜及び第一導電膜を形成する工程と、
前記島状半導体層の側壁上に位置する第一導電膜の上に、高さ方向に分割された絶縁膜からなるサイドウォールスペーサを形成する工程と、
該サイドウォールスペーサをマスクとして用いて第一導電膜を分割する工程と、以上の工程を少なくとも用いて、
前記島状半導体層と、該島状半導体層の側壁の１部もしくはその周囲に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルを有する半導体記憶装置の製造方法が提供される。
【００２５】
【発明の実施の形態】
本発明の半導体記憶装置は、主として、半導体基板と、少なくとも１つの島状半導体層、この島状半導体層の側壁の周囲に形成された少なくとも１つの電荷蓄積層及び少なくとも１つの制御ゲート（第三電極）とから構成される少なくとも１つのメモリセルとを有し、さらに、島状半導体層におけるメモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されて構成されている。
【００２６】
ここで、メモリセルの少なくとも１つが半導体基板から電気的に絶縁されているとは、半導体基板と島状半導体層との間が電気的に絶縁されているものでもよく、メモリセルが２個以上形成されている場合には、メモリセル間が電気的に絶縁されることにより、この絶縁された個所よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよく、また、後述するように、任意に、メモリセルの下部に選択ゲート（メモリゲート）が形成されている場合には、選択ゲートによって構成される選択トランジスタと半導体基板との間が電気的に絶縁されているものでもよく、選択トランジスタとメモリセルとの間が電気的に絶縁されることにより、この絶縁された領域よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよい。なかでも、半導体基板と島状半導体層との間、あるいはメモリセルの下部に選択トランジスタが形成されている場合であって、選択トランジスタと半導体基板との間が電気的に絶縁されているものが好ましい。電気的な絶縁は、例えば、半導体基板と異なる導電型の不純物拡散層を、絶縁しようとする領域の全部にわたって形成することにより行ってもよいし、絶縁しようとする領域の一部に不純物拡散層を形成し、その接合部における空乏層を利用して行ってもよいし、さらには、電気的に導電しない程度に間隔をあけることにより、結果的に電気的に絶縁されるようにしてもよい。また、半導体基板とセルもしくは選択トランジスタは例えばSiO2などの絶縁膜で電気的に絶縁されていても良い。なお、メモリセルが複数個形成されている場合、任意に、メモリセルの上下部に選択トランジスタが形成されている場合には、任意のメモリセル間及び／又は選択トランジスタとメモリセルとの間が、電気的に絶縁されていてもい。
【００２７】
また、電荷蓄積層と制御ゲートとは、島状半導体層の側壁の全周囲にわたって形成されていてもよいし、周囲の一部の領域を除く領域に形成されていてもよい。
さらに、１つの島状半導体層には、メモリセルが１個のみ形成されていてもよいし、２個以上形成されていてもよい。メモリセルが３個以上形成されている場合には、メモリセルの下部及び／又は上部に選択ゲートが形成され、この選択ゲートと島状半導体層とにより構成される選択トランジスタが形成されていることが好ましい。
以下においては、１つの島状半導体層においてメモリセルが複数個、例えば２個、直列に配列され、かつ、島状半導体層がマトリクス状に配列されてなり、メモリセルの下方及び上方にそれぞれ選択トランジスタが１つずつ配置する構成について説明する。なお、選択トランジスタのゲート電極は、以下の実施例では下方ゲート電極を第二電極、上方ゲート電極を第五電極として示す。また、トンネル絶縁膜は第三絶縁膜、サイドウォールスペーサは第四絶縁膜、選択トランジスタを構成するゲート絶縁膜は第十三絶縁膜として示す。
【００２８】
また、上記半導体記憶装置は、島状半導体層にメモリセルの電荷蓄積状態を読み出すための不純物拡散層がメモリセルのソース又はドレイン（第一配線）として形成され、この不純物拡散層によって、半導体基板と島状半導体層とが電気的に絶縁している。さらに、複数の島状半導体層に形成された制御ゲートが一方向に連続的に配置されて制御ゲート線（第四配線）を構成する。また、島状半導体層には、別の不純物拡散層がメモリセルのドレイン又はソースとして形成されており、制御ゲート線と交差する方向の複数の不純物拡散層が電気的に接続されてビット線（第四配線）を構成する。
なお、制御ゲート線及びこれに直交するビット線は、三次元的にいずれの方向に形成されていてもよいが、以下においては、いずれも半導体基板に対して水平方向に形成された構成について説明する。
【００２９】
メモリセルアレイの平面図における実施の形態
本発明の半導体記憶装置におけるメモリセルアレイの平面図を図１〜図７２を用いて説明する。図１〜図６４及び図６８〜図７２は電荷蓄積層として浮遊ゲートを有するEEPROMのメモリセルアレイを示す平面図の一実施例である。図６５は電荷蓄積層として積層絶縁膜を有するMONOS構造であるメモリセルアレイを、図６６は電荷蓄積層としてMISキャパシタを有するDRAM構造であるメモリセルアレイを、図６７は電荷蓄積層としてMISトランジスタを有するSRAM構造であるメモリセルアレイを示す平面図の一実施例である。なお、これらの図においては、メモリセルを選択するためのゲート電極（以下「選択ゲート」と記す）として第二の配線又は第五の配線、制御ゲートとして第三の配線、ビット線として第四の配線、ソース線である第一の配線のレイアウトも含めて説明する。また、選択ゲート・トランジスタは複雑になるため省略している。
まず、電荷蓄積層として浮遊ゲートを有するEEPROMのメモリセルアレイを示す平面図について説明する。
【００３０】
図１はメモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は基板面に対し平行に配置されている。
また、第四の配線層840と交差する方向であるA-A'方向と第四の配線層840方向であるB-B'方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図１ではA-A'方向に、連続して形成されて第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成されて第二の配線層となる。
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図１のA-A'方向に接続するメモリセルのA'側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図１のA-A'方向に接続するメモリセルのA側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層840とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図１においては第二の配線層及び第三の配線層と交差する方向に第四の配線層840が形成されている。
【００３１】
また、第一の配線層と電気的に接続するための端子は島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は島状半導体部に被覆されてなる第二の導電膜で形成されている。第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子は、それぞれ第一のコンタクト部910、第二のコンタクト部921、924、第三のコンタクト部932と接続している。図１では第一のコンタクト部910を介して第一の配線層810が半導体記憶装置上面に引き出されている。
なお、メモリセルを形成する島状半導体部は、円柱状に限らず、角柱、多角柱等の形状であってもよいが、特に、円柱状のパターンを用いる場合には、活性領域面に生じる局所的な電界集中の発生が回避でき、電気的制御が容易に行える。
また、円柱状の島状半導体部の配列は図１のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があれば、メモリセルを形成する円柱状の島状半導体部の配列は限定されない。
【００３２】
第一のコンタクト部910に接続されてなる島状半導体部は、図１ではA-A'方向に接続するメモリセルのA'側の全ての端部に配置されているが、A側の端部の一部又は全てに配置してもよいし、第四の配線層840と交差する方向であるA-A'方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部は第一のコンタクト部910が配置されない側の端部に配置してもよいし、第一のコンタクト部910が配置される側の端部に連続して配置してもよいし、第四の配線層840と交差する方向であるA-A'方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよいし、第二のコンタクト部921や924、第三のコンタクト部932などを分割して配置してもよい。第一の配線層810や第四の配線層840は所望の配線が得られれば幅や形状は問わない。
【００３３】
また、島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には絶縁されているが絶縁膜を介して接する状態であることを有する。例えば図１では第一のコンタクト部910が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、この第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、第二の導電膜が第四の配線層840と交差する方向であるA-A'方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき該島状半導体部側面に形成される第一及び第二の導電膜の形状は問わない。
【００３４】
また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより第一の配線層と電気的に接続するための端子となる島状半導体部の側面の第一の導電膜を全て取り除いてしまってもよい。図１においては、第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の配線層821や824、第三の配線層832などの上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。また、図１では製造工程例に用いる断面、すなわちA-A'断面、 B-B'断面、 C-C'断面、 D-D'断面、 E-E'断面及び F-F'断面を併記している。
【００３５】
図２は、図１に対し、B-B'方向に隣接する島状半導体層とは同一の第四の配線層８４０に接続しないように第四の配線層８４０を配置した場合の一例を示している。この場合、B-B'方向に隣接する2つのコンタクト部を、例えばメタル配線などで接続してもよい。詳しくは、隣接するコンタクト部９２４を第二の配線層824で接続し、同様にコンタクト部９２１、９３２、９３３はそれぞれ順に第二の配線層821、第三の配線層832、833で接続されている。また、コンタクト部９１０も同様にしてもよい。また、それぞれのコンタクト部を配線層で接続せず、例えば隣接する第二の導電膜に同時に接続するコンタクト部を形成してもよい。
【００３６】
図３は、図１に対し、島状半導体層１１０がM×N個（M、Nは正の整数）配置されていることが確認できるよう、広範囲にわたって各々の島状半導体層１１０と各配線層との接続関係を示している。図３では第一の配線層８１０-１〜８１０-Nの幅WB、及び第四の配線層８４０-１〜８４０-Mの幅WAをそれぞれ示し、また、第一の配線層の間隔で最も狭くなる距離ＳＢ１及び第四の配線配線層の間隔で最も狭くなる距離ＳＡ１もそれぞれ示している。
図３では第二のコンタクトの間隔として、９２１-１と９２１-２間の距離ＳＣ１及び９２１-３と９２１-４間の距離ＳＣ２、９２１-２と９２１-３間の距離ＳＣ３、９２１-４と９２１-６間の距離ＳＣ４を併記している。
尚、部位番号９２１〜９２４で示される引出し部の断面は図６５８、図６６９に示している。また、部位番号９１０で示される引出し部の断面は図５６０及び図５８３に示している。
図３の等価回路図を図１６０に示す。
【００３７】
図４は、図３に対し、隣接する第一の配線層の引出し部となる島状半導体層１１０のB-B'方向の長さを互いに変えた場合の一例として、２種類の長さを有する第一の配線層の引出し部となる島状半導体層１１０を、交互に、メモリセルアレイのA'側の端部に配置することにより第一の配線層の間隔で最も狭くなる距離ＳＢ１をより大きく確保できるようにした場合の例を示している。
なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、任意の第一の配線層が第一の配線層の引出し部となる島状半導体層１１０の２種類の長さのうちのどれと接続していてもよい。
尚、部位番号９２１〜９２４で示される引出し部の断面は図６５８、図６６９に示している。また、部位番号９１０で示される引出し部の断面は図５６０及び図５８３に示している。
【００３８】
図４の等価回路図を図１６０に示す。
図５は、図３に対し、隣接する第一の配線層の引出し部となる島状半導体層１１０のB-B'方向の長さを互いに変えた場合の一例として、２種類以上の長さをもつ第一の配線層の引出し部となる島状半導体層１１０を図５に示すような山型状にメモリセルアレイのA'側の端部に配置することにより第一の配線層の間隔で最も狭くなる距離ＳＢ１をより大きく確保できるようにした場合の例を示している。なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、任意の第一の配線層が第一の配線層の引出し部となる島状半導体層１１０の２種類以上の長さのうちのどれと接続していてもよい。
尚、部位番号９２１〜９２４で示される引出し部の断面は図６５８、図６６９に示している。また、部位番号９１０で示される引出し部の断面は図５６０及び図５８３に示している。
また、図５の等価回路図を図１６０に示す。
【００３９】
図１０は図５に対し、上述のような配置をA'側の端部及びA側の端部に交互に配置を行った場合の一例を示している。図１０の等価回路図を図１６７に示す。図３７は図１０に対し、隣接する第一の配線層の引出し部となる島状半導体層１１０のB-B'方向の長さを変えず、かわりに第四の配線層と接続しない島状半導体層１１０を設けダミーとし、これを図３７に示すように配置することで、図１０と同等の効果を有する場合の一例を示している。
図６は図３に対し、第一の配線層の引出し部となる島状半導体層１１０をメモリセルアレイのA側及びA'側の端部へ交互に配置を行った場合の一例を示す。
尚、部位番号９２１〜９２４で示される引出し部の断面は図６５８、図６６９に示している。また、部位番号９１０で示される引出し部の断面は図５６０及び図５８３に示している。
【００４０】
図１５は図３に対し、第二、第三の配線層の引出し部となる島状半導体層１１０をメモリセルアレイのA側及びA'側の端部へ交互に配置を行った場合の一例を示す。
図７は第一の配線層の引出し部となる島状半導体層１１０と第二、第三の配線層の引出し部となる島状半導体層１１０をそれぞれメモリセルアレイのA側及びA'側の端部へ交互に配置を行った場合の一例として、第一の配線層の引出し部と第二、第三の配線層の引出し部が接続する場合を示す。
図８は第一の配線層の引出し部となる島状半導体層１１０と第二、第三の配線層の引出し部となる島状半導体層１１０をそれぞれメモリセルアレイのA側及びA'側の端部へ交互に配置を行った場合の一例として、A-A'方向に連続するメモリセルの両端に第一の配線層の引出し部と第二、第三の配線層の引出し部がそれぞれ接続する場合を示している。
【００４１】
図６の等価回路を図１６１に示し、図１５の等価回路を図１６３に示し、図７の等価回路を図１６２に示し、図８の等価回路を図１６４に示している。
なお、第一の配線層の引出し部と第二、第三の配線層の引出し部とが接続する場合、メモリセルアレイに近い順に、まず第二、第三の配線層の引出し部を配置し、続いて第一の配線層の引出し部を配置してもよいし、その逆でメモリセルアレイに近い順に第一の配線層の引出し部を配置し、続いて第二、第三の配線層の引出し部を配置してもよい。
図３０は図３に対し、第四の配線層８４０-１〜８４０-Mの引出し部をメモリセルアレイのB側及びB'側の端部へ交互に配置を行った場合の一例を示している。図３０の等価回路を図１７６に示している。
図３６は図７に対し、隣接する第一の配線層の引出し部及び隣接する第二、第三の配線層の引出し部の間に、第四の配線層と接続されない島状半導体層１１０を設けた場合の一例を示している。
【００４２】
図９は図３に対し、第一の配線層と接続されない島状半導体層１１０を設け、ダミーとすることで第一の配線層を配置するスペースを確保し、かつ、第一の配線層の引出し部となる島状半導体層１１０を1種類以上の互いに形状の異なる鍵状にし、図９に示すようにメモリセルアレイのA'側の端部に各々配置することにより、第一の配線層の間隔で最も狭くなる距離ＳＢ１をより大きく確保できるようにした場合の一例を示している。尚、複数のメモリセルアレイ中に１つもしくは複数個のダミーを設けても構わなく、またダミーと、ダミーと隣接する島状半導体層とのB-B'方向における距離はメモリセルアレイ中の島状半導体層間のB-B'方向における距離と等しくても構わなく、また異なっても構わない。また、このことは図９に限らず、図１２、図１３、図１６、図２４、図２５においても同様である。図９の等価回路を図１６５に示している。
なお、上述のような配置は、メモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、任意の第一の配線層が1種類以上の形状をもつ第一の配線層の引出し部となる島状半導体層１１０のどれと接続してもよい。
【００４３】
図１４は図９に対し、第一の配線層と接続されない島状半導体層１１０を設けず、上述のような配置を図１４に示すようにメモリセルアレイのA'側の端部及びA側の端部に交互に配置した場合の一例を示している。また、図１４の等価回路を図１６６に示している。この場合、図９に対してダミーの島状半導体層を設けない分、メモリセルの高集積化が可能となる利点を有する。
図３５は図９に対し、第二、第三の配線層の引出し部をA-A'方向に連続するメモリセルの間に配置した場合の一例を示している。図３５の等価回路を図１７３に示している。
図１１は図３に対し、第一の配線層の引出し部となる島状半導体層１１０に配置する第一のコンタクト９１０の位置を、隣接する第一の配線層の引出し部となる島状半導体層１１０でA-A'方向にずらすことで第一の配線層の間隔で最も狭くなる距離ＳＢ１をより大きく確保できるようにした場合の一例を示している。図１１の等価回路を図１６０に示している。
なお、上述のような配置は、メモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。
【００４４】
図１２は図３に対し、第一及び第二、第三の配線層と接続されない島状半導体層１１０を設け、ダミーとすることで第一及び第二、第三の配線層を配置するスペースを確保し、かつ、メモリセルが配置される島状半導体層１１０の配置を第一及び第二、第三の配線層の引出し部に近づくにつれてB-B'方向に広げる配置を行うことで第一の配線層の間隔で最も狭くなる距離ＳＢ１をより大きく確保できるようにした場合の一例として、第一の配線層の引出し部と第二、第三の配線層の引出し部が接続する場合の例を示している。図１２の等価回路は図１６８に示している。
図１３は図１２に対し、第一の配線層の引出し部と第二、第三の配線層の引出し部が接続せず、メモリセルアレイのA'側の端部に第一の配線層の引出し部を配置し、続いてA側の端部に第二、第三の配線層の引出し部を配置した場合の一例を示している。図１３の等価回路を図１６９に示す。
【００４５】
図１６は図３に対し、第二、第三の配線層と接続されない島状半導体層１１０を設け、ダミーとすることで第二、第三の配線層を配置するスペースを確保し、かつ、第二、第三の配線層の引出し部となる島状半導体層１１０を1種類以上の互いに形状の異なる鍵状にし、図１６に示すようにメモリセルアレイのA側の端部に各々配置することにより、第二あるいは第三のコンタクトの間隔、例えば９２１-１と９２１-２間の距離及び９２１-３と９２１-４間の距離ＳＣ２、９２１-２と９２１-３間の距離ＳＣ３、９２１-４と９２１-６間の距離ＳＣ４を図３に対してより大きく確保できるようにした場合の一例を示している。図１６の等価回路を図１７０に示している。
なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。
図２０は図１６に対し、第二、第三の配線層と接続されない島状半導体層１１０を設けず、上述のような配置を図２０に示すようにメモリセルアレイのA'側の端部及びA側の端部に交互に配置した場合の一例を示している。図２０の等価回路を図１７１に示す。この場合、図１６に対してダミーの島状半導体層を設けない分、メモリセルの高集積化が可能となる利点を有する。
【００４６】
図１７は図３に対し、第二、第三の配線層の引出し部となる島状半導体層１１０に配置する第二、第三のコンタクト９２１、９３２、９３３、９２４の位置を、隣接する第一の配線層の引出し部となる島状半導体層１１０でA-A'方向にずらすことで第二あるいは第三のコンタクトの間隔、例えば９２１-１と９２１-２間の距離及び９２１-３と９２１-４間の距離ＳＣ２、９２１-２と９２１-３間の距離ＳＣ３、９２１-４と９２１-６間の距離ＳＣ４を図３に対してより大きく確保できるようにした場合の一例を示している。尚、部位番号９２１〜９２４で示される引出し部の断面は図６５８、図６６９に示している。また、部位番号９１０で示される引出し部の断面は図５６０及び図５８３に示している。
図１７の等価回路を図１６０に示す。
なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。
【００４７】
図１８は図３に対し、隣接する第二、第三の配線層の引出し部となる島状半導体層１１０のA-A'方向の長さを互いに変えた場合の一例として、２種類の長さをもつ第一の配線層の引出し部となる島状半導体層１１０を交互に、メモリセルアレイのA側の端部に配置することにより第二あるいは第三のコンタクトの間隔、例えば９２１-１と９２１-２間の距離ＳＣ２を図３に対してより大きく確保できるようにした場合の例を示している。またこの場合、第二もしくは第三のコンタクト間で最も小さい距離、例えば９２１-３と９２４-４間の距離ＳＣ５は図３における第二もしくは第三のコンタクト間のどの距離よりも大きく確保することができ、第二、第三の配線層の形成が容易となる利点を有する。図１８の等価回路を図１６０に示す。
なお、上述のような配置をメモリセルアレイのA'側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。
【００４８】
図３９は図１８に対し、２種類の第一の配線層の引出し部となる島状半導体層の長さの違いを、例えばA-A'方向に連続するメモリセルの配置間隔程度にすることにより第二あるいは第三のコンタクトの間隔、例えば９２１-１と９２１-２間の距離ＳＣ２を図３に対してより大きく確保できるようにした場合の一例を示している。尚、部位番号９２１〜９２４で示される引出し部の断面は図６５８、図６６９に示している。また、部位番号９１０で示される引出し部の断面は図５６０及び図５８３に示している。
【００４９】
図１９は図３に対し、隣接する第二、第三の配線層の引出し部となる島状半導体層１１０のA-A'方向の長さを互いに変えた場合の一例として、２種類以上の長さをもつ第二、第三の配線層の引出し部となる島状半導体層１１０を図１９に示すような山型状にメモリセルアレイのA側の端部に配置することにより第二あるいは第三のコンタクトの間隔、例えば９２１-１と９２１-２間の距離SC2、９２１-２と９２１-３間の距離ＳＣ３を図３に対してより大きく確保できるようにした場合の例を示している。またこの場合、第二もしくは第三のコンタクト間で最も小さい距離、例えば９２１−５と９２４−６間の距離SC6あるいは９２１−６と９２４−７間の距離ＳＣ７は図３における第二もしくは第三のコンタクト間のどの距離よりも大きく確保することができ、第二、第三の配線層の形成が容易となる利点を有する。図１９の等価回路を図１６０に示す。
なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、任意の第二、第三の配線層が、第二、第三の配線層の引出し部となる島状半導体層１１０の２種類以上の長さのうちのどれと接続していてもよい。
【００５０】
図４０は図１９に対し、２種類以上の第一の配線層の引出し部となる島状半導体層の長さの各々の違いを、例えば図４０に示すようにA-A'方向に連続するメモリセルの配置間隔程度にすることにより第二あるいは第三のコンタクトの間隔、例えば９２１-１と９２１-２間の距離ＳＣ２や、９２１−２と９２１−３間の距離ＳＣ３を図３に対してより大きく確保できるようにした場合の一例を示している。尚、部位番号９２１〜９２４で示される引出し部の断面は図６５８、図６６９に示している。また、部位番号９１０で示される引出し部の断面は図５６０及び図５８３に示している。図１８の等価回路を図１６０に示す。
図３８は図１９に対し、隣接する第二、第三の配線層の引出し部となる島状半導体層１１０のA-A'方向の長さを変えず、かわりに第四の配線層と接続されない島状半導体層１１０を設けダミーとし、これを図３８に示すように配置することで、図１９と同等の効果を得る場合の一例を示している。
図２１は図３に対し、全ての第一のコンタクト９１０を一つの第一の配線層８１０で接続した場合の一例を示している。図２１の等価回路を図１７２に示す。
なお、第一の配線層の引出し部となる島状半導体層１１０はメモリセルアレイのA側の端部に配置してもよい。
【００５１】
図２２は図３に対し、第一の配線層の引出し部となる島状半導体層１１０に第一のコンタクト９１０を形成せず、島状半導体層１１０に各々第一の配線層８１０を接続した場合の一例を示している。図２２の等価回路を図１６０に示す。
図２３は図３に対し、第一の配線層の引出し部となる島状半導体層１１０に第一のコンタクト９１０を形成せず、かつ、全ての該島状半導体層１１０を一つの第一の配線層８１０で接続した場合の一例を示している。図２３の等価回路を図１７２に示す。
なお、第一の配線層の引出し部となる島状半導体層１１０はメモリセルアレイのA側の端部に配置してもよい。
【００５２】
図２４は図３に対し、第一の配線層の引出し部となる島状半導体層１１０に第一のコンタクト９１０を形成せず、島状半導体層１１０に各々第一の配線層８１０を接続した場合の一例として、第一の配線層と接続されない島状半導体層１１０を設け、ダミーとすることで第一の配線層を配置するスペースを確保し、かつ、第一の配線層の引出し部となる島状半導体層１１０をB-B'方向に配置する間隔よりも第一の配線層を配置する間隔を大きくすることで第一の配線層の間隔で最も狭くなる距離SB1をより大きく確保できるようにした場合の一例を示している。図２４の等価回路を図１６５に示す。このように第一の配線層の配置間隔を、第一の配線層の引出し部となる島状半導体層１１０よりも余裕を持たせることにより、第一の配線層の加工が容易となり、また、第一の配線層の引き出しのコンタクトを形成する際に余裕もつて形成できる利点を有する。
【００５３】
図２５は図３に対し、第一の配線層の引出し部となる島状半導体層１１０に第一のコンタクト９１０を形成せず、該島状半導体層１１０に各々第一の配線層８１０を接続した場合の一例として、第一の配線層と接続されない島状半導体層１１０を設け、ダミーとすることで第一の配線層を配置するスペースを確保し、かつ、各々の第一の配線層を1種類以上の互いに形状の異なる鍵状にし、図２５に示すようにメモリセルアレイのA'側の端部に各々配置することにより第一の配線層の間隔で最も狭くなる距離SB1をより大きく確保できるようにした場合の例を示している。図２５の等価回路を図１６５に示す。
なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、１種類以上の形状をもつ第一の配線層の各々が、どの第一の配線層の引出し部となる島状半導体層１１０と接続してもよい。
【００５４】
図２６は図３に対し、第一の配線層の引出し部となる島状半導体層１１０に第一のコンタクト９１０を形成せず、該島状半導体層１１０に各々第一の配線層８１０を接続した場合の一例として、２種類の長さをもつ第一の配線層を交互にメモリセルアレイのA'側の端部に配置することにより、第一の配線層の間隔で最も狭くなる距離ＳＢ１をより大きく確保できるようにした場合の例を示している。図２６の等価回路を図１６０に示す。
なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、2種類の長さをもつ第一の配線層の各々が、どの第一の配線層の引出し部となる島状半導体層１１０と接続してもよい。
【００５５】
図２７は図３に対し、第一の配線層の引出し部となる島状半導体層１１０に第一のコンタクト９１０を形成せず、該島状半導体層１１０に各々第一の配線層８１０を接続した場合の一例として、２種類以上の長さをもつ第一の配線層を図２７に示すような山型状にメモリセルアレイのA'側の端部に配置することにより、第一の配線層の間隔で最も狭くなる距離ＳＢ１をより大きく確保できるようにした場合の例を示している。図２７の等価回路を図１６０に示す。
なお、上述のような配置をメモリセルアレイのA側の端部に配置してもよいし、A'側の端部及びA側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、２種類以上の長さをもつ第一の配線層の各々が、どの第一の配線層の引出し部となる島状半導体層１１０と接続してもよい。
【００５６】
図２８は図３に対し、第四の配線層と接続されない島状半導体層１１０を設け、ダミーとすることで第四の配線層を配置するスペースを確保し、かつ、B-B'方向に配置する島状半導体層１１０の間隔よりも第四の配線層を配置する間隔を大きくすることで第四の配線層の間隔で最も狭くなる距離SA1をより大きく確保できるようにした場合の一例を示している。図２８の等価回路を図１７４に示す。詳しくは、第一の配線層が、例えばN本ある場合、一本の第四の配線層は図２８に示すように、N個の島状半導体層１１０と接続し、ダミーとする島状半導体層１１０に最も近い第四の配線層、例えば８４０-６は接続する島状半導体層１１０に接続しうる範囲で、ダミーの島状半導体層１１０-５側にずらして形成し、該第四の配線層８４０-６に隣接する第四の配線層８４０-７からは第四の配線層８４０-６〜８４０-９の配置間隔で第四の配線層８４０を形成していく。つまり島状半導体層のA-A'方向の配置間隔よりも大きな配置間隔で図２８に示すように配置する。そして第四の配線層８４０が接続する島状半導体層１１０に接続しえなくなれば再びダミーの島状半導体層１１０を設ける。このように、第四の配線層８４０の配置間隔を島状半導体層のA-A'方向の配置間隔よりも余裕を持たせることにより、配線の加工が容易となり、また、第四の配線層８４０の引き出しのコンタクト９８０を形成する際に余裕をもって形成できる利点を有する。尚、複数のメモリセルアレイ中に１つもしくは複数個のダミーを設けても構わなく、またダミーと、ダミーと隣接する島状半導体層とのA-A'方向における距離はメモリセルアレイ中の島状半導体層間のA-A'方向における距離と等しくても構わなく、また異なっても構わない。また、このことは図２８に限らず、図２９においても同様である。尚、ダミーとする島状半導体層１１０の上端部はある電位に固定しても構わない。特に第一の配線層８１０と同電位が望ましく、もしくは接地電位が望ましい。
【００５７】
図２９は図３に対し、第四の配線層と接続されない島状半導体層１１０を設け、ダミーとすることで第四の配線層を配置するスペースを確保し、かつ、第四の配線層を1種類以上の互いに形状の異なる鍵状にし、図２９に示すようにメモリセルアレイのB'側の端部に各々配置することにより、第四の配線層の間隔で最も狭くなる距離SA1をより大きく確保できるようにした場合の一例を示している。図２９の等価回路を図１７５に示す。
なお、上述のような配置をメモリセルアレイのB側の端部に配置してもよいし、B'側の端部及びB側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、１種類以上の形状をもつ第四の配線層の各々をどこへ配置を行ってもよい。尚、ダミーとする島状半導体層１１０の上端部はある電位に固定しても構わない。特に第一の配線層８１０と同電位が望ましく、もしくは接地電位が望ましい。
【００５８】
図３４は図２９に対し、第四の配線層と接続されない島状半導体層１１０を設けず、上述のような配置を図３４に示すようにB'側の端部及びB側の端部に交互に配置を行った場合の一例を示している。図３４の等価回路を図１７８に示す。この場合図３４に対してダミーの島状半導体層を設けない分、メモリセルの高集積化が可能となる利点を有する。
図３１は図３に対し、隣接する第四の配線層のB-B'方向の長さを互いに変えた場合の一例として、２種類の長さをもつ第四の配線層を交互に、メモリセルアレイのB'側の端部に配置することにより、第四の配線層の間隔で最も狭くなる距離ＳＡ１をより大きく確保できるようにした場合の例を示している。図３１の等価回路を図１６０に示す。
なお、上述のような配置をメモリセルアレイのB側の端部に配置してもよいし、B'側の端部及びB側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、２種類の長さをもつ第四の配線層の各々をどこへ配置を行ってもよい。
【００５９】
図３２は図３に対し、隣接する第四の配線層のB-B'方向の長さを互いに変えた場合の一例として、２種類以上の長さをもつ第四の配線層を図３２に示すような山型状にメモリセルアレイのB'側の端部に配置することにより、第四の配線層の間隔で最も狭くなる距離ＳＡ１をより大きく確保できるようにした場合の例を示している。図３５の等価回路を図１６０に示す。なお、上述のような配置をメモリセルアレイのB側の端部に配置してもよいし、B'側の端部及びB側の端部に交互に配置を行ってもよい。また、上述のような配置が行われていれば、２種類以上の長さをもつ第四の配線層の各々をどこへ配置を行ってもよい。
図３３は図３２に対し、上述のような配置をB'側の端部及びB側の端部に交互に配置を行った場合の一例を示している。図３３の等価回路を図１７７に示す。
【００６０】
図４１は図１と同様に、第一のコンタクト部910に接続されてなる島状半導体部と、第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部が、A-A'方向に接続するメモリセルのA側の端部に連続して配置した一例として、図１と比較して第一の配線層810及び第四の配線層840の幅が広く、かつ第一のコンタクト部910に接続されてなる島状半導体部側面の一部に絶縁膜を介して形成している第一の導電膜を図１より大きく残した場合の例を示している。第一の配線層810及び第四の配線層840と、第一のコンタクト部910に接続されてなる島状半導体部側面の一部に絶縁膜を介して形成している第一の導電膜とはそれぞれ独立のものであるので、別々に用いてもよいし、それぞれ組み合わせて用いてもよい。
【００６１】
図４２は図１と同様に、第一のコンタクト部910に接続されてなる島状半導体部と、第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部が、A-A'方向に接続するメモリセルのA側の端部に連続して配置した一例として、図１と比較して第一の配線層810及び第四の配線層840にはそれぞれコンタクト部810及びコンタクト部940に対しずれがあり、かつ第一のコンタクト部910に接続されてなる島状半導体部側面の一部に絶縁膜を介して形成している第一の導電膜を図１よりも小さく残した場合の例を示す。第一の配線層810及び第四の配線層840と第一のコンタクト部910に接続されてなる島状半導体部側面の一部に絶縁膜を介して形成している第一の導電膜とはそれぞれ独立のものであるので、別々に用いてもよいし、組み合わせて用いてもよい。
【００６２】
図４３はメモリセルを形成する円柱状の島状半導体部が、例えば２種の平行線が直交せずに交差した点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は基板面に対し平行に配置されているメモリセルアレイを示す。また、第四の配線層840と交差する方向であるA-A'方向と図中のB-B'方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図４３ではA-A'方向に、連続して形成され第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され第二の配線層となる。さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図４３のA-A'方向に接続するメモリセルのA'側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図４３のA-A'方向に接続するメモリセルのA側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層840とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図４３においては第二の配線層及び第三の配線層と交差する方向に第四の配線層840が形成されている。また、第一の配線層と電気的に接続するための端子は島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は島状半導体部に被覆されてなる第二の導電膜で形成されている。
【００６３】
また、第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子はそれぞれ第一のコンタクト部910、第二のコンタクト部921、924、第三のコンタクト部932と接続している。図４３では第一のコンタクト部910を介して第一の配線層810が半導体記憶装置上面に引き出されている。
【００６４】
なお、メモリセルを形成する円柱状の島状半導体部の配列は図４３のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があればメモリセルを形成する円柱状の島状半導体部の配列は限定しない。また、第一のコンタクト部910に接続されてなる島状半導体部は図４３ではA-A'方向に接続するメモリセルのA'側の全ての端部に配置されているが、A側の端部の一部又は全てに配置してもよいし、第四の配線層840と交差する方向であるA-A'方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。また、第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部は第一のコンタクト部910が配置されてない側の端部に配置してもよいし、第一のコンタクト部910が配置される側の端部に連続して配置してもよいし、第四の配線層840と交差する方向であるA-A'方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよいし、第二のコンタクト部921や924、第三のコンタクト部932などを分割して配置してもよい。第一の配線層810や第四の配線層840は所望の配線が得られれば幅や形状は問わない。島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には絶縁されているが絶縁膜を介して接する状態であることを有する。例えば図４３では第一のコンタクト部910が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、第二の導電膜は第四の配線層840と交差する方向であるA-A'方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき該島状半導体部側面に形成される第一及び第二の導電膜の形状は問わない。
【００６５】
また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の2倍以下とすることにより第一の配線層と電気的に接続するための端子となる島状半導体部の側面の第一の導電膜を全て取り除いてしまってもよい。図４３においては第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の配線層821や824、第三の配線層832などの上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。図４３では製造工程例に用いる断面、すなわちA-A'断面、 B-B'断面を併記している。
【００６６】
図４４では図４３に対し、島状半導体層１１０のA-A'方向の幅と島状半導体層１１０のA-A'方向の間隔の和(以下、島状半導体層のA-A'方向のピッチとする)よりも第四の配線層８４０の幅と間隔の和(以下、第四の配線層８４０のピッチとする)の方が大きい場合において、第四の配線層８４０と接続されない島状半導体層１１０を設け、ダミーとすることで第四の配線層８４０を配置するスペースを確保する場合の一例を示している。詳しくは、第一の配線層が、例えばN本ある場合、一本の第四の配線層は図４４に示すように、N個の島状半導体層１１０と接続し、第四の配線層に最も近くに存在する、両脇のN/2本ずつの島状半導体層１１０をダミーとする。そして、そのダミーの脇に同様にN個の島状半導体層１１０と接続する第四の配線層８４０を配置し、このようなN個の島状半導体層１１０と接続する第四の配線層８４０とダミーの島状半導体層１１０の配置関係をA-A'方向に連続させていく。
このように、第四の配線層８４０のピッチを島状半導体層のA-A'方向のピッチよりも余裕を持たせることにより、第四の配線層８４０の引き出しのコンタクトを形成する際に余裕もつて形成することができ、メタル配線加工も容易となり、かつ、図４３に対し第四の配線層840の必要な数を低減することができ、その分制御回路を配置する面積を削減できる利点を有する。
【００６７】
図４５は図４３に対し、B-B'方向に隣接する2つのコンタクト部を、例えばメタル配線などで接続した場合の一例として、隣接するコンタクト部９２４を第二の配線層８２４で接続し、同様にコンタクト部９２１、９３２、９３３はそれぞれ順に第二の配線層８２１、第三の配線層８３２、８３３で接続した場合を示している。また、隣接する2つのコンタクト部９１０についても同様にしてもよい。それぞれのコンタクト部を配線層で接続せず、例えば隣接する第二の導電膜に同時に接続するコンタクト部を形成してもよい。
【００６８】
図４６は図４３と同様に、第一のコンタクト部910に接続されてなる島状半導体部と、第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部が、A-A'方向に接続するメモリセルのA側の端部に連続して配置した一例として、図４３と比較して第一の配線層810及び第四の配線層840の幅が広く、かつ第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部が全て同じ大きさである場合の例を示している。第一の配線層810及び第四の配線層840と第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部の大きさは独立のものであるので、別々に用いてもよいし、それぞれ組み合わせて用いてもよい。
【００６９】
図４３ではA-A'方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルとは同一の第四の配線層840と接続していないが、図４６で示すように、A-A'方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルとが同一の第四の配線層で接続するような配置をしてもよい。これにより、例えば第四の配線層840を加工可能な最小の寸法で形成する場合、A-A'方向に連続して配置するメモリセルの間隔は、図４３の例に対し図４６の例の方がより小さく設定することができる。また図４６の例は、図４３の例に対し第四の配線層840の必要な数を半減することができ、その分制御回路を配置する面積を削減できる。
よって、図４６の例は図４３の例より半導体記憶装置の集積度が向上する利点を有する。また図４６では第四の配線層は有限な幅をもつ直線状であるが、A-A'方向に連続して配置するメモリセルと、その隣で同様に連続して配置するメモリセルとが同一の第四の配線層で接続できるのであれば、第四の配線層は直線状でなくてもよく、形状は問わない。
【００７０】
図４７は図４６と同様に、第一のコンタクト部910に接続されてなる島状半導体部と、第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部が、A-A'方向に接続するメモリセルのA側の端部に連続して配置した一例として、図４６と比較して第一の配線層810及び第四の配線層840の幅が広く、かつ第一のコンタクト部910に接続されてなる島状半導体部それぞれの大きさが同一でない場合の例を示している。第一の配線層810及び第四の配線層840と第一のコンタクト部910に接続されてなる島状半導体部の大きさは独立のものであるので、別々に用いてもよいし、組み合わせて用いてもよい。
なお、図４６の例と比較して、図４７の例ではメモリセルを形成する円柱状の島状半導体部と第四の配線層840との接触面積が増加しており図４６の例に対して接触抵抗が低減する利点を有する。
【００７１】
図４８及び図４９は図１及び図４３に対し、メモリセルを形成する島状半導体部の断面形状が四角形であった時の一例として、図４８と図４９とで配置している向きがそれぞれ異なっている場合の例をそれぞれ示している。島状半導体部の断面形状は円形や四角形に限らない。例えば楕円形や六角形あるいは八角形などでもよい。ただし、島状半導体部の大きさが加工限界近くである場合には、設計時に四角形や六角形や八角形など角をもつものであっても、フォト工程やエッチング工程などにより、角が丸みを帯び、島状半導体部の断面形状は円形や楕円形に近づいてもよい。
【００７２】
図５０は図１に対し、メモリセルを形成する島状半導体部に直列に形成するメモリセルの数を2つとし、選択ゲート・トランジスタを形成しない場合の一例を示している。また、図５０では製造工程例に用いる断面、すなわちA-A'断面、 B-B'断面を併記している。
図５１は図１に対し、第二のコンタクト部921や924、第三のコンタクト部932に接続されてなる第二の導電膜で被覆される島状半導体部を図１や図４１等のようにつなげず、配線層毎にアレイと同様な島状半導体部を用いた場合の一例を示している。
【００７３】
図５２は図５１に対し、島状半導体部の配置を図４５のようにし、第四の配線層840の方向に近づけた上で、配線層毎にアレイ部と同様な島状半導体部を用いた場合の一例を示している。この場合、島状半導体部のA-A'方向の間隔と島状半導体部の第四の配線層840方向の間隔が同程度でも、島状半導体の第二の導電膜及び第一の導電膜を調整することにより第四の配線層840方向には第二の配線層821や824及び第三の配線層832などが接続されない。
図５３は図１に対し、第二の導電膜からなる第二の配線層の分離形成をフォトリソグラフィによるパターニング工程によって行い、B-B'方向の第二の導電膜の幅よりもB-B'方向の第二の導電膜の間隔を小さくした場合の一例を示している。
図５４は図５３に対し、B-B'方向の第二の導電膜の幅とB-B'方向の第二の導電膜の間隔が等しい場合の一例を示す。
【００７４】
図５５は図５３に対し、B-B'方向の第二の導電膜の幅よりもB-B'方向の第二の導電膜の間隔が大きい場合の一例を示す。
図５６は図５３に対し、島状半導体層１１０を図４３のように配置した場合の一例を示している。
図５７は図１に対し、メモリセルを形成する島状半導体部の断面形状が円形でなく楕円であるときの一例として、楕円の長軸の向きがB-B'方向である場合の例を示す。
図５８は図５７に対し、楕円の長軸の向きがA-A'方向である場合をそれぞれ示している。この楕円の長軸の向きはA-A'方向及びB-B'方向に限らず、どの方向に向いていてもよい。
【００７５】
図５９は図１に対し、第一の配線層８１０の方向と第四の配線層８４０の方向が平行であるときの一例として、第一の配線層８１０と第四の配線層８４０の向きがそれぞれB-B'方向で、かつ、第一の配線層の引出し部がメモリセルアレイのB側の端部に配置した場合を示している。Ｓｘ１は島状半導体層１１０が周期的に配置されてなるメモリセルアレイ内におけるB-B'方向の各島状半導体層１１０間の距離であり、Ｓｘ２はメモリセルアレイのB側の端部における島状半導体層１１０と第一の配線層８１０の引き出し部となる島状半導体層１１０との間の距離を示す。またＳｙ１は島状半導体層１１０が周期的に配置されてなるメモリセルアレイ内におけるA-A'方向の各島状半導体層１１０間の距離であり、Ｓｙ２は第一の配線層８１０の引き出し部となる各島状半導体層１１０間の距離を表す。Ｓｘ１及びＳｘ２の値をＳｙ１及びＳｙ２の値より大きくとることにより、埋設される第一の配線層の各々を自己整合で形成してもよい。また、図１で行ったような、A-A'方向に連続するメモリセルと第一の配線層の引出し部を第二、第三の配線層と自己整合で形成する場合において分離させないための第一の配線層引出し部の形状及び構造は、同様に行わなくてもよい。
【００７６】
図６０は図４３に対し、所望の配線層より上部にある配線層及び絶縁膜等を異方性エッチングにより除去し、所望の配線層にコンタクト部を形成した一例として、隣接する第二の配線層821や824及び第三の配線層832などに共通のコンタクト部を形成した場合の例を示している。図６０の一例ではH-H'方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルに共通して所望の配線層にコンタクト部を形成しており、隣接する互いのメモリセルの一方のみを動作する場合は第四の拡散層840を一つおきに所望の電位を与えていくことによりメモリセルの選択が実現する。また図６０の例に対し、H-H'方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルに共通して所望の配線層にコンタクト部を形成せず、連続して配置するメモリセルそれぞれに所望の配線層にコンタクト部を形成してもよい。なお、図６０では製造例に用いる断面、すなわちH-H'断面、 I1-I1'断面〜I5-I5'断面を併記している。尚、部位番号９２１〜９２４で示される引出し部の断面は図６７０〜図６７５に示している。また、部位番号９１０で示される引出し部の断面は図５６０及び図５８３に示している。
【００７７】
図６１は図４３に対し、コンタクトをとる領域で第二の配線層821や824及び第三の配線層832などを階段状に形成し、所望の配線層より上部にある絶縁膜等を異方性エッチングにより除去し、所望の配線層にコンタクト部を形成した際の一例として、隣接する第二の配線層821や824及び第三の配線層832などに共通のコンタクト部を形成した場合の例を示している。各配線層に独立なコンタクト部を形成してもよい。なお、図６１では製造例に用いる断面、すなわちH-H'断面、 I1-I1'断面〜I5-I5'断面を併記している。尚、部位番号９２１〜９２４で示される引出し部の断面は図６７６〜図６８１に示している。また、部位番号９１０で示される引出し部の断面は図５６０及び図５８３に示している。
【００７８】
図６２は図１に対し、所望の配線層より上部にある配線層及び絶縁膜等を異方性エッチングにより除去し、所望の配線層にコンタクト部を形成した一例として、各第二の配線層821や824、第三の配線層832などに独立のコンタクト部を形成した場合の例を示している。また、図６２では製造例に用いる断面、すなわちH-H'断面、 I1-I1'断面〜I5-I5'断面を併記している。尚、部位番号９２１〜９２４で示される引出し部の断面は図７７６〜図７８１に示している。また、部位番号９１０で示される引出し部の断面は図５６０及び図５８３に示している。
図６３は図１に対し、接続するメモリセルを形成する島状半導体部を直線状に形成しなかった場合の一例を示している。図１の例では島状半導体部をA-A'方向に直線状に配列しているのに対し、図６３の例のように一部の島状半導体部を直線からずらすことにより、直線状の配列よりも密に島状半導体部を形成することができる。また配列は図６３の一例に限らず、直線状の配列よりも密に島状半導体部を形成することができればどのようなものでもよい。
【００７９】
図６４は図１に対し、各々のメモリセル、及び各配線層と電気的に接続するための端子を孤立に形成させ、後にフォトリソグラフィによるパターニング工程によって、例えばホール状の溝を島状半導体分離部に形成し、その溝の内部に導電膜を所望の位置に埋め込むことにより、各々のメモリセル、及び各該端子を電気的に接続させる場合の一例を示している。図６４では各メモリセルをA-A'方向へ直線状に連続して接続する例を示しているが、接続する方向はA-A'方向でなくても、あるいは直線状でなくてもよく、またすべてのメモリセルを接続させなくてもよい。
【００８０】
図６８は図４３に対し、コンタクトをとる領域を第二の導電膜である多結晶シリコンの膜厚の、例えば２倍以下の幅をもつスリット状にし、そのスリット状溝の内部で第二の配線層821や824及び第三の配線層832などを階段状に形成し、所望の配線層にコンタクト部を形成した一例として、一つのスリット状溝の内部に第一、第二及び第三の配線層のコンタクト部を全て形成した場合の例を示している。コンタクトをとる領域を第二の導電膜である多結晶シリコンの膜厚の２倍以下程度の幅をもつスリット状にすることで、第二の導電膜である多結晶シリコンは島状半導体層の高さ程度の膜厚を堆積しなくても半導体上面へ引き出される。またコンタクトをとる領域であるスリット状溝は幅が第二の導電膜である多結晶シリコンの膜厚の二倍以下程度であれば直線状でなくてもよく、スリットの長さは互いに同一でも異なっていてもよい。図６８の例に対し、H-H'方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルに共通して所望の配線層にコンタクト部を形成してもよい。図６８では製造例に用いる断面、すなわちH-H'断面、 I-I'断面を併記している。尚、部位番号９２１〜９２４で示される引出し部の断面は図７４８〜図７５３に示している。また、部位番号９１０で示される引出し部の断面は図５６０及び図５８３に示している。
【００８１】
図６９は図４３に対し、コンタクトをとる領域を複数のスリット状にし、各スリットは第二の導電膜である多結晶シリコンの膜厚の二倍以下程度の幅をそれぞれ有し、そのスリット状溝の内部で第二の配線層821や824及び第三の配線層832などを階段状に形成し、所望の配線層にコンタクト部を形成した一例として、スリット状溝をH-H'方向に連続して配置するメモリセル毎に二つ形成し、一つのスリット状溝の内部に第一及び第二の配線層のコンタクト部を、もう一つに第三の配線層のコンタクト部を形成した場合の例を示している。複数のスリット状溝にどの配線層のコンタクト部をどの位置に形成するかは限定しない。コンタクトをとる領域を第二の導電膜である多結晶シリコンの膜厚の二倍以下程度の幅をもつスリット状にすることで、第二の導電膜である多結晶シリコンは島状半導体層の高さ程度の膜厚を堆積しなくても半導体上面へ引き出される。コンタクトをとる領域であるスリット状溝は幅が第二の導電膜である多結晶シリコンの膜厚の二倍以下程度であれば直線状でなくてもよく、スリットの長さは互いに同一でも異なっていてもよい。スリット状溝を一本形成する場合に対して複数本形成した場合スリットの長さは短縮でき、引き出し部に必要となる面積を削減できる利点を有する。図６９の例に対し、H-H'方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルに共通して所望の配線層にコンタクト部を形成してもよい。図６９では製造例に用いる断面、すなわちH-H'断面、 I-I'断面を併記している。
【００８２】
図７０は図５１に対し、島状半導体部上面を第二のコンタクト部921や924、第三のコンタクト部932などに接続されてなる第二の導電膜で被覆せず、A-A'方向に隣り合う島状半導体部の間に形成する第二の導電膜に第二のコンタクト部921や924、第三のコンタクト部932などのコンタクト部を形成した場合の例を示している。また、図７０では製造例に用いる断面、すなわちH-H'断面、 I1-I1'断面〜I4-I4'断面、 J1-J1'断面〜J4-J4'断面を併記している。
図７１は図５１に対し、島状半導体部を第二のコンタクト部921や924、第三のコンタクト部932などに接続されてなる第二の導電膜で被覆せず、さらに第一の導電膜を除去し、第二の導電膜と島状半導体層に形成した不純物拡散層と電気的に接続した場合の一例を示している。図７１では製造例に用いる断面、すなわちH-H'断面、 I1-I1'断面〜I4-I4'断面を併記している。
【００８３】
図７２は図５１に対し、島状半導体部上面を第二のコンタクト部921や924、第三のコンタクト部932などに接続されてなる第二の導電膜で被覆せず、さらに第二のコンタクト部921や924、第三のコンタクト部932などを島状半導体部を除去した後のホール部に形成した場合の一例を示している。図７２では製造例に用いる断面、すなわちH-H'断面、 I1-I1'断面〜I5-I5'断面を併記している。
以上、電荷蓄積層として浮遊ゲートを有する半導体記憶装置の平面図について説明したが、説明した図１〜図６４及び図６８〜図７２の配置及び構造は種々組み合わせて用いてもよい。
図６５は図１に対し、例えばMONOS構造のように電荷蓄積層に積層絶縁膜を用いた場合の一例を示しており、電荷蓄積層が浮遊ゲートから積層絶縁膜に変わったこと以外は同様である。また、図６５では製造工程例に用いる断面、すなわちA-A'断面、 B-B'断面を併記している。
図６６図１に対し、例えばDRAMのように電荷蓄積層としてMISキャパシタを用いた場合の一例を示しており、電荷蓄積層が浮遊ゲートからMISキャパシタに変わり、ビット線とソース線が平行に配置されること以外は同様である。また、図６６では製造工程例に用いる断面、すなわちA-A'断面、 B-B'断面を併記している。
【００８４】
図６７は、例えばSRAMのように電荷蓄積層としてMISトランジスタを用いた場合の一例を示している。図６７はメモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための不純物拡散層３７２１からなる第一の配線層、制御ゲート３５１４からなる第三の配線層、ビット線となる第四の配線層は基板面に対し平行に配置されているメモリセルアレイを示す。また、第二の導電膜３５１２及び第三の導電膜３５１３からなる第二の配線層３８４０は基板面に対し垂直方向及び水平方向の二方向に配線されている。各々接続できるのならば第二、第三及び第四の配線層の形状は問わない。図６７では製造工程例に用いる断面、すなわち、J1−J1′断面、J２−J２′断面、K1−K1′断面及びK２−K２′断面を併記している。なお、図６７では複雑になるため第一の配線層３７１０、第一の配線層３８５０、及びこれら配線層と電気的に接続するための端子は省略した。島状半導体層３１１０と各配線層を区別するため、島状半導体層の形状を円形にしているが、この限りでない。また、その逆も有りうる。
【００８５】
メモリセルアレイの断面図における実施の形態
電荷蓄積層として浮遊ゲートを有する半導体記憶装置の断面図を、図７３〜図１００に示す。これらの図７３〜図１００の断面図において、奇数の図面は、図１におけるＡ−Ａ′断面図であり、偶数の図面は図１におけるＢ−Ｂ′断面図である。
これらの実施の形態においては、ｐ型シリコン基板１００上に、複数の柱状をなした島状半導体層１１０がマトリクス配列され、これら各島状半導体層１１０の上部と下部に選択ゲートとなる第二の電極又は第五の電極を有するトランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを島状半導体層に沿って直列に接続した構造となっている。すなわち島状半導体層間の溝底部に所定厚みの第八の絶縁膜であるシリコン酸化膜４６０が配置され、島状半導体層１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚を介して選択ゲートとなる第二の電極５００が配置されて選択ゲート・トランジスタを構成し、選択ゲート・トランジスタ上方に島状半導体層１１０の周囲を取り囲むように、島状半導体層側壁にトンネル酸化膜４２０を介して浮遊ゲート５１０が配置され、さらにその外側に積層膜からなる層間絶縁膜６１０を介して制御ゲート５２０が配置されメモリ・トランジスタとした構造となっている。さらに、これらメモリ・トランジスタを同様に複数個配置した上方に、先ほどと同様に選択ゲートとなる第五の電極５００を有するトランジスタが配置されている。選択ゲート５００及び制御ゲート５２０は、図１及び図７４に示すように、一方向の複数のトランジスタについて連続的に配設されて、第二の配線もしくは第五の配線である選択ゲート線及び第三の配線である制御ゲート線となっている。
【００８６】
半導体基板面には、メモリセルの活性領域が半導体基板に対してフローテイング状態となるようにメモリセルのソース拡散層７１０が配置され、さらに、各々のメモリセルの活性領域がフローテイング状態となるように拡散層７２０が配置され、各島状半導体層１１０の上面には各メモリセル毎のドレイン拡散層７２５が配置されている。このように配置されたメモリセルの間にはドレイン拡散層７２５の上部が露出されるよう第八の絶縁膜である酸化膜４６０が配置され、制御ゲート線と交差する方向のメモリセルのドレイン拡散層７２５を共通接続するビット線となるAl配線８４０が配設されている。なお、拡散層７２０の不純物濃度分布は均一であるよりも、例えば、不純物を島状半導体層１１０に導入し熱拡散処理を行うことにより、島状半導体層１１０の表面から内側へ進む方向につれて徐々に濃度が薄くなるような分布をもつことが好ましい。これにより拡散層７２０と島状半導体層１１０との接合耐圧が向上し、かつ寄生容量も減少する。また、同様にソース拡散層７１０の不純物濃度分布についても半導体基板１００の表面から半導体基板内部へ進む方向につれて徐々に濃度が薄くなるような分布をもつことが好ましい。これによりソース拡散層７１０と半導体基板１００との接合耐圧が向上し、かつ第一の配線層における寄生容量も減少する。
なお、図７３及び図７４は選択ゲート・トランジスタのゲート絶縁膜の膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい場合の一例を示す。
【００８７】
図７５及び図７６は図７３及び図７４に対し、層間絶縁膜６１０を単層膜で形成した場合の一例を示す。
図７７及び図７８は図７３及び図７４に対し、メモリセルにおいて制御ゲート５２０の半導体基板に水平方向の膜厚が浮遊ゲート５１０の水平方向の膜厚より厚く、第三の配線層の低抵抗化が容易に行える場合の一例を示す。
図７９及び図８０は図７３及び図７４に対し、トンネル酸化膜４２０の表面が島状半導体層１１０の周囲よりも外側へ位置する場合の一例を示す。
図８１及び図８２は図７３及び図７４に対し、選択ゲート・トランジスタのゲートを一回の導電膜の堆積で形成せず、複数回、例えば２回の導電膜の堆積により形成する場合の一例を示す。
【００８８】
図８３及び８４は図７３及び図７４に対し、メモリセルの制御ゲート５２０と浮遊ゲート５１０の材料が異なる場合の一例を示す。
図８５及び８６は図７３及び図７４に対し、メモリセルの制御ゲート５２０の外周の大きさと選択ゲート・トランジスタのゲート５００の外周の大きさが異なる場合の一例をそれぞれ示す。
図８７及び図８８は選択ゲート・トランジスタのゲート絶縁膜厚はメモリ・トランジスタのゲート絶縁膜厚より大きい場合の一例を示す。
図８９及び図９０は図８７及び図８８に対し、トンネル酸化膜４２０及び４８０の表面が島状半導体層１１０の周囲よりも外側へ位置する場合の一例を示す。図９１及び図９２は各トランジスタの間には拡散層７２０が配置されない場合の一例を示している。
図９３及び図９４は、拡散層７２０が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である５００、５１０、５２０の間に配置する第三の電極である多結晶シリコン膜５３０を形成した場合の一例を示す。
【００８９】
図９５及び９６は図９３及び図９４に対し、第三の電極である多結晶シリコン膜５３０の底部や上端の位置がそれぞれ選択ゲート・トランジスタのゲート５００の上端の位置と異なる場合の一例を示す。
なお、図１では第三の電極である多結晶シリコン膜５３０は複雑になるため省略している。
図９７及び図９８は、導体基板１００と島状半導体層１１０とが接続されるようにソース拡散層７１０を配置し、且つ隣り合うトランジスタの活性領域が接続されるように拡散層７２０を配置した場合において、読み出し又は消去時に与えられるソース拡散層７１０の電位と半導体基板１００に与えられる電位による電位差によりソース拡散層７１０と半導体基板又は島状半導体層１１０とからなるPN接合の半導体基板１００又は島状半導体層１１０側に形成される空乏層により島状半導体層１１０と半導体基板１００とが電気的にフローテイング状態になり、かつ拡散層７２０の電位と島状半導体層１１０に与えられる電位による電位差により拡散層７２０と島状半導体層１１０とからなるPN接合の島状半導体層１１０側に形成される空乏層により隣り合うトランジスタの活性領域が電気的に絶縁される場合の一例を示す。
【００９０】
図９９及び図１００は、島状半導体層１１０はソース拡散層７１０によりフローテイング状態となっているが、各々のメモリセルの活性領域は拡散層７２０により電気的に絶縁されていない場合の一例を示す。
また、電荷蓄積層として積層絶縁膜を有する半導体記憶装置の断面図を、図１０１〜図１１２に示す。これら図１０１〜図１１２の断面図において、奇数の図面は、MONOS構造をとるメモリセルアレイを示す平面図である図６５におけるＡ−Ａ′断面図であり、偶数の図面は図６５におけるＢ−Ｂ′断面図である。
これらの実施の形態においては、図７３〜図９６に対して電荷蓄積層が浮遊ゲートから積層絶縁膜に変わったこと以外は同様である。
なお、図１０３及び図１０４は図１０１及び図１０２に対し、選択ゲート・トランジスタのゲート膜厚よりも積層絶縁膜の膜厚が厚い場合を示す。
【００９１】
図１０５及び図１０６は図１０１及び図１０２に対し、選択ゲート・トランジスタのゲート膜厚よりも積層絶縁膜の膜厚が薄い場合の例を示す。
電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の断面図を、図１１３〜図１１８に示す。これら図１１３〜図１１８の断面図において、奇数の図面は、DRAMのメモリセルアレイを示す平面図である図６６におけるＡ−Ａ′断面図であり、偶数の図面は図６６におけるＢ−Ｂ′断面図である。
これらの実施の形態においては、図７３〜図７６に対して電荷蓄積層が浮遊ゲートからMISキャパシタに代わり、拡散層の配置がメモリキャパシタの側部に位置すること及び第四の配線であるビット線と第一の配線ソース線が平行に配置されること以外は同様である。
【００９２】
電荷蓄積層としてＭＩＳトランジスタを有する半導体記憶装置の断面図を、図１１９〜図１２２に示す。これら図１１９〜図１２２の断面図は、ＳRAMのメモリセルアレイを示す平面図である図６７におけるJ1−J1′、J２−J２′、K1−K1′及びK２−K２′の断面図である。
これらの実施の形態においては、ｐ型シリコン基板３１００上に複数の柱状をなした島状半導体層３１１０がマトリクス配列され、図１１９及び図１２１に示すように、これら各島状半導体層３１１０の上部と下部にMISトランジスタを２個配置し、各々トランジスタを島状半導体層に沿って直列に接続した構造となっている。つまり、島状半導体層３１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚３４３１を介してメモリゲート３５１１が配置され、該メモリゲート・トランジスタ上方に島状半導体層３１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜３４３４を介して制御ゲートとなる第三の電極３５１４が配置された構造となっている。また、制御ゲート３５１４は、図１２１に示すように、一方向の複数のトランジスタについて連続的に配設されて、第三の配線である制御ゲート線となっている。
【００９３】
さらに、図１１９及び図１２１に示すように、半導体基板面には、トランジスタの活性領域が半導体基板に対してフローテイング状態となるように下段に配置されるトランジスタの電気的に共通である第一の不純物拡散層３７１０が配置され、各々のトランジスタの活性領域がフローテイング状態となるように島状半導体層３１１０に不純物拡散層３７２１が配置される。各々の島状半導体層３１１０の上面には各メモリセル毎の不純物拡散層３７２４が配置されている。これにより、各々トランジスタが島状半導体層３１１０に沿って直列に接続した構造となる。図１１９及び図１２１に示すように、制御ゲート線と交差する方向のメモリセルの第二の不純物拡散層３７２４を接続するビット線となる第四の配線層３８４０が配設されている。
【００９４】
この実施の形態では、一対の島状半導体層で構成される４つのトランジスタ及び２つの高抵抗素子によりメモリセルを構成しており、図１１９及び図１２１に示すように、メモリゲートである第一の導電膜３５１１と相対する島状半導体層に配置されてなる第二の不純物拡散層３７２１が第二の導電膜３５１２及び第三の導電膜３５１３を介して互いに接続されることにより構成される。
さらに、図１２０及び図１２２に示すように、それぞれの島状半導体層３１１０に配置されてなる第二の不純物拡散層３７２１に接続されてなる第三の導電膜３５１３は高抵抗素子となる不純物拡散層からなる第二の配線層３１２０と接続され、各々第二の配線層３１２０は電気的に共通な電極である第五の配線に接続されている。また、図１２０及び図１２２に示すように、第四の配線層３８４０方向に隣接するメモリセルの電気的に共通である第一の不純物拡散層３７１０が分離絶縁膜である、例えば第十一の絶縁膜であるシリコン酸化膜３４７１で電気的に分割されている。
このように配置されたメモリセル及び配線の間には、例えば第三の絶縁膜である酸化膜３４２０が配置されて互いに絶縁されている。
なお、この実施の形態ではｐ型島状半導体層側壁に形成された４つのトランジスタ及び２つの高抵抗素子によりメモリセルを構成したが、高抵抗素子に代わりｎ型半導体上に形成されたトランジスタでもよく、所望の機能を有することができれば構造はこれに限らない。
【００９５】
メモリセルアレイの動作原理における実施の形態
上記の半導体記憶装置は、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。以下に、例えば電荷蓄積層として浮遊ゲートを有するメモリセルを一例に、読み出し、書き込み、消去について動作原理について説明する。
本発明の半導体記憶装置の構造の一例として、電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを有する島状半導体部において、第４の電極が島状半導体部の各々の一方の端部に接続し、他方の端部には第１の電極が接続している場合における、読み出し手法について述べる。
このような構成の半導体記憶装置のメモリセル構造の等価回路を図１２３に示す。
【００９６】
例えば、島状半導体部がP型半導体で形成される場合、図１２３に示す選択セルを読み出すには、第１の電極に第一の電位を与え、選択セルに接続される第３の電極に第三の電位を与え、選択セルに接続される第４の電極に第四の電位を与える。電位の大小関係は第四の電位>第一の電位であり、第４の電極を流れる電流もしくは第１の電極に流れる電流により"0"、"1"を判定する。このとき第三の電位は電荷蓄積層の蓄積電荷量を区別できる、つまり、"0"、"1"を判定し得る電位とする。
また、読み出し時のタイミングチャートの一例を図１８１に示す。図１８１は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【００９７】
まず、第1の電極、第3の電極、第4の電極のそれぞれに第一の電位である接地電位を与えた状態から、第4の電極に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第3の電極に、例えば第三の電位として、例えば4Vを与え、第4の電極を流れる電流もしくは第1の電極に流れる電流をセンスする。その後、第3の電極を第一の電位である接地電位に戻し、第4の電極を第一の電位である接地電位に戻す。
【００９８】
この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。ここで最初に第1の電極、第3の電極、第4の電極、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の電極に関しては常に第三の電位を与えつづけてもよい。
次に、読み出し時のタイミングチャートの一例を図１８２に示す。図１８２は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【００９９】
まず、第1の電極、第3の電極、第4の電極、それぞれに第一の電位である接地電位を与えた状態から、第4の電極に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第3の電極に、例えば第三の電位として、例えば0Vを与え、第4の電極を流れる電流もしくは第1の電極に流れる電流をセンスする。その後に第3の電極を第一の電位である接地電位に戻し、第4の電極を第一の電位である接地電位に戻す。
この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。
ここで最初に第1の電極、第3の電極、第4の電極、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の電極に関しては常に第三の電位を与えつづけてもよい。
【０１００】
以上、P型半導体で形成される1個のメモリセルの場合の読み出し動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第２の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体部を有している場合の読み出し手法について述べる。
【０１０１】
図１２４は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１２４に示す選択セルを読み出すには、選択セルを含む島状半導体部に接続する第1の電極10に第一の電位を与え、選択セルと直列に配置される第2の電極20に第二の電位を与え、選択セルに接続される第3の電極（30-h）(hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置される非選択セルと接続する第3の電極（30-１〜 30-（h−１））には第七の電位を与え、同じく第3の電極（30-（h＋１）〜 30-L）には第十一の電位を与え、第4の電極40に第四の電位を与え、選択セルと直列に配置される第5の電極50に第五の電位を与え、電位の大小関係は第四の電位>第一の電位であり、第4の電極40を流れる電流もしくは第1の電極10に流れる電流により"0"、"1"を判定する。このとき第三の電位は電荷蓄積層の蓄積電荷量を区別できる、つまり、"0"、"1"を判定し得る電位とし、第七の電位及び第十一の電位は電荷蓄積層の蓄積電荷量にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位であればよい。例えば第３の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位であればよい。尚、h＝１の時には第３の電極（30-2〜30-L）には２≦h≦L-1のときの第３の電極（30-（h＋１）〜30-L）と同様の電位が与えられる。また、h＝Lの時には第３の電極（30-1〜30-（L-1））には２≦h≦L-1のときの第３の電極（30-1〜30-（h-1））と同様の電位が与えられる。以上のことは本発明における図番１７９〜２７８に記載の他の実施例についても適用することとする。
【０１０２】
また、第二の電位及び第五の電位はセル電流が流れ得る電位、例えば第2の電極及び第５の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。第1の電極10が半導体基板内に不純物拡散層として形成されている場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の電極10に与える第一の電位は、該電位を加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第一の電位と等しくなり、島状半導体部上の選択セルは基板電位による影響を受けずに読み出し動作が行える。
【０１０３】
よって、半導体基板と島状半導体層のメモリセルのチャネル部が電気的に接続し同電位である場合に起こり得るバックバイアス効果が防ぐことができる。つまり、第一の電極に読み出し電流が流れた時、選択されたメモリセルを含む島状半導体層の第１の電極から電源までの間の不純物拡散層の抵抗成分が起因して、第１の電極の電位が基板電位に対して上昇し、選択セルは見かけ上、基板にバックバイアスが与えられた状態となる。バックバイアスにより閾値の上昇が生じ読み出し電流の低下することが防げる。
【０１０４】
また、第1の電極10が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。第1の電極10が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の電極10が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。第3の電極（30-L）に接続しているメモリセルから第3の電極（30-1）に接続しているメモリセルまで連続して読み出してもよいし、順番は逆でもよいし、ランダムでもよい。
【０１０５】
読み出し時のタイミングチャートの一例を図１８３に示す。図１８３は第一の電位として接地電位を与え、第2の電極・第5の電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
まず、第1の電極10、第2の電極20、第3の電極30、第4の電極40、第5の電極50それぞれに第一の電位である接地電位を与えた状態から、第2の電極20に、例えば第二の電位として、例えば３Vを与え、第5の電極50に、例えば第五の電位として第二の電位と等しい３Vを与え、その後に第4の電極40に第四の電位として、例えば１Vを与え、その後に選択セルと接続されてなる第3の電極（30-h）に、例えば第三の電位とし、例えば4.0Vを与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の電極（30-１〜30-（h−１））に、例えば第七の電位として、例えば8Vを与え、同じく第3の電極（30-（h＋１）〜30-L）に、例えば第十一の電位として、例えば第七の電位と等しい8Vを与え、第4の電極40を流れる電流もしくは第1の電極10に流れる電流をセンスする。
【０１０６】
その後、第3の電極（30-h）以外である第3の配線（≠30-h）を第一の電位である接地電位に戻し、その後に第3の電極（30-h）を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻し、その後に第2の電極20及び第5の電極50を第一の電位である接地電位に戻す。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。また、第二の電位と第五の電位は異なる電位でもよく、第十一の電位と第七の電位は異なる電位でもよい。ここで最初に第1の電極10、第2の電極20、第3の電極（30‐１〜30-L）、第4の電極40、第5の電極50それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の電極（30-h）に関しては常に第三の電位を与えつづけてもよい。
【０１０７】
上述においては第3の電極（30-h）をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第3の電極（30-h）以外の1つの第3の電極をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。また、第一の電位と第四の電位を入れ替えてもよい。次に、読み出し時のタイミングチャートの一例を図１８４に示す。図１８４は第一の電位として接地電位を与え、第2の電極・第5の電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１０８】
まず、第1の電極10、第2の電極20、第3の電極30、第4の電極40、第5の電極50それぞれに第一の電位である接地電位を与えた状態から、第2の電極20に、例えば第二の電位として、例えば３Vを与え、第5の電極50に、例えば第五の電位として第二の電位と等しい３Vを与え、その後に第4の電極40に第四の電位として、例えば１Vを与え、選択セルと接続されてなる第3の電極（30-h）に、例えば第三の電位として第一の電位である接地電位を与え続け、その後に選択セルと直列に配置されている非選択セルと接続される第3の電極（30-１〜30-（h−１））に、例えば第七の電位として、例えば５Vを与え、同じく第3の電極（30-（h＋１）〜30-L）に、例えば第十一の電位として、例えば第七の電位と等しい５Vを与え、第4の電極40を流れる電流もしくは第1の電極10に流れる電流をセンスする。その後、第3の電極（30-h）以外である第3の電極（≠30-h）を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻し、第2の電極20及び第5の電極50を第一の電位である接地電位に戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。また、第二の電位と第五の電位は異なる電位でもよく、第十一の電位と第七の電位は異なる電位でもよい。ここで最初に第1の電極10、第2の電極20、第3の電極（30‐１〜30-L）、第4の電極40、第5の電極50それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の電極（30-h）に関しては常に第三の電位を与えつづけてもよい。また、第三の電位は、接地電位をもとり得る。
また、上述においては第3の電極（30-h）をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第3の電極（30-h）以外の1つの第3の電極をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。第一の電位と第四の電位を入れ替えてもよい。
【０１０９】
以上、P型半導体で形成される複数（、例えばL個、Lは正の整数）の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部を配置している場合の読み出し動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置の構造の一例として、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを、例えば2個直列に接続した島状半導体部を有している場合の読み出し手法について述べる。
【０１１０】
図１２６は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１２６に示す選択セルを読み出すには、選択セルを含む島状半導体部に接続する第1の電極10に第一の電位を与え、選択セルに接続される第3の電極（30-1） に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の電極（30-2）には第十一の電位を与え、選択セルを含む島状半導体部に接続する第4の電極40に第四の電位を与え、電位の大小関係は第四の電位>第一の電位であり、第4の電極40を流れる電流もしくは第1の電極10に流れる電流により"0"、"1"を判定する。このとき第三の電位は電荷蓄積層の蓄積電荷量を区別できる、つまり、"0"、"1"を判定し得る電位とし、第十一の電位は電荷蓄積層の蓄積電荷量にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位であればよい。例えば第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位であればよい。
また、第1の電極10が半導体基板内に不純物拡散層として形成されている場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の電極10に与える第一の電位は、該電位を加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。
【０１１１】
これにより、該島状半導体層の電位が第一の電位と等しくなり、島状半導体部上の選択セルは基板電位による影響を受けずに読み出し動作が行える。
よって、半導体基板と島状半導体層のメモリセルのチャネル部が電気的に接続し同電位である場合に起こり得るバックバイアス効果が防ぐことができる。つまり、第一の電極10に読み出し電流が流れた時、選択されたメモリセルを含む島状半導体層の第１の電極10から電源までの間の不純物拡散層の抵抗成分が起因して、第１の電極10の電位が基板電位に対して上昇し、選択セルは見かけ上、基板にバックバイアスが与えられた状態となる。バックバイアスにより閾値の上昇が生じ読み出し電流の低下することが防げる。
【０１１２】
また、1の電極10が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。第1の電極10が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
読み出し時のタイミングチャートの一例を図１８５に示す。図１８５は第一の電位として接地電位を与え、第2の電極・第5の電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１１３】
まず、第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに第一の電位である接地電位を与えた状態から、第4の電極40に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第3の電極（30-1）に、例えば第三の電位として、例えば4Vを与え、選択セルと直列に配置されている非選択セルと接続される第3の電極（30-2）に、例えば第十一の電位として、例えば第七の電位と等しい8Vを与え、第4の電極（40）を流れる電流もしくは第1の電極（１0）に流れる電流をセンスする。その後、第3の電極（30-2）を第一の電位である接地電位に戻し、その後に第3の電極（30-1）を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻す。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。ここで最初に第1の電極10、第3の電極（30-1〜30-2）、第4の電極40、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の電極（30-1）に関しては常に第三の電位を与えつづけてもよい。第三の電位は接地電位をとり得る。
【０１１４】
また、上述においては第3の電極（30-1）をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第3の電極（30-１）以外の1つの第3の電極をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。また、第一の電位と第四の電位を入れ替えてもよい。
次に、読み出し時のタイミングチャートの一例を図１８６に示す。図１８６は第一の電位として接地電位を与え、第2の電極・第5の電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１１５】
まず、第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに第一の電位である接地電位を与えた状態から、第4の電極40に第四の電位として、例えば１Vを与え、その後に選択セルと接続されてなる第3の電極（30-1）に、例えば第三の電位として、例えば第一の電位である接地電位を与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の電極（30-2）に、例えば第十一の電位として、例えば第七の電位と等しい５Vを与え、第4の電極40を流れる電流もしくは第1の電極10に流れる電流をセンスする。その後、第3の配線（30-2）を第一の電位である接地電位に戻し、その後に第3の電極（30-1）を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻す。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。ここで最初に第1の電極10、第3の電極（30-1〜30-2）、第4の電極40、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の電極（30-1）に関しては常に第三の電位を与えつづけてもよい。また、第三の電位は接地電位をもとり得る。また、上述においては第3の電極（30-1）をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第3の電極（30-１）以外の1つの第3の電極をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。また、第一の電位と第四の電位を入れ替えてもよい。
以上、P型半導体で形成される、例えば2個の直列に並んだメモリセルの読み出し動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０１１６】
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第2の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×L個の第3の配線はメモリセルの第3の電極と接続している場合の読み出し手法について述べる。
【０１１７】
図１２８は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば、該島状半導体部がP型半導体で形成される場合、図１２８に示す選択セルを読み出すには、選択セルを含む島状半導体部に接続する第1の配線（1-ｊ） (jは1≦j≦Nの正の整数)に第一の電位を与え、選択セルと直列に配置される第2の電極に接続する第2の配線（2-j）に第二の電位を与え、選択セルに接続される第3の配線（3-j-h）(hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の配線（3-j-１〜 3-j-（h−１））には第七の電位を与え、同じく第3の配線（3-j-（h＋１）〜 3-j-L）には第十一の電位を与え、選択セルと直列に配置されず非選択セルと接続される第3の配線（≠3-j-１〜 3-j-L）には第十二の電位を与え、選択セルを含む島状半導体部に接続する第4の配線（4-i） (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線（≠4-i）に第八の電位を与え、選択セルと直列に配置される第5の電極に接続する第5の配線（5-j）に第五の電位を与え、第2の配線（2-j）を除く第2の配線（≠2-j）又は第5の配線（5-j）を除く第5の配線（≠5-j）の少なくともどちらか一方に第六の電位を与える。ただし、h＝１の時には第３の電極（3-j-2〜3-j-L）には２≦h≦L-1のときの第３の電極（3-j-（h＋１）〜3-j-L）と同様の電位が与えられる。また、h＝Lの時には第３の電極（3-j-1〜3-j-（L-1））には２≦h≦L-1のときの第３の電極（3-j-1〜3-j-（h-1））と同様の電位が与えられる。以上のことは本発明における図番１７９〜２７８に記載の他の実施例についても適用することとする。
【０１１８】
電位の大小関係は第四の電位>第一の電位であり、第4の配線（4-i）を流れる電流もしくは第1の配線（1-j）に流れる電流により"0"、"1"を判定する。このとき第三の電位は電荷蓄積層の蓄積電荷量を区別できる、つまり、"0"、"1"を判定し得る電位とし、第七の電位及び第十一の電位は電荷蓄積層の蓄積電荷量にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位であればよい。例えば第3の配線に接続されてなる第3の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位であればよい。また、第二の電位及び第五の電位はセル電流が流れ得る電位、例えば第2の配線に接続されてなる第2の電極及び第5の配線に接続されてなる第５の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。また、第六の電位はセル電流が流れ得ない電位、例えば第2の配線に接続されてなる第2の電極及び第5の配線に接続されてなる第5の電極をゲート電極とするトランジスタの閾値以下の電位であればよい。また、第八の電位は第一の電位と同等が好ましい。
【０１１９】
第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成されている場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の配線(1-ｊ)に与える第一の電位は、該電位を加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第一の電位と等しくなり、島状半導体部上の選択セルは基板電位による影響を受けずに読み出し動作が行える。
【０１２０】
よって、半導体基板と島状半導体層のメモリセルのチャネル部が電気的に接続し同電位である場合に起こり得るバックバイアス効果が防ぐことができる。つまり、選択セルを含む島状半導体層に接続される第1の配線(1-j)に読み出し電流が流れた時、選択されたメモリセルを含む島状半導体層の第１の電極から電源までの間の不純物拡散層の抵抗成分が起因して、第１の電極の電位が基板電位に対して上昇し、選択セルは見かけ上、基板にバックバイアスが与えられた状態となる。バックバイアスにより閾値の上昇が生じ読み出し電流の低下することが防げる。
【０１２１】
また第1の配線（1-1〜1-N）が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。また第1の配線（1-1〜1-N）が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の配線（1-1〜1-N）が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。また、第3の配線（3-j-L）に接続しているメモリセルから第3の配線（3-j-1）に接続しているメモリセルまで連続して読み出してもよいし、順番は逆でもよいし、ランダムでもよい。
【０１２２】
さらに第3の配線（3-j-h）に接続している複数又は全てのメモリセルの読み出しを同時に行っても良く、その特別な場合として、第3の配線（3-j-h）に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線（即ち… 第4の配線（4-（i−16））、第4の配線（4-（i−8））、第4の配線（4-i）、第4の配線（4-（i+8））、第4の配線（4-（i+16））…のような）、ごとに読み出しを同時に行ってもよい。共通でない第4の配線をもつ複数の第3の配線の読み出しを同時に行ってもよい。上記読み出し方法を組み合わせて用いてもよい。
図１３３は第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-i)に第一の電位を与える以外は図１２８の読み出しの電圧配置と同様である。
【０１２３】
図１３５は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第１の配線(1-1)に第一の電位を与える以外は図１２８の読み出しの電圧配置と同様である。
また、第1の配線を第3の配線と平行に配置したときの読み出し時のタイミングチャートの一例を図１８７に示す。図１８７は第一の電位として接地電位を与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１２４】
まず、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線（4-1〜4-M）、第5の配線（5-1〜5-N）それぞれに第一の電位である接地電位を与えた状態から、第2の配線（2-j）に、例えば第二の電位として、例えば３Vを与え、第5の配線（5-j）に、例えば第五の電位として第二の電位と等しい３Vを与え、その後に第4の配線（4-i）に第四の電位として、例えば1Vを与え、さらに選択セルと接続されてなる第3の配線（3-j-h）に、例えば第三の電位として、例えば4Vを与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の配線（3-j-１〜3-j-（h−１））に、例えば第七の電位として、例えば8Vを与え、同じく第3の配線（3-j-（h＋１）〜3-j-L）に、例えば第十一の電位として、例えば第七の電位と等しい8Vを与え、第4の配線（4-i）を流れる電流もしくは第1の配線（１-j）に流れる電流をセンスする。その後、第3の配線（3-j-h）以外である第3の配線（≠3-j-h）を第一の電位である接地電位に戻し、その後に第3の配線（3-j-h）を第一の電位である接地電位に戻し、その後に第4の配線（4-i）を第一の電位である接地電位に戻し、その後に第2の配線（2-j）及び第5の配線（5-j）を第一の電位である接地電位に戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの配線を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。
【０１２５】
また、第二の電位と第五の電位は異なる電位でもよく、第十一の電位と第七の電位は異なる電位でもよい。ここで最初に第1の配線（1-1〜1-N）、第2の配線（2-1〜2-N）、第3の配線（3-1-1〜3-N-L）、第4の配線（4-1〜4-M）、第5の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第３の配線（3-j-h）に関しては常に第三の電位を与えつづけてもよい。また、上述においては第３の配線（3-j-h）をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第3の配線（3-j-h）以外の1つの第3の配線をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。
【０１２６】
次いで、第1の配線を第3の配線と平行に配置したときの読み出し時のタイミングチャートの一例を図１８８に示す。図１８８は第一の電位として接地電位を与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１２７】
まず、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線（4-1〜4-M）、第5の配線（5-1〜5-N）それぞれに第一の電位である接地電位を与えた状態から、第2の配線（≠2-j）及び第5の配線（≠5-j）に第六の電位として、例えば1Vを与え、第2の配線（2-j）に、例えば第二の電位として、例えば３Vを与え、第5の配線（5-j）に、例えば第五の電位として第二の電位と等しい３Vを与え、その後に第4の配線（4-i）に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる３の配線（3-j-h）に、例えば第三の電位として、例えば第一の電位である接地電位を与え続け、その後に選択セルと直列に配置されている非選択セルと接続される第3の配線（3-j-１〜3-j-（h−１））に、例えば第七の電位として、例えば５Vを与え、同じく第3の配線（3-j-（h＋１）〜3-j-L）に、例えば第十一の電位として、例えば第七の電位と等しい５Vを与え、選択セルと直列に配置されず非選択セルと接続される第3の配線（≠3-j-１〜 3-j-L）には第十二の電位を与え、第4の配線（4-i）を流れる電流もしくは第1の配線（１-j）に流れる電流をセンスする。その後、第3の配線（3-j-h）以外である第3の配線（≠3-j-h）を第一の電位である接地電位に戻し、その後に第4の配線（4-i）を第一の電位である接地電位に戻し、その後に第2の配線（2-j）及び第5の配線（5-j）、第2の配線（≠2-j）及び第5の配線（≠5-j）を第一の電位である接地電位に戻す。
【０１２８】
この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの配線を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。また、第二の電位と第五の電位は異なる電位でもよく、第十一の電位と第七の電位は異なる電位でもよい。ここで最初に第1の配線（1-1〜1-N）、第2の配線（2-1〜2-N）、第3の配線（3-1-1〜3-N-L）、第4の配線（4-1〜4-M）、第5の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第３の配線（3-j-h）に関しては常に第三の電位を与えつづけてもよい。また、第六の電位は、接地電位をもとり得る。また、上述においては第3の配線（3-j-h）をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第3の配線（3-j-h）以外の1つの第3の配線をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。
【０１２９】
以上、第1の配線を第3の配線と平行に配置している場合の読み出し動作原理の一例を述べたが、以下に、第1の配線を第4の配線と平行に配置している場合の読み出し時のタイミングチャートの一例を図１８９に示す。図１８９は第一の電位として接地電位を与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図１８９は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-i)に替わった以外は図１８７に準ずる。
【０１３０】
続いて、第1の配線を第4の配線と平行に配置している場合の読み出し時のタイミングチャートの一例を図１９０に示す。図１９０は第一の電位として接地電位を与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図１９０は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-i)に替え、第六の電位を第一の電位としたこと以外は図１８８に準ずる。また、必ずしも第六の電位を第一の電位とする必要はない。
【０１３１】
以上、第1の配線を第4の配線と平行に配置している場合の読み出し動作原理の一例を述べたが、続いて、第1の配線がアレイ全体で共通に接続している場合の読み出し時のタイミングチャートの一例を図１９１に示す。図１９１は第一の電位として接地電位を与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図１９１は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-1)に替わった以外は図１８７に準ずる。
【０１３２】
第1の配線がアレイ全体で共通に接続している場合の読み出し時のタイミングチャートの一例を図１９２に示す。図１９２は第一の電位として接地電位を与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図１９２は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-1)に替わった以外は図１８８に準ずる。
【０１３３】
以上、P型半導体で形成される複数（、例えばL個、Lは正の整数）の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の読み出し動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０１３４】
本発明の半導体記憶装置のアレイ構造の一例として、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを、例えば2個直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×２個の第3の配線はメモリセルの第3の電極と接続している場合の読み出し手法について述べる。
【０１３５】
図１３８は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１３７に示す選択セルを読み出すには、選択セルを含む島状半導体部に接続する第1の配線（1-ｊ） (jは1≦j≦Nの正の整数)に第一の電位を与え、選択セルに接続される第3の配線（3-j-1） に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の配線（3-j-2）には第十一の電位を与え、選択セルと直列に配置されない非選択セルと接続される第3の配線（3-j-1〜3-j-2）には第十二の電位を与え、選択セルを含む島状半導体部に接続する第4の配線（4-i） (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線（≠4-i）に第八の電位を与える。電位の大小関係は第四の電位>第一の電位であり、第4の配線（4-i）を流れる電流もしくは第1の配線（1-j）に流れる電流により"0"、"1"を判定する。このとき第三の電位は電荷蓄積層の蓄積電荷量を区別できる、つまり、"0"、"1"を判定し得る電位とし、第十一の電位は電荷蓄積層の蓄積電荷量にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位であればよい。例えば第3の配線に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位であればよい。また、第八の電位は第一の電位と同等が好ましい。また、第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成されている場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の配線(1-ｊ)に与える第一の電位は、該電位を加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。
【０１３６】
これにより、該島状半導体層の電位が第一の電位と等しくなり、島状半導体部上の選択セルは基板電位による影響を受けずに読み出し動作が行える。よって、半導体基板と島状半導体層のメモリセルのチャネル部が電気的に接続し同電位である場合に起こり得るバックバイアス効果が防ぐことができる。つまり、選択セルを含む島状半導体層に接続される第1の配線(1-j)に読み出し電流が流れた時、選択されたメモリセルを含む島状半導体層の第１の電極から電源までの間の不純物拡散層の抵抗成分が起因して、第１の電極の電位が基板電位に対して上昇し、選択セルは見かけ上、基板にバックバイアスが与えられた状態となる。バックバイアスにより閾値の上昇が生じ読み出し電流の低下することが防げる。また第1の配線（1-1〜1-N）が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の配線（1-1〜1-N）が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の配線（1-1〜1-N）が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。また、第3の配線（3-j-2）に接続しているメモリセルから第3の配線（3-j-1）に接続しているメモリセルまで連続して読み出してもよいし、順番は逆でもよいし、ランダムでもよい。さらに、例えば第3の配線（3-j-1）に接続している複数又は全てのメモリセルの読み出しを同時に行っても良く、その特別な場合として、例えば第3の配線（3-j-１）に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線（即ち… 第4の配線（4-（i−16））、第4の配線（4-（i−8））、第4の配線（4-i）、第4の配線（4-（i+8））、第4の配線（4-（i+16））…のような）、ごとに読み出しを同時に行ってもよい。また、共通でない第4の配線をもつ複数の第3の配線の読み出しを同時に行ってもよい。また、上記読み出し方法を組み合わせて用いてもよい。
【０１３７】
図１４２は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第1の配線(1-i)に第一の電位を与える以外は図１３８の読み出しの電圧配置と同様である。
図１４６は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に第一の電位を与える以外は図１３８の読み出しの電圧配置と同様である。
また、第1の配線を第3の配線と平行に配置したときの読み出し時のタイミングチャートの一例を図１９３に示す。図１９３は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１３８】
まず、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線（4-1〜4-M）、それぞれに第一の電位である接地電位を与えた状態から、第4の配線（4-i）に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第3の配線（3-j-1）に、例えば第三の電位として、例えば4Vを与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の配線（3-j-2）に、例えば第十一の電位として例え8Vを与え、第4の配線（4-i）を流れる電流もしくは第1の配線（１-j）に流れる電流をセンスする。その後、第3の配線（3-j-2）を第一の電位である接地電位に戻し、その後に第3の配線（3-j-1）を第一の電位である接地電位に戻し、その後に第4の配線（4-i）を第一の電位である接地電位に戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの配線を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。ここで最初に第1の配線（1-1〜1-N)、第2の配線（2-1〜2-N）、第3の配線（3-1-1〜3-N-2）第4の配線（4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の配線（3-j-1）関しては常に第三の電位を与えつづけてもよい。また、上述においては第3の配線（3-j-1）ゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第3の配線（3-j-2）をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。
【０１３９】
また、第1の配線を第3の配線と平行に配置したときの読み出し時のタイミングチャートの一例を図１９４に示す。図１９４は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−3.0V〜−1.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１４０】
まず、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線（4-1〜4-M）それぞれに第一の電位である接地電位を与えた状態から、選択セルと直列に配置されない非選択セルと接続される第3の配線（≠3-ｊ-1〜3-ｊ-2）に、例えば第十二の電位として、例えば4Vを与え、その後に第4の配線（4-i）に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第3の配線（3-j-1）に、例えば第三の電位として、例えば第一の電位である接地電位を与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の配線（3-j-2）に、例えば第十一の電位として、例えば５Vを与え、第4の配線（4-i）を流れる電流もしくは第1の配線（１-j）に流れる電流をセンスする。その後、第3の配線（3-j-2）を第一の電位である接地電位に戻し、その後に第3の配線（3-j-1）を第一の電位である接地電位に戻し、その後に第4の配線（4-i）を第一の電位である接地電位に戻しその後に第3の配線（≠3-ｊ-1〜3-ｊ-2）に第一の電位である接地電位に戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの配線を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。ここで最初に第1の配線（1-1〜1-N）、第3の配線（3-1-1〜3-N-2）第4の配線（4-1〜4-M）、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第3の配線（3-j-1）関しては常に第三の電位を与えつづけてもよい。また、上述においては第3の配線（3-j-1）ゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第３の配線（3-j-2）をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。
【０１４１】
以上、第1の配線を第3の配線と平行に配置している場合の読み出し動作原理の一例を述べたが、続いて、第1の配線を第4の配線と平行に配置している場合の読み出し時のタイミングチャートの一例を図１９５に示す。図１９５は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１４２】
図１９５は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-i)に替わった以外は図１９３に準ずる。
第1の配線を第4の配線と平行に配置している場合の読み出し時のタイミングチャートの一例を図１９６に示す。図１９６は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図１９６は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-i)に替え、第十二の電位を第一の電位としたこと以外は図１９４に準ずる。また、必ずしも第十二の電位を第一の電位とする必要はない。
【０１４３】
以上、第1の配線を第4の配線と平行に配置している場合の読み出し動作原理の一例を述べたが、続いて、第1の配線がアレイ全体で共通に接続している場合の読み出し時のタイミングチャートの一例を図１７９に示す。図１７９は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図１７９は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-1)に替わった以外は図１９３に準ずる。
【０１４４】
第1の配線がアレイ全体で共通に接続している場合の読み出し時のタイミングチャートの一例を図１８０に示す。図１８０は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図１８０は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-1)に替わった以外は図１９４に準ずる。
以上、P型半導体で形成される複数（例えばL個、Lは正の整数）の直列に並んだメモリセルをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の読み出し動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０１４５】
本発明の半導体記憶装置の構造の一例として、島状半導体部に電荷蓄積層を有し、制御ゲート電極として第3の電極を備えるメモリセルのFowler-Nordheimトンネリング電流(以下F-N電流と称す)を用いた書き込み手法について述べる。
図１２３は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１２３に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極に第一の電位を与え、選択セルに接続される第3の電極に第三の電位を与え、島状半導体部の第4の電極に第四の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位>第四の電位であり、例えば電荷蓄積層から負の電荷を引き抜くこと、即ち正の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位<第四の電位であり、これにより電荷蓄積層の電荷の状態の変化を利用し"0"、"1"を設定することができる。このとき第三の電位は該電位と第四の電位との電位差により "1"が書き込める電位、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする。例えばメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、第1の電極は開放状態でもよい。
【０１４６】
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を半導体基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により、"1"が書き込まれる、例えば該電位差により、第三の電位が与えられる第３の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位である場合、メモリセルに書き込みを行うこともできる。
【０１４７】
第1の電極が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の電極が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
【０１４８】
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてF-N電流を用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。また、電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。さらに、電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。また、上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
以上、書き込み動作の電圧配置の一例について述べてきたが、以下に、P型半導体で形成される島状半導体部に1個のメモリセルを配置している場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０１４９】
図１９７に第1の電極開放状態にした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の電極、第3の電極、第4の電極、それぞれに第一の電位である接地電位を与えた状態から、第1の電極を開放状態とした後、第4の電極に第四の電位として、例えば第一の電位である接地電位を与え続け、その後に第3の電極に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の電極を第一の電位である接地電位に戻し、その後に第1の電極を第一の電位である接地電位に戻す。この際、それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極、第3の電極、第4の電極、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。また、第1の電極と第４の電極を入れ替えてもよい。
【０１５０】
続いて、図１９８に全ての第1の電極に第一の電位として、例えば接地電位を与えた場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の電極、第3の電極、第4の電極、それぞれに第一の電位である接地電位を与えた状態から、第4の電極に第四の電位として、例えば第一の電位である接地電位を与え続け、その後に第3の電極に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。その後に、例えば第3の電極を第一の電位である接地電位に戻す。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極、第3の電極、第4の電極、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０１５１】
以上、P型半導体で形成される島状半導体部に1個のメモリセル配置している場合の書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
本発明の半導体記憶装置のアレイ構造の一例として、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを２個直列に接続した島状半導体部を有している場合のチャネルホットエレクトロン電流(以下CHE電流と称す)を用いた書き込み手法について述べる。
【０１５２】
図１２３は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１２３に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極に第一の電位を与え、選択セルに接続される第3の電極 に第三の電位を与え、選択セルを含む島状半導体部の第4の電極に第四の電位を与え、これらの電圧配置により選択セルのチャネル部にCHE電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第四の電位>第一の電位であり、第三の電位>第一の電位であり、このとき第一の電位は接地電位が望ましく、第三の電位又は第四の電位は第三の電位と第一の電位との電位差及び第四の電位と第一の電位との電位差により "1"が書き込める電位、例えばこれら電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れる、電荷の状態を変化させる手段としてのCHE電流が十分発生する電位とする。
【０１５３】
また第1の電極が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の電極が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
【０１５４】
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてCHEを用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。また、電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。さらに、電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。上記の"0"、"1"の定義を組み合わせてもよい。電荷蓄積層の電荷の状態を変化させる手段はCHEに限らない。
以上、書き込み動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される島状半導体部に1個のメモリセルを配置している場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０１５５】
図１９９に第1の電極に第一の電位として、例えば接地電位を与えた場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の電極、第3の電極、第4の電極、それぞれに第一の電位である接地電位を与えた状態から、第4の電極に第四の電位として、例えば6Vを与え、その後選択セルに接続される第3の電極に第三の電位として、例えば12Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後、例えば第3の電極を接地電位に戻してから第4の電極を接地電位に戻す。この際、それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極、第3の電極、第4の電極、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０１５６】
図１９９に対して第一の電極と第四の電極を入れ替えた場合の書き込み時のタイミングチャートの一例を図２００に示す。第一の電位と第四の電位を入れ替わった以外は図１９９に準ずる。
以上、P型半導体で形成される島状半導体部に1個のメモリセル配置している場合の書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０１５７】
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第2の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体部を有している場合のF-N電流を用いた書き込み手法について述べる。
図１２４は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１２４に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極10に第一の電位を与え、選択セルと直列に配置される第2の電極20に第二の電位を与え、選択セルに接続される第3の電極（30-h）(hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の電極（3-j-１〜 3-j-（h−１））には第七の電位を与え、同じく第3の電極（3-j-（h＋１）〜 3-j-L）には第十一の電位を与え、選択セルを含む島状半導体部の第4の電極40に第四の電位を与え、選択セルと直列に配置される第5の電極50に第五の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位>第四の電位であり、例えば電荷蓄積層から負の電荷を引き抜くこと、即ち正の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位<第四の電位であり、これにより電荷蓄積層の電荷の状態の変化を利用し"0"、"1"を設定することができる。このとき第三の電位は該電位と第四の電位との電位差により "1"が書き込める電位、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、第七の電位は電荷蓄積層の電荷の状態にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつトンネル酸化膜に流れるF-N電流による電荷の変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを"1"の書き込みとする場合、第3の電極（3-j-１〜 3-j-（h−１））に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位で、かつ第七の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。また、第十一の電位は第十一の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。第二の電位はセル電流が流れ得ない電位、例えば第二の電位が第2の電極20に接続されてなる第2の電極20をゲート電極とするトランジスタの閾値以下であればよい。第五の電位はセル電流が流れ得る電位、例えば第5の電極50に接続されてなる第5の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。また、第1の電極10は開放状態でもよい。
【０１５８】
また、メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を半導体基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により、"1"が書き込まれる、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位である場合、第3の電位が与えられている第3の電極を有する全てのメモリセルに同時に書き込みを行うこともできる。
【０１５９】
第1の電極が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の電極が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。また、第3の電極(30-L) に接続しているメモリセルから第3の電極(30-1)に接続しているメモリセルまで連続して書き込みしてもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに第3の電極(30-h)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第3の電極(30-1〜30-L)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第3の電極(30-1〜30-L)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよい。
【０１６０】
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてF-N電流を用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。また、電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。さらに、電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。また、上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
【０１６１】
以上、書き込み動作の電圧配置の一例について述べてきたが、以下に、P型半導体で形成される複数（例えばL個、Lは正の整数）の直列に並んだメモリセルの場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０１６２】
図２０１に第1の電極が開放状態であり、第2の電極・第5の電極に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の電極10、第2の電極20、第3の電極(30-1〜30-L)、第4の電極40、第5の電極50それぞれに第一の電位である接地電位を与えた状態から、第1の電極10を開放状態とし、第2の電極20に第二の電位として、例えば1Vを与え、第5の電極50に第五の電位として、例えば1Vを与え、その後に第4の電極40に第四の電位として、例えば第一の電位である接地電位を与え続け、その後に第3の電極（30-１〜30-（h−１））(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば１０Vを与え、第3の電極（30-（h＋１）〜30-L） (hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば１０Vを与え、その後に第3の電極(30-h)に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の電極(30-h)を第一の電位である接地電位に戻し、その後に第3の電極(≠30-h)を第一の電位である接地電位に戻し、その後に第2の電極20及び第5の電極50を第一の電位である接地電位に戻し、第1の電極10を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極10、第2の電極20、第3の電極30‐h、第4の電極40、第5の電極50それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。また、上述においては第3の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べてきたが、第3の電極(30-h)以外の第3の電極の1つをゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
【０１６３】
図２０１に対して第十一の電位が接地電位である場合の書き込み時のタイミングチャートの一例を図２０２に示す。第3の電極（30-（h＋１）〜30-L）(hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば第一の電位である接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図２０１に準ずる。
【０１６４】
図２０１に対して第一の電極が接地電位である場合の書き込み時のタイミングチャートの一例を図２０３に示す。第二の電位が第2の電極20をゲート電極とするトランジスタの閾値以下であれば第１の電極10に、例えば第一の電位として接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図２０１に準ずる。
図２０２に対して第一の電極が接地電位である場合の書き込み時のタイミングチャートの一例を図２０４に示す。第二の電位が第2の電極20をゲート電極とするトランジスタの閾値以下であれば第１の電極10に、例えば第一の電位として接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図２０２に準ずる。
以上、P型半導体で形成される複数（、例えばL個、Lは正の整数）の直列に並んだメモリセルの場合の書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０１６５】
本発明の半導体記憶装置のアレイ構造の一例として、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを２個、直列に接続した島状半導体部を有している場合のF-N電流を用いた書き込み手法について述べる。
【０１６６】
図１２６は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１２６に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極10に第一の電位を与え、選択セルに接続される第3の電極（30-1）に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の電極（30-2）には第十一の電位を与え、選択セルを含む島状半導体部の第4の電極40に第四の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位>第四の電位であり、例えば電荷蓄積層から負の電荷を引き抜くこと、即ち正の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位<第四の電位であり、これにより電荷蓄積層の電荷の状態の変化を利用し"0"、"1"を設定することができる。このとき第三の電位は該電位と第四の電位との電位差により "1"が書き込める電位、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、十一の電位はトンネル酸化膜に流れるF-N電流による電荷の変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを"1"の書き込みとする場合、第3の電極（30-2）に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位で、かつ第十一の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。また、第1の電極10は開放状態でもよい。
【０１６７】
また、メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を半導体基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により、"1"が書き込まれる、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位である場合、第3の電位が与えられている第3の電極を有する全てのメモリセルに同時に書き込みを行うこともできる。
【０１６８】
第1の電極が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の電極が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
【０１６９】
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてF-N電流を用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。また、電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。さらに、電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。また、上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
以上、書き込み動作の電圧配置の一例について述べてきたが、以下に、P型半導体で形成される2個の直列に並んだメモリセルの場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０１７０】
図２０５に第1の電極が開放状態であり、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の電極10、第3の電極(30-1〜30-2)、第4の電極40それぞれに第一の電位である接地電位を与えた状態から、第1の電極10を開放状態とし、その後に第4の電極40に第四の電位として、例えば第一の電位である接地電位を与え続け、その後に第3の電極（30-2）に第十一の電位として、例えば第一の電位である接地電位を与え、その後に第3の電極(30-1)に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の電極(30-1)を第一の電位である接地電位に戻し、その後に第1の電極10を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極10、第3の電極30‐1〜2、第4の電極40それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
上述においては第3の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べてきたが、第3の電極(30-2)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
【０１７１】
図２０１に対して第３の電極(30-2)をゲート電極とするメモリセルを選択セルとした場合について述べる。図２０６に第1の電極が開放状態であり、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに第一の電位である接地電位を与えた状態から、第1の電極10を開放状態とし、その後に第4の電極40に第四の電位として、例えば第一の電位である接地電位を与え続け、その後に第3の電極（30-1）に、例えば第七の電位として、例えば１０Vを与え、その後に第3の電極(30-2)に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の電極(30-2)を第一の電位である接地電位に戻し、その後に第3の電極(30-1)を第一の電位である接地電位に戻し、第1の電極10を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極10、第3の電極30‐1〜2、第4の電極40、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０１７２】
図２０５に対して第一の電極が接地電位であるの場合の書き込み時のタイミングチャートの一例を図２０７に示す。第１の電極10に、例えば第一の電位として接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図２０５に準ずる。
図２０６に対して第一の電極が接地電位であるの場合の書き込み時のタイミングチャートの一例を図２０８に示す。第１の電極10に、例えば第一の電位として接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図２０６に準ずる。
以上、P型半導体で形成される２個の直列に並んだメモリセルの場合の書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０１７３】
本発明の半導体記憶装置の構造の一例として、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを２個直列に接続した島状半導体部のチャネルホットエレクトロン電流(以下CHE電流と称す)を用いた書き込み手法について述べる。
【０１７４】
図１２６は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１２６に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極10に第一の電位を与え、選択セルに接続される第3の電極（30-1） に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の電極（30-2）には第十一の電位を与え、選択セルを含む島状半導体部の第4の電極に接続する第4の電極40に第四の電位を与え、これらの電圧配置により選択セルのチャネル部にCHE電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第四の電位>第一の電位であり、第三の電位>第一の電位であり、このとき第一の電位は接地電位が望ましく、第三の電位又は第四の電位は第三の電位と第一の電位との電位差及び第四の電位と第一の電位との電位差により "1"が書き込める電位、例えばこれら電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れる、電荷の状態を変化させる手段としてのCHE電流が十分発生する電位とする。また、第十一の電位は電荷蓄積層の電荷の状態にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつ第十一の電位により電荷蓄積層の電荷の状態に変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを"1"の書き込みとする場合、第3の電極（30-2）に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位で、かつ第十一の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流又はCHE電流が十分に小さくなる電位であればよい。
【０１７５】
第1の電極10が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の電極10が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の電極10が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
【０１７６】
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてCHEを用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。また、電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。さらに、電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。また、上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はCHEに限らない。
以上、書き込み動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される２個の直列に並んだメモリセルの上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０１７７】
図２０９に第1の電極に第一の電位として、例えば接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに第一の電位である接地電位を与えた状態から、第4の電極40に第四の電位として、例えば6Vを与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の電極（30-2）に、例えば第十一の電位として、例えば8Vを与え、その後選択セルに接続される第3の電極（30-1）に第三の電位として、例えば12Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後、例えば第3の電極(30-1)を接地電位に戻してから第3の電極(30-2)を接地電位に戻し、第4の電極40を接地電位に戻す。この際、それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。また、上述においては第3の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べてきたが、第3の電極(30-2)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
【０１７８】
図１に対して選択セルが第3の電極 (30-2)に接続されるメモリセルの場合の書き込み時のタイミングチャートの一例を図２１０に示す。図２１０は選択セルと直列に配置されている非選択セルと接続される第3の電極に与えられる電位が第十一の電位から第七の電位に替わった以外は図２０９に準ずる。この時、第七の電位は第十一の電位と同等である。
以上、P型半導体で形成される2個の直列に並んだメモリセルの書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０１７９】
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第2の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×L個の第3の配線はメモリセルの第3の電極と接続している場合のF-N電流を用いた書き込み手法について述べる。
【０１８０】
図１２８は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１２８に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極に接続する第1の配線（1-ｊ） (jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第1の配線である第1の配線(≠1-ｊ)に第九の電位を与え、選択セルと直列に配置される第2の電極に接続する第2の配線(2-j)に第二の電位を与え、選択セルに接続される第3の配線（3-j-h） (hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の配線（3-j-１〜 3-j-（h−１））には第七の電位を与え、同じく第3の配線（3-j-（h＋１）〜 3-j-L）には第十一の電位を与え、前記以外の第3の配線(≠3-j-１〜 3-j-L)に第十二の電位を与え、選択セルを含む島状半導体部の第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線(≠4-i)に第八の電位を与え、選択セルと直列に配置される第5の電極に接続する第5の配線(5-j)に第五の電位を与え、第2の配線(2-j)を除く第2の配線(≠2-j)又は第5の配線(5-j)を除く第5の配線(≠5-j)に第六の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位>第四の電位であり、例えば電荷蓄積層から負の電荷を引き抜くこと、即ち正の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位<第四の電位であり、これにより電荷蓄積層の電荷の状態の変化を利用し"0"、"1"を設定することができる。このとき第三の電位は該電位と第四の電位との電位差により "1"が書き込める電位、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、第七の電位は電荷蓄積層の電荷の状態にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつトンネル酸化膜に流れるF-N電流による電荷の変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを"1"の書き込みとする場合、第3の配線（3-j-１〜 3-j-（h−１））に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位で、かつ第七の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。
【０１８１】
また、第十一の電位は第十一の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。第二の電位はセル電流が流れ得ない電位、例えば第二の電位が第2の配線(2-j)に接続されてなる第2の電極をゲート電極とするトランジスタの閾値以下であればよい。第五の電位はセル電流が流れ得る電位、例えば第5の配線(5-j)に接続されてなる第5の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。第六の電位はセル電流が流れ得ない電位、例えば第2の配線(≠2-j)に接続されてなる第2の電極及び第5の配線(≠5-j)に接続されてなる第5の電極をゲート電極とするトランジスタの閾値以下の電位であればよい。第八の電位は第5の配線(5-j)に接続されてなる第5の電極をゲート電極とし、第4の配線(≠4-i)に接続されてなる第4の電極をソース又はドレイン電極とするトランジスタにおいて第八の電位と第五の電位による電位差が閾値以上となってカットオフ状態となり、前記トランジスタと直列に配置されるメモリセルのチャネル領域に反転層が形成されないような電位であればよい。また、第1の配線(1-1〜1-N)は開放状態でもよい。さらに第4の配線(≠4-i)が開放状態であるか、第一の電位と第二の電位が前述したカットオフ状態となる電位であってもよい。第八の電位は、第八の電位<第五の電位であっても、第三の電位と第八の電位による電位差により、"1"が書き込まれない、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分小さい電位であればよい。
【０１８２】
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を半導体基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により、"1"が書き込まれる、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位である場合、第3の電位が与えられている第3の配線に接続する第3の電極を有する全てのメモリセルに同時に書き込みを行うこともできる。この時、第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成されの場合、選択セルを含まない島状半導体部に接続する第1の配線(≠1-ｊ)に与える第九の電位は、与えた電位により拡がる空乏層が該島状半導体層と半導体基板と電気的にフローティング状態とする電位とするのが好ましい。これにより、該島状半導体層の電位が第九の電位となり、第九の電位が選択セルを含まない島状半導体部上のセルにはメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分小さくなる電位とした場合、書き込みが行われない。つまり、第九の電位と第三の電位との電位差又は第九の電位と第七の電位、第九の電位と第十一の電位との電位差がメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分小さくなる電位差となる。メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第九の電位による空乏層の拡がりは何れでもよい。
【０１８３】
第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。また、第3の配線(3-j-L) に接続しているメモリセルから第3の配線(3-j-1) に接続しているメモリセルまで連続して書き込みしてもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに第3の配線(3-j-h)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第3の配線(3-j-1〜3-j-L)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第3の配線(3-1-1〜3-N-L)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよい。第3の配線(3-（j−8）-h)、 第3の配線(3-j-h)、 第3の配線(3-(j+8)-h)、第3の配線(3-(j+16)-h)、 のようにある規則性をもつて第3の配線を選択し、該配線に接続している複数又は全てのメモリセルを同時に書き込みを行ってもよい。さらに第4の配線(4-i)に接続される1つの島状半導体部に含まれる複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第4の配線(4-i)に接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの書き込みを同時に行ってもよい。さらに複数の第4の配線それぞれに接続される1つの島状半導体部にそれぞれ含まれる1つ又は複数又は全てのメモリセルの書き込みを同時に行ってもよいし、複数の第4の配線それぞれに接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの書き込みを同時に行ってもよい。第3の配線（3-j-h）に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線（即ち. 第4の配線（4-（i−16））、第4の配線（4-（i−8））、第4の配線（4-i）、第4の配線（4-（i+8））、第4の配線（4-（i+16））のような）ごとに書き込みを同時に行ってもよい。全ての第4の配線に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第2の配線と第5の配線の電位を交換し、第3の配線(3-j-h)に第三の電位を与えることで第3の配線(3-j-h)に接続する第3の電極をゲート電極とするメモリセル全てに同時に書き込みを行うこともできる。さらに複数の第1の配線に第四の電位を与え、該第1の配線が接続する第1の電極を有する島状半導体部に含まれるメモリセルの第3の電極が接続する第3の配線に第三の電位を与えることによって第三の電位を与えられた第3の配線に接続する第3の電極をゲート電極とするメモリセル全てに同時にも書き込みを行うことができる。上記の書き込み方法を組み合わせて用いてもよい。
【０１８４】
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてF-N電流を用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。さらに、電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
【０１８５】
続いて、図１３３は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第1の配線(1-i)に第一の電位を与え、第1の配線(≠1-i)に第九の電位を与える以外は図１２８の書き込みの電圧配置と同様である。続いて、図１３５は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に第一の電位を与える以外は図１２８の書き込みの電圧配置と同様である。
以上、書き込み動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される複数（例えばL個、Lは正の整数）の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列し、第1の配線と第3の配線が平行に配置している場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０１８６】
図２１１に第1の配線を開放状態で、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N))それぞれに第一の電位である接地電位を与えた状態から、第1の配線(1-1〜1-N)を開放状態とし、第2の配線(≠2-j)及び第5の配線(≠5-j)に第六の電位として、例えば1Vを与え、第2の配線(2-j)に第二の電位として、例えば1Vを与え、第5の配線(5-j)に第五の電位として、例えば1Vを与え、その後に第4の配線(4-i)に第四の電位として、例えば第一の電位である接地電位を与え続け、第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば3Vを与え、その後に第3の配線(3-j-h)以外である第3の配線（3-j-１〜3-j-（h−１））(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば１０Vを与え、第3の配線（3-j-（h＋１）〜3-j-L） (hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば１０Vを与え、前記以外の第3の配線(≠3-j-１〜 3-j-L)に第十二の電位として第一の電位である接地電位を与え、その後に第3の配線(3-j-h)に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。この際、第3の配線(3-j-h)に第三の電位として、例えば20Vが与えられている間に少なくとも第4の配線(≠4-i)に第八の電位として、例えば3Vが与えられているか、第5の配線(≠5−j)が接地電位であれば、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。
【０１８７】
その後に、例えば第3の配線(3-j-h)を第一の電位である接地電位に戻し、その後に第3の配線(3-j-h)以外である第3の配線(≠3-j-h)を第一の電位である接地電位に戻し、その後に第4の配線(≠4-i)を第一の電位である接地電位に戻し、その後に第2の配線(2-j)及び第5の配線(5-j)を第一の電位である接地電位に戻し、第2の配線(≠2-j)及び第5の配線(≠5-j)を第一の電位である接地電位に戻し、第1の配線(1-1〜1-N) を第一の電位である接地電位に戻す。この際、第3の配線(3-j-h)に第三の電位として、例えば20Vが与えられている間に少なくとも第4の配線(≠4-i)に第八の電位として、例えば3Vが与えられているか、第5の配線(≠5−j)が第一の電位である接地電位であれば、それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。
【０１８８】
ここで最初に第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。また、上述においては第3の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べてきたが、第3の配線(3-j-h)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
【０１８９】
図２１１に対して第十一の電位が接地電位である場合の書き込み時のタイミングチャートの一例を図２１２に示す。第3の配線（30-（h＋１）〜30-L）(hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば第一の電位である接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図２１１に準ずる。
図２１１に対して第１の配線が接地電位であるの場合の書き込み時のタイミングチャートの一例を図２１３に示す。第二の電位が第2の配線(2-ｊ)をゲート電極とするトランジスタの閾値以下であれば第１の配線(1-ｊ)に、例えば第一の電位として接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図２１１に準ずる。
【０１９０】
図２１２に対して第１の配線が接地電位であるの場合の書き込み時のタイミングチャートの一例を図２１４に示す。第二の電位が第2の電極20をゲート電極とするトランジスタの閾値以下であれば第１の配線(1-ｊ)に、例えば第一の電位として、例えば接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図２１２に準ずる。
以上、第1の配線を第3の配線と平行に配置している場合の書き込み動作原理の一例を述べたが、続いて、第1の配線を第4の配線と平行に配置している場合の書き込み時のタイミングチャートの一例を図２１５〜図２１８に示す。図２１５〜図２１８は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-i)に替わった以外はそれぞれ図２１１〜図２１４に準ずる。
【０１９１】
第1の配線がアレイ全体で共通に接続している場合の書き込み時のタイミングチャートの一例を図２１９〜図２２２に示す。図２１９〜図２２２は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-1)に替わった以外は図２１１〜図２１４に準ずる。
以上、P型半導体で形成される複数（、例えばL個、Lは正の整数）の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０１９２】
本発明の半導体記憶装置のアレイ構造の一例として、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを２個直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×２個の第3の配線はメモリセルの第3の電極と接続している場合のF-N電流を用いた書き込み手法について述べる。
【０１９３】
図１３８は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１３８に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極に接続する第1の配線（1-ｊ） (jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第1の配線である第1の配線(≠1-ｊ)に第九の電位を与え、選択セルに接続される第3の配線（3-j-1） に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の配線（3-j-2）には第十一の電位を与え、前記以外の第3の配線(≠3-j-１〜 3-j-2)に第十二の電位を与え、選択セルを含む島状半導体部の第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線(≠4-i)に第八の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位>第四の電位であり、例えば電荷蓄積層から負の電荷を引き抜くこと、即ち正の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第三の電位<第四の電位であり、これにより電荷蓄積層の電荷の状態の変化を利用し"0"、"1"を設定することができる。このとき第三の電位は該電位と第四の電位との電位差により "1"が書き込める電位、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、第十一の電位は第十一の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。また、第1の配線(1-1〜1-N)は開放状態でもよい。また、第八の電位は、第三の電位と第八の電位による電位差により、"1"が書き込まれない、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分小さい電位であればよい。
【０１９４】
また、メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を半導体基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により、"1"が書き込まれる、例えば該電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位である場合、第3の電位が与えられている第3の配線に接続する第3の電極を有する全てのメモリセルに同時に書き込みを行うこともできる。この時、第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成されの場合、選択セルを含まない島状半導体部に接続する第1の配線(≠1-ｊ)に与える第九の電位は、与えた電位により拡がる空乏層が該島状半導体層と半導体基板と電気的にフローティング状態とする電位とするのが好ましい。これにより、該島状半導体層の電位が第九の電位となり、第九の電位が選択セルを含まない島状半導体部上のセルにはメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分小さくなる電位とした場合、書き込みが行われない。つまり、第九の電位と第三の電位との電位差又は第九の電位と第七の電位、第九の電位と第十一の電位との電位差がメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分小さくなる電位差となる。メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第九の電位による空乏層の拡がりは何れでもよい。
【０１９５】
第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。第1の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。第3の配線(3-j-２) に接続しているメモリセルから第3の配線(3-j-1) に接続しているメモリセルまで連続して書き込みしてもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに第3の配線(3-j-1)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第3の配線(3-j-1〜3-j-2)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第3の配線(3-1-1〜3-N-2)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよい。第3の配線(3-（j−8）-h)、 第3の配線(3-j-h)、 第3の配線(3-(j+8)-h)、第3の配線(3-(j+16)-h)…、(h＝1又は2) のようにある規則性をもつて第3の配線を選択し、該配線に接続している複数又は全てのメモリセルを同時に書き込みを行ってもよい。さらに第4の配線(4-i)に接続される1つの島状半導体部に含まれる複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第4の配線(4-i)に接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの書き込みを同時に行ってもよい。複数の第4の配線それぞれに接続される1つの島状半導体部にそれぞれ含まれる1つ又は複数又は全てのメモリセルの書き込みを同時に行ってもよいし、複数の第4の配線それぞれに接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの書き込みを同時に行ってもよい。第3の配線（3-j-h）に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線（即ち、 第4の配線（4-（i−16））、第4の配線（4-（i−8））、第4の配線（4-i）、第4の配線（4-（i+8））、第4の配線（4-（i+16））のような）、ごとに書き込みを同時に行ってもよい。全ての第4の配線に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第2の配線と第5の配線の電位を交換し、第3の配線(3-j-h)に第三の電位を与えることで第3の配線(3-j-h)に接続する第3の電極をゲート電極とするメモリセル全てに同時に書き込みを行うこともできる。さらに複数の第1の配線に第四の電位を与え、該第1の配線が接続する第1の電極を有する島状半導体部に含まれるメモリセルの第3の電極が接続する第3の配線に第三の電位を与えることによって第三の電位を与えられた第3の配線に接続する第3の電極をゲート電極とするメモリセル全てに同時にも書き込みを行うことができる。
【０１９６】
上記の書き込み方法を組み合わせて用いてもよい。
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてF-N電流を用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもよい。また、電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
【０１９７】
図１４２は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第1の配線(1-i)に第一の電位を与え、第1の配線(≠1-i)に第九の電位を与える以外は図１３８の書き込みの電圧配置と同様である。
図１４６は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に第一の電位を与える以外は図１３８の書き込みの電圧配置と同様である。
以上、書き込み動作の電圧配置の一例について述べてきたが、以下に、P型半導体で形成される2個の直列に並んだメモリセルをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列し、第1の配線と第3の配線が平行に配置している場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０１９８】
図２２３に第1の配線に開放状態とし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、それぞれに第一の電位である接地電位を与えた状態から、第1の配線(1-1〜1-N)を開放状態とし、その後に第4の配線(4-i)に第四の電位として、例えば第一の電位である接地電位を与え続け、第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば10Vを与え、第3の配線（3-j-１）に、例えば第十一の電位として、例えば第一の電位である接地電位を与え、前記以外の第3の配線(≠3-j-１〜 3-j-2)に第十二の電位として第一の電位である接地電位を与え、その後に第3の配線(3-j-1)に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。この際、第3の配線(3-j-1)に第三の電位として、例えば20Vが与えられている間に少なくとも第4の配線(≠4-i)に第八の電位として、例えば10Vが与えられていれば、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の配線(3-j-1)を第一の電位である接地電位に戻し、その後に第3の配線(3-j-1)以外である第3の配線(≠3-j-1)を第一の電位である接地電位に戻し、その後に第4の配線(≠4-i)を第一の電位である接地電位に戻す。この際、第3の配線(3-j-1)に第三の電位として、例えば20Vが与えられている間に少なくとも第4の配線(≠4-i)に第八の電位として、例えば10Vが与えられてれば、それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。
【０１９９】
ここで最初に第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。また、上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べてきたが、第3の配線(3-j-2)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
【０２００】
図２２３に対して選択セルが第3の電極 (3-j-2)に接続されるメモリセルの場合の書き込み時のタイミングチャートの一例を図２２４に示す。また、図１３９は選択セルが第3の電極 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。図２２４は選択セルと直列に配置されている非選択セルと接続される第3の電極に与えられる電位が第十一の電位から第七の電位に替わった以外は図１２３に準ずる。この時、第七の電位は電荷蓄積層の電荷の状態にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつトンネル酸化膜に流れるF-N電流による電荷の変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを"1"の書き込みとする場合、第3の配線（3-j-１）に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位で、かつ第七の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。
【０２０１】
第1の配線を第4の配線と平行に配置している場合の書き込み時のタイミングチャートの一例を図２２５〜図２２８に示す。図２２５及び図２２６は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-i)に替わった以外はそれぞれ図２２３及び図２２４に準ずる。また、図２２７及び図２２８図は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-i)に第一の電位である接地電位を与えつづけても選択セルの書き込み動作には影響を与えず、書き込み動作は図２２３及び図２２４に準ずる。また、図１４３は選択セルが第3の電極 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。この時、非選択である第1の配線(≠1-i)は第八の電位を与えるのが好ましい。
【０２０２】
第1の配線がアレイ全体で共通に接続している場合の書き込み時のタイミングチャートの一例を図２２９及び図２３０に示す。図２２９及び図２３０は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-1)に替わった以外は図２２３及び図２２４に準ずる。また、図１４７は選択セルが第3の電極 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。
以上、P型半導体で形成される2個の直列に並んだメモリセルをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０２０３】
本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを２個直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×2個の第3の配線はメモリセルの第3の電極と接続している場合のチャネルホットエレクトロン電流(以下CHE電流と称す)を用いた書き込み手法について述べる。
【０２０４】
図１３８は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１３８に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極に接続する第1の配線（1-ｊ）(jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第1の配線である第1の配線(≠1-ｊ)に第九の電位を与え、選択セルに接続される第3の配線（3-j-1）に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の配線（3-j-2）には第十一の電位を与え、前記以外の第3の配線(≠3-j-１〜 3-j-2)に第十二の電位を与え、選択セルを含む島状半導体部の第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線(≠4-i)に第八の電位を与え、これらの電圧配置により選択セルのチャネル部にCHE電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、電位の大小関係は第四の電位>第一の電位であり、第三の電位>第一の電位であり、このとき第一の電位は接地電位が望ましく、第三の電位又は第四の電位は第三の電位と第一の電位との電位差及び第四の電位と第一の電位との電位差により "1"が書き込める電位、例えばこれら電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れる、電荷の状態を変化させる手段としてのCHE電流が十分発生する電位とする。また、第十一の電位は電荷蓄積層の電荷の状態にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつ第十一の電位により電荷蓄積層の電荷の状態に変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを"1"の書き込みとする場合、第3の配線（3-j-2）に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位で、かつ第十一の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流又はCHE電流が十分に小さくなる電位であればよい。また、第八の電位は該電位と第一の電位及び第三の電位及び第十一の電位との電位差により、"1"が書き込まれない電位、例えば該電位差により、第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れる、CHE及びF-N電流が十分小さい電位、であればよい。この時、第八の電位は接地電位が望ましく開放状態であってもよい。第九の電位は第八の電位及び第四の電位及び第十二の電位との電位差で"1"の書き込みが起こらない任意の電位でかまわないが、第八の電位と同等の電位が望ましい。第九の電位は開放状態でもよい。第十二の電位は接地電位が望ましい。
【０２０５】
第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。第1の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
【０２０６】
また、第3の配線(3-j-2)、第3の配線(3-j-1)の順序で書き込みしてもよいし、順番は逆でもよい。さらに第3の配線(3-j-1)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよいし、第3の配線(3-1-1〜3-N-2)に接続している複数又は全てのメモリセルの書き込みを同時に行ってもよい。第3の配線(3-（j−8)-1)、 第3の配線(3-j-1)、 第3の配線(3-(j+8)-1)、第3の配線(3-(j+16)-1)、のようにある規則性をもつて第3の配線を選択し、該配線に接続している複数又は全てのメモリセルを同時に書き込みを行ってもよい。さらに第4の配線(4-i)に接続される複数又は全ての島状半導体部に含まれるメモリセルの書き込みを同時に行ってもよい。複数の第4の配線それぞれに接続される1つの島状半導体部にそれぞれ含まれるメモリセルの書き込みを同時に行ってもよいし、複数の第4の配線それぞれに接続される複数又は全ての島状半導体部に含まれるメモリセルの書き込みを同時に行ってもよい。第3の配線（3-j-1）に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線（即ち. 第4の配線（4-（i−16））、第4の配線（4-（i−8））、第4の配線（4-i）、第4の配線（4-（i+8））、第4の配線（4-（i+16））のような）、ごとに書き込みを同時に行ってもよい。全ての第4の配線に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第3の配線(3-j-1)に第三の電位を与えることで第3の配線(3-j-1)に接続する第3の電極をゲート電極とするメモリセル全てに同時に書き込みを行うこともできる。選択セルを含まない第4の配線(≠4-i)に第九の電位として、例えば第一の電位<第九の電位<第四の電位となる電位を与え、 第4の配線(1-i)に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第3の配線(3-j-1)に第三の電位を与えることで選択セルに書き込みを行うこともできる。さらに複数の第1の配線に第四の電位を与え、該第1の配線が接続する第1の電極を有する島状半導体部に含まれるメモリセルの第3の電極が接続する第3の配線(3-j-1)に第三の電位を与え、第3の配線(≠3-j-1)に第十一の電位を与えることによって第三の電位を与えられた第3の配線に接続する第3の電極をゲート電極とするメモリセル全てに同時にも書き込みを行うことができる。また、上記の書き込み方法を組み合わせて用いてもよい。
【０２０７】
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"を書き込む、変化させないことを"0"を書き込むとし、電荷の状態を変化させる手段としてCHEを用いる場合を例とし、選択したセルに"1"を書き込む場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。また、電荷蓄積層の電荷の状態を変化させることを"0"を書き込む、変化させないことを"1"を書き込むとしてもよい。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0"を書き込む、大きく変化させることを"1"を書き込むとしてもよいし、その逆でもよい。電荷蓄積層の電荷の状態を負に変化させることを"0"を書き込む、正に変化させることを"1"を書き込むとしてもよいし、その逆でもよい。また、上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はCHEに限らない。
【０２０８】
図１４２は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第1の配線(1-i)に第一の電位を与え、第1の配線(≠1-i)に第九の電位を与える以外は図１３８の書き込みの電圧配置と同様である。
図１４６は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に第一の電位を与える以外は図１３８の書き込みの電圧配置と同様である。
以上、書き込み動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される、例えば2個の直列に並んだメモリセルと、島状半導体部をM×N ( M、Nは正の整数)個に配列し、第1の配線と第3の配線が平行に配置している場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０２０９】
図２３１に第1の配線に第一の電位及び第九の電位として、例えば接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の書き込みとする場合、まず、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)、それぞれに第一の電位である接地電位を与えた状態から、第4の配線(4-i)に第四の電位として、例えば6Vを与え、第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば第一の電位である接地電位を与え、選択セルと直列に配置されない非選択セルと接続される第3の配線(≠3-j-１〜 3-j-2)に第十二の電位を与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の配線（3-j-2）に、例えば第十一の電位として、例えば8Vを与え、その後選択セルに接続される第3の配線（3-j-1）に第三の電位として、例えば12Vを与える。この状態を所望の時間保持することにより"1"の書き込みを行う。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。その後、例えば第3の配線(3-j-1)を接地電位に戻してから第3の配線(3-j-2)を接地電位に戻し、第4の配線(4-i)を接地電位に戻す。この際、それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。また、上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べてきたが、第3の配線(3-j-1)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
【０２１０】
図２３１に対して選択セルが第3の配線(3-j-2)に接続されるメモリセルの場合の書き込み時のタイミングチャートの一例を図２３２に示す。図２３２は選択セルと直列に配置されている非選択セルと接続される第3の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図２３１に準ずる。この時、第七の電位は第十一の電位と同じである。図１３９は選択セルが第3の配線 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。
【０２１１】
以上、第1の配線を第3の配線と平行に配置している場合の書き込み動作原理の一例を述べたが、続いて、第1の配線を第4の配線と平行に配置している場合の書き込み時のタイミングチャートの一例を図２３３に示す。図２３３は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。図２３３は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-i)に替わった以外は図２３１に準ずる。
【０２１２】
図２３３に対して選択セルが第3の配線(3-j-２)に接続されるメモリセルの場合の書き込み時のタイミングチャートの一例を図２３４に示す。図２３４は選択セルと直列に配置されている非選択セルと接続される第3の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図２３３に準ずる。この時、第七の電位は第十一の電位と同じである。図１４３は選択セルが第3の配線 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。
【０２１３】
以上、第1の配線を第4の配線と平行に配置している場合の書き込み動作原理の一例を述べたが、続いて、第1の配線がアレイ全体で共通に接続している場合の書き込み時のタイミングチャートの一例を図２３５に示す。図２３５は第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。図２３５は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-1)に替わった以外は図２３１に準ずる。
【０２１４】
図２３５に対して選択セルが第3の配線(3-j-2)に接続されるメモリセルの場合の書き込み時のタイミングチャートの一例を図２３６に示す。図２３６は選択セルと直列に配置されている非選択セルと接続される第3の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図２３５に準ずる。この時、第七の電位は第十一の電位と同じである。図１４７は選択セルが第3の電配線(3-j-2)に接続されるメモリセルとした時の等価回路を示す。
以上、P型半導体で形成される2個の直列に並んだメモリセルと、島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の書き込み動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０２１５】
本発明の半導体記憶装置の構造の一例として、電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを接続した島状半導体部を有している場合のF-N電流を用いた消去手法について述べる。
【０２１６】
図１２３は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１２３に示す選択セルを消去するには、島状半導体部に接続する第1の電極に第一の電位を与え、選択セルに接続される第3の電極に第三の電位を与え、選択セルを含む島状半導体部に接続する第4の電極に第四の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は第三の電位<第四の電位であり、電荷蓄積層に負の電荷を蓄積した状態を"1"とすると電荷蓄積層の電荷の状態が変化し"0"にすることができる。このとき第三の電位は該電位と第四の電位との電位差により "0"にできる電位、第三の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、第1の電極が浮遊の場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の電極に与える第四の電位は、該電位加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第四の電位と等しくなり、島状半導体部上の選択セルにはメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去が行われる。つまり、第四の電位と第三の電位との電位差がメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。また、メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりは何れでもよい。
【０２１７】
また第1の電極が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
電荷蓄積層の電荷の状態を変化させ、選択したメモリトランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位>第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
【０２１８】
以上、消去動作の電圧配置の一例について述べてきたが、以下に、P型半導体で形成されるメモリセルをもつ島状半導体部の場合で選択された第3の電極をゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートの一例について述べる。図２３７に、図１２３に示すような選択された第3の電極に負バイアスを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層より負の電荷を引きぬく場合、まず、第1の電極、第3の電極、第4の電極にそれぞれに第一の電位である接地電位を与えた状態から、第1の電極に第四の電位として、例えば6Vを与え、第4の電極に第四の電位として、例えば6Vを与え、その後に第3の電極に第三の電位として、例えば12Vを与える。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の電極を第一の電位である接地電位に戻し、その後に第1の電極を第一の電位である接地電位に戻し、第4の電極を第一の電位である接地電位に戻す。また、それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極、第3の電極、第4の電極、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０２１９】
これにより、図１２３に示すような選択されたセルの消去動作が行われる。また、上述においては続いて、図２３７に対して第1の電極が開放状態である場合の書き込み時のタイミングチャートの一例を図２３８に示す。第1の電極が開放状態とする以外は図２３７に準じて、第1の電極と第４の電極との間に生じる電位差により消去動作が行われる。この際、図１２３に示すような選択されたセルの消去動作には影響を与えない。
【０２２０】
図２３９に第1の電極に第四の電位として、例えば18Ｖを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を引きぬく場合、まず、第1の電極、第3の電極、第4の電極それぞれに第一の電位である接地電位を与えた状態から、その後に第1の電極に第四の電位として、例えば18Vを与え、第4の電極に第四の電位として、例えば18Vを与え、その後に第3の電極に第三の電位として、例えば第一の電位である接地電位を与え続ける。この状態を所望の時間保持することにより"0"の消去状態を行う。また、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に第4の電極を第一の電位である接地電位に戻す。また、それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極、第3の電極、第4の電極それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。これにより、図１２３に示すような選択されたセルの消去動作が行われる。
以上、P型半導体で形成されるメモリセルをもつ島状半導体部の消去動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０２２１】
本発明の半導体記憶装置の構造の一例として、ゲート電極として第2の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体部を有している場合のF-N電流を用いた消去手法について述べる。
【０２２２】
図１２４は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１２４に示す選択セルを消去するには、選択セルを含む島状半導体部に接続する第1の電極10に第一の電位を与え、選択セルと直列に配置される第2の電極20に第二の電位を与え、選択セルに接続される第3の電極（30-h） (hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の電極（30-１〜 30-（h−１））には第七の電位を与え、同じく第3の電極（30-（h＋１）〜 30-L）には第十一の電位を与え、選択セルを含む島状半導体部に接続する第4の電極40に第四の電位を与え、選択セルと直列に配置される第5の電極50に第五の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は第三の電位<第四の電位であり、電荷蓄積層に負の電荷を蓄積した状態を"1"とすると電荷蓄積層の電荷の状態が変化し"0"にすることができる。このとき第三の電位は該電位と第四の電位との電位差により "0"にできる電位、第三の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、第1の電極10は開放状態でもよい。また、第1の電極10が半導体基板内に不純物拡散層として形成され、第1の電極10の電位が浮遊の場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の電極10に与える第四の電位は、該電位加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第四の電位と等しくなり、島状半導体部上の選択セルにはメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去が行われる。つまり、第四の電位と第三の電位との電位差がメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。また、メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりは何れでもよい。第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の電極（30-１〜 30-（h−１））をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。第十一の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第3の電極（30-（h＋１）〜 30-L）をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。また、第二の電位は第2の電極20をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。また、第五の電位は第5の電極50をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。
【０２２３】
また第1の電極10が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の電極10が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位は第十の電位と第三の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位であるなら、第三の電位が与えられている第三の電極をゲート電極とする全てのメモリセルに対し同時に消去を行うこともできる。
【０２２４】
第3の電極(30-L)から第3の電極(30-1)まで連続して消去してもよいし、順番は逆でもよいし、順番はランダムでもよい。
電荷蓄積層の電荷の状態を変化させ、選択したメモリトランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位>第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
【０２２５】
以上、消去動作の電圧配置の一例について述べてきたが、以下に、P型半導体で形成される複数（例えばL個、Lは正の整数）の直列に並んだメモリセルをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列している場合で選択された第3の電極をゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートの一例について述べる。図２４０に、図１２４に示すような選択された第3の電極に負バイアスを与え、第2の電極・第5の電極をゲート電極とするトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層より負の電荷を引きぬく場合、まず、第1の電極10、第2の電極20、第3の電極(30-1〜30-L)、第4の電極40、第5の電極50それぞれに第一の電位である接地電位を与えた状態から、第2の電極20に第二の電位として、例えば6Vを与え、第5の電極50に第五の電位として、例えば6Vを与え、その後に第1の電極10に第四の電位として、例えば6Vを与え、第4の電極40に第四の電位として、例えば6Vを与え、その後に第3の電極(30-h)以外である第3の電極（30-１〜30-（h−１））(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば6Vを与え、第3の電極（30-（h＋１）〜30-L） (hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば6Vを与え、その後に第3の電極(30-h)に第三の電位として、例えば12を与える。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の電極(30-h)を第一の電位である接地電位に戻し、その後に第3の電極(30-h)以外である第3の電極(≠30-h)を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻し、第1の電極10を第一の電位である接地電位に戻し、その後に第2の電極20を第一の電位である接地電位に戻し、第5の電極50を第一の電位である接地電位に戻す。また、それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。第二の電位として、例えば接地電位を与え、第5の電極50に第五の電位として、例えば接地電位を与えてもよい。ここで最初に第1の電極20、第2の電極20、第3の電極（30-１〜30-L） 、第4の電極40、第5の電極50それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０２２６】
これにより、図１２４に示すような選択されたセルの消去動作が行われる。また、上述においては第3の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の電極(30-h)以外の第3の電極に接続されるゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０２２７】
図２４０に対して第一の電極が開放状態である場合の書き込み時のタイミングチャートの一例を図２４１に示す。非選択の第3の電極（≠30-h）(hは1≦h≦Lの正の整数)及び及び第4の電極40を第一の電位として、例えば接地電位を与え、第一の電極が開放状態とする以外は図２４０に準じて、図１２４に示すような選択されたセルの消去動作には影響を与えない。また、第3の電極（30-1〜30-（h-1））及び第3の電極（30-（ｈ-1）〜30-Ｌ）に第三の電位として−12Ｖ与えた場合、図１２４に示すような第3の電極（30-1〜30-Ｌ）に接続される複数のセルの消去動作が行われる。
【０２２８】
図２４２に第1の電極に第四の電位として、例えば18Ｖを与え、第2の電極・第5の電極をゲート電極とするトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を引きぬく場合、まず、第1の電極10、第2の電極20、第3の電極(30-1〜30-L)、第4の電極40、第5の電極50それぞれに第一の電位である接地電位を与えた状態から、第2の電極20に第二の電位として、例えば18Vを与え、第5の電極50に第五の電位として、例えば18Vを与え、その後に第4の電極40に第四の電位として、例えば18Vを与え、その後に第1の電極10に第四の電位として、例えば18Vを与え、その後に第3の電極(30-h)以外である第3の電極（30-１〜30-（h−１））(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば10Vを与え、第3の配線（30-（h＋１）〜30-L）(hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば10Vを与え、その後に第3の配線(30-h)に第三の電位として、例えば第一の電位である接地電位を与え続ける。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に第3の電極(30-h)以外である第3の電極(≠30-h)を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻し、第1の電極10を第一の電位である接地電位に戻し、第2の電極20及び第5の電極50 を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極10、第2の電極20、第3の電極 (30-1〜30-L)、第4の電極40、第5の電極50それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０２２９】
これにより、図１２４に示すような選択されたセルの消去動作が行われる。また、上述においては第3の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の電極(30-h)以外の第3の電極の1つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０２３０】
図２４３に示す各電位に与える電位のタイミングのように、第3の電極（30-1〜30-（h-1））及び第3の電極（30-（ｈ-1）〜30-Ｌ）に第三の電位として18Ｖ与えた場合、図１２５に示すような第3の電極（30-1〜30-Ｌ）に接続される複数のセルの消去動作が行われる。
以上、P型半導体で形成される複数（例えばL個、Lは正の整数）の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部の消去動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０２３１】
本発明の半導体記憶装置の構造の一例として、電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを、例えば２個、直列に接続した島状半導体部を有している場合のF-N電流を用いた消去手法について述べる。
図１２６は上記メモリセル構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１２６に示す選択セルを消去するには、選択セルを含む島状半導体部に接続する第1の電極10に第一の電位を与え、選択セルと直列に配置される第2の電極20に第二の電位を与え、選択セルに接続される第3の電極（30-1）に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の電極（30-2）には第十一の電位を与え、選択セルを含む島状半導体部に接続する第4の電極40に第四の電位を与え、選択セルと直列に配置される第5の電極50に第五の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は第三の電位<第四の電位であり、電荷蓄積層に負の電荷を蓄積した状態を"1"とすると電荷蓄積層の電荷の状態が変化し"0"にすることができる。このとき第三の電位は該電位と第四の電位との電位差により "0"にできる電位、第三の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、第1の電極10は開放状態でもよい。また、第1の電極10が半導体基板内に不純物拡散層として形成され、第1の電極10の電位が浮遊の場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の電極10に与える第四の電位は、該電位加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。
【０２３２】
これにより、該島状半導体層の電位が第四の電位と等しくなり、島状半導体部上の選択セルにはメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去が行われる。つまり、第四の電位と第三の電位との電位差がメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。また、メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりは何れでもよい。第十一の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第3の電極（30-2）をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。第二の電位は第2の電極20をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。第五の電位は第5の電極50をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。
【０２３３】
第1の電極10が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の電極10が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
また、メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位は第十の電位と第三の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位であるなら、第三の電位が与えられている第三の電極をゲート電極とする全てのメモリセルに対し同時に消去を行うこともできる。
【０２３４】
第3の電極(30-2)から第3の電極(30-1)まで連続して消去してもよいし、順番は逆でもよいし、順番はランダムでもよい。
電荷蓄積層の電荷の状態を変化させ、選択したメモリトランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位>第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
【０２３５】
以上、消去動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される2個の直列に並んだメモリセルをもつ島状半導体部の場合で、選択された第3の電極に接続されるゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートの一例について述べる。図２４４に、図１２６に示すような選択された第3の電極に負バイアスを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層より負の電荷を引きぬく場合、まず、第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに第一の電位である接地電位を与えた状態から、第1の電極10に第四の電位として、例えば6Vを与え、第4の電極40に第四の電位として、例えば6Vを与え、その後に第3の電極（30-2）に、例えば第十一の電位として、例えば6Vを与え、その後に第3の電極(30-1)に第三の電位として、例えば12を与える。この状態を所望の時間保持することにより"0"の消去状態を行う。それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の電極(30-1)を第一の電位である接地電位に戻し、その後に第3の電極(30-2)を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻し、第1の電極10を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。第十一の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第3の電極（30-2）をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。第十一の電位は接地電位でもよい。ここで最初に第1の電極10、第3の電極（30-１〜30-2）、第4の電極40それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０２３６】
これにより、図１２６に示すような選択されたセルの消去動作が行われる。また、上述においては第3の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の電極(30-2)に接続されるゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０２３７】
図２４４に対して第1の電極が開放状態である場合の書き込み時のタイミングチャートの一例を図２４５に示す。非選択の第3の電極（30-2）及び第4の電極40に第一の電位として、例えば接地電位を与え、第1の電極10が開放状態とする以外は図２４４に準じて、図１２６に示すような選択されたセルの消去動作には影響を与えない。また、第3の電極（30-1〜30-２）に第三の電位として−12Ｖ与えた場合、図１２７に示すような第3の電極（30-1〜30-2）に接続される複数のセルの消去動作が行われる。
【０２３８】
図２４６に第1の電極に第四の電位として、例えば18Ｖを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を引きぬく場合、まず、第1の電極10、第3の電極(30-1〜30-2)、第4の電極40、それぞれに第一の電位である接地電位を与えた状態から、第4の電極40に第四の電位として、例えば18Vを与え、その後に第1の電極10に第四の電位として、例えば18Vを与え、その後に第3の配線（30-2）に、例えば第十一の電位として、例えば10Vを与え、その後に第3の配線(30-1)に第三の電位として、例えば第一の電位である接地電位を与え続ける。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。その後に第3の電極(30-２)を第一の電位である接地電位に戻し、その後に第4の電極40を第一の電位である接地電位に戻し、第1の電極10を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の電極10、第3の電極 (30-1〜30-2)、第4の電極40、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。これにより、図１２６に示すような選択されたセルの消去動作が行われる。
上述においては第3の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の電極(30-2)をゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０２３９】
図２４７に示す各電位に与える電位のタイミングのように、第3の電極（30-1〜30-2）に第三の電位として18Ｖ与えた場合、図１２７に示すような第3の電極（30-1〜30-2）に接続される複数のセルの消去動作が行われる。
以上、P型半導体で形成される2個の直列に並んだメモリセルをもつ島状半導体部の消去動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０２４０】
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第2の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×L個の第3の配線はメモリセルの第3の電極と接続している場合のF-N電流を用いた消去手法について述べる。
【０２４１】
図１２８は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１２８に示す選択セルを消去するには、選択セルを含む島状半導体部に接続する第1の電極に接続する第1の配線（1-ｊ）(jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第1の配線である第1の配線(≠1-ｊ)に第九の電位を与え、選択セルと直列に配置される第2の電極に接続する第2の配線(2-j)に第二の電位を与え、選択セルに接続される第3の配線（3-j-h）(hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の配線（3-j-１〜 3-j-（h−１））には第七の電位を与え、同じく第3の配線（3-j-（h＋１）〜 3-j-L）には第十一の電位を与え、前記以外の第3の配線(≠3-j-１〜 3-j-L)に第十二の電位を与え、選択セルを含む島状半導体部に接続する第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線(≠4-i)に第八の電位を与え、選択セルと直列に配置される第5の電極に接続する第5の配線(5-j)に第五の電位を与え、第2の配線(2-j)を除く第2の配線(≠2-j)又は第5の配線(5-j)を除く第5の配線(≠5-j)に第六の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は第三の電位<第四の電位であり、電荷蓄積層に負の電荷を蓄積した状態を"1"とすると電荷蓄積層の電荷の状態が変化し"0"にすることができる。このとき第三の電位は該電位と第四の電位との電位差により "0"にできる電位、第三の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の配線（3-j-１〜 3-j-（h−１））に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。第十一の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さような電位、例えば第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第3の配線（3-j-（h＋１）〜 3-j-L）に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。第二の電位は第2の配線に接続されてなる第2の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。第五の電位は第5の配線に接続されてなる第5の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。第六の電位は第二の電位又は第五の電位と同様に第2の電極又は第5の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。第八の電位は島状半導体層を介して接続される端子に与えられる第四の電位又は第九の電位と等しい電位が好ましい。第十二の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さような電位、例えば第十二の電位と第八の電位との電位差及び第十二の電位と第四の電位により、第十二の電位が与えられる第3の配線（≠3-j-1〜3-j-L）に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０２４２】
第1の配線(1-1〜1-M)は開放状態でもよいし、第九の電位は開放状態でもよい。第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、第1の配線(1-1〜1-N)の電位が浮遊の場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の配線(1-ｊ)に与える第四の電位は、該電位加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第四の電位と等しくなり、島状半導体部上の選択セルにはメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去が行われる。つまり、第四の電位と第三の電位との電位差がメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。また、メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりは何れでもよい。
【０２４３】
第1の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位は第十の電位と第三の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位であるなら、第三の電位が与えられている第三の配線に接続される第三の電極をゲート電極とする全てのメモリセルに対し同時に消去を行うこともできる。
【０２４４】
第3の配線(3-j-L)から第3の配線(3-j-1)まで連続して消去してもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに第3の配線(3-j-h)に接続している複数又は全てのメモリセルの消去を同時に行ってもよいし、第3の配線(3-j-1〜3-j-L)に接続している複数又は全てのメモリセルの消去を同時に行ってもよいし、第3の配線(3-1-1〜3-N-L)に接続している複数又は全てのメモリセルの消去を同時に行ってもよい。また、….第3の配線(3-（j−8）-h)、 第3の配線(3-j-h)、 第3の配線(3-(j+8)-h)、第3の配線(3-(j+16)-h)、 …のようにある規則性をもつて第3の配線を選択し、該配線に接続している複数又は全てのメモリセルを同時に消去を行ってもよい。さらに第4の配線(4-i)に接続される1つの島状半導体部に含まれる複数又は全てのメモリセルの消去を同時に行ってもよいし、第4の配線(4-i)に接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの消去を同時に行ってもよい。さらに複数の第4の配線それぞれに接続される1つの島状半導体部にそれぞれ含まれる1つ又は複数又は全てのメモリセルの消去を同時に行ってもよいし、複数の第4の配線それぞれに接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの消去を同時に行ってもよい。
【０２４５】
第3の配線（3-j-h）に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線（即ち… 第4の配線（4-（i−16））、第4の配線（4-（i−8））、第4の配線（4-i）、第4の配線（4-（i+8））、第4の配線（4-（i+16））…のような）、ごとに消去を同時に行ってもよい。また、全ての第4の配線に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第2の配線と第5の配線の電位を交換し、第3の配線(3-j-h)に第三の電位を与えることで第3の配線(3-j-h)に接続する第3の電極をゲート電極とするメモリセル全てに同時に消去を行うこともできるし、このとき任意の第4の配線に第四の電位を与えてもよい。さらに複数の第1の配線に第四の電位を与え、該第1の配線が接続する第1の電極を有する島状半導体部に含まれるメモリセルの第3の電極が接続する第3の配線に第三の電位を与えることによって第三の電位を与えられた第3の配線に接続する第三の電極をゲート電極とするメモリセル全てに同時にも消去を行うことができる。また、上記の消去方法を組み合わせて用いてもよい。
【０２４６】
電荷蓄積層の電荷の状態を変化させ、選択したメモリトランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位>第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
図１２９は第1の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、第1の配線(1-j)と第4の配線(4-i)で決まる島状半導体層上の全てのメモリセルを選択して、消去することができる。第3の配線(3-j-1〜3-j-L)に第三の電位を与える以外は図１２８の消去の電圧配置と同様である。
【０２４７】
図１３０は第1の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、第1の配線(1-j)に接続する全ての島状半導体層上の全てのメモリセルを選択して、消去することができる。第3の配線(3-j-1〜3-j-L)に第三の電位を与え、第4の配線(4-1〜4-M)に第四の電位を与える以外は図１２８の消去の電圧配置と同様である。
図１３１は第1の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、第1の配線(1-1〜1‐N)に接続する全ての島状半導体層上の全てのメモリセルを選択して、消去することができる。第1の配線(1-1〜1‐N)に第四の電位を与え、第3の配線(3-j-1〜3-N-L)に第三の電位を与え、第4の配線(4-1〜4-M)に第四の電位を与える以外は図１２８の消去の電圧配置と同様である。
【０２４８】
図１３３は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第1の配線(1-i)に第四の電位を与え、第1の配線(≠1-i)に第九の電位を与える以外は図１２８の消去の電圧配置と同様である。
図１３４は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、第1の配線(1-i)と第4の配線(4-i)で決まる島状半導体層上の全てのメモリセルを選択して、消去することができる。第3の配線(3-j-1〜3-N-L)に第三の電位を与える以外は図１２８の消去の電圧配置と同様である。
図１３５は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に第四の電位を与える以外は図１２８の消去の電圧配置と同様である。
図１３６は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示し、第1の配線(1-1)に接続する全ての島状半導体層上の全てのメモリセルを選択して、消去することができる。第1の配線(1-1)に第四の電位を与え、第3の配線(3-j-1〜3-(j+1)-L)に第三の電位を与え、第4の配線(4-1〜4-M)に第四の電位を与える以外は図１３５の消去の電圧配置と同様である。
【０２４９】
図１３７は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示し、第3の配線(3-j-ｈ)に接続する全てのメモリセルを選択して、消去することができる。第1の配線(1-1)に第四の電位を与え、第3の配線(3-j-h)に第三の電位を与え、第4の配線(4-1〜4-M)に第四の電位を与える以外は図１３５の消去の電圧配置と同様である。
【０２５０】
以上、消去動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される複数（例えばL個、Lは正の整数）の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列し、第1の配線と第3の配線が平行に配置している場合で選択された第3の配線に接続されるゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートの一例について述べる。図２４８に、図１３２に示すような選択された第3の配線に負バイアスを与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層より負の電荷を引きぬく場合、まず、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N))それぞれに第一の電位である接地電位を与えた状態から、第1の配線(1-ｊ)以外である第1の配線(≠1-j)に第八の電位として、例えば第四の電位と等しい6Vを与え、第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば第四の電位と等しい6Vを与え、第1の配線(1-ｊ)に第四の電位として、例えば6Vを与え、第4の配線(4-i)に第四の電位として、例えば6Vを与え、その後に第3の配線(3-j-h)以外である第3の配線（3-j-１〜3-j-（h−１））(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば6Vを与え、第3の配線（3-j-（h＋１）〜3-j-L）(hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば6Vを与え、前記以外の第3の配線(≠3-j-１〜 3-j-L)に第十二の電位として、例えば6Vを与え、その後に第3の配線(3-j-h)に第三の電位として、例えば12を与える。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の配線(3-j-h)を第一の電位である接地電位に戻し、その後に第3の配線(3-j-h)以外である第3の配線(≠3-j-h)を第一の電位である接地電位に戻し、その後に第4の配線(4-1〜4-M)を第一の電位である接地電位に戻し、第1の配線(1-1〜1-N)を第一の電位である接地電位に戻す。それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。
【０２５１】
ここで最初に第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
これにより、図１３２に示すような選択された第3の配線に接続される複数のセルの消去動作が行われる。また、上述においては第3の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の配線(3-j-h)以外の第3の配線に接続されるゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
図２４８に対して第一の配線が開放状態である場合の書き込み時のタイミングチャートの一例を図２４９に示す。非選択の第3の配線（≠3-i-h）(hは1≦h≦Lの正の整数)及び第4の配線(≠4-i)に第一の電位として、例えば接地電位を与え、第一の配線が開放状態とする以外は図２４８に準じて、図１２８に示すような選択されたセルの消去動作には影響を与えない。
【０２５２】
第4の配線(≠4-i)に第八の電位として6Ｖを与えた場合、図１３２に示すような選択された第3の配線に接続される複数のセルの消去動作が行われる。第4の配線(≠4-i)に第八の電位として6Ｖを与え、かつ第3の配線（3-i-1〜3-i-（h-1））及び第3の配線（3-i-（ｈ-1）〜3-i-Ｌ）に第三の電位としてー12Ｖ与えた場合、図１３０に示すような第1の配線（1-ｊ）に接続される複数のセルの消去動作が行われる。全ての第4の配線(4-1〜4-Ｍ)に第四の電位として6Ｖを与え、全ての第3の配線(3-1-1〜3-Ｎ-Ｌ)に第三の電位として−12Ｖを与えた場合、図１３１に示すような全てのセルの消去動作が行われる。
【０２５３】
図２５０に第1の配線に第四の電位及び第九の電位として、例えば18Ｖを与え、第2の配線・第5の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を引きぬく場合、まず、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N))それぞれに第一の電位である接地電位を与えた状態から、第2の配線(≠2-j)及び第5の配線(≠5-j)に第六の電位として、例えば18Vを与え、第2の配線(2-j)に第二の電位として、例えば18Vを与え、第5の配線(5-j)に第五の電位として、例えば18Vを与え、その後に第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば第四の電位と等しい18Vを与え、第1の配線(1-ｊ)以外である第1の配線(≠1-ｊ)に第八の電位として、例えば第四の電位と等しい18Vを与え、第4の配線(4-i)に第四の電位として、例えば18Vを与え、その後に第1の配線(1-ｊ)に第四の電位として、例えば18Vを与え、その後に第3の配線(3-j-h)以外である第3の配線（3-j-１〜3-j-（h−１））(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば10Vを与え、第3の配線（3-j-（h＋１）〜3-j-L）(hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば10Vを与え、前記以外の第3の配線(≠3-j-１〜 3-j-L)に第十二の電位として、例えば10Vを与え、その後に第3の配線(3-j-h)に第三の電位として、例えば第一の電位である接地電位を与え続ける。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。その後に第3の配線(3-j-h)以外である第3の配線(≠3-j-h)を第一の電位である接地電位に戻し、その後に第4の配線(4-1〜4-M)を第一の電位である接地電位に戻し、第1の配線(1-1〜1-N)を第一の電位である接地電位に戻し、第2の配線(2-1〜2-N)及び第5の配線(5-1〜5-N)を第一の電位である接地電位に戻す。それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０２５４】
これにより、図１３２に示すような選択された第3の配線に接続される複数のセルの消去動作が行われる。また、上述においては第3の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の配線(3-j-h)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。また、第3の配線（3-i-1〜3-i-（h-1））及び第3の配線（3-i-（ｈ-1）〜3-i-Ｌ）に第三の電位として接地電位を与えた場合、図１３０に示すような第1の配線（1-ｊ）に接続される複数のセルの消去動作が行われる。全ての第3の配線(3-1-1〜3-Ｎ-Ｌ)に第三の電位として接地電位を与えた場合、例えば、図２５１に示す各電位に与える電位のタイミングとした場合、図１３１に示すような全てのセルの消去動作が行われる。
【０２５５】
第1の配線を第4の配線と平行に配置している場合の消去時のタイミングチャートの一例を図２５２〜図２５５に示す。図２５２〜図２５５は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-i)に替わった以外はそれぞれ図２４８〜図２５１に準ずる。この時、図２４８〜図２５１のように第5の配線(≠5-ｊ)、第4の配線(≠4-i)、第3の配線(≠3-ｊ-1〜3-ｊ-Ｌ) 、第2の配線(≠2-ｊ)、第1の配線(≠1-i)を第一の電位として接地電位としてもよい。また、第3の配線(3-ｊ-1〜3-ｊ-Ｌ)に第三の電位として接地電位を与えた場合、例えば、図２５５に示す各電位に与える電位のタイミングとした場合、図１３０に示すような第1の配線(1-i)に接続されるセルの消去動作が行われる。図２５６に示すように、第5の配線(≠5-ｊ)に第五の電位として、例えば18Vを与え、第2の配線(≠2-ｊ) に第二の電位として、例えば18Vを与え、第4の配線(≠4-i)及び第1の配線(≠1-i)にに第四の電位として、例えば18Vを与えることにより、図１３１に示すような全てのセルの消去動作が行われる。
【０２５６】
第1の配線がアレイ全体で共通に接続している場合の消去時のタイミングチャートの一例を図２５７〜図２６０に示す。図２５７〜図２６０は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-1)に替わった以外は図２４８〜図２５１に準ずる。また、全ての第3の配線(3-1-1〜3-Ｎ-Ｌ)に第三の電位として接地電位を与えた場合、例えば、図２６０に示す各電位に与える電位のタイミングとした場合、図１３１に示すような全てのセルの消去動作が行われる。
以上、P型半導体で形成される複数（例えばL個、Lは正の整数）の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の消去動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０２５７】
本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを、例えば2個、直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×L個の第3の配線はメモリセルの第3の電極と接続している場合のF-N電流を用いた消去手法について述べる。
【０２５８】
図１３８は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１３８に示す選択セルを消去するには、選択セルを含む島状半導体部に接続する第1の電極に接続する第1の配線（1-ｊ） (jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第1の配線である第1の配線(≠1-ｊ)に第九の電位を与え、選択セルと直列に配置される非選択のセルに接続される第3の配線（3-j-2）には第十一の電位を与え、前記以外の非選択のセルに接続される第3の配線(≠3-j-１〜 3-j-2)に第十二の電位を与え、選択セルを含む島状半導体部に接続する第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線(≠4-i)に第八の電位を与え、これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は第三の電位<第四の電位であり、電荷蓄積層に負の電荷を蓄積した状態を"1"とすると電荷蓄積層の電荷の状態が変化し"0"にすることができる。このとき第三の電位は該電位と第四の電位との電位差により"0"にできる電位、第三の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。第十一の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さような電位、例えば第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第3の配線（3-j-２）に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。第二の電位は第2の配線に接続されてなる第2の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。第五の電位は第5の配線に接続されてなる第5の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。第六の電位は第二の電位又は第五の電位と同様に第2の電極又は第5の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。第八の電位は島状半導体層を介して接続される端子に与えられる第四の電位又は第九の電位と等しい電位が好ましい。第十二の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さような電位、例えば第十二の電位と第八の電位との電位差及び第十二の電位と第四の電位により、第十二の電位が与えられる第3の配線（≠3-j-1〜 3-j-2）に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。第1の配線(1-1〜1-M)は開放状態でもよいし、第九の電位は開放状態でもよい。第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、第1の配線(1-1〜1-N)の電位が浮遊の場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の配線(1-ｊ)に与える第四の電位は、該電位加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第四の電位と等しくなり、島状半導体部上の選択セルにはメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去が行われる。つまり、第四の電位と第三の電位との電位差がメモリトランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。また、メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりは何れでもよい。
【０２５９】
第1の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位は第十の電位と第三の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位であるなら、第三の電位が与えられている第三の配線に接続される第三の電極をゲート電極とする全てのメモリセルに対し同時に消去を行うこともできる。
【０２６０】
第3の配線(3-j-2)から第3の配線(3-j-1)まで連続して消去してもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに第3の配線(3-j-1)に接続している複数又は全てのメモリセルの消去を同時に行ってもよいし、第3の配線(3-j-1〜3-j-2)に接続している複数又は全てのメモリセルの消去を同時に行ってもよいし、第3の配線(3-1-1〜3-N-2)に接続している複数又は全てのメモリセルの消去を同時に行ってもよい。また、….第3の配線(3-（j−8)-h)、 第3の配線(3-j-h)、 第3の配線(3-(j+8)-h)、第3の配線(3-(j+16)-h)、 …(h＝1又は2)のようにある規則性をもつて第3の配線を選択し、該配線に接続している複数又は全てのメモリセルを同時に消去を行ってもよい。さらに第4の配線(4-i)に接続される1つの島状半導体部に含まれる複数又は全てのメモリセルの消去を同時に行ってもよいし、第4の配線(4-i)に接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの消去を同時に行ってもよい。さらに複数の第4の配線それぞれに接続される1つの島状半導体部にそれぞれ含まれる1つ又は複数又は全てのメモリセルの消去を同時に行ってもよいし、複数の第4の配線それぞれに接続される複数又は全ての島状半導体部に含まれる複数又は全てのメモリセルの消去を同時に行ってもよい。第3の配線（3-j-h）に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線（即ち…. 第4の配線（4-（i−16））、第4の配線（4-（i−8））、第4の配線（4-i）、第4の配線（4-（i+8））、第4の配線（4-（i+16））…のような）、ごとに消去を同時に行ってもよい。全ての第4の配線に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第2の配線と第5の配線の電位を交換し、第3の配線(3-j-h)に第三の電位を与えることで第3の配線(3-j-h)に接続する第3の電極をゲート電極とするメモリセル全てに同時に消去を行うこともできるし、このとき任意の第4の配線に第四の電位を与えてもよい。さらに複数の第1の配線に第四の電位を与え、該第1の配線が接続する第1の電極を有する島状半導体部に含まれるメモリセルの第3の電極が接続する第3の配線に第三の電位を与えることによって第三の電位を与えられた第3の配線に接続する第三の電極をゲート電極とするメモリセル全てに同時にも消去を行うことができる。上記の消去方法を組み合わせて用いてもよい。
【０２６１】
電荷蓄積層の電荷の状態を変化させ、選択したメモリトランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位>第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
【０２６２】
図１３９は第1の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、選択セルに接続される第3の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第3の配線 (3-j-1)には第七の電位を与える以外は図１２８の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の配線（3-j-1）に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０２６３】
図１４０は第1の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、第1の配線(1-j)に接続し、かつ第3の配線 (3-j-1)に接続するメモリセルを選択して、消去することができる。第4の配線(4-1〜4-M)に第四の電位を与える以外は図１２８の消去の電圧配置と同様である。
図１４１は第1の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、選択セルに接続される第3の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第3の配線 (3-j-1)には第七の電位を与える以外は図１３９の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の配線（3-j-1）に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
図１４２は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第1の配線(1-i)に第四の電位を与え、第1の配線(≠1-i)に第九の電位を与える以外は図１３８の消去の電圧配置と同様である。
【０２６４】
図１４３は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、選択セルに接続される第3の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第3の配線 (3-i-1)には第七の電位を与える以外は図１４２の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の配線（3-j-1）に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
図１４４は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、第1の配線(1-i)に接続し、かつ第3の配線 (3-j-1)に接続するメモリセルを選択して、消去することができる。第4の配線(4-1〜4-M)に第四の電位を与える以外は図１４２の消去の電圧配置と同様である。
【０２６５】
図１４５は第1の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、選択セルに接続される第3の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第3の配線 (3-j-1)には第七の電位を与える以外は図１４４の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の配線（3-j-1）に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０２６６】
図１４６は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に第四の電位を与える以外は図１３８の消去の電圧配置と同様である。
図１４７は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。選択セルに接続される第3の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第3の配線 (3-i-1)には第七の電位を与える以外は図１４６の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の配線（3-j-1）に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０２６７】
図１４８は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に接続し、かつ第3の配線 (3-j-1)に接続するメモリセルを選択して、消去することができる。第4の配線(4-1〜4-M)に第四の電位を与える以外は図１４８の消去の電圧配置と同様である。
図１４９は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。選択セルに接続される第3の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第3の配線 (3-j-1)には第七の電位を与える以外は図１４８の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第3の配線（3-j-1）に接続する第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０２６８】
以上、消去動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される2個の直列に並んだメモリセルとをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列し、第1の配線と第3の配線が平行に配置している場合で選択された第3の配線に接続されるゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートの一例について述べる。図２６１に図１４０に示すような選択された第3の配線に負バイアスを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層より負の電荷を引きぬく場合、まず、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)それぞれに第一の電位である接地電位を与えた状態から、第1の配線(1-ｊ)以外である第1の配線(≠1-j)に第八の電位として、例えば第四の電位と等しい6Vを与え、第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば第四の電位と等しい6Vを与え、第1の配線(1-ｊ)に第四の電位として、例えば6Vを与え、第4の配線(4-i)に第四の電位として、例えば6Vを与え、その後に第3の配線(3-j-1)以外である第3の配線（3-j-2）に、例えば第十一の電位として、例えば6Vを与え、前記以外の第3の配線(≠3-j-１〜 3-j-2)に第十二の電位として、例えば6Vを与え、その後に第3の配線(3-j-1)に第三の電位として、例えば12を与える。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。その後に、例えば第3の配線(3-j-1)を第一の電位である接地電位に戻し、その後に第3の配線(3-j-1)以外である第3の配線(≠3-j-1)を第一の電位である接地電位に戻し、その後に第4の配線(4-1〜4-M)を第一の電位である接地電位に戻し、第1の配線(1-1〜1-N)を第一の電位である接地電位に戻す。それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
これにより、図１４０に示すような選択された第3の配線に接続される複数のセルの消去動作が行われる。また、上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の配線(3-j-2)に接続されるゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０２６９】
図２６１に対して第一の配線が開放状態である場合の書き込み時のタイミングチャートの一例を図２６２に示す。非選択の第3の配線（3-i-2）及び第4の配線(≠4-i)に第一の電位として、例えば接地電位を与え、第一の配線が開放状態とする以外は図２６１に準じて、図１３８に示すような選択されたセルの消去動作には影響を与えない。また、第4の配線(≠4-i)に第八の電位として6Ｖを与えた場合、図１４０に示すような選択された第3の配線に接続される複数のセルの消去動作が行われる。また、第4の配線(≠4-i)に第八の電位として6Ｖを与え、かつ第3の配線（3-i-1〜3-i-Ｌ）に第三の電位として−12Ｖ与えた場合、第1の配線（1-ｊ）に接続される複数のセルの消去動作が行われる。全ての第4の配線(4-1〜4-Ｍ)に第四の電位として6Ｖを与え、全ての第3の配線(3-1-1〜3-Ｎ-2)に第三の電位として−12Ｖを与えた場合、全てのセルの消去動作が行われる。
【０２７０】
図２６３に第1の配線に第四の電位及び第九の電位として、例えば18Ｖを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を引きぬく場合、まず、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)それぞれに第一の電位である接地電位を与えた状態から、第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば第四の電位と等しい18Vを与え、第1の配線(1-ｊ)以外である第1の配線(≠1-ｊ)に第八の電位として、例えば第四の電位と等しい18Vを与え、第4の配線(4-i)に第四の電位として、例えば18Vを与え、その後に第1の配線(1-ｊ)に第四の電位として、例えば18Vを与え、その後に第3の配線（3-j-2）に、例えば第十一の電位として、例えば10Vを与え、前記以外の第3の配線(≠3-j-１〜 3-j-2)に第十二の電位として、例えば10Vを与え、その後に第3の配線(3-j-1)に第三の電位として、例えば第一の電位である接地電位を与え続ける。この状態を所望の時間保持することにより "0"の消去状態を行う。また、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。その後に第3の配線(3-j-1)以外である第3の配線(≠3-j-1)を第一の電位である接地電位に戻し、その後に第4の配線(4-1〜4-M)を第一の電位である接地電位に戻し、第1の配線(1-1〜1-N)を第一の電位である接地電位に戻しす。それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去ための条件を満たすならばいかなる電位の組み合わせでもよい。ここで最初に第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
これにより、図１４８に示すような選択された第3の配線に接続される複数のセルの消去動作が行われる。上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の配線(3-j-2)をゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０２７１】
図２６４に示す消去動作の各電圧のタイミングチャートの一例のように第3の配線（3-i-1〜3-i-2）に第三の電位として第一の電位である接地電位与えた場合、第1の配線（1-ｊ）に接続される複数のセルの消去動作が行われる。また、全ての第3の配線(3-1-1〜3-Ｎ-2)に第三の電位として接地電位与えた場合、全てのセルの消去動作が行われる。
以上、第1の配線を第3の配線と平行に配置している場合の消去動作原理の一例を述べたが、続いて、第1の配線を第4の配線と平行に配置している場合の消去時のタイミングチャートの一例を図２６５〜図２６８に示す。図２６５〜図２６８は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-i)に替わった以外はそれぞれ図２６１〜図２６４に準ずる。この時、図２６５〜図２６８のように第4の配線(≠4-i)、第3の配線(≠3-ｊ-1〜3-ｊ-Ｌ) 、第1の配線(≠1-i)を第一の電位として接地電位としてもよい。
【０２７２】
第1の配線がアレイ全体で共通に接続している場合の消去時のタイミングチャートの一例を図２６９〜図２７２に示す。図２６９〜図２７２は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-1)に替わった以外は図２６１〜図２６４に準ずる。
以上、P型半導体で形成される2個の直列に並んだメモリセルをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の消去動作原理の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０２７３】
本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを２個直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M、Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第4の配線と交差する方向に配置される複数個、例えばN×2個の第3の配線はメモリセルの第3の電極と接続している場合のチャネルホットエレクトロン電流(以下CHE電流と称す)を用いた消去手法について述べる。
【０２７４】
図１４０は第1の配線を第3の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。例えば該島状半導体部がP型半導体で形成される場合、図１４０に示す選択セルを消去するには、選択セルを含む島状半導体部の第1の電極に接続する第1の配線（1-ｊ） (jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第1の配線である第1の配線(≠1-ｊ)に第九の電位を与え、選択セルに接続される第3の配線（3-j-1） に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第3の配線（3-j-2）には第十一の電位を与え、前記以外の第3の配線(≠3-j-１〜 3-j-2)に第十二の電位を与え、選択セルを含む島状半導体部の第4の電極に接続する第4の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第4の配線(≠4-i)に第八の電位として第四の電位を与え、これらの電圧配置により選択セルのチャネル部にCHE電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを"1"の消去とする場合、電位の大小関係は第四の電位>第一の電位であり、第三の電位>第一の電位であり、このとき第一の電位は接地電位が望ましく、第三の電位又は第四の電位は第三の電位と第一の電位との電位差及び第四の電位と第一の電位との電位差により "1"が書き込める電位、例えばこれら電位差により、第三の電位が与えられる第3の電極をゲート電極とする、例えばメモリトランジスタのトンネル酸化膜に流れる、電荷の状態を変化させる手段としてのCHE電流が十分発生する電位とする。
【０２７５】
第十一の電位は電荷蓄積層の電荷の状態にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつ第十一の電位により電荷蓄積層の電荷の状態に変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを"1"の消去とする場合、第3の配線（3-j-2）に接続されてなる第3の電極をゲート電極とするメモリトランジスタのとり得る閾値以上の電位で、かつ第十一の電位が与えられる第3の電極をゲート電極とするメモリトランジスタのトンネル酸化膜に流れるF-N電流又はCHE電流が十分に小さくなる電位であればよい。第九の電位は第八の電位及び第四の電位及び第十二の電位との電位差で"1"の消去が起こらない任意の電位でかまわないが、第八の電位と同等の電位が望ましい。また、第九の電位は開放状態でもよい。また十二の電位は接地電位が望ましい。
【０２７６】
第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。また第1の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
【０２７７】
第3の配線(3-j-2)、第3の配線(3-j-1)の順序で消去してもよいし、順番は逆でもよい。さらに第3の配線(3-j-1)に接続している複数又は全てのメモリセルの消去を同時に行ってもよいし、第3の配線(3-1-1〜3-N-2)に接続している複数又は全てのメモリセルの消去を同時に行ってもよい。第3の配線(3-（j−8)-1)、 第3の配線(3-j-1)、 第3の配線(3-(j+8)-1)、第3の配線(3-(j+16)-1)、のようにある規則性をもつて第3の配線を選択し、該配線に接続している複数又は全てのメモリセルを同時に消去を行ってもよい。さらに第4の配線(4-i)に接続される複数又は全ての島状半導体部に含まれるメモリセルの消去を同時に行ってもよい。さらに複数の第4の配線それぞれに接続される1つの島状半導体部にそれぞれ含まれるメモリセルの消去を同時に行ってもよいし、複数の第4の配線それぞれに接続される複数又は全ての島状半導体部に含まれるメモリセルの消去を同時に行ってもよい。第3の配線（3-j-1）に接続しているメモリセルをある一定間隔、例えば8つおきの第4の配線（即ち. 第4の配線（4-（i−16））、第4の配線（4-（i−8））、第4の配線（4-i）、第4の配線（4-（i+8））、第4の配線（4-（i+16））のような）、ごとに消去を同時に行ってもよい。全ての第4の配線に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第3の配線(3-j-1)に第三の電位を与えることで第3の配線(3-j-1)に接続する第3の電極をゲート電極とするメモリセル全てに同時に消去を行うこともできる。選択セルを含まない第4の配線(≠4-i)に第九の電位として、例えば第一の電位<第九の電位<第四の電位となる電位を与え、 第4の配線(1-i)に第一の電位を与え、第1の配線(1-j)に第四の電位を与え、第1の配線(≠1-j)に第八の電位を与え、第3の配線(3-j-1)に第三の電位を与えることで選択セルに消去を行うこともできる。さらに複数の第1の配線に第四の電位を与え、該第1の配線が接続する第1の電極を有する島状半導体部に含まれるメモリセルの第3の電極が接続する第3の配線(3-j-1)に第三の電位を与え、第3の配線(≠3-j-1)に第十一の電位を与えることによって第三の電位を与えられた第3の配線に接続する第3の電極をゲート電極とするメモリセル全てに同時にも消去を行うことができる。また、上記の消去方法を組み合わせて用いてもよい。
【０２７８】
これまで、電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させることを"1"への消去、変化させないことを"0" への消去とし、電荷の状態を変化させる手段としてCHEを用いる場合を例とし、選択したセルに"1"を消去場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもかまわない。また、電荷蓄積層の電荷の状態を変化させることを"0"への消去、変化させないことを"1"への消去としてもよいことは言うまでもない。さらに、電荷蓄積層の電荷の状態を小さく変化させることを"0" への消去、大きく変化させることを"1" への消去としてもよいし、その逆でもよい。さらに、電荷蓄積層の電荷の状態を負に変化させることを"0" への消去、正に変化させることを"1" への消去としてもよいし、その逆でもよい。また、上記の"0"、"1"の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はCHEに限らない。
【０２７９】
図１４２は第1の配線を第4の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第1の配線(1-i)に第一の電位を与え、第1の配線(≠1-i)に第九の電位を与える以外は図１３８の消去の電圧配置と同様である。
図１４６は複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第1の配線(1-1)に第一の電位を与える以外は図１３８の消去の電圧配置と同様である。
以上、消去動作の電圧配置の一例について述べてきたが、続いて、P型半導体で形成される2個の直列に並んだメモリセルと、島状半導体部をM×N ( M、Nは正の整数)個に配列し、第1の配線と第3の配線が平行に配置している場合の上述の消去動作の各電圧のタイミングチャートの一例について述べる。
【０２８０】
図２７３に第1の配線に第一の電位及び第九の電位として、例えば接地電位を与え、メモリセルの消去状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、書き込み状態の定義を0.5V〜3.0Vとした場合の消去における各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを"1"の消去とする場合、まず、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)、それぞれに第一の電位である接地電位を与えた状態から、第4の配線(4-i)に第四の電位として、例えば6Vを与え、第4の配線(4-i)以外である第4の配線(≠4-i)に第八の電位として、例えば第四の電位として、例えば6Vを与え、選択セルと直列に配置されない非選択セルと接続される第3の配線(≠3-j-１〜 3-j-2)に第十二の電位として、例えば接地電位を与え、その後に選択セルと直列に配置されている非選択セルと接続される第3の配線（3-j-2）に、例えば第十一の電位として、例えば8Vを与え、その後選択セルに接続される第3の配線（3-j-1）に第三の電位として、例えば12Vを与える。この状態を所望の時間保持することにより"1"の消去を行う。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。その後、例えば第3の配線(3-j-1)を接地電位に戻してから第3の配線(3-j-2)を接地電位に戻し、第4の配線(4-1〜4-M)を接地電位に戻す。この際、それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに"1"の書き込むための条件を満たすならばいかなる電位の組み合わせでもよい。
【０２８１】
ここで最初に第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。また、上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第3の配線(3-j-1)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０２８２】
図２７３に対して選択セルが第3の配線(3-j-2)に接続される全てのメモリセルの場合の消去時のタイミングチャートの一例を図２７４に示す。図２７４は選択セルと直列に配置されている非選択セルと接続される第3の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図２７３に準ずる。この時、第七の電位は第十一の電位と同じである。図１４１は選択セルが第3の電極 (3-j-2)に接続される全てのメモリセルとした時の等価回路を示す。
【０２８３】
以上、第1の配線を第3の配線と平行に配置している場合の消去動作原理の一例を述べたが、続いて、第1の配線を第4の配線と平行に配置している場合の消去時のタイミングチャートの一例を図２７５に示す。図２７５は第一の電位として接地電位を与え、メモリセルの消去状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の消去における各電位に与える電位のタイミングの一例を示す。図２７５は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-i)に替わった以外は図２７３に準ずる。
【０２８４】
図２７５に対して選択セルが第3の配線(3-j-２)に接続される全てのメモリセルの場合の消去時のタイミングチャートの一例を図２７６に示す。図２７６は選択セルと直列に配置されている非選択セルと接続される第3の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図２７５に準ずる。この時、第七の電位は第十一の電位と同じである。図１４５は選択セルが第3の電極 (3-j-2)に接続される全てメモリセルとした時の等価回路を示す。
【０２８５】
第1の配線がアレイ全体で共通に接続している場合の消去時のタイミングチャートの一例を図２７７に示す。図２７７は第一の電位として接地電位を与え、メモリセルの消去状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の消去における各電位に与える電位のタイミングの一例を示す。図２７７は選択されたセルを含む島状半導体の端部に接続する第1の配線(1-ｊ)から第1の配線(1-1)に替わった以外は図２７３に準ずる。
図２７７に対して選択セルが第3の配線(3-j-2)に接続されるメモリセルの場合の消去時のタイミングチャートの一例を図２７８に示す。図２７８は選択セルと直列に配置されている非選択セルと接続される第3の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図２７７に準ずる。この時、第七の電位は第十一の電位と同じである。図１４９は選択セルが第3の電極 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。
以上、P型半導体で形成される2個の直列に並んだメモリセルと、島状半導体部をM×N ( M、Nは正の整数)個に配列している場合の消去動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
【０２８６】
これまで電荷蓄積層としてフローティングゲートを有し、電荷蓄積層の電荷の状態を変化させ、選択したメモリトランジスタの閾値を下げることを消去とし、電荷の状態を変化させる手段をとしてF-N電流を用いる場合について記述したが、電荷蓄積層はフローティングゲート以外、例えば誘電体やMONOS構造の窒化膜などでもよい。また、電荷蓄積層の電荷の状態を変化させ、選択したメモリトランジスタの閾値を上げることを消去としてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はCHEに限らず、例えばホットホールを利用してもよい。
以上、P型半導体で形成される2つの直列に並んだメモリセルをもつ島状半導体部をM×N ( M、Nは正の整数)個に配列し、第1の配線がアレイに共通に配置している場合の消去動作の一例を述べたが、例えばN型半導体で形成される島状半導体部の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。
以上で述べたような電荷蓄積層として浮遊ゲートを有するメモリセル以外のものについて説明する。
【０２８７】
図１５０及び図１５１は図６５及び図１０１〜図１１０で示される一実施例のMONOS構造をとるメモリセルアレイの一部分を示す等価回路図である。図１５０は一つの島状半導体層１１０に配置されるMONOS構造をとるメモリセルアレイの等価回路図を示し、図１５１は、島状半導体層１１０が複数配置される場合の等価回路をそれぞれ示している。
以下、図１５０に示す等価回路について説明する。
ゲート電極として第12の電極12を備えるトランジスタとゲート電極として第15の電極15を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層として積層絶縁膜を有し制御ゲート電極として第13の電極(13-h)(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばL個、直列に接続した島状半導体層１１０において、第14の電極14が該島状半導体層１１０の各々の一方の端部に接続し、他方の端部には第11の電極11が接続する。
【０２８８】
続いて、図１５１に示す等価回路について説明する。
以下、複数の島状半導体層１１０が配置されるメモリセルアレイにおいて、図１５０で示される各島状半導体層１１０に配置される各回路素子の電極と各配線の接続関係を示す。
【０２８９】
該島状半導体層１１０を複数個、例えばM×N個(M、Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)、備える場合で、かつ、該メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第14の配線が各々の島状半導体層１１０に備える上述の第14の電極14とそれぞれ接続する。半導体基板に平行で、かつ第14の配線14と交差する方向に配置される複数本、例えばN×L本の第13の配線は各々のメモリセルの上述の第13の電極(13-h)(hは1≦h≦Lの正の整数)と接続する。第14の配線と交差する方向に配置される複数本、例えばN本の第11の配線が各々の島状半導体層１１０に備える上述の第11の電極11と接続し、かつ、第11の配線を第13の配線と平行に配置する。半導体基板に平行で、かつ第14の配線14と交差する方向に配置される複数本、例えばN本の第12の配線は各々のメモリセルの上述の第12の電極12と接続し、かつ、同様に半導体基板に平行で、かつ第14の配線14と交差する方向に配置される複数本、例えばN本の第15の配線は各々のメモリセルの上述の第15の電極15と接続する。
【０２９０】
図１５２及び図１５３は図６６及び図１１７及び図１１８で示される一実施例のDRAM構造をとるメモリセルアレイの一部分を示す等価回路図である。図１５２は一つの島状半導体層１１０に配置されるDRAM構造をとるメモリセルアレイの等価回路図を示し、図１５３は、島状半導体層１１０が複数配置される場合の等価回路をそれぞれ示している。
以下、図１５２に示す等価回路について説明する。
一つのトランジスタと一つのMISキャパシタを直列に接続することで一つのメモリセルが構成される。該メモリセルの一方の端部には第23の電極23が接続し、もう一方の端部には第21の電極21が接続し、かつゲート電極として第22の電極22を備えるメモリセルを、例えば2組、図１５２に示されるように接続し、一つの島状半導体層１１０から2つの第21の電極(21-1)、(21-2)、及び2つの第22の電極(22-1)、(22-2)がそれぞれ備えられ、島状半導体層１１０の一方の端部に第23の電極23が備えられる。
図１５３に示す等価回路について説明する。
以下、複数の島状半導体層１１０が配置されるメモリセルアレイにおいて、図１５２で示される各島状半導体層１１０に配置される各回路素子の電極と各配線の接続関係を示す。
【０２９１】
該島状半導体層１１０を複数個、例えばM×N個(M、Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)、備える場合で、かつ、該メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第23の配線が各々の島状半導体層１１０に備える上述の第23の電極23とそれぞれ接続する。また、半導体基板に平行で、かつ第23の配線23と交差する方向に配置される複数本、例えば2×N本の第22の配線は各々のメモリセルの上述の第22の電極(22-1)、(22-2)と接続する。また、第23の配線と交差する方向に配置される複数本、例えば2×N本の第21の配線が各々のメモリセルの上述の第21の電極(21-1)、(21-2)と接続する。
【０２９２】
なお、図１５２及び図１５３では一つの島状半導体層１１０にメモリセルが２組配置される場合の一例を示したが、一つの島状半導体層１１０に配置するメモリセルの数は３組以上でも、あるいは1組だけでもよい。
図１５２及び図１５３で示した等価回路は島状半導体層１１０の底部から順に、MISキャパシタ、トランジスタ、MISキャパシタ、トランジスタを配置した場合の一例であるが、他の配置の一例として島状半導体層１１０の底部から順に、トランジスタ、MISキャパシタ、MISキャパシタ、トランジスタを配置した場合を以下説明する。
【０２９３】
図１５４及び図１５５は図６６及び図１１３〜図１１６で示される一実施例のDRAM構造をとるメモリセルアレイの一部分を示す等価回路図である。図１５４は一つの島状半導体層１１０に配置されるDRAM構造をとるメモリセルアレイの等価回路図を示し、図１５５は、島状半導体層１１０が複数配置される場合の等価回路をそれぞれ示している。
以下、図１５４に示す等価回路について説明する。
メモリセルの構成は先の例と同様、一つのトランジスタと一つのMISキャパシタが直列に接続することで一つのメモリセルが構成され、該メモリセルの一方の端部には第23の電極23が接続し、もう一方の端部には第21の電極21が接続し、かつゲート電極として第22の電極22が接続する。このメモリセルが、例えば2組、図１５４に示されるように接続し、一つの島状半導体層１１０から2つの第21の電極(21-1)、(21-2)、及び2つの第22の電極(22-1)、(22-2)がそれぞれ備えられ、島状半導体層１１０の一方の端部に第23の電極23が備えられ、もう一方の端部に第24の電極24が備えられる。
図１５５に示す等価回路について説明する。
以下、複数の島状半導体層１１０が配置されるメモリセルアレイにおいて、図１５４で示される各島状半導体層１１０に配置される各回路素子の電極と各配線の接続関係を示す。
【０２９４】
該島状半導体層１１０を複数個、例えばM×N個(M、Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)、備える場合で、かつ、該メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第23の配線が各々の島状半導体層１１０に備える上述の第23の電極23とそれぞれ接続する。同様に半導体基板に平行に配置される複数本、例えばM本の第24の配線が各々の島状半導体層１１０に備える上述の第24の電極24とそれぞれ接続する。半導体基板に平行で、かつ第23の配線23及び第24の配線24と交差する方向に配置される複数本、例えば2×N本の第22の配線は各々のメモリセルの上述の第22の電極(22-1)、(22-2)と接続する。同様に第23の配線23及び第24の配線24と交差する方向に配置される複数本、例えば2×N本の第21の配線が各々のメモリセルの上述の第21の電極(21-1)、(21-2)と接続する。
【０２９５】
図１５６及び図１５７は図９３〜図９６、図１１１及び図１１２で示される一実施例で、各トランジスタ間に拡散層720が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である500、510、520の間に配置する第三の導電膜である多結晶シリコン膜530を形成した場合のメモリセルアレイの一部分を示す等価回路図である。図１５６は一つの島状半導体層１１０に配置される構造として、各メモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極の間に配置する第三の導電膜である多結晶シリコン膜530が形成される場合のメモリセルアレイの等価回路図を示し、及び図１５７は、島状半導体層１１０が複数配置される場合の等価回路をそれぞれ示している。
以下、図１５６に示す等価回路について説明する。
【０２９６】
ゲート電極として第32の電極32を備えるトランジスタとゲート電極として第35の電極35を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第33の電極（33-h）(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばL個、直列に配置し、かつ、各トランジスタの間にゲート電極として第36の電極を備えるトランジスタを配置した島状半導体層１１０において、第34の電極34が該島状半導体層１１０の各々の一方の端部に接続し、他方の端部には第31の電極31が接続し、かつ複数の36の電極が全て一つに接続し第36の電極36として島状半導体層１１０に備えられる。
図１５７に示す等価回路について説明する。
以下、複数の島状半導体層１１０が配置されるメモリセルアレイにおいて、図１５６で示される各島状半導体層１１０に配置される各回路素子の電極と各配線の接続関係を示す。
【０２９７】
該島状半導体層１１０を複数個、例えばM×N個(M、Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)、備える場合で、かつ、該メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第34の配線が各々の島状半導体層１１０に備える上述の第34の電極34とそれぞれ接続する。半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN×L本の第33の配線は各々のメモリセルの上述の第33の電極(33-h)と接続する。また、第34の配線と交差する方向に配置される複数本、例えばN本の第31の配線が各々の島状半導体層１１０に備える上述の第31の電極31と接続し、かつ、第31の配線を第33の配線と平行に配置する。半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN本の第32の配線は各々のメモリセルの上述の第32の電極32と接続し、かつ、同様に半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN本の第35の配線は各々のメモリセルの上述の第35の電極35と接続する。各々の島状半導体層１１０に備える上述の第36の電極36は第36の配線によって全て一つに接続する。
【０２９８】
なお、各々の島状半導体層１１０に備える上述の第36の電極36は第36の配線によって全て一つに接続しなくてもよく、第36の配線によってメモリセルアレイを2つ以上に分割して接続してもよい。つまり各々の第36の電極を、例えばブロック毎に接続するような構造をとってもよい。
図１５８及び図１５９は図６７及び図１１９〜１２２で示される一実施例のSRAM構造をとるメモリセルアレイの一部分を示す等価回路図であり、メモリセルを構成するトランジスタはNMOSのみで構成される例を示している。図１５８は隣接する2つの島状半導体層１１０に配置される1つのSRAM構造をとるメモリセルの等価回路図を示し、図１５９は、該メモリセルが複数配置される場合の等価回路をそれぞれ示している。
以下、図１５８に示す等価回路について説明する。
【０２９９】
ゲート電極として第43の電極及び第45の電極を備えるトランジスタをそれぞれ直列に配置した島状半導体層１１０が2つ隣接して配置され、かつ、これら4個のトランジスタが図１５８に示されるように互いに接続する。詳しくは、第43の電極(43-2)をゲート電極とするトランジスタの第46の電極(46-2)と第45の電極(45-1)が接続し、第43の電極(43-1)をゲート電極とするトランジスタの第46の電極（46-1）と第45の電極(45-2)が接続する。また、この隣接する2つの島状半導体層１１０において、一つの島状半導体層１１０の一方の端部に第44の電極（44-1）が接続し、もう一つの島状半導体層１１０の一方の端部に第44の電極（44-2）が接続する。この2つの島状半導体層１１０において、第44の電極(44-1)及び(44-2)が接続しない他方の端部には共通な電極として第41の電極41が接続する。また、2個の高抵抗素子がこれら4個のトランジスタと図１５８に示されるように接続し、トランジスタと接続しない側の端部には共通な電極として第42の電極42が接続する。
続いて、図１５９に示す等価回路について説明する。
以下、複数の島状半導体層１１０が配置されるメモリセルアレイにおいて、図１５８で示される隣接する2つの島状半導体層１１０を単位に配置される各回路素子の電極と各配線の接続関係を示す。
【０３００】
該島状半導体層１１０を複数個、例えば2×M×N個(M、Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)、備える場合で、かつ、該メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えば2×M本の第44の配線が各々の島状半導体層１１０に備える上述の第44の電極(44-1)、(44-2)とそれぞれ接続する。また、半導体基板に平行で、かつ、第44の配線44と交差する方向に配置される複数本、例えばN本の第43の配線は各々のメモリセルの上述の第43の電極(43-1)、（43-2）と接続する。また、第44の配線と交差する方向に配置される複数本、例えばN本の第41の配線が各々の島状半導体層１１０に備える上述の第41の電極41と接続する。なお、第41の配線は各々の島状半導体層１１０に備える上述の第41の電極41に全て共通に接続を行ってもよい。また各々の高抵抗素子の上述の第42の電極42は第42の配線によって全て一つに接続してもよい。
なお、メモリセルを構成するトランジスタはPMOSのみで構成してもよいし、上述の高抵抗素子に代わって、第43あるいは第45の電極をゲート電極とするトランジスタと反対の型のトランジスタと置き換えてもよい。
【０３０１】
選択ゲートトランジスタと選択ゲートトランジスタに隣接するメモリセル及び隣接するメモリセル同士が不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセル及びメモリセル同士の間隔が約30nm以下と選択トランジスタとメモリセル及びメモリセル同士が不純物拡散層を介して接続されている場合に比べて非常に接近した構造をもつ場合の動作原理について述べる。隣接する素子が十分接近していると、選択ゲートトランジスタのゲートやメモリセルの制御ゲートに印加される閾値以上の電位により形成するチャネルは隣接する素子のチャネルと接続し、全ての素子のゲートに閾値以上の電位が与えられる場合、全ての素子をチャネルは繋がることになる。この状態は選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合とほぼ等価なため、動作原理も選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合と同様である。
【０３０２】
選択ゲートトランジスタやメモリセルが不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルやメモリセルのゲート電極の間に第三の導電膜が配置された構造をもつ場合の動作原理について述べる。第三の導電膜は各素子の間に位置し、絶縁膜、例えばシリコン酸化膜を介して島状半導体層と接続している。即ち、第三の導電膜と該絶縁膜と島状半導体層はMISキャパシタを形成している。第三の導電膜に島状半導体層と該絶縁膜との界面に反転層が形成するような電位を与えるとチャネルが形成する。形成したチャネルは隣接する素子にとっては各素子を接続する不純物拡散層と同じ働きをする。そのため、第三の導電膜にチャネルを形成し得る電位が与えられている場合、 選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。また第三の導電膜にチャネルを形成し得る電位が与えられていなくても、例えば島状半導体層がP型半導体の場合、電荷蓄積層から電子を引き抜く場合には、選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。
【０３０３】
半導体記憶装置の製造方法における実施の形態
まず、従来例に対し柱状に加工された半導体基板もしくは半導体層に形成された各々のメモリセルの活性領域を半導体基板に対してフローテイング状態となるように不純物拡散層を形成し、さらに、該半導体基板もしくは該半導体層を最小加工寸法以下で形成する実施の形態を説明する。
【０３０４】
製造例１
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する製造方法である。
なお、以下に示す図２７９〜図２９８及び図２９９〜図３１７は、それぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′及びＢ−Ｂ′断面図である。
【０３０５】
まず、半導体基板として、例えばｐ型シリコン基板１００の表面に、第一の絶縁膜として、例えばシリコン窒化膜３１０を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングして、マスク層としてレジストR1を形成する（図２７９及び図２９９）。なお、半導体基板としては、シリコン基板のほか、ゲルマニウム等の元素半導体基板、ＧａＡｓ、ＺｎＳｅ等の化合物半導体基板、シリコンゲルマニウム等の混晶の半導体基板等を使用することができるが、シリコン基板が好ましい。
【０３０６】
レジストR1をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜３１０をエッチングする。そして第一の絶縁膜であるシリコン窒化膜３１０をマスクに用いて、反応性イオンエッチングにより半導体基板であるｐ型シリコン基板１００を2000〜20000nmエッチングして、格子縞状の第一の溝部２１０を形成する。これにより、半導体基板であるｐ型シリコン基板１００は、柱状をなして複数の島状半導体層１１０に分離される。その後、島状半導体層１１０の表面を酸化することで第二の絶縁膜となる、例えば熱酸化膜４１０を10nm〜100nm形成する。この時、島状半導体層１１０が最小加工寸法で形成されていた場合、熱酸化膜４１０の形成により島状半導体層１１０の大きさが小さくなる。つまり、最小加工寸法以下に形成される（図２８０及び図３００）。
【０３０７】
次に、例えば等方性エッチングにより各島状半導体層１１０の周囲の第二の絶縁膜である熱酸化膜４１０をエッチング除去した後、必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100 ｋｅＶの注入エネルギー、硼素１×１０11〜１×１０13/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代って、CVD法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層１１０の表面からの不純物導入に関しては島状半導体層１１０の表面を第二の絶縁膜である熱酸化膜４１０で被覆する前に行ってもよいし、島状半導体層１１０を形成する前に導入を完了しておいてもよいし、島状半導体層１１０の不純物濃度分布が同等であれば手段を限定しない。続いて、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば10nm程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２０を形成する（図２８１及び図３０１）。この際、トンネル酸化膜は熱酸化膜に限らず、CVD酸化膜もしくは、窒素酸化膜でもよい。また、この第三絶縁膜は、島状半導体層１１０の側面、上面、半導体基板１００の表面の上全面に形成してもよいが、少なくとも島状半導体層１００の活性領域となる領域上に形成されていればよい。
【０３０８】
続いて第一の導電膜となる、例えば多結晶シリコン膜５１０を50nm〜200nm程度堆積する（図２８２及び図３０２）。この第一の導電膜は、島状半導体層１１０の側面、上面、半導体基板１００の表面の上全面に形成してもよいが、少なくとも島状半導体層１００の側壁上に形成されていればよい。
その後、CVD法により第四の絶縁膜として、例えばシリコン窒化膜３２１を5〜50nm堆積させる。続いて、第四の絶縁膜であるシリコン窒化膜３２１を、例えば反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォールスペーサ状に残存させる（図２８３及び図３０３）。
【０３０９】
格子縞状の第一の溝部２１０にCVD法により第五の絶縁膜として、例えばシリコン酸化膜４３１を50nm〜500nm堆積する（図２８４及び図３０４）。
格子縞状の第一の溝部２１０の所望の深さまで第五の絶縁膜であるシリコン酸化膜４３１を埋めこむ（図２８５及び図３０５）。
第五の絶縁膜であるシリコン酸化膜４３１をマスクに第四の絶縁膜であるシリコン窒化膜３２１を等方性エッチングにより第五の絶縁膜であるシリコン酸化膜４３１と第一の導電膜である多結晶シリコン膜５１０の間にのみ第四の絶縁膜であるシリコン窒化膜３２１残存させるようエッチングを行う（図２８６及び図３０６）。この際、第五の絶縁膜であるシリコン酸化膜４３１の上面より第四の絶縁膜であるシリコン窒化膜３２１が窪みを生じた状態となり、この窪みに第六の絶縁膜としてシリコン酸化膜４４１を3〜30nm堆積する。この際、第六の絶縁膜であるシリコン酸化膜４４１の膜厚は第四の絶縁膜であるシリコン窒化膜３２１の約半分程度以上の膜であれば上記窪みが埋まる。また、第一の導電膜である多結晶シリコン膜５１０の側壁にも酸化膜４４１堆積するため、例えば等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁の酸化膜４４１を除去する。前記窪み部には第六の絶縁膜であるシリコン酸化膜４４１が残存し、第四の絶縁膜であるシリコン窒化膜３２１は第五の絶縁膜であるシリコン酸化膜４３１、第六の絶縁膜であるシリコン酸化膜４４１によって埋没する。
【０３１０】
続いて、同様にCVD法により第四の絶縁膜であるシリコン窒化膜３２２を5〜50nm堆積させ、反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォールスペーサ状に第四の絶縁膜であるシリコン窒化膜３２２を残存させる（図２８７及び図３０７）。
その後、同様に第五の絶縁膜であるシリコン酸化膜４３２を埋めこんだ後、サイドウォールスペーサ状の第四の絶縁膜であるシリコン窒化膜３２２の上部に、第六の絶縁膜と同様に第六の絶縁膜であるシリコン酸化膜４４２を配置する。次いで、同様に第一の導電膜である多結晶シリコン膜５１０の側壁に第四の絶縁膜であるシリコン窒化膜３２３のサイドウォールスペーサを形成する（図２８８及び図３０８）。
【０３１１】
これらを繰り返すことにより第一の導電膜である多結晶シリコン膜５１０の側壁に複数の第四の絶縁膜であるシリコン窒化膜のサイドウォールスペーサを形成させる（図２８９及び図３０９）。
等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の分割を行う（図２９０及び図３１０）。第一の導電膜である多結晶シリコン膜５１０を第一の導電膜である多結晶シリコン膜５１１〜５１４に分割形成する手段として、 第四の絶縁膜であるシリコン窒化膜３２１〜３２４をマスクに、例えば熱酸化により分離形成を行ってもよい。また、エッチングと熱酸化を組み合わせて分離形成を行ってもよい。分割された第一の導電膜である多結晶シリコン膜５１１〜５１４及び第一の絶縁膜であるシリコン窒化膜３１０と自己整合で島状半導体層１１０、半導体基板１００に不純物導入を行う。例えば拡散法（例えば固層拡散法もしくは気相拡散法等）を用いて７１０〜７２４のN型不純物拡散層として砒素１×１０18〜１×１０21/cm3程度のドーズで形成する。この際、第一の配線層となる不純物拡散層７１０はイオン注入法などにより不純物濃度の調整を行ってもよい（図２９０及び図３１０）。例えば、0〜7°程度傾斜した方向から5〜100 ｋｅＶの注入エネルギー、燐を１×１０13〜１×１０15/cm2程度のドーズが挙げられる。
【０３１２】
第一の配線層である不純物拡散層７１０の形成するタイミングはN型半導体層７２１〜７２４の形成と同時でなくてもよい。例えば第二の絶縁膜である熱酸化膜４１０形成後に、例えばイオン注入法などにより第一の配線層である不純物拡散層７１０の形成を行ってもよいし、第三の絶縁膜であるシリコン酸化膜４２０の形成後に行ってもよい。また、先に述べたタイミングを組み合わせて複数回行ってもよい。
その後、第一の導電膜である多結晶シリコン膜５１１〜５１４の露出部を、例えば熱酸化法によって第七の絶縁膜であるシリコン酸化膜４５０を5nm〜50nm選択的に形成する。この際、熱処理を施すことにより不純物拡散層７１０〜７２４を拡散させ島状半導体層１１０のP型領域を電気的にフローティング状態とする（図２９１及び図３１１）。第一の導電膜である多結晶シリコン膜５１１〜５１４の不純物の導入は第一の導電膜である多結晶シリコン膜５１０の成膜時に行ってもよいし、島状半導体層１１０に不純物導入を行う際に行ってもよいし、導電膜となれば導入時期は制限されない。
【０３１３】
その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ３２１〜３２４を、例えば等方性エッチングにより除去した後、CVD法により第八の絶縁膜となるシリコン酸化膜４６１を50nm〜500nm堆積し異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜５１１の側部を埋設するように酸化膜４６１を埋めこむ。次いで、第一の導電膜である多結晶シリコン膜５１２〜５１４及び第七の絶縁膜であるシリコン酸化膜４５０に第九の絶縁膜となる、例えばシリコン窒化膜３３１を5nm〜50nm堆積しサイドウォールスペーサを形成する（図２９２及び図３１２）。
【０３１４】
続いて、第一の導電膜である多結晶シリコン膜５１１の側部を露出する程度に第八の絶縁膜であるシリコン酸化膜４６１をエッチバックして、第二の導電膜となる、例えば多結晶シリコン膜５２１を15nm〜150nm堆積する（図２９３）。その後、図３１３のように第二の導電膜である多結晶シリコン膜５２１と自己整合で半導体基板であるｐ型シリコン基板１００に第二の溝部２２０を形成し、不純物拡散層７１０を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。続いて、第一の導電膜である多結晶シリコン膜５１１と接触しうる程度に、第二の導電膜である多結晶シリコン膜５２１をエッチバックし、選択ゲートとする。その際、島状半導体層１１０の間隔を、図１のA−A'方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。その後、第八の絶縁膜であるシリコン酸化膜４６２を50nm〜500nm堆積し異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜５２１の側部及び上部を埋設するように第八の絶縁膜であるシリコン酸化膜４６１を埋めこむ。その後、等方性エッチングにより第九の絶縁膜であるシリコン窒化膜３３１のサイドウォールスペーサを除去し、露出した第一の導電膜である多結晶シリコン膜５１２〜５１４の表面に層間絶縁膜６１２を形成する（図２９４及び図３１４）。この層間絶縁膜６１２は、例えばONO膜とする。具体的には熱酸化法により多結晶シリコン膜表面に5〜10nmのシリコン酸化膜とCVD法により5〜10nmのシリコン窒化膜と更に5〜10nmのシリコン酸化膜を順次堆積する。
【０３１５】
続いて同様に第二の導電膜となる多結晶シリコン膜５２２を15nm〜150nm堆積し、エッチバックすることで、第一の導電膜である多結晶シリコン膜５１２の側部に層間絶縁膜６１２を介して第二の導電膜である多結晶シリコン膜５２２を配置させる（図２９５及び図３１５）。このとき、図１のA−A'方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。その後、第八の絶縁膜であるシリコン酸化膜４６３を50nm〜500nm堆積し異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜５２２の側部及び上部を埋設するように第八の絶縁膜である酸化膜４６３を埋めこむ。
同様に繰り返すことで第一の導電膜である多結晶シリコン膜５１３の側部に層間絶縁膜６１３を介して第二の導電膜である多結晶シリコン膜５２３を配置させる（図２９６及び図３１６）。
【０３１６】
第二の導電膜である多結晶シリコン膜５２２の側部及び上部を埋設するように酸化膜４６３を埋めこむ。最上段第一の導電膜である多結晶シリコン膜５１４においては最下段第一の導電膜である多結晶シリコン膜５１１と同様に第一の導電膜である多結晶シリコン膜５１４と接触しうる程度に、第二の導電膜である多結晶シリコン膜５２４をエッチバックする。第二の導電膜である多結晶シリコン膜５２４の上層に第十の絶縁膜となる、例えばシリコン酸化膜４６５を100nm〜500nm堆積し、エッチバックもしくはCMP法などにより不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、ビット線として第四の配線層８４０を第二もしくは第三の配線層と方向が交差するよう形成し、島状半導体層１１０の上部と接続する（図２９７及び図３１７）。なお、図２９７では、第四の配線層８４０がアライメントズレなく不純物拡散層７２４上に配置されている状態を示しているが、アライメントズレが発生しても、図２９８に示すように、第四の配線層８４０は不純物拡散層７２４に接続させることができる（以下の製造例についても同様）。
【０３１７】
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
また、この実施例では第一の絶縁膜であるシリコン窒化膜３１０、第四の絶縁膜であるシリコン窒化膜３２１、３２２、３２３、３２４、第九の絶縁膜であるシリコン窒化膜３３１のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
シリコン酸化膜の埋め込みに用いる際のシリコン酸化膜の形成手段はCVD法に限らず、例えばシリコン酸化膜を回転塗布により形成してもよい。
【０３１８】
なお、実施例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態すなわち、読み出し電圧が０Vであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０３１９】
本製造例の一例としてｐ型半導体基板上に格子島状の第１の溝部２１０を形成しているが、ｎ型半導体基板内に形成されたｐ型不純物拡散層内又はｐ型半導体基板内に形成されたｎ型不純物拡散層内に、半導体基板と同じ導電型の不純物拡散層が形成され、この不純物拡散層上に格子島状の第１の溝部２１０を形成してもよい。
また、島状半導体層内に形成された基板と逆導電型の不純物拡散層内に、半導体基板と同じ導電型の不純物拡散層が形成されていてもよい。
この製造例は、以降の種々の製造例に適用することができる。
【０３２０】
本製造例の１例としてｐ型半導体基板上に格子島状の第1の溝部２１０を形成しているが、ｎ型半導体基板内に形成されたｐ型不純物拡散層もしくはｐ型シリコン基板内に形成されたｎ型不純物拡散層内にさらに形成されたｐ型不純物拡散層に格子島状の第１の溝部２１０を形成しても構わない。また、各不純物拡散層の導電型は各々逆導電型でも構わない。また、本製造例は以降の種々の製造例に適用できる。
【０３２１】
製造例２
先の実施例では、浮遊ゲート構造のメモリセルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構造である必要はなく、電荷蓄積を積層絶縁膜へのトラップにより実現している。例えばMNOS及びMONOS構造の場合においても本発明は有効である。ここでいう積層絶縁膜は、例えばトンネル酸化膜とシリコン窒化膜の積層構造もしくはそのシリコン窒化膜表面にさらにシリコン酸化膜を形成した構造とする。次にこのようなメモリセルの実施の形態について説明する。
【０３２２】
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面に電荷蓄積層として積層絶縁膜を複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、各々のメモリ・トランジスタの制御ゲートを一括で形成する本発明の実施の形態を説明する。
【０３２３】
なお、以下に示す図３１８〜図３２５及び図３２６〜図３３３は、それぞれMNOSもしくはMONOSのメモリセルアレイを示す平面図である図６５のＡ−Ａ′及びＢ−Ｂ′断面図である。また、図１に示す本実施例においては島状半導体層１１０が円柱である場合を示しているが、島状半導体層１１０の外形は円柱状でなくても四角パターンで形成してもよい。ただし、島状半導体層１１０の大きさが加工限界近くまで小さい場合には、設計パターンが四角形であっても、コーナーに丸みがつく結果、実質的には円柱と同様のものとなる。
【０３２４】
本実施例では各半導体層１１０の側壁にトンネル酸化膜となる第三の絶縁膜として酸化膜４２０を形成する前（図２８０）までは先の実施例（図２７９〜図２９８及び図２９９〜図３１７）と同じである。
その後、各島状半導体層１１０の側壁電荷蓄積層となる積層絶縁膜６２０を形成する（図３１８及び図３２６）。ここで積層絶縁膜がMNOS構造の場合においては、例えばCVD法により島状半導体層１１０表面に４〜10nmのシリコン窒化膜と更に2〜5nmのシリコン酸化膜を順次堆積してもよいし、あるいは、CVD法により島状半導体層１１０表面に4〜10nmのシリコン窒化膜を堆積し該シリコン窒化膜の表面を酸化することで2〜5nmのシリコン酸化膜を形成してもよい。また、MONOS構造の場合においては、例えば島状半導体層１１０表面にCVD法により2〜5nmのシリコン酸化膜とCVD法により4〜8nmのシリコン窒化膜更に2〜5nmのシリコン酸化膜順次堆積してもよいし、あるいは、島状半導体層１１０表面に2〜5nmのシリコン酸化膜とCVD法により4〜10nmのシリコン窒化膜を順次堆積し、さらにシリコン窒化膜表面を酸化することで2〜5nmのシリコン酸化膜を形成してもよいし、島状半導体層１１０表面を酸化することで2〜5nmのシリコン酸化膜を形成してもよいし、以上の手法を種々組み合わせてもよい。
【０３２５】
その後、後述するの製造例 (図３５０〜図３６９及び図３７０〜図３８９)と同様に第十一の絶縁膜となる、例えばシリコン酸化膜４７１を50nm〜500nm堆積し異方性エッチングもしくは等方性エッチングにより下部の選択ゲートの上端が位置する高さ程度に第一の溝部２１０に埋めこむ。その後、第十ニの絶縁膜となる、例えばシリコン窒化膜３４０を5nm〜50nm堆積しサイドウォールスペーサを形成する。続いて、第十一の絶縁膜と同様にシリコン酸化膜４７２を50nm〜500nm堆積し異方性エッチングもしくは等方性エッチングにより上部の選択ゲートの下端が位置する高さ程度に第一の溝部２１０に埋めこむ。その後、シリコン酸化膜４７２をマスクに等方性エッチングにより第十ニの絶縁膜であるシリコン窒化膜サイドウォールスペーサ３４０を部分的に除去する（図３１９及び図３２７）。
第十ニの絶縁膜であるシリコン窒化膜サイドウォールスペーサ３４０をマスクに等方性エッチングにより積層絶縁膜６２０を部分的に除去する（図３２０及び図３２８）。
【０３２６】
続いて、例えば熱酸化法を用いて各島状半導体層１１０の周囲に熱酸化法を用いてゲート酸化膜となる第十三の絶縁膜として20〜30nm程度の酸化膜４８１を形成する。続いて、等方性エッチングにより第十ニの絶縁膜であるシリコン窒化膜サイドウォールスペーサ３４０を除去する（図３２１及び図３２９）。あるいは、積層絶縁膜６２０を部分的に除去した（図３２０及び図３２８）後、等方性エッチングにより第十ニの絶縁膜であるシリコン窒化膜サイドウォールスペーサ３４０を除去して各島状半導体層１１０の周囲に、例えば20〜30nm程度のゲート酸化膜となる第十三の絶縁膜として酸化膜４８１を形成してもよい。また、第十ニの絶縁膜であるシリコン窒化膜３４０を積層絶縁膜６２０の一部の絶縁膜を用いて代用してもよい。
【０３２７】
続いて、第二の導電膜となる多結晶シリコン膜５２０を堆積し、異方性エッチングにより第二の導電膜である多結晶シリコン膜５２０をエッチバックし、半導体基板１００に第二の溝部２２０を形成する（図３２２及び図３３０）。
第二の溝部２２０に第８の絶縁膜であるシリコン酸化膜４６０を埋めこんだ後、製造例４（図３５５〜図３６１、図３７５〜図３８１）と同様な手法を用いて行い、第二の導電膜である多結晶シリコン膜５２０の側壁に第四の絶縁膜であるシリコン窒化膜３２１、３２２、３２３、３２４のサイドウォールスペーサを形成する（図３２３及び図３３１）。
【０３２８】
等方性エッチングにより第二の導電膜である多結晶シリコン膜５２０及び積層絶縁膜６２０の分割を行った後、分割された第二の導電膜である多結晶シリコン膜５２１〜５２４及び第一の絶縁膜であるシリコン窒化膜３１０、第八の絶縁膜であるシリコン酸化膜４６０と自己整合で島状半導体層１１０に不純物導入を行う。例えば拡散法（例えば固層拡散法もしくは気相拡散法等）を用いて７１０〜７２４のN型不純物拡散層として砒素１×１０18〜１×１０21/cm3程度のドーズで形成する。なお、多結晶シリコン膜５２１〜５２４の不純物の導入は多結晶シリコン膜５２０の成膜時もしくは成膜後に行ってもよいし、導電膜となれば導入時期は制限されない。第二の導電膜である多結晶シリコン膜５２１〜５２４の露出部を、例えば熱酸化法によって第七の絶縁膜である酸化膜４５０を5nm〜50nm選択的に形成する（図３２４及び図３３２）。
【０３２９】
その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ３２１〜３２４を等方性エッチングにより除去した後、CVD法により第８の絶縁膜である酸化膜４６１を50nm〜500nm堆積し、エッチングバックを行い、第一の溝部２１０に酸化膜４６１を埋めこむ。その後、第一の絶縁膜であるシリコン窒化膜３１０を等方性エッチングにより除去し、不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、ビット線として第四の配線層８４０を第二もしくは第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する（図３２５及び図３３３）。
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、電荷蓄積層として積層絶縁膜で構成されるMNOSもしくはMONOS構造で電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０３３０】
また、MNOSもしくはMONOS構造の半導体記憶装置の製造方法の別の例を図３３４〜図３３６及び図３３７〜図３３９に示す。この製造例では第十二の絶縁膜であるシリコン窒化膜サイドウォールスペーサ３４０の除去を行うまで（図３２１及び図３２９）は上記（図３１８〜図３２５及び図３２６〜図３３３）と同様である。
その後、例えば熱酸化法を用いて各島状半導体層１１０の周囲に熱酸化法を用いてゲート酸化膜となる第十三の絶縁膜として20〜30nm程度の酸化膜４８１を形成し、第二の導電膜となる多結晶シリコン膜５２０を堆積し、第二の溝部２２０に第８の絶縁膜であるシリコン酸化膜４６０を埋めこんだ後、製造例４（図３５５〜図３６１及び図３７５〜図３８１）と同様な手法を行い、多結晶シリコン膜５２０の側壁に第四の絶縁膜であるシリコン窒化膜３２１、３２２、３２３、３２４のサイドウォールスペーサを形成する（図３３４及び図３３７）。
【０３３１】
等方性エッチングにより多結晶シリコン膜５２０分割を行った後、分割された第二の導電膜である多結晶シリコン膜５２１〜５２４及び第一の絶縁膜であるシリコン窒化膜３１０と自己整合で島状半導体層１１０、半導体基板１００に不純物導入を行う。例えば拡散法（例えば固層拡散法もしくは気相拡散法等）を用いて７１０〜７２４のN型不純物拡散層として砒素１×１０18〜１×１０21/cm3程度のドーズで形成する（図３３５及び図３３８）。なお、多結晶シリコン膜５２１〜５２４の不純物の導入は多結晶シリコン膜５２０の成膜時もしくは成膜後に行ってもよいし、導電膜としてなれば導入時期は制限されない。また、積層絶縁膜６２０は必ずしも多結晶シリコン膜５２０分割時に分割されなくてもよい。
【０３３２】
続いて、多結晶シリコン膜５２１〜５２４の露出部を、例えば熱酸化法によって第七の絶縁膜である酸化膜４５０を5nm〜50nm選択的に形成する。その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ３２１〜３２４を等方性エッチングにより除去した後、シリコン窒化膜３１０及び多結晶シリコン膜５２１〜５２４をマスクとして異方性エッチングにより半導体基板１００に第二の溝部２２０を形成する（図３３６及び図３３９）。
その後、CVD法により第８の絶縁膜である酸化膜４６１を50nm〜500nm堆積しエッチングバックを行い、第二の溝部２２０、第一の溝部２１０に酸化膜４６１を埋めこむ。第一の絶縁膜であるシリコン窒化膜３１０を等方性エッチングにより除去した後、不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、ビット線として第四の配線層８４０を第二もしくは第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する。
【０３３３】
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、電荷蓄積層として積層絶縁膜で構成されるMNOSもしくはMONOS構造で電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
なお、これらの製造例では、第一の絶縁膜であるシリコン窒化膜３１０、第十二の絶縁膜であるシリコン窒化膜３４０、第四の絶縁膜であるシリコン窒化膜３２１、３２２、３２３、３２４のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
【０３３４】
またこれらの製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向である島状半導体層の隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスク無しで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
これらの製造例によっても、製造例１と同様の効果が得られる。
【０３３５】
製造例３
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面に電荷蓄積層としてMISキャパシタを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とし、1つのメモリセルが1つのトランジスタと1つのキャパシタで構成される半導体記憶装置において、島状半導体層にメモリセルを複数個、例えば２個配置し、各々メモリセルを該島状半導体層に沿って直列に配置し、各々メモリセルのMISキャパシタ及びトランジスタは一括に形成され、且つ、メモリセルのトランジスタのゲート絶縁膜厚がメモリセルのキャパシタの容量絶縁膜厚と等しい構造である本発明の実施の形態を説明する。
【０３３６】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図３４０〜図３４４及び図３４５〜図３４９は、それぞれDRAMのメモリセルアレイを示す平面図である図６６のＡ−Ａ′及びＢ−Ｂ′断面図である。
本実施例では第十ニの絶縁膜となるシリコン窒化膜３４０を5nm〜50nm堆積し、製造例４（図３５０〜図３５２及び図３７０〜図３７２）と同様な手法を行い、将来不純物拡散層なる領域以外の島状半導体層１１０の側壁及び半導体基板１００表面に第十ニの絶縁膜であるシリコン窒化膜３４１、３４２、３４３を配置する。
【０３３７】
続いて第十ニの絶縁膜であるシリコン窒化膜３４１、３４２、３４３をマスクに不純物拡散層となる不純物の導入を行う。例えば拡散法（例えば固層拡散法もしくは気相拡散法等）を用いて７２４、７２６、７２７のN型不純物拡散層として砒素１×１０18〜１×１０21/cm3程度のドーズで形成する。あるいは、上記不純物の導入として斜めイオン注入を利用して各島状半導体層１１０の側壁に不純物拡散層導入を行う。5〜45°程度傾斜した方向から5〜100 ｋｅＶの注入エネルギー、砒素を１×１０14〜１×１０16/cm2程度のドーズが挙げられる。斜めイオン注入の際には、島状半導体層１１０の多方向から注入される方が表面不純物濃度が均一となり好ましい。あるいは上記不純物の導入としてCVD法により砒素を含む酸化膜を堆積し、その酸化膜からの砒素拡散を利用してもよい。またこの際、先の実施例と同様に第一の配線層となる不純物拡散層７１０はイオン注入法などにより不純物濃度の調整を行ってもよい（図３４０及び図３４５）。
【０３３８】
続いて、等方性エッチングにより第十ニの絶縁膜であるシリコン窒化膜３４１、３４２、３４３を除去した後、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば10nm程度のゲート酸化膜となる第三の絶縁膜として酸化膜４２０を形成する（図３４１及び図３４６）。ゲート酸化膜は熱酸化膜に限らず、CVD酸化膜もしくは、窒素酸化膜でもよい。
続いて第一の導電膜となる、例えば多結晶シリコン膜５１０を50nm〜500nm程度堆積する。このとき、図３４２のように島状半導体層１１０の間隔が狭い方向のみの第一の溝部２１０が第一の導電膜である多結晶シリコン膜５１０で埋めこまれる膜厚とする。続いて、製造例４（図３５５〜図３６１及び図３７５〜図３８１）と同様な手法を用いて行い、第一の導電膜である多結晶シリコン膜５１０の側壁に第四の絶縁膜であるシリコン窒化膜３２１、３２２、３２３、３２４のサイドウォールスペーサを形成する（図３４２及び図３４７）。
【０３３９】
等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の分割を行った後、第一の導電膜である多結晶シリコン膜５１０の露出部を、例えば熱酸化法によって第七の絶縁膜である酸化膜４５０を5nm〜50nm選択的に形成する。なお、第一の導電膜である多結晶シリコン膜５２１〜５２４の不純物の導入は第一の導電膜である多結晶シリコン膜５１０の成膜時もしくは成膜後に行ってもよいし、第一の導電膜である多結晶シリコン膜５２０の成膜時もしくは成膜後に行ってもよいし、導電膜としてなれば導入時期は制限されない。その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ３２１〜３２４を等方性エッチングにより除去した後、CVD法により第八の絶縁膜である酸化膜４６１を50nm〜500nm堆積しエッチングバックを行い、第一の溝部２１０に第八の絶縁膜である酸化膜４６１を埋めこむ（図３４３及び図３４８）。
【０３４０】
その後、第一の絶縁膜であるシリコン窒化膜３１０を等方性エッチングにより除去した後、不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、ビット線として第四の配線層８４０を第二もしくは第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する（図３４４及び図３４９）。
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、電荷蓄積層としてMISキャパシタで構成される1トランジスタ1キャパシタ構造のDRAMの素子を島状半導体層に複数、例えば２個、直列に配置することが実現する。
【０３４１】
なお、この実施例では第一の絶縁膜であるシリコン窒化膜３１０、第十二の絶縁膜であるシリコン窒化膜３４１、３４２、３４３、第四の絶縁膜であるシリコン窒化膜３２１、３２２、３２３、３２４のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
また、この実施例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層の隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによるレジストのパターンニング工程により配線層の分離を行ってもよい。また、フォトリソグラフィによるレジストのパターンニング工程により半導体基板１００に第二の溝部２２０を形成してもよい。
【０３４２】
製造例４
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する本発明の実施の形態を説明する。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図３５０〜図３６９及び図３７０〜図３８９は、それぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′及びＢ−Ｂ′断面図である。
【０３４３】
本実施例では各島状半導体層１１０の側壁にチャネルイオン注入を行うまでは製造例１と同じである。その後、第十一の絶縁膜となる、例えばシリコン酸化膜４７１を50nm〜500nm堆積し異方性エッチングもしくは等方性エッチングにより下部の選択ゲートの上端が位置する高さ程度に第一の溝部２１０に埋めこむ。その後、第十ニの絶縁膜となる、例えばシリコン窒化膜３４０を5nm〜50nm堆積しサイドウォールスペーサを形成する（図３５０及び図３７０）。
続いて、第十一の絶縁膜と同様にシリコン酸化膜４７２を50nm〜500nm堆積し異方性エッチングもしくは等方性エッチングにより上部の選択ゲートの下端が位置する高さ程度に第一の溝部２１０に埋めこむ。その後、第十一の絶縁膜であるシリコン酸化膜４７２をマスクに等方性エッチングにより第十二の絶縁膜であるシリコン窒化膜サイドウォールスペーサ３４０を部分的に除去する（図３５１及び図３７１）。
【０３４４】
続いて、例えば熱酸化法を用いて各島状半導体層１１０の周囲に熱酸化法を用いて第十三の絶縁膜となる15〜25nm程度の酸化膜４８０を形成する（図３５２及び図３７２）。
続いて、等方性エッチングにより第十二の絶縁膜であるシリコン窒化膜サイドウォールスペーサ３４０を除去し、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば10nm程度のトンネル酸化膜となる第三の絶縁膜として酸化膜４２０を形成する。この際、酸化膜４８０は膜厚が増加し、酸化膜４８１となりトンネル酸化膜４２０より厚膜化する。酸化膜４８１の膜厚は、酸化膜４８０の膜厚とトンネル酸化膜４２０の膜厚により任意に設定できる（図３５３及び図３７３）。また、トンネル酸化膜は熱酸化膜に限らず、CVD酸化膜もしくは、窒素酸化膜でもよい。続いて第一の導電膜となる、例えば多結晶シリコン膜５１０を50nm〜200nm程度堆積する。
【０３４５】
以降の工程は、製造例１（図２８２〜図２９８及び図３０２〜図３１７）に準ずる（図３５４〜図３６９及び３７４〜図３８９）。
また、先の実施例に加えて上述の第十ニの絶縁膜となる、例えばシリコン窒化膜３４０のような半導体基板の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
この実施例によっても製造例１と同様の効果が得られる。
また、上記製造例（図３５０〜図３６９及び図３７０〜図３８９）に対して、第八の絶縁膜であるシリコン酸化膜４６１の埋め込みを行う場合は、異方性エッチングにより行ってもよい。
以下、第八の絶縁膜であるシリコン酸化膜４６１を異方性エッチングにより埋め込みを行う場合の具体的な製造工程例を示す。なお、図３９０〜図３９４及び図３９５〜図３９９は、それぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′及び及びＢ−Ｂ′断面図である。
【０３４６】
本実施例ではCVD法により第八の絶縁膜となるシリコン酸化膜４６１を50nm〜500nm堆積するまでは上記製造例（図３５０〜図３６９及び図３７０〜図３８９）と同様である。
その後、第八の絶縁膜であるシリコン酸化膜４６１を異方性エッチングにより埋め込みを行う（図３９０及び図３９５）。その場合、図３９０及び図３９５に示すように第一の導電膜である多結晶シリコン５１１と５１２、第一の導電膜である多結晶シリコン５１２と５１３、第一の導電膜である多結晶シリコン５１３と５１４各間の窪みに第八の絶縁膜であるシリコン酸化膜４６１が残存する形状を呈する。
【０３４７】
次いで、第一の導電膜である多結晶シリコン膜５１２〜５１４及び第七の絶縁膜であるシリコン酸化膜４５０に第九の絶縁膜となる、例えばシリコン窒化膜３３１を5nm〜50nm堆積する。
以降の工程は、上記製造例に準ずる（図３９１〜図３９４及び図３９６〜図３９９）。
第一の導電膜である多結晶シリコン５１１と５１２、第一の導電膜である多結晶シリコン５１２と５１３、第一の導電膜である多結晶シリコン５１３と５１４各間の窪みに第八の絶縁膜であるシリコン酸化膜４６１が残存しているため、第二の導電膜である多結晶シリコン５２１〜５２４をエッチバックする際は異方性エッチにより行うことが可能となる。
これにより先の製造例と同等の効果を有する半導体記憶装置が実現する。
【０３４８】
製造例５
この実施の形態で形成する半導体記憶装置は、酸化膜が挿入された半導体基板、例えばＳＯＩ基板の酸化膜上の半導体部を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造である。選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する本発明の実施の形態を説明する。
【０３４９】
このような半導体記憶装置は、下の製造方法により形成することができる。なお、図４００及び図４０２、図４０１及び図４０３は、それぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′、Ｂ−Ｂ′断面図である。
図４００及び図４０１では、基板としてＳＯＩ基板を用いたこと以外は、製造例４（図３９１〜図３９４及び図３９６〜図３９９）とほぼ同様である。
この実施例によっても製造例１同様の効果が得られ、さらに、第一の配線層となる不純物拡散層７１０の接合容量が抑制もしくは除外される。
また、図４０２及び図４０３は、第一の配線層である不純物拡散層７１０が、ＳＯＩ基板の酸化膜に達していない以外は、図４００及び図４０１と同様である。また、本実施例では絶縁膜として基板に酸化膜が挿入されたＳＯＩ基板を用いたが、該絶縁膜は窒化膜でも構わないし、絶縁膜の種類は問わない。
【０３５０】
製造例６
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的に共通とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造である。選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する本発明の実施の形態を説明する。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４０４〜図４１２及び図４１３〜図４２１は、それぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′及びＢ−Ｂ′断面図である。
【０３５１】
本実施例では分割された第一の導電膜である多結晶シリコン膜５１１〜５１４及び第一の絶縁膜であるシリコン窒化膜３１０と自己整合で島状半導体層１１０に不純物導入を行う工程（図４０４及び図４１３）までは製造例４（図３５０〜図３６２及び図３７０〜図３８２）と同じである。
その後、第一の導電膜である多結晶シリコン膜５１１〜５１４の露出部を、例えば熱酸化法によって第七の絶縁膜である酸化膜４５０を5nm〜50nm選択的に形成する。この際、不純物導入量の調整もしくは熱処理を調整することにより不純物拡散層７１０〜７２４の拡散を抑制し、島状半導体層１１０のP型領域を電気的に基板と導通される得る状態とする。
以降の工程は製造例４に準ずる（図４０５〜図４１２及び図４１４〜図４２１）。
【０３５２】
また、この実施例において図４１１及び図４２０に示すように、第4の配線を形成する前に島状半導体層の上端部に不純物層７２４と同じ型の不純物層７２５を導入することで第4の配線を不純物層７２４、７２５のみに接続している。
この製造例によって、不純物導入量の調整もしくは熱処理の調整により不純物拡散層７１０〜７２４の拡散が抑制でき、島状半導体層の高さ方向の距離を短く設定することができ、コストの削減及びプロセスのばらつき抑制に貢献する。また、島状半導体層１１０において直列に接続されてなるメモリセルを読み出す際は、基板からのバックバイアス効果によるしきい値低下の影響があることを除けば製造例１と同様の効果が得られる。
【０３５３】
また、島状半導体層１１０において直列に接続されてなるメモリセルを読み出す際は、基板からのバックバイアス効果によるしきい値低下を考慮して、各々のトランジスタのゲート長を変化させることで対応してもよい。この際、階層毎にゲート長である第一の導電膜の高さが制御できるため、各メモリセルの制御は容易に行える。ゲート長にのみならず各メモリセルの閾値を変化させることならばこれに変わってもよい。
また、選択トランジスタの活性化領域のみが半導体基板に対して電気的に共通となってもよい。
【０３５４】
製造例７
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層にメモリ・トランジスタを2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、各々の浮遊ゲートを一括で形成する本発明の実施の形態を説明する。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４２２〜図４３９及び図４４０〜図４５７はそれぞれEEPROMのメモリセルアレイを示す平面図である図５０のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３５５】
本実施例ではｐ型シリコン基板１００の表面にマスク層となる、例えば第一の絶縁膜としてシリコン窒化膜３１０を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジスト R1をマスクとして用いて（図４２２及び図４４０）、反応性イオンエッチングによりマスク層３１０をエッチングする。そしてマスク層３１０を用いて、反応性イオンエッチングによりｐ型半導体基板１００を1000〜2000nmエッチングして、格子縞状の第一の溝部２１０を形成する。これにより、ｐ型半導体基板１００は、柱状をなして複数の島状半導体層１１０に分離される。
その後、島状半導体層１１０の表面を酸化することで第二の絶縁膜として熱酸化膜４１０を10nm〜100nm形成する。この時、島状半導体層１１０が最小加工寸法で形成されていた場合、熱酸化膜４１０の形成により島状半導体層１１０の大きさが小さくなる。つまり、最小加工寸法以下に形成される（図４２３及び図４４１）。
【０３５６】
次に、等方性エッチングにより各島状半導体層１１０の周囲の酸化膜４１０をエッチング除去した後、必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100 ｋｅＶの注入エネルギー、硼素１×１０11〜１×１０13/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層１１０の多方向から注入される方が表面不純物濃度を均一とでき好ましい。チャネルイオン注入に代って、CVD法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層１１０の表面からの不純物導入に関しては島状半導体層１１０の表面を第二の絶縁膜である熱酸化膜４１０で被覆する前に行ってもよいし、島状半導体層１１０を形成する前に導入を完了しておいてもよいし、島状半導体層１１０の不純物濃度分布が同等であれば手段を限定しない。
【０３５７】
続いて、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば10nm程度のトンネル酸化膜となる第三の絶縁膜として酸化膜４２０を形成する（図４２４及び図４４２）。トンネル酸化膜は熱酸化膜に限らず、CVD酸化膜もしくは、窒素酸化膜でもよい。
次いで、第一の導電膜となる、例えば多結晶シリコン膜５１０を50nm〜200nm程度堆積した（図４２５及び図４４３）。
その後、CVD法により第四の絶縁膜として、例えばシリコン窒化膜３２１を5〜50nm堆積させる。続いて、第四の絶縁膜であるシリコン窒化膜３２１を反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォールスペーサ状に残存させる（図４２６及び図４４４）。
【０３５８】
格子縞状の第一の溝部２１０にCVD法により第五の絶縁膜として、例えばシリコン酸化膜４３１を50nm〜500nm堆積する（図４２７及び図４４５）。
格子縞状の第一の溝部２１０の所望の深さまで第五の絶縁膜であるシリコン酸化膜４３１を埋めこむ（図４２８及び図４４６）。
その後、第五の絶縁膜であるシリコン酸化膜４３１をマスクに第四の絶縁膜であるシリコン窒化膜３２１を等方性エッチングにより第五の絶縁膜であるシリコン酸化膜４３１と第一の導電膜である多結晶シリコン膜５１０の間にのみ第四の絶縁膜であるシリコン窒化膜３２１残存させるようエッチングを行う（図４２９及び図４４７）。
【０３５９】
この際、第五の絶縁膜であるシリコン酸化膜４３１の上面より第四の絶縁膜であるシリコン窒化膜３２１が窪みを生じた状態となり、この窪みに第六の絶縁膜として、例えばシリコン酸化膜４４１を3〜30nm堆積する（図４３０及び図４４８）。この際、第六の絶縁膜であるシリコン酸化膜４４１の膜厚は第四の絶縁膜であるシリコン窒化膜３２１の約半分程度以上の膜であれば上記窪みが埋まる。また、第一の導電膜である多結晶シリコン膜５１０の側壁にも第六の絶縁膜であるシリコン酸化膜４４１が堆積するため、等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁の第六の絶縁膜であるシリコン酸化膜４４１を除去する。この際、前記窪み部には第六の絶縁膜であるシリコン酸化膜４４１が残存し、第四の絶縁膜であるシリコン窒化膜３２１は第五の絶縁膜であるシリコン酸化膜４３１、第六の絶縁膜であるシリコン酸化膜４４１によって埋没する。
【０３６０】
続いて、第四の絶縁膜と同様にCVD法により第四の絶縁膜であるシリコン窒化膜３２２を5〜50nm堆積させる（図４３１及び図４４９）。
反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォールスペーサ状に第四の絶縁膜であるシリコン窒化膜３２２を残存させる（図４３２及び図４５０）。
このように、第一の導電膜である多結晶シリコン膜５１０の側壁に複数のシリコン窒化膜のサイドウォールスペーサを形成させた後、等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の分割を行う。分割された第一の導電膜である多結晶シリコン膜５１１〜５１２及び第一の絶縁膜であるシリコン窒化膜３１０と自己整合で島状半導体層１１０、半導体基板１００に不純物導入を行う。例えば、拡散法（例えば固層拡散法もしくは気相拡散法等）を用いて７１０〜７２４のN型不純物拡散層として砒素１×１０18〜１×１０21/cm3程度のドーズで形成する。この際、第一の配線層となる不純物拡散層７１０はイオン注入法などにより不純物濃度の調整を行ってもよい（図４３３及び図４５１）。例えば、0〜7°程度傾斜した方向から5〜100 ｋｅＶの注入エネルギー、燐を１×１０13〜１×１０15/cm2程度のドーズが挙げられる。
【０３６１】
その後、第一の導電膜である多結晶シリコン膜５１１〜５１２の露出部を、例えば熱酸化法によって第七の絶縁膜であるシリコン酸化膜４５０を5nm〜50nm選択的に形成する。この際、熱処理を施すことにより不純物拡散層７１０〜７２２を拡散させ島状半導体層１１０のP型領域を電気的にフローティング状態とする（図４３４及び図４５２）。また、第一の導電膜である多結晶シリコン膜５１１〜５１２の不純物の導入は第一の導電膜である多結晶シリコン膜５１０の成膜時に行ってもよいし、島状半導体層１１０に不純物導入を行う際に行ってもよいし、導電膜としてなれば導入時期は制限されない。
その後、第一の導電膜である多結晶シリコン膜５１１〜５１２及び第七の絶縁膜であるシリコン酸化膜４５０に第九の絶縁膜であるシリコン窒化膜３３１を5nm〜50nm堆積する（図４３５及び図４５３）。
【０３６２】
CVD法により第八の絶縁膜であるシリコン酸化膜４６１を50nm〜500nm堆積し、異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜５１１の側部を露出するように第八の絶縁膜であるシリコン酸化膜４６１を埋めこむ。その後、等方性エッチングにより第八の絶縁膜であるシリコン窒化膜３３１のサイドウォールスペーサを除去し、露出した第一の導電膜である多結晶シリコン膜５１１〜５１２の表面に層間絶縁膜６１１を形成する（図４３６及び図４５４）。この層間絶縁膜６１１は、例えばONO膜とする。具体的には熱酸化法により多結晶シリコン膜表面に5〜10nmのシリコン酸化膜とCVD法により5〜10nmのシリコン窒化膜とさらに5〜10nmのシリコン酸化膜を順次堆積する。
【０３６３】
続いて同様に第二の導電膜となる多結晶シリコン膜５２１を15nm〜150nm堆積しエッチバックすることで、第一の導電膜である多結晶シリコン膜５１１の側部に層間絶縁膜６１１を介して第二の導電膜である多結晶シリコン膜５２１を配置させる（図４３７及び図４５５）。このとき、図４５５のように第二の導電膜である多結晶シリコン膜５２１と自己整合で半導体基板１００に第二の溝部２２０を形成し、第八の絶縁膜であるシリコン酸化膜４６０を埋め込み不純物拡散層７１０を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。その際、島状１１０の間隔を、図５０のA−A'方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。同様に繰り返すことで第一の導電膜である多結晶シリコン膜５１２の側部に層間絶縁膜６１２を介して第二の導電膜である多結晶シリコン膜５２２を配置させる。第二の導電膜である多結晶シリコン膜５２２の上層に第十の絶縁膜となる酸化膜４６５を100nm〜500nm堆積する（図４３８及び図４５６）。
【０３６４】
エッチバックもしくはCMP法などにより不純物拡散層７２２を備える島状半導体層１１０の上部を露出させ、ビット線として第四の配線層８４０を第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する（図４３９及び図４５７）。
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０３６５】
また、この実施例では第一の絶縁膜であるシリコン窒化膜３１０、第四の絶縁膜であるシリコン窒化膜３２１、３２２、第九の絶縁膜であるシリコン窒化膜３３１のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
なお、実施例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第三の配線層方向において島状半導体層の隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、電荷蓄積層として浮遊ゲート以外の形態をとってもよい。
【０３６６】
製造例８
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的に共通とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する本発明の実施の形態を説明する。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４５８〜図４６２及び図４６３〜図４６７は、それぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３６７】
本実施例では、第一の導電膜である多結晶シリコン膜５１０の側壁に複数のシリコン窒化膜のサイドウォールスペーサを形成し（図４５９及び図４６４）、等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の分割を行う際、分割された第一の導電膜である多結晶シリコン膜５１１、５１２、５１３、５１４のスペースの間隔が20nm〜30nm以下となるように設定して不純物拡散層７２１、７２２、７２３、７２４を導入しない（図４６０及び４６５）こと以外は、図４６１〜図４６２及び図４６６〜図４６７に示すように、製造例４と同様に行う。
【０３６８】
また、この実施例において図４５８及び図４６３に示すように、第一の配線層となる島状半導体層の下端部に不純物層７１０を導入する。例えば、イオン注入法の場合0〜7°程度傾斜した方向から5〜100 ｋｅＶの注入エネルギー、砒素を１×１０13〜１×１０15/cm2程度のドーズが挙げられる。さらに、図４６１及び図４６６に示すように第4の配線を形成する前に島状半導体層の上端部に不純物層７２５を導入する。例えば、イオン注入法の場合0〜7°程度傾斜した方向から5〜100 ｋｅＶの注入エネルギー、砒素を１×１０13〜１×１０15/cm2程度のドーズが挙げられる。その後、熱処理を施すことにより不純物拡散層７２５を活性化させる。あるいは、第一の絶縁膜であるシリコン窒化膜３１０を堆積する前に半導体基板全面に不純物拡散層７２５を導入しておいてもよい。
【０３６９】
この際、不純物拡散層７１０の活性化を同時に行ってもまた、不純物拡散層７１０導入後行ってもよい。また、読み出しの際は図４６２もしくは図４７２に示すように各々のゲート電極、５２１、５２２、５２３、５２４もしくは５２１、５２２、５２３、５２４、５３０にＤ１からＤ４もしくはＤ１からＤ７に示す空乏層および反転層が電気的に接続することにより、不純物拡散層７１０と７２５の間に電流が流れ得る経路が設定できる。この状態において、電荷蓄積層５１２、５１３の状態によりＤ２、Ｄ３に反転層が形成されるかどうかを選択できるようゲート電極、５２１、５２２、５２３、５２４もしくは５２１、５２２、５２３、５２４、５３０の印加電圧を設定しておけば、メモリセルの情報を読み出すことが出来る。
【０３７０】
また、図４７２に示すそれぞれの空乏層および反転層の関係はＤ４もしくはＤ３とＤ７のようにＤ７の幅が広くても構わないし、Ｄ３もしくはＤ２とＤ６のようにＤ６の幅が狭くてもかまわないし、Ｄ２もしくはＤ１とＤ５のようにそれぞれの幅が同等でも構わないし、メモリセルの情報を読み出すことが出来る状態であれば構わない。
この製造例によっても製造例４と同様の効果が得られる。また、製造工程が少なくなり、島状半導体層の必要な高さを小さくすることができプロセスばらつきが抑制される。
【０３７１】
製造例９
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的に共通とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成し、各々のメモリ・トランジスタの活性領域に電位を伝達すべく各々のトランジスタの間に伝達ゲートを配置する本発明の実施の形態を説明する。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４６８〜図４７２及び図４７３〜図４７７はそれぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３７２】
本実施例では第二の導電膜である多結晶シリコン膜５２１、５２２、５２３、５２４を形成した後、（図４６８〜図４６９及び図４７３〜図４７４）、第三の多結晶シリコン膜５３０によるゲート電極の形成を行う工程が追加されたこと以外は製造例４と同様に行う。
つまり、第二の導電膜である多結晶シリコン膜５２１、５２２、５２３、５２４を形成させた後（図４６９及び図４７４）、第二の導電膜である多結晶シリコン膜５２１と５２２の間の島状半導体層１１０が露出し得る程度に第八の絶縁膜であるシリコン酸化膜４６４〜４６２、層間絶縁膜６１２、６１３を等方性エッチングにより除去し、例えば熱酸化膜法を用いて第十六の絶縁膜であるシリコン酸化膜４００を選択ゲート及びメモリセル間の島状半導体層１１０表面及び第一、第二の導電膜である多結晶シリコン膜５１１、５１２、５１３、５１４、５２１、５２２、５２３、５２４の露出部に形成する。その後、第三の導電膜である多結晶シリコン膜５３０を全面に堆積する。第二の導電膜である多結晶シリコン膜５２３と５２４のスペース部が露出しない程度に第三の導電膜である多結晶シリコン膜５３０を異方性エッチングによりエッチバックを行う。
以降の工程は、図４７０〜図４７２及び図４７５〜図４７７に示したように、製造例４と同様に行う。
【０３７３】
製造例１０
製造例１〜９で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第一の配線層の方向と第四の配線層の方向が必然的に交差する実施例について述べてきたが、次に第一の配線層の方向と第四の配線層の方向が平行である構造を得るための具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４７８〜図４８３及び図４８４〜図４８９はそれぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３７４】
本実施例では第一の導電膜となる、例えば多結晶シリコン膜５１０を50nm〜200nm程度堆積する（図４７８及び図４８４）までは製造例４と同じである。
その後、CVD法により第十四の絶縁膜として、例えばシリコン窒化膜３５０を100〜300nm堆積させる（図４７９及び図４８５）。このとき、図４７９のように島状半導体層１１０の間隔が狭い方向のみの第二の溝部２１０が第十四の絶縁膜であるシリコン窒化膜３５０で埋めこまれる膜厚とする。
続いて、第十四の絶縁膜であるシリコン窒化膜３５０を等方性エッチングにより堆積した膜厚分相当のエッチバックを行う（図４８０及び図４８６）。このとき、図４８０のように第一の導電膜である多結晶シリコン膜５１０の上端部は露出するが、島状半導体層１１０の間隔が狭い方向のみの第一の溝部２１０が第十四の絶縁膜であるシリコン窒化膜３５０で埋めこまれている状態である。
【０３７５】
続いて、第十五の絶縁膜として、例えばシリコン酸化膜４９０を50nm〜200nm程度堆積する（図４８１及び図４８７）。このとき、図４８７のように島状半導体層１１０の間隔が広い方向のみの第一の溝部２１０が第十五の絶縁膜であるシリコン酸化膜４９０で埋めこまれる膜厚とする。
続いて、第十五の絶縁膜であるシリコン酸化膜４９０を堆積した膜厚分相当のエッチバックを行い、図４８２の第一の溝部２１０の残存していた第十四の絶縁膜であるシリコン窒化膜３５０を等方性エッチングにより除去し、第一の導電膜である多結晶シリコン膜５１０を異方性エッチングによりエッチバックを行う。このとき、図４８８のように島状半導体層１１０の間隔が広い方向のみの第一の導電膜である多結晶シリコン膜５１０の上端部が露出し除去されるが第一の溝部２１０が第十五の絶縁膜であるシリコン酸化膜４９０で埋めこまれている状態であるため第一の導電膜である多結晶シリコン膜５１０の下端部は除去されない。続いて、サイドウォールスペーサ状となった第一の導電膜である多結晶シリコン膜５１０をマスクに半導体基板１００に第二の溝部２２０を形成する（図４８２及び図４８８）。
【０３７６】
つぎに、第二の溝部２２０に第八の絶縁膜であるシリコン酸化膜４６０を埋めこみ、第一の導電膜である多結晶シリコン膜５１０を分割するためのマスク材料となる第四の絶縁膜であるシリコン窒化膜３２１を5〜50nm堆積させる。
以降の工程は、図４８３及び４８９に示したように製造例４と同様に行う。
これにより、第一の配線層と第四の配線層が平行である第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
また、この実施例では第一の絶縁膜であるシリコン窒化膜３１０、第十二の絶縁膜であるシリコン窒化膜３４１、３４２、３４３、第四の絶縁膜であるシリコン窒化膜３２１、３２２、３２３、３２４、第十四の絶縁膜であるシリコン窒化膜３５０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
【０３７７】
製造例１１
製造例１０で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第一の配線層の方向と第四の配線層の方向が必然的に交差する実施例について述べてきたが、次に第一の配線層の方向と第四の配線層の方向が平行である構造を得るため、マスクを用いることなく島状半導体層１１０の間隔が狭い方向のみの第一の溝部２１０を開口し半導体基板１００に第一の配線層の分離溝を形成した。これに対して、例えば、フォトリソグラフィによりレジストのパターンニング工程により第一の配線層の分離溝の形成を行った具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４９０〜図４９５及び図４９６〜図５０１はそれぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３７８】
本実施例では第一の導電膜となる、例えば多結晶シリコン膜５１０を50nm〜200nm程度堆積する（図４９０及び図４９６）までは製造例４と同じである。
その後、CVD法により第十五の絶縁膜として、例えばシリコン酸化膜４９０を100nm〜300nm程度堆積する。続いて、公知のフォトリソグラフィ技術によりパターンニングされたレジストR４を及び第一の導電膜である多結晶シリコン膜５１０をマスクとして用いて反応性イオンエッチングにより第十五の絶縁膜であるシリコン酸化膜４９０をエッチングする（図４９１及び図４９７）。
【０３７９】
第十五の絶縁膜であるシリコン酸化膜４９０をマスクに第一の導電膜である多結晶シリコン膜５１０を異方性エッチングによりエッチバックを行い第一の溝部２１０底部の第一の導電膜である多結晶シリコン膜５１０を部分的に除去する。続いて、サイドウォールスペーサ状となった第一の導電膜である多結晶シリコン膜５１０と部分的に残存した第十五の絶縁膜であるシリコン酸化膜４９０をマスクに半導体基板１００に第二の溝部２２０を形成する（図４９２及び図４９８）。もしくは、第一の溝部２１０に部分的に残存した第十五の絶縁膜であるシリコン酸化膜４９０を等方エッチングにより除去し、図４９３に示すように一方向は第一の溝部２１０に第十五の絶縁膜であるシリコン酸化膜４９０を残存させず、他方は第一の溝部２１０に第十五の絶縁膜であるシリコン酸化膜４９０を残存させる（図４９３及び図４９９）。
その後、第一の導電膜である多結晶シリコン膜５１０をマスクに半導体基板１００に第二の溝部２２０を形成する（図４９４及び図５００）。
【０３８０】
つぎに、第二の溝部２２０に第八の絶縁膜として、例えばシリコン酸化膜４６０を埋めこみ、第一の導電膜である多結晶シリコン膜５１０を分割するためのマスク材料となる第四の絶縁膜であるシリコン窒化膜３２１を5〜50nm堆積させる。
この後は、図４９５及び図５０１に示したように、製造例４と同様に行う。
これにより、第一の配線層と第四の配線層が平行である第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０３８１】
製造例１２
製造例１〜９で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第一の配線層の方向と第四の配線層の方向が必然的に交差する実施例について述べてきたが、次に第一の配線層がメモリアレイに対し電気的に共通である構造を得るための具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図５０２及び図５０３は、それぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
本実施例では、図５０２及び図５０３に示したように、半導体基板１１０に第二の溝部２２０を形成せず、製造例４からこれに関わる工程を省略したのと同じである。
これにより、少なくともアレイ内の第一の配線層が分割されずに共通となり、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０３８２】
製造例１３
製造例１〜９で形成する半導体記憶装置において、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する際、等方性エッチングにより行っていたが、異方性エッチにて行った場合において、具体的な製造工程例を次に示す。なお、図５０４及び図５０５はそれぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
図５０４及び図５０５に示すように、第一の導電膜となる多結晶シリコン膜５１１〜５１４を分離形成する際、異方性エッチにて行ってもよい。
【０３８３】
製造例１４
製造例１〜９で形成する半導体記憶装置において、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する際、これらトランジスタのゲートの垂直な方向の長さが異なる場合において、具体的な製造工程例を次に示す。なお、図５０６及び図５０８、図５０７及び図５０９はそれぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′線、Ｂ−Ｂ′線断面図である。
第一の導電膜である多結晶シリコン膜５１１〜５１４の垂直な方向の長さは、同じ長さでなくてもよい。
つまり、図５０６及び図５０７に示したように、メモリセルのゲートもしくは選択ゲートとなる第一の導電膜である多結晶シリコン膜５１１〜５１４の半導体基板１００に対して垂直な方向の長さは、第一の導電膜である多結晶シリコン膜５１２、５１３のメモリセルのゲート長が異なってもよい。
また、図５０８及び図５０９に示したように、第一の導電膜である多結晶シリコン膜５１１、５１４の選択ゲート長が異なってもよい。
【０３８４】
製造例１５
製造例１〜９で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する際、第四の配線層８４０と接続される島状半導体層１１０の上端部に位置する不純物拡散層７２４の高さを大きく配置する場合において、具体的な製造工程例を次に示す。なお、図５１０及び図５１１はそれぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′及びＢ−Ｂ′断面図である。
図５１０及び図５１１に示すように、第四の配線層８４０と接続される島状半導体層１１０の上端部に位置する不純物拡散層７２４の高さは大きくてもよい。このとき、第十の絶縁膜であるシリコン酸化膜４６５の膜厚を厚く設定でき、第二の導電膜である多結晶シリコン膜５２４と第四の配線層８４０との絶縁性が向上する。あるいは不純物拡散層７２４を露出させる際、露出面積を大きく設定できるため不純物拡散層７２４と第四の配線層８４０との接続性能が向上する。
【０３８５】
製造例１６
製造例１〜９で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する際、島状半導体層１１０の形状において、具体的な製造工程例を次に示す。なお、図５１２〜図５１３及び図５１４〜図５１５はそれぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
反応性イオンエッチングにより第一の溝部２１０を形成する際、図５１２及び図５１４に示すように島状半導体層１１０の上端部と下端部の外形が異なってもよい。
また、図５１３及び図５１５に示すように、島状半導体層１１０の上端部と下端部の水平方向の位置がずれてもよい。
例えば、上面からの図１のように島状半導体層１１０が円形を呈している場合は図５１２では円錐形を呈しており、図５１３では斜め円柱を呈している構造となる。また、半導体基板１００に対して垂直な方向に直列にメモリセルを配置できる構造であるならば島状半導体層１１０の形状は特に限定しない。
【０３８６】
製造例１７
製造例１〜９で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する際、島状半導体層１１０の底部の形状において、具体的な製造工程例を次に示す。図５１６〜図５２３及び図５２４〜図５３１はそれぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
図５１６及び図５２４、図５１９及び図５２７に示すように、格子縞状の第一の溝部２１０の底部形状は部分的もしくは全体が丸みを帯びた傾斜構造を呈してもよい。
【０３８７】
以降、製造例４に準じた後の断面を図５１７及び図５２５、図５１８及び図５２６、図５２０及び図５２８、図５２１及び５２９にそれぞれ示す。ここで図５１７及び図５２５、図５２０及び図５２８のように第一の導電膜となる多結晶シリコン膜５１１の下端部が第一の溝部２１０の底部の傾斜部にさしかかってもよい。
また、図５１８及び図５２６、図５２１及び図５２９のように第一の導電膜である多結晶シリコン膜５１１の下端部が第一の溝部２１０の底部の傾斜部にさしかからなくてもよい。
同様に格子縞状の第一の溝部２１０の底部形状は図５２２及び図５３０、図５２３及び図５３１に示すような傾斜構造を呈してもよい。
【０３８８】
製造例１８
製造例１〜９で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する際、島状半導体層１１０の形成後、第一の絶縁膜であるシリコン窒化膜３１０の形状において、具体的な製造工程例を次に示す。なお、図５３２〜図５３３及び図５３４〜図５３５はEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
このように、製造例１（図２７９及び図２９９）において公知のフォトリソグラフィ技術によりパターンニングされたレジスト R1をマスクとして用いて、反応性イオンエッチングによりマスク層３１０をエッチングし、マスク層３１０を用いて反応性イオンエッチングによりｐ型半導体基板１００を2000〜20000nmエッチングして格子縞状の第一の溝部２１０を形成する際、マスク層３１０は島状半導体層１１０の外形より小さくても（図５３２及び図５３４）、大きくても（図５３３及び図５３５）よく、マスク層３１０の形状は特に限定しない。
【０３８９】
製造例１９
製造例１〜９で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する際、島状半導体層１１０に被覆される多結晶シリコン膜の形状において、具体的な製造工程例を次に示す。なお、図５３６〜図５３７及び図５３８〜図５３９はそれぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
図５３６及び図５３８、図５３７及び図５３９に示すように、島状半導体層１１０に被覆される第一の導電膜である多結晶シリコン膜５１０は、第一の溝部２１０の底部形状に沿って均一に堆積された構造を呈してもよい。
また、図２８２及び図３０２、図３５４及び図３７４に示すように、第一の溝部２１０の底部形状によっては部分的に不均一に堆積された構造を呈してもよい。
【０３９０】
製造例２０
製造例１〜９で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第一の配線層である不純物拡散層７１０に周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図５４０〜図５６２及び図５６３〜図５８５はそれぞれEEPROMのメモリセルアレイを示す平面図である図１のC−C′線及びD−D′線断面図である。
【０３９１】
本実施例では半導体基板となる、例えばｐ型シリコン基板１００の表面にマスク層となる第一の絶縁膜として、例えばシリコン窒化膜３１０を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジスト R1をマスクとして用いる（図５４０及び図５６３）。
反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜３１０をエッチングする。そして第一の絶縁膜であるシリコン窒化膜３１０をマスクに用いて、反応性イオンエッチングにより、例えば半導体基板であるｐ型シリコン基板１００を2000〜20000nm程度エッチングして、格子縞状の第一の溝部２１０を形成する。これにより、半導体基板であるｐ型シリコン基板１００は、柱状をなして複数の島状半導体層１１０に分離される。その後、島状半導体層１１０の表面を酸化することで第二の絶縁膜となる、例えば熱酸化膜４１０を10nm〜100nm形成する。この時、島状半導体層１１０が最小加工寸法で形成されていた場合、熱酸化膜４１０の形成により島状半導体層１１０の大きさが小さくなる。つまり、最小加工寸法以下に形成される（図５４１及び図５６４）。
【０３９２】
次に、例えば等方性エッチングにより各島状半導体層１１０の周囲の第二の絶縁膜である熱酸化膜４１０をエッチング除去した後、必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100 ｋｅＶの注入エネルギー、硼素１×１０11〜１×１０13/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代って、CVD法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層１１０の表面からの不純物導入に関しては島状半導体層１１０の表面を第二の絶縁膜である熱酸化膜４１０で被覆する前に行ってもよいし、島状半導体層１１０を形成する前に導入を完了しておいてもよいし、島状半導体層１１０の不純物濃度分布が同等であれば手段を限定しない。
【０３９３】
続いて、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば10nm程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２０を形成する（図５４２及び図５６５）。この際、トンネル酸化膜は熱酸化膜に限らず、CVD酸化膜もしくは、窒素酸化膜でもよい。
続いて第一の導電膜となる、例えば多結晶シリコン膜５１０を50nm〜200nm程度堆積する（図５４３及び図５６６）。
その後、CVD法により第四の絶縁膜として、例えばシリコン窒化膜３２１を5〜50nm堆積させる。続いて、第四の絶縁膜であるシリコン窒化膜３２１を、例えば反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォールスペーサ状に残存させる（図５４４及び図５６７）。
【０３９４】
格子縞状の第一の溝部２１０にCVD法により第五の絶縁膜として、例えばシリコン酸化膜４３１を50nm〜500nm堆積する（図５４５及び図５６８）。
格子縞状の第一の溝部２１０の所望の深さまで第五の絶縁膜であるシリコン酸化膜４３１を埋めこむ（図５４６及び図５６９）。
その後、第五の絶縁膜であるシリコン酸化膜４３１をマスクに第四の絶縁膜であるシリコン窒化膜３２１を等方性エッチングにより第五の絶縁膜であるシリコン酸化膜４３１と第一の導電膜である多結晶シリコン膜５１０の間にのみ第四の絶縁膜であるシリコン窒化膜３２１残存させるようエッチングを行う（図５４７及び図５７０）。この際、第五の絶縁膜であるシリコン酸化膜４３１の上面より第四の絶縁膜であるシリコン窒化膜３２１が窪みを生じた状態となりこの窪みに第六の絶縁膜としてシリコン酸化膜４４１を3〜30nm堆積する。この際、第六の絶縁膜であるシリコン酸化膜４４１の膜厚は第四の絶縁膜であるシリコン窒化膜３２１の約半分程度以上の膜であれば上記窪みが埋まる。また、第一の導電膜である多結晶シリコン膜５１０の側壁にも酸化膜４４１が堆積するため、例えば等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁の酸化膜４４１を除去する。この際、前記窪み部には第六の絶縁膜であるシリコン酸化膜４４１が残存し、第四の絶縁膜であるシリコン窒化膜３２１は第五の絶縁膜であるシリコン酸化膜４３１、第六の絶縁膜であるシリコン酸化膜４４１によって埋没する。
【０３９５】
続いて、同様にCVD法により第四の絶縁膜であるシリコン窒化膜３２２を5〜50nm堆積させ、反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォールスペーサ状に第四の絶縁膜であるシリコン窒化膜３２２を残存させる（図５４８及び図５７１）。
その後、同様に第五の絶縁膜であるシリコン酸化膜４３２を埋めこんだ後、サイドウォールスペーサ状の第四の絶縁膜であるシリコン窒化膜３２２の上部に、同様に第六の絶縁膜であるシリコン酸化膜４４２を配置する。その後、同様に第一の導電膜である多結晶シリコン膜５１０の側壁に第四の絶縁膜であるシリコン窒化膜３２３のサイドウォールスペーサを形成する（図５４９及び図５７２）。
【０３９６】
これらを繰り返すことにより第一の導電膜である多結晶シリコン膜５１０の側壁に複数の第四の絶縁膜であるシリコン窒化膜３２１〜３２４のサイドウォールスペーサを形成させる（図５５０及び図５７３）。
その後、第十五の絶縁膜として、例えばシリコン酸化膜４９９を50nm〜500nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジスト R20を形成する（図５５１及び５７４）。
これをマスクとして用いて、第一の配線層引き出し部のアレイ側に面していない部分について、反応性イオンエッチングにより第十五の絶縁膜であるシリコン酸化膜４９９をエッチング除去する（図５５２及び図５７５）。
続いて第一の導電膜である多結晶シリコン膜５１０をエッチング除去する。
【０３９７】
その後、第十五の絶縁膜であるシリコン酸化膜４９９をエッチング除去し、続いて等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の分割を行う。この等方性エッチングによって第一の配線層引き出し部のアレイ側には第一の導電膜である多結晶シリコン膜５１０による浮遊ゲートを残し、その反対側には島状半導体層１１０の表面が露出する状態にする。
分割された第一の導電膜である多結晶シリコン膜５１１〜５１４及び第一の絶縁膜であるシリコン窒化膜３１０と自己整合で島状半導体層１１０、半導体基板１００に不純物導入を行う。例えば拡散法（例えば固層拡散法もしくは気相拡散法等）を用いて７１０〜７２４のN型不純物拡散層として砒素１×１０18〜１×１０21/cm3程度のドーズで形成する。この際、第一の配線層となる不純物拡散層７１０はイオン注入法などにより不純物濃度の調整を行ってもよい（図５５３及び図５７６）。例えば、0〜7°程度傾斜した方向から5〜100 ｋｅＶ注入エネルギー、燐を１×１０13〜１×１０15/cm2程度のドーズが挙げられる。
【０３９８】
その後、第一の導電膜である多結晶シリコン膜５１１〜５１４の露出部を、例えば熱酸化法によって第七の絶縁膜であるシリコン酸化膜４５０を5nm〜50nm選択的に形成する。この際、熱処理を施すことにより不純物拡散層７１０〜７２４を拡散させ島状半導体層１１０のP型領域を電気的にフローティング状態にし、第一の配線層引き出し部では不純物拡散層７１０〜７２４の全てが一つに繋がる状態にする（図５５４及び図５７７）。
また、第一の導電膜である多結晶シリコン膜５１１〜５１４の不純物の導入は第一の導電膜である多結晶シリコン膜５１０の成膜時に行ってもよいし、島状半導体層１１０に不純物導入を行う際に行ってもよいし、導電膜としてなれば導入時期は制限されない。その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ３２１〜３２４を、例えば等方性エッチングにより除去した後、CVD法により第八の絶縁膜として、例えばシリコン酸化膜４６１を50nm〜500nm堆積し異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜５１１の側部を埋設するように第八の絶縁膜であるシリコン酸化膜４６１を埋めこむ。
【０３９９】
その後、第一の導電膜である多結晶シリコン膜５１２〜５１４及び第七の絶縁膜であるシリコン酸化膜４５０に第九の絶縁膜として、例えばシリコン窒化膜３３１を5nm〜50nm堆積しサイドウォールスペーサを形成する（図５５５及び図５７８）。
続いて、第一の導電膜である多結晶シリコン膜５１１の側部を露出する程度に第八の絶縁膜であるシリコン酸化膜４６１をエッチバックして、第二の導電膜として、例えば多結晶シリコン膜５２１を15nm〜150nm堆積する。その後、第二の導電膜である多結晶シリコン膜５２１と自己整合で半導体基板であるｐ型シリコン基板１００に第二の溝部２２０を形成し、不純物拡散層７１０を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する（図５５６及び図５７９）。
【０４００】
この際第一の配線層引き出し部の拡散層と第一の配線層とは、第一の配線層引き出し部のアレイ側に浮遊ゲートを残した分の幅を有することから分離されず、電気的に繋がった状態を保つ。この第一の配線層引き出し部の拡散層と第一の配線層との分離を回避するために、例えば図１におけるアレイと第一の配線層引き出し部とのＣ−Ｃ′方向の間隔を、アレイの島状半導体層Ｃ−Ｃ′方向の間隔よりも短く設定することによって電気的に繋がった状態を保ってもよい。
続いて、第一の導電膜である多結晶シリコン膜５１１と接触しうる程度に、第二の導電膜である多結晶シリコン膜５２１をエッチバックし選択ゲートとする（図５５７及び図５８０）。その際、島状半導体層１１０の間隔を、図１のＣ−Ｃ′方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【０４０１】
その後、等方性エッチングにより第九の絶縁膜であるシリコン窒化膜３３１のサイドウォールスペーサを除去し、露出した第一の導電膜である多結晶シリコン膜５１２〜５１４の表面に層間絶縁膜６１２を形成する。この層間絶縁膜６１２は、例えばONO膜とする。具体的には熱酸化法により多結晶シリコン膜表面に5〜10nmのシリコン酸化膜とCVD法により5〜10nmのシリコン窒化膜とさら5〜10nmのシリコン酸化膜を順次堆積する。
続いて同様に第二の導電膜となる多結晶シリコン膜５２２を15nm〜150nm堆積しエッチバックすることで、第一の導電膜である多結晶シリコン膜５１２の側部に層間絶縁膜６１２を介して第二の導電膜である多結晶シリコン膜５２２を配置させる（図５５８及び図５８１）。このとき、図１のＣ−Ｃ'方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
【０４０２】
同様に繰り返すことで第一の導電膜である多結晶シリコン膜５１３の側部に層間絶縁膜６１３を介して第二の導電膜である多結晶シリコン膜５２３を配置させる（図５５９及び図５８２）。
最上段第一の導電膜である多結晶シリコン膜５１４においては最下段第一の導電膜である多結晶シリコン膜５１１と同様に第一の導電膜である多結晶シリコン膜５１４と接触しうる程度に、第二の導電膜である多結晶シリコン膜５２４をエッチバックする。
続いて第二の導電膜である多結晶シリコン膜５２４の上層に第十の絶縁膜として、例えばシリコン酸化膜４６５を100nm〜500nm堆積し、エッチバックもしくはCMP法などにより不純物拡散層７２４を備える島状半導体層１１０の上部及び第一の配線層引き出し部の上部を露出させ、ビット線として第四の配線層８４０を第二もしくは第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する（図５６０及び図５８３）。
【０４０３】
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。なお、図５８３には複数本の第一の配線層に同じ電位を与える場合の配線図を示しているが、第一の配線層一本毎に引き出しを行うようなメタル配線を形成してもよい。
これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現するのと同時に第一の配線層は他の配線層と電気的に接触することなく半導体上面へ引き出される。
また、第四の配線層を配置する前に公知の技術により層間絶縁膜を形成し、必要に応じてエッチバックあるいはCMPを施した後、第一のコンタクト９１０を形成し、その後第四の配線層を配置してもよいし（図５６１及び図５８４）、さらに、図５６１及び図５８４の構造に対して第一の配線層一本毎に引き出しを行うようなメタル配線を形成してもよい（図５６２及び図５８５）。
【０４０４】
製造例２１
製造例１〜９で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図５８６〜図６０５、図６０６〜図６１３及び図６１４〜図６３６はそれぞれEEPROMのメモリセルアレイを示す平面図である図１のＥ−Ｅ′、Ｆ−Ｆ′及びＧ−Ｇ′線断面図である。
【０４０５】
本実施例では半導体基板となる、例えばｐ型シリコン基板１００の表面にマスク層となる第一の絶縁膜として、例えばシリコン窒化膜３１０を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストR1をマスクを形成する（図５８６及び図６１４）。
これをマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜３１０をエッチングする。そして第一の絶縁膜であるシリコン窒化膜３１０をマスクに用いて、反応性イオンエッチングにより半導体基板である、例えばｐ型シリコン基板１００を2000〜20000nm程度エッチングして、格子縞状の第一の溝部２１０を形成する。これにより、半導体基板であるｐ型シリコン基板１００は、柱状をなして複数の島状半導体層１１０に分離される。その後、島状半導体層１１０の表面を酸化することで第二の絶縁膜となる、例えば熱酸化膜４１０を10nm〜100nm形成する。この時、島状半導体層１１０が最小加工寸法で形成されていた場合、熱酸化膜４１０の形成により島状半導体層１１０の大きさが小さくなる。つまり、最小加工寸法以下に形成される（図５８７及び図６１５）。
【０４０６】
次に、例えば等方性エッチングにより各島状半導体層１１０の周囲の第二の絶縁膜である熱酸化膜４１０をエッチング除去した後、必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100 ｋｅＶの注入エネルギー、硼素１×１０11〜１×１０13/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代って、CVD法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。尚、島状半導体層１１０の表面からの不純物導入に関しては島状半導体層１１０の表面を第二の絶縁膜である熱酸化膜４１０で被覆する前に行ってもよいし、島状半導体層１１０を形成する前に導入を完了しておいてもよいし、島状半導体層１１０の不純物濃度分布が同等であれば手段を限定しない。
【０４０７】
続いて、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば10nm程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２０を形成する（図５８８及び図６１６）。この際、トンネル酸化膜は熱酸化膜に限らず、CVD酸化膜もしくは、窒素酸化膜でもよい。
続いて第一の導電膜となる、例えば多結晶シリコン膜５１０を50nm〜200nm程度堆積する（図５８９及び図６１７）。
その後、CVD法により第四の絶縁膜として、例えばシリコン窒化膜３２１を5〜50nm堆積させる。続いて、第四の絶縁膜であるシリコン窒化膜３２１を、例えば反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォールスペーサ状に残存させ（図５９０及び図６１８）、格子縞状の第一の溝部２１０にCVD法により第五の絶縁膜として、例えばシリコン酸化膜４３１を50nm〜500nm堆積する（図５９１及び図６１９）。
【０４０８】
格子縞状の第一の溝部２１０の所望の深さまで第五の絶縁膜であるシリコン酸化膜４３１を埋めこむ（図５９２及び図６２０）。
その後、第五の絶縁膜であるシリコン酸化膜４３１をマスクに第四の絶縁膜であるシリコン窒化膜３２１を等方性エッチングにより第五の絶縁膜であるシリコン酸化膜４３１と第一の導電膜である多結晶シリコン膜５１０の間にのみ第四の絶縁膜であるシリコン窒化膜３２１残存させるようエッチングを行う（図５９３及び図６２１）。この際、第五の絶縁膜であるシリコン酸化膜４３１の上面より第四の絶縁膜であるシリコン窒化膜３２１が窪みを生じた状態となりこの窪みに第六の絶縁膜としてシリコン酸化膜４４１を3〜30nm堆積する。第六の絶縁膜であるシリコン酸化膜４４１の膜厚は第四の絶縁膜であるシリコン窒化膜３２１の約半分程度以上の膜であれば上記窪みが埋まる。第一の導電膜である多結晶シリコン膜５１０の側壁にも酸化膜４４１が堆積するため、例えば等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁の酸化膜４４１を除去する。前記窪み部には第六の絶縁膜であるシリコン酸化膜４４１が残存し、第四の絶縁膜であるシリコン窒化膜３２１は第五の絶縁膜であるシリコン酸化膜４３１、第六の絶縁膜であるシリコン酸化膜４４１によって埋没する。
【０４０９】
続いて、同様にCVD法により第四の絶縁膜であるシリコン窒化膜３２２を5〜50nm堆積させ、反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォールスペーサ状に第四の絶縁膜であるシリコン窒化膜３２２を残存させる（図５９４及び図６２２）。
その後、同様に第五の絶縁膜であるシリコン酸化膜４３２を埋めこんだ後、サイドウォールスペーサ状の第四の絶縁膜であるシリコン窒化膜３２２の上部に、同様に第六の絶縁膜であるシリコン酸化膜４４２を配置する。その後、同様に第一の導電膜である多結晶シリコン膜５１０の側壁に第四の絶縁膜であるシリコン窒化膜３２３のサイドウォールスペーサを形成する（図５９５及び図６２３）。
【０４１０】
これらを繰り返すことにより第一の導電膜である多結晶シリコン膜５１０の側壁に複数の第四の絶縁膜であるシリコン窒化膜のサイドウォールスペーサを形成する（図５９６及び図６２４）。
その後、等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の分割を行う。分割された第一の導電膜である多結晶シリコン膜５１１〜５１４及び第一の絶縁膜であるシリコン窒化膜３１０と自己整合で島状半導体層１１０、半導体基板１００に不純物導入を行う。例えば拡散法（例えば固層拡散法もしくは気相拡散法等）を用いて７１０〜７２４のN型不純物拡散層として砒素１×１０18〜１×１０21/cm3程度のドーズで形成する。この際、第一の配線層となる不純物拡散層７１０はイオン注入法などにより不純物濃度の調整を行ってもよい（図５９７及び図６２５）。例えば、0〜7°程度傾斜した方向から5〜100 ｋｅＶ注入エネルギー、燐を１×１０13〜１×１０15/cm2程度のドーズが挙げられる。
【０４１１】
その後、第一の導電膜である多結晶シリコン膜５１１〜５１４の露出部を、例えば熱酸化法によって第七の絶縁膜であるシリコン酸化膜４５０を5nm〜50nm選択的に形成する。この際、熱処理を施すことにより不純物拡散層７１０〜７２４を拡散させ島状半導体層１１０のP型領域を電気的にフローティング状態とする（図５９８及び図６２６）。また、第一の導電膜である多結晶シリコン膜５１１〜５１４の不純物の導入は第一の導電膜である多結晶シリコン膜５１０の成膜時に行ってもよいし、島状半導体層１１０に不純物導入を行う際に行ってもよいし、導電膜となれば導入時期は制限されない。
【０４１２】
その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ３２１〜３２４を、例えば等方性エッチングにより除去した後、CVD法により第八の絶縁膜となるシリコン酸化膜４６１を50nm〜500nm堆積し、異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜５１１の側部を埋設するように第八の絶縁膜であるシリコン酸化膜４６１を埋めこむ。その後、第一の導電膜である多結晶シリコン膜５１２〜５１４及び第七の絶縁膜であるシリコン酸化膜４５０に第九の絶縁膜として、例えばシリコン窒化膜３３１を5nm〜50nm堆積しサイドウォールスペーサを形成する（図５９９及び図６２７）。
【０４１３】
続いて、第一の導電膜である多結晶シリコン膜５１１の側部を露出する程度に第八の絶縁膜であるシリコン酸化膜４６１をエッチバックして、第二の導電膜となる、例えば多結晶シリコン膜５２１を15nm〜150nm堆積する（図６００）。次いで、図６２８のように第二の導電膜である多結晶シリコン膜５２１と自己整合で半導体基板であるｐ型シリコン基板１００に第二の溝部２２０を形成し、不純物拡散層７１０を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。
【０４１４】
その後、CVD法により第十五の絶縁膜として、例えばシリコン酸化膜４９１を50nm〜500nm堆積させ、第二の溝部２２０が埋没するように第十五の絶縁膜であるシリコン酸化膜４９１を埋め込み、続いて、第十四の絶縁膜として、例えばシリコン窒化膜３５１を5nm〜50nm堆積し、フォトリソグラフィ技術によりパターニングされたレジストR21（図６０１、図６０６及び図６２９）を用いて、反応性イオンエッチングにより第十四の絶縁膜であるシリコン窒化膜３５１をエッチングする。
【０４１５】
そして第十四の絶縁膜であるシリコン窒化膜３５１をマスクに用いて、例えば反応性イオンエッチングによって第十五の絶縁膜であるシリコン酸化膜４９１及び第二の導電膜である多結晶シリコン膜５２１を、第一の導電膜である多結晶シリコン膜５１１の上端高さ程度までエッチバックしてもよいし、第十四の絶縁膜であるシリコン窒化膜３５１をマスクとせずレジストR21を引き続いてマスクとして用いてエッチバックしてもよい（図６０２、図６０７及び図６３０）。その際、島状半導体層１１０の間隔を、図１のＥ−Ｅ′方向について予め所定の値以下に設定しておくことによって、第二の導電膜である多結晶シリコン膜５２１は、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【０４１６】
その後、CVD法により第十四の絶縁膜としてシリコン窒化膜３５２を5nm〜50nm堆積し、続いて第八の絶縁膜であるシリコン酸化膜４６２を50nm〜500nm堆積し、異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜５１２の下端高さ程度まで第八の絶縁膜であるシリコン酸化膜４６２をエッチバックする（図６０３、図６０８及び図６３１）。
その後、等方性エッチングにより第五の絶縁膜であるシリコン窒化膜３３１のサイドウォールスペーサを除去し、露出した第一の導電膜である多結晶シリコン膜５１２〜５１４の表面に層間絶縁膜６１２を形成する。この層間絶縁膜６１２は、例えばONO膜とする。具体的には熱酸化法により多結晶シリコン膜表面に5〜10nmのシリコン酸化膜とCVD法により5〜10nmのシリコン窒化膜とさらに5〜10nmのシリコン酸化膜を順次堆積する。
【０４１７】
続いて同様に第二の導電膜となる多結晶シリコン膜５２２を15nm〜150nm堆積し、その後第十五の絶縁膜であるシリコン酸化膜４９２をCVD法により50nm〜500nm堆積させ、続いて、第十四の絶縁膜として、例えばシリコン窒化膜３５３を5nm〜50nm堆積し、フォトリソグラフィ技術によりパターニングされたレジストR22（図６０４、図６０９及び図６３２）を用いて、反応性イオンエッチングにより第十四の絶縁膜であるシリコン窒化膜３５３をエッチングする。ここで、レジストR22でマスクする領域はレジストR21でマスクする領域の少なくとも一部は含むようにする。
【０４１８】
そして第十四の絶縁膜であるシリコン窒化膜３５３をマスクに用いて、例えば反応性イオンエッチングによって第十五の絶縁膜であるシリコン酸化膜４９２及び第二の導電膜である多結晶シリコン膜５２２を、第一の導電膜である多結晶シリコン膜５１２の上端高さ程度までエッチバックしてもよいし、第十四の絶縁膜であるシリコン窒化膜３５３をマスクとせず、レジストR22を引き続いてマスクとして用いてエッチバックしてもよい（図６０５、図６１０及び図６３３）。
このとき、図１のＥ−Ｅ′方向について予め所定の値以下に設定しておくことによって、第二の導電膜である多結晶シリコン膜５２２は、その方向に連続する制御ゲート線となる第三の配線層として形成される。
【０４１９】
以上の工程により図６１０のように、第二の導電膜である多結晶シリコン膜５２１が半導体上面より最も近い導電膜となるよう配置した領域と、第二の導電膜である多結晶シリコン膜５２２が半導体上面より最も近い導電膜となるよう配置した領域とを、層間絶縁膜６１２及び第八の絶縁膜であるシリコン酸化膜４６２を介して、それぞれ形成する。
同様に繰り返すことで第一の導電膜である多結晶シリコン膜５１３の側部に層間絶縁膜６１３を介して第二の導電膜である多結晶シリコン膜５２３を配置させ、第二及び第三の配線層引き出し部において第二の導電膜である多結晶シリコン膜５２３が半導体上面より最も近い導電膜となるよう配置した領域を、層間絶縁膜６１３及び第八の絶縁膜であるシリコン酸化膜４６３を介して形成する。
【０４２０】
続いて第一の導電膜である多結晶シリコン膜５１４の側部に、例えば層間絶縁膜６１４を介して第二の導電膜である多結晶シリコン膜５２４を配置させ、第二及び第三の配線層引き出し部において第二の導電膜である多結晶シリコン膜５２４が半導体上面より最も近い導電膜となるよう配置した領域を、層間絶縁膜６１３及び第八の絶縁膜であるシリコン酸化膜４６４を介して形成し、フォトリソグラフィ技術によりパターニングされたレジストR23を用いて（図６１１及び図６３４）、反応性イオンエッチングにより層間絶縁膜６１４もしくは層間絶縁膜６１３もしくは層間絶縁膜６１２に達するまで第二の導電膜である多結晶シリコン膜５２２〜５２４をエッチングし、各配線層が互いにある距離を置いて配置される状態にする。
【０４２１】
その後第十の絶縁膜として、例えばシリコン酸化膜４６５をCVD法により50nm〜500nm堆積し、所望の位置までエッチバックした後表面のシリコン窒化膜を除去し、フォトリソグラフィ技術によりパターニングされたレジストR24を用いて（図６１２及び図６３５）、公知の技術によりコンタクトホール及びメタル配線を形成する（図６１３及び図６３６）。
これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現するのと同時に、第二の配線層及び第三の配線層は互いに電気的に接触させることなく半導体上面へそれぞれ引き出される。
【０４２２】
製造例２２
製造例１〜９で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図６３７〜図６４７、図６４８〜図６５８及び図６５９〜図６６９はそれぞれEEPROMのメモリセルアレイを示す平面図である図１のＥ−Ｅ′、Ｆ−Ｆ′及びＧ−Ｇ′線断面図である。
【０４２３】
本実施例はｐ型シリコン基板１００に第二の溝部２２０を形成し、不純物拡散層７１０を分離するまで（図６００及び図６２８）は製造例２１と同じである。その後CVD法により第十五の絶縁膜として、例えばシリコン酸化膜４９１を50nm〜500nm堆積させ、第二の溝部２２０が埋没するように第十五の絶縁膜であるシリコン酸化膜４９１を埋め込み、続いてフォトリソグラフィ技術によりパターニングされたレジストR25を用いて（図６３７、図６４８及び図６５９）、反応性イオンエッチングにより第十五の絶縁膜であるシリコン酸化膜４９１及び第二の導電膜である多結晶シリコン膜５２１を、第一の導電膜である多結晶シリコン膜５１１の上端高さ程度までエッチバックする（図６３８、図６４９及び図６６０）。
【０４２４】
第九の絶縁膜としてシリコン窒化膜３３１を5nm〜50nm堆積し、サイドウォールスペーサを形成させた後、第八の絶縁膜であるシリコン酸化膜４６２を50nm〜500nm堆積し、フォトリソグラフィ技術によりパターニングされたレジストR26を用いて（図６３９、図６５０及び図６６１）、反応性イオンエッチングなどにより第八の絶縁膜であるシリコン酸化膜４６２を、第一の導電膜である多結晶シリコン膜５１２の下端高さ程度まで第八の絶縁膜であるシリコン酸化膜４６２をエッチバックする（図６４０、図６５１及び図６６２）。
レジストR26でマスクする領域はレジストR25でマスクする領域を含むようにする。
【０４２５】
その後、等方性エッチングにより第九の絶縁膜であるシリコン窒化膜３３１のサイドウォールスペーサを除去し、露出した第一の導電膜である多結晶シリコン膜５１２〜５１４の表面に層間絶縁膜６１２を形成する。この層間絶縁膜６１２は、例えばONO膜とする。具体的には熱酸化法により多結晶シリコン膜表面に5〜10nmのシリコン酸化膜とCVD法により5〜10nmのシリコン窒化膜とさらに5〜10nmのシリコン酸化膜を順次堆積する。
続いて同様に第二の導電膜となる多結晶シリコン膜５２２を15nm〜150nm堆積し（図６４１、図６５２及び図６６３）、異方性エッチングによりエッチバックを行う。
【０４２６】
サイドウォールスペーサ状になった第二の導電膜である多結晶シリコン膜５２２に第十五の絶縁膜であるシリコン酸化膜４９２をCVD法により50nm〜500nm堆積させ、フォトリソグラフィ技術によりパターニングされたレジストR27を用いて（図６４２、図６５３及び図６６４）、例えば反応性イオンエッチングによって第十五の絶縁膜であるシリコン酸化膜４９２及び第二の導電膜である多結晶シリコン膜５２２を、第一の導電膜である多結晶シリコン膜５１２の上端高さ程度までエッチバックする（図６４３、図６５４及び図６６５）。レジストR27でマスクする領域はレジストR26でマスクする領域を含むようにする。
【０４２７】
以上の工程により図６５４のように、第一の導電膜である多結晶シリコン膜５２１が半導体上面より最も近い導電膜となるよう配置した領域と、第二の導電膜である多結晶シリコン膜５２２が半導体上面より最も近い導電膜となるよう配置した領域とを、層間絶縁膜６１２及び第八の絶縁膜であるシリコン酸化膜４６２を介して、それぞれ形成する。
同様に繰り返すことで第一の導電膜である多結晶シリコン膜５１３の側部に層間絶縁膜６１３を介して第二の導電膜である多結晶シリコン膜５２３を配置させ、第二及び第三の配線層引き出し部において第二の導電膜である多結晶シリコン膜５２３が半導体上面より最も近い導電膜となるよう配置した領域を、層間絶縁膜６１３及び第八の絶縁膜であるシリコン酸化膜４６３を介して形成する（図６４４、図６５５及び図６６６）。
【０４２８】
続いて第一の導電膜である多結晶シリコン膜５１４の側部に、例えば層間絶縁膜６１４を介して第二の導電膜である多結晶シリコン膜５２４を配置させ、第二及び第三の配線層引き出し部において第二の導電膜である多結晶シリコン膜５２４が半導体上面より最も近い導電膜となるよう配置した領域を、層間絶縁膜６１４及び第八の絶縁膜であるシリコン酸化膜４６４を介して形成し、フォトリソグラフィ技術によりパターニングされたレジストR28を用いて（図６４５、図６５６及び図６６７）、反応性イオンエッチングなどにより層間絶縁膜６１４もしくは層間絶縁膜６１３もしくは層間絶縁膜６１２に達するまで第二の導電膜である多結晶シリコン５２２〜５２４をエッチングする（図６４６、図６５７及び図６６８）。
【０４２９】
第十五の絶縁膜であるシリコン酸化膜４９５をCVD法により50nm〜500nm堆積することで第二及び第三の配線層引き出し部における第二の導電膜である多結晶シリコン膜５２１、５２２、５２３、５２４が互いに電気的に接触しないようにする。
その後、エッチバックもしくはCMP法などにより不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、第四の配線層を第二もしくは第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する。その後、シリコン酸化膜を堆積させ、必要に応じてCMPあるいはエッチバックを施した後、引き出し部において第二、第三の配線層９２１、９３２、９３３、９２４を形成する（図６４７、図６５８及び図６６９）。
これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現するのと同時に、第二の配線層及び第三の配線層は互いに電気的に接触させることなく、半導体上面へそれぞれ引き出される。なお、第四の配線層８４０と第二、第三の配線層９２１、９３２、９３３、９２４は同時に形成してもよい。
【０４３０】
製造例２３
製造例１〜９で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第一、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図６７０〜図６７５は、それぞれEEPROMのメモリセルアレイを示す平面図である図６０のH−H′線、I1−I1′線、I2−I2′線、I3−I3′線、I4−I4′線及びI5−I5′線断面図であり、図６７６〜図６８１は、それぞれEEPROMのメモリセルアレイを示す平面図である図６１のH−H′線、I1−I1′線、I2−I2′線、I3−I3′線、I4−I4′線及びI5−I5′線断面図であり、これらは埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設された配線層５２１、５２２、５２３、５２４、７１０とが電気的に結合する部位９２１、９３２、９３３、９３４、９１０がそれぞれ確認できる位置での断面図を示している。また、図６８２〜図６８７、図６８８〜図６９３及び図６９４〜図６９９は、それぞれ図６７６〜図６８１に対応する図を示している。
【０４３１】
本実施例では第十の絶縁膜となる、例えばシリコン酸化膜４６５を１００ｎｍ〜５００ｎｍ堆積するまでは製造例１と同様である。
その後必要に応じて第十の絶縁膜であるシリコン酸化膜４６５の表面をエッチバック又はCMPなどにより平坦化を施した後、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、反応性イオンエッチングにより引き出す対称とする配線層に達するまでエッチングする。これを引き出す配線層の数だけ繰り返し行う。
【０４３２】
より具体的には、例えば第一の配線層を引き出す場合、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、配線層引き出し部のある領域のみを反応性イオンエッチングにより不純物拡散層７１０に達するまで第十の絶縁膜であるシリコン酸化膜４６５の上面からエッチングを行う。
続いて、例えば最下段第二の配線層を引き出す場合、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、配線層引き出し部の、先にエッチングを行った領域以外のある範囲を反応性イオンエッチングにより第二の導電膜である多結晶シリコン膜５２１に達するまで第十の絶縁膜であるシリコン酸化膜４６５の上面からエッチングを行う。
【０４３３】
半導体装置上面に配置された端子と埋設された配線層５２１、５２２、５２３、５２４、７１０とがそれぞれ電気的に接続するならば、９２１、９３２、９３３、９２４、９１０はどのように配置してもよい。また、配線層を引き出すためのエッチングを行う順番はどの配線層から行ってもよく、例えば配線層引き出し部に配線層へ達する２つの溝を同時に形成し、その後一方をレジストなどによりマスクし、もう一方を更にエッチングし、より下の配線層へ達するよう溝を形成してもよい。配線層引き出し部に、引き出す対称とする配線層の数だけ各配線層に達するような溝をそれぞれ独立に形成していれば手段は限定しない。
【０４３４】
その後、第二十二の絶縁膜として、例えばシリコン酸化膜４９２を10〜100nm堆積し、続いて堆積膜厚分程度エッチバックすることにより、配線層引き出し部に形成した溝の内壁に第二十二の絶縁膜であるシリコン酸化膜４９２のサイドウォールスペーサを形成する。この際、第二十二の絶縁膜はシリコン酸化膜に限らずシリコン窒化膜でもよく、絶縁膜であれば限定しない。
以降の工程は製造例１に準じて、第四の配線層形成時に配線層引き出し部に形成した溝に、第二十二の絶縁膜であるシリコン酸化膜４９２のサイドウォールスペーサを介してメタルあるいは導電膜を埋め込むことにより、第一の配線層及び第二、第三の各配線層は半導体上面へ引き出される（図６７０〜図６７５）。
【０４３５】
また、配線層引き出し部における第二、第三の配線層を図６７６〜図６８１のように配置し、配線層引き出し部に形成する溝が、引き出す対称としない他の配線層と絶縁膜を介してある距離を置くような構造をとってもよい。この場合、第二十二の絶縁膜であるシリコン酸化膜４９２のサイドウォールスペーサは形成しなくてもよく、また配線層引き出し部に形成する溝の周囲に余分な配線層が存在しないことから各配線層間の寄生容量が抑制される効果が期待される。
なお、以上の方法により第一の配線層及び第二、第三の配線層を半導体上面へ引き出すことが本発明における全ての実施例において適応できる。
【０４３６】
また、図６８２〜図６８７は図６７６〜図６８１に対し、上述の引き出しを、まず第一の配線層についてのみ行い、第四の配線層８４０の形成時に第一の配線層の引き出しを行った後、シリコン酸化膜を堆積させ必要に応じてCMPあるいはエッチバックを施した後、引き出し部において第二、第三の配線層を引き出すための溝を形成し同様の引き出しを行った場合を示す。
図６８８〜図６９３は図６７６〜図６８１に対し、メモリセル部に第四の配線層８４０を形成した後、シリコン酸化膜を堆積させ必要に応じてCMPあるいはエッチバックを施した後、引き出し部において第一、第二及び第三の配線層を引き出すための溝を形成し同様の引き出しを行った場合をそれぞれ示している。
【０４３７】
また、図６９４〜図６９９は図６７６〜図６８１に対し、第一のコンタクト９１０及び第二、第三のコンタクト８２１、８３２、８３３、８２４の径が互いに異なる場合の一例として、半導体装置上面より深く埋設される配線層と接続するコンタクトほど、より径を大きくした場合の例を示している。
より詳しくは、図６９４〜図６９９において第一のコンタクト９１０、第二のコンタクト９２１、第三のコンタクト９３２、第三のコンタクト９３３、第二のコンタクト９２４の順に径を大きくすることにより、コンタクト形成時により深くエッチングを行う必要がある場合においても埋設される所望の配線層が確実に露出するよう開口させ、所望の配線層とコンタクトとが十分な接触面積を確保できるようにしてもよい。
【０４３８】
製造例２４
製造例１に対して、第五の絶縁膜であるシリコン酸化膜４３１〜４３３を用いず、レジストを用いる場合の具体的な製造工程例を以下に示す。なお、図７００〜図７０６及び図７０７〜図７１３は、それぞれ図１のＡ−Ａ′及びＢ−Ｂ′断面図である。
【０４３９】
本実施例では、第四の絶縁膜であるシリコン窒化膜３２１を、例えば反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォールスペーサ状に残存させるまで（図７００及び図７０７）は製造例１と同じである。
その後レジストR81を塗布し、格子縞状の溝２１０の所望の深さまでレジストR81をエッチバックし埋めこみを行う（図７０１及び図７０８）。
次いで、レジストR81をマスクに第四の絶縁膜であるシリコン窒化膜３２１を等方性エッチングによりレジストR81と第一の導電膜である多結晶シリコン膜５１０の間にのみ第四の絶縁膜であるシリコン窒化膜３２１残存させるようエッチングを行う（図７０２及び図７０９）。
【０４４０】
続いて、レジストR81を除去した後（図７０３及び図７１０）、第六の絶縁膜として、例えばシリコン酸化膜４４１を50〜500nm堆積し、第四の絶縁膜であるシリコン窒化膜３２１を埋没させ、所望の深さまで異方性エッチングもしくは等方性エッチングによりエッチバックを行う。
次に、同様にCVD法により第四の絶縁膜であるシリコン窒化膜３２２を5〜50nm堆積させ、反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォールスペーサ状に第四の絶縁膜であるシリコン窒化膜３２２を残存させる。
その後、レジストR82を塗布し、格子縞状の溝２１０の所望の深さまでレジストR82をエッチバックし埋めこみを行う（図７０４及び図７１１）。
【０４４１】
このレジストR82をマスクに第四の絶縁膜であるシリコン窒化膜３２２を等方性エッチングによりレジストR82と第一の導電膜である多結晶シリコン膜５１０の間にのみ第四の絶縁膜であるシリコン窒化膜３２２残存させるようエッチングを行う。続いて、レジストR82を除去した後、第六の絶縁膜として、例えばシリコン酸化膜４４２を50〜500nm堆積し、第四の絶縁膜であるシリコン窒化膜３２２を埋没させ、所望の深さまで異方性エッチングもしくは等方性エッチングによりエッチバックを行う。
これらを繰り返すことにより第一の導電膜である多結晶シリコン膜５１０の側壁に複数の第四の絶縁膜であるシリコン窒化膜のサイドウォールスペーサを形成する（図７０５及び図７１２）。
【０４４２】
その後、等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の分割を行う以降は先の実施例に準ずる。
これにより、先の実施例と同等の効果を有する半導体記憶装置が実現する（図７０６及び図７１３）。また、CVD法による第五の絶縁膜であるシリコン酸化膜４３１〜４３３の堆積工程を省くことから熱履歴を低減できる利点を有する。
なお、以上の方法により第一の導電膜である多結晶シリコン膜５１０、あるいは第二の導電膜である多結晶シリコン膜５２０の分割を行うために、例えばシリコン窒化膜のサイドウォールスペーサを複数形成することが本発明における全ての実施例において適応できる。また、本実施例のように第一の導電膜である多結晶シリコン膜５１０、あるいは第二の導電膜である多結晶シリコン膜５２０の分割を行うためだけに限定せず、所望の高さ以上のシリコン窒化膜、シリコン酸化膜あるいは多結晶シリコン膜などを除去する工程において、レジストを埋め込むことにより処理を実現することが本発明における全ての実施例において適応できる。
【０４４３】
製造例２５
製造例１に対して、各メモリセルの制御ゲートをどの方向についても連続しないように形成し、後に島状半導体層分離部にホール状の溝を形成し、その内部に導電膜を埋め込むことにより第二、第三の配線層を形成する場合の具体的な製造工程例を以下に示す。なお、図７１４〜図７２０及び図７２１〜図７２７は、ぞれぞれ図６４のＡ−Ａ′及びＢ−Ｂ′断面図である。
【０４４４】
本実施例では、図６４のＡ−Ａ′及びＢ−Ｂ′方向における島状半導体層の配置間隔及び第二の導電膜の堆積膜厚を変えることにより各メモリセルの制御ゲートをＡ−Ａ′方向にもＢ−Ｂ′方向にも連続しないように形成すること、及び第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成しないことを除くと、第二の導電膜である多結晶シリコン膜５２４の上層に第十の絶縁膜となる、例えばシリコン酸化膜４６５を100nm〜500nm堆積するまでは製造例１と同じである。
必要に応じて第十の絶縁膜であるシリコン酸化膜４６５をエッチバックもしくはCMP法などにより平坦化させる（図７１４及び図７２１）。
【０４４５】
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストR8をマスクとして用いて（図７１５及び図７２２）、反応性イオンエッチングにより少なくとも第二の導電膜である多結晶シリコン膜５２１に達し、かつ、不純物拡散層７１０を分離しない深さまでエッチングを行い第五の溝部２５０を形成する（図７１６及び図７２３）。より具体的には将来接続される第二の配線層の低抵抗化のために第十の絶縁膜であるシリコン酸化膜４６１に達するまでエッチングを行うのが望ましい。なお第五の溝部２５０を形成する際は第二の導電膜である多結晶シリコン５２１〜５２４をエッチングせず、被エッチング材料をシリコン酸化膜のみに限定してもよい。
【０４４６】
その後第五の溝部２５０に第七の導電膜として、例えば多結晶シリコン膜５７１を埋め込む（図７１７及び図７２４）。この際第七の導電膜である多結晶シリコン膜５７１は第二の導電膜である多結晶シリコン５２１と接し、かつ第二の導電膜である多結晶シリコン５２２とは接しないようエッチバックを行う。
続いて、同様に第二十四の絶縁膜であるシリコン窒化膜３６１、第七の導電膜である多結晶シリコン膜５７２、第二十四の絶縁膜であるシリコン窒化膜３６２、第七の導電膜である多結晶シリコン膜５７３、第二十四の絶縁膜であるシリコン窒化膜３６３、及び第七の導電膜である多結晶シリコン膜５７４を順次埋め込む（図７１８及び図７２５）。
【０４４７】
第七の導電膜である多結晶シリコン膜５７２は第二の導電膜である多結晶シリコン膜５２２と接し、かつ他の導電膜とは接しないようにし、第七の導電膜である多結晶シリコン膜５７３は第二の導電膜である多結晶シリコン膜５２３と接し、かつ他の導電膜とは接しないようにし、第七の導電膜である多結晶シリコン膜５７４は第二の導電膜である多結晶シリコン膜５２４と接し、かつ他の導電膜とは接しないように埋め込みを行う。また第七の導電膜である多結晶シリコン膜５７４は島状半導体層１１０の高さより低くなる位置までエッチバックを行う。
【０４４８】
その後第十の絶縁膜であるシリコン酸化膜４６５を等方性エッチ等により第二の導電膜である多結晶シリコン膜５２４の側壁程度までエッチバックした後、第二の導電膜である多結晶シリコン膜５２４をマスクにして異方性エッチによりｐ型シリコン基板１００に達するまでエッチングを行い、第二の導電膜である多結晶シリコン膜と自己整合で半導体基板であるｐ型シリコン基板１００に溝部２２０を形成し、不純物拡散層７１０を分離する（図７１９及び図７２６）。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。
【０４４９】
続いて、第十五の絶縁膜として、例えばシリコン酸化膜４９５を100nm〜500nm堆積させ、エッチバックもしくはCMP法などにより不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、第四の配線層を第二もしくは第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する。その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する（図７２０及び図７２７）。
これにより、先の実施例と同等の効果を有する半導体記憶装置が実現し、さらに島状半導体層の配置が対称である場合においても本半導体記憶装置の形成が可能となる利点を有する。
なお、第一の配線層の分離部を形成する際は第二の導電膜の分離部と自己整合的に行わず、フォトリソグラフィによるレジストのパターンニング工程により配線層の分離を行ってもよい。また、以上の方法により第二、第三の配線層を形成することが本発明における全ての実施例において適応できる。
【０４５０】
製造例２６
製造例１〜９で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図７２８〜図７３６は、それぞれEEPROMのメモリセルアレイを示す平面図である図７０のH−H′線、I1−I1′線、I2−I2′線、I3−I3′線、I4−I4′線、J1−J1′線、J2−J2′線、J3−J3′線及びJ4−J4′線断面図であり、埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設された配線層５２１、５２２、５２３、５２４とが電気的に結合する部位９２１、９３２、９３３、９２４の配置がそれぞれ確認できる位置での断面図を示している。
【０４５１】
本実施例では第二の導電膜である多結晶シリコン膜５２１を15nm〜150nm堆積し、第二の溝部２２０を形成するまでは製造例１と同じである。
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、反応性イオンエッチングにより引き出す対称とする配線層をエッチングする。これを引き出す配線層の数だけ繰り返し行う。
より具体的には、例えば最下段第二の配線層を引き出す場合、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、引き出す対称である第二の導電膜である多結晶シリコン膜５２１をある領域のみを残して反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１１と接触しうる程度に、第二の導電膜である多結晶シリコン膜５２１をエッチバックする。各配線層を形成する導電膜について同様に行い、その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。
これにより、図７２８〜図７３６に示したように、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現するのと同時に、第二の配線層及び第三の配線層は互いに電気的に接触させることなく半導体上面へそれぞれ引き出される。
【０４５２】
製造例２７
製造例１〜９で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図７３７〜図７４１は、それぞれEEPROMのメモリセルアレイを示す平面図である図７１のH−H′線、I1−I1′線、I2−I2′線、I3−I3′線及びI4−I4′線断面図であり、埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設された配線層５２１、５２２、５２３、５２４とが電気的に結合する部位９２１、９３２、９３３、９２４の配置がそれぞれ確認できる位置での断面図を示している。
【０４５３】
本実施例では第二の導電膜である多結晶シリコン膜５２１、５２２、５２３、５２４は島状半導体層１１０に形成した不純物拡散層と電気的に接触している。これにより、引き出される配線層５２１、５２２、５２３、５２４の抵抗が低下する。また、第二及び第三のコンタクト部９２１、９３２、９３３、９２４は、島状半導体層又は配線層の少なくともいずれかと接触すればよいため、形成が容易となる。
図７３７〜図７４１に示したように、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現するのと同時に、第二の配線層及び第三の配線層は互いに電気的に接触させることなく半導体上面へそれぞれ引き出される。
【０４５４】
製造例２８
製造例１〜９で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図７４２〜図７４７はEEPROMのメモリセルアレイを示す平面図である図７２のH−H′線、I1−I1′線、I2−I2′線、I3−I3′線、I4−I4′線及びI5−I5′線断面図であり、埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設された配線層５２１、５２２、５２３、５２４、７１０とが電気的に結合する部位９２１、９３２、９３３、９２４、９１０の配置がそれぞれ確認できる位置での断面図を示している。
【０４５５】
本実施例では第二の導電膜である多結晶シリコン膜５２4を15nm〜150nm堆積し、エッチバックするまでは製造例１と同じである。
その後、第二のコンタクト部である９２４を形成する位置に形成された島状半導体層を、例えば異方性エッチングにより少なくとも配線層５２４の下端部程度までエッチバックする。続いて第十四の絶縁膜であるシリコン窒化膜３５４を20nm〜200nm程度堆積した後、配線層５２４の上端部程度までエッチバックする。次いで第十五の絶縁膜であるシリコン酸化膜４９４を10nm〜100nm程度堆積し、サイドウォールスペーサを形成する。次に第十四の絶縁膜であるシリコン窒化膜３５４を、例えば、等方性エッチングにより島状半導体層１１０が露出しない程度までエッチバックする。さらに等方性エッチングにより第一の導電膜である多結晶シリコン膜５１４を露出し、第二のコンタクト部である９２４を形成する。この際、コンタクト部の材料は、導電性の材料であればよい。
以降、同様に引き出す配線層の数だけ繰り返し行う。
【０４５６】
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成 する。なお、コンタクト部は必ずしも第二のコンタクト部である９２４から形成する必 要はなく、任意の順序及び配置でよい。
これにより、図７４２〜図７４７に示したように、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現するのと同時に、第二の配線層及び第三の配線層は互いに電気的に接触させることなく半導体上面へそれぞれ引き出される。
【０４５７】
製造例２９
製造例１に対して、第一の配線層及び第二、第三の配線層と周辺回路との電気的接続を実現するための各配線層引き出し部の具体的な製造工程例を以下に示す。なお図７４８は図６８のH−H′線断面図であり、図７４９〜図７５３は図６８のI−I′断面図の配線層引き出し部内でH−H′方向へ平行移動させたものであり、埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設された配線層５２１、５２２、５２３、５２４、７１０とが電気的に結合する部位９２１、９３２、９３３、９３４、９１０がそれぞれ確認できる位置での断面図をそれぞれ示している。
【０４５８】
本実施例では、第一の導電膜である多結晶シリコン膜５１１〜５１４の露出部を、例えば熱酸化法によって第七の絶縁膜であるシリコン酸化膜４５０を5nm〜50nm選択的に形成するまでは製造例１と同じである。
その後第六の絶縁膜であるシリコン酸化膜１４８０を50nm〜500nm堆積し、必要に応じてエッチバックあるいはCMP処理を施しメモリセル部を埋没させた後、配線層引き出し部において、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、反応性イオンエッチングにより不純物拡散層７１０が露出する深さまで半導体基板であるｐ型シリコン基板１００をエッチングする。この際エッチングする形状としては第二の導電膜である多結晶シリコン５２０〜５２４を堆積する膜厚の、例えば二倍以下の幅をもつスリット状で、島状半導体層１１０の高さ程度の深さを有し、また配線層引き出し部側に最も近い島状半導体層１１０と該スリット状溝との位置関係は、第二の導電膜である多結晶シリコン５２１〜５２４を堆積した際にスリット状溝に埋まる多結晶シリコンと第二あるいは第三の配線層とが電気的に接続する状態になるように配置する。
【０４５９】
続いて、スリット状溝の底部に対しN型不純物の導入を行い、７１０のN型不純物拡散層を形成する。例えば、基板に対しほぼ垂直な方向から5〜100 ｋｅＶの注入エネルギー、硼素１×１０11〜１×１０13/cm2程度のドーズが挙げられる。その後第十五の絶縁膜として、例えばシリコン酸化膜４９０を20〜100nm堆積し、堆積膜厚分程度エッチバックすることにより、配線層引き出し部に形成した溝の内壁に第十五の絶縁膜であるシリコン酸化膜４９０のサイドウォールスペーサを形成する。
【０４６０】
続いて、第二の導電膜である多結晶シリコン膜５２０を15nm〜150nm堆積する。この際該スリット上溝の幅は第二の導電膜である多結晶シリコン５２０〜５２４を堆積する膜厚の二倍以下程度であるので、第二の導電膜である多結晶シリコン膜５２０の堆積膜厚が該スリット状溝の深さ以下であっても該スリット上溝の内部には第二の導電膜である多結晶シリコン膜５２０で埋まり、第一の配線層は半導体上面へ引き出される。必要に応じてエッチバック等により第二の導電膜である多結晶シリコン膜５２０を後退させる。
【０４６１】
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、島状半導体層１１０に近い側の配線層引き出し部の第二の導電膜である多結晶シリコン膜５２０を除去し、再び形成されるスリット状溝部に第八の絶縁膜であるシリコン酸化膜４６１を50nm〜500nm堆積する。続いて、例えば公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、配線層引き出し部に埋め込まれた第二の導電膜である多結晶シリコン膜５２０と将来形成する第四の導電膜である多結晶シリコン膜５４１との絶縁性が保たれる程度、例えば50nm〜500nm程度、第八の絶縁膜であるシリコン酸化膜４６１を残存させて配線層引き出し部のみエッチバックを行う。
【０４６２】
次に、第十五の絶縁膜として、例えばシリコン酸化膜４９１を20〜100nm堆積し、スリット部に第四の導電膜として、例えば多結晶シリコン膜５４１を埋め込んだ後、メモリセル部における第十五の絶縁膜であるシリコン酸化膜４９１及び第八の絶縁膜であるシリコン酸化膜４６１を第一の導電膜である多結晶シリコン膜５１１の下端程度までエッチバックする。第四の導電膜である多結晶シリコン膜５４１を除去する。
その後、第二の導電膜である多結晶シリコン膜５２１を15nm〜150nm堆積する。この際該スリット上溝の幅は第二の導電膜である多結晶シリコン５２０〜５２４を堆積する膜厚の二倍以下程度であるので、第二の導電膜である多結晶シリコン膜５２１の堆積膜厚が該スリット状溝の深さ以下であっても該スリット上溝の内部には第二の導電膜である多結晶シリコン膜５２１で埋まり、第二の配線層は半導体上面へ引き出される。必要に応じてエッチバック等により第二の導電膜である多結晶シリコン膜５２１及び第十五の絶縁膜であるシリコン酸化膜４９１を後退させる。
【０４６３】
次いで、例えば公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、島状半導体層１１０に近い側の配線層引き出し部の第二の導電膜である多結晶シリコン膜５２１を除去し、再び形成されるスリット状溝部に第八の絶縁膜であるシリコン酸化膜４６２を50nm〜500nm堆積する。その後、例えば公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、配線層引き出し部に埋め込まれた第二の導電膜である多結晶シリコン膜５４２と将来形成する第四の導電膜である多結晶シリコン膜５４１との絶縁性が保たれる程度、例えば50nm〜500nm程度、第八の絶縁膜であるシリコン酸化膜４６２を残存させて配線層引き出し部のみエッチバックを行う。
【０４６４】
続いて、第十五の絶縁膜として、例えばシリコン酸化膜４９２を20〜100nm堆積し、スリット部に第四の導電膜として、例えば多結晶シリコン膜５４２を埋め込んだ後、メモリセル部における第十五の絶縁膜であるシリコン酸化膜４９２及び第八の絶縁膜であるシリコン酸化膜４６２を第一の導電膜である多結晶シリコン膜５１２の下端程度までエッチバックする。その後第四の導電膜である多結晶シリコン膜５４２を除去する。
【０４６５】
次に、層間絶縁膜６１２を堆積させた後、第二の導電膜である多結晶シリコン膜５２２を15nm〜150nm堆積する。この際該スリット上溝の幅は第二の導電膜である多結晶シリコン５２０〜５２４を堆積する膜厚の二倍以下程度であるので、第二の導電膜である多結晶シリコン膜５２２の堆積膜厚が該スリット状溝の深さ以下であっても該スリット上溝の内部には第二の導電膜である多結晶シリコン膜５２２で埋まり、第三の配線層は半導体上面へ引き出される。必要に応じてエッチバック等により層間絶縁膜６１２、第二の導電膜である多結晶シリコン膜５２２及び第五の絶縁膜であるシリコン酸化膜４９２を後退させる。
上述の工程を繰り返し、残る第二、第三の配線層も同様に半導体上面へ引き出すことにより各配線層の引き出し部が実現する（図７４８〜図７５３）。
【０４６６】
なお、図７４８〜図７５３では、まず第四の配線層８４０を形成した後公知の技術により層間絶縁膜を堆積させ必要に応じてCMPあるいはエッチバックを施した後、第一及び第二、第三のコンタクト９１０、９２１、９３２、９３３、９２４を形成し、その後第一及び第二、第三の配線層８１０、８２１、８３２、８３３、８２４を形成した場合を示しているが、層間絶縁膜を介さず、かつ第一及び第二、第三のコンタクト９１０、９２１、９３２、９３３、９２４を形成せずに第一及び第二、第三の配線層８１０、８２１、８３２、８３３、８２４を形成してもよく、あるいは第四の配線層８４０の形成時に同時に第一及び第二、第三の配線層８１０、８２１、８３２、８３３、８２４を形成してもよい。また、コンタクトを形成する場合、所望の配線層との電気的接触が行えるのであればコンタクトの形状や大きさは限定しない。さらに図６９に示すように該スリット状溝を複数本形成し、それぞれから引き出しを行ってもよい。この場合スリットの長さは短縮でき、引き出し部に必要となる面積を削減できる利点を有する。なお各スリットの長さは図６９に示されるようにすべて同じである必要はなく、また配線層５２１、５２２、５２３、５２４、７１０と電気的に結合する部位９２１、９３２、９３３、９３４、９１０の位置も図６９に示される配置に限定せず、どのスリット状溝にどの配線層と電気的に結合する部位を配置してもよい。例えば一つのスリット状溝を第一の配線層の引き出し専用に用い、他方を第二、第三の配線層の引き出しに用いるように割り当てし、第一の配線層引き出し専用のスリット状溝はN型不純物拡散層７１０、７２１〜７２４を形成する前に作っておくことで、スリット状溝の底部にN型不純物拡散層を形成する工程を省くようにしてもよい。この場合スリット状溝の内面にN型不純物拡散層７１０が形成されるため第一の配線層の引き出しにとってはより好都合となる。
また、以上の方法により第一の配線層及び第二、第三の配線層を半導体上面へ引き出すことが本発明における全ての実施例において適応できる。
【０４６７】
製造例３０
製造例１〜９で形成する半導体記憶装置は、不純物拡散層を形成する手法において、半導体基板１００と島状半導体層１１０が不純物拡散層により絶縁される実施例について述べてきたが、次に半導体基板１００と島状半導体層１１０が不純物拡散層によって絶縁されず、不純物拡散層と半導体基板１００もしくは島状半導体層１１０の接合に存在する空乏層により電気的に絶縁することが可能な構造の具体的な例を次に示す。
なお、図７５４及び図７５５は、それぞれEEPROMのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０４６８】
図７５４及び図７５５は島状半導体層１１０と半導体基板１００とが構造上接続している状態であるが、本実施例においては、例えば読み出し又は消去時に第一の配線層である不純物拡散層７１０に与えられる電位と島状半導体層１１０又は半導体基板１００に与えられる電位との電位差により、第一の配線層である不純物拡散層７１０と島状半導体層１１０又は半導体基板１００とで形成するPN接合の島状半導体層１１０又は半導体基板１００側に形成される空乏層により島状半導体層１１０と半導体基板１００とが電気的に絶縁される。詳しくは島状半導体層１１０又は半導体基板１００側に形成される空乏層の幅をWとした時、図７５４及び図７５５に示した第一の配線層である不純物拡散層７１０のスペースSa1もしくはSb1の少なくともどちらか一方がWの2倍以下であれば電気的に絶縁される。また、N型半導体層である不純物拡散層７２１〜７２３も第一の配線層である不純物拡散層７１０と同様にSa2もしくはSb2、Sa3もしくはSb3、Sa4もしくはSb4のそれぞれの少なくともどちらか一方がWの2倍以下であれば、各トランジスタの活性領域が電気的に絶縁される。
読み出し時及び消去時に上記の状態でもよいし、消去時にのみ上記の状態でもよい。書き込み時に上記の状態になってもよい。また、種々組み合わせて上記の状態としてもよい。
本実施の形態は、本発明のどの実施の形態に適用してもよい。
【０４６９】
製造例３１
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面に電荷蓄積層としてMISキャパシタを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とし、1つのメモリセルが1つのトランジスタと1つのキャパシタで構成される半導体記憶装置において、島状半導体層にメモリセルを複数個、例えば２個配置し、各々メモリセルを該島状半導体層に沿って直列に配置し、各々メモリセルのMISキャパシタ及びトランジスタは一括に形成され、且つ、メモリセルのトランジスタのゲート絶縁膜厚がメモリセルのキャパシタの容量絶縁膜厚と等しい構造である本発明の実施の形態を説明する。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図７５６〜図７６４及び図７６５〜図７７３はそれぞれDRAMのメモリセルアレイを示す平面図である図６６のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０４７０】
本実施例では第十ニの絶縁膜となるシリコン窒化膜３４０を5nm〜50nm堆積し製造例４（図３５０〜３５２及び図３７０〜図３７２）と同様な手法を用いて行い、将来不純物拡散層なる領域以外の島状半導体層１１０の側壁に第十ニの絶縁膜であるシリコン窒化膜のサイドウォールスペーサ３４１、３４２、３４３を配置する。続いて第十ニの絶縁膜であるシリコン窒化膜３４１、３４２、３４３をマスクに不純物拡散層となる不純物の導入を行う。例えば拡散法（例えば固層拡散法もしくは気相拡散法等）を用いて７１０、７２４、７２６、７２７のN型不純物拡散層として砒素１×１０18〜１×１０21/cm3程度のドーズで形成する。あるいは、上記不純物の導入として斜めイオン注入を利用して各島状半導体層１１０の側壁に不純物拡散層導入を行う。5〜45°程度傾斜した方向から5〜100 ｋｅＶの注入エネルギー、砒素を１×１０14〜１×１０16/cm2程度のドーズが挙げられる。斜めイオン注入の際には、島状半導体層１１０の多方向から注入される方が表面不純物濃度が均一となり好ましい。あるいは上記不純物の導入としてCVD法により砒素を含む酸化膜を堆積し、その酸化膜からの砒素拡散を利用してもよい。またこの際、先の実施例と同様に第一の配線層となる不純物拡散層７１０はイオン注入法などにより不純物濃度の調整を行ってもよい（図７５６及び図７６５）。
【０４７１】
続いて、等方性エッチングにより第十ニの絶縁膜であるシリコン窒化膜３４１、３４２、３４３を除去した後、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば10nm程度のゲート酸化膜となる第三の絶縁膜として酸化膜４２０を形成する（図７５７及び図７６６）。ゲート酸化膜は熱酸化膜に限らず、CVD酸化膜もしくは、窒素酸化膜でもよい。
続いて第一の導電膜となる、例えば多結晶シリコン膜５１０を50nm〜200nm程度堆積した後、CVD法により第十四の絶縁膜として、例えばシリコン窒化膜３５０を20〜100nm堆積させる（図７５８及び図７６７）。このとき図７５８のように島状半導体層１１０の間隔が狭い方向のみの第一の溝部２１０が第十四の絶縁膜であるシリコン窒化膜３５０で埋めこまれる膜厚とする。
【０４７２】
第十四の絶縁膜であるシリコン窒化膜３５０を等方性エッチングにより堆積した膜厚分相当のエッチバックを行う（図７５９及び図７６８）。このとき、図７５９のように第一の導電膜である多結晶シリコン膜５１０の上端部は露出するが島状半導体層１１０の間隔が狭い方向のみの第一の溝部２１０が第十四の絶縁膜であるシリコン窒化膜３５０で埋めこまれている状態である。
続いて、第十五の絶縁膜としてシリコン酸化膜４９０を50nm〜200nm程度堆積する（図７６０及び図７６９）。このとき図７６９のように島状半導体層１１０の間隔が広い方向のみの第一の溝部２１０が第十五の絶縁膜であるシリコン酸化膜４９０で埋めこまれる膜厚とする。
【０４７３】
次いで、第十五の絶縁膜であるシリコン酸化膜４９０を堆積した膜厚分相当のエッチバックを行い、図７６１の第一の溝部２１０の残存していた第十四の絶縁膜であるシリコン窒化膜３５０を等方性エッチングにより除去し、第一の導電膜である多結晶シリコン膜５１０を異方性エッチングによりエッチバックを行う。このとき、図７７０のように島状半導体層１１０の間隔が広い方向のみの第一の導電膜である多結晶シリコン膜５１０の上端部が露出し除去されるが第一の溝部２１０が第十五の絶縁膜であるシリコン酸化膜４９０で埋めこまれている状態であるため第一の導電膜である多結晶シリコン膜５１０の下端部は除去されない。続いて、サイドウォールスペーサ状となった第一の導電膜である多結晶シリコン膜５１０をマスクに半導体基板１００に第二の溝部２２０を形成して第一の配線層となる不純物拡散層７１０の分離を行う（図７６１及び図７７０）。
【０４７４】
次に、第二の溝部２２０に第八の絶縁膜である酸化膜４６０を埋めこみ第二の導電膜である多結晶シリコン膜５２０を堆積する。この時、第一の導電膜である多結晶シリコン膜５１０と第二の導電膜である５２０は電気的に接続されて構成される。
続いて、製造例４（図３５５〜図３６１及び図３７５〜図３８１）と同様な手法を用いて行い、第二の導電膜である多結晶シリコン膜５２０の側壁に第四の絶縁膜であるシリコン窒化膜３２１、３２２、３２３、３２４のサイドウォールスペーサを形成する（図７６２及び図７７１）。
【０４７５】
等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０、第二の導電膜である５２０の分割を行った後、第二の導電膜である多結晶シリコン膜５２１〜５２４の露出部を、例えば熱酸化法によって第七の絶縁膜である酸化膜４５０を5nm〜50nm選択的に形成する。なお、第二の導電膜である多結晶シリコン膜５２１〜５２４の不純物の導入は第一の導電膜である多結晶シリコン膜５１０の成膜時もしくは成膜後に行ってもよいし、第二の導電膜である多結晶シリコン膜５２０の成膜時もしくは成膜後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【０４７６】
その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ３２１〜３２４を等方性エッチングにより除去した後、CVD法により第八の絶縁膜である酸化膜４６１を50nm〜500nm堆積しエッチングバックを行い、第一の溝部２１０に第八の絶縁膜である酸化膜４６１を埋めこむ（図７６３及び図７７２）。
第一の絶縁膜であるシリコン窒化膜３１０を等方性エッチングにより除去した後、不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、ビット線として第四の配線層８４０を第二もしくは第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する（図７６４及び図７７３）。
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。
これにより、電荷蓄積層としてMISキャパシタで構成される1トランジスタ1キャパシタ構造のDRAMの素子が島状半導体層に２対形成することが実現する。
なお、この実施の形態で形成する半導体記憶装置を、酸化膜が挿入された半導体基板、例えばＳＯＩ基板の酸化膜上の半導体部に形成してもよい（図７７４及び図７７５）。
【０４７７】
この実施例によっても同様の効果が得られ、さらに、不純物拡散層７１０の接合容量が抑制もしくは除外される効果を有する。
また、この実施例では第一の絶縁膜であるシリコン窒化膜３１０、第十二の絶縁膜であるシリコン窒化膜３４１、３４２、３４３、第四の絶縁膜であるシリコン窒化膜３２１、３２２、３２３、３２４、第十四の絶縁膜であるシリコン窒化膜３５０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
【０４７８】
この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層の隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスク無しで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによるレジストのパターンニング工程により配線層の分離を行ってもよい。また、フォトリソグラフィによるレジストのパターンニング工程により半導体基板１００に第二の溝部２２０を形成してもよい。
【０４７９】
製造例３２
製造例１〜９で形成する半導体記憶装置は、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第一、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図７７６〜図７８１は、それぞれEEPROMのメモリセルアレイを示す平面図である図６２のH−H′線、I1−I1′線、I2−I2′線、I3−I3′線、I4−I4′線及びI5−I5′線断面図であり、埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設された配線層５２１、５２２、５２３、５２４、７１０とが電気的に結合する部位９２１、９３２、９３３、９３４、９１０がそれぞれ確認できる位置での断面図を示している。また、図７８２〜図７８７、図７８８〜図７９３及び図７９４〜図７９９は、それぞれ図７７６〜図７８１に対応する図を示している。
【０４８０】
本実施例では第十の絶縁膜となる、例えばシリコン酸化膜４６５を100nm〜500nm堆積するまでは製造例１と同じである。その後必要に応じて第十の絶縁膜であるシリコン酸化膜４６５の表面をエッチバック又はCMPなどにより平坦化を施した後、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、反応性イオンエッチングにより引き出す対称とする配線層に達するまでエッチングする。これを引き出す配線層の数だけ繰り返し行う。
【０４８１】
より詳しくは、例えば第一の配線層を引き出す場合、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、配線層引き出し部のある領域のみを反応性イオンエッチングにより不純物拡散層７１０が露出するまで第十の絶縁膜であるシリコン酸化膜４６５の上面からエッチングを行う。続いて、例えば最下段第二の配線層を引き出す場合、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、配線層引き出し部の、先にエッチングを行った領域以外のある範囲を反応性イオンエッチングにより第二の導電膜である多結晶シリコン膜５２１に達するまで第十の絶縁膜であるシリコン酸化膜４６５の上面からエッチングを行う。
【０４８２】
半導体装置上面に配置された端子と埋設された配線層配線層５２１、５２２、５２３、５２４、７１０がそれぞれ電気的に接続するならば９２１、９３２、９３３、９２４、９１０はどのように配置してもよい。また、配線層を引き出すためのエッチングを行う順番はどの配線層から行ってもよく、例えば配線層引き出し部に配線層へ達する２つの溝を同時に形成し、その後一方をレジストなどによりマスクし、もう一方を更にエッチングしより下の配線層へ達するよう溝を形成してもよい。配線層引き出し部に、引き出す対称とする配線層の数だけ各配線層に達するような溝をそれぞれ独立に形成していれば手段は限定しない。
その後、第二十二の絶縁膜として、例えばシリコン酸化膜４９２を10〜100nm堆積し、続いて堆積膜厚分程度エッチバックすることにより、配線層引き出し部に形成した溝の内壁に第二十二の絶縁膜であるシリコン酸化膜４９２のサイドウォールスペーサを形成する。この際、第二十二の絶縁膜はシリコン酸化膜に限らずシリコン窒化膜でもよく、絶縁膜であれば限定しない。
【０４８３】
次に第十の絶縁膜であるシリコン酸化膜４６０〜４６５及び第二十二の絶縁膜であるシリコン酸化膜４９２に対して異方性エッチングを行い、引き出す対称とする配線層の露出する面積を増加させる。この際、他の配線層が露出しないようエッチングを行う。また、第一の配線層を引き出す溝においては半導体基板１００に達しないようエッチングを行う。また上述のように、第二十二の絶縁膜であるシリコン酸化膜４９２を堆積し、そのサイドウォールスペーサを形成し、シリコン酸化膜に対して異方性エッチングを施す工程を全ての溝について一括に行っても、あるいは各溝ごとに行ってもよい。
以降の工程は製造例１に準じて、第四の配線層形成時に、配線層引き出し部に形成した溝に第二十二の絶縁膜であるシリコン酸化膜４９２のサイドウォールスペーサを介してメタルあるいは導電膜を埋め込むことにより、第一の配線層及び第二、第三の各配線層は半導体上面へ引き出される（図７７６〜図７８１）。
【０４８４】
このように、埋設された配線層と、引き出し部の溝に埋め込まれるメタルあるいは導電膜との接触面積を増加させることにより、これらの接触抵抗を減少させる利点を有する。
また、図７８２〜図７８７は、図７７６〜図７８１に対し、上述の引き出しを、まず第一の配線層についてのみ行い、第四の配線層８４０の形成時に第一の配線層の引き出しを行った後、シリコン酸化膜を堆積させ必要に応じてCMPあるいはエッチバックを施した後、引き出し部において第二、第三の配線層を引き出すための溝を形成し同様の引き出しを行った場合を示す。
【０４８５】
図７８８〜図７９３は、図７７６〜図７８１に対し、メモリセル部に第四の配線層８４０を形成した後シリコン酸化膜を堆積させ必要に応じてCMPあるいはエッチバックを施した後、引き出し部において第一、第二及び第三の配線層を引き出すための溝を形成し同様の引き出しを行った場合をそれぞれ示す。
図７９４〜図７９９は、図７７６〜図７８１に対し、半導体装置上面に配置された端子と埋設された配線層５２１、５２２、５２３、５２４、７１０とが電気的に結合する部位９２１、９３２、９３３、９２４、９１０の配置を変えた一例として、メモリセルに近い側から順に９２４、９３３、９３２、９２１、９１０を配置した場合を示している。
また、以上の方法により第一の配線層及び第二、第三の配線層を半導体上面へ引き出すことが本発明における全ての実施例において適応できる。
【０４８６】
以上の製造例では、半導体基板を加工することにより形成した島状半導体層１１１０の側面に電荷蓄積層の加工を一括で形成する本発明の実施の形態について述べてきたが、種々組み合わせて用いてもよい。
さらに、上記の製造例では、半導体基板面の垂線方向に電荷蓄積層及び制御ゲートを有する複数のメモリセルを直列に接続し、該メモリセルは半導体基板と該半導体基板上に格子縞状に分離されてなるマトリクス状に配列された複数の島状半導体層の側壁部に形成され、該島状半導体層に配置された不純物拡散層をメモリセルのソースもしくはドレインとし、該不純物拡散層により半導体基板と島状半導体層が電気的に絶縁しており、前記制御ゲートが一方向の複数の島状半導体層について連続的に、且つ、半導体基板面に対し水平方向に配置されてなる制御ゲート線を有し、該制御ゲート線と交差する方向に不純物拡散層と電気的に接続し、且つ、半導体基板面に対し水平方向に配置されてなるビット線を有する本発明の実施の形態について述べてきたが、種々組み合わせて用いてもよい。
【０４８７】
【発明の効果】
本発明の半導体記憶装置によれば、半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲に形成された電荷蓄積層及び制御ゲートとから構成される少なくとも１つのメモリセルとを有する半導体記憶装置であって、島状半導体層内のメモリセルの少なくとも１つが半導体基板から電気的に絶縁されてなるため、島状半導体層の垂直方向における基板のバックバイアス効果の回避又はばらつきを防止することが可能となり、ビットラインとソースライン間に直列に接続するメモリセルを複数形成することが可能となる。これにより、基板からのバックバイアス効果に起因する読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきが発生しなくなる。また、大容量化が可能となる。さらに、ビット当りのセル面積が縮小することにより、チップの縮小化及び低コスト化を実現することができる。しかも、デバイス性能を決定する方向である垂直方向は最小加工寸法に依存せず、デバイスの性能を維持することができる。また、各メモリセルは、島状半導体層を取り囲むように配置するため、駆動電流の向上及びＳ値の増大が実現する。
【０４８８】
本発明の半導体記憶装置の製造方法によれば、島状半導体層の側壁に高さ方向に分割された絶縁膜からなるサイドウォールスペーサを形成することにより、電荷蓄積層として機能する浮遊ゲート等を一括して形成することができるとともに、トンネル酸化膜やゲート酸化膜として機能する絶縁膜が各メモリセルに対して同一のプロセスによって形成することができるため、簡便なプロセスの制御のみで同質のものが得られることとなる。これにより、メモリセル間の性能のばらつきを抑制することができる半導体記憶装置を簡便かつ低いコストで製造することが可能となる。
特に、島状半導体層を形成した後、島状半導体基板側面を犠牲酸化する場合には、基板表面のダメージ、欠陥及び凹凸を取り除くことができ、良好な活性領域を得ることができる。しかも、酸化膜厚を制御するという簡便な方法で島状半導体層の幅を制御することが可能となり、トンネル酸化膜の表面積及び浮遊ゲートと制御ゲートとの層間容量膜の表面積で決定される浮遊ゲートと制御ゲートとの間の容量の増大が容易に行うことが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するEEPROMのメモリセルアレイを示す平面図である。
【図２】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図３】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図４】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図５】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図６】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図７】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図８】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図９】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図１０】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図１１】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図１２】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図１３】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図１４】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図１５】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図１６】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図１７】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図１８】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図１９】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図２０】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図２１】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図２２】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図２３】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図２４】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図２５】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図２６】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図２７】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図２８】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図２９】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図３０】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図３１】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図３２】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図３３】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図３４】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図３５】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図３６】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図３７】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図３８】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図３９】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図４０】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図４１】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図４２】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図４３】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図４４】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図４５】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図４６】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図４７】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図４８】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図４９】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図５０】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図５１】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図５２】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図５３】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図５４】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図５５】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図５６】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図５７】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図５８】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図５９】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図６０】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図６１】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図６２】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図６３】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図６４】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図６５】 本発明の半導体記憶装置における電荷蓄積層として積層絶縁膜を有するMONOS構造であるメモリセルアレイを示す平面図である。
【図６６】 本発明の半導体記憶装置における電荷蓄積層としてMISキャパシタを有するDRAM構造であるメモリセルアレイを示す平面図である。
【図６７】 本発明の半導体記憶装置における電荷蓄積層としてMISトランジスタを有するSRAM構造であるメモリセルアレイを示す平面図である。
【図６８】 本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図６９】 本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図７０】 本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図７１】 本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図７２】 本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図７３】 本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図７４】 電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図７５】 電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図７６】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図７７】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図７８】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図７９】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図８０】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図８１】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図８２】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図８３】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図８４】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図８５】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図８６】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図８７】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図８８】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図８９】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図９０】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図９１】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図９２】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図９３】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図９４】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図９５】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図９６】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図９７】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図９８】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図９９】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１００】電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１０１】 本発明の半導体記憶装置において電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１０２】 本発明の半導体記憶装置において電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１０３】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１０４】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１０５】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１０６】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１０７】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１０８】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１０９】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１１０】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１１１】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１１２】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１１３】 本発明の半導体記憶装置において電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１１４】 本発明の半導体記憶装置において電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１１５】 電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１１６】 電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１１７】 電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１１８】 電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１１９】 本発明の半導体記憶装置において電荷蓄積層としてＭＩＳトランジスタを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１２０】 本発明の半導体記憶装置において電荷蓄積層としてＭＩＳトランジスタを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１２１】 電荷蓄積層としてＭＩＳトランジスタを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１２２】 電荷蓄積層としてＭＩＳトランジスタを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１２３】 本発明の半導体記憶装置の等価回路図である。
【図１２４】 本発明の半導体記憶装置の等価回路図である。
【図１２５】 本発明の半導体記憶装置の等価回路図である。
【図１２６】 本発明の半導体記憶装置の等価回路図である。
【図１２７】 本発明の半導体記憶装置の等価回路図である。
【図１２８】 本発明の半導体記憶装置の等価回路図である。
【図１２９】 本発明の半導体記憶装置の等価回路図である。
【図１３０】 本発明の半導体記憶装置の等価回路図である。
【図１３１】 本発明の半導体記憶装置の等価回路図である。
【図１３２】 本発明の半導体記憶装置の等価回路図である。
【図１３３】 本発明の半導体記憶装置の等価回路図である。
【図１３４】 本発明の半導体記憶装置の等価回路図である。
【図１３５】 本発明の半導体記憶装置の等価回路図である。
【図１３６】 本発明の半導体記憶装置の等価回路図である。
【図１３７】 本発明の半導体記憶装置の等価回路図である。
【図１３８】 本発明の半導体記憶装置の等価回路図である。
【図１３９】 本発明の半導体記憶装置の等価回路図である。
【図１４０】 本発明の半導体記憶装置の等価回路図である。
【図１４１】 本発明の半導体記憶装置の等価回路図である。
【図１４２】 本発明の半導体記憶装置の等価回路図である。
【図１４３】 本発明の半導体記憶装置の等価回路図である。
【図１４４】 本発明の半導体記憶装置の等価回路図である。
【図１４５】 本発明の半導体記憶装置の等価回路図である。
【図１４６】 本発明の半導体記憶装置の等価回路図である。
【図１４７】 本発明の半導体記憶装置の等価回路図である。
【図１４８】 本発明の半導体記憶装置の等価回路図である。
【図１４９】 本発明の半導体記憶装置の等価回路図である。
【図１５０】 本発明の半導体記憶装置の等価回路図である。
【図１５１】 本発明の半導体記憶装置の等価回路図である。
【図１５２】 本発明の半導体記憶装置の等価回路図である。
【図１５３】 本発明の半導体記憶装置の等価回路図である。
【図１５４】 本発明の半導体記憶装置の等価回路図である。
【図１５５】 本発明の半導体記憶装置の等価回路図である。
【図１５６】 本発明の半導体記憶装置の等価回路図である。
【図１５７】 本発明の半導体記憶装置の等価回路図である。
【図１５８】 本発明の半導体記憶装置の等価回路図である。
【図１５９】 本発明の半導体記憶装置の等価回路図である。
【図１６０】 本発明の半導体記憶装置の等価回路図である。
【図１６１】 本発明の半導体記憶装置の等価回路図である。
【図１６２】 本発明の半導体記憶装置の等価回路図である。
【図１６３】 本発明の半導体記憶装置の等価回路図である。
【図１６４】 本発明の半導体記憶装置の等価回路図である。
【図１６５】 本発明の半導体記憶装置の等価回路図である。
【図１６６】 本発明の半導体記憶装置の等価回路図である。
【図１６７】 本発明の半導体記憶装置の等価回路図である。
【図１６８】 本発明の半導体記憶装置の等価回路図である。
【図１６９】 本発明の半導体記憶装置の等価回路図である。
【図１７０】 本発明の半導体記憶装置の等価回路図である。
【図１７１】 本発明の半導体記憶装置の等価回路図である。
【図１７２】 本発明の半導体記憶装置の等価回路図である。
【図１７３】 本発明の半導体記憶装置の等価回路図である。
【図１７４】 本発明の半導体記憶装置の等価回路図である。
【図１７５】 本発明の半導体記憶装置の等価回路図である。
【図１７６】 本発明の半導体記憶装置の等価回路図である。
【図１７７】 本発明の半導体記憶装置の等価回路図である。
【図１７８】 本発明の半導体記憶装置の等価回路図である。
【図１７９】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１８０】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１８１】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１８２】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１８３】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１８４】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１８５】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１８６】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１８７】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１８８】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１８９】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１９０】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１９１】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１９２】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１９３】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１９４】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１９５】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１９６】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１９７】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１９８】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１９９】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２００】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２０１】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２０２】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２０３】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２０４】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２０５】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２０６】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２０７】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２０８】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２０９】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２１０】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２１１】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２１２】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２１３】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２１４】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２１５】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２１６】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２１７】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２１８】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２１９】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２２０】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２２１】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２２２】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２２３】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２２４】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２２５】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２２６】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２２７】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２２８】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２２９】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２３０】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２３１】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２３２】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２３３】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２３４】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２３５】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図２３６】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２３７】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２３８】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２３９】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２４０】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２４１】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２４２】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２４３】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２４４】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２４５】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２４６】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２４７】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２４８】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２４９】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２５０】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２５１】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２５２】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２５３】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２５４】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２５５】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２５６】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２５７】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２５８】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２５９】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２６０】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２６１】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２６２】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２６３】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２６４】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２６５】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２６６】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２６７】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２６８】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２６９】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２７０】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２７１】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２７２】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２７３】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２７４】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２７５】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２７６】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２７７】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２７８】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図２７９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２８０】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２８１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２８２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２８３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２８４】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２８５】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２８６】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２８７】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２８８】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２８９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２９０】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２９１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２９２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２９３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２９４】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２９５】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２９６】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２９７】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２９８】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２９９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３００】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３０１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３０２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３０３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３０４】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３０５】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３０６】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３０７】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３０８】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３０９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３１０】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３１１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３１２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３１３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３１４】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３１５】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３１６】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３１７】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３１８】 本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ'線）工程図である。
【図３１９】 本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ'線）工程図である。
【図３２０】 本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ'線）工程図である。
【図３２１】 本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ'線）工程図である。
【図３２２】 本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ'線）工程図である。
【図３２３】 本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ'線）工程図である。
【図３２４】 本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ'線）工程図である。
【図３２５】 本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ'線）工程図である。
【図３２６】 本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３２７】 本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３２８】 本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３２９】 本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３３０】 本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３３１】 本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３３２】 本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３３３】 本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３３４】 本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ'線）工程図である。
【図３３５】 本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ'線）工程図である。
【図３３６】 本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ'線）工程図である。
【図３３７】 本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３３８】 本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３３９】 本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３４０】 本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ'線）工程図である。
【図３４１】 本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ'線）工程図である。
【図３４２】 本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ'線）工程図である。
【図３４３】 本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ'線）工程図である。
【図３４４】 本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ'線）工程図である。
【図３４５】 本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ'線）工程図である。
【図３４６】 本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ'線）工程図である。
【図３４７】 本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ'線）工程図である。
【図３４８】 本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ'線）工程図である。
【図３４９】 本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ'線）工程図である。
【図３５０】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３５１】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３５２】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３５３】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３５４】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３５５】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３５６】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３５７】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３５８】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３５９】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３６０】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３６１】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３６２】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３６３】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３６４】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３６５】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３６６】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３６７】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３６８】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３６９】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３７０】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３７１】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３７２】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３７３】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３７４】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３７５】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３７６】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３７７】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３７８】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３７９】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３８０】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３８１】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３８２】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３８３】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３８４】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３８５】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３８６】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３８７】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３８８】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３８９】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３９０】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３９１】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３９２】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３９３】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３９４】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図３９５】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３９６】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３９７】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３９８】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図３９９】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４００】 本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ'線）工程図である。
【図４０１】 本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ'線）工程図である。
【図４０２】 本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ'線）工程図である。
【図４０３】 本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ'線）工程図である。
【図４０４】 本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ'線）工程図である。
【図４０５】 本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ'線）工程図である。
【図４０６】 本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ'線）工程図である。
【図４０７】 本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ'線）工程図である。
【図４０８】 本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ'線）工程図である。
【図４０９】 本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ'線）工程図である。
【図４１０】 本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ'線）工程図である。
【図４１１】 本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ'線）工程図である。
【図４１２】 本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ'線）工程図である。
【図４１３】 本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４１４】 本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４１５】 本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４１６】 本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４１７】 本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４１８】 本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４１９】 本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４２０】 本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４２１】 本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４２２】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４２３】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４２４】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４２５】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４２６】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４２７】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４２８】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４２９】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４３０】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４３１】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４３２】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４３３】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４３４】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４３５】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４３６】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４３７】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４３８】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４３９】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＡ−Ａ'線）工程図である。
【図４４０】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４４１】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４４２】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４４３】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４４４】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４４５】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４４６】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４４７】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４４８】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４４９】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４５０】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４５１】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４５２】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４５３】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４５４】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４５５】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４５６】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４５７】 本発明の半導体記憶装置の製造例７を示す断面（図５０のＢ−Ｂ'線）工程図である。
【図４５８】 本発明の半導体記憶装置の製造例８を示す断面（図１のＡ−Ａ'線）工程図である。
【図４５９】 本発明の半導体記憶装置の製造例８を示す断面（図１のＡ−Ａ'線）工程図である。
【図４６０】 本発明の半導体記憶装置の製造例８を示す断面（図１のＡ−Ａ'線）工程図である。
【図４６１】 本発明の半導体記憶装置の製造例８を示す断面（図１のＡ−Ａ'線）工程図である。
【図４６２】 本発明の半導体記憶装置の製造例８を示す断面（図１のＡ−Ａ'線）工程図である。
【図４６３】 本発明の半導体記憶装置の製造例８を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４６４】 本発明の半導体記憶装置の製造例８を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４６５】 本発明の半導体記憶装置の製造例８を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４６６】 本発明の半導体記憶装置の製造例８を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４６７】 本発明の半導体記憶装置の製造例８を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４６８】 本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ'線）工程図である。
【図４６９】 本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ'線）工程図である。
【図４７０】 本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ'線）工程図である。
【図４７１】 本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ'線）工程図である。
【図４７２】 本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ'線）工程図である。
【図４７３】 本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４７４】 本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４７５】 本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４７６】 本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４７７】 本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４７８】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ'線）工程図である。
【図４７９】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ'線）工程図である。
【図４８０】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ'線）工程図である。
【図４８１】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ'線）工程図である。
【図４８２】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ'線）工程図である。
【図４８３】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ'線）工程図である。
【図４８４】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４８５】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４８６】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４８７】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４８８】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４８９】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４９０】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ'線）工程図である。
【図４９１】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ'線）工程図である。
【図４９２】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ'線）工程図である。
【図４９３】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ'線）工程図である。
【図４９４】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ'線）工程図である。
【図４９５】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ'線）工程図である。
【図４９６】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４９７】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４９８】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ'線）工程図である。
【図４９９】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５００】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５０１】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５０２】 本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ'線）工程図である。
【図５０３】 本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５０４】 本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ'線）工程図である。
【図５０５】 本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５０６】 本発明の半導体記憶装置の製造例１４を示す断面（図１のＡ−Ａ'線）工程図である。
【図５０７】 本発明の半導体記憶装置の製造例１４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５０８】 本発明の半導体記憶装置の製造例１４を示す断面（図１のＡ−Ａ'線）工程図である。
【図５０９】 本発明の半導体記憶装置の製造例１４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５１０】 本発明の半導体記憶装置の製造例１５を示す断面（図１のＡ−Ａ'線）工程図である。
【図５１１】 本発明の半導体記憶装置の製造例１５を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５１２】 本発明の半導体記憶装置の製造例１６を示す断面（図１のＡ−Ａ'線）工程図である。
【図５１３】 本発明の半導体記憶装置の製造例１６を示す断面（図１のＡ−Ａ'線）工程図である。
【図５１４】 本発明の半導体記憶装置の製造例１６を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５１５】 本発明の半導体記憶装置の製造例１６を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５１６】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ'線）工程図である。
【図５１７】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ'線）工程図である。
【図５１８】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ'線）工程図である。
【図５１９】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ'線）工程図である。
【図５２０】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ'線）工程図である。
【図５２１】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ'線）工程図である。
【図５２２】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ'線）工程図である。
【図５２３】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ'線）工程図である。
【図５２４】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５２５】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５２６】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５２７】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５２８】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５２９】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５３０】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５３１】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５３２】 本発明の半導体記憶装置の製造例１８を示す断面（図１のＡ−Ａ'線）工程図である。
【図５３３】 本発明の半導体記憶装置の製造例１８を示す断面（図１のＡ−Ａ'線）工程図である。
【図５３４】 本発明の半導体記憶装置の製造例１８を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５３５】 本発明の半導体記憶装置の製造例１８を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５３６】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ'線）工程図である。
【図５３７】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ'線）工程図である。
【図５３８】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５３９】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５４０】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５４１】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５４２】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５４３】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５４４】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５４５】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５４６】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５４７】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５４８】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５４９】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５５０】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５５１】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５５２】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５５３】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５５４】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５５５】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５５６】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５５７】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５５８】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５５９】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５６０】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５６１】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５６２】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ'線）工程図である。
【図５６３】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５６４】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５６５】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５６６】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５６７】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５６８】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５６９】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５７０】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５７１】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５７２】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５７３】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５７４】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５７５】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５７６】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５７７】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５７８】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５７９】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５８０】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５８１】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５８２】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５８３】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５８４】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５８５】 本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ'線）工程図である。
【図５８６】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図５８７】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図５８８】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図５８９】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図５９０】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図５９１】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図５９２】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図５９３】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図５９４】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図５９５】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図５９６】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図５９７】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図５９８】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図５９９】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６００】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６０１】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６０２】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６０３】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６０４】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６０５】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６０６】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６０７】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６０８】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６０９】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６１０】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６１１】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６１２】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６１３】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６１４】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６１５】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６１６】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６１７】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６１８】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６１９】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６２０】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６２１】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６２２】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６２３】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６２４】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６２５】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６２６】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６２７】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６２８】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６２９】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６３０】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６３１】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６３２】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６３３】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６３４】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６３５】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６３６】 本発明の半導体記憶装置の製造例２１を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６３７】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６３８】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６３９】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６４０】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６４１】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６４２】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６４３】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６４４】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６４５】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６４６】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６４７】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＥ−Ｅ'線）工程図である。
【図６４８】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６４９】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６５０】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６５１】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６５２】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６５３】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６５４】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６５５】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６５６】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６５７】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６５８】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＦ−Ｆ'線）工程図である。
【図６５９】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６６０】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６６１】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６６２】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６６３】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６６４】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６６５】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６６６】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６６７】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６６８】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６６９】 本発明の半導体記憶装置の製造例２２を示す断面（図１のＧ−Ｇ'線）工程図である。
【図６７０】 本発明の半導体記憶装置の製造例２３を示す断面（図６０のH−H′線）工程図である。
【図６７１】 本発明の半導体記憶装置の製造例２３を示す断面（図６０のI1−I1′線）工程図である。
【図６７２】 本発明の半導体記憶装置の製造例２３を示す断面（図６０のI2−I2′線）工程図である。
【図６７３】 本発明の半導体記憶装置の製造例２３を示す断面（図６０のI3−I3′線）工程図である。
【図６７４】 本発明の半導体記憶装置の製造例２３を示す断面（図６０のI4−I4′線）工程図である。
【図６７５】 本発明の半導体記憶装置の製造例２３を示す断面（図６０のI5−I5′線）工程図である。
【図６７６】 本発明の半導体記憶装置の製造例２３を示す断面（図６１のH−H′線）工程図である。
【図６７７】 本発明の半導体記憶装置の製造例２３を示す断面（図６１のI1−I1′線）工程図である。
【図６７８】 本発明の半導体記憶装置の製造例２３を示す断面（図６１のI2−I2′線）工程図である。
【図６７９】 本発明の半導体記憶装置の製造例２３を示す断面（図６１０のI3−I3′線）工程図である。
【図６８０】 本発明の半導体記憶装置の製造例２３を示す断面（図６１のI4−I4′線）工程図である。
【図６８１】 本発明の半導体記憶装置の製造例２３を示す断面（図６１のI5−I5′線）工程図である。
【図６８２】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１のH−H′線）工程図である。
【図６８３】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１のI1−I1′線）工程図である。
【図６８４】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１のI2−I2′線）工程図である。
【図６８５】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１０のI3−I3′線）工程図である。
【図６８６】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１のI4−I4′線）工程図である。
【図６８７】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１のI5−I5′線）工程図である。
【図６８８】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１のH−H′線）工程図である。
【図６８９】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１のI1−I1′線）工程図である。
【図６９０】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１のI2−I2′線）工程図である。
【図６９１】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１０のI3−I3′線）工程図である。
【図６９２】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１のI4−I4′線）工程図である。
【図６９３】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１のI5−I5′線）工程図である。
【図６９４】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１のH−H′線）工程図である。
【図６９５】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１のI1−I1′線）工程図である。
【図６９６】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１のI2−I2′線）工程図である。
【図６９７】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１０のI3−I3′線）工程図である。
【図６９８】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１のI4−I4′線）工程図である。
【図６９９】 本発明の半導体記憶装置の製造例２３を示す断面（図６０又は図６１のI5−I5′線）工程図である。
【図７００】 本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ'線）工程図である。
【図７０１】 本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ'線）工程図である。
【図７０２】 本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ'線）工程図である。
【図７０３】 本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ'線）工程図である。
【図７０４】 本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ'線）工程図である。
【図７０５】 本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ'線）工程図である。
【図７０６】 本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ'線）工程図である。
【図７０７】 本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図７０８】 本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図７０９】 本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図７１０】 本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図７１１】 本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図７１２】 本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図７１３】 本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図７１４】 本発明の半導体記憶装置の製造例２５を示す断面（図６４のＡ−Ａ'線）工程図である。
【図７１５】 本発明の半導体記憶装置の製造例２５を示す断面（図６４のＡ−Ａ'線）工程図である。
【図７１６】 本発明の半導体記憶装置の製造例２５を示す断面（図６４のＡ−Ａ'線）工程図である。
【図７１７】 本発明の半導体記憶装置の製造例２５を示す断面（図６４のＡ−Ａ'線）工程図である。
【図７１８】 本発明の半導体記憶装置の製造例２５を示す断面（図６４のＡ−Ａ'線）工程図である。
【図７１９】 本発明の半導体記憶装置の製造例２５を示す断面（図６４のＡ−Ａ'線）工程図である。
【図７２０】 本発明の半導体記憶装置の製造例２５を示す断面（図６４のＡ−Ａ'線）工程図である。
【図７２１】 本発明の半導体記憶装置の製造例２５を示す断面（図６４のＢ−Ｂ'線）工程図である。
【図７２２】 本発明の半導体記憶装置の製造例２５を示す断面（図６４のＢ−Ｂ'線）工程図である。
【図７２３】 本発明の半導体記憶装置の製造例２５を示す断面（図６４のＢ−Ｂ'線）工程図である。
【図７２４】 本発明の半導体記憶装置の製造例２５を示す断面（図６４のＢ−Ｂ'線）工程図である。
【図７２５】 本発明の半導体記憶装置の製造例２５を示す断面（図６４のＢ−Ｂ'線）工程図である。
【図７２６】 本発明の半導体記憶装置の製造例２５を示す断面（図６４のＢ−Ｂ'線）工程図である。
【図７２７】 本発明の半導体記憶装置の製造例２５を示す断面（図６４のＢ−Ｂ'線）工程図である。
【図７２８】 本発明の半導体記憶装置の製造例２６を示す断面（図７０のH−H'線）工程図である。
【図７２９】 本発明の半導体記憶装置の製造例２６を示す断面（図７０のI1−I1′線）工程図である。
【図７３０】 本発明の半導体記憶装置の製造例２６を示す断面（図７０のI2−I2′線）工程図である。
【図７３１】 本発明の半導体記憶装置の製造例２６を示す断面（図７０のI3−I3′線）工程図である。
【図７３２】 本発明の半導体記憶装置の製造例２６を示す断面（図７０のI4−I4′線）工程図である。
【図７３３】 本発明の半導体記憶装置の製造例２６を示す断面（図７０のJ1−J1′線）工程図である。
【図７３４】 本発明の半導体記憶装置の製造例２６を示す断面（図７０のJ2−J2′線）工程図である。
【図７３５】 本発明の半導体記憶装置の製造例２６を示す断面（図７０のJ3−J3′線）工程図である。
【図７３６】 本発明の半導体記憶装置の製造例２６を示す断面（図７０のJ4−J4′線）工程図である。
【図７３７】 本発明の半導体記憶装置の製造例２７を示す断面（図７１のH−H'線）工程図である。
【図７３８】 本発明の半導体記憶装置の製造例２７を示す断面（図７１のI1−I1′線）工程図である。
【図７３９】 本発明の半導体記憶装置の製造例２７を示す断面（図７１のI2−I2′線）工程図である。
【図７４０】 本発明の半導体記憶装置の製造例２７を示す断面（図７１のI3−I3′線）工程図である。
【図７４１】 本発明の半導体記憶装置の製造例２７を示す断面（図７１のI4−I4′線）工程図である。
【図７４２】 本発明の半導体記憶装置の製造例２８を示す断面（図７２のH−H'線）工程図である。
【図７４３】 本発明の半導体記憶装置の製造例２８を示す断面（図７２のI1−I1′線）工程図である。
【図７４４】 本発明の半導体記憶装置の製造例２８を示す断面（図７２のI2−I2′線）工程図である。
【図７４５】 本発明の半導体記憶装置の製造例２８を示す断面（図７２のI3−I3′線）工程図である。
【図７４６】 本発明の半導体記憶装置の製造例２８を示す断面（図７２のI4−I4′線）工程図である。
【図７４７】 本発明の半導体記憶装置の製造例２８を示す断面（図７２のI5−I5′線）工程図である。
【図７４８】 本発明の半導体記憶装置の製造例２９を示す断面（図７４のＨ−Ｈ′線）工程図である。
【図７４９】 本発明の半導体記憶装置の製造例２９を示す断面（図６８のI−I′断面図の配線層引き出し部内でH−H′方向へ平行移動させたもの）工程図である。
【図７５０】 本発明の半導体記憶装置の製造例２９を示す断面（図６８のI−I′断面図の配線層引き出し部内でH−H′方向へ平行移動させたもの）工程図である。
【図７５１】 本発明の半導体記憶装置の製造例２９を示す断面（図６８のI−I′断面図の配線層引き出し部内でH−H′方向へ平行移動させたもの）工程図である。
【図７５２】 本発明の半導体記憶装置の製造例２９を示す断面（図６８のI−I′断面図の配線層引き出し部内でH−H′方向へ平行移動させたもの）工程図である。
【図７５３】 本発明の半導体記憶装置の製造例２９を示す断面（図６８のI−I′断面図の配線層引き出し部内でH−H′方向へ平行移動させたもの）工程図である。
【図７５４】 本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ′断面図）工程図である。
【図７５５】 本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ′断面図）工程図である。
【図７５６】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＡ−Ａ′断面図）工程図である。
【図７５７】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＡ−Ａ′断面図）工程図である。
【図７５８】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＡ−Ａ′断面図）工程図である。
【図７５９】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＡ−Ａ′断面図）工程図である。
【図７６０】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＡ−Ａ′断面図）工程図である。
【図７６１】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＡ−Ａ′断面図）工程図である。
【図７６２】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＡ−Ａ′断面図）工程図である。
【図７６３】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＡ−Ａ′断面図）工程図である。
【図７６４】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＡ−Ａ′断面図）工程図である。
【図７６５】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＢ−Ｂ′断面図）工程図である。
【図７６６】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＢ−Ｂ′断面図）工程図である。
【図７６７】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＢ−Ｂ′断面図）工程図である。
【図７６８】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＢ−Ｂ′断面図）工程図である。
【図７６９】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＢ−Ｂ′断面図）工程図である。
【図７７０】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＢ−Ｂ′断面図）工程図である。
【図７７１】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＢ−Ｂ′断面図）工程図である。
【図７７２】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＢ−Ｂ′断面図）工程図である。
【図７７３】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＢ−Ｂ′断面図）工程図である。
【図７７４】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＡ−Ａ′断面図）工程図である。
【図７７５】 本発明の半導体記憶装置の製造例３１を示す断面（図６６のＢ−Ｂ′断面図）工程図である。
【図７７６】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のH−H'線）工程図である。
【図７７７】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI1−I1′線）工程図である。
【図７７８】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI2−I2′線）工程図である。
【図７７９】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI3−I3′線）工程図である。
【図７８０】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI4−I4′線）工程図である。
【図７８１】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI5−I5′線）工程図である。
【図７８２】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のH−H'線）工程図である。
【図７８３】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI1−I1′線）工程図である。
【図７８４】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI2−I2′線）工程図である。
【図７８５】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI3−I3′線）工程図である。
【図７８６】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI4−I4′線）工程図である。
【図７８７】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI5−I5′線）工程図である。
【図７８８】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のH−H'線）工程図である。
【図７８９】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI1−I1′線）工程図である。
【図７９０】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI2−I2′線）工程図である。
【図７９１】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI3−I3′線）工程図である。
【図７９２】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI4−I4′線）工程図である。
【図７９３】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI5−I5′線）工程図である。
【図７９４】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のH−H'線）工程図である。
【図７９５】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI1−I1′線）工程図である。
【図７９６】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI2−I2′線）工程図である。
【図７９７】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI3−I3′線）工程図である。
【図７９８】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI4−I4′線）工程図である。
【図７９９】 本発明の半導体記憶装置の製造例３２を示す断面（図６２のI5−I5′線）工程図である。
【図８００】 従来のEEPROMを示す平面図である。
【図８０１】 図８００のＡ−Ａ′及びB−Ｂ′断面図である。
【図８０２】 従来のEEPROMの製造方法を示す工程断面図である。
【図８０３】 従来のEEPROMの製造方法を示す工程断面図である。
【図８０４】 従来のEEPROMの製造方法を示す工程断面図である。
【図８０５】 従来のEEPROMの製造方法を示す工程断面図である。
【図８０６】 従来のEEPROMの平面図及び対応する等価回路図である。
【図８０７】 従来のMNOS構造のメモリセルの断面図である
【図８０８】 従来の別のMNOS構造のメモリセルの断面図である
【図８０９】 一つの柱状シリコン層に複数のメモリセルを形成した半導体装置の断面図である。
【符号の説明】
１００、３１００ シリコン基板（半導体基板）
１０１ ＳＯＩ半導体基板層
１１０、３１１０ 島状半導体層
２１０ 第一の溝部
２２０ 第二の溝部
２５０ 第五の溝部
３１０ シリコン窒化膜（第一の絶縁膜、マスク層）
３２１〜３２４ シリコン窒化膜（第四の絶縁膜、サイドウォールスペーサ）
３３１ シリコン窒化膜（第九の絶縁膜）
３４０〜３４３ シリコン窒化膜（第十ニの絶縁膜、サイドウォールスペーサ）
３５０〜３５３ シリコン窒化膜（第十四の絶縁膜）
４１０ 熱酸化膜（第二の絶縁膜）
４２０、４２１ シリコン酸化膜（第三の絶縁膜、トンネル酸化膜）
４３１、４３２、４３３ シリコン酸化膜（第五の絶縁膜）
４４１、４４２、４４３ シリコン酸化膜（第六の絶縁膜）
４５０ シリコン酸化膜（第七の絶縁膜）
４６０、４６１、４６２、４６３、４６６ シリコン酸化膜（第八の絶縁膜）
４６５ シリコン酸化膜（第十の絶縁膜）
４７１、４７２ シリコン酸化膜（第十一の絶縁膜）
４８０、４８１、４８４ 酸化膜（第十三の絶縁、ゲート酸化膜）
４９０、４９１、４９２、４９５、４９９ シリコン酸化膜（第十五の絶縁膜）
５１０〜５１４ 多結晶シリコン膜（第一の導電膜）
５２０〜５２４ 多結晶シリコン膜（第二の導電膜）
６１１、６１２、６１３ ＯＮＯ膜（層間絶縁膜）
６２０、６２２、６２３ 積層絶縁膜（電荷蓄積層）
７１０、７２０〜７２７ N型不純物拡散層
８１０、８１０-１〜８１０-N 第一の配線層
８２１、８２４ 第二の配線層
８３２、８３３ 第三の配線層
８４０、８４０-１〜８４０-M 第四の配線層（ビット線）
９１０ 第一のコンタクト部
９２１、９２４ 第二のコンタクト部
９３２、９３３ 第三のコンタクト部
３４３１、３４３４ ゲート絶縁膜
３１２０ 第二の配線層
３４７１ シリコン酸化膜（第十一の絶縁膜）
３５１１ 第一の導電膜（メモリゲート）
３５１２ 第二の導電膜
３５１３ 第三の導電膜
３５１４ 制御ゲート（第三の配線層）
３７１０、３７２１、３７２４ 不純物拡散層（第一の配線層）
３８４０ 第四の配線層（ビット線）
３８５０ 第一の配線層
Ｒ１、Ｒ２、Ｒ4、Ｒ２０、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５、Ｒ２６、Ｒ２７、Ｒ２８ レジスト
WB 第一配線層幅
WA 第四配線層幅

Claims (9)

  1. 半導体基板上に少なくとも１つの島状半導体層を形成する工程と、
    該島状半導体層上に、その表面を覆う絶縁膜及び第一導電膜を形成する工程と、
    前記島状半導体層の側壁上に位置する第一導電膜の上に、高さ方向に分割された絶縁膜からなるサイドウォールスペーサを形成する工程と、
    該サイドウォールスペーサをマスクとして用いて第一導電膜を分割する工程と、
    該分割された第一導電膜に対して自己整合的に不純物を導入する工程と、
    該第一導電膜上に層間容量膜及び第二導電膜を形成する工程と、以上の工程を少なくとも用いて、
    前記島状半導体層と、該島状半導体層の側壁の１部もしくはその周囲に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルを有する半導体記憶装置の製造方法。
  2. 半導体基板上に少なくとも１つの島状半導体層を形成する工程と、
    該島状半導体層上に、その表面を覆う積層絶縁膜からなる電荷蓄積層及び第一導電膜を形成する工程と、
    前記島状半導体層の側壁上に位置する第一導電膜の上に、高さ方向に分割された絶縁膜からなるサイドウォールスペーサを形成する工程と、
    該サイドウォールスペーサをマスクとして用いて第一導電膜を分割する工程と、
    該分割された第一導電膜に対して自己整合的に不純物を導入する工程と、以上の工程を少なくとも用いて、
    前記島状半導体層と、該島状半導体層の側壁の１部もしくはその周囲に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルを有する半導体記憶装置の製造方法。
  3. 半導体基板上に少なくとも１つの島状半導体層を形成する工程と、
    該島状半導体層に、部分的に不純物を導入する工程と、
    前記島状半導体層上に、その表面を覆う絶縁膜及び第一導電膜を形成する工程と、
    前記島状半導体層の側壁上に位置する第一導電膜の上に、高さ方向に分割された絶縁膜からなるサイドウォールスペーサを形成する工程と、
    該サイドウォールスペーサをマスクとして用いて第一導電膜を分割する工程と、以上の工程を少なくとも用いて、
    前記島状半導体層と、該島状半導体層の側壁の１部もしくはその周囲に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルを有する半導体記憶装置の製造方法。
  4. 導入された不純物が、半導体基板表面に対して水平な方向において、島状半導体層内で不純物拡散層がつながるように不純物を拡散する請求項１〜３のいずれか１つに記載の半導体記憶装置の製造方法。
  5. 島状半導体層を複数マトリクス状に形成し、さらに、該島状半導体層の側壁を酸化して該酸化膜を除去することにより、一方向における前記島状半導体層の幅を島状半導体層間の距離よりも小さくする請求項１〜４のいずれか１つに記載の半導体記憶装置の製造方法。
  6. 分割された第一導電膜間に、第三導電膜を形成する請求項１〜５のいずれか１つに記載の半導体記憶装置の製造方法。
  7. 第一導電膜を２以上に分割する際に、島状半導体層に側して第一導電膜直下に形成されるチャネル層が、隣接するチャネル層と互いに電気的に接続される程度に第一導電膜を互いに近接して配置する請求項１〜６のいずれか１つに記載の半導体記憶装置の製造方法。
  8. 絶縁膜を島状半導体表面の一部の領域に形成するとともに、他の一部の領域に他の絶縁膜を形成し、第一導電膜をこれら絶縁膜及び他の絶縁膜上に形成する請求項１、３〜７のいずれか１つに記載の半導体装置の製造方法。
  9. 積層絶縁膜からなる電荷蓄積層を島状半導体表面の一部の領域に形成するとともに、他の一部の領域に他の絶縁膜を形成し、第一導電膜をこれら電荷蓄積層及び他の絶縁膜上に形成する請求項２、４〜７のいずれか１つに記載の半導体装置の製造方法。
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