JP4391741B2 - 半導体記憶装置及びその製造方法 - Google Patents

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Description

【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置及びその製造方法に関し、より詳細には、電荷蓄積層と制御ゲートとを備えるメモリ・トランジスタを用いた半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭのメモリセルとして、ゲート部に電荷蓄積層と制御ゲートとを有し、トンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うＭＯＳトランジスタ構造のデバイスが知られている。このメモリセルでは、電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“0”、“1”として記憶する。
例えば、電荷蓄積層として浮遊ゲートを用いたｎチャネルのメモリセルの場合、浮遊ゲートに電子の注入するには、ソース／ドレイン拡散層と基板とを接地し、制御ゲートに正の高電圧を印加する。このとき、基板側からトンネル電流によって浮遊ゲートに電子が注入される。この電子注入により、メモリセルのしきい値電圧は正方向に移動する。一方、浮遊ゲートの電子を放出させるには、制御ゲートを接地し、ソース／ドレイン拡散層又は基板のいずれかに正の高電圧を印加する。このとき、浮遊ゲートからトンネル電流によって基板側の電子が放出される。この電子放出により、メモリセルのしきい値電圧は負方向に移動する。
【０００３】
以上の動作において、電子注入と放出、すなわち書き込みと消去とを効率良く行うためには、浮遊ゲートと制御ゲート及び基板との間の容量結合の関係が重要である。すなわち、浮遊ゲートと制御ゲートとの間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み及び消去が容易になる。
しかし、近年の半導体技術の進歩、特に微細加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの小型化と大容量化とが急速に進んでいる。
したがって、メモリセル面積が小さくて、しかも、浮遊ゲートと制御ゲートとの間の容量を如何に大きく確保するかが重要な問題となっている。
【０００４】
浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか又は浮遊ゲートと制御ゲートとの対向面積を大きくすることが必要である。
しかし、ゲート絶縁膜を薄くすることは信頼性上限界がある。ゲート絶縁膜の誘電率を大きくすることは、例えば、シリコン酸化膜に代えてシリコン窒素膜等を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。
したがって、十分な容量を確保するためには、浮遊ゲートと制御ゲートとのオーバーラップ面積を一定値以上確保することが必要となるが、これは、メモリセルの面積を小さくしてＥＥＰＲＯＭの大容量化を図ることとは相反することとなる。
【０００５】
これに対し、半導体基板が格子縞状の溝により分離され、マトリクス状に配列された複数の柱状半導体層の側壁を利用してメモリ・トランジスタが構成されるＥＥＰＲＯＭが提案されている（例えば、特許文献１）。
このＥＥＰＲＯＭを図２３８に示す。図２３８は、柱状シリコン層２が円柱状である場合、すなわち上面が円形であるＥＥＰＲＯＭの平面図であり、図２３９(a)及び図２３９(b)は、それぞれ図２３８のA-A'及びB-B'断面図である。なお、図２３８では、選択ゲート・トランジスタのゲート電極が連続して形成される選択ゲート線は、複雑になるので示していない。
【０００６】
このＥＥＰＲＯＭは、ｐ型シリコン基板１を用い、この上に格子縞状の溝３により分離された複数のｐ型の柱状シリコン層２がマトリクス配列され、これら各柱状シリコン層２がそれぞれメモリセル領域となっている。メモリ・トランジスタは、各柱状シリコン層２の上面に形成されたドレイン拡散層１０、溝３の底部に形成された共通ソース拡散層９、柱状シリコン層２の周囲を取り囲むように、柱状シリコン層２の下部に、トンネル酸化膜５を介して形成された浮遊ゲート６、さらにその外側に層間絶縁膜７を介して形成された制御ゲート８により構成される。なお、溝３の底部に所定厚みの酸化膜４が埋込み形成されている。また、制御ゲート８は、図２３８及び第２４３(b)に示すように、一方向の複数のメモリセルについて連続的に配設されて、制御ゲート線、すなわちワード線ＷＬ(WL1,WL2,…)を構成している。また、制御ゲート線と交差する方向に、複数のメモリ・トランジスタのドレイン拡散層に接続されたビット線が設けられている。
【０００７】
さらに、１トランジスタ／１セル構成では、メモリ・トランジスタが過剰消去の状態、すなわち、読出し電位が０Ｖであって、しきい値が負の状態になると、非選択でもセル電流が流れることになり、不都合である。したがって、これを確実に防止するために、柱状半導体層の上部に、メモリ・トランジスタと同様にその周囲を取り囲むように、ゲート酸化膜３１を介してゲート電極３２が配設されて選択ゲート・トランジスタが構成されている。このトランジスタのゲート電極３２は、メモリセルの制御ゲート８と同様に、制御ゲート線と同じ方向には連続して配設されて選択ゲート線となる。
制御ゲート線は、セルアレイの端部の柱状シリコン層位置にＰＥＰによるマスクを形成しておいて、その表面に制御ゲート線と連続する多結晶シリコン膜からなるコンタクト部14を残し、選択ゲート線も制御ゲートと逆の端部のシリコン層にコンタクト部１５を残して、これらにそれぞれワード線ＷＬ及び制御ゲート線ＣＧとなるアルミニウム配線１３、１６をコンタクトさせている。
【０００８】
このように形成されたメモリセルの基板表面は、ＣＶＤ酸化膜１１により覆われ、これにコンタクト孔が開けられて、ワード線ＷＬと交差する方向のメモリセルのドレイン拡散層１０を共通接続するビット線ＢＬ(BL1,BL2,…)となるアルミニウム配線１２が配設されている。
このような構成により、小さい占有面積で、電荷蓄積層と制御ゲートとの間の容量を十分大きく確保することができる。また、各メモリセルのビット線に繋がるドレイン拡散層は、それぞれ柱状半導体層の上面に形成され、溝によって電気的に完全に絶縁されている。さらに、素子分離領域が小さくでき、メモリセルサイズが小さくなる。したがって、優れた書き込み、消去効率を有するメモリセルを集積した大容量化ＥＥＰＲＯＭを得ることができる。
【０００９】
上記の図２３９(a)に示したのＥＥＰＲＯＭの具体的な製造方法を、図２４０(a)〜２４７(ｇ)を参照して説明する。
まず、ウェハに、高不純物濃度のｐ型シリコン基板１に、低不純物濃度のｐ型シリコン層２をエピタキシャル成長させる。その表面にマスク層２１を堆積し、公知のＰＥＰ工程によりフォトレジスト・パターン２２を形成する。これを用いてマスク層２１をエッチングする(図２４０(a))。
マスク層２１を用いて、反応性イオンエッチング法によりシリコン層２をエッチングして、基板１に達する深さの格子縞状の溝３を形成する。これにより、シリコン層２は、柱状をなして複数の島に分離される。その後、ＣＶＤ法によりシリコン酸化膜２３を堆積する。これを異方性エッチングにより各柱状シリコン層２の側壁に残す。ｎ型不純物をイオン注入して、各柱状シリコン層２の上面に、それぞれドレイン拡散層１０を形成する。溝底部には、共通ソース拡散層９を形成する(図２４０(b))。
【００１０】
その後、等方性エッチングにより各柱状シリコン層２の周囲の酸化膜２３をエッチング除去する。必要に応じて斜めイオン注入を利用して各シリコン層２の側壁にチャネルイオン注入を行う。チャネルイオン注入に代えてＣＶＤ法により、ボロンを含む酸化膜を堆積し、その酸化膜からのボロン拡散を利用してもよい。ＣＶＤシリコン酸化膜４を堆積し、これを等方性エッチングによりエッチングして、溝３の底部に埋め込む。その後、熱酸化によって、各柱状シリコン層２の周囲に、例えば、１０ｎｍ程度のトンネル酸化膜５を形成する。その上に、第１層多結晶シリコン膜を堆積する。この第１層多結晶シリコン膜を異方性エッチングによりエッチングし、柱状シリコン層２の下部側壁に残して、シリコン層２を取り囲む形の浮遊ゲート５を形成する(図２４１(ｃ))。
【００１１】
次に、各柱状シリコン層２の周囲に形成された浮遊ゲート６の表面に層間絶縁膜７を形成する。この層間絶縁膜７は、例えば、ONO膜とする。その上に、第２層多結晶シリコン膜を堆積し、異方性エッチングによりエッチングして、柱状シリコン層２の下部に制御ゲート８を形成する(図２４１(d))。このとき、制御ゲート８は柱状シリコン層２の間隔を、図２３８の縦方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線として形成することができる。不要な層間絶縁膜７及びその下のトンネル酸化膜２をエッチング除去する。ＣＶＤシリコン酸化膜１１１を堆積し、溝３の途中まで、つまり、メモリセルの浮遊ゲート７及び制御ゲート８が隠れるところまでエッチングすることにより、ＣＶＤシリコン酸化膜１１１を埋め込む(図２４２(ｅ))。
【００１２】
その後、露出した柱状シリコン層２の上部に熱酸化により２０ｎｍ程度のゲート酸化膜３１を形成する。第３層多結晶シリコン膜を堆積し、これを異方性エッチングによりエッチングしてＭＯＳトランジスタのゲート電極３２を形成する(図２４２(ｆ))。このゲート電極３２も、制御ゲート線と同じ方向に連続的にパターン形成されて選択ゲート線となる。なお、選択ゲート線もセルフアラインで連続的に形成することができるが、メモリセルの制御ゲート８の場合に比べて難しい。なぜなら、メモリ・トランジスタ部は２層ゲートであるのに対し、選択ゲート・トランジスタが単層ゲートであるため、隣接セル間のゲート電極間隔が制御ゲート間隔より広いからである。したがって、確実にゲート電極３２を連続させるためには、これを二層多結晶シリコン構造として、最初の多結晶シリコン膜については、マスク工程でゲート電極を繋げる部分にのみ残し、次の多結晶シリコン膜に対して側壁残しを行う。
【００１３】
制御ゲート線及び選択ゲート線は、それぞれ異なる端部において、柱状シリコン層上面にコンタクト部１４、１５が形成されるように、多結晶シリコン膜エッチングに際してマスクを形成する。最後に、ＣＶＤシリコン酸化膜112を堆積し、必要なら平坦化処理を行い、コンタクト孔を開けて、アルミニウムを蒸着及びパターニングし、ビット線BLとなるアルミニウム配線１２、制御ゲート線ＣＧとなるアルミニウム配線１３及びワード線ＷＬとなるアルミニウム配線１６を同時に形成する(図２４３(ｇ))。
【００１４】
図２４４(a)は、上記ＥＥＰＲＯＭの１メモリセルの要部を概略断面図として示し、図２４４(b)は等価回路を示している。図２４４（ａ）及び図２４４（ｂ）を用いて、このＥＥＰＲＯＭの動作を簡単に説明すれば、次の通りである。
まず、書込みにホットキャリア注入を利用する場合、書き込みは、選択ワード線ＷＬに十分高い正電位を与え、選択制御ゲート線ＣＧ及び選択ビット線ＢＬに所定の正電位を与える。これにより、選択ゲート・トランジスタQsを介して正電位をメモリ・トランジスタQcのドレインに伝達して、メモリ・トランジスタQcでチャネル電流を流して、ホットキャリア注入を行い、そのメモリセルのしきい値を正方向に移動させる。
消去は、選択制御ゲートＣＧを０Ｖとし、ワード線ＷＬ及びビット線ＢＬに高い正電位を与えて、ドレイン側に浮遊ゲートの電子を放出させる。一括消去は、共通ソースに高い正電位を与え、ソース側に電子を放出させる。これにより、メモリセルのしきい値は負方向に移動する。
【００１５】
読出しは、ワード線ＷＬにより、選択ゲート・トランジスタQsを開き、制御ゲート線ＣＧの読出し電位を与える。電流の有無により“0”、“1”判別を行う。
電子注入にFowler-Nordheimトンネリングを利用する場合には、選択制御ゲート線ＣＧ及び選択ワード線ＷＬに高い正電位を与え、選択ビット線ＢＬを０Ｖとして、基板から浮遊ゲートに電子を注入する。
なお、このＥＥＰＲＯＭでは、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成しているが、これは、柱状シリコン層の配置が対称的でない場合に初めて可能である。すなわち、ワード線方向の柱状シリコン層の隣接間隔を、ビット線方向にそれより小さくすることにより、ビット線方向には分離され、ワード線方向に繋がる制御ゲート線が、マスクなしで自動的に得られる。
【００１６】
これに対して、例えば、柱状シリコン層の配置を対称的にした場合には、ＰＥＰ工程を必要とする。具体的には、第２層多結晶シリコン膜を厚く堆積して、ＰＥＰ工程を経て、制御ゲート線として連続させるべき部分にこれを残すように選択エッチングする。次いで、第３層多結晶シリコン膜を堆積して、上記と同様に側壁残しのエッチングを行う。柱状シリコン層の配置が対称的でない場合にも、その配置の間隔によっては上記のように自動的に連続する制御ゲート線が形成できないこともある。このような場合にも、上述のようなマスク工程を用いることにより、一方向に連続する制御ゲート線を形成すればよい。また、このＥＥＰＲＯＭでは、浮遊ゲート構造のメモリセルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構造である必要はなく、電荷蓄積層を多層絶縁膜へのトラップにより実現している、例えばＭＮＯＳ構造の場合にも有効である。
【００１７】
ＭＮＯＳ構造のメモリセルを、図２４５に示す。図２４５は、図２３９(a)に対応する断面図である。
電荷蓄積層となる積層絶縁膜２４は、トンネル酸化膜とシリコン窒化膜の積層構造又はその窒化膜表面に、さらに酸化膜を形成した構造とする。
図２４６は、上記従来例において、メモリ・トランジスタと選択ゲート・トランジスタを逆にしたＥＥＰＲＯＭ、つまり、柱状シリコン層２の下部に選択ゲート・トランジスタを形成し、上部にメモリ・トランジスタを形成したＥＥＰＲＯＭ（図２３９(a)）に対応する断面図である。共通ソース側に選択ゲート・トランジスタを設けるこの構造は、書き込み方式としてホットエレクトロン注入方式を用いる場合に採用することができる。
図２５１は、一つの柱状シリコン層に複数のメモリセルを構成した例である。なお、図２５１中、先の例と対応する部分には同一符号を付して詳細な説明は省略する。
このＥＥＰＲＯＭでは、柱状シリコン層２の最下部に選択ゲート・トランジスタQs1を形成し、その上に３個のメモリ・トランジスタQc1、Qc2、Qc3を配置し、さらにその上に選択ゲート・トランジスタQs2を配置している。
【００１８】
【特許文献１】
特許第２８７７４６２号
【００１９】
【発明が解決しようとする課題】
ところで、上記の例では、図２４４（ａ）に示したように、選択ゲート・トランジスタQsとメモリ・トランジスタQcとの間には拡散層がない。これは、柱状シリコン層の側面に選択的に拡散層を形成することが困難だからである。
したがって、図２３９(a)及び(b)の構造において、メモリ・トランジスタのゲート部と選択ゲート・トランジスタのゲート部との間の分離酸化膜はできるだけ薄いことが望ましい。特に、ホットエレクトロン注入を利用する場合には、メモリ・トランジスタのドレイン部に十分な“Ｈ”レベル電位を伝達するために、この分離酸化膜厚が３０〜４０ｎｍ程度であることが必要になる。
しかし、このような微小間隔は、先の製造工程で説明したＣＶＤによる酸化膜の埋め込みのみでは実際上は困難である。
また、上記の例では、基板に対して垂直方向にトランジスタを形成していく際、各段毎にトランジスタを形成するため、工程数が増大し、製造コストの増大、製造期間の増加、歩留りの低下を招く。また、製造されたメモリ・トランジスタは、各段毎の熱履歴の違いによるトンネル酸化膜の膜質の違いや拡散層のプロファイルの違いにより、セル特性にばらつきを生じる。
【００２０】
さらに、上記の例では、柱状半導体層に対して自己整合に電荷蓄積層及び制御ゲートが形成されるが、セルアレイの大容量化を考えた場合、柱状半導体層は最小加工寸法にて形成することが好ましい。ここで電荷蓄積層として浮遊ゲートを用いた場合、浮遊ゲートと制御ゲート及び浮遊ゲートと基板との間の容量結合の関係は、柱状半導体層外周の面積と浮遊ゲート外周の面積、柱状半導体層と浮遊ゲートとを絶縁するトンネル酸化膜の膜厚、浮遊ゲートと制御ゲートとを絶縁する層間絶縁膜の膜厚で決まる。上記例では、柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有し、小さい占有面積で電荷蓄積層と制御ゲートとの間の容量を十分大きく確保することを目的としているが、柱状半導体層を最小加工寸法にて形成し、さらにトンネル酸化膜の膜厚と層間絶縁膜の膜厚とを固定とした場合、電荷蓄積層と制御ゲートとの間の容量は、単純に浮遊ゲート外周の面積、つまり浮遊ゲートの膜厚で決まる。したがって、これ以上、メモリセルの占有面積を増加させずに電荷蓄積層と制御ゲートとの間の容量を増大させることは困難である。言換えれば、メモリセルの占有面積を増加させずに、浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比を増大させることは困難である。
また、上記の例では、一つの柱状半導体層に複数のメモリセルを直列に接続して構成し、各メモリセルの閾値が同じであると考えた場合、制御ゲート線ＣＧに読出し電位を与えて、電流の有無により“０”、“１”判別を行う読み出し動作の際、直列に接続された両端に位置するメモリセルは、基板からのバックバイアス効果により閾値の変動が顕著となる。これにより直列に接続するメモリセルの個数がデバイス上制約されるため、これ以上の大容量化は困難となる。
【００２１】
本発明は、上記課題に鑑みなされたものであり、メモリ・トランジスタ間及び選択ゲート・トランジスタとメモリ・トランジスタとの間に不純物拡散層を制御よく、容易に形成し、複数のメモリセルが半導体基板面に対し垂直方向に直列に配置されてなる構造を有する半導体記憶装置を、段数の増加に伴って工程数が増加することなく、より少ない工程で制御よく形成し、安価かつ短期間で製造することができ、さらに、メモリセルの占有面積を増加させずに、電荷蓄積層と制御ゲートとの間の容量比をより一層増大させるとともに、電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を少なくすることにより、さらなる集積度の向上を図ることができる半導体記憶装置及びその製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明によれば、第１導電型の半導体基板と、
少なくとも一つの島状半導体層、前記島状半導体層の側壁の周囲の一部に形成された電荷蓄積層及び制御ゲートから構成されるメモリセルとを有する半導体記憶装置であって、
前記メモリセルが前記一つの島状半導体層に対して複数形成され、
前記複数のメモリセルが直列に配置され、
前記メモリセルが配置される前記島状半導体層が、前記半導体基板に対する水平方向の断面積が段階的に異なる形状を有し、
前記メモリセルが、前記島状半導体層の前記半導体基板に対する水平面の少なくとも一部の領域に、電荷を通過させ得るトンネル絶縁膜を有し、かつ
前記メモリセルが、前記島状半導体層の前記半導体基板に対する垂直面の少なくとも一部の領域に、ゲート絶縁膜とトンネル絶縁膜とからなるメモリゲート絶縁膜を有することを特徴とする半導体記憶装置が提供される。
また、本発明によれば、半導体基板に少なくとも一つの柱状半導体層を形成する工程と、
前記柱状半導体層の側壁に第一の絶縁膜のサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記半導体基板をさらに掘り下げ、前記半導体基板に対する水平方向の断面積が段階的に異なる島状半導体層を形成する工程と、
前記階段状に形成された島状半導体層の表面に、その表面を覆うようにゲート絶縁膜を形成し、前記階段状に形成された島状半導体層の側面に第二の絶縁膜のサイドウォールを形成する工程と、
前記第二の絶縁膜のサイドウォールをマスクに選択的に前記ゲート絶縁膜を除去する工程と、
前記第二の絶縁膜のサイドウォールを除去する工程と、
前記第二の絶縁膜のサイドウォールが除去された前記階段状に形成された島状半導体層上に、単層又は積層構造のトンネル絶縁膜を形成することにより、前記島状半導体層の前記半導体基板に対する水平面の少なくとも一部の領域に電荷を通過させ得るトンネル絶縁膜が形成され、かつ前記島状半導体層の前記半導体基板に対する垂直面の少なくとも一部の領域に、ゲート絶縁膜とトンネル絶縁膜とからなるメモリゲート絶縁膜が形成されるようにする工程と、
前記トンネル絶縁膜及びメモリゲート絶縁膜上に、第一の導電膜を形成する工程と、
前記第一の導電膜を、前記階段状に形成された島状半導体層の側壁に絶縁膜を介してサイドウォール状に形成することによって分離する工程とを含むことにより、
前記階段状に形成された島状半導体層と、前記階段状に形成された島状半導体層の側壁の一部又はその周囲に形成された電荷蓄積層及び制御ゲートから構成される複数のメモリセルを有する半導体記憶装置を形成することからなる半導体記憶装置の製造方法が提供される。
【００２３】
【発明の実施の形態】
本発明の半導体記憶装置は、半導体基板面の垂線方向に電荷蓄積層及び制御ゲートとなる第三の電極を有する複数のメモリセルが直列に接続されている。このメモリセルは、半導体基板と半導体基板上に格子縞状に分離されてなるマトリクス状に配列された複数の島状半導体層の側壁に形成される。
島状半導体層は、半導体基板に対する水平方向の断面積が段階的に異なる形状を有しており、半導体基板側にいくほど小さい断面積を有するような形状、大きい断面積を有するような形状、一旦小さくなり又は大きくなり、半導体基板側と等しい断面積を有するような形状等である。
電荷蓄積層と制御ゲートとは、島状半導体層の側壁に形成される。これらは、島状半導体層の側壁の全周囲にわたって形成されていてもよいし、周囲の一部の領域を除く領域に形成されていてもよい。電荷蓄積層と制御ゲートとは、島状半導体層の１つの段に形成されていてもよいし、２つの段に跨って形成されていてもよい。ただし、製造プロセスの簡便さから、１つの段に形成されることが好ましい。なお、電荷蓄積層は、フローティングゲートであってもよいし、誘電膜及び絶縁膜の単層又は積層膜で形成してもよい。
【００２４】
１つの島状半導体層には、メモリセルが１個のみ形成されていてもよいし、２個以上形成されていてもよい。メモリセルが３個以上形成されている場合には、メモリセルの下部及び／又は上部に選択ゲートが形成され、この選択ゲートと島状半導体層とにより構成される選択トランジスタが形成されていることが好ましい。つまり、直列に接続する複数のメモリセルの両端部には、選択ゲートとなる第十三の電極を有する選択ゲート・トランジスタが接続されており、選択ゲートは、島状半導体層の側壁に形成される。
島状半導体層に配置された不純物拡散層は、メモリセルのソース又はドレインとして形成されている。
制御ゲートは、一方向の複数の島状半導体層について連続的に、かつ、半導体基板面に対し水平方向に配置されてなる第三の配線である制御ゲート線を構成する。また、制御ゲート線と交差する方向に不純物拡散層と電気的に接続され、かつ、半導体基板面に対して水平方向に、第四の配線であるビット線が配置している。
【００２５】
メモリセルの少なくとも１つは、半導体基板から「電気的に絶縁」されていることが好ましい。、また、これに伴い、選択ゲート・トランジスタも半導体基板から「電気的に絶縁」されていることが好ましい。半導体基板から「電気的に絶縁」されているとは、半導体基板と島状半導体層との間が電気的に絶縁されているものでもよく、メモリセルが２個以上形成されている場合には、メモリセル間が電気的に絶縁されることにより、この絶縁された個所よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよい。また、後述するように、任意に、メモリセルの下部に選択ゲート（ゲート電極）が形成されている場合には、選択ゲートによって構成される選択トランジスタと半導体基板との間が電気的に絶縁されているものでもよい。さらに、選択トランジスタとメモリセルとの間が電気的に絶縁されることにより、この絶縁された領域よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されていてもよい。なかでも、半導体基板と島状半導体層との間、あるいはメモリセルの下部に選択トランジスタが形成されている場合であって、選択トランジスタと半導体基板との間が電気的に絶縁されているものが好ましい。
【００２６】
電気的な絶縁は、例えば、半導体基板と異なる導電型（第２導電型）の不純物拡散層を、絶縁しようとする領域の全部にわたって形成することにより行ってもよいし、絶縁しようとする領域の一部に不純物拡散層を形成し、その接合部における空乏層を利用して行ってもよい。また、電気的に導電しない程度に間隔をあけることにより、結果的に電気的に絶縁されるようにしてもよい。半導体基板とメモリセル又は選択トランジスタは、例えば、ＳｉＯ2等の絶縁膜で電気的に絶縁されていてもよい。なお、メモリセルが複数個形成されている場合、任意に、メモリセルの上下部に選択トランジスタが形成されている場合には、任意のメモリセル間及び／又は選択トランジスタとメモリセルとの間が、電気的に絶縁されていてもよい。
【００２７】
メモリセルアレイの平面図における実施の形態
本発明の半導体記憶装置を構成するメモリセルアレイの平面図を、図１〜図６に示す。なお、これらの図面においては、メモリセルアレイの下段メモリセルが示されており、選択ゲート・トランジスタは複雑になるため省略している。第二の配線又は第五の配線である選択ゲート線、第三の配線である制御ゲート線、第四の配線であるビット線及び第一の配線であるソース線も表されている。
図１〜図６は、電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す。
図１は、メモリセルを形成する円柱状の島状半導体層が、１組の平行線と他の組の平行線とが直交する交点へそれぞれ配置するように配列されている。各メモリセルを選択、制御するための第一の配線層、第二の配線層、第三の配線層及び第四の配線層は、それぞれ基板面に対し平行に配置されている。また、第四の配線層８４０と交差する方向であるA-A'方向と、第四の配線層８４０方向であるB-B'方向とで、島状半導体層の間隔を変えている。これにより、各メモリセルの制御ゲートである第二の導電膜が一方向に、図１ではA-A'方向に連続して形成され、第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され、第二の配線層となる。
【００２８】
さらに、島状半導体層の基板側に配置されてなる第一の配線層と電気的に接続するため端子を、例えば、図１のA-A'方向に接続するメモリセルのA'側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば、図１のA-A'方向に接続するメモリセルのA側の端部に設けている。島状半導体層の基板とは反対側に配置されてなる第四の配線層８４０は、例えば、第二の配線層及び第三の配線層と交差する方向に形成され、各島状半導体層に電気的に接続している。また、第一の配線層と電気的に接続するための端子は、島状半導体層で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は、島状半導体層に被覆されてなる第二の導電膜で形成されている。
第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子はそれぞれ第一のコンタクト部９１０、第二のコンタクト部９２１、９２４、第三のコンタクト部９３２、９３３と接続している。
また、第一のコンタクト部９１０を介して第一の配線層８１０が半導体記憶装置上面に引き出されている。
なお、メモリセルを形成する円柱状の島状半導体層は、上述のような配線層の位置関係や電気的な接続関係があれば、どのように配列されていてもよい。
【００２９】
第一のコンタクト部９１０に接続される島状半導体層は、A-A'方向に接続するメモリセルのＡ側の全ての端部に配置されているが、Ａ'側の端部の一部又は全てに配置してもよいし、A-A'方向に接続するメモリセルを形成している島状半導体層のいずれかに配置してもよい。
第二のコンタクト部９２１、９２４、第三のコンタクト部９３２、９３３に接続されてなる第二の導電膜で被覆される島状半導体層は、第一のコンタクト部９１０が配置されない側の端部に配置してもよいし、第一のコンタクト部９１０が配置される側の端部に連続して配置してもよいし、A-A'方向に接続するメモリセルを形成している島状半導体層のいずれかに配置してもよい。第二のコンタクト部９２１、９２４、第三のコンタクト部９３２などを分割して配置してもよい。
第一の配線層８１０、第四の配線層８４０は、所望の配線が得られれば幅や形状は問わない。
【００３０】
また、島状半導体層の基板側に配置される第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体層は、第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には絶縁されているが、絶縁膜を介して接する状態であることを要する。例えば、第一のコンタクト部９１０が接続している島状半導体層側面の一部に絶縁膜を介して第一の導電膜が形成されており、この第一の導電膜が、島状半導体層との間に配置され、この第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、この第二の導電膜がA-A'方向に連続して形成されてなる第二の配線層及び第三の配線層と接続される。このとき、島状半導体層側面に形成される第一及び第二の導電膜の形状は問わない。
また、第一の配線層と電気的に接続するための端子となる島状半導体層とメモリセルが形成されている島状半導体層にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより、第一の配線層と電気的に接続するための端子となる島状半導体層の側面の第一の導電膜を全て取り除いてもよい。
【００３１】
図１では、第二及び第三のコンタクト部は、島状半導体層頂上部を覆うように形成した第二の配線層８２１、８２４、第三の配線層８３２などの上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。
図２は、円柱状の島状半導体層は、第１組の平行線と他の組の平行線とが直交する交点、第１組の間に配置する第２組の平行線と他の組の平行線とが直交する交点に、それぞれ配置する。各メモリセルを選択、制御するための第一の配線層、第二の配線層、第三の配線層及び第四の配線層は、それぞれ基板面に対し、平行に配置されている。また、A-A'方向とB-B'方向とで、島状半導体層の配置間隔が変えられている。これにより、各メモリセルの制御ゲートである第二の導電膜が一方向に、図２ではA-A'方向に、連続して形成され第三の配線層を構成する。同様に、選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され、第二の配線層を構成する。
島状半導体層の基板側に配置されてなる第一の配線層と電気的に接続するための端子は、A-A'方向に接続するメモリセルのA側の端部に配置され、第二の配線層及び第三の配線層と電気的に接続するための端子は、A'側の端部に配置されている。
島状半導体層の基板とは反対側に配置されてなる第四の配線層８４０は、島状半導体層のそれぞれに電気的に接続されており、第二の配線層及び第三の配線層と交差する方向に第四の配線層８４０が形成されている。
【００３２】
第一の配線層と電気的に接続するための端子は、島状半導体層で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は、島状半導体層に被覆されてなる第二の導電膜で形成されている。第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子は、それぞれ第一のコンタクト部９１０、第二のコンタクト部９２１、９２４、第三のコンタクト部９３２、９３３と接続している。
第一のコンタクト部９１０を介して第一の配線層８１０が半導体記憶装置上面に引き出されている。
なお、円柱状の島状半導体層は、上述のような配線層の位置関係や電気的な接続関係があれば、どのような配列でもよい。また、第一のコンタクト部９１０に接続されてなる島状半導体層は、A-A'方向に接続するメモリセルのA'側の全ての端部に配置されているが、A側の端部の一部又は全てに配置してもよく、A-A'方向に接続するメモリセルを形成している島状半導体層のいずれかに配置してもよい。
【００３３】
第二のコンタクト部９２１、９２４、第三のコンタクト部９３２、９３３に接続されてなる第二の導電膜で被覆される島状半導体層は、第一のコンタクト部９１０が配置されてない側の端部に配置してもよいし、第一のコンタクト部９１０が配置される側の端部に連続して配置してもよいし、A-A'方向に接続するメモリセルを形成している島状半導体層のいずれかに配置してもよい。第二のコンタクト部９２１、９２４、第三のコンタクト部９３２などは、分割して配置してもよい。
第一の配線層８１０、第四の配線層８４０は所望の配線が得られれば、幅や形状は問わない。
【００３４】
島状半導体層の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体層は、第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には絶縁されているが、絶縁膜を介して接する状態であることを要する。例えば、第一のコンタクト部９１０が接続している島状半導体層側面の一部に絶縁膜を介して第一の導電膜が形成されており、この第一の導電膜が島状半導体層との間に配置され、この第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成され、この第二の導電膜が、A-A'方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき、島状半導体層側面に形成される第一及び第二の導電膜の形状は問わない。
第一の配線層と電気的に接続するための端子となる島状半導体層とメモリセルが形成されている島状半導体層にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより、第一の配線層と電気的に接続するための端子となる島状半導体層の側面の第一の導電膜を全て取り除いてもよい。
第二及び第三のコンタクト部は、島状半導体層頂上部を覆うように形成した第二の配線層８２１、８２４4、第三の配線層８３２などの上に形成しているが、各々接続できるのならば、第二及び第三の配線層の形状は問わない。
【００３５】
図３及び図４は、図１及び図２とは異なり、島状半導体層の断面形状が四角形であり、図３と図４とで配置している向きがそれぞれ異なっている。島状半導体層の断面形状は、楕円形、六角形、八角形等の多角形でもよい。ただし、島状半導体層の大きさが加工限界近くである場合には、設計時に多角形であっても、フォト工程やエッチング工程などにより円形や楕円形に近づく。
図５は、図１とは異なり、島状半導体層が楕円であり、楕円の長軸がB-B'方向である。
図６は、図５に対し、楕円の長軸の向きがA-A'方向である。なお、楕円の長軸の方向はどの方向であってもよい。
図１〜図６に示した配置及び構造は、種々組み合わせてもよい。
【００３６】
メモリセルアレイの断面図における実施の形態
電荷蓄積層として浮遊ゲートを有する半導体記憶装置の断面図を図７〜図６０に示す。なお、図７〜図６０において、奇数図面は図１のA-A' 断面図及び偶数図面はB-B'断面図である。
図７〜図６０では、ｐ型シリコン基板１００上に段を３つ有する柱状の島状半導体層１１０がマトリクス状に配列されている。
島状半導体層間の溝底部には所定厚みの第七の絶縁膜であるシリコン酸化膜４６０が配置され、島状半導体層１１０の周囲を取り囲むように形成される窪みの内部にゲート絶縁膜４８０を介して選択ゲートとなる第二の電極５００が配置され、選択ゲート・トランジスタを構成している。
【００３７】
この選択ゲート・トランジスタ上方には、島状半導体層１１０の側壁にメモリゲート酸化膜４０１を島状半導体層１１０の段の水平面の少なくとも一部にトンネル酸化膜４４０を介して浮遊ゲート５１０が配置され、さらにその浮遊ゲート５１０の側壁の少なくとも一部に複層膜からなる層間絶縁膜６１０を介して制御ゲート５２０が配置されてメモリ・トランジスタを構成している。
さらに、このメモリ・トランジスタの上方に、ゲート絶縁膜４８０を介して選択ゲートとなる第五の電極５００を有する選択ゲート・トランジスタが配置されている。
また、選択ゲート５００及び制御ゲート５２０は、図１及び図７に示すように、一方向の複数のトランジスタについて連続的に配設されて、第二の配線又は第五の配線である選択ゲート線及び第三の配線である制御ゲート線を構成している。
【００３８】
半導体基板面には、メモリセルのソース拡散層７１０が配置され、さらに、各メモリセル間及び選択ゲート・トランジスタとメモリセル間に拡散層７２０が配置され、各島状半導体層１１０の上面には各メモリセル毎のドレイン拡散層７２５が配置されている。なお、メモリセルのソース拡散層７１０は、メモリセルの活性領域が半導体基板に対してフローティング状態となるように配置してもよいし、半導体基板面の下方に絶縁性の膜を挿入するような構造、例えばＳＯＩ基板を用いてもよい。このように配置されたメモリセルの間には、ドレイン拡散層７２５の上部が露出されるよう、第八の絶縁膜である酸化膜４６０が配置され、制御ゲート線と交差する方向のメモリセルのドレイン拡散層７２５を共通接続するビット線となるアルミニウム配線８４０が配設されている。
【００３９】
なお、拡散層７２０の不純物濃度分布は均一であるよりも、島状半導体層１１０の表面から内側へ進む方向につれて徐々に濃度が薄くなるような分布を有することが好ましい。これにより拡散層７２０と島状半導体層１１０との接合耐圧が向上し、かつ寄生容量も減少する。また、同様にソース拡散層７１０の不純物濃度分布についても半導体基板１００の表面から半導体基板内部へ進む方向につれて徐々に濃度が薄くなるような分布を有することが好ましい。これによりソース拡散層７１０と半導体基板１００との接合耐圧が向上し、かつ第一の配線層における寄生容量も減少する。
【００４０】
図７及び図８は、ビット線とソース拡散層７１０からなるソース線とが、互いに交差した方向に配置され、浮遊ゲート５１０の膜厚が制御ゲート５２０の膜厚と等しい。
図９及び図１０は、各トランジスタの間に拡散層７２０が配置されない。
図１１及び図１２は、拡散層７２０が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極５００、５１０、５２０の間に、多結晶シリコン膜５５０が第三の電極として配置されている。
図１３及び図１４は、層間絶縁膜６１０が単層膜で形成されている。
図１５及び図１６は、一つのゲートの材料が他のゲートの材料と異なる。つまり、メモリセルの制御ゲート５２０及び制御ゲートを接続する第三の導電膜５３０の材料が、浮遊ゲート５１０の材料と異なる。
図１７及び図１８は、ソース拡散層７１０によりメモリセルの活性領域が半導体基板に対してフローティング状態となっている。
図１９及び図２０は、ソース拡散層７１０及びメモリセル間拡散層７２０により、メモリセルの活性領域が半導体基板に対してフローティング状態となっている。
【００４１】
図２１及ぶ図２２は、一つの段に浮遊ゲート５１０と制御ゲート５２０との両方が、はみ出ることなく配置されている。
図２３及び図２４は、制御ゲート５２０が段から完全にはみ出して配置されている。
図２５及び図２６は、島状半導体層の各段の形状が鈍角に形成されている。
図２７及び図２８は、島状半導体層の各段の形状が鋭角に形成されている。
図２９及び図３０は、島状半導体層の各段の横幅が半導体基板上面より順に小さくなっている。
図３１及び図３２は、島状半導体層の各段の横幅が半導体基板上面より順に大きくなっている。
図３３及び図３４は、島状半導体層の各段の中心軸が一方向に偏っている。
図３５及び図３６は、島状半導体層の各段の中心軸がランダムにずれている。
図３７及び図３８は、島状半導体層の各段の角部が丸い形状を有している。
【００４２】
図３９及び図４０は、島状半導体層の各段の高さが偏ってずれている。
図４１及び図４２は、島状半導体層の各段の高さがランダムにずれている。
図４３及び図４４は、ゲート絶縁膜４８０の膜厚がトンネル酸化膜４４０の膜厚より大きい。
図４５及び図４６は、制御ゲート５２０の膜厚が浮遊ゲート５１０の膜厚より大きい。
図４７及び図４８は、制御ゲート５２０の膜厚が浮遊ゲート５１０の膜厚より小さい。
図４９及び図５０は、半導体基板としてＳＯＩ基板を用い、メモリセルの活性領域が半導体基板に対してフローティング状態となり、かつ、各島状半導体層がフローティング状態となるように配置している。
【００４３】
図５１及び図５２は、図４９及び図５０に対し、各島状半導体層が同電位の状態となるように配置している。
図５３及び図５４は、ビット線とソース線が互いに平行に配置されている。
図５５及び図５６、図５７及び図５８は、ソース線が各々の島状半導体層に共通接続されている。図５５及び図５６はメモリセルの活性領域が半導体基板に対してフローティング状態となっており、図５７及び図５８は各島状半導体層が同電位の状態となっている。
図５９及び図６０は、メモリ・トランジスタ下方に、選択ゲートとなる第五の電極５００を有するトランジスタをゲート絶縁膜４８１を介して配置されており、このメモリ・トランジスタ上方に、選択ゲートとなる第五の電極５００を有するトランジスタをゲート絶縁膜４８４を介して配置し、ゲート絶縁膜４８１とゲート絶縁膜４８４とが異なっている。
【００４４】
メモリセルアレイの動作原理における実施の形態
本発明の半導体記憶装置は、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。ここでは、電荷蓄積層として浮遊ゲートを有するメモリセルと選択ゲート・トランジスタを備えるアレイを一例に、読み出し、書き込み、消去の動作原理について説明する。
以下に、ゲート電極として第２の電極及び第５の電極を備える各トランジスタを選択ゲート・トランジスタとして有し、これら選択ゲート・トランジスタの間に、電荷蓄積層と制御ゲート電極として第３の電極を備えるメモリセルをＬ個(Ｌは正の整数)直列に接続した島状半導体層を有する半導体記憶装置の読み出し手法について説明する。
【００４５】
図６１は、このメモリセル構造の等価回路を示す。
島状半導体層がｐ型半導体で形成される場合、図６１に示す選択セルを読み出すには、選択セルを含む島状半導体層に接続する第１の電極１０に第一の電位を与え、選択セルと直列に配置される第２の電極２０に第二の電位を与え、選択セルに接続される第３の電極(30-h) (hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置される非選択セルと接続する第３の電極(30-１〜30-(h-1))に第七の電位を与え、同じく第３の電極（30-（h＋１）〜30-L）に第十一の電位を与え、第４の電極４０に第四の電位を与え、選択セルと直列に配置される第５の電極５０に第五の電位を与える。電位の大小関係は、第四の電位>第一の電位であり、第４の電極４０を流れる電流又は第１の電極１０に流れる電流により、“０”、“１”を判定する。
【００４６】
このとき、第三の電位は、電荷蓄積層の蓄積電荷量を区別できる、つまり、“０”、“１”を判定し得る電位とし、第七の電位及び第十一の電位は、電荷蓄積層の蓄積電荷量にかかわらず、メモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位であればよい。例えば、第３の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位であればよい。
なお、h=1の時には第３の電極(30-2〜30-L)には、2≦h≦L-1のときの第３の電極(30-(h+1)〜30-L)と同様の電位が与えられる。また、h=Lの時には第３の電極(30-1〜30-(L-1))には2≦h≦L-1のときの第３の電極(30-1〜30-(h-1))と同様の電位が与えられる。
以上のことは、本発明における他の実施例についても適用することができる。第二の電位および第五の電位は、セル電流が流れ得る電位、例えば、第２の電極および第５の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。
【００４７】
また、第１の電極１０が半導体基板内に不純物拡散層として形成されて、メモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体層に接続する第１の電極１０に与える第一の電位は、この電位を加えることで、半導体基板側に拡がる空乏層により島状半導体層が半導体基板に対して電気的にフローティング状態となる電位とする。これにより、島状半導体層の電位が第一の電位と等しくなり、島状半導体層上の選択セルは基板電位による影響を受けずに読み出し動作が行える。その結果、半導体基板と島状半導体層のメモリセルのチャネル部とが電気的に接続して同電位である場合に起こり得るバックバイアス効果を防ぐことができる。つまり、第一の電極に読み出し電流が流れた時、選択されたメモリセルを含む島状半導体層の第１の電極から電源までの間の不純物拡散層の抵抗成分に起因して、第１の電極の電位が基板電位に対して上昇し、選択セルでは見かけ上、基板にバックバイアスが与えられた状態となる。このバックバイアスにより閾値の上昇が生じ、読み出し電流の低下を防止することができる。
【００４８】
第１の電極１０が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。
第１の電極１０が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の電極１０が形成され、半導体基板とは絶縁膜で絶縁されている場合は、第一の電位は、第十の電位と必ずしも等しくする必要はない。
なお、第３の電極(30-L)に接続しているメモリセルから第３の電極(30-1)に接続しているメモリセルまで、連続して読み出してもよいし、逆又はランダムの順番でもよい。
【００４９】
図７３は、第一の電位として接地電位を与え、第２の電極、第５の電極を有するトランジスタの閾値を０．５Vとし、メモリセルの書き込み状態の定義を、メモリセルの閾値が５．０V〜７．５V、消去状態の定義を０．５V〜３．０Vとした場合の読み出しにおける各電極に与える電位のタイミングの一例を示す。
第１の電極１０、第２の電極２０、第３の電極３０、第４の電極４０、第５の電極５０のそれぞれに第一の電位である接地電位を与える。第２の電極２０に第二の電位として３Ｖを与え、第５の電極５０に第五の電位として３Ｖを与え、第４の電極４０に第四の電位として１Vを与え、選択セルと接続される第３の電極(30-h)に第三の電位として４Ｖを与え、選択セルと直列に配置されている非選択セルと接続される第３の電極(30-１〜30-(h-1))第七の電位として８Vを与え、第３の電極(30-(h+１)〜30-L)に第十一の電位として８Ｖを与える。第４の電極４０を流れる電流又は第１の電極１０に流れる電流をセンスする。
その後、第３の電極(30-h)以外の第３の配線(≠30-h)、第３の電極(30-h)、第４の電極４０、第２の電極２０及び第５の電極５０を第一の電位である接地電位に戻す。
【００５０】
この際、各電極に電位を与えるタイミング、各電極を接地電位に戻すタイミングは、前後しても同時でもよい。第二の電位と第五の電位とは異なる電位でもよい。第十一の電位と第七の電位とは異なる電位でもよい。
最初に、第１の電極１０、第２の電極２０、第３の電極(30‐１〜30-L)、第４の電極４０、第５の電極５０のそれぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに、第３の電極(30-h)は常に第三の電位を与えつづけてもよい。第一の電位と第四の電位とを入れ替えてもよい。
また、上述においては第３の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べたが、第３の電極(30-h)以外の一つの第３の電極をゲート電極とするメモリセルを選択セルとした場合の読み出し方法も同様である。
【００５１】
図７４は、第一の電位として接地電位を与え、第２の電極、第５の電極を有するトランジスタの閾値を０．５Vとし、メモリセルの書き込み状態の定義を、メモリセルの閾値が１．０V〜３．５V、消去状態の定義を−１．０V以下とした場合の読み出しにおける各電極に与える電位のタイミングの一例を示す。
まず、第１の電極１０、第２の電極２０、第３の電極３０、第４の電極４０、第５の電極５０のそれぞれに第一の電位である接地電位を与える。第２の電極２０に第二の電位として３Ｖを与え、第５の電極５０に第五の電位として３Ｖを与え、第４の電極４０に第四の電位として１Ｖを与え、選択セルと接続されてなる第３の電極(30-h)に第三の電位として第一の電位である接地電位を与え続け、選択セルと直列に配置されている非選択セルと接続される第３の電極(30-１〜30-(h-1))に第七の電位として５Ｖを与え、第３の電極(30-(h+１)〜30-L)に第十一の電位として５Ｖを与える。第４の電極４０を流れる電流又は第１の電極１０に流れる電流をセンスする。
【００５２】
その後、第３の電極(30-h)以外の第３の電極(≠30-h)、第４の電極４０、第２の電極２０および第５の電極５０を接地電位に戻す。この際、各電極に電位を与えるタイミング、各電極を接地電位に戻すタイミングは、前後しても同時でもよい。また、第二の電位と第五の電位とは異なる電位でもよい。第十一の電位と第七の電位とは異なる電位でもよい。第一の電位と第四の電位とを入れ替えてもよい。最初に第１の電極１０、第２の電極２０、第３の電極(30‐１〜30-L)、第４の電極４０、第５の電極５０のそれぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよ。さらに、第3の電極(30-h)は常に第三の電位を与えつづけてもよい。また、第三の電位が接地電位であってもよい。
【００５３】
上述においては第３の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べたが、第３の電極(30-h)以外の一つの第３の電極をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様である。
なお、上記では、島状半導体層がｐ型半導体で形成される場合について説明したが、ｎ型半導体の場合には、全ての電極の極性を入れ替えればよく、電位の大小関係は上述したものに対して反対になる。このことは、本発明の全ての実施例に適用される。
【００５４】
以下に、ゲート電極として第２の電極及び第５の電極を備える各トランジスタを選択ゲート・トランジスタとして有し、これら選択ゲート・トランジスタの間に、電荷蓄積層と制御ゲート電極として第３の電極を備えるメモリセルをＬ個(Ｌは正の整数)直列に接続した島状半導体層を有し、この島状半導体層をM×N個(M、Nは正の整数)備え、かつ、このメモリセルアレイにおいて半導体基板に平行に配置されるM本の第４の配線が、島状半導体層の各々一方の端部に接続し、他方の端部には第１の配線が接続し、半導体基板に平行で、第４の配線と交差する方向に配置されるN×L個の第３の配線がメモリセルの第３の電極と接続する半導体記憶装置の読み出し手法について説明する。
図６３は、第１の配線を第３の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。
【００５５】
島状半導体層がｐ型半導体で形成される場合、図６３に示す選択セルを読み出すには、選択セルを含む島状半導体層に接続する第１の配線(1-j) (jは1≦j≦Nの正の整数)に第一の電位を与え、選択セルと直列に配置される第２の電極に接続する第２の配線(2-j)に第二の電位を与え、選択セルに接続される第３の配線(3-j-h) (hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の配線（3-j-１〜3-j-（h−１））に第七の電位を与え、同じく第３の配線(3-j-(h+１)〜3-j-L)に第十一の電位を与え、選択セルと直列に配置されず非選択セルと接続される第３の配線(≠3-j-１〜3-j-L)に第十二の電位を与え、選択セルを含む島状半導体層に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第４の配線（≠4-i）に第八の電位を与え、選択セルと直列に配置される第５の電極に接続する第５の配線（5-j）に第五の電位を与え、第２の配線（2-j）を除く第２の配線（≠2-j）又は第５の配線（5-j）を除く第５の配線(≠5-j)の少なくともどちらか一方に第六の電位を与える。
ただし、h＝１の時には、第３の電極（3-j-2〜3-j-L）には２≦ h ≦ L-1のときの第３の電極（3-j-（h＋１）〜3-j-L）と同様の電位が与えられる。
【００５６】
また、h＝Lの時には、第３の電極（3-j-1〜3-j-（L-1））には２≦ h ≦ L-1のときの第３の電極（3-j-1〜3-j-（h-1））と同様の電位が与えられる。
これらは、本発明における他の実施例についても適用することができる。
電位の大小関係は、第四の電位>第一の電位であり、第４の配線(4-i)を流れる電流又は第１の配線(1-j)に流れる電流により“０”、“１”を判定する。
このとき、第三の電位は、電荷蓄積層の蓄積電荷量を区別できる、つまり、“０”、“１”を判定し得る電位とし、第七の電位及び第十一の電位は電荷蓄積層の蓄積電荷量にかかわらず、メモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位であればよい。例えば、第３の配線に接続されてなる第３の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位であればよい。
【００５７】
また、第二の電位及び第五の電位は、セル電流が流れ得る電位、例えば、第２の配線に接続されてなる第２の電極及び第５の配線に接続されてなる第５の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。
第六の電位は、セル電流が流れ得ない電位、例えば、第２の配線に接続されてなる第２の電極及び第５の配線に接続されてなる第５の電極をゲート電極とするトランジスタの閾値以下の電位であればよい。
第八の電位は、第一の電位と同等が好ましい。
【００５８】
第１の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、メモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体層に接続する第１の配線(1-j)に与える第一の電位は、この電位を加えることで、半導体基板側に拡がる空乏層により、島状半導体層が半導体基板に対して電気的にフローティング状態となる電位とする。これにより、島状半導体層の電位が第一の電位と等しくなり、島状半導体層上の選択セルは基板電位による影響を受けずに読み出し動作が行える。その結果、半導体基板と島状半導体層のメモリセルのチャネル部とが電気的に接続して同電位である場合に起こり得るバックバイアス効果を防ぐことができる。つまり、選択セルを含む島状半導体層に接続される第１の配線(1-j)に読み出し電流が流れた時、選択されたメモリセルを含む島状半導体層の第１の電極から電源までの間の不純物拡散層の抵抗成分に起因して、第１の電極の電位が基板電位に対して上昇し、選択セルは見かけ上、基板にバックバイアスが与えられた状態となり、閾値の上昇が生じ、読み出し電流の低下を防止することができる。
【００５９】
第１の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。
また、第１の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の配線(1-1〜1-N)が形成され、半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくすることはない。
第３の配線(3-j-L)に接続しているメモリセルから第３の配線(3-j-1)に接続しているメモリセルまで連続して読み出してもよいし、逆又はランダムの順番でもよい。
【００６０】
第３の配線（3-j-h）に接続している複数又は全てのメモリセルの読み出しを同時に行ってもよい。その特別な場合として、第３の配線(3-j-h)に接続しているメモリセルをある一定間隔、例えば８つおきの第４の配線ごとに、つまり、第４の配線(4-(i−16))、第４の配線(4-(i−8))、第４の配線(4-i)、第４の配線（4-（i+8））、第４の配線（4-（i+16））のように、読み出しを同時に行ってもよい。また、共通でない第４の配線を有する複数の第３の配線の読み出しを同時に行ってもよい。
上記の読み出し方法を組み合わせて用いてもよい。
【００６１】
図６１は、第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-i)に第一の電位を与える以外は、図６３の読み出しの電圧と同様である。
図７０は、複数の第１の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第１の配線(1-1)に第一の電位を与える以外は、図６３の読み出しの電圧と同様である。
図７５は、第１の配線を第３の配線と平行に配置したときの読み出し時のタイミングチャートを示す。図７５は、第一の電位として接地電位を与え、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値を０．５Vとし、メモリセルの書き込み状態の定義を、メモリセルの閾値が５．０V〜７．５V、消去状態の定義を０．５V〜３．０Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【００６２】
まず、第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)のそれぞれに接地電位を与える。第２の配線(2-j)に第二の電位として３Ｖを与え、第５の配線(5-j)に第五の電位として３Vを与え、第４の配線（4-i）に第四の電位として１Ｖを与え、選択セルと接続されてなる第３の配線（3-j-h）に第三の電位として４Ｖを与え、選択セルと直列に配置されている非選択セルと接続される第３の配線(3-j-１〜3-j-(h-1))に第七の電位として８Ｖを与え、同じく第３の配線(3-j-(h＋１)〜3-j-L)に第十一の電位として８Ｖを与える。第４の配線（4-i）を流れる電流又は第１の配線（1-j）に流れる電流をセンスする。
【００６３】
その後、第３の配線(3-j-h)以外の第３の配線(≠3-j-h)、第３の配線(3-j-h)、第４の配線(4-i)、第２の配線(2-j)及び第５の配線(5-j)を接地電位に戻す。この際、各電極に電位を与えるタイミング及び各電極を接地電位に戻すタイミングは前後しても同時でもよい。また、第二の電位と第五の電位とは異なる電位でもよい。第十一の電位と第七の電位とは異なる電位でもよい。
最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)のそれぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第３の配線(3-j-h)は常に第三の電位を与えつづけてもよい。
上述においては第３の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べたが、第３の配線(3-j-h)以外の一つの第３の配線をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様である。
【００６４】
図７６は、第１の配線を第３の配線と平行に配置したときの読み出し時の別のタイミングチャートを示す。図７６は、第一の電位として接地電位を与え、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値を０．５Vとし、メモリセルの書き込み状態の定義を、メモリセルの閾値が例えば１．０V〜３．５V、消去状態の定義を−１．０V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
まず、第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)のそれぞれに、第一の電位である接地電位を与える。第２の配線(≠2-j)及び第５の配線(≠5-j)に第六の電位として−１Ｖを与え、第２の配線（2-j）に第二の電位として３Vを与え、第５の配線（5-j）に第五の電位として３Vを与え、第４の配線（4-i）に第四の電位として１Ｖを与え、選択セルと接続されてなる第３の配線(3-j-h)に第三の電位として接地電位を与え続け、選択セルと直列に配置されている非選択セルと接続される第３の配線(3-j-１〜3-j-(h-1))に第七の電位として５Ｖを与え、同じく第３の配線(3-j-（h＋１）〜3-j-L)に第十一の電位として５Vを与え、選択セルと直列に配置されず非選択セルと接続される第３の配線（≠3-j-１〜 3-j-L）に第十二の電位を与える。第４の配線（4-i）を流れる電流又は第１の配線(1-j)に流れる電流をセンスする。
【００６５】
その後、第３の配線(3-j-h)以外の第３の配線(≠3-j-h)、第４の配線(4-i)、第２の配線(2-j)及び第５の配線(5-j)、第２の配線(≠2-j)及び第５の配線(≠5-j)を接地電位に戻す。この際、各電極に電位を与えるタイミング及び各電極を接地電位に戻すタイミングは前後しても同時でもよい。第二の電位と第五の電位とは異なる電位でもよい。第十一の電位と第七の電位とは異なる電位でもよい。
最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)のそれぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。第３の配線(3-j-h)は、常に第三の電位を与えつづけてもよい。第六の電位が接地電位であってもよい。
【００６６】
上述においては第３の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べたが、第３の配線(3-j-h)以外の一つの第３の配線をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様である。
図７７は、第１の配線を第４の配線と平行に配置している場合の読み出し時のタイミングチャートを示す。図７７は、第一の電位として接地電位を与え、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値を０．５Vとし、メモリセルの書き込み状態の定義を、メモリセルの閾値が５．０V〜７．５V、消去状態の定義を０．５V〜３．０Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【００６７】
図７７は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)が、第１の配線(1-i)に替わった以外は図７５に準ずる。
図７８は、第１の配線を第４の配線と平行に配置している場合の別の読み出し時のタイミングチャートを示す。図７８は、第一の電位として接地電位を与え、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値を０．５Vとし、メモリセルの書き込み状態の定義を、メモリセルの閾値が１．０V〜３．５V、消去状態の定義を−１．０V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
図７８は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)が、第１の配線(1-i)に替わり、第六の電位を第一の電位としたこと以外は図７６に準ずる。なお、第六の電位は、必ずしも第一の電位としなくてもよい。
【００６８】
図７９は、第１の配線がアレイ全体で共通に接続している場合の読み出し時のタイミングチャートを示す。図７９は、第一の電位として接地電位を与え、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値を０．５Vとし、メモリセルの書き込み状態の定義を、メモリセルの閾値が５．０V〜７．５V、消去状態の定義を０．５V〜３．０Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
図７７は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)が第1の配線(1-1)に替わった以外は図７５に準ずる。
図８０は、第１の配線がアレイ全体で共通に接続している場合の別の読み出し時のタイミングチャートを示す。図８０は、第一の電位として接地電位を与え、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値を０．５Vとし、メモリセルの書き込み状態の定義を、メモリセルの閾値が１．０V〜３．５V、消去状態の定義を−１．０V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【００６９】
図８０は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)が第１の配線(1-1)に替わった以外は図７６に準ずる。
以下に、ゲート電極として第２の電極及び第５の電極を備える各トランジスタを選択ゲート・トランジスタとして有し、これらの選択ゲート・トランジスタの間に、電荷蓄積層よ制御ゲート電極として第３の電極とを備えるメモリセルをＬ個(Ｌは正の整数)直列に接続した島状半導体層を有する半導体記憶装置のFowler-Nordheimトンネリング電流(以下F-N電流と称す))を用いた書き込み手法について説明する。
【００７０】
図６１は、上記メモリセル構造の等価回路を示す。
島状半導体層がｐ型半導体で形成される場合、図６１に示す選択セルに書き込むには、選択セルを含む島状半導体層の第１の電極１０に第一の電位を与え、選択セルと直列に配置される第２の電極２０に第二の電位を与え、選択セルに接続される第３の電極(30-h) (hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の電極(3-j-１〜3-j-(h-1))に第七の電位を与え、第３の電極（3-j-（h＋１）〜3-j-L）に第十一の電位を与え、選択セルを含む島状半導体層の第４の電極４０に第四の電位を与え、選択セルと直列に配置される第５の電極５０に第五の電位を与える。これらの電圧により、選択セルのトンネル酸化膜のみにF-N電流を発生させ、電荷蓄積層の電荷の状態を変化させることができる。
【００７１】
電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は、第三の電位>第四の電位である。電荷蓄積層から負の電荷を引き抜くこと、つまり、正の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は第三の電位<第四の電位である。これにより電荷蓄積層の電荷の状態の変化を利用し“０”、“１”を設定することができる。このとき、第三の電位は、この電位と第四の電位との電位差により“１”が書き込める電位とする。つまり、第三の電位は、この電位差により、第三の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れる電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とすることができる。
また、第七の電位は、電荷蓄積層の電荷の状態にかかわらず、メモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつトンネル酸化膜に流れるF-N電流による電荷の変動が生じない電位とする。
【００７２】
電荷蓄積層に電子を蓄積することを“１”の書き込みとする場合、第３の電極(3-j-１〜3-j-(h-1))に接続されてなる第３の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位で、かつ第七の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。
第十一の電位は、第十一の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。
第二の電位は、セル電流が流れ得ない電位、例えば第二の電位が第２の電極２０に接続されてなる第２の電極２０をゲート電極とするトランジスタの閾値以下であればよい。
第五の電位は、セル電流が流れ得る電位、例えば第５の電極５０に接続されてなる第５の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。
第１の電極１０は開放状態でもよい。
【００７３】
また、メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、つまり、不純物拡散層が島状半導体層を半導体基板に対してフローティング状態にしていない場合、半導体基板に与える第十の電位が、第三の電位と第十の電位による電位差により“１”が書き込まれる電位、つまり、この電位差により、第三の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位であるとき、第３の電位が与えられている第３の電極を有する全てのメモリセルに同時に書き込みを行うこともできる。
第１の電極が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。
【００７４】
第１の電極が半導体基板と電気的に絶縁されて形成されている場合、つまり、ＳＯＩ基板に不純物拡散層からなる第１の電極が形成され半導体基板とは絶縁膜で絶縁されている場合、第一の電位は第十の電位と必ずしも等しくすることはない。
第３の電極(30-L) に接続しているメモリセルから第３の電極(30-1) に接続しているメモリセルまで連続して書き込みしても良いし、逆又はランダムの順番でもよい。
第３の電極(30-h)に接続している複数又は全てのメモリセル、第３の電極(30-1〜30-L)に接続している複数又は全てのメモリセルの書き込みは同時に行ってもよい。
【００７５】
本発明においては、電荷蓄積層の電荷の状態を変化させることを“０”を書き込む、変化させないことを“１”を書き込むとしてもよく、電荷蓄積層の電荷の状態を小さく変化させることを“０”を書き込む、大きく変化させることを“１”を書き込むとしてもよいし、その逆でもよい。また、電荷蓄積層の電荷の状態を負に変化させることを“０”を書き込む、正に変化させることを“１”を書き込むとしてもよいし、その逆でもよい。さらに、上記の“０”、“１”の定義を組み合わせてもよい。電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。このことは、本発明の実施例の全てに適用される。
以下に、ｐ型半導体にＬ個(Ｌは正の整数)直列に接続されたメモリセルの上述の書き込み動作の各電圧のタイミングチャートを説明する。
【００７６】
図８１は、第１の電極が開放状態であり、第２の電極、第５の電極に接続されるゲート電極を有するトランジスタの閾値を０．５Vとし、メモリセルの書き込み状態の定義を、メモリセルの閾値が１．０V〜３．５V、消去状態の定義を−１．０V以下とした場合の書き込みにおける各電極に与える電位のタイミングを示す。
電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、まず、第１の電極１０、第２の電極２０、第３の電極(30-1〜30-L)、第４の電極４０、第５の電極５０のそれぞれに第一の電位である接地電位を与える。第１の電極１０を開放状態とし、第２の電極２０に第二の電位として−１Ｖを与え、第５の電極５０に第五の電位として１Vを与え、第４の電極４０に第四の電位として接地電位を与え続け、第３の電極(30-１〜30-(h-1)) (hは1≦h≦Lの正の整数)に第七の電位として１０Vを与え、第３の電極(30-(h+１)〜30-L) (hは1≦h≦Lの正の整数)に第十一の電位として１０Vを与え、第３の電極(30-h)に第三の電位として２０Vを与える。この状態を所望の時間保持することにより“１”の書き込みを行う。
【００７７】
その後、第３の電極(30-h)、第３の電極(≠30-h)、第２の電極２０及び第５の電極５０、第１の電極１０を接地電位に戻す。なお、各電極に電位を与えるタイミング及び各電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は、所望のセルに“１”の書き込むための条件を満たすならば、いかなる電位の組み合せでもよい。
最初に第１の電極１０、第２の電極２０、第３の電極30‐h、第４の電極４０、第５の電極５０のそれぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
上述においては、第３の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べたが、第３の電極(30-h)以外の第３の電極の一つをゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様である。
【００７８】
図８２は、第十一の電位が接地電位である場合の書き込み時のタイミングチャートを示す。第３の電極(30-(h+１)〜30-L) (hは1≦h≦Lの正の整数)に第十一の電位として接地電位を与えても、選択セルの書き込み動作には影響を与えない。書き込み動作は図８１に準ずる。
図８３は、第一の電極が接地電位である場合の書き込み時のタイミングチャートを示す。第二の電位が第２の電極２０をゲート電極とするトランジスタの閾値以下であれば、第１の電極１０に接地電位を与えても選択セルの書き込み動作には影響を与えない。書き込み動作は図８１に準ずる。
図８４は、第一の電極が接地電位である場合の書き込み時のタイミングチャートを示す。第二の電位が第２の電極２０をゲート電極とするトランジスタの閾値以下であれば、第１の電極１０に接地電位を与えても選択セルの書き込み動作には影響を与えない。書き込み動作は図８２に準ずる。
図１１４は、第３の電極(30-h)に第三の電位として−２０Vを与えることで電荷蓄積層に負の電荷を引き抜き、“０”を書き込む場合の書き込み時のタイミングチャートを示す。書き込み動作は、第三の電位の極性が変わること以外は図８１に準ずる。
【００７９】
図１１５は、第３の電極(30-h)に第三の電位として−２０Vを与えることで電荷蓄積層に負の電荷を引き抜き、“０”を書き込む場合の書き込み時の別のタイミングチャートを示す。書き込み動作は、第三の電位の極性が変わること以外は図８２に準ずる。
図１１６は、第３の電極(30-h)に第三の電位として−２０Vを与えることで電荷蓄積層に負の電荷を引き抜き、“０”を書き込む場合の書き込み時の別のタイミングチャートを示す。書き込み動作は、第三の電位の極性が変わること以外は図８３に準ずる。
図１１７は、第３の電極(30-h)に第三の電位として−２０Vを与えることで電荷蓄積層に負の電荷を引き抜き、“０”を書き込む場合の書き込み時の別のタイミングチャートを示す。書き込み動作は、第三の電位の極性が変わること以外は図８４に準ずる。
【００８０】
以下に、ゲート電極として第２の電極及び第５の電極をそれぞれ備えるトランジスタを選択ゲート・トランジスタとして有し、これらの選択ゲート・トランジスタの間に電荷蓄積層と制御ゲート電極として第３の電極とを備えるメモリセルをＬ個(Ｌは正の整数)直列に接続した島状半導体層を有し、この島状半導体層をM×N個(M、Nは正の整数)備え、このメモリセルアレイにおいて半導体基板に平行に配置されるＭ本の第４の配線がこれら島状半導体層の各々一方の端部に接続し、他方の端部には第１の配線が接続され、半導体基板に平行で、かつ、第４の配線と交差する方向に配置されるN×L個の第３の配線がメモリセルの第３の電極と接続している半導体記憶装置のF-N電流を用いた書き込み手法について述べる。
図６３は、第１の配線を第３の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。
【００８１】
島状半導体層がｐ型半導体で形成される場合、図６３に示す選択セルを書き込むには、選択セルを含む島状半導体層の第１の電極に接続する第1の配線(1-j) (jは1≦j≦Nの正の整数)に第一の電位を与え、これ以外の第１の配線である第１の配線(≠1-j)に第九の電位を与え、選択セルと直列に配置される第２の電極に接続する第２の配線(2-j)に第二の電位を与え、選択セルに接続される第３の配線(3-j-h) (hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の配線(3-j-１〜3-j-(h-1))に第七の電位を与え、第３の配線(3-j-(h+１)〜3-j-L)に第十一の電位を与え、これら以外の第３の配線(≠3-j-１〜3-j-L)に第十二の電位を与え、選択セルを含む島状半導体層の第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、これ以外の第４の配線(≠4-i)に第八の電位を与え、選択セルと直列に配置される第５の電極に接続する第５の配線(5-j)に第五の電位を与え、第２の配線(2-j)を除く第２の配線(≠2-j)又は第５の配線(5-j)を除く第５の配線(≠5-j)に第六の電位を与える。これらの電圧により、選択セルのトンネル酸化膜のみにF-N電流を発生させ、電荷蓄積層の電荷の状態を変化させることができる。
【００８２】
電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は第三の電位>第四の電位である。電荷蓄積層から負の電荷を引き抜くこと、つまり、正の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は第三の電位<第四の電位である。これにより、電荷蓄積層の電荷の状態の変化を利用し、“０”、“１”を設定することができる。
このとき、第三の電位は、この電位と第四の電位との電位差により“１”が書き込める電位、つまり、この電位差により、第三の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れる、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。
また、第七の電位は、電荷蓄積層の電荷の状態にかかわらず、メモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつトンネル酸化膜に流れるF-N電流による電荷の変動が生じない電位とする。
【００８３】
電荷蓄積層に電子を蓄積することを“１”の書き込みとする場合、第３の配線(3-j-１〜3-j-(h-1))に接続されてなる第３の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位で、かつ第七の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。
第十一の電位は、第十一の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。
第二の電位は、セル電流が流れ得ない電位、つまり、第二の電位が第２の配線(2-j)に接続されてなる第２の電極をゲート電極とするトランジスタの閾値以下であればよい。
第五の電位は、セル電流が流れ得る電位、つまり、第５の配線(5-j)に接続されてなる第５の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。
【００８４】
第六の電位は、セル電流が流れ得ない電位、つまり、第２の配線(≠2-j)に接続されてなる第２の電極及び第５の配線(≠5-j)に接続されてなる第５の電極をゲート電極とするトランジスタの閾値以下の電位であればよい。
第八の電位は、第５の配線(5-j)に接続されてなる第５の電極をゲート電極とし、第４の配線(≠4-i)に接続されてなる第４の電極をソース又はドレイン電極とするトランジスタにおいて、第八の電位と第五の電位による電位差が閾値以上となって、カットオフ状態となり、トランジスタと直列に配置されるメモリセルのチャネル領域に反転層が形成されないような電位であればよい。
第１の配線(1-1〜1-N)は開放状態でもよい。また、第４の配線(≠4-i)が開放状態であるか、第一の電位と第二の電位とが前述したカットオフ状態となる電位であってもよい。
第八の電位は、第八の電位<第五の電位であってよいし、第三の電位と第八の電位による電位差により、“1”が書き込まれない電位であればよい。例えば、この電位差により、第三の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分小さい電位であればよい。
【００８５】
メモリセルのチャネル部が半導体基板と電気的に繋がっている場合、つまり、不純物拡散層が、島状半導体層を半導体基板に対してフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により“1”が書き込まれる電位であるとき、つまり、この電位差により、第三の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位であるとき、第３の電位が与えられている第３の配線に接続する第３の電極を有する全てのメモリセルに同時に書き込みを行うこともできる。
また、選択セルを含まない島状半導体層に接続する第１の配線(≠1-j)に与える第九の電位により拡がる空乏層で、半導体基板に対して島状半導体層が電気的にフローティング状態となる場合、島状半導体層＝メモリセルのチャネル部の電位が第九の電位で決まり、第九の電位がメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分小さくなる電位である場合は書き込みが行われない。言い換えれば、第九の電位と第三の電位との電位差又は第九の電位と第七の電位差、第九の電位と第十一の電位との電位差がメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分小さくなる電位差であれば書き込みが行われない。
メモリセルのチャネル部が半導体基板と電気的に繋がっていない場合は、第九の電位による空乏層の拡がりはどのような状態でもよい。
【００８６】
第１の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合、一般的に第一の電位は接地電位である。
第１の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、つまり、ＳＯＩ基板に不純物拡散層からなる第１の配線(1-1〜1-N)が形成され、半導体基板とは絶縁膜で絶縁されている場合は、第一の電位は第十の電位と必ずしも等しくすることはない。
第３の配線(3-j-L) に接続しているメモリセルから第３の配線(3-j-1) に接続しているメモリセルまで連続して書き込みしてもよいし、逆又はランダムの順番でもよい。
第３の配線(3-j-h)に接続している複数又は全てのメモリセル、第３の配線(3-j-1〜3-j-L)に接続している複数又は全てのメモリセル、第３の配線(3-1-1〜3-N-L)に接続している複数又は全てのメモリセルの書き込みは同時に行ってもよい。第３の配線(3-(j−8)-h)、第３の配線(3-j-h)、第３の配線(3-(j+8)-h)、第３の配線(3-(j+16)-h)のように、ある規則性をもって第３の配線を選択し、この配線に接続している複数又は全てのメモリセルを同時に書き込みを行ってもよい。
【００８７】
第４の配線(4-i)に接続される１つの島状半導体層に含まれる複数又は全てのメモリセル、第４の配線(4-i)に接続される複数又は全ての島状半導体層に含まれる複数又は全てのメモリセルの書き込みを同時に行ってもよい。さらに、複数の第４の配線それぞれに接続される１つの島状半導体層にそれぞれ含まれる１つ又は複数又は全てのメモリセルの書き込みを同時に行ってもよい。複数の第４の配線それぞれに接続される複数又は全ての島状半導体層に含まれる複数又は全てのメモリセルの書き込みを同時に行ってもよい。
第３の配線(3-j-h)に接続しているメモリセルをある一定間隔、例えば8つおきの第４の配線ごとに、つまり、第４の配線(4-(i−16))、第４の配線(4-(i−8))、第４の配線(4-i)、第４の配線(4-(i+8))、第４の配線(4-(i+16))のように、書き込みを同時に行ってもよい。
【００８８】
全ての第４の配線に第一の電位を与え、第１の配線(1-j)に第四の電位を与え、第１の配線(≠1-j)に第八の電位を与え、第２の配線と第５の配線の電位を交換し、第３の配線(3-j-h)に第三の電位を与えることで、第３の配線(3-j-h)に接続する第３の電極をゲート電極とするメモリセル全てに同時に書き込みを行うこともできる。
複数の第１の配線に第四の電位を与え、この第1の配線が接続する第１の電極を有する島状半導体層に含まれるメモリセルの第３の電極が接続する第３の配線に第三の電位を与えることによって、第三の電位を与えられた第３の配線に接続する第３の電極をゲート電極とするメモリセルの全てに同時に書き込みを行うこともできる。
【００８９】
上記の書き込み方法を組み合わせて用いてもよい。
図６８は、第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-i)に第一の電位を与え、第１の配線(≠1-i)に第九の電位を与える以外は、図６３の書き込みの電圧と同様である。
図７０は、複数の第１の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第１の配線(1-1)に第一の電位を与える以外は、図６３の書き込みの電圧と同様である。
以下に、p型半導体で形成されるＬ個（Lは正の整数）の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタを有する島状半導体層をM×N(M、Nは正の整数)個に配列し、第１の配線と第３の配線とが平行に配置している場合の上述の書き込み動作の各電圧のタイミングチャートを説明する。
【００９０】
図８５は、第１の配線が開放状態で、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値を０．５Vとし、メモリセルの書き込み状態の定義を、メモリセルの閾値が１．０V〜３．５V、消去状態の定義を−１．０V以下とした場合の書き込みにおける各電位に与える電位のタイミングを示す。
電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、まず、第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N))のそれぞれに第一の電位である接地電位を与える。第１の配線(1-1〜1-N)を開放状態とし、第２の配線(≠2-j)及び第５の配線(≠5-j)に第六の電位として-１Ｖを与え、第２配線(2-j)に第二の電位として−１Ｖを与え、第５の配線(5-j)に第五の電位として１Vを与え、第４の配線(4-i)に第四の電位として接地電位を与え続け、第４の配線(4-i)以外である第４の配線(≠4-i)に第八の電位として３Vを与え、第３の配線(3-j-h)以外である第３の配線(3-j-１〜3-j-（h−１）) (hは1≦h≦Lの正の整数)に第七の電位として１０Vを与え、第３の配線（3-j-（h＋１）〜3-j-L） (hは1≦h≦Lの正の整数)に第十一の電位として１０Vを与え、これら以外の第３の配線(≠3-j-１〜 3-j-L)に第十二の電位として接地電位を与え、第３の配線(3-j-h)に第三の電位として２０Vを与える。この状態を所望の時間保持することにより、“１”の書き込みを行うことができる。この際、第３の配線(3-j-h)に第三の電位として２０Vが与えられている間に、少なくとも第４の配線(≠4-i)に第八の電位として３Vが与えられているか、第５の配線(≠5-j)が接地電位であれば、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。
【００９１】
その後、第３の配線(3-j-h)、第３の配線(3-j-h)以外の第３の配線(≠3-j-h)、第４の配線(≠4-i)、第２の配線(2-j)及び第５の配線(5-j)、第２の配線(≠2-j)及び第５の配線(≠5-j)を、第１の配線(1-1〜1-N) を接地電位に戻す。この際、第３の配線(3-j-h)に第三の電位として２０Vが与えられている間に、少なくとも第４の配線(≠4-i)に第八の電位として３Vが与えられているか、第５の配線(≠5-j)が接地電位であれば、それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。
与える電位は、所望のセルに“１”を書き込むための条件を満たすならば、いかなる電位の組合せでもよい。
【００９２】
最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)のそれぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
上述においては、第３の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べたが、第３の配線(3-j-h)以外の第３の配線の一つをゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様である。
書き込みを行う際、F-Nトンネル電流はチャネルと浮遊ゲートが対抗する領域を流れてもよいし、ＬＤＤ面と浮遊ゲートとが対抗する領域を流れてもよいし、それぞれの組み合わせでもよい。
【００９３】
図８６は、第十一の電位が接地電位である場合の書き込み時のタイミングチャートを示す。第３の配線(30-(h+１)〜30-L) (hは1≦h≦Lの正の整数)に第十一の電位として接地電位を与えても、選択セルの書き込み動作は影響を受けず、書き込み動作は図８５に準ずる。
図８７は、第１の配線が接地電位であるの場合の書き込み時のタイミングチャートを示す。第二の電位が第２の配線(2-j)をゲート電極とするトランジスタの閾値以下であれば、第１の配線(1-j)に接地電位を与えても、選択セルの書き込み動作は影響を受けず、書き込み動作は図８５に準ずる。
図８８は、第１の配線が接地電位であるの場合の書き込み時のタイミングチャートを示す。第二の電位が第２の電極２０をゲート電極とするトランジスタの閾値以下であれば、第１の配線(1-j)に接地電位を与えても、選択セルの書き込み動作は影響を受けず、書き込み動作は図８６に準ずる。
【００９４】
図１１８〜図１２１は、第３の電極(30-h)に第三の電位として−２０Vを与えることで電荷蓄積層に負の電荷を引き抜き、“０”を書き込む場合の書き込み時のタイミングチャートを示す。書き込み動作は、第三の電位の極性が変わること以外、図８５〜図８８に準ずる。
図８９〜図９２は、第１の配線を第４の配線と平行に配置している場合の書き込み時のタイミングチャートを示す。図８９〜図９２は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)が、第１の配線(1-i)に替わった以外は、それぞれ図８５〜図８８に準ずる。
【００９５】
図１２２〜図１２５は、第３の電極(30-h)に第三の電位として−２０Vを与えることで電荷蓄積層に負の電荷を引き抜き、“０”を書き込む場合の書き込み時のタイミングチャートを示す。書き込み動作は、第三の電位の極性が変わること以外は図８９〜図９２に準ずる。
図９３〜図９６は、第１の配線がアレイ全体で共通に接続している場合の書き込み時のタイミングチャートを示す。図９３〜図９６は、選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)が、第１の配線(1-1)に替わった以外は図８５〜図８８に準ずる。
図１２６〜図１２９は、第３の電極(30-h)に第三の電位として−２０Vを与えることで電荷蓄積層に負の電荷を引き抜き、“０”を書き込む場合の書き込み時のタイミングチャートを示す。書き込み動作は、第三の電位の極性が変わること以外は、図９３〜図９６に準ずる。
【００９６】
以下に、ゲート電極として第２の電極及び第５の電極をそれぞれ備えるトランジスタを選択ゲート・トランジスタとして有し、これらの選択ゲート・トランジスタの間に電荷蓄積層と制御ゲート電極として第３の電極とを備えるメモリセルをＬ個(Ｌは正の整数)直列に接続した島状半導体層を有するメモリセルのF-Nトンネリング電流を用いた消去手法について説明する。
図６１は、上記メモリセル構造の等価回路を示す。
島状半導体層がｐ型半導体で形成される場合、図６１に示す選択セルを消去するには、選択セルを含む島状半導体層に接続する第１の電極１０に第一の電位を与え、選択セルと直列に配置される第２の電極２０に第二の電位を与え、選択セルに接続される第３の電極(30-h) (hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の電極(30-１〜30-(h-1))に第七の電位を与え、同じく第３の電極（30-（h+１）〜30-L）に第十一の電位を与え、選択セルを含む島状半導体層に接続する第４の電極４０に第四の電位を与え、選択セルと直列に配置される第５の電極５０に第五の電位を与える。これらの電圧により、選択セルのトンネル酸化膜のみにF-N電流を発生させ、電荷蓄積層の電荷の状態を変化させることができる。
【００９７】
電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は、第三の電位<第四の電位である。
電荷蓄積層に負の電荷を蓄積した状態を“１”とする場合、電荷蓄積層の電荷の状態が変化し、“０”にすることができる。このとき、第三の電位は、この電位と第四の電位との電位差により“0”にできる電位、つまり、第三の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れる電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。
第１の電極１０は開放状態でもよい。
【００９８】
第１の電極１０が半導体基板内に不純物拡散層として形成され、第１の電極１０の電位が浮遊で、メモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体層に接続する第１の電極１０に与える第四の電位は、この電位加えることで半導体基板側に拡がる空乏層により島状半導体層が半導体基板に対して電気的にフローティング状態となる電位とする。これにより、島状半導体層の電位が第四の電位と等しくなり、島状半導体層上の選択セルにはメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去を行うことができる。つまり、第四の電位と第三の電位との電位差がメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。
【００９９】
メモリセルのチャネル部が半導体基板と電気的に繋がっていない場合、第四の電位による空乏層の拡がりはどのような状態であってもよい。
第七の電位は、電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、つまり、第七の電位と第四の電位との電位差により、第七の電位が与えられる第３の電極(30-１〜 30-(h-1))をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
第十一の電位は、電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、つまり、第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第３の電極(30-(h+１)〜30-L)をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
第二の電位は、第２の電極２０をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。
第五の電位は、第５の電極５０をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。
【０１００】
第１の電極１０が半導体基板と電気的に絶縁されて形成されている場合、つまり、ＳＯＩ基板に不純物拡散層からなる第１の電極１０が形成され半導体基板と絶縁膜で絶縁されている場合、第一の電位は第十の電位と必ずしも等しくすることはない。
メモリセルのチャネル部が半導体基板と電気的に繋がっている場合、つまり、不純物拡散層が、島状半導体層を半導体基板に対してフローティング状態にしていない場合、半導体基板に与える第十の電位は、第十の電位と第三の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位であるなら、第三の電位が与えられている第三の電極をゲート電極とする全てのメモリセルに対し、同時に消去を行うことができる。
第３の電極(30-L)から第３の電極(30-1)まで、連続して消去してもよいし、逆又はランダムの順番でもよい。
【０１０１】
本発明においては、電荷蓄積層の電荷の状態を変化させ、選択したメモリ・トランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位>第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、つまり、F-N電流が十分に大きい電位であればよい。
以下に、p型半導体で形成されるＬ個（Lは正の整数）の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタを有する島状半導体層をM×N(M、Nは正の整数)個に配列し、第３の電極をゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートについて述べる。
図９７は、図６１に示すような選択された第３の電極に負バイアスを与え、第２の電極、第５の電極をゲート電極とするトランジスタの閾値を０．５Ｖとし、メモリセルの書き込み状態の定義を、メモリセルの閾値が１．０〜３．５Ｖ、消去状態の定義を−１．０Ｖ以下とした場合の消去における各電位に与える電位のタイミングを示す。
【０１０２】
電荷蓄積層より負の電荷を引きぬく場合、まず第１の電極１０、第２の電極２０、第３の電極(30-1〜30-L)、第４の電極４０、第５の電極５０のそれぞれに第一の電位である接地電位を与える。
第２の電極２０に、第二の電位として６Vを与え、第５の電極５０に第五の電位として６Vを与え、第１の電極１０に第四の電位として６Vを与え、第４の電極４０に第四の電位として６を与える。その後、第３の電極(30-h)以外である第３の電極(30-１〜30-(h-1)) (hは1≦h≦Lの正の整数)に第七の電位として６Vを与え、第３の電極(30-(h+１)〜30-L) (hは1≦h≦Lの正の整数)に第十一の電位として６Vを与え、第３の電極(30-h)に第三の電位として−１２Ｖを与える。この状態を所望の時間保持することにより “０”の消去状態を行う。各電極に電位を与えるタイミングは前後しても同時でもよい。
【０１０３】
その後、第３の電極(30-h)、第３の電極(30-h)以外の第３の電極(≠30-h)、第４の電極４０、第１の電極１０、第２の電極２０、第５の電極５０を接地電位に戻す。各電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は、所望のセルを消去するための条件を満たすならばいかなる電位の組合せでもよい。
第２の電極２０に第二の電位として接地電位を与え、第５の電極５０に第五の電位として接地電位を与えてもよい。
最初に、第１の電極２０、第２の電極２０、第３の電極(30-１〜30-L) 、第４の電極４０、第５の電極５０のそれぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
これにより、図６１に示すような選択されたセルの消去動作が行われる。
また、上述においては、第３の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第３の電極(30-h)以外の第３の電極に接続されるゲート電極とするメモリセルを選択セルとした場合の消去方法も同様に行うことができる。
【０１０４】
図９８は、第一の電極が開放状態である場合の消去時のタイミングチャートを示す。非選択の第３の電極(≠30-h) (hは1≦h≦Lの正の整数)及び第４の電極４０に、第一の電位として接地電位を与え、第一の電極を開放状態とする以外は、図９７に準じる。図６１に示すような選択されたセルの消去動作には影響を与えない。
また、第３の電極(30-1〜30-(h-1))及び第３の電極(30-(h-1)〜30-L)に第三の電位として−１２Ｖを与えた場合、図６２に示すように、第３の電極(30-1〜30-L)に接続される複数のセルの消去動作を行うことができる。
第１の電極に第四の電位として１８Vを与え、第２の電極、第５の電極をゲート電極とするトランジスタの閾値を０．５Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が１．０〜３．５V、消去状態の定義を−１．０V以下とした場合の消去における各電位に与える電位のタイミングを、図９９に示す。
電荷蓄積層に負の電荷を引きぬく場合、まず、第１の電極１０、第２の電極２０、第３の電極(30-1〜30-L)、第４の電極４０、第５の電極５０それぞれに第一の電位である接地電位を与える。
【０１０５】
第２の電極２０に第二の電位として１８Vを与え、第５の電極５０に第五の電位として１８Vを与え、第４の電極４０に第四の電位として１８Vを与え、第１の電極１０に第四の電位として１８Vを与え、第３の電極(30-h)以外である第３の電極(30-１〜30-(h-1)) (hは1≦h≦Lの正の整数)に第七の電位として１０Vを与え、第３の配線(30-(h+１)〜30-L) (hは1≦h≦Lの正の整数)に第十一の電位として１０Vを与え、第３の配線(30-h)に第三の電位として接地電位を与え続ける。この状態を所望の時間保持することにより “０”の消去状態を行う。各電極に電位を与えるタイミングは、前後しても同時でもよい。
その後、第３の電極(30-h)以外の第３の電極(≠30-h)、第４の電極４０、第１の電極１０、第２の電極２０及び第５の電極５０を接地電位に戻す。各電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去するための条件を満たすならば、いかなる電位の組合せでもよい。
【０１０６】
最初に第１の電極１０、第２の電極２０、第３の電極 (30-1〜30-L)、第４の電極４０、第５の電極５０のそれぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
これにより、図６１に示すような選択されたセルの消去動作が行われる。
上述においては第３の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第３の電極(30-h)以外の第３の電極の一つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行うことができる。
図１００に示す各電位に与える電位のタイミングのように、第３の電極(30-1〜30-(h-1))及び第３の電極(30-(h-1)〜30-L)に第三の電位として１８V与えた場合、図６２に示すような第３の電極(30-1〜30-L)に接続される複数のセルを消去することができる。
図１３０〜図１３１は、第３の電極(30-h)に第三の電位として−２０Vを与え、電荷蓄積層に負の電荷を蓄積することで消去を行う場合の消去時のタイミングチャートを示す。消去動作は、第三の電位の極性が変わること以外は図９７〜図９８に準ずる。
【０１０７】
以下に、ゲート電極として第２の電極及び第５の電極をそれぞれ備えるトランジスタを選択ゲート・トランジスタとして有し、これらの選択ゲート・トランジスタの間に電荷蓄積層と制御ゲート電極として第３の電極とを備えるメモリセルをＬ個(Ｌは正の整数)直列に接続した島状半導体層を有し、この島状半導体層をM×N個(M、Nは正の整数)備え、このメモリセルアレイにおいて半導体基板に平行に配置されるＭ本の第４の配線がこれら島状半導体層の各々一方の端部に接続し、他方の端部には第１の配線が接続され、半導体基板に平行で、かつ、第４の配線と交差する方向に配置されるN×L個の第３の配線がメモリセルの第３の電極と接続している半導体記憶装置のF-N電流を用いた消去手法について述べる。
図６３は、第１の配線を第３の配線と平行に配置したときの上記メモリセルアレイの等価回路を示す。
【０１０８】
島状半導体層がｐ型半導体で形成される場合、図６３に示す選択セルを消去するには、選択セルを含む島状半導体層に接続する第１の電極に接続する第１の配線(1-j) (jは1≦j≦Nの正の整数)に第一の電位を与え、これ以外の第１の配線である第１の配線(≠1-j)に第九の電位を与え、選択セルと直列に配置される第２の電極に接続する第２の配線(2-j)に第二の電位を与え、選択セルに接続される第３の配線(3-j-h) (hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の配線(3-j-１〜 3-j-(h-1))に第七の電位を与え、第３の配線(3-j-(h+１)〜3-j-L)に第十一の電位を与え、これら以外の第３の配線(≠3-j-１〜 3-j-L)に第十二の電位を与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、これ以外の第４の配線(≠4-i)に第八の電位を与え、選択セルと直列に配置される第５の電極に接続する第５の配線(5-j)に第五の電位を与え、第２の配線(2-j)を除く第２の配線(≠2-j)又は第５の配線(5-j)を除く第５の配線(≠5-j)に第六の電位を与える。
【０１０９】
これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ、電荷蓄積層の電荷の状態を変化させることができる。
電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は第三の電位<第四の電位である。電荷蓄積層に負の電荷を蓄積した状態を“１”とすると、電荷蓄積層の電荷の状態を変化させて“０”にすることができる。このとき第三の電位は、この電位と第四の電位との電位差により“０”にできる電位とする。つまり、第三の電位は、第三の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。
第七の電位は、電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位であればよい。つまり、第七の電位と第四の電位との電位差により、第七の電位が与えられる第３の配線(3-j-１〜 3-j-(h-1))に接続する第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０１１０】
第十一の電位は、電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さような電位であればよい。つまり、第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第３の配線(3-j-(h+１)〜3-j-L)に接続する第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
第二の電位は、第２の配線に接続される第２の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。
第五の電位は、第５の配線に接続される第５の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。
第六の電位は、第二の電位又は第五の電位と同様とすることができる。
【０１１１】
第八の電位は、島状半導体層を介して接続される端子に与えられる第四の電位又は第九の電位と等しい電位が好ましい。
第十二の電位は、電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さような電位であればよい。つまり、第十二の電位と第八の電位との電位差および第十二の電位と第四の電位との電位差により、第十二の電位が与えられる第３の配線(≠3-j-1〜 3-j-L)に接続する第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
第１の配線(1-1〜1-M)は開放状態でもよいし、第九の電位は開放状態でもよい。
【０１１２】
第１の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、第１の配線(1-1〜1-N)の電位が浮遊であり、メモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体層に接続する第１の配線(1-j)に与える第四の電位は、この電位を加えることで半導体基板側に拡がる空乏層により島状半導体層が半導体基板と電気的にフローティング状態となる電位とする。これにより、島状半導体層の電位が第四の電位と等しくなり、島状半導体層上の選択セルにはメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去を行うことができる。つまり、第四の電位と第三の電位との電位差が、メモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。
【０１１３】
また、メモリセルのチャネル部が半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりはどのような状態でもよい。
第１の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の配線(1-1〜1-N)が形成され、半導体基板とは絶縁膜で絶縁されている場合、第一の電位は第十の電位と必ずしも等しくすることはない。
メモリセルのチャネル部が半導体基板と電気的に繋がっている場合、つまり、不純物拡散層が、島状半導体層を基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位は、第十の電位と第三の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位であれば、第三の電位が与えられている第三の配線に接続される第三の電極をゲート電極とする全てのメモリセルに対し、同時に消去を行うことができる。
【０１１４】
第３の配線(3-j-L)から第３の配線(3-j-1)まで連続して消去してもよいし、逆でもランダムの順番でもよい。
第３の配線(3-j-h)に接続している複数又は全てのメモリセル、第３の配線(3-j-1〜3-j-L)に接続している複数又は全てのメモリセルの消去を同時に行ってもよいし、第３の配線(3-1-1〜3-N-L)に接続している複数又は全てのメモリセルの消去を同時に行ってもよい。第３の配線(3-(j−8)-h)、第３の配線(3-j-h)、第３の配線(3-(j+8)-h)、第３の配線(3-(j+16)-h)・・・のように、ある規則性をもって、第３の配線を選択し、この配線に接続している複数又は全てのメモリセルを同時に消去を行ってもよい。
【０１１５】
第４の配線(4-i)に接続される一つの島状半導体層に含まれる複数又は全てのメモリセル、第４の配線(4-i)に接続される複数又は全ての島状半導体層に含まれる複数若しくは全てのメモリセルの消去を同時に行ってもよい。複数の第４の配線のそれぞれに接続される一つの島状半導体層にそれぞれ含まれる一つ、複数又は全てのメモリセルの消去を同時に行ってもよいし、複数の第４の配線それぞれに接続される複数又は全ての島状半導体層に含まれる複数又は全てのメモリセルの消去を同時に行ってもよい。第４の配線(4-j-h)に接続しているメモリセルをある一定間隔、例えば第４の配線(4-(i−16))、第４の配線(4-(i−8))、第４の配線(4-i)、第４の配線(4-(i+8))、第４の配線(4-(i+16))・・・のような、８つおきの第４の配線ごとに消去を同時に行ってもよい。
【０１１６】
全ての第４の配線に第一の電位を与え、第１の配線(1-j)に第四の電位を与え、第１の配線(≠1-j)に第八の電位を与え、第２の配線と第５の配線の電位を交換し、第３の配線(3-j-h)に第三の電位を与えることで、第３の配線(3-j-h)に接続する第３の電極をゲート電極とするメモリセル全てに同時に消去を行うこともできる。このとき、任意の第４の配線に第四の電位を与えてもよい。
複数の第１の配線に第四の電位を与え、この第1の配線が接続する第１の電極を有する島状半導体層に含まれるメモリセルの第３の電極が接続する第３の配線に第三の電位を与えることによって、第三の電位が与えられた第３の配線に接続する第三の電極をゲート電極とするメモリセル全てを同時に消去することができる。
上記の消去方法は、組み合わせて用いてもよい。
【０１１７】
電荷蓄積層の電荷の状態を変化させ、選択したメモリ・トランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位>第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
図６４は、第１の配線を第３の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-j)と第４の配線(4-i)で決まる島状半導体層上の全てのメモリセルを選択して、消去することができる。第３の配線(3-j-1〜3-j-L)に第三の電位を与える以外は図６３の消去の電圧配置と同様である。
図６５は、第１の配線を第３の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-j)に接続する全ての島状半導体層上の全てのメモリセルを選択して、消去することができる。第３の配線(3-j-1〜3-j-L)に第三の電位を与え、第４の配線(4-1〜4-M)に第四の電位を与える以外は図６３の消去の電圧配置と同様である。
【０１１８】
図６６は、第１の配線を第３の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-1〜1‐N)に接続する全ての島状半導体層上の全てのメモリセルを選択して、消去することができる。第１の配線(1-1〜1‐N)に第四の電位を与え、第３の配線(3-j-1〜3-N-L)に第三の電位を与え、第４の配線(4-1〜4-M)に第四の電位を与える以外は図６３の消去の電圧配置と同様である。
図６８は、第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-i)に第四の電位を与え、第１の配線(≠1-i)に第九の電位を与える以外は図６３の消去の電圧配置と同様である。
図６９は、第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-i)と第４の配線(4-i)で決まる島状半導体層上の全てのメモリセルを選択して、消去することができる。第３の配線(3-j-1〜3-N-L)に第三の電位を与える以外は図６３の消去の電圧配置と同様である。
【０１１９】
図７０は、複数の第１の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第１の配線(1-1)に第四の電位を与える以外は図６３の消去の電圧配置と同様である。
図７１は、複数の第１の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第１の配線(1-1)に接続する全ての島状半導体層上の全てのメモリセルを選択して、消去することができる。第１の配線(1-1)に第四の電位を与え、第３の配線(3-j-1〜3-(j+1)-L)に第三の電位を与え、第４の配線(4-1〜4-M)に第四の電位を与える以外は図７０の消去の電圧配置と同様である。
図７２は、複数の第１の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第３の配線(3-j-h)に接続する全てのメモリセルを選択して、消去することができる。第１の配線(1-1)に第四の電位を与え、第３の配線(3-j-h)に第三の電位を与え、第４の配線(4-1〜4-M)に第四の電位を与える以外は図７０の消去の電圧配置と同様である。
【０１２０】
以下に、ｐ型半導体で形成されるＬ個（Lは正の整数）の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタを有する島状半導体層をM×N(M、Nは正の整数)個に配列し、第１の配線と第３の配線とが平行に配置している場合で選択された第３の配線に接続されるゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートについて述べる。
図１０１は、図６７に示すような選択された第３の配線に負バイアスを与え、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値を０．５Vとし、メモリセルの書き込み状態の定義を、メモリセルの閾値が１．０〜３．５V、消去状態の定義を−１．０V以下とした場合の消去における各電位に与える電位のタイミングを示す。
【０１２１】
電荷蓄積層より負の電荷を引きぬく場合、まず第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第３の配線(4-1〜4-M)、第５の配線(5-1〜5-N))それぞれに第一の電位である接地電位を与える。
第１の配線(1-j)以外である第１の配線(≠1-j)に第八の電位として第四の電位と等しい６Vを与え、第４の配線(4-i)以外である第４の配線(≠4-i)に第八の電位として第四の電位と等しい６Vを与え、第１の配線(1-j)に第四の電位として６Vを与え、第４の配線(4-i)に第四の電位として６Ｖを与え、第３の配線(3-j-h)以外である第３の配線(3-j-１〜3-j-(h-1)) (hは1≦h≦Lの正の整数)に第七の電位として６Vを与え、第３の配線（3-j-（h+１）〜3-j-L） (hは1≦h≦Lの正の整数)に第十一の電位として６Vを与え、これら以外の第３の配線(≠3-j-１〜 3-j-L)に第十二の電位として６Vを与え、第３の配線(3-j-h)に第三の電位として−１２Ｖを与える。この状態を所望の時間保持することにより“０”の消去状態を行う。各配線に電位を与えるタイミングは前後しても同時でもよい。
【０１２２】
その後、第３の配線(3-j-h)、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)、第４の配線(4-1〜4-M)、第１の配線(1-1〜1-N)を接地電位に戻す。各配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去するための条件を満たすならば、いかなる電位の組合せでもよい。
最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)のそれぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
これにより、図６７に示すような選択された第３の配線に接続される複数のセルの消去動作が行われる。
上述においては第３の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第３の配線(3-j-h)以外の第３の配線に接続されるゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行うことができる。
【０１２３】
図１０２は、第一の配線が開放状態である場合の書き込み時のタイミングチャートをに示す。非選択の第３の配線(≠3-i-h) (hは1≦h≦Lの正の整数)及び第４の配線(≠4-i)に接地電位を与え、第一の配線が開放状態とする以外は図１０１に準じる。図６３に示すような選択されたセルの消去動作には影響を与えない。
第４の配線(≠4-i)に第八の電位として６Vを与えた場合、図６７に示すような選択された第３の配線に接続される複数のセルの消去動作を行うことができる。第４の配線(≠4-i)に第八の電位として６Vを与え、かつ第３の配線(3-i-1〜3-i-(h-1))及び第３の配線(3-i-(h-1)〜3-i-L)に第三の電位として−１２Vを与えた場合、図６５に示すような第１の配線(1-j)に接続される複数のセルの消去動作を行うことができる。
全ての第４の配線(4-1〜4-M)に第四の電位として６Vを与え、全ての第３の配線(3-1-1〜3-Ｎ-Ｌ)に第三の電位として−１２Vを与えた場合、図６６に示すような全てのセルの消去動作を行うことができる。
図１０３は、第１の配線に第四の電位及び第九の電位として１８Vを与え、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値を０．５Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値を１．０〜３．５V、消去状態の定義を−１．０V以下とした場合の消去における各電位に与える電位のタイミングを示す。
【０１２４】
電荷蓄積層に負の電荷を引きぬく場合、まず第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N))のそれぞれに接地電位を与える。第２の配線(≠2-j)及び第５の配線(≠5-j)に第六の電位として１８Vを与え、第２の配線(2-j)に第二の電位として１８Vを与え、第５の配線(5-j)に第五の電位として１８Vを与え、第４の配線(4-i)以外である第４の配線(≠4-i)に第八の電位として第四の電位と等しい１８Vを与え、第１の配線(1-j)以外である第１の配線(≠1-j)に第八の電位として第四の電位と等しい１８Vを与え、第４の配線(4-i)に第四の電位として１８Vを与え、第1の配線(1-j)に第四の電位として１８Vを与え、第３の配線(3-j-h)以外である第３の配線（3-j-１〜3-j-（h-1）） (hは1≦h≦Lの正の整数)に第七の電位として１０Vを与え、第３の配線（3-j-（h+１）〜3-j-L） (hは1≦h≦Lの正の整数)に第十一の電位として１０Vを与え、これら以外の第３の配線(≠3-j-１〜 3-j-L)に第十二の電位として１０Vを与え、第３の配線(3-j-h)に第三の電位として接地電位を与え続ける。この状態を所望の時間保持することにより“０”の消去状態を行う。各配線に電位を与えるタイミングは前後しても同時でもよい。
【０１２５】
その後、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)、第４の配線(4-1〜4-M)、第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)及び第５の配線(5-1〜5-N) を接地電位に戻す。各配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去するための条件を満たすならば、いかなる電位の組合せでもよい。
最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
これにより、図６７に示すような選択された第３の配線に接続される複数のセルの消去動作を行うことができる。
上述においては第３の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第３の配線(3-j-h)以外の第３の配線の一つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行うことができる。
【０１２６】
第３の配線(3-i-1〜3-i-(h-1))及び第３の配線(3-i-(h-1)〜3-i-L)に第三の電位として接地電位を与えた場合、図６５に示すような第１の配線(1-j)に接続される複数のセルの消去動作を行うことができる。
全ての第３の配線(3-1-1〜3-Ｎ-Ｌ)に第三の電位として接地電位を与え、図１０４に示す各電位に与える電位のタイミングとした場合、図６６に示すような全てのセルの消去動作を行うことができる。
図１３２〜図１３３は、第３の電極(30-h)に第三の電位として２０Vを与え、電荷蓄積層に負の電荷を蓄積することで消去とする場合の消去時のタイミングチャートを示す。消去動作は第三の電位の極性が変わること以外は図１０１〜図１０２に準ずる。
図１０５〜図１０８は、第１の配線を第４の配線と平行に配置している場合の消去時のタイミングチャートを示す。図１０５〜図１０８は選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)が第１の配線(1-i)に代わった以外は、それぞれ図１０１〜図１０４に準ずる。図１０５〜図１０８のように、第５の配線(≠5-j)、第４の配線(≠4-i)、第３の配線(≠3-j-1〜3-ｊ-Ｌ) 、第２の配線(≠2-j)、第１の配線(≠1-i)を接地電位としてもよい。
【０１２７】
第３の配線(3-j-1〜3-ｊ-Ｌ)に第三の電位として接地電位を与え、図１０８に示す各電位に与える電位のタイミングとした場合、図６５に示すような第１の配線(1-i)に接続されるセルの消去動作を行うことができる。図１０９に示すように、第５の配線(≠5-j)に第五の電位として１８Vを与え、第２の配線(≠2-j) に第二の電位として１８Vを与え、第４の配線(≠4-i)及び第１の配線(≠1-i)に第四の電位として１８Vを与えることにより、図６６に示すような全てのセルの消去動作を行うことができる。
図１３４〜図１３５は、第３の電極(30-h)に第三の電位として２０Vを与え、電荷蓄積層に負の電荷を蓄積することで消去とする場合の消去時のタイミングチャートを示す。消去動作は第三の電位の極性が変わること以外は図１０５〜１１０に準ずる。
【０１２８】
図１１０〜図１１３は、第１の配線がアレイ全体で共通に接続している場合の消去時のタイミングチャートを示す。図１１０〜図１１３は選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第１の配線(1-1)に替わった以外は図１０１〜図１０４に準ずる。
全ての第３の配線(3-1-1〜3-Ｎ-Ｌ)に第三の電位として接地電位を与え、図１１３に示す各電位に与える電位のタイミングとした場合、図６６に示すような全てのセルの消去動作を行うことができる。
図１３６〜図１３７は、第３の電極(30-h)に第三の電位として２０Vを与え、電荷蓄積層に負の電荷を蓄積することで消去とする場合の消去時のタイミングチャートを示す。消去動作は第三の電位の極性が変わること以外は図１１０〜図１１１に準ずる。
【０１２９】
メモリセルアレイの製造方法における実施の形態
本発明の半導体記憶装置の製造方法及びこの方法により形成された半導体記憶装置の実施の形態を図面に基づいて説明する。
この実施の形態の半導体記憶装置は、半導体基板を、少なくとも一つ以上の段を有する柱状に加工して島状半導体層を形成し、この島状半導体層の側面を活性領域とし、各段の側部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートが形成され、浮遊ゲートの側面の少なくとも一部に層間絶縁膜を介して制御ゲートが形成されてメモリ・トランジスタを構成する。各段の角部には、不純物拡散層を浮遊ゲートに対して自己整合で形成されている。メモリ・トランジスタは、例えば２個配置されている。
【０１３０】
島状半導体層の上部と下部における段の側面には、メモリ・トランジスタを挟むように、ゲート酸化膜と選択ゲートを形成して選択ゲート・トランジスタが配置されている。選択ゲート・トランジスタのチャネル層は、メモリ・トランジスタのチャネル層と電気的に接続するように、不純物拡散層が、浮遊ゲート及び選択ゲートに対して自己整合で形成されており、島状半導体層に沿って、メモリ・トランジスタと直列に接続されている。
選択ゲート・トランジスタのゲート絶縁膜の膜厚は、メモリ・トランジスタのゲート絶縁膜厚と等しい。各トランジスタの選択ゲート及び浮遊ゲートは一括で形成される。
なお、以下の各製造例で行われる各工程又は態様は、別の製造例で行われる各工程又は態様と種々組み合わせて適用することができる。
【０１３１】
製造例１
この実施の形態の半導体記憶装置の製造方法は、図１３８〜図２０７に示されており、このうち偶数図面は、図１のA-A'断面図、奇数図面はB-B'断面図である。
まず、半導体基板として、例えばｐ型のシリコン基板１００の表面にマスク層となる第一の絶縁膜であるシリコン酸化膜４１０を２００〜２０００ｎｍ堆積する。公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて、反応性イオンエッチングにより、シリコン酸化膜４１０をエッチングする（図１３８及び図１３９）。
なお、第一の絶縁膜は、ｐ型シリコン基板１００に対する反応性エッチング時においてエッチングされないか、エッチング速度がシリコンより遅い材料であれば限定されるものではなく、シリコン窒化膜又は導電膜でもよく、二種以上の材料膜の積層膜でもよい。
【０１３２】
シリコン酸化膜４１０をマスクに用いて、反応性イオンエッチングによりシリコン基板１００を５０〜５０００ｎｍエッチングし、その後シリコン基板１００の露出部を熱酸化し、第二の絶縁膜となるシリコン酸化膜４２１を５〜１００ｎｍ形成する(図１４０及び図１４１)。
次に、第三の絶縁膜としてシリコン窒化膜３１１を１０〜１０００ｎｍ堆積し、異方性エッチングにより、シリコン酸化膜４１０及び柱状に加工されたシリコン基板１００の側壁に、シリコン酸化膜４２１を介して、シリコン窒化膜３１１をサイドウォール状に加工する(図１４２及び図１４３)。
続いて、サイドウォール状のシリコン窒化膜３１１をマスクにして、反応性イオンエッチングによりシリコン酸化膜４２１をエッチング除去し、露出したシリコン基板１００を５０〜５０００ｎｍエッチングして、シリコン基板１００を、一つの段差を有する柱状に加工する。その後、シリコン基板１００の露出部を熱酸化し、第二の絶縁膜となるシリコン酸化膜４２２を５〜１００ｎｍ形成する(図１４４及び図１４５)。
【０１３３】
次に、第三の絶縁膜としてシリコン窒化膜３１２を１０〜１０００ｎｍ堆積し、異方性エッチングにより、シリコン酸化膜４１０、シリコン窒化膜３１１及び柱状のシリコン基板１００の側壁に、シリコン酸化膜４２２を介して、シリコン窒化膜３１２をサイドウォール状に加工する。
続いて、サイドウォール状のシリコン窒化膜３１２をマスクにして、反応性イオンエッチングによりシリコン酸化膜４２２をエッチング除去し、露出したシリコン基板１００を５０〜５０００ｎｍエッチングして、シリコン基板１００を、二つの段差を有する柱状に加工する。その後、シリコン基板１００の露出部を熱酸化し、第二の絶縁膜となるシリコン酸化膜４２３を５〜１００ｎｍ形成する(図１４６及び図１４７)。
【０１３４】
次に、第三の絶縁膜としてシリコン窒化膜３１３を１０〜１０００ｎｍ堆積し、異方性エッチングにより、シリコン酸化膜４１０、シリコン窒化膜３１２及び二つの段を有する柱状のシリコン基板１００の側壁に、シリコン酸化膜４２３を介して、シリコン窒化膜３１３をサイドウォール状に加工する。
続いて、サイドウォール状のシリコン窒化膜３１３をマスクにして、反応性イオンエッチングによりシリコン酸化膜４２３をエッチング除去し、露出したシリコン基板１００を５０〜５０００ｎｍエッチングすることで、シリコン基板１００を、三つの段差を有する柱状に加工する。
以上の工程により、シリコン基板１００は、段差を有する柱状の、複数の島状半導体層１１０に分離される。
【０１３５】
その後、シリコン基板１００の露出部を熱酸化して、第二の絶縁膜としてシリコン酸化膜４２４を５〜１００ｎｍ形成する(図１４８及び図１４９)。なお、第二の絶縁膜は、シリコン酸化膜のみならず、シリコン窒化膜でもよく、ＣＶＤ法等によって形成してもよい。
得られた島状半導体層１１０の底部にｎ型不純物拡散層７１０を形成する。不純物拡散層７１０は、例えばイオン注入法により、０〜７°程度傾斜した方向から５〜１００ｋｅＶ程度の注入エネルギー、砒素又は燐を１×１０13〜１×１０17/cm2程度のドーズで、形成することができる。
【０１３６】
続いて、等方性エッチングにより、シリコン窒化膜、シリコン酸化膜を選択除去する(図１５０及び図１５１)。これにより、島状半導体層１１０の最上部の径が小さくなるため、島状半導体層１１０の最上部の径が最小加工寸法で形成されていた場合には、シリコン酸化膜４３０の形成により最小加工寸法以下になる。
次いで、島状半導体層１１０の表面に、第四の絶縁膜となるシリコン酸化膜４３０を１０〜１００ｎｍ形成する（図１５２び図１５３）。
シリコン酸化膜４３０を、等方性エッチングによりエッチバックすることにより、島状半導体層１１０の底部の所望の高さまで埋め込む(図１５４及び図１５５)。
【０１３７】
次に、必要に応じて斜めイオン注入を利用して、各島状半導体層１１０の側壁にチャネルイオン注入を行う（図示せず）。チャネルイオン注入は、例えば、５〜４５°程度傾斜した方向から５〜１００ｋｅＶ程度の注入エネルギー、硼素を１×１０11〜１×１０13/cm2程度のドーズで、行うことができる。なお、チャネルイオン注入は、島状半導体層１１０の多方向から注入することが、表面不純物濃度を均一とすることができるため好ましい。あるいは、チャネルイオン注入に代えて、ＣＶＤ法により、硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。また、島状半導体層１１０の表面からの不純物の導入は、島状半導体層１１０の不純物濃度分布が同等であれば、島状半導体層１１０の表面をシリコン酸化膜４３０で被覆する前に行ってもよいし、島状半導体層１１０を形成する前に導入を完了してもよいし、どのような時期及び手段でもよい。
続いて、熱酸化法により、各島状半導体層１１０の周囲に、第十五の絶縁膜として２０ｎｍ程度のシリコン酸化膜４００（ゲート酸化膜）を形成する(図１５６及び図１５７)。
【０１３８】
次に、第十六の絶縁膜としてシリコン窒化膜３６０を１０〜１０００ｎｍ堆積し(図１５８及び図１５９)、異方性エッチングによりシリコン窒化膜３６０を、島状半導体層１１０の各段の側壁に、シリコン酸化膜４００を介して、シリコン窒化膜サイドウォール３６１、３６２、３６３、３６４に加工する(図１６０及び図１６１)。
続いて、シリコン窒化膜サイドウォール３６１、３６２、３６３、３６４をマスクに選択的にシリコン酸化膜４００の一部を除去し、希釈ＨＦ法によって島状半導体層１１０の各段の水平面を露出させる (図１６２及び図１６３)。なお、シリコン酸化膜４００の除去は、ＣＤＥなどの等方性ドライエッチを利用してもよいし、ＲＩＥなどの異方性ドライエッチと希釈ＨＦ法又は等方性エッチとの組合わせを利用していもよい。
【０１３９】
次いで、等方性エッチングによりシリコン窒化膜サイドウォール３６１、３６２、３６３、３６４を選択的に除去し、熱酸化により、各島状半導体層１１０の露出部に、第五の絶縁膜として１０ｎｍ程度のシリコン酸化膜４４０（トンネル酸化膜）を形成すると同時に、膜厚が２５０ｎｍに増加した第十七の絶縁膜であるシリコン酸化膜４０１を形成する。トンネル酸化膜は、熱酸化膜に限らず、CVD酸化膜又はオキシナイトライド膜でもよく、第五の絶縁膜と第十五の絶縁膜、第十七の絶縁膜の膜厚、膜種の組合わせはこれらに限定されない。続いて、第一の導電膜となる多結晶シリコン膜５１０を２０〜２００ｎｍ程度堆積する(図１６４及び図１６５)。
その後、第六の絶縁膜としてシリコン酸化膜４５１を２０〜２００ｎｍ程度堆積し、所望の深さまでエッチバックを行う(図１６６及び図１６７)。
【０１４０】
次いで、異方性エッチングにより多結晶シリコン膜５１０をサイドウォール状に加工することにより、島状半導体層１１０の各段の側壁に、多結晶シリコン膜５１１、５１２、５１３、５１４を一括分離形成する。なお、最下段の多結晶シリコン膜５１１（選択ゲート）はシリコン酸化膜４５１の保護により、全て接続された状態を保つ。これにより、サイドウォール状に加工された多結晶シリコン膜５１１、５１２、５１３、５１４と島状半導体層１１０に挟まれる絶縁膜は、シリコン酸化膜４４０とシリコン酸化膜４０１とで構成される。続いて、段差を有する島状半導体層１１０の角部に対して不純物導入を行い、ｎ型不純物拡散層７２１、７２２、７２３、７２４を形成する(図１６８及び図１６９)。不純物拡散層７２１、７２２、７２３、７２４は、例えば、０〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギー、砒素又は燐を１×１０12〜１×１０15/cm2程度のドーズによるイオン注入により形成することができる。イオン注入は、島状半導体層１１０の一方向又は数方向からの注入でもよいし、全周囲から行ってもよい。
【０１４１】
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２をマスクとして用いて、反応性イオンエッチングにより、シリコン酸化膜４５１をエッチングし、多結晶シリコン膜５１１、シリコン酸化膜４３０及び不純物拡散層７１０をエッチングし、第一の溝部２１１を形成する(図１７０及び図１７１)。これにより、図１のA-A'方向について連続する第一の配線層及び選択ゲート線となる第二の配線層を分離する。
次に、第七の絶縁膜としてシリコン酸化膜４６１を２０〜２００ｎｍ程度堆積し、等方性エッチングにより第一の溝部２１１及び多結晶シリコン膜５１１の上部を埋設するように、シリコン酸化膜４６１を埋め込む(図１７２及び図１７３)。
【０１４２】
続いて、露出した多結晶シリコン膜５１２、５１３、５１４の表面に層間絶縁膜６１０を形成する。この層間絶縁膜６１０は、例えばＯＮＯ膜とする。ＯＮＯ膜は、熱酸化法により多結晶シリコン膜表面に５〜１０ｎｍ程度のシリコン酸化膜、ＣＶＤ法により５〜１０ｎｍのシリコン窒化膜、さらにＣＶＤ法により５〜１０ｎｍのシリコン酸化膜を順次堆積することにより形成することができる。続いて、第二の導電膜として多結晶シリコン膜５２０を１５〜１５０ｎｍ堆積する(図１７４及び図１７５)。
その後、第六の絶縁膜としてシリコン酸化膜４５２を２０〜２００ｎｍ程度堆積し、所望の深さまでエッチバックを行う(図１７６及び図１７７)。
次いで、多結晶シリコン膜５２０を異方性エッチングによりサイドウォール状に加工することにより、島状半導体層１１０の各段の多結晶シリコン膜５１２、５１３、５１４の側壁に、層間絶縁膜６１０を介して、多結晶シリコン膜５２２、５２３、５２４を一括分離形成する(図１７８及び図１７９)。なお、下段の制御ゲート、すなわち多結晶シリコン膜５２２はシリコン酸化膜４５２の保護により全て接続された状態を保つ。
【０１４３】
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ３をマスクとして用いて、反応性イオンエッチングによりシリコン酸化膜４５２をエッチングし、多結晶シリコン膜５２２をエッチングし、第一の溝部２１２を形成する(図１８０及び図１８１)。これにより、図１のA-A'方向について連続する制御ゲート線となる第三の配線層を分離形成する。
次に、第七の絶縁膜としてシリコン酸化膜４６２を２０〜２００ｎｍ程度堆積し、等方性エッチングにより第一の溝部２１２及び多結晶シリコン膜５２２の上部を埋設するようにシリコン酸化膜４６２を埋め込む(図１８２及び図１８３)。
続いて、第三の導電膜として多結晶シリコン膜５３３を１５〜１５０ｎｍ堆積する(図１８４及び図１８５)。
その後、第六の絶縁膜としてシリコン酸化膜４５３を２０〜２００ｎｍ程度堆積し、所望の深さまでエッチバックを行う(図１８６及び図１８７)。
【０１４４】
次いで、等方性エッチングにより、シリコン酸化膜４５３をマスクにして多結晶シリコン膜５３３の露出部及び多結晶シリコン膜５２４を選択除去する(図１８８及び図１８９)。なお、上段の制御ゲート、すなわち多結晶シリコン膜５２３は、多結晶シリコン膜５３３により接続され、シリコン酸化膜４５３の保護により等方性エッチ後も全て接続された状態を保つ。
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ４をマスクとして用いて、反応性イオンエッチングによりシリコン酸化膜４５３をエッチングし、多結晶シリコン膜５３３をエッチングし、第一の溝部２１３を形成する(図１９０及び図１９１)。これにより、図１のA-A'方向について連続する制御ゲート線となる第三の配線層を分離形成する。
次に、第七の絶縁膜としてシリコン酸化膜４６３を２０〜４００ｎｍ程度堆積し、等方性エッチングにより第一の溝部２１３、多結晶シリコン膜５２３及び多結晶シリコン膜５３３の上部を埋設するようにシリコン酸化膜４６３を埋め込む(図１９２及び図１９３)。
【０１４５】
その後、シリコン酸化膜４６３をマスクとして、露出した層間絶縁膜６１０を除去し、島状半導体層１１０の頂上部及び島状半導体層１１０の最上段に形成された選択ゲート、すなわち多結晶シリコン膜５１４の少なくとも一部を露出させる(図１９４及び図１９５)。
続いて、第三の導電膜として多結晶シリコン膜５３４を１５〜１５０ｎｍ堆積する(図１９６及び図１９７)。
その後、第六の絶縁膜としてシリコン酸化膜４５４を２０〜２００ｎｍ程度堆積し、所望の深さまでエッチバックを行う(図１９８及び図１９９)。なお、最上段の選択ゲート、すなわち多結晶シリコン膜５１４は多結晶シリコン膜５３４により全て接続された状態を保つ。
【０１４６】
続いて、シリコン酸化膜４５４をマスクとして、露出した多結晶シリコン膜５３４を等方性エッチングにより選択的に除去する(図２００及び図２０１)。この際、島状半導体層１１０の頂上部及び島状半導体層１１０の最上段に形成された選択ゲート、すなわち多結晶シリコン膜５１４の一部がエッチングを受けるが、エッチングを受けた島状半導体層１１０の頂上部の高さが、エッチング後の多結晶シリコン膜５３４の最上端の高さより上であることが保たれていればよい。
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ５をマスクとして用いて、反応性イオンエッチングによりシリコン酸化膜４５４をエッチングし、多結晶シリコン膜５３４をエッチングし、第一の溝部２１４を形成する。これにより、図１のA-A'方向について連続する選択ゲート線となる第二の配線層を分離形成する。
【０１４７】
次に、第七の絶縁膜としてシリコン酸化膜４６４を２０〜４００ｎｍ程度堆積し、エッチバック又は化学機械的研磨(CMP)技術などにより、不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、必要に応じて島状半導体層１１０の頂上部に対してイオン注入法により不純物濃度の調整を行い、第四の配線層８４０を、第二及び第三の配線層と、交差するように、島状半導体層１１０の上部と接続する。
その後、公知の技術により層間絶縁膜を形成し、コンタクトホール及びメタル配線を形成する。
これにより、多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図２０２及び図２０３)。このように複数のメモリセルの上部と下部に選択ゲートを配置することで、メモリセルトランジスタの過剰消去の状態を防止することができる。
【０１４８】
上記の製造例では、ｐ型半導体基板に対し島状半導体層１１０を形成しているが、ｎ型半導体基板内に形成されたｐ型不純物拡散層又はｐ型シリコン基板内に形成されたｎ型不純物拡散層内にさらに形成されたｐ型不純物拡散層に対し、島状半導体層１１０を形成してもよい。各不純物拡散層の導電型は、各々逆導電型でも構わない。
また、島状半導体層１１０を階段状に加工するために、シリコン窒化膜３１１、３１２、３１３をサイドウォール状に加工し、これらのサイドウォールをマスクとして用いたが、例えば、絶縁膜又は導電膜の埋め込みにより島状半導体層１１０の先端部のみを露出させ、この露出部に対して熱酸化又は等方性エッチングを行うことで島状半導体層１１０の先端部を細らせ、これを繰り返すことにより島状半導体層１１０を階段状に加工してもよい。
【０１４９】
埋め込みは、所望の溝部に対して、例えばシリコン酸化膜及び多結晶シリコン膜又はシリコン酸化膜及びシリコン窒化膜の積層膜を堆積し、半導体基板上面から等方性エッチングを行うことにより、直接行ってもよいし、レジストエッチバック法により間接的に行ってもよい。埋め込みに用いるシリコン酸化膜は、ＣＶＤ法の他、シリコン酸化膜を回転塗布により形成してもよい。
レジストエッチバック法による埋め込み高さの制御は、露光時間及び／又は露光量によって行ってもよいし、露光後の現像工程を含めて、どのような方法を採用してもよい。また露光ではなく、アッシングによりレジストエッチバックを行ってもよいし、エッチバックを行わず、レジスト塗布の時点で所望の深さになるような埋込みを行ってもよい。後者の場合には、レジストは粘性の低いものを用いることが好ましい。これらの方法は組み合わせてもよい。さらにレジストの塗布表面は親水性にすることが好ましく、例えばシリコン酸化膜上に塗布することが適当である。
【０１５０】
製造例２
この実施の形態の半導体記憶装置の製造方法は、図２０４〜図２０９に示されており、このうち偶数図面は、図１のA-A'断面図、奇数図面はB-B'断面図である。
島状半導体層１１０の側壁に、第十五の絶縁膜であるシリコン酸化膜４００を介してシリコン窒化膜サイドウォール３６１、３６２、３６３、３６４を配置するまでは製造例１に準じる。
シリコン窒化膜サイドウォール３６１、３６２、３６３、３６４をマスクとしてもちいて、選択的にシリコン酸化膜４００のを、希釈ＨＦ法によって、島状半導体層１１０の各段の水平面の一部において除去する (図２０４及び図２０５)。
続いて、シリコン窒化膜サイドウォール３６１、３６２、３６３、３６４を選択的に除去し、熱酸化法を用いて各島状半導体層１１０の露出部に第五の絶縁膜として、１０ｎｍ程度の膜厚のシリコン酸化膜４４０（トンネル酸化膜）を形成すると同時に、膜厚が２５０ｎｍ程度に増加した第十七の絶縁膜であるシリコン酸化膜４０１を形成する(図２０６及び図２０７)。
その後、製造例１に準じ、製造例１よりトンネル酸化膜の領域が小さい半導体記憶装置(図２０８及び図２０９)を製造することができる。
【０１５１】
製造例３
この実施の形態の半導体記憶装置の製造方法は、図２１０〜図２１５に示されており、このうち偶数図面は、図１のA-A'断面図、奇数図面はB-B'断面図である。
島状半導体層１１０の側壁に、第十五の絶縁膜であるシリコン酸化膜４００を介してシリコン窒化膜サイドウォール３６１、３６２、３６３、３６４を配置するまでは製造例１に準じる。
シリコン窒化膜サイドウォール３６１、３６２、３６３、３６４をマスクとしてもちいて、選択的にシリコン酸化膜４００を、希釈ＨＦ法によって島状半導体層１１０の各段の水平面の一部及び側面の一部において除去する（図２１０及び図２１１）。
続いて、シリコン窒化膜サイドウォール３６１、３６２、３６３、３６４を選択的に除去し、熱酸化法を用いて各島状半導体層１１０の露出部に第五の絶縁膜とし、１０ｎｍ程度の膜厚のシリコン酸化膜４４０（トンネル酸化膜）を形成すると同時に、膜厚が２５０ｎｍ程度に増加した第十七の絶縁膜であるシリコン酸化膜４０１を形成する(図２１２及び図２１３)。
その後、製造例1に準じ、製造例1よりトンネル酸化膜の領域が大きい半導体記憶装置(図２１４及び図２１５)を製造することができる。
【０１５２】
製造例４
この実施の形態の半導体記憶装置の製造方法は、図２１６〜図２２１に示されており、このうち偶数図面は、図１のA-A'断面図、奇数図面はB-B'断面図である。
製造例１と同様の方法により、島状半導体層１１０の各段の側壁に、第五の絶縁膜であるシリコン酸化膜４４０と第十七の絶縁膜であるシリコン酸化膜４０１とを介して、第一の導電膜である多結晶シリコン膜のサイドウォール５１１、５１２、５１３、５１４を形成する。最下段の選択ゲート、すなわち多結晶シリコン膜５１１は、第六の絶縁膜であるシリコン酸化膜４５１の保護により全て接続された状態を保つ。このように、サイドウォール状の多結晶シリコン膜と島状半導体層１１０に挟まれる絶縁膜は、シリコン酸化膜４４０とシリコン酸化膜４０１とで構成される（図２１６及び図２１７）。
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２をマスクとして用いて、反応性イオンエッチングによりシリコン酸化膜４５１をエッチングし、多結晶シリコン膜５１１、第四の絶縁膜であるシリコン酸化膜４３０、不純物拡散層７１０をエッチングし、第一の溝部２１１を形成する。これにより、図１のA-A'方向について連続する第一の配線層及び選択ゲート線となる第二の配線層を分離形成する。
【０１５３】
次に、第七の絶縁膜としてシリコン酸化膜４６１を２０〜２００ｎｍ程度堆積し、等方性エッチングにより第一の溝部２１１及び多結晶シリコン膜５１１の上部を埋設するように、シリコン酸化膜４６１を埋め込む
続いて、露出した多結晶シリコン膜５１２、５１３、５１４の表面に、ＯＮＯ膜により層間絶縁膜６１０を形成する。次いで、第二の導電膜として多結晶シリコン膜５２０を１５〜１５０ｎｍ程度堆積する(図２１８及び図２１９)。この際、多結晶シリコン膜５１１、５１２の間に多結晶シリコン膜５２０が配置されるように、シリコン酸化膜４６１の埋め込み位置を設定する。
その後、製造例１に準じ、同様に制御ゲート又は選択ゲートを、メモリ・トランジスタ間又は選択トランジスタとメモリ・トランジスタとの間の島状半導体層１１０に対して、ＯＮＯ膜を介してオーバーラップさせることにより、スプリットゲート構造となる各々のトランジスタが島状半導体層に沿って直列に接続されてなる半導体記憶装置(図２２０及び図２２１)を製造することができる。
【０１５４】
製造例５
この実施の形態の半導体記憶装置の製造方法は、図２２２〜図２２９に示されており、このうち偶数図面は、図１のA-A'断面図、奇数図面はB-B'断面図である。
この実施の形態で形成する半導体記憶装置は、製造例1に準じ、島状半導体層１１０に沿ってメモリ・トランジスタおよび選択トランジスタのゲート電極断面形状をL字型に形成する製造方法である。
島状半導体層１１０の側壁に、第十七の絶縁膜であるシリコン酸化膜４０１が形成されるまでは製造例１に準じる。
続いて、第一の導電膜となる多結晶シリコン膜５１０を１０〜１００ｎｍ程度堆積し (図２２２及び図２２３)、その後、第十八の絶縁膜としてシリコン酸化膜４９６を１０〜１００ｎｍ程度堆積し、異方性エッチングして、島状半導体層１１０の段差高さにシリコン酸化膜４９６がサイドウォール状に収まるように配置する (図２２４及び図２２５)。
シリコン酸化膜４９６のサイドウォールをマスクとして用いて異方性エッチング又は等方性エッチングし、島状半導体層１１０の各段の側壁に、それぞれ多結晶シリコン膜５１０をＬ字型サイドウォール状に形成することで、多結晶シリコン膜５１１、５１２、５１３、５１４を一括分離形成する(図２２６及び図２２７)。
その後、製造例１に準じ、島状半導体層１１０の各段の水平面に形成されるトンネル酸化膜の領域を、第一の導電膜である多結晶シリコン膜の加工時に設定して、半導体記憶装置(図２２８及び図２２９)を製造することができる。
【０１５５】
製造例６
この実施の形態の半導体記憶装置の製造方法は、図２３０〜図２３７に示されており、このうち偶数図面は、図１のA-A'断面図、奇数図面はB-B'断面図である。
この実施の形態で形成する半導体記憶装置は、製造例５に準じ、島状半導体層１１０に沿ってメモリ・トランジスタのゲート電極断面形状をL字型に選択トランジスタのゲート電極断面形状をI字型に形成する形成する製造方法である。
製造例５と同様の方法により、島状半導体層１１０の側壁に、第十七の絶縁膜であるシリコン酸化膜４０１を介して第一の導電膜となる多結晶シリコン膜５１０を１０〜１００ｎｍ程度堆積する。その後、第六の絶縁膜としてシリコン酸化膜４５１を２０〜２００ｎｍ程度堆積し、所望の深さまでエッチバックを行う。第十八の絶縁膜としてシリコン酸化膜４９６を１０〜１００ｎｍ程度堆積し、シリコン酸化膜４９６を異方性エッチングして、島状半導体層１１０の段差高さに収まるようにシリコン酸化膜４９６のサイドウォールを配置する (図２３０及び図２３１)。
【０１５６】
その後、レジストエッチバック法により、最上段の選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１４の側部に配置されてなるシリコン酸化膜４９６のサイドウォールのみを、希釈ＨＦにより除去する(図２３２及び図２３３)。
レジストをハクリ除去した後、残存したシリコン酸化膜４９６のサイドウォールをマスクとして用いて異方性エッチングを行うことにより、島状半導体層１１０のメモリ・トランジスタ部に、それぞれ多結晶シリコン膜５１０をＬ字型サイドウォール状の多結晶シリコン膜５１１、５１２、５１３及びＩ字型サイドウォール状の多結晶シリコン膜５１４に、一括分離加工する(図２３４及び図２３５)。
その後、製造例１に準じ、選択ゲート絶縁膜とトンネル酸化膜とを含むメモリゲート絶縁膜を個別に設計して、半導体記憶装置(図２３６及び図２３７)を製造することができる。
【０１５７】
【発明の効果】
本発明の半導体記憶装置によれば、メモリ・トランジスタを島状半導体層に形成することにより、メモリ・トランジスタの大容量化が可能となり、ビット当りのセル面積が縮小し、チップの縮小化及び低コスト化を図ることができる。特に、メモリ・トランジスタを備える島状半導体層が、最小加工寸法の直径（長さ）となるように形成され、互いの半導体基板柱とのスペース幅の最短距離を最小加工寸法で構成した場合には、島状半導体層当りのメモリ・トランジスタの数が２つであれば、従来の２倍の容量が得られる。よって、島状半導体層当りのメモリ・トランジスタ段数倍の大容量化が実現する。デバイス性能を決定する方向である垂直方向は最小加工寸法に依存せず、デバイスの性能を維持できる。
【０１５８】
また、段差を有する島状半導体層の表面に対して、例えば熱酸化法によりトンネル酸化膜を形成し、続いて多結晶シリコン膜を堆積させた状態において、反応性イオンエッチングにより多結晶シリコン膜に異方性エッチングを施ことにより、各段毎に多結晶シリコン膜がサイドウォール状に一括に分離形成されるため、ゲート形成工程が段数に依存することなく、レジストエッチバック法等による困難な高さ位置合わせ工程を要することが無くなり、特性ばらつきの小さい半導体記憶装置を得ることが可能となる。
さらに、島状半導体層の段差形状に対し自己整合的にトンネル領域を形成でき、かつ、トンネル領域面積を容易に設計でき、メモリセルの占有面積を増加させずに半導体層と電荷蓄積層の間の容量に対する電荷蓄積層と制御ゲートの間の容量比を増大させることが可能となり、メモリ動作電圧の低電圧化及び動作速度の向上を図ることができる。
【０１５９】
また、各メモリセルの活性領域を基板に対してフローティング状態となるように不純物拡散層を形成することで、基板からのバックバイアス効果がなくなり、読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきが発生しなくなり、ビットラインとソースライン間に直列に接続するセルの数を多くでき、大容量化が可能となる。さらに、島状半導体層の底部をソースとした場合、各メモリセルの活性領域を基板に対してフローティング状態としない場合においても、ソースにおいては段を有する島状半導体層内で最大の径を有しており、島状半導体層を階段状構造にすることによってソース抵抗は低減化し、バックバイアス効果を抑制する効果が期待され、高性能の半導体記憶装置を得ることが可能となる。
【０１６０】
さらに、島状半導体層を、少なくとも一つの段差を有する柱状に加工した側面を活性領域面とし、各段の側面にそれぞれトンネル酸化膜及び電荷蓄積層として浮遊ゲートを配置し、浮遊ゲートの側部の少なくとも一部に層間絶縁膜を介して制御ゲートを配置することで、制御性の高いイオン注入法を用いることにより、ゲートに対して自己整合で素子間拡散層を容易に形成することが可能となる。浮遊ゲート及び制御ゲートへの不純物導入時に同時に素子間拡散層を形成することも可能であり、実質的に素子間拡散層形成工程を導入することなく、該拡散層を形成することも可能である。
また、高濃度に不純物導入した膜からの拡散による素子間拡散層形成と比較して、イオン注入法は、偏析の問題による拡散種の制限が無いため、大変自由度が高く、拡散では困難である砒素の導入等も比較的容易に行うことが可能であり、所望の拡散層分布をより自由に得ることができる。
【０１６１】
しかも、ｎ型のみならずｐ型半導体記憶装置の形成も比較的容易に実現され、半導体基板円柱を用いたトランジスタによるインバータ若しくは論理回路等の構築の実現も期待される。
また、ゲートの一括分離形成が極めて容易に実現し、かつ段数に依存しないため、複数のメモリセルが半導体基板面に対し垂直方向に直列に配置されてなる構造を有する半導体記憶装置を、少ない工程で制御よく形成し、安価に、短期間で製造することができるとともに、トンネル酸化膜及び電荷蓄積層又はゲート酸化膜及び制御ゲートは各々のメモリセル又は選択ゲート・トランジスタに対して同質のものが得られ、同様に、層間絶縁膜及び制御ゲートも各々のメモリセルに対して同質のものが得られ、特性ばらつきの小さい半導体記憶装置を容易に製造することが可能となる。
【図面の簡単な説明】
【図１】 本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図である。
【図２】 電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図３】 電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図４】 電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図５】 電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図６】 電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図７】 本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図８】 電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図９】 電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１０】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１１】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１２】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１３】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１４】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１５】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１６】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１７】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１８】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１９】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２０】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２１】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２２】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２３】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２４】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２５】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２６】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２７】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２８】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２９】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図３０】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図３１】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図３２】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図３３】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図３４】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図３５】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図３６】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図３７】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図３８】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図３９】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図４０】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図４１】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図４２】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図４３】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図４４】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図４５】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図４６】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図４７】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図４８】電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図４９】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図５０】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図５１】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図５２】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図５３】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図５４】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図５５】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図５６】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図５７】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図５８】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図５９】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図６０】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図６１】 本発明の半導体記憶装置の等価回路図である。
【図６２】 本発明の半導体記憶装置の等価回路図である。
【図６３】 本発明の半導体記憶装置の等価回路図である。
【図６４】 本発明の半導体記憶装置の等価回路図である。
【図６５】 本発明の半導体記憶装置の等価回路図である。
【図６６】 本発明の半導体記憶装置の等価回路図である。
【図６７】 本発明の半導体記憶装置の等価回路図である。
【図６８】 本発明の半導体記憶装置の等価回路図である。
【図６９】 本発明の半導体記憶装置の等価回路図である。
【図７０】 本発明の半導体記憶装置の等価回路図である。
【図７１】 本発明の半導体記憶装置の等価回路図である。
【図７２】 本発明の半導体記憶装置の等価回路図である。
【図７３】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図７４】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図７５】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図７６】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図７７】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図７８】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図７９】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図８０】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図８１】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図８２】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図８３】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図８４】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図８５】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図８６】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図８７】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図８８】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図８９】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図９０】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図９１】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図９２】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図９３】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図９４】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図９５】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図９６】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図９７】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図９８】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図９９】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１００】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１０１】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１０２】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１０３】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１０４】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１０５】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１０６】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１０７】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１０８】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１０９】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１１０】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１１１】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１１２】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１１３】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１１４】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１１５】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１１６】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１１７】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１１８】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１１９】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１２０】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１２１】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１２２】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１２３】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１２４】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１２５】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１２６】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１２７】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１２８】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１２９】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１３０】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１３１】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１３２】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１３３】 本発明の半導体記憶装置の動作時電圧のタイミングチャートを示す図である。
【図１３４】 本発明の半導体記憶装置の動作時電圧のタイミングチャートの一例を示す図である。
【図１３５】 本発明の半導体記憶装置の動作時電圧のタイミングチャートの一例を示す図である。
【図１３６】 本発明の半導体記憶装置の動作時電圧のタイミングチャートの一例を示す図である。
【図１３７】 本発明の半導体記憶装置の動作時電圧のタイミングチャートの一例を示す図である。
【図１３８】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１３９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１４０】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１４１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１４２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１４３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１４４】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１４５】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１４６】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１４７】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１４８】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１４９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１５０】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１５１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１５２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１５３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１５４】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１５５】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１５６】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１５７】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１５８】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１５９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１６０】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１６１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１６２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１６３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１６４】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１６５】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１６６】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１６７】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１６８】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１６９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１７０】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１７１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１７２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１７３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１７４】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１７５】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１７６】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１７７】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１７８】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１７９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１８０】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１８１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１８２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１８３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１８４】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１８５】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１８６】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１８７】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１８８】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１８９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１９０】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１９１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１９２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１９３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１９４】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１９５】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１９６】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１９７】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図１９８】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図１９９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２００】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２０１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２０２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ'線）工程図である。
【図２０３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２０４】 本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ'線）工程図である。
【図２０５】 本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２０６】 本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ'線）工程図である。
【図２０７】 本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２０８】 本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ'線）工程図である。
【図２０９】 本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２１０】 本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ'線）工程図である。
【図２１１】 本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２１２】 本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ'線）工程図である。
【図２１３】 本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２１４】 本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ'線）工程図である。
【図２１５】 本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２１６】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図２１７】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２１８】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図２１９】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２２０】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ'線）工程図である。
【図２２１】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２２２】 本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ'線）工程図である。
【図２２３】 本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２２４】 本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ'線）工程図である。
【図２２５】 本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２２６】 本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ'線）工程図である。
【図２２７】 本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２２８】 本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ'線）工程図である。
【図２２９】 本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２３０】 本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ'線）工程図である。
【図２３１】 本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２３２】 本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ'線）工程図である。
【図２３３】 本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２３４】 本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ'線）工程図である。
【図２３５】 本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２３６】 本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ'線）工程図である。
【図２３７】 本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ'線）工程図である。
【図２３８】 従来のEEPROMを示す平面図である。
【図２３９】 図２３８のＡ−Ａ′及びＢ−Ｂ′断面図である。
【図２４０】 従来のEEPROMの製造方法を示す工程断面図である。
【図２４１】 従来のEEPROMの製造方法を示す工程断面図である。
【図２４２】 従来のEEPROMの製造方法を示す工程断面図である。
【図２４３】 従来のEEPROMの製造方法を示す工程断面図である。
【図２４４】 従来のEEPROMの平面図及び対応する等価回路図である。
【図２４５】 従来のMNOS構造のメモリセルの断面図である
【図２４６】 従来の別のMNOS構造のメモリセルの断面図である
【図２４７】 一つの柱状シリコン層に複数のメモリセルを形成した半導体装置の断面図である。
【符号の説明】
100 ｐ型半導体基板
101 ｐ型SOI半導体基板層
110 島状半導体層
210、211、212、213、214 溝部
400、401、410、421、422、423、424、430、451、452、453、454、460、461、462、463、464、480、490、495、496 シリコン酸化膜
311、312、313、320、330、340、353、354、360、361、362、363、364 シリコン窒化膜
500、510、511、512、513、514、520、521、522、523、524、530、533、534、540、550、563、564 多結晶シリコン膜
610、611、612、613 層間絶縁膜
710、720、721、722、723、724、725 不純物拡散層
810、821、824、832、833、840 配線層
910、921、932、933、924 コンタクト部
R1、R2、R3、R4、R5、R6 レジスト

Claims (22)

  1. 第１導電型の半導体基板と、
    少なくとも一つの島状半導体層、前記島状半導体層の側壁の周囲の一部に形成された電荷蓄積層及び制御ゲートから構成されるメモリセルとを有する半導体記憶装置であって、
    前記メモリセルが前記一つの島状半導体層に対して複数形成され、
    前記複数のメモリセルが直列に配置され、
    前記メモリセルが配置される前記島状半導体層が、前記半導体基板に対する水平方向の断面積が段階的に異なる形状を有し、
    前記メモリセルが、前記島状半導体層の前記半導体基板に対する水平面の少なくとも一部の領域に、電荷を通過させ得るトンネル絶縁膜を有し、かつ
    前記メモリセルが、前記島状半導体層の前記半導体基板に対する垂直面の少なくとも一部の領域に、ゲート絶縁膜とトンネル絶縁膜とからなるメモリゲート絶縁膜を有することを特徴とする半導体記憶装置。
  2. 前記島状半導体層の断面積が、前記半導体基板側にいくほど段階的に大きくなる請求項１に記載の装置。
  3. 前記メモリセルが、前記半導体基板及び前記島状半導体層内に形成された第２導電型の不純物拡散層により前記半導体基板から電気的に絶縁されてなる請求項１又は２に記載の装置。
  4. 前記複数のメモリセルの少なくとも一つが、他のメモリセルから、前記島状半導体層内に形成された第２導電型の不純物拡散層により電気的に絶縁されてなる請求項１〜３のいずれか１つに記載の装置。
  5. 前記メモリセルが、前記半導体基板及び前記島状半導体層内に形成された第２導電型の不純物拡散層と、該不純物拡散層と前記半導体基板及び前記島状半導体層との接合部に形成される空乏層とにより、前記半導体基板から電気的に絶縁されてなる請求項１又は２に記載の装置。
  6. 前記複数のメモリセルの少なくとも一つが、他のメモリセルから、前記島状半導体層内に形成された第２導電型の不純物拡散層と、該不純物拡散層と前記島状半導体層との接合部に形成される空乏層とにより、電気的に絶縁されてなる請求項１、２及び５のいずれか１つに記載の装置。
  7. 前記半導体基板表面に形成された第２導電型の不純物拡散層が、前記複数のメモリセルに対する共通配線である請求項１〜６のいずれか１つに記載の装置。
  8. 前記島状半導体層が、マトリクス状に複数個配列され、前記メモリセルの電荷蓄積状態を読み出すための第２導電型の不純物拡散層が、島状半導体層の最上面に形成され、かつ複数の前記制御ゲートが、一方向に連続的に配置されて制御ゲート線を構成し、前記制御ゲート線と交差する方向の複数の前記島状半導体層の最上面に形成された第２導電型の不純物拡散層を接続してビット線を構成する請求項１〜７のいずれか１つに記載の装置。
  9. 前記島状半導体層の側壁の一部又はその周囲を取り囲むように前記メモリセルを選択するためのゲート電極が、前記島状半導体層に形成された前記メモリセルの少なくとも一方の端部に形成され、前記ゲート電極が前記メモリセルに対して直列に配置されてなる請求項１〜８のいずれか１つに記載の装置。
  10. 前記ゲート電極に対向する前記島状半導体層が、前記半導体基板又は前記メモリセルから、前記半導体基板表面及び前記島状半導体層に形成された第２導電型の不純物拡散層により、又は前記島状半導体層に形成された第２導電型の不純物拡散層により電気的に絶縁されてなる請求項９に記載の装置。
  11. 前記メモリセル同士のチャネル層が、電気的に接続するよう、前記電荷蓄積層に対し自己整合的に段状の構造を有する前記島状半導体層の角部の一部又は全部に第２導電型の不純物拡散層が形成されてなる請求項９又は１０に記載の装置。
  12. 前記ゲート電極に対向する前記島状半導体層に配置するチャネル層と前記メモリセルのチャネル層とが、電気的に接続するよう、前記電荷蓄積層及び前記ゲート電極に対し自己整合的に段状の構造を有する前記島状半導体層の角部の一部又は全部に第２導電型の不純物拡散層が形成されてなる請求項９又は１０に記載の装置。
  13. 前記制御ゲートと前記ゲート電極の全部又は一部とが、同じ材料で形成されてなる請求項９、１０及び１２のいずれか１つに記載の装置。
  14. 前記電荷蓄積層と前記ゲート電極とが、同じ材料で形成されてなる請求項９、１０及び１２のいずれか１つに記載の装置。
  15. 前記島状半導体層が、マトリクス状に複数個配列され、前記島状半導体層の最上面の一方向の幅が、同方向に隣接する前記島状半導体層の最上面の間の距離よりも小さい請求項１〜１４のいずれか１つに記載の装置。
  16. 前記島状半導体層が、マトリクス状に複数個配列され、一方向における前記島状半導体層間の距離が、異なる方向における前記島状半導体層間の距離よりも小さい請求項１〜１５のいずれか１つに記載の装置。
  17. 半導体基板に少なくとも一つの柱状半導体層を形成する工程と、
    前記柱状半導体層の側壁に第一の絶縁膜のサイドウォールを形成する工程と、
    前記サイドウォールをマスクとして前記半導体基板をさらに掘り下げ、前記半導体基板に対する水平方向の断面積が段階的に異なる島状半導体層を形成する工程と、
    前記階段状に形成された島状半導体層の表面に、その表面を覆うようにゲート絶縁膜を形成し、前記階段状に形成された島状半導体層の側面に第二の絶縁膜のサイドウォールを形成する工程と、
    前記第二の絶縁膜のサイドウォールをマスクに選択的に前記ゲート絶縁膜を除去する工程と、
    前記第二の絶縁膜のサイドウォールを除去する工程と、
    前記第二の絶縁膜のサイドウォールが除去された前記階段状に形成された島状半導体層上に、単層又は積層構造のトンネル絶縁膜を形成することにより、前記島状半導体層の前記半導体基板に対する水平面の少なくとも一部の領域に電荷を通過させ得るトンネル絶縁膜が形成され、かつ前記島状半導体層の前記半導体基板に対する垂直面の少なくとも一部の領域に、ゲート絶縁膜とトンネル絶縁膜とからなるメモリゲート絶縁膜が形成されるようにする工程と、
    前記トンネル絶縁膜及びメモリゲート絶縁膜上に、第一の導電膜を形成する工程と、
    前記第一の導電膜を、前記階段状に形成された島状半導体層の側壁に絶縁膜を介してサイドウォール状に形成することによって分離する工程とを含むことにより、
    前記階段状に形成された島状半導体層と、前記階段状に形成された島状半導体層の側壁の一部又はその周囲に形成された電荷蓄積層及び制御ゲートから構成される複数のメモリセルを有する半導体記憶装置を形成することからなる半導体記憶装置の製造方法。
  18. さらに、前記半導体基板に対する水平方向の断面積が段階的に異なる島状半導体層の角部の一部又は全部に、前記第一の導電膜に対して自己整合的に不純物を導入する工程を含む請求項１７に記載の方法。
  19. さらに、前記第一の導電膜上に層間容量膜を形成する工程と、
    前記層間容量膜上に第二の導電膜を形成する工程と、
    前記第二の導電膜を、前記第一の導電膜の側壁に層間容量膜を介してサイドウォール状に形成することによって分離する工程とを含む請求項１８に記載の方法。
  20. 前記導入された不純物が、前記半導体基板表面に対して水平な方向において、前記島状半導体層内で繋がるように拡散して不純物拡散層を構成する請求項１８又は１９に記載の方法。
  21. 前記島状半導体層を複数マトリクス状に形成し、さらに、前記島状半導体層の側壁を酸化して前記酸化膜を除去することにより、前記島状半導体層の最上面の一方向の幅を、同方向に隣接する前記島状半導体層の最上面の間の距離よりも小さくする請求項１７〜２０のいずれか１つに記載の方法。
  22. 前記第一の導電膜を分離する際に、前記第一の導電膜上に、その表面を覆うように第三の絶縁膜を形成し、前記第三の絶縁膜のサイドウォールを形成する工程と、
    前記第三の絶縁膜のサイドウォールをマスクに前記第一の導電膜のサイドウォールを形成する工程とを有する請求項１７〜２１のいずれか１つに記載の方法。
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