KR101182942B1 - 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판으로부터 돌출된 복수의 제1채널들; 상기 각 제1채널의 측벽 상에 L자 형태로 형성된 선택 게이트; 및 상기 복수의 제1채널들을 둘러싸면서 상기 제1채널과 상기 선택 게이트 사이에 개재된 게이트 절연막을 포함한다. 본 발명에 따르면, 워드라인 분리를 위한 식각 공정에서 선택게이트라인이 제거되는 것을 방지할 수 있고, 선택 트랜지스터의 채널에 이온을 주입하여 선택 트랜지스터의 문턱 전압을 조절할 수 있다. 또한, 선택게이트라인과 워드라인 간의 간격을 증가시켜 RC 지연을 개선할 수 있다.

Description

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법{3D STRUCTURED NON-VOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1a 및 도 1b는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 단, 본 도면에서는 설명의 편의를 위해 하나의 스트링의 일부만을 도시하였다. 즉, 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀들 및 하나의 선택 트랜지스터만을 도시하였다.
도 1a에 도시된 바와 같이, 기판(10) 상에 복수의 층간절연막들(11) 및 복수의 희생막들(미도시됨)을 교대로 적층한 후, 이들을 식각하여 트렌치를 형성한다. 여기서, 복수의 희생막들은 후속공정에서 복수의 워드라인들 및 복수의 선택게이트라인들을 형성하기 위한 공간을 확보하기 위한 것이다. 일반적으로 선택게이트라인이 워드라인에 비해 게이트 길이가 길게 형성되므로, 선택게이트라인 영역을 확보하기 위한 희생막은 워드라인 영역을 확보하기 위한 희생막에 비해 두껍게 형성된다.
이어서, 트렌치 내에 채널(12)을 형성한 후, 복수의 층간절연막들(11) 및 복수의 희생막들을 식각하여 이웃한 채널들(12) 사이에 슬릿을 형성한다.
이어서, 슬릿의 내벽에 의해 노출된 복수의 희생막들을 제거하여 복수의 워드라인 영역들 및 복수의 선택게이트라인 영역들을 형성한다. 여기서, 선택게이트라인 영역들은 워드라인 영역들에 비해 두껍게 형성된다(D1>D2).
이어서, 복수의 워드라인 영역들 및 복수의 선택게이트라인 영역들이 형성된 결과물의 전면을 따라 도전막(13)을 형성한다. 이때, 복수의 워드라인 영역들이 도전막(13)으로 완전히 매립되는 반면, 복수의 선택게이트라인 영역들은 도전막(13)으로 완전히 매립되지 못한다.
도 1b에 도시된 바와 같이, 복수의 워드라인들(13A) 및 복수의 선택게이트라인들을 각각 분리시키기 위해, 슬릿의 내벽에 형성된 도전막(13)을 식각한다. 그러나, 이 과정에서 복수의 선택게이트라인 영역들에 형성된 도전막(13)이 모두 제거되어 복수의 선택게이트라인들이 형성되지 않는 문제점이 있다(도면 부호 "A" 참조).
한편, 일반적으로 비휘발성 메모리 소자의 선택트랜지스터들은 메모리 셀들에 비해 높은 문턱전압을 가지므로, 채널의 불순물 도핑 농도를 조절하여 문턱 전압을 조절할 필요가 있다. 그러나, 종래의 3차원 구조의 비휘발성 메모리 소자의 제조 방법에 따르면, 트렌치 내에 채널을 매립하여 형성하기 때문에, 선택트랜지스터의 문턱 전압을 조절하는데 어려움이 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 워드라인 분리를 위한 식각 공정시 선택 게이트라인이 제거되는 것을 방지할 수 있는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 선택 트랜지스터의 문턱 전압 조절이 용이한 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판으로부터 돌출된 복수의 제1채널들; 상기 각 제1채널의 측벽 상에 L자 형태로 형성된 선택 게이트; 및 상기 복수의 제1채널들을 둘러싸면서 상기 제1채널과 상기 선택 게이트 사이에 개재된 게이트 절연막을 포함하는 것을 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 기판으로부터 돌출된 복수의 제1채널들을 형성하는 단계; 상기 복수의 제1채널들을 둘러싸는 제1게이트절연막을 형성하는 단계; 및 상기 제1게이트절연막이 형성된 상기 제1채널의 측벽 상에 L자 형태의 제1 선택 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 기판으로부터 돌출된 복수의 제1채널들을 형성하는 단계; 상기 복수의 제1채널들이 형성된 결과물의 전면을 따라 제1희생막을 형성하는 단계; 상기 제1희생막 상에 제1층간절연막을 형성하는 단계; 상기 복수의 채널들의 측벽에 L자 형태로 상기 제1희생막이 잔류하도록, 상기 제1층간절연막 및 상기 제1희생막을 식각하여 이웃한 상기 제1채널들 간에 위치하는 복수의 제1슬릿들을 형성하는 단계; 상기 복수의 제1슬릿들에 의해 노출된 상기 제1희생막을 제거하여 L자 형태의 선택 게이트 영역을 형성하는 단계; 및 상기 선택 게이트 영역 내에 제1도전막을 매립하여 L자 형태의 제1 선택 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 채널의 측벽 상에 L자 형태로 형성되는 게이트라인을 구비하는 3차원 구조의 비휘발성 메모리 소자를 제공할 수 있다. 따라서, 워드라인 분리를 위한 식각 공정에서 선택게이트라인이 제거되는 것을 방지할 수 있다.
또한, 선택 트랜지스터의 채널에 이온을 주입하여 선택 트랜지스터의 문턱 전압을 조절할 수 있다.
또한, 선택게이트라인과 워드라인 간의 간격을 증가시켜 RC 지연을 개선할 수 있다.
도 1a 및 도 1b는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 게이트라인의 구조를 설명하기 위한 사시도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 게이트라인의 구조를 설명하기 위한 사시도이다.
도 4a 내지 도 4f는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 5a 내지 도 5f는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 6a 내지 도 6d는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 7a 내지 도 7f는 본 발명의 제4 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 8a 내지 도 8g는 본 발명의 제5 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 9a 내지 도 9e는 본 발명의 제6 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 게이트라인의 구조를 설명하기 위한 사시도이다.
도 2a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 기판(미도시됨)으로부터 돌출된 복수의 제1채널들(21)을 구비한다. 복수의 제1채널들(21)은 제1방향(I-I') 및 제1방향(I-I')과 교차하는 제2방향(Ⅱ-Ⅱ')으로 배열되는데, 본 도면에서는 설명의 편의를 위해 제1방향(I-I')으로 확장된 하나의 채널 열에 대해서만 도시하였다.
여기서, 제1채널들(21)의 상부 및 측벽 표면은 불순물이 도핑되어 선택 트랜지스터의 문턱 전압을 조절된다.
또한, 메모리 소자는 제1채널들(21)의 측벽 상에 L자 형태로 형성된 선택 게이트(20)를 구비한다. 여기서, 선택 게이트는 복수의 제1채널들(21)의 측벽을 각각 둘러싸는 제1영역(20A) 및 이웃한 제1채널들(21) 사이의 갭영역 저면에 형성되어 제1방향(I-I')으로 배열된 제1채널들(21)을 연결시키는 제2영역(20B)을 포함한다.
각 제1채널(21)에 형성된 선택 게이트(20)는 제1방향(I-I')으로 확장되어 게이트라인을 구성하므로, 이하, 게이트 라인을 도면 부호 "20"으로 나타내도록 한다. 복수의 게이트라인들(20)은 제1방향(I-I')으로 배열된 제1채널들(21)을 연결시키면서 평행하게 확장된다. 본 도면에서는 설명의 편의를 위해 하나의 게이트라인에 대해서만 도시하였다.
본 실시예는 하나의 게이트라인(20)이 하나의 채널 열에 포함된 제1채널들(21)을 연결시키는 경우를 나타낸다. 즉, 제2영역(20B)이 제1방향(I-I')으로 확장된 하나의 채널 열에 포함된 제1채널들(21) 간의 갭영역 저면에 형성된 경우를 나타낸다.
또한, 메모리 소자는 복수의 제1채널들(21)을 각각 둘러싸면서 제1채널(21)과 게이트라인(20) 사이에 개재된 게이트 절연막(22)을 포함한다. 여기서, 게이트 절연막(22)은 산화막이거나, 산화막/질화막/산화막의 적층 구조로 형성될 수 있다.
또한, 메모리 소자는 복수의 제1채널들(21)의 중심영역에 매립된 절연막(23)을 더 포함할 수 있다. 이러한 경우, 복수의 제1채널들(21)은 중심영역이 오픈된 관통형의 구조를 갖게 된다. 본 발명은 제1채널(21)이 중심영역이 오픈된 관통형 구조를 갖거나, 중심영역이 매립된 매립형 구조를 갖는 경우를 모두 포함한다.
도 2b는 하나의 게이트라인(20')이 두 개의 채널 열에 포함된 제1채널들(21)을 연결시키는 경우를 나타낸다. 즉, 제2영역(20B)이 제1방향(I-I')으로 확정된 적어도 두개의 채널 열에 포함된 제1채널들(@1) 간의 갭영역 저면에 형성된 경우를 나타낸다.
이와 같은 구조의 게이트라인(20')을 구비하는 3차원 구조의 비휘발성 메모리 소자는 이웃한 스트링들이 소스선택라인을 공유하되, 별도의 드레인선택라인으로 구동됨으로써, 원하는 페이지에 대해 프로그램/리드 동작을 수행할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 게이트라인의 구조를 설명하기 위한 사시도이다.
도 3a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 기판(미도시됨)으로부터 돌출된 복수의 제1채널들(31), 제1채널(31)의 측벽 상에 L자 형태로 형성되며 제1방향(I-I')으로 배열된 제1채널들(31)을 연결시키면서 평행하게 확장된 복수의 게이트라인들(30) 및 복수의 제1채널들(31)을 둘러싸면서 제1채널(31)과 게이트라인(30) 사이에 개재된 게이트 절연막(32)을 포함한다. 또한, 메모리 소자는 복수의 제1채널들(31)의 중심 영역에 매립된 절연막들(33)을 더 포함할 수 있다.
특히, 본 실시예에서는 제1방향(I-I')으로 배열된 제1채널들(31)의 측벽에 형성된 제1영역들(30A)이 연결되어 제1방향(I-I')으로 배열된 제1채널들(31)을 연결시키는 경우를 나타낸다. 즉, 제1영역들(30A)이 제1방향(I-I')으로 배열된 제1채널들(31) 간의 갭영역을 매립하여 제1방향(I-I')으로 확장되는 형태를 갖도록, 다시 말해, 제1영역들(30A)이 오버랩되는 형태를 갖도록 형성함으로써, 제2영역(30B) 뿐만 아니라 제1영역(30A)으로도 제1방향(I-I')으로 배열된 제1채널들(31)을 연결시킬 수 있다.
도 3b는 하나의 게이트라인(30')이 두 개의 채널 열에 포함된 제1채널들(31)을 연결시키는 경우를 나타낸다. 이와 같은 구조의 게이트라인(30')을 구비하는 3차원 구조의 비휘발성 메모리 소자는 이웃한 스트링들이 소스선택라인을 공유하되, 별도의 드레인선택라인으로 구동됨으로써, 원하는 페이지에 대해 프로그램/리드 동작을 수행할 수 있다.
이하, 도 4a 내지 도 9d를 참조하여, 본 발명의 제1 내지 제6 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법에 대해 살펴보도록 한다. 특히, 본 발명의 일 실시예로서, 앞서 도 2a에서 설명한 구조의 게이트 라인을 구비하는 메모리 소자의 제조 방법에 대해 설명하며, 각 공정단면도는 도 2a의 제2방향(Ⅱ-Ⅱ') 단면을 나타낸다. 물론, 이하에서 설명하는 제조 방법들은 앞서 도 2b, 도 3a 및 도 3b에서 설명한 구조의 게이트라인을 구비하는 메모리 소자 제조시에도 적용 가능하다.
도 4a 내지 도 4f는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 특히, 제1실시예에서는 기판으로부터 돌출된 채널을 따라 복수의 메모리 셀들이 적층되는 수직채널형 3차원 구조의 비휘발성 메모리 소자 제조 방법에 대해 살펴보도록 한다.
도 4a에 도시된 바와 같이, 기판(40)으로부터 돌출된 복수의 제1채널들(41)을 형성한다. 예를 들어, 복수의 제1채널들(41)은 기판(40)상에 버퍼막(미도시됨)을 형성한 후, 버퍼막을 식각하여 제1트렌치를 형성하고, 제1트렌치 내에 채널막을 매립하여 제1채널들(41)을 형성한 후, 버퍼막을 제거함으로써, 기판(40)으로부터 돌출된 복수의 제1채널들(41)을 형성할 수 있다.
이어서, 제1채널들(41)의 상부 및 측벽에 소정 깊이로 이온을 주입한다(도면의 화살표 참조). 일반적으로 비휘발성 메모리 소자의 선택트랜지스터들은 메모리 셀들에 비해 높은 문턱전압을 갖는다. 따라서, 본 발명에서는 채널(41)의 상부 및 측벽에 소정 깊이로 불순물을 이온 주입하여 선택 트랜지스터의 문턱전압을 조절한다.
도 4b에 도시된 바와 같이, 복수의 제1채널들(41)이 형성된 결과물의 전면을 따라 제1게이트절연막(42) 및 제1도전막(43)을 형성한다. 여기서, 제1도전막(43)은 제1게이트라인을 형성하기 위한 것으로, 복수의 제1채널들(41)의 측벽에 형성된 도전막(43-1)은 게이트라인의 제1영역을 형성하게 되고, 이웃한 제1채널들(41) 간의 갭영역 저면에 형성된 도전막(43-2)은 게이트라인의 제2영역을 형성하게 된다. 따라서, 제1도전막(43)의 증착 두께를 조절하여 제1방향(I-I')으로 배열된 제1채널들(41)의 측벽에 형성된 제1영역들을 분리시키거나 연결시킬 수 있다(도 2a 및 도 3a 참조).
이어서, 제1도전막(43)의 상부에 제1층간절연막(44)을 형성한다.
도 4c에 도시된 바와 같이, 복수의 제1채널들(41)의 표면이 노출될 때까지 평탄화 공정을 수행한 후, 평탄화 공정이 수행된 결과물의 상부 표면에 노출된 제1도전막(43)을 소정 깊이 리세스한다.
본 도면에서는 평탄화과정에서 식각된 제1층간절연막을 도면 부호 "44A"로 도시하고, 평탄화 과정에서 식각된 제1게이트절연막을 도면 부호 "42A"로 도시하고, 소정 깊이 리세스된 제1도전막을 도면 부호 "43A"로 도시하였다.
도 4d에 도시된 바와 같이, 리세스 공정이 수행된 결과물의 전체 구조 상에 복수의 제2층간절연막들(45) 및 복수의 제2도전막들(46)을 교대로 형성한다. 여기서, 제2도전막은 워드라인을 형성하기 위한 것으로 폴리실리콘막일 수 있다.
이어서, 복수의 제2층간절연막들(45) 및 복수의 제2도전막들(46) 상에 버퍼막(47)을 형성한다. 여기서, 버퍼막(47)은 제2게이트라인을 형성하기 위한 영역을 확보하기 위한 것으로서, 산화막 또는 질화막이거나, 산화막 및 질화막의 적층 구조로 형성될 수 있다.
이어서, 버퍼막(47), 복수의 제2층간절연막들(45) 및 복수의 제2도전막들(46)을 식각하여 복수의 제2트렌치들을 형성한 후, 복수의 제2트렌치들의 내벽에 전하차단막, 전하트랩막 및 터널절연막(48)을 형성한다. 이어서, 전하차단막, 전하트랩막 및 터널절연막(48)이 형성된 복수의 제2트렌치들 내에 복수의 제2채널들(49)을 형성한다. 이로써, 제2채널(49)을 따라 적층된 복수의 메모리 셀이 형성된다.
도 4e에 도시된 바와 같이, 버퍼막(47)을 제거한 후, 복수의 제2채널들(49)의 상부 측벽을 둘러싼 전하차단막, 전하트랩막 및 터널절연막(48)을 제거한다. 본 도면에서는 제거 공정 후 잔류하는 전하차단막, 전하트랩막 및 터널절연막을 도면 부호 "48A"로 도시하였다.
이어서, 전하차단막, 전하트랩막 및 터널절연막(48) 제거에 의해 노출된 복수의 제2채널들(49)의 상부 및 측벽에 소정 깊이로 이온을 주입한다(도면의 화살표 참조).
도 4f에 도시된 바와 같이, 이온이 주입된 결과물의 전면을 따라 제2게이트절연막(50) 및 제3도전막(51)을 형성한 후, 제3도전막(51) 상에 제3층간절연막(52)을 형성한다. 이어서, 복수의 제2채널들(49)의 표면이 노출될때까지 평탄화 공정을 수행항 후, 평탄화된 결과물의 표면에 노출된 제3도전막(51)을 소정 깊이 리세스한다. 이어서, 리세스 공정이 수행된 결과물의 전체 구조상에 제4층간절연막(53)을 형성한다.
이어서, 이웃한 제2채널들(49) 사이의 제4층간절연막(53), 제3층간절연막(52), 제3도전막(51), 제2게이트절연막(50), 복수의 제2층간절연막들(45), 복수의 제2도전막들(46), 제1층간절연막(44A), 제1도전막(43A), 제1게이트절연막(42A)을 식각하여 복수의 제1슬릿들을 형성한다.
이로써, L자 형태의 복수의 제1게이트라인들(43B), 복수의 워드라인들(46A) 및 L자 형태의 복수의 제2게이트라인들(51)이 형성된다. 여기서, 제1게이트라인(43A)은 하부선택라인, 즉, 소스선택라인일 수 있고, 제2게이트라인(51)은 상부선택라인, 즉, 드레인선택라인일 수 있다.
본 도면에서는 제1슬릿들 형성 과정에서 식각된 복수의 제2층간절연막들을 도면 부호 "45A"로 도시하고, 식각된 제1층간절연막을 도면 부호 "44B"로 도시하고, 식각된 제1게이트절연막을 도면 부호 "42B"로 도시하였다.
이어서, 식각면, 즉, 복수의 제1슬릿들의 내벽에 의해 노출된 복수의 제1게이트라인들(43B), 복수의 워드라인들(46A) 및 복수의 제2게이트라인들(51)을 실리사이드화할 수 있다.
전술한 바와 같은 제1 실시예에 따르면, 제1채널(41) 및 제2채널(49)의 상단에 이온 주입 공정을 수행함으로써, 하부 선택 트랜지스터 및 상부 선택 트랜지스터의 문턱 조절을 용이하게 조절할 수 있다.
도 5a 내지 도 5f는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 특히, 제2실시예에서는 기판으로부터 돌출된 채널을 따라 복수의 메모리 셀들이 적층되는 수직채널형 3차원 구조의 비휘발성 메모리 소자 제조 방법에 대해 살펴보도록 한다.
도 5a에 도시된 바와 같이, 기판(60)으로부터 돌출된 복수의 제1채널들(61)을 형성한 후, 제1채널들(61)의 상부 및 측벽에 소정 깊이로 이온을 주입한다.
이어서, 복수의 제1채널들(61)이 형성된 결과물의 전면을 따라 제1게이트절연막(62) 및 제1희생막(63)을 형성한 후, 제1희생막(63)의 상부에 제1층간절연막(64)을 형성한다. 여기서, 제1희생막(63)은 후속 공정에서 형성될 제1게이트라인의 영역을 확보하기 위한 것으로, 질화막일 수 있다.
도 5b에 도시된 바와 같이, 복수의 제1채널들(61)의 표면이 노출될 때까지 평탄화 공정을 수행한 후, 평탄화 공정이 수행된 결과물의 상부 표면에 노출된 제1희생막(63)을 소정 깊이 리세스한다.
본 도면에서는 평탄화과정에서 식각된 제1층간절연막을 도면 부호 "64A"로 도시하고, 평탄화 과정에서 식각된 제1게이트절연막을 도면 부호 "62A"로 도시하고, 소정 깊이 리세스된 제1희생막을 도면 부호 "63A"로 도시하였다.
이어서, 리세스 공정이 수행된 결과물의 전체 구조 상에 복수의 제2층간절연막들(65) 및 복수의 제2희생막들(66)을 교대로 형성한다. 여기서, 제2희생막(66)은 후속공정에서 형성될 워드라인의 영역을 확보하기 위한 것으로 질화막일 수 있다.
이어서, 복수의 제2층간절연막들(65) 및 복수의 제2희생막들(66) 상에 버퍼막(미도시됨)을 형성 후, 버퍼막, 복수의 제2층간절연막들(65) 및 복수의 제2희생막들(66)을 식각하여 복수의 제2트렌치들을 형성한다. 이어서, 복수의 제2트렌치들의 내벽에 전하차단막, 전하트랩막 및 터널절연막(67)을 형성한다. 이어서, 전하차단막, 전하트랩막 및 터널절연막(67)이 형성된 복수의 제2트렌치들 내에 복수의 제2채널들(68)을 형성한다.
이어서, 버퍼막을 제거한 후, 복수의 제2채널들(68)의 상부 측벽을 둘러싼 전하차단막, 전하트랩막 및 터널절연막(67)을 제거한다. 이어서, 전하차단막, 전하트랩막 및 터널절연막(67) 제거에 의해 노출된 복수의 제2채널들(68)의 상부 및 측벽에 소정 깊이로 이온을 주입한다(도면의 화살표 참조).
도 5c에 도시된 바와 같이, 이온이 주입된 결과물의 전면을 따라 제2게이트절연막(69) 및 제3희생막(70)을 형성한 후, 제3희생막(70) 상에 제3층간절연막(71)을 형성한다. 여기서, 제3희생막(70)은 후속 공정에 의해 형성될 제2게이트라인의 영역을 확보하기 위한 것이다.
이어서, 복수의 제2채널들(68)의 표면이 노출될때까지 평탄화 공정을 수행항 후, 평탄화된 결과물의 표면에 노출된 제3희생막(70)을 소정 깊이 리세스한다. 이어서, 리세스 공정이 수행된 결과물의 전체 구조상에 제4층간절연막(72)을 형성한다.
도 5d에 도시된 바와 같이, 이웃한 제2채널들(68) 사이의 제4층간절연막(72), 제3층간절연막(71), 제3희생막(70), 제2게이트절연막(69), 복수의 제2층간절연막들(65), 복수의 제2희생막들(66), 제1층간절연막(64A), 제1희생막(63A), 제1게이트절연막(62A)을 식각하여 복수의 제1슬릿들을 형성한다.
이어서, 복수의 제1슬릿들의 내벽에 의해 노출된 제1희생막(63A), 복수의 제2희생막들(66), 및 제3희생막(70)을 제거하여, L자 형태의 복수의 제1게이트라인 영역들, 복수의 워드라인 영역들 및 L자 형태의 복수의 제2게이트라인 영역들을 형성한다. 본 도면에서는 식각된 제4층간절연막을 도면 부호 "72A"로 도시하고, 식각된 제3층간절연막을 도면 부호 "71A"로 도시하고, 식각된 제2게이트절연막을 도면 부호 "69A"로 도시하고, 식각된 복수의 제2층간절연막들을 도면 부호 "65A"로 도시하고, 식각된 제1층간절연막을 도면 부호 "64B"로 도시하고, 식각된 제1게이트절연막을 도면 부호 "62B"로 도시하였다.
도 5e에 도시된 바와 같이, L자 형태의 복수의 제1게이트라인 영역들, 복수의 워드라인 영역들 및 L자 형태의 복수의 제2게이트라인 영역들이 매립되도록 결과물의 전면을 따라 도전막(73)을 형성한다. 여기서, 도전막(73)은 폴리실리콘막 또는 금속막일 수 있다.
도 5f에 도시된 바와 같이, L자 형태의 복수의 제1게이트라인들, 복수의 워드라인들 및 L자 형태의 복수의 제2게이트라인들이 각각 분리되도록, 복수의 제1슬릿들의 내벽에 형성된 도전막을 식각한다.
이로써, L자 형태의 복수의 제1게이트라인들(73A), 복수의 워드라인들(73B) 및 L자 형태의 복수의 제2게이트라인들(73C)이 형성된다.
여기서, 도전막(73)이 폴리실리콘막인 경우에는, 복수의 제1슬릿들의 내벽에 의해 노출된 복수의 제1게이트라인들(73A), 복수의 워드라인들(73B) 및 L자 형태의 복수의 제2게이트라인들(73C)을 실리사이드화할 수 있다.
전술한 바와 같은 제2 실시예에 따르면, 제1채널(41) 및 제2채널(49)의 상단에 이온 주입 공정을 수행함으로써, 하부 선택 트랜지스터 및 상부 선택 트랜지스터의 문턱 조절을 용이하게 조절할 수 있다. 또한, L자 형태의 제1게이트라인(73A) 및 L자 형태의 제2게이트라인(73C)을 형성함으로써, 워드라인 분리 공정에서 제1게이트라인(73A) 및 L자 형태의 제2게이트라인(73C)이 완전히 제거되는 것을 방지할 수 있다.
또한, 제1게이트절연막(62) 및 제2게이트절연막(69)을 산화막으로 형성할 수 있다. 만약, 전하차단막, 전하트랩막 및 터널절연막으로 게이트절연막을 형성하는 경우 전하트랩막에 전하가 트랩(trap) 또는 디-트랩(detrap)되어 선택 트랜지스터의 문턱전압이 높아지거나 셀 분포가 넓어지는 문제점이 유발될 수 있다. 그러나, 본 발명의 제2 실시예에 따르면, 산화막으로 게이트절연막을 형성할 수 있으므로, 상기와 같은 문제점을 해결할 수 있다.
도 6a 내지 도 6d는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 특히, 제3실시예에서는 기판으로부터 돌출된 채널을 따라 복수의 메모리 셀들이 적층되는 수직채널형 3차원 구조의 비휘발성 메모리 소자 제조 방법에 대해 살펴보도록 한다.
도 6a에 도시된 바와 같이, 기판(80)으로부터 돌출된 복수의 제1채널들(81)을 형성한 후, 제1채널들(81)의 상부 및 측벽에 소정 깊이로 이온을 주입한다. 이어서, 복수의 제1채널들(81)이 형성된 결과물의 전면을 따라 제1희생막(82)을 형성한 후, 제1희생막(82)의 상부에 제1층간절연막(83)을 형성한다. 이어서, 복수의 제1채널들(81)의 표면이 노출될 때까지 평탄화 공정을 수행한 후, 평탄화 공정이 수행된 결과물의 상부 표면에 노출된 제1희생막(82)을 소정 깊이 리세스한다.
이어서, 리세스 공정이 수행된 결과물의 전체 구조 상에 복수의 제2층간절연막들(84) 및 복수의 제2희생막들(85)을 교대로 형성한다. 이어서, 복수의 제2층간절연막들(84) 및 복수의 제2희생막들(85) 상에 버퍼막(미도시됨)을 형성 후, 버퍼막, 복수의 제2층간절연막들(84) 및 복수의 제2희생막들(85)을 식각하여 복수의 제2트렌치들을 형성한다. 이어서, 복수의 제2트렌치들 내에 복수의 제2채널들(86)을 형성한다.
이어서 버퍼막을 제거하여 복수의 제2채널들(86)의 상부를 노출시킨 후, 노출된 복수의 제2채널들(86)의 상부 및 측벽에 소정 깊이로 이온을 주입한다. 이어서, 이온이 주입된 결과물의 전면을 따라 제3희생막(87)을 형성한 후, 제3희생막(87) 상에 제3층간절연막(88)을 형성한다. 이어서, 복수의 제2채널들(86)의 표면이 노출될때까지 평탄화 공정을 수행항 후, 평탄화된 결과물의 표면에 노출된 제3희생막(87)을 소정 깊이 리세스한다. 이어서, 리세스 공정이 수행된 결과물의 전체 구조상에 제4층간절연막(89)을 형성한다.
도 6b에 도시된 바와 같이, 이웃한 제2채널들(86) 사이의 제4층간절연막(89), 제3층간절연막(88), 제3희생막(87), 복수의 제2층간절연막들(84), 복수의 제2희생막들(85), 제1층간절연막(83) 및 제1희생막(82)을 식각하여 복수의 제1슬릿들을 형성한다.
이어서, 복수의 제1슬릿들의 내벽에 의해 노출된 제1희생막(82), 복수의 제2희생막들(85), 및 제3희생막(87)을 제거하여, L자 형태의 복수의 제1게이트라인 영역들, 복수의 워드라인 영역들 및 L자 형태의 복수의 제2게이트라인 영역들을 형성한다.
도 6c에 도시된 바와 같이, L자 형태의 복수의 제1게이트라인 영역들, 복수의 워드라인 영역들 및 L자 형태의 복수의 제2게이트라인 영역들이 형성된 결과물의 전면을 따라 전하차단막, 전하트랩막 및 터널절연막(90)을 형성한다. 이어서, 전하차단막, 전하트랩막 및 터널절연막(90)이 형성된 L자 형태의 복수의 제1게이트라인 영역들, 복수의 워드라인 영역들 및 L자 형태의 복수의 제2게이트라인 영역이 매립되도록 결과물의 전면을 따라 도전막(91)을 형성한다. 여기서, 도전막(91)은 폴리실리콘막 또는 금속막일 수 있다.
도 6d에 도시된 바와 같이, L자 형태의 복수의 제1게이트라인들, 복수의 워드라인들 및 L자 형태의 복수의 제2게이트라인들이 각각 분리되도록, 복수의 제1슬릿들의 내벽에 형성된 도전막(91)을 식각한다.
이로써, L자 형태의 복수의 제1게이트라인들(91A), 복수의 워드라인들(91B) 및 L자 형태의 복수의 제2게이트라인들(91C)이 형성된다.
여기서, 도전막(91)이 폴리실리콘막인 경우에는, 복수의 제1슬릿들의 내벽에 의해 노출된 복수의 제1게이트라인들(91A), 복수의 워드라인들(91B) 및 L자 형태의 복수의 제2게이트라인들(91C)을 실리사이드화할 수 있다.
전술한 바와 같은 제3 실시예에 따르면, 제1채널(81) 및 제2채널(86)의 상단에 이온 주입 공정을 수행함으로써, 하부 선택 트랜지스터 및 상부 선택 트랜지스터의 문턱 조절을 용이하게 조절할 수 있다. 또한, L자 형태의 제1게이트라인(91A) 및 L자 형태의 제2게이트라인(91C)을 형성함으로써, 워드라인 분리 공정에서 제1게이트라인(91A) 및 L자 형태의 제2게이트라인(91C)이 완전히 제거되는 것을 방지할 수 있다.
도 7a 내지 도 7f는 본 발명의 제4 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 7a에 도시된 바와 같이, 기판(100) 상에 절연막(101)을 형성한 후, 절연막(101) 상에 도전막(110)을 형성한다. 여기서, 도전막(110)은 파이프 트랜지스터의 게이트를 형성하기 위한 것으로, N타입의 불순물이 도핑된 폴리실리콘막일 수 있다.
이어서, 도전막(110)을 식각하여 제1트렌치를 형성한 후, 제1트렌치 내에 제1희생막(111)을 매립한다. 제1희생막(111)은 질화막일 수 있다. 여기서, 제1트렌치는 U자형 채널의 파이프채널을 형성하기 위한 것이다.
이어서, 제1희생막(111)이 매립된 결과물 상에 복수의 제1층간절연막들(112) 및 복수의 제1도전막들(113)을 교대로 형성한다. 여기서, 적층되는 제1층간절연막들(112) 및 제1도전막들(113)의 개수는 U자형 채널을 따라 적층하고자하는 메모리 셀의 개수를 고려하여 결정하는 것이 바람직하다. 제1도전막(113)은 워드라인을 형성하기 위한 것으로서, 폴리실리콘막일 수 있다.
이어서, 복수의 제1층간절연막들(112) 및 복수의 제1도전막들(113) 상에 버퍼막(114)을 형성한다.
도 7b에 도시된 바와 같이, 버퍼막(114), 복수의 제1층간절연막들(112) 및 복수의 제1도전막들(113)을 식각하여 제1트렌치와 연결된 한 쌍의 제2트렌치들을 형성한다. 여기서, 제2트렌치는 U자형 채널의 제1채널을 형성하기 위한 것으로서, 하나의 U자형 채널에 한 쌍의 제1채널들이 포함되는 것이 바람직하다. 예를 들어, 제1트렌치에 매립된 제1희생막(111)의 표면을 노출시키면서, 제1트렌치에 의해 U자형으로 연결되도록 한 쌍의 제2트렌치를 형성한다.
이어서, 한 쌍의 제2트렌치들의 저면에 노출된 제1희생막(111)을 제거한다.
도 7c에 도시된 바와 같이, 제1트렌치 및 한 쌍의 제2트렌치들의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막(115)을 형성한다. 이어서, 전하차단막, 전하트랩막 및 터널절연막(115) 상에 중심 영역이 오픈된 채널막(116)을 형성한다. 이로써, 제1트렌치 내에 형성된 파이프 채널(116B) 및 한 쌍의 제2트렌치 내에 형성된 한 쌍의 제1채널들(116A)로 이루어진 U자형 채널이 형성된다.
이어서, U자형 채널의 오픈된 중심 영역에 절연막(117)을 매립한다. 이어서, 절연막(117)을 소정 깊이 리세스한 후, 리세스된 영역 내에 도전성 플러그(118)를 형성한다.
도 7d에 도시된 바와 같이, 버퍼막(114)을 제거한 후, 복수의 제1채널들(116A)의 상부 측벽을 둘러싼 전하차단막, 전하트랩막 및 터널절연막(115)을 제거한다. 본 도면에서는 잔류하는 전하차단막, 전하트랩막 및 터널절연막을 도면 부호 "115"로 도시하였다.
이어서, 전하차단막, 전하트랩막 및 터널절연막(115) 제거에 의해 노출된 복수의 제1채널들(116A)의 상부 및 측벽에 소정 깊이로 이온을 주입한다. 이때, 도전성플러그(118)에도 이온이 주입될 수 있다.
도 7e에 도시된 바와 같이, 이온 주입된 결과물의 전면을 따라 게이트절연막(119) 및 제2도전막(120)을 형성한 후, 제2도전막(120) 상에 제2층간절연막(121)을 형성한다.
도 7f에 도시된 바와 같이, 복수의 제1채널들(116A)의 표면 또는 도전성 플러그(118)의 표면이 노출될때까지 평탄화 공정을 수행한 후, 평탄화된 표면에 의해 노출된 제2도전막(120)을 소정 깊이 리세스한다. 본 도면에서는 리세스된 제2도전막을 도면부호 "120A"로 도시하였다.
이어서, 리세스 공정이 완료된 결과물의 전체 구조상에 제3층간절연막(122)을 형성한다. 이어서, 이웃한 제1채널들(116A) 간의 제3층간절연막(122), 제2층간절연막(121), 제2도전막(120), 게이트절연막(119), 복수의 제1층간절연막들(112) 및 복수의 제1도전막들(113)을 식각하여, 소정 방향으로 배열된 제1채널들을 연결하면서 평행하게 확장되는 L자 형태의 복수의 게이트라인들(120A)을 형성하고, 워드라인들(113A)을 상호 분리시킨다. 여기서, 하나의 스트링 상이 형성된 한 쌍의 게이트 라인들(120A)은 드레인선택라인 및 소스선택라인일 수 있다.
본 도면에서는 식각된 복수의 제2층간절연막을 도면 부호 "121A"로 도시하고, 식각된 게이트 절연막을 도면 부호 "119A"로 도시하고, 식각된 복수의 제1층간절연막을 도면 부호 "112A"로 도시하였다.
이어서, 식각면에 의해 노출된 복수의 워드라인들(113A) 및 복수의 게이트라인들(120A)을 실리사이드화할 수 있다.
전술한 바와 같은 제4 실시예에 따르면, 제1채널(116A)들의 상부 및 측벽에 이온 주입 공정을 수행함으로써, 소스선택트랜지스터 및 드레인선택트랜지스터의 문턱 조절을 용이하게 조절할 수 있다. 또한, L자 형태의 소스선택라인 및 L자 형태의 드레인선택라인을 형성함으로써, 워드라인 분리 공정에서 소스선택라인 및 드레인선택라인이 완전히 제거되는 것을 방지할 수 있다. 또한, 소스선택트랜지스터 및 드레인선택트랜지스터의 게이트절연막(119A)을 산화막으로 형성할 수 있다.
도 8a 내지 도 8g는 본 발명의 제5 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 8a에 도시된 바와 같이, 기판(128)) 상에 절연막(129)을 형성한 후, 절연막(129) 상에 도전막(130)을 형성한다. 이어서, 도전막(130)을 식각하여 제1트렌치를 형성한 후, 제1트렌치 내에 제1희생막(131)을 매립한다.
이어서, 제1희생막(131)이 매립된 결과물 상에 복수의 제1층간절연막들(132) 및 복수의 제2희생막들(133)을 교대로 형성한다. 여기서, 제2희생막(133)은 후속 공정에서 형성될 워드라인의 영역을 확보하기 위한 것으로서, 질화막일 수 있다.
이어서, 복수의 제1층간절연막들(132) 및 복수의 제2희생막들(133) 상에 버퍼막(134)을 형성한 후, 버퍼막(134), 복수의 제1층간절연막들(132) 및 복수의 제2희생막들(133)을 식각하여 제1트렌치와 연결된 한 쌍의 제2트렌치들을 형성한다.
이어서, 한 쌍의 제2트렌치들의 내벽에 보호막(135)을 형성한 후, 저면에 노출된 제1희생막(131)을 제거한다. 여기서, 보호막(135)은 제1희생막(131)을 제거하는 과정에서 복수의 제2희생막들(133)이 함께 제거되는 것을 방지하기 위한 것으로, TiN막일 수 있다.
도 8b에 도시된 바와 같이, 보호막(135)을 제거한 후, 제1트렌치 및 한 쌍의 제2트렌치들의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막(136)을 형성한다. 이어서, 전하차단막, 전하트랩막 및 터널절연막(136) 상에 중심 영역이 오픈된 채널막(137)을 형성한다. 이로써, 제1트렌치 내에 형성된 파이프 채널(137B) 및 한 쌍의 제2트렌치 내에 형성된 한 쌍의 제1채널들(137A)로 이루어진 U자형 채널(137)이 형성된다.
이어서, U자형 채널(137)의 오픈된 중심 영역에 절연막(138)을 매립한다. 이어서, 절연막(138)을 소정 깊이 리세스한 후, 리세스된 영역 내에 도전성 플러그(139)를 형성한다.
이어서, 버퍼막(134)을 제거한 후, 복수의 제1채널들(137A)의 상부 측벽을 둘러싼 전하차단막, 전하트랩막 및 터널절연막(136)을 제거한다. 이어서, 전하차단막, 전하트랩막 및 터널절연막(136) 제거에 의해 노출된 복수의 제1채널들(137A)의 상부 및 측벽에 소정 깊이로 이온을 주입한다
도 8c에 도시된 바와 같이, 이온 주입된 결과물의 전면을 따라 게이트절연막(140) 및 제3희생막(141)을 형성한 후, 제3희생막(141) 상에 제2층간절연막(142)을 형성한다.
도 8d에 도시된 바와 같이, 복수의 제1채널들(137A)의 표면 또는 도전성 플러그(139)의 표면이 노출될때까지 평탄화 공정을 수행한 후, 평탄화된 표면에 의해 노출된 제3희생막(141)을 소정 깊이 리세스한다. 본 도면에서는 리세스된 제3희생막을 도면부호 "141A"로 도시하였다.
이어서, 리세스 공정이 완료된 결과물의 전체 구조상에 제3층간절연막(143)을 형성한다.
도 8e에 도시된 바와 같이, 이웃한 제1채널들(137A) 간의 제3층간절연막(143), 제2층간절연막(142A), 제3희생막(141A), 게이트절연막(140A), 복수의 제1층간절연막들(132) 및 복수의 제2희생막들(133)을 식각하여, 복수의 제1슬릿들을 형성한다.
이어서, 복수의 제1슬릿들의 내벽에 의해 노출된 복수의 제2희생막들(133) 및 제3희생막(141)을 제거하여 L자 형태의 복수의 게이트라인 영역들 및 복수의 워드라인 영역들을 형성한다.
도 8f에 도시된 바와 같이, L자 형태의 복수의 게이트라인 영역들 및 복수의 워드라인 영역들이 매립되도록 도전막(144)을 형성한다. 여기서, 도전막(144)은 폴리실리콘막 또는 금속막일 수 있다.
도 8g에 도시된 바와 같이, L자 형태의 복수의 게이트라인들 및 복수의 워드라인들이 각각 분리되도록, 복수의 제1슬릿들의 내벽에 형성된 도전막(144)을 식각한다.
이로써, L자 형태의 드레인선택라인(144A), L자 형태의 복수의 소스선택라인들(144B) 및 복수의 워드라인들(144C)이 형성된다.
여기서, 도전막(144)이 폴리실리콘막인 경우에는, 복수의 제1슬릿들의 내벽에 의해 노출된 L자 형태의 드레인 선택라인(144A), L자 형태의 복수의 소스선택라인들(144B) 및 복수의 워드라인들(144C)을 실리사이드화할 수 있다.
전술한 바와 같은 제5 실시예에 따르면, 제1채널(137A)의 상단에 이온 주입 공정을 수행함으로써, 드레인선택트랜지스터 및 소스선택트랜지스터의 문턱 조절을 용이하게 조절할 수 있다. 또한, L자 형태의 드레인선택라인(144A) 및 L자 형태의 소스선택라인(144B)을 형성함으로써, 워드라인 분리 공정에서 드레인선택라인(144A) 및 소스선택라인(144B)이 완전히 제거되는 것을 방지할 수 있다. 또한, 소스선택트랜지스터 및 드레인선택트랜지스터의 게이트절연막(140B)을 산화막으로 형성할 수 있다.
도 9a 내지 도 9e는 본 발명의 제6 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 9a에 도시된 바와 같이, 기판(148) 상에 절연막(149)을 형성한 후, 절연막(149) 상에 도전막(150)을 형성한다. 이어서, 도전막(150)을 식각하여 제1트렌치를 형성한 후, 제1트렌치 내에 제1희생막(151)을 매립한다. 이어서, 제1희생막(151)이 매립된 결과물 상에 복수의 제1층간절연막들(152) 및 복수의 제2희생막들(153)을 교대로 형성한다.
이어서, 복수의 제1층간절연막들(152) 및 복수의 제2희생막들(153) 상에 버퍼막(154)을 형성한 후, 버퍼막(154), 복수의 제1층간절연막들(152) 및 복수의 제2희생막들(153)을 식각하여 제1트렌치와 연결된 한 쌍의 제2트렌치들을 형성한다.
이어서, 한 쌍의 제2트렌치들의 내벽에 보호막(155)을 형성한 후, 저면에 노출된 제1희생막(151)을 제거한다.
도 9b에 도시된 바와 같이, 보호막(155)을 제거한 후, 제1트렌치 및 한 쌍의 제2트렌치들의 내면을 따라 중심 영역이 오픈된 채널막(156)을 형성한다. 이로써, 제1트렌치 내에 형성된 파이프 채널(156B) 및 한 쌍의 제2트렌치 내에 형성된 한 쌍의 제1채널들(156A)로 이루어진 U자형 채널(156)이 형성된다.
이어서, U자형 채널(156)의 오픈된 중심 영역에 절연막(157)을 매립한다. 이어서, 절연막(157)을 소정 깊이 리세스한 후, 리세스된 영역 내에 도전성 플러그(158)를 형성한다. 이어서, 버퍼막(154)을 제거한 후, 노출된 복수의 제1채널들(156A)의 상부 및 측벽에 소정 깊이로 이온을 주입한다
이어서, 이온 주입된 결과물의 전면을 따라 제3희생막(159)을 형성한 후, 제3희생막(159) 상에 제2층간절연막(160)을 형성한다. 이어서, 복수의 제1채널들(156A)의 표면 또는 도전성 플러그(158)의 표면이 노출될때까지 평탄화 공정을 수행한 후, 평탄화된 표면에 의해 노출된 제3희생막(159)을 소정 깊이 리세스한다. 이어서, 리세스 공정이 완료된 결과물의 전체 구조상에 제3층간절연막(161)을 형성한다.
도 9c에 도시된 바와 같이, 이웃한 제1채널들(156A) 간의 제3층간절연막(161), 제2층간절연막(160), 제3희생막(159), 복수의 제1층간절연막들(152) 및 복수의 제2희생막들(153)을 식각하여, 복수의 제1슬릿들을 형성한다.
이어서, 복수의 제1슬릿들의 내벽에 의해 노출된 복수의 제2희생막들(153) 및 제3희생막(159)을 제거하여 L자 형태의 복수의 게이트라인 영역들 및 복수의 워드라인 영역들을 형성한다.
도 9d에 도시된 바와 같이, L자 형태의 복수의 게이트라인 영역들 및 복수의 워드라인 영역들이 형성된 결과물의 전면을 따라 전하차단막, 전하트랩막 및 터널절연막(162)을 형성한다.
이어서, L자 형태의 복수의 게이트라인 영역들 및 복수의 워드라인 영역들이 매립되도록 도전막(163)을 형성한다. 여기서, 도전막(163)은 폴리실리콘막 또는 금속막일 수 있다.
도 9e에 도시된 바와 같이, L자 형태의 복수의 제1게이트라인들 및 복수의 워드라인들이 각각 분리되도록, 복수의 제1슬릿들의 내벽에 형성된 도전막(163)을 식각한다.
이로써, L자 형태의 드레인 선택라인(163A), L자 형태의 복수의 소스선택라인들(163B) 및 복수의 워드라인들(163C)이 형성된다.
여기서, 도전막(163)이 폴리실리콘막인 경우에는, 복수의 제1슬릿들의 내벽에 의해 노출된 L자 형태의 드레인 선택라인(163A), L자 형태의 복수의 소스선택라인들(163B) 및 복수의 워드라인들(163C)을 실리사이드화할 수 있다.
전술한 바와 같은 제6 실시예에 따르면, 제1채널(156A)의 상단에 이온 주입 공정을 수행함으로써, 하부 선택 트랜지스터 및 상부 선택 트랜지스터의 문턱 조절을 용이하게 조절할 수 있다. 또한, L자 형태의 드레인선택라인(163A) 및 L자 형태의 소스선택라인(163B)을 형성함으로써, 워드라인 분리 공정에서 드레인선택라인(163A) 및 소스선택라인(163B)이 완전히 제거되는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 층간절연막
12: 채널 13: 도전막
20, 20': 게이트라인 21: 채널
22: 게이트절연막 23: 절연막
30, 30': 게이트라인 31: 채널
32: 게이트절연막 33: 절연막
40: 기판 41: 제1채널
42: 제1게이트절연막 43: 제1도전막
44: 제1층간절연막 45: 제2층간절연막
46: 제2도전막 47: 버퍼막
48: 전하차단막, 전하트랩막 및 터널절연막
49: 제2채널 50: 제2게이트절연막
51: 제3도전막 52: 제3층간절연막
53: 제4층간절연막 60: 기판
61: 제1채널 62: 제1게이트절연막
63: 제1희생막 64: 제1층간절연막
65: 제2층간절연막 66: 제2희생막
67: 전하차단막, 전하트랩막 및 터널절연막
68: 제2채널 69: 제2게이트절연막
70: 제3희생막 71: 제3층간절연막
72: 제4층간절연막 73: 도전막
73A: 제1게이트라인 73B: 워드라인
73C: 제2게이트라인 80: 기판
81: 제1채널 82: 제1희생막
83: 제1층간절연막 84: 제2층간절연막
85: 제2희생막 86: 제2채널
87: 제3희생막 88: 제3층간절연막
89: 제4층간절연막 90: 전하차단막, 전하트랩막 및 터널절연막
91: 도전막 91A: 제1게이트라인
91B: 워드라인 91C: 제2게이트라인
100: 기판 101: 절연막
110: 도전막 111: 제1희생막
112: 제1층간절연막 113: 제1도전막
114: 버퍼막 115: 전하차단막, 전하트랩막 및 터널절연막
116A: 제1채널 116B: 파이프채널
117: 절연막 118: 도전성 플러그
119: 게이트절연막 120: 제2도전막
121: 제2층간절연막 122: 제3층간절연막
128: 기판 129: 절연막
130: 도전막 131: 제1희생막
132: 제1층간절연막 133: 제2희생막
134: 버퍼막 135: 보호막
136: 전하차단막, 전하트랩막 및 터널절연막
137A: 제1채널 137B: 파이프채널
138: 절연막 139: 도전성 플러그
140: 게이트절연막 141: 제3희생막
142: 제2층간절연막 143: 제3층간절연막
144: 도전막 144A: 드레인선택라인
144B: 소스선택라인 144C: 워드라인
148: 기판 149: 절연막
150: 도전막 151: 제1희생막
152: 제1층간절연막 153: 제2희생막
154: 버퍼막 155: 보호막
156A: 제1채널 156B: 파이프채널
157: 절연막 158: 도전성 플러그
159: 제3희생막 160: 제2층간절연막
161: 제3층간절연막 162: 전하차단막, 전하트랩막 및 터널절연막
163: 도전막 163A: 드레인선택라인
163B: 소스선택라인 163C: 워드라인

Claims (21)

  1. 기판으로부터 돌출된 복수의 제1채널들;
    상기 각 제1채널의 측벽 상에 L자 형태로 형성된 선택 게이트; 및
    상기 복수의 제1채널들을 둘러싸면서 상기 제1채널과 상기 선택 게이트 사이에 개재된 게이트 절연막
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    싱기 제1채널들은 상부 및 측벽 표면에 불순물이 도핑된
    3차원 구조의 비휘발성 메모리 소자.
  3. 제1항에 있어서,
    상기 선택 게이트의 상부 또는 하부에 형성되며, 기판으로부터 돌출된 제2채널을 따라 적층된 복수의 메모리 셀들
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  4. 제1항에 있어서,
    상기 선택 게이트의 하부에 형성되며, 파이프채널 및 상기 파이프채널과 연결된 한 쌍의 상기 제1채널로 이루어진 U자형 채널을 따라 적층된 복수의 메모리 셀들
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  5. 제1항에 있어서,
    상기 제1채널은 중심 영역이 오픈된 파이프 형태를 갖고, 상기 오픈된 중심영역에 매립된 절연막 및 상기 오픈된 중심영역의 상기 절연막 상부에 매립된 도전성 플러그를 포함하는
    3차원 구조의 비휘발성 메모리 소자.
  6. 기판으로부터 돌출된 복수의 제1채널들을 형성하는 단계;
    상기 복수의 제1채널들을 둘러싸는 제1게이트절연막을 형성하는 단계; 및
    상기 제1게이트절연막이 형성된 상기 제1채널의 측벽 상에 L자 형태의 제1 선택 게이트를 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  7. 제6항에 있어서,
    상기 제1 선택 게이트를 형성하는 단계는,
    상기 제1게이트절연막이 형성된 결과물의 전면을 따라 제1도전막을 형성하는 단계;
    상기 제1도전막 상에 제1층간절연막을 형성하는 단계;
    상기 복수의 제1채널들의 표면이 노출될때까지 평탄화 공정을 수행하는 단계;
    상기 평탄화 공정이 수행된 결과물의 상부 표면에 노출된 상기 제1도전막을 리세스하는 단계; 및
    이웃한 상기 제1채널들 간의 상기 제1층간절연막, 상기 제1도전막 및 상기 제1게이트절연막을 식각하여, 상기 L자 형태의 제1 선택 게이트를 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  8. 제6항에 있어서,
    상기 제1 선택 게이트를 형성하는 단계 후에,
    식각면에 의해 노출된 상기 제1 선택 게이트를 실리사이드화하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  9. 제6항에 있어서,
    상기 제1 선택 게이트를 형성하는 단계 후에,
    상기 제1 선택 게이트 상에 복수의 제2층간절연막들 및 복수의 제2도전막들을 교대로 형성한 후, 제1버퍼막을 형성하는 단계;
    상기 복수의 제2층간절연막들, 상기 복수의 제2도전막들 및 상기 제1버퍼막을 관통하는 복수의 제2 채널들을 형성하는 단계;
    상기 제1버퍼막을 제거하는 단계;
    상기 제1버퍼막 제거에 의해 노출된 복수의 제2채널들의 상부 및 측벽에 이온을 주입하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  10. 제9항에 있어서,
    상기 이온을 주입하는 단계 후에,
    상기 이온이 주입된 결과물의 전면을 따라 제2게이트절연막 및 제2도전막을 형성하는 단계;
    상기 제2도전막 상에 제2층간절연막을 형성하는 단계;
    상기 복수의 제2채널들의 표면이 노출될 때까지 평탄화 공정을 수행하는 단계; 및
    이웃한 상기 제2채널들 간의 상기 제2층간절연막, 제2도전막 및 상기 제2게이트절연막을 식각하여, L자 형태의 제2 선택 게이트를 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  11. 제10항에 있어서,
    상기 L자 형태의 제2 선택 게이트를 형성하는 단계 후에,
    식각면에 의해 노출된 상기 제2 선택 게이트를 실리사이드화하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  12. 제6항에 있어서,
    상기 복수의 제1채널들을 형성하는 단계는,
    파이프 게이트를 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치 내에 제2희생막을 형성하는 단계;
    상기 제2희생막이 형성된 결과물 상에 복수의 제2층간절연막 및 복수의 제2도전막을 교대로 형성한 후, 제1버퍼막을 형성하는 단계;
    상기 제1버퍼막, 상기 복수의 제2층간절연막 및 복수의 제2도전막을 식각하여 상기 제2희생막을 노출시키는 한 쌍의 제2트렌치들을 형성하는 단계;
    상기 한 쌍의 제2트렌치들의 저면에 노출된 상기 제2희생막을 제거하는 단계; 및
    상기 제2희생막이 제거된 상기 제1트렌치 및 상기 한 쌍의 제2트렌치들 내에 채널막을 형성하여, 상기 파이프 게이트 내에 매립된 파이프채널 및 상기 파이프채널과 연결된 상기 한 쌍의 제1채널들을 형성하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  13. 기판으로부터 돌출된 복수의 제1채널들을 형성하는 단계;
    상기 복수의 제1채널들이 형성된 결과물의 전면을 따라 제1희생막을 형성하는 단계;
    상기 제1희생막 상에 제1층간절연막을 형성하는 단계;
    상기 복수의 채널들의 측벽에 L자 형태로 상기 제1희생막이 잔류하도록, 상기 제1층간절연막 및 상기 제1희생막을 식각하여 이웃한 상기 제1채널들 간에 위치하는 복수의 제1슬릿들을 형성하는 단계;
    상기 복수의 제1슬릿들에 의해 노출된 상기 제1희생막을 제거하여 L자 형태의 선택 게이트 영역을 형성하는 단계; 및
    상기 선택 게이트 영역 내에 제1도전막을 매립하여 L자 형태의 제1 선택 게이트를 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  14. 제13항에 있어서,
    상기 제1희생막을 형성하는 단계 전에,
    상기 복수의 제1채널들이 형성된 결과물의 전면을 따라 제1게이트절연막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  15. 제13항에 있어서,
    상기 제1 선택 게이트를 형성하는 단계 전에,
    상기 제1 선택 게이트 영역의 전면을 따라 제1게이트절연막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  16. 제13항에 있어서,
    상기 제1 선택 게이트를 형성하는 단계 후에,
    복수의 제2층간절연막들 및 복수의 제2희생막들을 교대로 형성한 후, 제1버퍼막을 형성하는 단계;
    상기 복수의 제2층간절연막들, 상기 복수의 제2희생막들 및 상기 제1버퍼막을 관통하는 복수의 제2 채널들을 형성하는 단계;
    상기 제1버퍼막을 제거하는 단계;
    상기 제1버퍼막 제거에 의해 노출된 상기 복수의 제2채널들의 상부 및 측벽에 이온을 주입하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  17. 제16항에 있어서,
    상기 이온을 주입하는 단계 후에,
    상기 이온이 주입된 결과물의 전면을 따라 제3희생막을 형성하는 단계;
    상기 제3희생막 상에 제3층간절연막을 형성하는 단계;
    상기 복수의 제2채널들의 표면이 노출될 때까지 평탄화 공정을 수행하는 단계;
    상기 제3층간절연막, 상기 제3희생막, 상기 복수의 제2층간절연막들 및 상기 복수의 제2희생막들을 식각하여 복수의 제2슬릿들을 형성하는 단계;
    상기 복수의 제2슬릿들에 의해 노출된 상기 복수의 제2희생막들 및 상기 제3희생막들을 제거하여 복수의 워드라인 영역들 및 L자 형태의 복수의 제2 선택 게이트 영역을 형성하는 단계; 및
    상기 복수의 워드라인 영역들 및 상기 제2 선택 게이트 영역 내에 제2도전막을 매립하여 복수의 워드라인들 및 L자 형태의 제2 선택 게이트를 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  18. 제13항에 있어서,
    상기 복수의 제1채널들을 형성하는 단계는,
    파이프 게이트를 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치 내에 제2희생막을 형성하는 단계;
    상기 제2희생막이 형성된 결과물 상에 복수의 제2층간절연막들 및 복수의 제3희생막들을 교대로 형성한 후, 제1버퍼막을 형성하는 단계;
    상기 제1버퍼막, 상기 복수의 제2층간절연막들 및 복수의 제3희생막들을 식각하여 상기 제2희생막을 노출시키는 한 쌍의 제2트렌치들을 형성하는 단계;
    상기 한 쌍의 제2트렌치들의 저면에 노출된 상기 제2희생막을 제거하는 단계;
    상기 제2희생막이 제거된 상기 제1트렌치 및 상기 한 쌍의 제2트렌치들 내에 채널막을 형성하여, 상기 파이프 게이트 내에 매립된 파이프채널 및 상기 파이프채널과 연결된 상기 한 쌍의 제1채널들을 형성하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  19. 제18항에 있어서,
    상기 채널막을 형성하기 전에, 상기 제1트렌치 및 상기 한 쌍의 제2트렌치들의 내면에 전하차단막, 전하트랩막 및 터널절연막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  20. 제18항에 있어서,
    상기 복수의 제1슬릿들을 형성하는 단계는 상기 복수의 제2층간절연막들, 상기 복수의 제3희생막들, 상기 제1층간절연막 및 상기 제1희생막을 식각하여 상기 복수의 제1슬릿들을 형성하고,
    상기 선택 게이트 영역을 형성하는 단계는 복수의 제1슬릿들에 의해 노출된 상기 복수의 제3희생막들 및 상기 제1희생막을 제거하여 복수의 워드라인 영역들 및 상기 제1 선택 게이트 영역을 형성하고,
    상기 제1 선택 게이트를 형성하는 단계는 상기 복수의 워드라인 영역들 및 상기 선택 게이트 영역 내에 상기 제1도전막을 매립하여 복수의 워드라인들 및 상기 제1 선택 게이트를 형성하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  21. 제20항에 있어서,
    상기 복수의 워드라인들 및 상기 제1 선택 게이트를 형성하기 전에, 상기 복수의 워드라인 영역들 및 상기 제1 선택 게이트 영역의 내면에 전하차단막, 전하트랩막 및 터널절연막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
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