KR101164954B1 - 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 기술은 3차원 구조를 갖는 비휘발성 메모리 소자에 있어서, 기판상에 교대로 적층된 복수의 층간절연막 및 도전막; 상기 복수의 층간절연막 및 도전막 내에 매립되며, 기판으로부터 돌출된 복수의 메인 채널들 및 상기 메인 채널의 하부에 형성되어 인접한 메인 채널들을 연결시키는 서브 채널을 포함하는 U자형 채널을 포함한다.
본 기술에 따르면, U자형 채널을 따라 복수의 메모리 셀을 적층함으로써, 하나의 스트링에 포함되는 메모리 셀의 개수를 종래에 비해 적어도 두배 이상 증가시킬 수 있다. 또한, 복수의 메모리 셀을 형성한 후에, 메모리 셀 상에 선택 트렌치스터를 형성하므로, 하부 선택 트랜지스터 및 상부 선택 트랜지스터를 별도의 공정을 형성하는 종래에 비해 제조 공정을 간소화하여 제조 비용을 절감할 수 있다.
3D, 3차원, 비휘발성 메모리 소자

Description

3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법{3D NON-VOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세히는 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 소스 영역이 형성된 기판(10)상에 복수의 층간절연막(11) 및 게이트 전극용 도전막(12)을 형성한 후, 이를 식각하여 기판(10)의 표면을 노출시키는 트렌치를 형성한다. 이어서, 트렌치 내벽에 게이트 절연막(13)을 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 이로써, 하부 선택 트렌치스터(LST)가 형성된다.
이어서, 하부 선택 트랜지스트(LST)가 형성된 결과물 상에 복수의 층간절연막(14) 및 게이트 전극용 도전막(15)을 형성한다. 여기서, 적층되는 층간절연막(14) 및 게이트 전극용 도전막(15)의 개수는 적층하고자하는 메모리 셀의 개수에 따라 결정된다.
이어서, 복수의 층간절연막(14) 및 게이트 전극용 도전막(15)을 식각하여 하부 선택 트랜지스타(LST)의 채널(CH)을 노출시키는 트렌치를 형성한다. 이어서, 트렌치 내벽에 전하차단막, 전하트랩막 및 터널절연막(16)을 차례로 형성한다. 이로써, 복수의 메모리 셀(MC)들이 형성된다.
이어서, 복수의 메모리 셀(MC)들 상에 복수의 층간절연막(17) 및 게이트 전극용 도전막(18)을 형성한 후, 이를 식각하여 메모리 셀(MC)의 채널을 노출시키는 트렌치를 형성한다. 이어서, 트렌치 내벽에 게이트 절연막(19)을 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 이로써, 상부 선택 트랜지스터(UST)가 형성된다.
여기서, 복수의 메모리 셀(MC)들은 하부 선택 트랜지스터(LST) 및 상부 선택 트랜지스터(UST) 사이에 직렬로 연결되어 하나의 스트링(STRING)을 구성한다.
전술한 바와 같은 종래기술에 따르면, 기판(10)으로부터 수직으로 스트링(STRING)을 배열함으로써, 종래의 평판형 비휘발성 메모리 소자에 비해 집적도를 향상시킬 수 있다. 그런데, 이와 같이 수직으로 스트링(STRING)을 배열하는 경우, 집적도를 더욱 향상시키기 위해서는 적층되는 메모리 셀의 개수를 증가시켜야 한다. 그러나, 공정상의 한계로 인하여, 메모리 셀의 적층 개수를 증가시키는 데에는 한계가 있다.
또한, 종래기술에 따르면, 하부 선택 트랜지스터를 형성한 후, 복수의 메모리 셀 및 상부 선택 트랜지스터를 차례로 형성한다. 즉, 3단계에 걸쳐서 하나의 스트링(STRING)을 형성하게 되므로, 제조 공정이 복잡하며, 그에 따라, 제조 비용이 높다는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, U자형의 채널을 갖는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 3차원 구조를 갖는 비휘발성 메모리 소자에 있어서, 기판상에 교대로 적층된 복수의 층간절연막 및 도전막; 상기 복수의 층간절연막 및 도전막 내에 매립되며, 상기 기판으로부터 돌출된 복수의 메인 채널들 및 상기 메인 채널들의 하부에 형성되어 인접한 메인 채널들을 연결시키는 서브 채널을 포함하는 U자형 채널을 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법에 있어서, 기판을 식각하여 서브 채널용 트렌치를 형성하는 단계; 상기 트렌치 내에 채널막을 매립하여 서브 채널을 형성하는 단계; 상기 서브 채널이 형성된 기판 상에 복수의 제1물질막 및 제2물질막을 교대로 적층하는 단계; 상기 복수의 제1물질막 및 제2물질막을 식각하여 상기 서브 채널막의 표면을 적어도 2회 노출시키는 복수의 메인 채널용 트렌치를 형성하는 단계; 및 상기 메인 채널용 트렌치 내에 채널막을 매립하여 상기 서브 채널과 연결되는 복수의 메인 채널을 형성하는 단계를 포함 하는 것을 다른 특징으로 한다.
본 발명에 따르면, U자형 채널을 갖는 3차원 구조의 비휘발성 메모리 소자를 제조할 수 있다. 즉, 기판으로부터 돌출된 메인 채널 및 인접한 메인 채널을 연결시키는 서브 채널을 포함하는 U자형 채널을 형성함으로써, 하나의 스트링에 포함되는 메모리 셀의 개수를 종래에 비해 적어도 두배 이상 증가시킬 수 있다.
또한, 복수의 메모리 셀을 형성한 후에, 메모리 셀 상에 선택 트랜지스터를 형성하므로, 하부 선택 트랜지스터 및 상부 선택 트랜지스터를 별도의 공정을 형성하는 종래에 비해 제조 공정을 간소화할 수 있다. 따라서, 제조 비용을 절감할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다. 단, 본 도면에서는 설명의 편의를 위하여 U자형의 채널을 중심으로 도시하였으며, 일부막들은 생략하여 도시하였다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자는 U자형 채널을 따라 적층된 복수의 메모리 셀(MC) 및 U자형 채널을 따라 적층된 복수의 메모리 셀(MC)들의 상부에 형성된 선택 트랜지스터(ST1,ST2)를 포함한다.
또한, 선택 트랜지스터(ST1,ST2)상에 형성된 비트라인(BL) 및 소스(SOURCE)를 더 포함한다. 즉, 하나의 스트링(STRING)을 구성하는 두 개의 상부 선택 트랜지스터(ST1,ST2)의 상부에 각각 비트라인(BL) 및 소스(SOURCE)가 구비된다.
기판(20)상에 복수의 층간절연막(21) 및 도전막(22)이 적층되며, 적층된 복수의 층간절연막(21) 및 도전막(22) 내에 U자형 채널이 매립된다. 여기서, U자형 채널은 기판(20)으로 돌출된 메인 채널(M_CH) 및 메인 채널(M_CH)의 하부에 형성되어 인접한 메인 채널(M_CH)들을 연결시키는 서브 채널(S_CH)을 포함한다. 즉, 기판(20)내에 매립된 서브 채널(S_CH)을 이용하여 기판(20)으로부터 돌출된 적어도 두 개의 메인 채널(M_CH)을 연결시킴으로써, U자형의 채널을 형성하게 된다.
즉, U자형의 채널을 따라 복수의 메모리 셀을 적층시키고 그 상부에 선택 트렌치스터를 형성함으로써, U자형으로 배열되는 스트링(STRING)을 형성할 수 있다. 이와 같이, U자형으로 스트링(STRING)을 배열하는 경우, 일자형으로 스트링을 배열하는 종래기술에 비해 하나의 스트링(STRING)에 포함되는 메모리 셀(MC)의 개수를 적어도 2배 이상으로 증가시킬 수 있다.
또한, U자형 채널을 따라 적층된 복수의 메모리 셀(MC)을 형성한 후, 그 상부에 선택 트랜지스터(ST1,ST2)를 형성하므로 종래에 비해 제조 공정을 단순화할 수 있다. 즉, 종래에 하부 선택 트랜지스터 및 상부 선택 트랜지스터를 각각 별도의 공정에 의해 형성하던 것에 반해, 본 발명에 따르면 한 번의 공정에 의해 선택 트랜지스터(ST1,ST2)를 형성할 수 있으므로, 제조 공정이 단순화된다.
뿐만 아니라, U자형 채널을 따라 적층된 복수의 메모리 셀(MC)의 상부에 선택 트랜지스터(ST1,ST2)를 형성하므로, 상부 선택 트랜지스터(ST1,ST2)에 정션(junction)을 형성할 수 있다. 따라서, 인핸스드 모드(enhanced mode)로 동작되는 3차원 구조의 비휘발성 메모리 소자 형성이 가능해지며, 그에 따라, 메모리 소자의 퍼포먼스를 향상시킬 수 있다.
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 3차원 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(30)을 식각하여 서브 채널용 트렌치를 형성한다. 여기서, 서브 채널용 트렌치는 상,하부의 폭이 균일하게 형성되거나, 상부에 비해 하부가 좁은 폭을 갖도록 형성될 수 있다.
예를 들어, 기판(30)을 식각하여 제1폭(W1)을 갖는 제1트렌치(T1)를 형성한 후, 제1트렌치(T1)의 저면 일부를 식각하여 상기 제1트렌치(T1)의 제1폭(W1)보다 좁은 제2폭(W2)을 갖는 제2트렌치(T2)를 형성하는 것이 바람직하다. 또는, 제2 폭(W2)을 갖는 제2트렌치(T2)를 형성한 후, 등방성 식각을 통해, 제2트렌치(T2) 상부의 폭을 증가시켜 제1폭(W1)을 갖는 제1트렌치(T1)를 형성할 수 있다. 이와 같은 공정을 통해, 제1트렌치(T1) 및 제1트렌치(T2)로 이루어지는 서브 채널용 트렌치가 형성된다.
도 3b에 도시된 바와 같이, 제2트렌치(T2)내에 게이트 전극용 도전막을 매립하여 게이트 전극(31)을 형성한 후, 게이트 전극(31)이 형성된 결과물의 전면에 게이트 절연막(32)을 형성한다. 이어서, 게이트 절연막(32)이 형성된 제1트렌치(T1)내에 채널막을 매립하여 서브 채널(S_CH)을 형성한다. 여기서, 게이트 전극(31)의 폭은 서브 채널(S_CH)의 폭보다 좁게 형성된다.
이로써, 서브 채널(S_CH) 및 서브 채널(S_CH)의 하부에 트랜지스터가 형성된다. 여기서, 트랜지스터는 일종의 패스 게이트(pass gate)로서, 서브 채널(S_CH)의 온/오프를 제어하게 된다. 즉. 서브 채널(S_CH) 하부의 게이트 전극에 바이어스를 인가하여 서브 채널(S_CH)을 온/오프시키는데, 게이트 전극(31)에 인가되는 바이어스에 의해 기판이 손상될 수 있으므로, 유리 기판 또는 플라스틱 기판을 이용하는 것이 바람직하다.
물론, 도 2에 도시된 바와 같이, 하부에 게이트 전극(31)을 형성하지 않고, 채널막만을 매립하여 서브 채널(S_CH)을 형성하는 것 또한 가능하다.
이어서, 서브 채널(S_CH)상에, 후속 공정 수행시 서브 채널(S_CH)의 손상을 방지하기 위한 보호막들을 형성한다.
예를 들어, 후속 워드라인 분리용 트렌치 형성을 위한 식각 공정시 서브 채 널(S_CH)의 손상을 방지하기 위하여 서브 채널(S_CH)상에 식각정지막(33A,33B)을 형성하는 것이 바람직하다. 또한, 후속 공정에 의해 형성되는 메모리 셀들과 서브 채널(S_CH) 간의 펀치(punch)를 방지하기 위하여, 충분한 두께의 버퍼막(34)을 형성하는 것이 바람직하며, 버퍼막(34)은 산화막을 포함하는 것이 바람직하다.
특히, 서브 채널(S_CH)상에 식각정지막(33A) 및 버퍼막(34)을 차례로 형성한 후, 버퍼막(34)상에 식각정지막(33B)을 추가로 형성함으로써, 버파막(34)의 상,하부에 이중으로 식각정지막(33A,33B)을 형성하는 것이 더욱 바람직하다.
도 3c에 도시된 바와 같이, 서브 채널(S_CH)이 형성된 기판(30)상에 복수의 제1물질막(35) 및 제2물질막(36)을 교대로 형성한다.
여기서, 제1물질막(35) 및 제2물질막(36)은 복수의 메모리 셀들을 형성하기 위한 것으로서, 메모리 셀의 형성 방법에 따라 다양한 물질로 이루어질 수 있다. 본 실시예에서는 일 실시예로서, 제1물질막(35)이 층간절연막이고, 제2물질막(36)이 워드라인용 도전막인 경우에 대해 설명하도록 한다.
여기서, 층간절연막은 적층된 메모리 셀들을 상호 분리시키기 위한 분리막으로서 제공되며, 워드라인용 도전막은 적층하고자하는 메모리 셀의 개수만큼 적층되는 것이 바람직하다.
종래에는 기판(30)과 첫번째로 증착되는 워드라인용 도전막을 상호 전기적으로 분리시키기 위하여, 기판(30)상에 층간절연막을 형성한 후에 워드라인용 도전막을 형성하였으나, 본 발명에 따르면, 기판(30) 상에 식각정지막(33A,33B) 또는 버퍼막(34)이 형성되므로, 첫번째로 증착되는 워드라인용 도전막의 하부에 층간절연 막을 형성할 필요가 없다.
이어서, 복수의 제2물질막(36) 표면이 각각 노출되도록 복수의 제1물질막(35) 및 제2물질막(36)을 식각한다. 예를 들어, 복수의 제1물질막(35) 및 제2물질막(36)을 계단형 구조물로 패터닝하는 것이 바람직하다.
도 3d에 도시된 바와 같이, 복수의 제1물질막(35) 및 제2물질막(36)을 식각하여 서브 채널막(S_CH)의 표면을 적어도 2회 이상 노출시키는 복수의 메인 채널용 트렌치를 형성한다.
이어서, 메인 채널용 트렌치의 내벽에 전하차단막, 전하포획막 및 터널절연막(미도시됨)을 차례로 형성한다.
여기서, 전하차단막은 전하가 전하포획막을 통과하여 워드라인 방향으로 이동하는 것을 방지하기 위한 것이다. 전하포획막은 실질적인 데이터 저장소로서 사용되는데, 데이터 저장 방식에 따라 전도성 밴드 내에 전하를 저장하는 전하저장막 또는 깊은 준위 트랩사이트에 전하를 트랩하는 전하트랩막으로 이루어진다. 터널절연막은 전하의 터널링에 따른 에너지 장벽막으로 제공된다.
이어서, 메인 채널용 트렌치 내에 채널막을 매립하여 서브 채널(S_CH)과 연결되는 복수의 메인 채널(M_CH)을 형성한다. 이를 통해, 동일한 서브 채널(S_CH)에 적어도 2개의 메인 채널(M_CH)이 연결되며, 서브 채널(S_CH) 및 메인 채널(M_CH)로 이루어지는 U자형의 채널이 형성된다. 여기서, 동일한 서브 채널(S_CH)에 연결된 메인 채널(CH)들은 하나의 스트링(STRING)을 구성하게 된다.
이로써, U자형 채널을 따라 적층된 복수의 메모리 셀(MC)들이 형성된다.
도 3e에 도시된 바와 같이, 복수의 메모리 셀(MC)상에 선택 트랜지스터(ST1,ST2) 형성을 위한 선택라인용 도전막(37) 및 층간절연막(38)을 형성한다. 이어서, 층간절연막(38) 및 선택라인용 도전막(37)을 식각하여 메모리 셀(MC)의 메인 채널(M_CH) 표면을 노출시키는 트렌치를 형성한다. 이어서, 트렌치 내벽에 게이트 절연막(미도시됨)을 형성한 후, 트렌치 내에 채널막을 매립하여 채널을 형성한다.
이로써, U자형 채널을 따라 적층된 복수의 메모리 셀(MC)들 상에 선택 트렌치스터(ST1,ST2)가 형성된다. 즉, U자형 채널의 경우, 채널의 양 끝단이 최상부에 노출되므로, 채널의 양 끝단에 각각 연결되는 두개의 선택 트랜지스터(ST1,ST2)를 한번의 공정에 의해 동시에 형성할 수 있다. 이로써, U자형 채널을 따라 적층된 복수의 메모리 셀(MC) 및 상기 메모리 셀(MC) 상에 형성된 선택 트랜지스터(ST1,ST2)로 구성되는 스트링(STRING)이 형성된다.
이어서, 선택 트랜지스터(ST1,ST2)가 형성된 결과물 상에, 동일한 서브 채널(S_CH)에 의해 연결된 메인 채널(M_CH)들 사이를 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴을 식각베리어로 복수의 제1물질막(35) 및 제2물질막(36)을 식각한다. 이를 통해, 동일한 서브 채널(S_CH)에 연결된 메인 채널(M_CH)들 사이의 제1물질막(35) 및 제2물질막(36)이 식각되어 워드라인 분리용 트렌치가 형성된다.
이어서, 워드라인 분리용 트렌치 내에 절연막(39)을 매립하기에 앞서, 워드라인 분리용 트렌치에 의해 노출된 워드라인용 도전막을 실리사이드화하는 것이 바 람직하다. 예를 들어, 워드라인 분리용 트렌치 내에 금속막을 매립한 후, 열처리 공정을 수행함으로써, 워드라인용 도전막을 실리사이드화하는 것이 바람직하다.
이어서, 워드라인 분리용 트렌치 내에 절연막(39)을 매립한다. 이로써, 동일한 스트링(STRING)을 구성하는 메모리 셀(MC) 중 동일한 층에 형성된 메모리 셀(MC)들의 워드라인을 각각 분리시키게 된다.
물론, 후속 공정에 의해 선택 트랜지스터(ST1,ST2)상에 소스 영역 및 비트라인을 각각 형성하므로, 워드라인 분리 공정을 반드시 수행할 필요는 없다. 다만, 워드라인 분리 공정을 수행하는 경우, 워드라인의 면 저항(Rs)을 감소시키고, 실리사이드화 공정을 통해 워드라인의 저항을 더욱 감소시킬 수 있다.
이어서, 선택 트랜지스터(ST1,ST2)의 상부에 소스(SOURCE) 및 비트라인(BL)을 각각 형성한다. 여기서, U자형 채널에 포함된 메인 채널(M_CH)들 중 하나의 상부에 소스(SOURCE)가 형성되고, 나머지 메인 채널(M_CH) 상에 비트 라인(BL)을 형성한다. 즉, 하나의 스트링(STRING)을 구성하는 두 개의 선택 트랜지스터(ST1,ST2) 중 하나는 소스(SOURCE)와 연결되고, 나머지 하나는 비트라인(BL)과 연결된다. 따라서, 원하는 페이지 단위로 읽기/쓰기 동작을 수행할 수 있다.
여기서, 소스(SOURCE)는 인접한 스트링(STRING)들의 선택 트랜지스터(ST1,ST2) 상에 연결되어 형성될 수 있다. 즉, 인접한 스트링(STRING)들이 소스(SOURCE)를 공유하도록 형성될 수 있다. 또한, 비트라인(BL)은 소정 방향으로 평행하게 확장되는 복수의 라인 패턴으로서, 소정 방향으로 배열된 스트링(STRING)들의 선택 트랜지스터와 연결된다.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 3차원 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 단, 앞서 제1 실시예에서 설명한 내용과 중복되는 사항은 생략하여 설명하도록 한다.
도 4a에 도시된 바와 같이, 기판(40)을 식각하여 서브 채널용 트렌치를 형성한다. 이어서, 트렌치 내에 게이트 전극용 도전막(41), 게이트 절연막(42)을 형성한 후, 채널막을 매립하여 서브 채널(S_CH)을 형성한다. 이어서, 서브 채널(S_CH)의 손상을 방지하기 위한 보호막으로서, 제1식각정지막(43A), 버퍼막(44) 및 제2식각정지막(43B)을 형성한다.
이어서, 서브 채널(S_CH)이 형성된 결과물 상에 복수의 제1물질막(45) 및 제2물질막(46)을 교대로 형성한다. 본 실시예에서는 제1물질막(45)이 층간절연막이고, 제2물질막(46)이 희생막이 경우에 대해 도시한다.
여기서, 희생막은 후속 공정에서 터널절연막, 전하포획막, 전하차단막 및 워드라인을 형성하기 위한 공간을 확보하기 위한 것으로서, 층간절연막과 식각 선택비가 큰 물질로 이루어지는 것이 바람직하다. 예를 들어, 층간절연막이 산화막인 경우, 희생막은 질화막인 것이 더욱 바람직하다.
이어서, 복수의 제1물질막(45) 및 제2물질막(46)을 식각하여 서브 채널(S_CH)의 표면을 적어도 2회 노출시키는 복수의 메인 채널용 트렌치를 형성한다.
이어서, 메인 채널용 트렌치 내에 채널막을 매립하여 기판(40)으로부터 돌출되면서 서브 채널(S_CH)과 연결되는 복수의 메인 채널(M_CH)을 형성한다.
이때, 후속 제2물질막(46) 제거 공정 수행시 잔류하는 제1물질막(45)이 붕괴 하는 것을 방지하기 위하여, 메인 채널(M_CH) 형성시 복수의 제1물질막(45) 및 제2물질막(46)을 관통하는 더미 필라(미도시됨)를 함께 형성하는 것이 바람직하다.
도 4b에 도시된 바와 같이, 제1물질막(45)이 잔류하는 상태에서 제2물질막(46)을 선택적으로 제거하여 메인 채널(M_CH)의 측벽을 소정 간격으로 노출시킨다. 이때, 앞서 설명한 바와 같이, 제1물질막(45) 및 제2물질막(46)을 관통하는 더미 필라에 의해 잔류하는 제1물질막(45)이 붕괴되는 것을 방지할 수 있다.
이어서, 소정 간격으로 노출된 메인 채널(M_CH)의 측벽 상에 터널절연막, 전하포획막 및 전하차단막(47)을 차례로 형성한다. 본 도면에서는 설명의 편의상 터널절연막, 전하포획막 및 전하차단막을 하나의 막으로 도시하였다.
이어서, 터널절연막, 전하포획막 및 전하차단막(47)상에 워드라인용 도전막(48)을 형성한다.
이로써, 제1물질막(45) 사이의 오픈된 영역 내에 터널절연막, 전하포획막 및 전하차단막(47) 및 도전막(48)이 매립되어, U자형 채널을 따라 적층된 복수의 메모리 셀(MC)이 형성된다.
도 4c에 도시된 바와 같이, 복수의 메모리 셀(MC)상에 선택라인용 도전막(49) 및 층간절연막(50)을 형성한 후, 이를 식각하여 메모리 셀(MC)의 메인 채널(M_CH) 표면을 노출시키는 트렌치를 형성한다. 이어서, 트렌치의 내벽에 게이트 절연막(미도시됨)을 형성한 후, 채널막을 매립하여 선택 트랜지스터(ST1,ST2)의 채널을 형성한다. 이로써, 선택 트랜지스터(ST1,ST2)가 형성된다.
이어서, 동일한 서브 채널(S_CH)에 연결된 메인 채널(M_CH)들 사이의 막들을 식각하여 워드라인 분리용 트렌치를 형성한 후, 워드라인 분리용 트렌치 내에 절연막(51)을 매립한다
이어서, 선택 트랜지스터(ST1,ST2)의 상부에 소스(SOURCE) 및 비트라인(BL)을 각각 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 단면도
도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 3차원 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 3차원 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도
[도면의 주요 부분에 대한 부호의 설명]
30: 기판 31: 도전막
32: 절연막 33A,33B: 식각정지막
34: 버퍼막 35: 제1물질막
36: 제2물질막 37: 워드라인용 도전막
38: 층간절연막 39: 워드라인 분리막

Claims (22)

  1. 기판상에 교대로 적층된 복수의 층간절연막 및 도전막;
    상기 복수의 층간절연막 및 도전막을 관통하며 상기 기판으로부터 돌출된 복수의 메인 채널들 및 상기 메인 채널들의 하부에 형성되어 인접한 메인 채널들을 연결시키는 서브 채널을 포함하는 U자형 채널;
    상기 서브 채널 각각의 하부에 형성된 게이트 전극; 및
    상기 서브 채널과 게이트 전극 사이에 개재된 게이트 절연막을 포함하는
    3차원 구조를 갖는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 기판은 유리 기판 또는 플라스틱 기판인
    3차원 구조를 갖는 비휘발성 메모리 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 게이트 전극의 폭은 상기 서브 채널의 폭보다 좁은
    3차원 구조를 갖는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 U자형 채널을 따라 적층된 복수의 메모리 셀 상부에 형성된 선택 트랜지스터들
    을 더 포함하는 3차원 구조를 갖는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서,
    상기 U자형 채널에 포함된 메인 채널들 중 하나의 상부에 형성된 소스 영역; 및
    나머지 상기 메인 채널 상에 형성된 비트라인
    을 더 포함하는 3차원 구조를 갖는 비휘발성 메모리 소자.
  7. 제 1 항에 있어서,
    상기 서브 채널 상에 형성된 식각정지막, 버퍼막 또는 이들의 조합
    을 더 포함하는 3차원 구조를 갖는 비휘발성 메모리 소자.
  8. 기판을 식각하여 제2 트렌치 및 상기 제2 트렌치 상부에 형성되는 제1 트렌치로 이루어지는 서브 채널용 트렌치를 형성하는 단계;
    상기 제2 트렌치 내에 도전막을 매립하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 상기 서브 채널용 트렌치 내에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 상기 제1 트렌치 내에 채널막을 매립하여 서브 채널을 형성하는 단계;
    상기 서브 채널이 형성된 상기 기판상에 복수의 제1물질막 및 제2물질막을 교대로 적층하는 단계;
    상기 복수의 제1물질막 및 제2물질막을 식각하여 상기 서브 채널막의 표면을 노출시키는 복수의 메인 채널용 트렌치들을 형성하는 단계; 및
    상기 메인 채널용 트렌치 내에 채널막을 매립하여 상기 서브 채널과 연결되는 복수의 메인 채널들을 형성함으로써, 상기 서브 채널 및 복수의 메인 채널들을 포함하는 U자형 채널을 형성하는 단계
    를 포함하는 3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 서브 채널용 트렌치 형성 단계는,
    상기 기판을 식각하여 제1트렌치를 형성하는 단계; 및
    상기 제1트렌치의 저면을 식각하여 상기 제1트렌치보다 좁은 폭을 갖는 제2 트렌치를 형성하는 단계
    를 포함하는 3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법.
  10. 제 8 항에 있어서,
    상기 서브 채널용 트렌치 형성 단계는,
    상기 기판을 식각하여 제2트렌치를 형성하는 단계; 및
    등방성 식각에 의해, 상기 제2트렌치의 상부 폭을 증가시켜, 상기 제2트렌치보다 넓은 폭을 갖는 제1트렌치를 형성하는 단계
    를 포함하는 3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법.
  11. 삭제
  12. 제 8 항에 있어서,
    상기 서브 채널 형성 단계 후에,
    상기 서브 채널 상에 식각정지막을 형성하는 단계
    를 더 포함하는 3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법.
  13. 제 12 항에 있어서,
    상기 식각정지막 형성 단계 후에,
    상기 식각정지막 상에 버퍼막을 형성하는 단계
    를 더 포함하는 3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법.
  14. 제 13 항에 있어서,
    상기 버퍼막 형성 단계 후에,
    상기 버퍼막 상에 식각정지막을 형성하는 단계
    를 더 포함하는 3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법.
  15. 제 13 항에 있어서,
    상기 버퍼막은 산화막을 포함하는
    3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법.
  16. 제 8 항에 있어서,
    상기 메인 채널 형성 단계 후에,
    상기 서브 채널에 의해 연결된 메인 채널들 사이의 제1물질막 및 제2물질막을 식각하여 워드라인 분리용 트렌치를 형성하는 단계; 및
    상기 워드라인 분리용 트렌치 내에 절연막을 매립하는 단계
    를 더 포함하는 3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법.
  17. 제 8 항에 있어서,
    상기 제1물질막은 층간절연막이고,
    상기 제2물질막은 워드라인용 도전막인
    3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법.
  18. 제 17 항에 있어서,
    상기 메인 채널 형성 단계 전에,
    상기 메인 채널용 트렌치의 내벽에 전하차단막, 전하포획막 및 터널절연막을 형성하는 단계
    를 더 포함하는 3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법.
  19. 제 8 항에 있어서,
    상기 제1물질막은 층간절연막이고,
    상기 제2물질막은 희생막인
    3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법.
  20. 제 19 항에 있어서,
    상기 메인 채널 형성 단계 후에,
    상기 제2물질막을 제거하여 상기 메인 채널의 측벽을 소정 간격으로 노출시키는 단계;
    상기 노출된 채널의 측벽상에 터널절연막, 전하포획막 및 전하차단막을 형성하는 단계;
    상기 터널절연막, 전하포획막 및 전하차단막 상에 워드라인용 도전막을 형성하는 단계
    를 더 포함하는 3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법.
  21. 제 8 항에 있어서,
    상기 메인 채널 형성 단계 후에,
    상기 메인 채널 상에 선택 트랜지스터를 형성하는 단계
    를 더 포함하는 3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법.
  22. 제 21 항에 있어서,
    상기 선택 트랜지스터 형성 단계 후에,
    상기 U자형 채널에 포함된 메인 채널들 중 하나의 상부에 소스 영역을 형성하는 단계; 및
    나머지 상기 메인 채널 상에 형성된 비트라인을 형성하는 단계
    를 더 포함하는 3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법.
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