KR101137928B1 - 비휘발성 메모리 장치 제조 방법 - Google Patents

비휘발성 메모리 장치 제조 방법 Download PDF

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Abstract

본 발명은 메모리셀과 선택트랜지스터의 채널 영역을 동시에 형성하고, 채널 형성시 미리 오픈되어 있는 메모리셀 영역을 보호하는 비휘발성 메모리 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 기판 상에 메모리셀용 층간절연막 및 메모리셀용 게이트 도전막이 복수회 반복 적층된 적층막을 형성하는 단계; 상기 적층막을 선택적으로 식각하여 상기 기판을 노출시키는 셀 채널홀을 형성하는 단계; 상기 셀 채널홀을 포함하는 결과물의 전면을 따라 보호막을 형성하는 단계; 상기 보호막 상에 상기 셀 채널홀을 매립하는 캡핑막을 형성하는 단계; 상기 적층막에서 최상층에 형성된 메모리셀용 층간절연막이 노출될때까지 상기 보호막 및 상기 캡핑막을 평탄화시키는 단계; 상기 메모리셀용 층간절연막 및 상기 캡핑막을 포함하는 결과물 상에 선택 트랜지스터용 게이트 도전막과 선택트랜지스터용 층간절연막을 순차적으로 형성하는 단계; 상기 선택트랜지스터용 층간절연막 및 상기 선택트랜지스터용 게이트 도전막을 식각하여 상기 캡핑막을 노출시키는 선택트랜지스터 채널홀을 형성하면서 상기 셀 채널홀에 매립된 캡핑막을 제거하는 단계; 및 상기 보호막을 제거하는 단계를 포함하여, 셀 채널홀을 형성한 후, 보호막 및 캡핑막을 형성하여 선택트랜지스터 채널홀 형성시 메모리셀용 층간절연막의 손상을 방지하는 효과, 보호막을 라이너 형태로 형성하고, 메모리셀용 층간절연막 및 캡핑막에 대해 식각선택비를 갖는 물질로 형성하여 메모리셀용 층간절연막의 손상 방지가 극대화되는 효과가 있다.

Description

비휘발성 메모리 장치 제조 방법{METHOD FOR FABRICATING NON-VOLATILE MEMORY DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 3차원 구조의 비휘발성 메모리 장치 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판 상에 단층으로 메모리 장치를 제조하는 2차원 구조의 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 장치가 제안되고 있다.
3차원 구조의 비휘발성 메모리 장치는 실리콘 기판으로부터 하부 선택 트랜지스터, 셀 트랜지스터 영역 및 상부 선택 트랜지스터가 적층되는 구조를 갖는다.
하부 선택 트랜지스터, 셀 트랜지스터 영역 및 상부 선택 트랜지스터는 각각의 공정을 통해 형성되며, 채널을 형성하는 공정 또한 각각의 공정에 따라 나누어 진행됨에 따라 제조 공정이 복잡해지는 단점이 있다.
따라서, 공정을 좀더 단순화하면서 안정적인 3차원 구조의 비휘발성 메모리 장치의 제조 방법이 필요시 되고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 메모리셀과 선택트랜지스터의 채널 영역을 동시에 형성하는 비휘발성 메모리 장치 제조 방법을 제공하는데 그 목적이 있다.
또 다른 목적으로, 채널 형성시 미리 오픈되어 있는 메모리셀 영역을 보호하는 비휘발성 메모리 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 장치 제조 방법은 기판 상에 메모리셀용 층간절연막 및 메모리셀용 게이트 도전막이 복수회 반복 적층된 적층막을 형성하는 단계; 상기 적층막을 선택적으로 식각하여 상기 기판을 노출시키는 셀 채널홀을 형성하는 단계; 상기 셀 채널홀을 포함하는 결과물의 전면을 따라 보호막을 형성하는 단계; 상기 보호막 상에 상기 셀 채널홀을 매립하는 캡핑막을 형성하는 단계; 상기 적층막에서 최상층에 형성된 메모리셀용 층간절연막이 노출될때까지 상기 보호막 및 상기 캡핑막을 평탄화시키는 단계; 상기 메모리셀용 층간절연막 및 상기 캡핑막을 포함하는 결과물 상에 선택 트랜지스터용 게이트 도전막과 선택트랜지스터용 층간절연막을 순차적으로 형성하는 단계; 상기 선택트랜지스터용 층간절연막 및 상기 선택트랜지스터용 게이트 도전막을 식각하여 상기 캡핑막을 노출시키는 선택트랜지스터 채널홀을 형성하면서 상기 셀 채널홀에 매립된 캡핑막을 제거하는 단계; 및 상기 보호막을 제거하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 메모리셀용 게이트 도전막은 폴리실리콘을 포함하고, 상기 메모리셀용 층간절연막은 산화막을 포함하는 것을 특징으로 한다.
또한, 상기 보호막은 상기 캡핑막과 상기 메모리셀용 층간절연막 및 상기 메모리셀용 게이트 도전막에 대해 식각선택비를 갖는 물질로 형성하되, 상기 보호막은 질화막인 것을 특징으로 한다.
또한, 상기 캡핑막은 산화막이고, 상기 산화막은 PETEOS(Plasma Ehanced Tetra Ethyle Ortho Silicate Glass)막, O3 TEOS막, HDP(High Density Plasma) 산화막, SOD(Spin On Dielectric)막 및 BPSG(Boron Phosphorus Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나인 것을 특징으로 한다.
또한, 상기 보호막을 제거하는 단계 후, 상기 셀 채널홀 및 상기 선택트랜지스터 채널홀의 측벽에 메모리막을 형성하는 단계; 및 상기 메모리막 상에 상기 셀 채널홀 및 상기 선택트랜지스터 채널홀을 매립하는 채널막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치 제조 방법은 기판에 희생막이 매립된 파이프 채널홀을 형성하는 단계; 상기 희생막을 포함하는 상기 기판 상에 메모리셀용 층간절연막 및 메모리셀용 게이트 도전막이 복수회 반복 적층된 적층막을 형성하는 단계; 상기 적층막을 선택적으로 식각하여 상기 희생막을 노출시키는 한 쌍의 셀 채널홀을 형성하는 단계; 상기 셀 채널홀을 포함하는 결과물의 전면을 따라 보호막을 형성하는 단계; 상기 보호막 상에 상기 셀 채널홀을 매립하는 캡핑막을 형성하는 단계; 상기 적층막에서 최상층에 형성된 메모리셀용 층간절연막이 노출될때까지 상기 보호막 및 상기 캡핑막을 평탄화시키는 단계; 상기 메모리셀용 층간절연막 및 상기 캡핑막을 포함하는 결과물 상에 선택 트랜지스터용 게이트 도전막과 선택트랜지스터용 층간절연막을 형성하는 단계; 상기 선택트랜지스터용 층간절연막 및 선택트랜지스터용 게이트 도전막을 식각하여 상기 캡핑막을 노출시키는 선택트랜지스터 채널홀을 형성하면서 상기 셀 채널홀에 매립된 상기 캡핑막을 제거하는 단계; 및 상기 보호막 및 상기 희생막을 제거하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 희생막은 상기 기판과 상기 메모리셀용 층간절연막 및 상기 메모리셀용 게이트 도전막에 대해 선택비를 갖는 물질로 형성하되, 상기 희생막은 질화막으로 형성하는 것을 특징으로 한다.
또한, 상기 보호막 및 희생막을 제거하는 단계 후, 상기 파이프 채널홀, 상기 셀 채널홀 및 상기 선택트랜지스터 채널홀의 측벽에 메모리막을 형성하는 단계; 및 상기 메모리막 상에 상기 파이프 채널홀, 상기 셀 채널홀 및 상기 선택트랜지스터 채널홀을 매립하는 채널막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치 제조 방법은 셀 채널홀을 형성한 후, 보호막 및 캡핑막을 형성하여 선택트랜지스터 채널홀 형성시 메모리셀용 층간절연막의 손상을 방지하는 효과가 있다.
특히, 보호막을 라이너 형태로 형성하고, 메모리셀용 층간절연막 및 캡핑막에 대해 식각선택비를 갖는 물질로 형성하여 메모리셀용 층간절연막의 손상 방지가 극대화되는 효과가 있다.
또한, 메모리 셀과 상부선택트랜지스터의 메모리막 및 채널을 한번에 형성하여 공정마진을 확보하는 효과가 있다.
도 1a 내지 도 1i는 본 발명의 제1실시예에 따른 비휘발성 메모리 장치 제조 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2i는 본 발명의 제2실시예에 따른 비휘발성 메모리 장치 제조 방법을 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
((실시예 1))
도 1a 내지 도 1i는 본 발명의 실시예에 따른 비휘발성 메모리 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(10) 상에 메모리셀용 층간절연막(11)과 메모리셀용 게이트 도전막(12)을 반복하여 적층한다.
기판(10)은 소스라인, 하부 선택트랜지스터 등의 하부 구조물이 형성된 기판을 포함하며, 메모리셀용 층간절연막(11)은 적층된 복수의 메모리 셀을 상호 분리시키기 위한 것이다. 메모리셀용 층간절연막(11)은 산화막 또는 저유전(Low-k) 산화막을 포함하며, 메모리셀용 게이트 도전막(12)은 폴리실리콘막을 포함한다.
메모리셀용 층간절연막(11) 및 메모리셀용 게이트 도전막(12)의 반복 횟수는 기판(10)으로부터 적층하고자 하는 메모리 셀의 갯수에 따라 조절하는 것이 바람직하며, 각 메모리스트링은 4개, 8개, 16개의 메모리 셀이 적층될 수 있다. 이에 따라, 2개의 메모리스트링으로 이루어지는 하나의 메모리 셀스트링은 8개, 16개, 32개의 메모리셀로 이루어질 수 있다.
적층 후 최상층에는 후속 선택 트랜지스터와의 절연을 위해 메모리셀용 층간절연막(11)이 노출되도록 적층한다.
도 1b에 도시된 바와 같이, 메모리셀용 층간절연막(11)과 메모리셀용 게이트 도전막(12)을 식각하여 기판(10)을 노출시키는 셀 채널홀(13)을 형성한다.
도 1c에 도시된 바와 같이, 셀 채널홀(13)을 포함하는 결과물의 전면을 따라 보호막(14)을 형성한다. 보호막(14)은 후속 상부선택트랜지스터 채널홀 형성시 메모리셀용 층간절연막(11)을 보호하기 위한 것이다.
이를 위해, 보호막(14)은 메모리셀용 층간절연막(11)에 대해 식각선택비를 갖는 물질로 형성하는 것이 바람직하며, 메모리셀용 층간절연막(11)이 산화막인 경우, 보호막(14)은 질화막으로 형성한다.
보호막(14)은 화학기상증착법(Chemical Vapor Deposition) 또는 원자층증착법(Atomic Layer Deposition)으로 형성한다. 특히, 보호막(14)은 제거공정에서 메모리셀용 층간절연막(11)의 손상을 최소화하기 위해 라이너(Liner)형태로 증착하는 것이 바람직하다.
도 1d에 도시된 바와 같이, 보호막(14) 상에 셀 채널홀(13)을 매립하는 캡핑막(15)을 형성한다. 캡핑막(15)은 보호막(14)에 대해 식각선택비를 갖는 물질로 형성하며, 후속 상부선택트랜지스터 채널홀 형성시 제거가 용이한 물질로 형성한다.
캡핑막(15)은 예컨대, 산화막으로 형성하고, 산화막은 PETEOS(Plasma Ehanced Tetra Ethyle Ortho Silicate Glass)막, O3 TEOS막, HDP(High Density Plasma) 산화막, SOD(Spin On Dielectric)막 및 BPSG(Boron Phosphorus Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다. 산화막은 화학기상증착법 또는 원자층증착법으로 형성할 수 있다.
도 1e에 도시된 바와 같이, 최상층의 메모리셀용 층간절연막(11)이 노출될때까지 캡핑막(15) 및 보호막(14)을 평탄화시킨다. 평탄화는 화학적기계적연마(Chemical Mechanical Polishing) 공정 또는 에치백(Etch Back) 공정으로 진행할 수 있다.
평탄화 공정을 통해 최상층의 메모리셀용 층간절연막(11)이 노출되며, 캡핑막(15)과 보호막(14)은 셀 채널홀(13) 내부에만 존재한다. 셀 채널홀(13) 내부에 잔류하는 캡핑막(15) 및 보호막(14)을 이하, 각각 '캡핑막(15A)', '보호막(14A)'이라고 한다.
도 1f에 도시된 바와 같이, 최상층의 메모리셀용 층간절연막(11)을 포함하는 결과물 상에 선택트랜지스터용 게이트 도전막(16) 및 선택트랜지스터용 층간절연막(17)을 적층한다. 선택트랜지스터용 게이트 도전막(16)은 폴리실리콘막을 포함하며, 선택트랜지스터용 층간절연막(17)은 산화막 또는 저유전(Low-k) 산화막을 포함한다.
도 1g에 도시된 바와 같이, 선택트랜지스터용 층간절연막(17)과 선택트랜지스터용 게이트 도전막(16)을 식각하여 선택트랜지스터 채널홀을 형성하면서, 셀 채널홀(13, 도 1f 참조)에 매립된 캡핑막(15A, 도 1f 참조)을 제거한다.
캡핑막(15A)은 산화막으로 형성되어, 선택트랜지스터용 층간절연막(17) 및 선택트랜지스터용 게이트 도전막(16) 식각시 함께 제거하기 용이하며, 캡핑막(15A, 도 1f 참조) 제거시 보호막(14A)이 잔류하고 있으므로, 메모리셀용 층간절연막(11)의 손상을 방지할 수 있다.
이하, 셀 채널홀 및 선택트랜지스터 채널홀을 포함하여 채널영역(13A)이라고 한다.
도 1h에 도시된 바와 같이, 보호막(14A, 도 1g 참조)을 제거한다. 보호막(14A, 도 1g 참조)은 세정공정으로 진행하며, 세정공정은 건식세정 또는 습식세정으로 진행한다.
보호막(14A, 도 1g 참조)이 메모리셀용 층간절연막(11) 및 메모리셀용 게이트 도전막(12)에 대해 식각선택비를 갖는 물질 즉, 질화막으로 형성되었으므로 보호막(14A, 도 1g 참조) 제거시 메모리셀용 층간절연막(11) 및 메모리셀용 게이트 도전막(12)과 선택트랜지스터용 게이트 도전막(16) 및 선택트랜지스터용 층간절연막(17)의 손상을 방지할 수 있다.
더욱이, 보호막(14A, 도 1g 참조)이 라이너(Liner) 형태로 형성되어 제거하기 위한 세정공정 시간이 길지 않으므로 메모리셀용 층간절연막(11) 및 메모리셀용 게이트 도전막(12)과 선택트랜지스터용 게이트 도전막(16) 및 선택트랜지스터용 층간절연막(17)의 손상 방지가 극대화된다.
도 1i에 도시된 바와 같이, 채널영역(13A)의 측벽에 메모리막(18)을 형성한다. 메모리막(18)은 예컨대 ONO(Oxide/Nitride/Oxide)막으로 형성할 수 있다.
이어서, 채널영역(13A)에 폴리실리콘막을 매립하여 채널(19)을 형성한다.
따라서, 반복 적층된 메모리셀용 층간절연막(11) 및 메모리셀용 게이트 도전막(12)은 각각 메모리 셀(CTr)을 형성하고, 선택트랜지스터용 게이트 도전막(16) 및 선택트랜지스터용 층간절연막(17)은 상부선택트랜지스터(STr)를 형성한다.
메모리막(18)은 메모리 셀(CTr)과 상부선택트랜지스터(STr)에서 각각 다른 역할을 하는데, 메모리 셀(CTr)에서의 메모리막(18)은 ONO막이 각각 전하차단막, 전하포획막 및 터널절연막의 역할을 한다. 메모리 셀(CTr)은 12V～20V의 동작전압을 가지므로, 메모리막(18)에 전하가 트랩(Trap)된다.
또한, 상부 선택 트랜지스터(STr)에서의 메모리막(18)은 채널(19)과 상부 선택 트랜지스터(STr)의 절연을 위한 절연막 역할을 한다. 상부 선택 트랜지스터(STr)는 0V～2V의 동작전압을 가지며, 이 영역에서는 ONO막에 전하가 트랩(Trap)되지 않아 트랜지스터의 온/오프(On/Off) 동작만 이루어지는 절연막 역할을 한다.
위와 같이, 셀 채널홀과 선택트랜지스터 채널홀이 채널영역(13A)으로 동시에 오픈되므로, 메모리 셀 및 상부선택트랜지스터에 메모리막(18)과 채널(19)을 한번에 형성하여 공정마진을 확보할 수 있다.
((실시예 2))
도 2a 내지 도 2i는 본 발명의 실시예에 따른 비휘발성 메모리 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(20)을 일부 식각하여 파이프채널홀(21)을 형성한다. 기판(20)은 파이프 게이트(Pipe gate)로 사용될 부분을 포함한다.
이어서, 파이프채널홀(21)을 갭필하는 희생막(22)을 형성한다. 희생막(22)은 절연막을 포함하며, 특히 질화막(Nitride)을 포함한다. 파이프채널홀(21)을 갭필할때까지 전면에 희생막(22)을 형성한 후, 기판(20) 표면이 노출될때까지 평탄화 공정을 진행한다. 평탄화 공정은 예컨대, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정 또는 에치백(Etch Back) 공정을 포함한다.
이어서, 희생막(22)을 포함하는 기판(20) 상부에 메모리셀용 층간절연막(23)과 메모리셀용 게이트 도전막(24)을 반복하여 적층한다.
메모리셀용 층간절연막(23)은 적층된 복수의 메모리 셀을 상호 분리시키기 위한 것이다. 메모리셀용 층간절연막(23)은 산화막 또는 저유전(Low-k) 산화막을 포함하며, 메모리셀용 게이트 도전막(24)은 폴리실리콘막을 포함한다.
메모리셀용 층간절연막(23) 및 메모리셀용 게이트 도전막(24)의 반복 횟수는 기판(20)으로부터 적층하고자 하는 메모리 셀의 갯수에 따라 조절하는 것이 바람직하며, 각 메모리스트링은 4개, 8개, 16개의 메모리 셀이 적층될 수 있다. 이에 따라, 2개의 메모리스트링으로 이루어지는 하나의 메모리 셀스트링은 8개, 16개, 32개의 메모리셀로 이루어질 수 있다.
적층 후 최상층에는 후속 선택 트랜지스터와의 절연을 위해 메모리셀용 층간절연막(23)이 노출되도록 적층한다.
도 2b에 도시된 바와 같이, 메모리셀용 층간절연막(23)과 메모리셀용 게이트 도전막(24)을 식각하여 희생막(22)의 표면을 노출시키는 셀 채널홀(25)을 형성한다. 셀 채널홀(25)은 반복 적층된 메모리셀용 층간절연막(23) 및 메모리셀용 게이트 도전막(24)을 관통하며, 하나의 희생막(22) 즉, 하나의 파이프채널홀(21)에 2개의 셀 채널홀(25)이 위치하도록 한쌍으로 형성하는 것이 바람직하다.
도 2c에 도시된 바와 같이, 셀 채널홀(25)을 포함하는 결과물의 전면을 따라 보호막(26)을 형성한다. 보호막(26)은 후속 상부선택트랜지스터 채널홀 형성시 메모리셀용 층간절연막(23)을 보호하기 위한 것이다.
이를 위해, 보호막(26)은 메모리셀용 층간절연막(23)에 대해 식각선택비를 갖는 물질로 형성하는 것이 바람직하며, 메모리셀용 층간절연막(23)이 산화막인 경우, 보호막(26)은 질화막으로 형성한다.
보호막(26)은 화학기상증착법(Chemical Vapor Deposition) 또는 원자층증착법(Atomic Layer Deposition)으로 형성한다. 특히, 보호막(26)은 제거공정에서 메모리셀용 층간절연막(23)의 손상을 최소화하기 위해 라이너(Liner)형태로 증착하는 것이 바람직하다.
도 2d에 도시된 바와 같이, 보호막(26) 상에 셀 채널홀(25)을 매립하는 캡핑막(27)을 형성한다. 캡핑막(27)은 보호막(26)에 대해 식각선택비를 갖는 물질로 형성하며, 후속 상부선택트랜지스터 채널홀 형성시 제거가 용이한 물질로 형성한다.
캡핑막(27)은 예컨대, 산화막으로 형성하고, 산화막은 PETEOS(Plasma Ehanced Tetra Ethyle Ortho Silicate Glass)막, O3 TEOS막, HDP(High Density Plasma) 산화막, SOD(Spin On Dielectric)막 및 BPSG(Boron Phosphorus Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다. 산화막은 화학기상증착법 또는 원자층증착법으로 형성할 수 있다.
도 2e에 도시된 바와 같이, 최상층의 메모리셀용 층간절연막(23)이 노출될때까지 캡핑막(27, 도 2d 참조) 및 보호막(26, 도 2d 참조)을 평탄화시킨다. 평탄화는 화학적기계적연마(Chemical Mechanical Polishing) 공정 또는 에치백(Etch Back) 공정으로 진행할 수 있다.
평탄화 공정을 통해 최상층의 메모리셀용 층간절연막(23)이 노출되며, 캡핑막(27, 도 2d 참조)과 보호막(26, 도 2d 참조)은 셀 채널홀(25) 내부에만 존재한다. 셀 채널홀(25) 내부에 잔류하는 캡핑막(27) 및 보호막(26)을 이하, 각각 '캡핑막(27A)', '보호막(26A)'이라고 한다.
도 2f에 도시된 바와 같이, 최상층의 메모리셀용 층간절연막(23)을 포함하는 결과물 상에 선택트랜지스터용 게이트 도전막(28) 및 선택트랜지스터용 층간절연막(29)을 적층한다. 선택트랜지스터용 게이트 도전막(28)은 폴리실리콘막을 포함하며, 선택트랜지스터용 층간절연막(29)은 산화막 또는 저유전(Low-k) 산화막을 포함한다.
도 2g에 도시된 바와 같이, 선택트랜지스터용 층간절연막(29)과 선택트랜지스터용 게이트 도전막(28)을 식각하여 선택트랜지스터 채널홀을 형성하면서, 셀 채널홀(25, 도 2f 참조)에 매립된 캡핑막(27A, 도 2f 참조)을 제거한다.
캡핑막(27A, 도 2f 참조)은 산화막으로 형성되어, 선택트랜지스터용 층간절연막(29) 및 선택트랜지스터용 게이트 도전막(28) 식각시 함께 제거하기 용이하며, 캡핑막(27A, 도 2f 참조) 제거시 보호막(26A)이 잔류하고 있으므로, 메모리셀용 층간절연막(23)의 손상을 방지할 수 있다.
이하, 셀 채널홀 및 선택트랜지스터 채널홀을 포함하여 채널영역(25A)이라고 한다.
도 2h에 도시된 바와 같이, 보호막(26A, 도 2g 참조)을 제거한다. 보호막(26A, 도 2g 참조)은 세정공정으로 진행하며, 세정공정은 건식세정 또는 습식세정으로 진행한다.
보호막(26A, 도 2g 참조)이 메모리셀용 층간절연막(23) 및 메모리셀용 게이트 도전막(24)에 대해 식각선택비를 갖는 물질 즉, 질화막으로 형성되었으므로 보호막(26A, 도 2g 참조) 제거시 메모리셀용 층간절연막(23) 및 메모리셀용 게이트 도전막(24)과 선택트랜지스터용 게이트 도전막(28) 및 선택트랜지스터용 층간절연막(29)의 손상을 방지할 수 있다.
더욱이, 보호막(26A, 도 2g 참조)이 라이너(Liner) 형태로 형성되어 제거하기 위한 세정공정 시간이 길지 않으므로 메모리셀용 층간절연막(23) 및 메모리셀용 게이트 도전막(24)과 선택트랜지스터용 게이트 도전막(28) 및 선택트랜지스터용 층간절연막(29)의 손상 방지가 극대화된다.
이어서, 희생막(22)을 제거하여 파이프 채널홀(21)을 오픈시킨다.
도 2i에 도시된 바와 같이, 파이프 채널홀(21) 및 채널영역(25A)의 측벽에 메모리막(30)을 형성한다. 메모리막(30)은 예컨대 ONO(Oxide/Nitride/Oxide)막으로 형성할 수 있다.
이어서, 파이프 채널홀(21) 및 채널영역(25A)에 폴리실리콘막을 매립하여 채널(31)을 형성한다.
따라서, 반복 적층된 메모리셀용 층간절연막(23) 및 메모리셀용 게이트 도전막(24)은 각각 메모리 셀(CTr)을 형성하고, 선택트랜지스터용 게이트 도전막(28) 및 선택트랜지스터용 층간절연막(29)은 상부선택트랜지스터(STr)를 형성한다.
메모리막(30)은 메모리 셀(CTr)과 상부선택트랜지스터(STr)에서 각각 다른 역할을 하는데, 메모리 셀(CTr)에서의 메모리막(30)은 ONO막이 각각 전하차단막, 전하포획막 및 터널절연막의 역할을 한다. 메모리 셀(CTr)은 12V～20V의 동작전압을 가지므로, 메모리막(30)에 전하가 트랩(Trap)된다.
또한, 상부 선택 트랜지스터(STr)에서의 메모리막(30)은 채널(31)과 상부 선택 트랜지스터(STr)의 절연을 위한 절연막 역할을 한다. 상부 선택 트랜지스터(STr)는 0V～2V의 동작전압을 가지며, 이 영역에서는 ONO막에 전하가 트랩(Trap)되지 않아 트랜지스터의 온/오프(On/Off) 동작만 이루어지는 절연막 역할을 한다.
위와 같이, 셀 채널홀과 선택트랜지스터 채널홀이 채널영역(25A)으로 동시에 오픈되므로, 메모리 셀 및 상부선택트랜지스터에 메모리막(30)과 채널(31)을 한번에 형성하여 공정마진을 확보할 수 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 기판 11 : 메모리셀용 층간절연막
12 : 메모리셀용 게이트 도전막 13 : 셀 채널홀
14 : 보호막 15 : 캡핑막
16 : 선택트랜지스터용 게이트 도전막
17 : 선택트랜지스터용 층간절연막
18 : 메모리막 19 : 채널

Claims (17)

  1. 기판 상에 메모리셀용 층간절연막 및 메모리셀용 게이트 도전막이 복수회 반복 적층된 적층막을 형성하는 단계;
    상기 적층막을 선택적으로 식각하여 상기 기판을 노출시키는 셀 채널홀을 형성하는 단계;
    상기 셀 채널홀을 포함하는 결과물의 전면을 따라 보호막을 형성하는 단계;
    상기 보호막 상에 상기 셀 채널홀을 매립하는 캡핑막을 형성하는 단계;
    상기 적층막에서 최상층에 형성된 메모리셀용 층간절연막이 노출될때까지 상기 보호막 및 상기 캡핑막을 평탄화시키는 단계;
    상기 메모리셀용 층간절연막 및 상기 캡핑막을 포함하는 결과물 상에 선택 트랜지스터용 게이트 도전막과 선택트랜지스터용 층간절연막을 순차적으로 형성하는 단계;
    상기 선택트랜지스터용 층간절연막 및 상기 선택트랜지스터용 게이트 도전막을 식각하여 상기 캡핑막을 노출시키는 선택트랜지스터 채널홀을 형성하면서 상기 셀 채널홀에 매립된 캡핑막을 제거하는 단계; 및
    상기 보호막을 제거하는 단계
    를 포함하는 비휘발성 메모리 장치 제조 방법.
  2. 제1항에 있어서,
    상기 메모리셀용 게이트 도전막은 폴리실리콘을 포함하는 비휘발성 메모리 장치 제조 방법.
  3. 제1항에 있어서,
    상기 메모리셀용 층간절연막은 산화막을 포함하는 비휘발성 메모리 장치 제조 방법.
  4. 제1항에 있어서,
    상기 보호막은 상기 캡핑막과 상기 메모리셀용 층간절연막 및 상기 메모리셀용 게이트 도전막에 대해 식각선택비를 갖는 물질인 비휘발성 메모리 장치 제조 방법.
  5. 제1항에 있어서,
    상기 보호막은 질화막인 비휘발성 메모리 장치 제조 방법.
  6. 제1항에 있어서,
    상기 캡핑막은 산화막인 비휘발성 메모리 장치 제조 방법.
  7. 제6항에 있어서,
    상기 산화막은 PETEOS(Plasma Ehanced Tetra Ethyle Ortho Silicate Glass)막, O3 TEOS막, HDP(High Density Plasma) 산화막, SOD(Spin On Dielectric)막 및 BPSG(Boron Phosphorus Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나인 비휘발성 메모리 장치 제조 방법.
  8. 제1항에 있어서,
    상기 보호막을 제거하는 단계 후,
    상기 셀 채널홀 및 상기 선택트랜지스터 채널홀의 측벽에 메모리막을 형성하는 단계; 및
    상기 메모리막 상에 상기 셀 채널홀 및 상기 선택트랜지스터 채널홀을 매립하는 채널막을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 장치 제조 방법.
  9. 기판에 희생막이 매립된 파이프 채널홀을 형성하는 단계;
    상기 희생막을 포함하는 상기 기판 상에 메모리셀용 층간절연막 및 메모리셀용 게이트 도전막이 복수회 반복 적층된 적층막을 형성하는 단계;
    상기 적층막을 선택적으로 식각하여 상기 희생막을 노출시키는 한 쌍의 셀 채널홀을 형성하는 단계;
    상기 셀 채널홀을 포함하는 결과물의 전면을 따라 보호막을 형성하는 단계;
    상기 보호막 상에 상기 셀 채널홀을 매립하는 캡핑막을 형성하는 단계;
    상기 적층막에서 최상층에 형성된 메모리셀용 층간절연막이 노출될때까지 상기 보호막 및 상기 캡핑막을 평탄화시키는 단계;
    상기 메모리셀용 층간절연막 및 상기 캡핑막을 포함하는 결과물 상에 선택 트랜지스터용 게이트 도전막과 선택트랜지스터용 층간절연막을 형성하는 단계;
    상기 선택트랜지스터용 층간절연막 및 선택트랜지스터용 게이트 도전막을 식각하여 상기 캡핑막을 노출시키는 선택트랜지스터 채널홀을 형성하면서 상기 셀 채널홀에 매립된 상기 캡핑막을 제거하는 단계; 및
    상기 보호막 및 상기 희생막을 제거하는 단계
    를 포함하는 비휘발성 메모리 장치 제조 방법.
  10. 제9항에 있어서,
    상기 희생막은 상기 기판과 상기 메모리셀용 층간절연막 및 상기 메모리셀용 게이트 도전막에 대해 선택비를 갖는 물질로 형성하는 비휘발성 메모리 장치 제조 방법.
  11. 제9항에 있어서,
    상기 희생막은 질화막으로 형성하는 비휘발성 메모리 장치 제조 방법.
  12. 제9항에 있어서,
    상기 메모리셀용 게이트 도전막은 폴리실리콘을 포함하는 비휘발성 메모리 장치 제조 방법.
  13. 제9항에 있어서,
    상기 보호막은 상기 캡핑막과 상기 메모리셀용 층간절연막 및 상기 메모리셀용 게이트 도전막에 대해 식각선택비를 갖는 물질인 비휘발성 메모리 장치 제조 방법.
  14. 제9항에 있어서,
    상기 보호막은 질화막인 비휘발성 메모리 장치 제조 방법.
  15. 제9항에 있어서,
    상기 캡핑막은 산화막인 비휘발성 메모리 장치 제조 방법.
  16. 제15항에 있어서,
    상기 산화막은 PETEOS(Plasma Ehanced Tetra Ethyle Ortho Silicate Glass)막, O3 TEOS막, HDP(High Density Plasma) 산화막, SOD(Spin On Dielectric)막 및 BPSG(Boron Phosphorus Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나인 비휘발성 메모리 장치 제조 방법.
  17. 제9항에 있어서,
    상기 보호막 및 상기 희생막을 제거하는 단계 후,
    상기 파이프 채널홀, 상기 셀 채널홀 및 상기 선택트랜지스터 채널홀의 측벽에 메모리막을 형성하는 단계; 및
    상기 메모리막 상에 상기 파이프 채널홀, 상기 셀 채널홀 및 상기 선택트랜지스터 채널홀을 매립하는 채널막을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 장치 제조 방법.
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