JP4643617B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP4643617B2
JP4643617B2 JP2007167997A JP2007167997A JP4643617B2 JP 4643617 B2 JP4643617 B2 JP 4643617B2 JP 2007167997 A JP2007167997 A JP 2007167997A JP 2007167997 A JP2007167997 A JP 2007167997A JP 4643617 B2 JP4643617 B2 JP 4643617B2
Authority
JP
Japan
Prior art keywords
layer
silicon
soi
film
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007167997A
Other languages
English (en)
Other versions
JP2009010039A (ja
Inventor
良夫 小澤
一郎 水島
隆 中尾
明人 山本
隆志 鈴木
正弘 清利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007167997A priority Critical patent/JP4643617B2/ja
Priority to US12/145,109 priority patent/US20090001442A1/en
Priority to KR1020080060277A priority patent/KR101000700B1/ko
Publication of JP2009010039A publication Critical patent/JP2009010039A/ja
Priority to US12/659,703 priority patent/US8017989B2/en
Application granted granted Critical
Publication of JP4643617B2 publication Critical patent/JP4643617B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は、不揮発性半導体記憶装置およびその製造方法に係り、特にＳＯＩ（ Silicon on Insulator ） 構造を部分的に含む半導体基板のＳＯＩ領域上にメモリーセルを有する不揮発性半導体記憶装置に関する。
例えば、特許文献１に開示されているような一般的なＮＡＮＤ構造からなるメモリーセル部を有する不揮発性半導体記憶装置においては、メモリーセルの寸法の微細化を図ることが困難であった。具体的には、メモリーセルのチャネル長を約５０ｎｍ以下に設定すると、いわゆる短チャネル効果によってチャネル電流のオン・オフ比が低下してメモリーセルであるトランジスタが誤動作を起こし易くなる。すると、不揮発性半導体記憶装置全体の信頼性や性能、あるいは品質等が低下する。また、不良品が発生し易くなるので歩留まりが低下して生産効率も低下する。このため、これまでの不揮発性半導体記憶装置においては、メモリーセルの微細化を図ることにより装置全体の高集積化を図ることが困難であった。
特開２００６−０７３９３９号公報
本発明においては、メモリーセルの微細化を図って装置全体の高集積化を図ることができるとともにメモリーセルの誤動作が起こり難い不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、表面上に半導体層が設けられているとともに表層部の少なくとも１箇所に絶縁材がその表面を前記半導体層により覆われて部分的に設けられた半導体基板と、前記半導体層の表面を覆って設けられた第１の絶縁膜、前記絶縁材の上方で前記第１の絶縁膜上に部分的に設けられた複数個の電荷蓄積層、これら各電荷蓄積層の上に設けられた第２の絶縁膜、これら各第２の絶縁膜の上に設けられた導電層、および少なくとも前記絶縁材の上方で前記半導体層内に部分的にまたは全面的に形成されているとともにその下端部の少なくとも一部が前記絶縁材の上面で規定された不純物拡散層、からなる複数個のメモリーセルと、を具備し、前記半導体層および前記半導体基板と前記絶縁材との界面のうち少なくとも前記絶縁材の上面と前記半導体層との界面に界面層として窒素および炭素の少なくとも一方を含む半導体化合物の層が設けられていることを特徴とするものである。
本発明の一態様に係る不揮発性半導体記憶装置は、メモリーセルの微細化を図って装置全体の高集積化を図ることができるとともにメモリーセルの誤動作が起こり難い。
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
（第１の実施の形態）
先ず、本発明に係る第１実施形態について図１〜図９を参照しつつ説明する。本実施形態においては、内部に絶縁層が部分的に設けられた半導体基板の表面を覆って優れた結晶性を有する半導体層を設けることにより、ＳＯＩ（ Silicon on Insulator ）構造を部分的に有する部分ＳＯＩ基板を形成する。そして、この部分ＳＯＩ基板の絶縁層の上方の半導体層にメモリーセルを設けることにより、メモリーセルの微細化および誤動作の回避が併せて図られた不揮発性半導体記憶装置を製造する。
先ず、図１（ａ），（ｂ），（ｃ）に示すように、半導体基板としてのｐ型のシリコン結晶基板１の表面を覆ってシリコン酸化膜（ＳｉＯ2 膜）２を設ける。続けて、図示は省略するが、シリコン酸化膜２の表面を覆ってレジスト膜を設けるとともに、このレジスト膜を後述するＳＯＩ領域４を露出して非ＳＯＩ領域５を覆うパターンにパターニングする。続けて、パターニングされたレジスト膜をマスクとしてシリコン酸化膜２を部分的に除去して、ＳＯＩ領域４内のシリコン結晶基板１の表面を露出させる。続けて、シリコン結晶基板１の表面上からレジスト膜を除去した後、ＲＩＥ（ Reactive Ion Etching ）法などを用いてシリコン結晶基板１の露出領域をシリコン結晶基板１の表面から約５０ｎｍ程度エッチングして後退させる。これにより、シリコン結晶の露出領域からなる深さが約５０ｎｍの凹部３が、ＳＯＩ領域４内においてシリコン結晶基板１の表層部の一箇所に形成される。
なお、図１（ａ）は、本実施形態に係る不揮発性半導体記憶装置のメモリーセルの形成領域付近をその上方から臨んで示す平面図である。また、図１（ｂ）は、図１（ａ）中破断線Ａ−Ａ’に沿って示す断面図である。具体的には、図１（ｂ）は、本実施形態に係る不揮発性半導体記憶装置のチャネル長方向（ビット線方向）に沿って示す断面図である。また、図１（ｃ）は、図１（ａ）中破断線Ｂ−Ｂ’に沿って示す断面図である。具体的には、図１（ｃ）は、本実施形態に係る不揮発性半導体記憶装置のチャネル幅方向（ワード線方向）に沿って示す断面図である。このような図１（ａ），（ｂ），（ｃ）の間の関係は、後に参照する図２（ａ），（ｂ），（ｃ）〜図８（ａ），（ｂ），（ｃ）、および図１２（ａ），（ｂ），（ｃ）においても同様とする。
また、図１（ａ），（ｂ）に示すように、シリコン結晶基板１の表面上の領域のうち図１（ａ）中二点鎖線Ｘ−Ｘ’および図１（ｂ）中二点鎖線Ｙ−Ｙ’の右側の凹部３が形成された領域が後述するＳＯＩ領域４となる。また、図１（ａ）中二点鎖線Ｘ−Ｘ’および図１（ｂ）中二点鎖線Ｙ−Ｙ’の左側の領域が後述する非ＳＯＩ領域５となる。そして、ＳＯＩ領域４は、メモリーセルの形成領域の主要部となる。これら図１（ａ），（ｂ）におけるＳＯＩ領域４および非ＳＯＩ領域５の定義は、後に参照する図２（ａ），（ｂ）〜図３２（ａ），（ｂ）においても同様とする。
次に、図２（ｂ），（ｃ）に示すように、シリコン結晶基板１の表層部に形成された凹部３の内部に、後にシリコン結晶基板１の内部に空洞を形成するための犠牲層６を設ける。ここでは、犠牲層６を形成するために、ジクロルシランおよびゲルマンを含む原料ガスを用いて、シリコン結晶を下地（シード層）とするエピタキシャル成長法を実行する。これにより、シリコン酸化膜２の表面およびシリコン結晶基板１の露出表面のうち凹部３を構成するシリコン結晶基板１の露出表面上に、犠牲層６となるシリコン−ゲルマニウム混晶層をその厚さが約５０ｎｍに達するまで選択的にエピタキシャル成長させる。この結果、凹部３は、その内部をシリコン−ゲルマニウム混晶層６で充填される。この後、シリコン結晶基板１の上に残されているシリコン酸化膜２を希フッ酸等を用いて除去して、シリコン結晶基板１の表面を露出させる。
本発明者等が行った実験によれば、原料ガス中のジクロルシランとゲルマンとの流量比を制御してシリコン−ゲルマニウム混晶層６中のゲルマニウム元素の濃度を概ね４０％以下に設定することにより、内部に結晶欠陥が殆ど観測されず、かつ表面平坦性に優れたシリコン−ゲルマニウム混晶層６を形成できることが分かった。なお、シリコン−ゲルマニウム混晶層６は、後に空洞となる領域をシリコン結晶基板１の内部に確保するために一時的に凹部３内に埋め込まれるので、埋め込みスペーサー層とも称される。
続けて、シリコン酸化膜２が除去されたシリコン結晶基板１の上に、後にＳＯＩ層となる半導体層７を設ける。ここでは、互いに材質の異なるシリコン結晶基板１およびシリコン−ゲルマニウム混晶層６の上に単一の材質からなる半導体層７を一括して形成する。このため、シリコン結晶基板１およびシリコン−ゲルマニウム混晶層６の両者に共通する元素を含む原料ガスを用いるとともに、シリコン結晶基板１およびシリコン−ゲルマニウム混晶層６の両者に共通する材料を下地とするエピタキシャル成長法を実行する。具体的には、シリコン元素を含むシランやジクロルシランなどを原料ガスとして用いて、シリコン結晶を下地とするエピタキシャル成長法を実行する。
このような方法によれば、図２（ａ），（ｂ），（ｃ）に示すように、シリコン結晶基板１の上とシリコン−ゲルマニウム混晶層６の上とで厚さが略同じである単一のシリコン結晶層７を、シリコン結晶基板１の露出表面およびシリコン−ゲルマニウム混晶層６の表面の両表面上に一括して形成することができる。シリコン結晶層７は、その厚さが約５０ｎｍに達するまで、シリコン結晶基板１の露出表面およびシリコン−ゲルマニウム混晶層６の表面の両表面を覆って全面的にエピタキシャル成長される。この際、シリコン結晶層７は、シリコン結晶基板１に一体化しつつエピタキシャル成長する。また、シリコン結晶層７は、主に縦方向（厚さ方向、高さ方向）に沿って成長するエピタキシャル成長法で形成される。この結果、内部に結晶粒界や双晶等が殆ど観測されず、メモリーセルの基板として非常に優れた結晶性を有するシリコン結晶層７を得ることができる。
次に、図３（ｂ），（ｃ）に示すように、シリコン結晶層７の表面を覆ってゲート絶縁膜（トンネル絶縁膜）となる第１の絶縁膜８を設ける。ここでは、熱酸化法などにより、第１の絶縁膜８としてのシリコン酸化膜（ＳｉＯ2 膜）を、その膜厚が約７ｎｍ程度に達するまでシリコン結晶層７の表面上に全面的に成膜する。続けて、シリコン酸化膜８の表面を全面的に覆って浮遊ゲート電極となる電荷蓄積層９を設ける。ここでは、ＣＶＤ（ Chemical Vapor Deposition ）法などにより、電荷蓄積層９として、不純物であるリンを添加した多結晶シリコン層（Poly−Ｓｉ層）を、その厚さが約５０ｎｍ程度に達するまでシリコン酸化膜８の表面上に堆積させる。
続けて、図示は省略するが、リンドープ多結晶シリコン層９の表面を覆ってレジスト膜を設けるとともに、このレジスト膜を後述する素子分離領域１３のパターンに合わせてストライプ形状にパターニングする。続けて、図３（ａ），（ｃ）に示すように、パターニングされたレジスト膜をマスクとしてリンドープ多結晶シリコン層９、シリコン酸化膜８、シリコン結晶層７、シリコン−ゲルマニウム混晶層６、およびシリコン結晶基板１をＲＩＥ法などにより部分的に削って除去する。これにより、素子分離領域１３を形成するための素子分離溝１０を複数個形成する。この際、各素子分離溝１０の底面がシリコン−ゲルマニウム混晶層６の下面よりも深い位置まで達するように各素子分離溝１０の深さを調節する。
この結果、図３（ｃ）に示すように、ＳＯＩ領域４内においては、各素子分離溝１０は、リンドープ多結晶シリコン層９、シリコン酸化膜８、シリコン結晶層７、およびシリコン−ゲルマニウム混晶層６を貫通して、シリコン−ゲルマニウム混晶層６の下面よりも下側のシリコン結晶基板１の内部に達する。そして、シリコン−ゲルマニウム混晶層６は、実質的にその側面を各素子分離溝１０溝の内部に略完全に露出された状態となる。これに対して、非ＳＯＩ領域５内においては、各素子分離溝１０は、リンドープ多結晶シリコン層９、シリコン酸化膜８、およびシリコン結晶層７を貫通してシリコン−ゲルマニウム混晶層６よりも下側のシリコン結晶基板１の内部に達する。各素子分離溝１０を形成した後、リンドープ多結晶シリコン層９の上からレジスト膜を除去して、リンドープ多結晶シリコン層９の表面を露出させる。
次に、図４（ｂ），（ｃ）に示すように、各素子分離溝１０が形成されたシリコン結晶基板１の内部に空洞１１を形成する。ここでは、シリコン−ゲルマニウム混晶層６の側面が露出された各素子分離溝１０の内部に硝酸にフッ酸を添加した薬液などを供給してシリコン−ゲルマニウム混晶層６にウェットエッチング処理を施す。これにより、埋め込みスペーサー層（犠牲層）としてのシリコン−ゲルマニウム混晶層６をシリコン結晶基板１の内部から選択的に除去して、各素子分離溝１０に連通する空洞１１をシリコン結晶基板１の内部に形成する。
ただし、シリコンを共通して含むリンドープ多結晶シリコン層９、シリコン酸化膜８、シリコン結晶層７、シリコン−ゲルマニウム混晶層６、およびシリコン結晶基板１のうち、シリコン酸化膜８のエッチングレートだけが他の部材９，７，６，１のエッチングレートに比べて小さい。また、リンドープ多結晶シリコン層９とシリコン−ゲルマニウム混晶層６とではエッチングレートに大差がなく、リンドープ多結晶シリコン層９とシリコン−ゲルマニウム混晶層６との間のエッチングによる加工選択比が小さい。このため、これまでの工程により形成された状態でシリコン−ゲルマニウム混晶層６を除去するウェットエッチング処理を行うと、シリコン−ゲルマニウム混晶層６のみならずリンドープ多結晶シリコン層９、シリコン結晶層７、およびシリコン結晶基板１までもが削られてしまう。
このような事態を回避するために、本実施形態では、図示は省略するが、シリコン−ゲルマニウム混晶層６にウェットエッチング処理を施すのに先立って、イオン注入法などによりリンドープ多結晶シリコン層９中にさらにリンをドープしてリンドープ多結晶シリコン層９中のリンの濃度をさらに高めておく。これにより、リンが添加されたリンドープシリコン層である多結晶シリコン層９と、リンが添加されていないリンアンドープシリコン層であるシリコン−ゲルマニウム混晶層６との間のエッチング選択性を予め十分に高めて、シリコン−ゲルマニウム混晶層６に比べてリンドープ多結晶シリコン層９がよりエッチングされ難い状態に予め設定しておく。それとともに、シリコン−ゲルマニウム混晶層６を形成する際に、その中のゲルマニウム元素の濃度を概ね１０％以上に設定しておく。これにより、略全体がシリコン結晶からなるシリコン結晶層７およびシリコン結晶基板１と、シリコン結晶とゲルマニウム結晶とが混在するシリコン−ゲルマニウム混晶層６との間のエッチング選択性を予め十分に高めて、シリコン結晶層７およびシリコン結晶基板１に比べてシリコン−ゲルマニウム混晶層６がよりエッチングされ易い状態に予め設定しておく。
このような設定の下、前述した薬液によるウェットエッチング処理を実行する。すると、高濃度リンドープ多結晶シリコン層９、シリコン酸化膜８、シリコン結晶層７、シリコン−ゲルマニウム混晶層６、およびシリコン結晶基板１のうち、シリコン−ゲルマニウム混晶層６のみを選択的にエッチングして除去することができる。これにより、図４（ｂ），（ｃ）に示すように、先にシリコン結晶基板１の内部に形成された凹部３に対応する位置に空洞１１を形成することができる。また、前述したように、各素子分離溝１０は、その内部にシリコン−ゲルマニウム混晶層６の側面が略完全に露出された状態となるように、それらの深さを調節されて形成されている。これにより、シリコン−ゲルマニウム混晶層６をシリコン結晶基板１の内部から効率良く除去することができる。
本発明者等が検証した結果によれば、前述した工程により形成された空洞１１の内部には、シリコン−ゲルマニウム混晶層６の残留物（残渣）は殆ど観測されなかった。ひいては、後述する各メモリーセル２１ごとの特性のばらつきを抑制できることが分かった。また、図４（ａ），（ｂ），（ｃ）に示すように、シリコン−ゲルマニウム混晶層６に対するウェットエッチング処理が終了した時点において、高濃度リンドープ多結晶シリコン層９、シリコン酸化膜８、シリコン結晶層７、およびシリコン結晶基板１は殆ど削られていないことが分かった。
次に、図５（ａ），（ｂ），（ｃ）に示すように、各素子分離溝１０および空洞１１の内部に埋め込み絶縁膜となる絶縁材１２を設ける。ここでは、塗布法などを用いて、各素子分離溝１０を介して空洞１１の内部に絶縁材１２を埋め込む。また、これと併行して、絶縁材１２の上面が高濃度リンドープ多結晶シリコン層９の中間部に達するまで各素子分離溝１０の内部に絶縁材１２を埋め込む。この際、絶縁材１２として、例えばポリシラザンなどの流動性の高い絶縁性の塗布膜を各素子分離溝１０および空洞１１の内部に塗布することで、各素子分離溝１０および空洞１１の内部にボイドと呼ばれる埋め込み不完全領域が形成されるのを回避することができる。
図５（ｃ）に示すように、各素子分離溝１０の内部に絶縁膜１２が埋め込まれることにより、互いに隣接し合う各メモリーセル２１同士を電気的に切り離す素子分離領域１３が、その下端部を空洞１１内に埋め込まれた絶縁膜１２よりも深い位置まで達してシリコン結晶基板１の表層部に形成される。また、図５（ｂ）に示すように、空洞１１の内部に絶縁膜１２が埋め込まれることにより、シリコン結晶基板１の表層部の少なくとも１箇所に絶縁膜１２が部分的に設けられているとともに、この絶縁膜１２の上にシリコン結晶層７が設けられたシリコン基板１４が形成される。すなわち、絶縁膜１２の上にシリコン結晶層７が設けられたＳＯＩ領域４と絶縁膜１２が設けられていない非ＳＯＩ領域５とが１枚のシリコン基板中に並存する、いわゆる部分ＳＯＩ基板１４が形成される。そして、シリコン結晶層７のうちＳＯＩ領域４内に設けられている部分、すなわち埋め込み絶縁膜１２上に設けられている部分はＳＯＩ層７ａとも称される。
なお、各素子分離溝１０の内部に埋め込まれる絶縁膜１２の比誘電率が低くなるに連れて、互いに隣接し合う各メモリーセル２１間の絶縁耐圧が向上する。したがって、例えばポリシラザンを用いて各素子分離溝１０および空洞１１の内部を埋め込む場合には、塗布された後のポリシラザン膜に水蒸気酸化処理を施して、膜中の窒素、炭素、および水素などの不純物を脱離もしくは低減させることが望ましい。これにより、最終的に各素子分離溝１０および空洞１１の内部を埋め込まれる絶縁膜１２を、ポリシラザン膜からより比誘電率が低いシリコン酸化膜に変換させることができる。
また、各素子分離溝１０を形成する際には、各素子分離溝１０の内面を形成するリンドープ多結晶シリコン層９、シリコン酸化膜８、シリコン結晶層７、シリコン−ゲルマニウム混晶層６、およびシリコン結晶基板１の表層部に結晶欠陥が生成し易い。この結晶欠陥を修復するためには、各素子分離溝１０および空洞１１の内部に塗布絶縁膜１２を埋め込む前または埋め込んだ後に、リンドープ多結晶シリコン層（高濃度リンドープ多結晶シリコン層）９、シリコン酸化膜８、シリコン結晶層７、シリコン−ゲルマニウム混晶層６、およびシリコン結晶基板１の表層部に熱酸化処理やラジカル酸化処理などを施すとよい。さらに、埋め込み絶縁膜１２は、前述した単一の塗布絶縁膜で構成するのではなく、塗布絶縁膜にＣＶＤ絶縁膜を組み合わせて構成しても構わない。これにより、埋め込み絶縁膜１２の絶縁性をより向上させることができる。
次に、図６（ａ），（ｂ），（ｃ）に示すように、各素子分離溝１０の内部に埋め込まれた絶縁膜１２の表面および高濃度リンドープ多結晶シリコン層９の表面を覆って、電極間絶縁膜となる第２の絶縁膜１５を設ける。ここでは、ＡＬＤ（ Atomic Layer Deposition ）法などを用いて、第２の絶縁膜１５としての酸化アルミニウム膜（アルミナ膜、Ａｌ2Ｏ3 膜）をその膜厚が約１５ｎｍ程度に達するまで埋め込み絶縁膜１２および高濃度リンドープ多結晶シリコン層９の表面上に全面的に堆積させる。続けて、図示は省略するが、アルミナ膜１５の表面を覆ってレジスト膜を設けるとともに、このレジスト膜を後述する選択ゲートトランジスタ２２のパターンに合わせてスリット状にパターニングする。続けて、図６（ａ），（ｂ）に示すように、パターニングされたレジスト膜をマスクとしてアルミナ膜１５をＲＩＥ法などで削ることにより、選択ゲートトランジスタの形成予定領域にアルミナ膜１５を貫通させて幅が約５０ｎｍ程度のスリット部１６を形成する。これにより、埋め込み絶縁膜１２および高濃度リンドープ多結晶シリコン層９の表面を部分的に露出させる。スリット部１６を形成した後、アルミナ膜１５の上からレジスト膜を除去してアルミナ膜１５の表面を露出させる。
次に、図７（ａ），（ｂ），（ｃ）に示すように、スリット部１６が形成されたアルミナ膜１５の表面を覆って、制御ゲート電極となる導電層１７を設ける。ここでは、アルミナ膜１５の表面上ならびにスリット部１６から露出した高濃度リンドープ多結晶シリコン層９および埋め込み絶縁膜１２の表面上に、導電層１７としてのタングステンシリサイド層をスパッタリング法などを用いて堆積させる。この際、図７（ｂ）に示すように、スリット部１６では、タングステンシリサイド層１７と高濃度リンドープ多結晶シリコン層９とが電気的に接続される。続けて、図示は省略するが、タングステンシリサイド層１７の表面を覆ってレジスト膜を設けるとともに、このレジスト膜を後述するメモリーセル２１および選択ゲートトランジスタ２２のそれぞれのゲート構造１８，１９のパターンに合わせてストライプ形状にパターニングする。続けて、図７（ａ），（ｂ）に示すように、パターニングされたレジスト膜をマスクとしてタングステンシリサイド層１７、アルミナ膜１５、および高濃度リンドープ多結晶シリコン層９をシリコン酸化膜８および埋め込み絶縁膜１２の表面が露出するまでＲＩＥ法などにより部分的に削って除去する。
この結果、図７（ｂ）に示すように、制御ゲート電極となるタングステンシリサイド層１７と浮遊ゲート電極となる高濃度リンドープ多結晶シリコン層９との間に電極間絶縁膜となるアルミナ膜１５を挟んでなる積層構造１８が、埋め込み絶縁膜１２の上方においてゲート絶縁膜（トンネル絶縁膜）となるシリコン酸化膜８の表面上に複数個残される。すなわち、制御ゲート電極１７および浮遊ゲート電極９が２層に積層された構造からなるメモリーセル２１の２層ゲート電極構造１８が部分ＳＯＩ基板１４のＳＯＩ領域４内に複数個形成される。
また、タングステンシリサイド層１７と高濃度リンドープ多結晶シリコン層９との間にアルミナ膜１５を挟んでなるとともに、アルミナ膜１５のスリット部１６を介してタングステンシリサイド層１７と高濃度リンドープ多結晶シリコン層９とが接続された積層構造１９が、埋め込み絶縁膜１２の上方から外れた位置においてシリコン酸化膜８の表面上に残される。すなわち、高濃度リンドープ多結晶シリコン層９上にタングステンシリサイド層１７が積層された構造からなるゲート電極を有する選択ゲートトランジスタ２２の積層ゲート電極構造１９が部分ＳＯＩ基板１４の非ＳＯＩ領域５内に形成される。これら各電極構造１８，１９を形成した後、タングステンシリサイド層１７の表面上からレジスト膜を除去する。なお、タングステンシリサイド層１７はワード線として機能する。
次に、図８（ｂ）に示すように、シリコン結晶層７およびシリコン結晶基板１の内部に不純物拡散層２０を形成する。ここでは、２層ゲート電極構造１８および積層ゲート電極構造１９をマスクとしてイオン注入法および熱拡散法などを組み合わせて実行して、シリコン結晶層７およびシリコン結晶基板１の内部にｎ型の不純物を部分的に注入して活性化させる。これにより、埋め込み絶縁膜１２の上方のシリコン結晶層７の内部および埋め込み絶縁膜１２の側方のシリコン結晶基板１の表層部の複数箇所に、ソース拡散層２０ａおよびドレイン拡散層２０ｂとなる所望の不純物濃度分布を有するｎ型不純物拡散層２０が形成される。図８（ｂ）に示すように、これら各ｎ型不純物拡散層２０ａ，２０ｂのうち、ＳＯＩ領域４内に形成された各ソース・ドレイン拡散層２０ａ，２０ｂは、それらの底面や下端部の一部を埋め込み絶縁膜１２の上面により規定されている。すなわち、ＳＯＩ領域４内の各ソース・ドレイン拡散層２０ａ，２０ｂは、全て埋め込み絶縁膜１２より上側のシリコン結晶層７内に形成されている。
これまでの工程により、トンネル絶縁膜８、２層ゲート電極構造１８、およびソース・ドレイン拡散層２０ａ，２０ｂからなるメモリーセルとしてのフローティングゲート型トランジスタ２１が、ＳＯＩ領域４内に複数個形成される。それとともに、トンネル絶縁膜８、積層ゲート電極構造１９、およびソース・ドレイン拡散層２０ａ，２０ｂからなる選択ゲートトランジスタ２２が、非ＳＯＩ領域４内に形成される。このように、本実施形態では、ＳＯＩ領域４がメモリーセル形成領域（メモリーセル部）となる。また、各メモリーセル２１は、ＳＯＩ構造メモリーセルとも称される。
次に、図８（ａ），（ｂ），（ｃ）に示すように、例えばＣＶＤ法により、トンネル絶縁膜８、２層ゲート電極構造１８、および積層ゲート電極構造１９を覆って層間絶縁膜２３を設ける。続けて、図示は省略するが、選択ゲートトランジスタ２２が有する不純物拡散層２０ａ，２０ｂのうち非ＳＯＩ領域５内に形成されている不純物拡散層２０ｂの表面が露出するまで、その上方の層間絶縁膜２３およびトンネル絶縁膜８を通常のエッチング技術等により掘り下げて開口させる。続けて、その開口部の内部にタングステンなどの導電体を周知の方法により埋め込んでビット線コンタクトプラグ２４を形成する。また、図示は省略するが、同様の工程により、ソース線コンタクトプラグをＳＯＩ基板１４上に形成する。この後、図示しないビット線等の配線形成工程を経ることにより、図８（ａ），（ｂ），（ｃ）に示す構造を有する本実施形態に係る不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリー２５が完成される。なお、通常のＮＡＮＤ型フラッシュメモリーでは、複数個のメモリーセルの両側に選択ゲートトランジスタがそれぞれ設けられているのが普通であるが、簡便のために、本願の図面においては各メモリーセルの片側にのみ選択ゲートトランジスタ部分を表示した。
なお、前述したフラッシュメモリー２５では、互いに隣接し合う各メモリーセル２１の各ソース・ドレイン拡散層２０ａ，２０ｂがそれぞれ分離されているが、これには限定されない。例えば、各メモリーセル２１の各ソース・ドレイン拡散層２０ａ，２０ｂ同士が一体化されてつながっていても構わない。以下、各メモリーセルのソース・ドレイン拡散層が一体化されて接続された構造の形成方法について簡潔に説明する。
先ず、図９（ａ）に示すように、先に図１（ａ），（ｂ），（ｃ）〜図８（ａ），（ｂ），（ｃ）を参照しつつ説明した工程により、複数個のメモリーセル２１および選択ゲートトランジスタ２２を形成する。続けて、部分ＳＯＩ基板１４上に層間絶縁膜２３を設けるのに先立って、部分ＳＯＩ基板１４の表層部に対してさらに熱拡散処理を施す。これにより、図９（ａ）中実線矢印で示すように、各ソース・ドレイン拡散層２０ａ，２０ｂから主にシリコン結晶層７の不純物が注入されていない領域に向けて不純物を拡散させて、互いに隣接し合う各ソース・ドレイン拡散層２０ａ，２０ｂ同士を実質的に一体化させる。この結果、図９（ｂ）に示すように、埋め込み絶縁膜１２の上方のシリコン結晶層７の内部に全面的にｎ型不純物拡散層２６が形成される。この際、ｎ型不純物拡散層２６のうち各ソース・ドレイン拡散層２０ａ，２０ｂに相当する領域は不純物濃度がより濃い領域（高濃度不純物拡散領域）２６ａとなり、各ソース・ドレイン拡散層２０ａ，２０ｂに相当しない領域は不純物濃度がより薄い領域（低濃度不純物拡散領域）２６ｂとなる。この場合、メモリーセルは、いわゆるデプレッション型トランジスタ（Ｄ型トランジスタ）として機能する。
これまでの工程により、トンネル絶縁膜８および２層ゲート電極構造１８を有するとともにｎ型不純物拡散層２６を共有する、メモリーセルとしてのフローティングゲート型トランジスタ２７がＳＯＩ領域４内に複数個形成される。それとともに、トンネル絶縁膜８、積層ゲート電極構造１９、およびｎ型不純物拡散層２６からなる選択ゲートトランジスタ２８が非ＳＯＩ領域４内に形成される。この後、先に図８（ａ），（ｂ），（ｃ）を参照しつつ説明したように、層間絶縁膜２３やビット線コンタクトプラグ２４等を部分ＳＯＩ基板１４上に形成する。これにより、図９（ｂ）に示す構造を有する、前述したＮＡＮＤ型フラッシュメモリー２５の変形例であるＮＡＮＤ型フラッシュメモリー２９が完成される。
以上説明したように、この第１実施形態においては、各メモリーセル２１，２７や各選択ゲートトランジスタ２２，２８が形成されるシリコン結晶層７が縦方向（膜厚方向）のエピタキシャル成長によって形成される。このため、シリコン結晶層７は結晶欠陥等が殆ど観測されない優れた結晶性を有している。特に、前述した工程を適用することにより、シリコン結晶基板１の表面上のみならずシリコン−ゲルマニウム混晶層６の表面上であっても、結晶粒界等を殆ど含まないＳＯＩ層７ａの形成が可能になる。このような構造によれば、たとえ各メモリーセル２１，２７を微細化して高集積化を図った場合でも、各メモリーセル２１，２７にチャネル電流が流れないようにバイアス設定した「オフ状態」において、ＳＯＩ層７ａ内をその表面に沿った方向（横方向）に流れようとするオフ電流を十分に低減することができる。すなわち、チャネル電流のオン・オフ比を向上させることができる。この結果、ゲート電圧による各メモリーセル２１，２７の制御性を向上させて、微細化された各メモリーセル２１，２７の誤動作を起こり難くすることができる。ひいては、各ＮＡＮＤ型フラッシュメモリー２５，２９全体の誤動作を回避することができる。
また、前述したように、この第１実施形態においては、各選択ゲートトランジスタ２２，２８はＳＯＩ領域４ではなく、非ＳＯＩ領域５内に設けられる。この非ＳＯＩ領域５においては、シリコン結晶層７がシリコン結晶基板１を下地としてその表面上に直接縦方向にエピタキシャル成長されて形成される。このため、非ＳＯＩ領域５内のシリコン結晶層７は、ＳＯＩ領域４内のシリコン結晶層７であるＳＯＩ層７ａに比べて結晶性がさらに良好である。このような構造によれば、たとえ各選択ゲートトランジスタ２２，２８を微細化して高集積化を図った場合でも、各選択ゲートトランジスタ２２，２８に接合リーク電流が発生するおそれを十分に低減することができる。この結果、データ読み込み時をはじめとする各種の動作時における各ＮＡＮＤ型フラッシュメモリー２５，２９全体の誤動作を回避することができる。
さらに、この第１実施形態においては、シリコン−ゲルマニウム混晶層６にエッチング処理を施すのに先立って、高濃度リンドープ多結晶シリコン層９、シリコン酸化膜８、シリコン結晶層７、およびシリコン結晶基板１に比べてシリコン−ゲルマニウム混晶層６を予め相対的にエッチングされ易くしておく。それとともに、シリコン−ゲルマニウム混晶層６の側面を実質的に各素子分離溝１０の内部に略完全に露出させておく。このような方法によれば、空洞１１の内部にシリコン−ゲルマニウム混晶層６の残留物（残渣）を殆ど残すことなく、シリコン−ゲルマニウム混晶層６をシリコン結晶基板１の内部から効率良く選択的に除去することができる。また、その結果、空洞１１の内部に埋め込まれる絶縁膜１２の上方に形成される各メモリーセル２１，２７の特性のばらつきを低減させることができる。
したがって、この第１実施形態によれば、各メモリーセル２１，２７や各選択ゲートトランジスタ２２，２８を微細化して高集積化を図ることにより、各ＮＡＮＤ型フラッシュメモリー２５，２９の高集積化およびコンパクト化を図ることができる。それとともに、微細化および高集積化が図られた各メモリーセル２１，２７や各選択ゲートトランジスタ２２，２８の信頼性や性能、あるいは品質等を向上させることができる。ひいては、高集積化およびコンパクト化が図られた各ＮＡＮＤ型フラッシュメモリー２５，２９の信頼性や性能、あるいは品質等を向上させることができる。また、各ＮＡＮＤ型フラッシュメモリー２５，２９の不良品発生率を低減して、歩留まりおよび生産効率を向上させることができる。
（第２の実施の形態）
次に、本発明に係る第２実施形態について図１０および図１１を参照しつつ説明する。なお、前述した第１実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。本実施形態は、主に不揮発性半導体記憶装置の非ＳＯＩ領域の構造が第１実施形態の不揮発性半導体記憶装置の非ＳＯＩ領域の構造と異なっているだけであり、その他は第１実施形態と略同様である。
先ず、図１０（ａ）に示すように、シリコン結晶基板１の上にシリコン−ゲルマニウム混晶層３１およびシリコン結晶層３２を形成する。ただし、本実施形態においては、シリコン−ゲルマニウム混晶層３１のエピタキシャル成長に掛ける時間を、第１実施形態のシリコン−ゲルマニウム混晶層６のエピタキシャル成長に掛ける時間よりも長くする。すなわち、本実施形態においては、第１実施形態と異なり、シリコン−ゲルマニウム混晶層３１を、その厚さがシリコン結晶基板１に形成された凹部（エッチング後退部）３の深さよりも厚くなるまでエピタキシャル成長させる。これにより、表面の高さがシリコン結晶基板１の表面よりも高く、凹部３から突出した形状のシリコン−ゲルマニウム混晶層３１が形成される。
続けて、シリコン結晶層３２を、その厚さがシリコン結晶基板１の表面上とシリコン−ゲルマニウム混晶層３１の表面上とで略均一になるように、シリコン結晶基板１およびシリコン−ゲルマニウム混晶層３１の表面を覆って縦方向にエピタキシャル成長させる。これにより、ＳＯＩ領域４内の表面が非ＳＯＩ領域５内の表面よりも高く、かつ、ＳＯＩ領域４と非ＳＯＩ領域５との境界部に段差部を有するシリコン結晶層３２が形成される。
次に、図１０（ｂ）に示すように、ゲート絶縁膜（シリコン酸化膜）３３、埋め込み絶縁膜３４、複数個のメモリーセル３５、選択ゲートトランジスタ３６、層間絶縁膜２３、およびビット線コンタクトプラグ２４等を形成する。ゲート絶縁膜３３は、その下地であるシリコン結晶層３２と同様に、その厚さがＳＯＩ領域４内と非ＳＯＩ領域５内とで略均一であるとともにＳＯＩ領域４内の表面が非ＳＯＩ領域５内の表面よりも高く、かつ、ＳＯＩ領域４と非ＳＯＩ領域５との境界部に段差部を有している。また、シリコン結晶基板１とシリコン結晶層３２との間に第１実施形態の埋め込み絶縁膜１２よりも厚肉形状の埋め込み絶縁膜３４が形成されることにより、ＳＯＩ領域４内の表面が非ＳＯＩ領域５内の表面よりも高く、かつ、ＳＯＩ領域４と非ＳＯＩ領域５との境界部に段差部を有する本実施形態の部分ＳＯＩ基板３７が形成される。
また、図１０（ｂ）に示すように、本実施形態においては、第１実施形態と異なり、部分ＳＯＩ基板３７のＳＯＩ領域４と非ＳＯＩ領域５との境界部に形成された段差部３８を跨いで選択ゲートトランジスタ３６を形成する。このため、選択ゲートトランジスタ３６の積層ゲート電極構造３９は、そのＳＯＩ領域４側が非ＳＯＩ領域５側よりも高い段違い構造に形成される。それとともに、各メモリーセル３５のソース拡散層４０ａまたはドレイン拡散層４０ｂとなる複数の不純物拡散層４０は、選択ゲートトランジスタ３６とこれに隣接する最も非ＳＯＩ領域５寄りのメモリーセル３５との間に形成される不純物拡散層４０も含めて、全て埋め込み絶縁膜３４上のＳＯＩ層３２ａ内に形成される。すなわち、各メモリーセル３５の全てのソース・ドレイン拡散層４０ａ，４０ｂは、それらの底面を埋め込み絶縁膜３４の上面により規定されている。なお、選択ゲートトランジスタ３６が有する２つの不純物拡散層４０のうちビット線コンタクトプラグ２４が接続される側の不純物拡散層４０ｂは、第１実施形態の選択ゲートトランジスタ２２が有するビット線コンタクトプラグ２４が接続される側の不純物拡散層２０ｂと同様に、非ＳＯＩ領域５内に形成される。
この後、第１実施形態と同様に、図示しないビット線等の配線形成工程を経ることにより、図１０（ｂ）に示す構造を有する、本実施形態に係るＮＡＮＤ型フラッシュメモリー４１が完成される。このＮＡＮＤ型フラッシュメモリー４１においては、前述したように、選択ゲートトランジスタ３６の積層ゲート電極構造３９が、ＳＯＩ領域４と非ＳＯＩ領域５との境界部の段差部３８を跨いで段違い構造に形成されている。すなわち、底面が平面形状に形成されている第１実施形態の選択ゲートトランジスタ２２，２８の積層ゲート電極構造１９と異なり、本実施形態の積層ゲート電極構造３９はその底面が斜め形状または階段形状に形成されている。このような構造によれば、選択ゲートトランジスタ３６のチャネル長方向に沿った積層ゲート電極構造３９の幅を選択ゲートトランジスタ２２，２８のチャネル長方向に沿った積層ゲート電極構造１９の幅と同じ大きさに設定した場合でも、積層ゲート電極構造３９の底面のチャネル長方向に沿った長さが積層ゲート電極構造１９の底面のチャネル長方向に沿った長さに比べて実質的に延ばされている。
したがって、ＮＡＮＤ型フラッシュメモリー４１においては、選択ゲートトランジスタ３６のチャネル長方向に沿った積層ゲート電極構造３９の幅を拡大したり、あるいは選択ゲートトランジスタ３６のソース拡散層４０ａとドレイン拡散層４０ｂとの間隔を広げたりすることなく、選択ゲートトランジスタ３６のチャネル長を実質的に延ばすことができる。これにより、選択ゲートトランジスタ３６を微細化した場合でも、短チャネル効果を十分に抑制して選択ゲートトランジスタ３６の誤動作を回避することが可能となる。
次に、本実施形態の変形例について説明する。先ず、図１１（ａ）に示すように、シリコン結晶基板１の上に埋め込みスペーサー層６およびシリコン結晶層７を形成する。続けて、シリコン結晶層７の上にゲート絶縁膜（シリコン酸化膜）５１を形成する。ただし、本実施形態においては、第１実施形態と異なり、非ＳＯＩ領域５における膜厚がＳＯＩ領域４における膜厚に比べて薄いゲート絶縁膜５１を形成する。このような部分的に膜厚が異なるゲート絶縁膜５１を形成する方法は、例えば次に述べる２通りの方法がある。
先ず、第１の方法は、シリコン結晶基板１中の埋め込みスペーサー層６の格子定数をシリコン結晶の格子定数よりも大きくする方法である。埋め込みスペーサー層６の格子定数をシリコン結晶の格子定数よりも大きくすることにより、シリコン結晶基板１および埋め込みスペーサー層６の上に形成されたシリコン結晶層７のうち、ＳＯＩ層となる埋め込みスペーサー層６上のシリコン結晶層７ａの表層部に引っ張り応力を与える。これにより、埋め込みスペーサー層６上のシリコン結晶層７ａの表面上における酸化速度を、埋め込みスペーサー層６が設けられていない領域上のシリコン結晶層７の表面上における酸化速度よりも速くする。すなわち、埋め込みスペーサー層６上のシリコン結晶層７ａの表面上におけるシリコン酸化膜５１の成膜速度を、埋め込みスペーサー層６が設けられていない領域上のシリコン結晶層７の表面上における成膜速度よりも速くする。この結果、非ＳＯＩ領域５における膜厚がＳＯＩ領域４における膜厚に比べて薄く、かつ、ＳＯＩ領域４と非ＳＯＩ領域５との境界部には段差部を有するシリコン酸化膜５１を、ＳＯＩ領域４と非ＳＯＩ領域５とで個別に作り分けることなく、一つの工程で容易に形成することができる。
また、前述したシリコン−ゲルマニウム混晶層は、その格子定数がシリコン結晶の格子定数よりも大きい。したがって、埋め込みスペーサー層６としてシリコン−ゲルマニウム混晶層を用いることにより、前述した第１の方法を容易に実行することができる。特に、シリコン−ゲルマニウム混晶層中のゲルマニウム濃度を高くすることにより、シリコン結晶層７ａの表層部により大きな引っ張り応力を与えてシリコン結晶層７ａの表面上におけるシリコン酸化膜５１の成膜速度をより速くすることができる。
次に、第２の方法は、シリコン酸化膜５１を光照射加熱による熱酸化法を用いて形成する方法である。この第２の方法においては、光照射加熱による熱酸化法を行う際に、照射光の波長を、シリコン−ゲルマニウム混晶層６およびＳＯＩ層７ａの厚さと同等程度か、または数倍程度の大きさに設定する。あるいは、埋め込みスペーサー層としてシリコン結晶よりも熱吸収率の高い材料を用いる。これにより、ＳＯＩ領域４の光吸収率を上げて、ＳＯＩ領域４におけるシリコン酸化膜５１の成膜速度を、非ＳＯＩ領域５における成膜速度よりも速くする。この結果、前述した第１の方法と同様に、非ＳＯＩ領域５における膜厚がＳＯＩ領域４における膜厚に比べて薄く、かつ、ＳＯＩ領域４と非ＳＯＩ領域５との境界部には段差部を有するシリコン酸化膜５１を、ＳＯＩ領域４と非ＳＯＩ領域５とで個別に作り分けることなく、一つの工程で容易に形成することができる。
続けて、図１１（ａ）に示すように、厚肉部５１ａおよび薄肉部５１ｂからなるゲート絶縁膜５１の表面上に電荷蓄積層５２となるリンドープ多結晶シリコン層を形成する。この際、下地となるシリコン酸化膜５１の厚肉部５１ａと薄肉部５１ｂとの膜厚差を補完して、ＳＯＩ領域４と非ＳＯＩ領域５とで表面の高さが変わらないリンドープ多結晶シリコン層５２を形成する。
次に、図１１（ｂ）に示すように、埋め込み絶縁膜１２、複数個のメモリーセル２１、選択ゲートトランジスタ５３、層間絶縁膜２３、およびビット線コンタクトプラグ２４等を形成する。この後、第１実施形態と同様に、図示しないビット線等の配線形成工程を経ることにより、図１１（ｂ）に示す構造を有する、前述したＮＡＮＤ型フラッシュメモリー４１の変形例であるＮＡＮＤ型フラッシュメモリー５４が完成される。このＮＡＮＤ型フラッシュメモリー５４においては、前述したように、選択ゲートトランジスタ５３ゲート絶縁膜５１ａが各メモリーセル２１のゲート絶縁膜５１ｂよりもより薄く形成されている。このような構造によれば、各メモリーセル２１の信頼性を確保しつつ、選択ゲートトランジスタ５３の駆動力を上げて高速動作が可能となる。また、前述したＮＡＮＤ型フラッシュメモリー５４の製造方法によれば、信頼性の向上が図られた各メモリーセル２１と高速化が図られた選択ゲートトランジスタ５３とを、それぞれ個別に作り分けることなく略同一の工程で形成することができる。
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、各メモリーセル２１，３５の信頼性を確保しつつ、選択ゲートトランジスタ３６，５３の動作精度をより向上させたり、あるいは選択ゲートトランジスタ３６，５３の動作速度をより向上させたりすることができる。
（第３の実施の形態）
次に、本発明に係る第３実施形態について図１２〜図１８を参照しつつ説明する。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。本実施形態においては、多数のメモリーセルをビット線方向に沿って並べてＳＯＩ層上に設ける場合など、ＳＯＩ層が横方向に沿って長く延ばされる場合でも、十分な機械的強度が確保されているとともに優れた結晶性を有するＳＯＩ層およびその形成方法について説明する。また、そのようなＳＯＩ層の上に複数個のＳＯＩ構造メモリーセルが設けられる不揮発性半導体記憶装置およびその製造方法について説明する。さらに、本実施形態においては、第１および第２の各実施形態と異なり、フローティングゲート型トランジスタに代えて、いわゆるＭＯＮＯＳ型と呼ばれるトランジスタを用いてメモリーセルを構成する。
先ず、図１２（ａ），（ｂ），（ｃ）に示すように、ｐ型シリコン結晶基板１の表面を覆ってシリコン酸化膜６１を設ける。続けて、図示は省略するが、シリコン酸化膜６１の表面を覆ってレジスト膜を設けた後、このレジスト膜をパターニングする。本実施形態においては、第１および第２の各実施形態と異なり、例えば幅が約２０ｎｍ程度のストライプ形状のパターンが約２００ｎｍ程度の間隔でＳＯＩ領域４内に残るとともに非ＳＯＩ領域５を覆うパターンにレジスト膜をパターニングする。続けて、パターニングされたレジスト膜をマスクとしてシリコン酸化膜６１を部分的に除去して、シリコン結晶基板１の表面のうちＳＯＩ領域４の一部を露出させる。これにより、図１２（ａ），（ｂ）に示すように、ＳＯＩ領域４内では幅が約２０ｎｍ程度のストライプ形状のシリコン酸化膜６１が約２００ｎｍ程度の間隔でシリコン結晶基板１の表面上に残されるとともに、非ＳＯＩ領域５内ではシリコン酸化膜６１がシリコン結晶基板１の表面を覆って残される。この後、レジスト膜はシリコン結晶基板１の表面上から除去される。
続けて、シリコン酸化膜６１から露出されたシリコン結晶基板１の露出領域を、シリコン結晶基板１の表面から約５０ｎｍ程度ＲＩＥ法によりエッチングして後退させる。これにより、幅が約２００ｎｍであるとともに深さが約５０ｎｍのシリコン結晶の露出領域からなる凹部６２が、シリコン結晶基板１の表面から部分的に掘り下げられてＳＯＩ領域４の表層部の複数箇所に形成される。それとともに、互いに隣接し合う各凹部６２の間には、シリコン結晶からなる高さが約５０ｎｍ程度のストライプ形状の凸部６３が１個ずつ形成される。これら各凸部６３同士の間隔は約２００ｎｍであるとともに、各凸部６３の幅は約２０ｎｍである。
次に、図１３（ａ）に示すように、各凹部６２の内部に埋め込みスペーサー層となる厚さが約５０ｎｍのシリコン−ゲルマニウム混晶層６４をエピタキシャル成長法により選択的に形成する。この際、ジクロルシランおよびゲルマンを含む原料ガスを用いるとともに、原料ガスに含まれるシリコン元素とゲルマニウム元素との組成比が約１０：１〜３：１程度になるように原料ガスの流量比を制御する。各凹部６２内をシリコン−ゲルマニウム混晶層６４で埋め込んだ後、シリコン結晶基板１の上に残されているシリコン酸化膜２を除去してシリコン結晶基板１の表面を露出させる。続けて、図１３（ａ），（ｂ）に示すように、シリコン結晶基板１およびシリコン−ゲルマニウム混晶層６の両表面上に厚さが約５０ｎｍのシリコン結晶層７をエピタキシャル成長法により形成する。
なお、図１３（ａ）は、本実施形態に係る不揮発性半導体記憶装置のチャネル長方向（ビット線方向）に沿って示す断面図である。また、図１３（ｂ）は、図１３（ａ）中破断線Ｃ−Ｃ’に沿って示す断面図である。具体的には、図１３（ｂ）は、本実施形態に係る不揮発性半導体記憶装置のチャネル幅方向（ワード線方向）に沿って示す断面図である。このような図１３（ａ），（ｂ）の間の関係は、後に参照する図１４（ａ），（ｂ）〜図２１（ａ），（ｂ）、図２３（ａ），（ｂ）〜図２７（ａ），（ｂ）、および図３０（ａ），（ｂ）〜図３２（ａ），（ｂ）においても同様とする。
次に、図１４（ａ），（ｂ）に示すように、シリコン結晶層７の表面上に膜厚が約４ｎｍ程度のシリコン酸化膜８を熱酸化法により全面的に形成する。続けて、シリコン酸化膜８の表面上に電荷蓄積層６５を設ける。本実施形態においては、第１および第２の各実施形態と異なり、リンドープ多結晶シリコン層９ではなく、シリコン窒化膜（ＳｉＮ膜）を用いて電荷蓄積層６５を形成する。ここでは、膜厚が約５ｎｍ程度のシリコン窒化膜６５をシリコン酸化膜８の表面上にＣＶＤ法により全面的に堆積させる。
続けて、素子分離領域１３のパターンに合わせてストライプ形状にパターニングした図示しないレジスト膜をマスクとして、シリコン窒化膜６５、シリコン酸化膜８、シリコン結晶層７、シリコン−ゲルマニウム混晶層６、およびシリコン結晶基板１をＲＩＥ法により部分的に削って除去する。これにより、底面がシリコン−ゲルマニウム混晶層６の下側のシリコン結晶基板１の内部に達する素子分離溝１０がＳＯＩ領域４内に複数個形成されるとともに、これら各素子分離溝１０の内部にシリコン−ゲルマニウム混晶層６の側面が実質的に略完全に露出される。レジスト膜は各素子分離溝１０を形成した後に除去される。なお、本実施形態においても、第１実施形態と同様に、各素子分離溝１０溝はシリコン−ゲルマニウム混晶層６を貫通して形成されるが、その構造は図１４（ｂ）に示す断面図には現れない。
次に、図１５（ａ）に示すように、各素子分離溝１０を介してシリコン−ゲルマニウム混晶層６にウェットエッチング処理を施して、シリコン−ゲルマニウム混晶層６をシリコン結晶基板１の内部から選択的に除去する。これにより、シリコン結晶基板１の内部の各凹部６２に対応する位置に空洞６６を形成する。なお、第１実施形態と同様に、シリコン−ゲルマニウム混晶層６にウェットエッチング処理を施すのに先立って、シリコン窒化膜６５、シリコン結晶層７、およびシリコン結晶基板１にはシリコン−ゲルマニウム混晶層６に比べてエッチングされ難くなる処理を予め施しておく。なお、本実施形態においても、第１実施形態と同様に、各空洞６６は各素子分離溝１０に連通して形成されるが、その構造は図１５（ｂ）に示す断面図には現れない。
前述したように、各空洞６６同士の間には、シリコン結晶からなるストライプ形状の凸部６３が形成されている。このため、シリコン−ゲルマニウム混晶層６をシリコン結晶基板１の内部から除去しても、各空洞６６の上方に形成されているシリコン結晶層７、シリコン酸化膜８、およびシリコン窒化膜６５からなる積層構造は大きな機械的応力を受けるおそれは殆どない。したがって、ＳＯＩ領域４の表面に沿った方向（横方向）の長さを延ばして空洞６６の数を増やした場合でも、各空洞６６の上方の積層構造が撓んだり、折れたりするおそれは殆どない。
次に、図１６（ａ），（ｂ）に示すように、各素子分離溝１０および各空洞６６の内部にポリシラザンなどの絶縁材６７を塗布法により設ける。この塗布絶縁膜６７は、その上面がシリコン窒化膜６５の中間部に達するまで各素子分離溝１０および各空洞６６の内部に埋め込まれる。このように、本実施形態においては、第１および第２の各実施形態と異なり、埋め込み絶縁膜６７をシリコン結晶基板１の表面に沿って互いに離間させてシリコン結晶基板１の表層部の複数箇所に設ける。図１６（ａ）に示すように、各空洞６６の内部に絶縁膜６７が埋め込まれることにより、各絶縁膜６７の上にシリコン結晶層７が設けられたＳＯＩ領域４と絶縁膜６７が設けられていない非ＳＯＩ領域５とが１枚のシリコン基板中に並存する部分ＳＯＩ基板６８が形成される。
次に、図１７（ａ），（ｂ）に示すように、埋め込み絶縁膜６７の表面およびシリコン窒化膜６５の表面を全面的に覆って第２の絶縁膜６９を設ける。本実施形態においては、第１および第２の各実施形態と異なり、アルミナ膜１５ではなく、シリコン酸化膜（ＳｉＯ2 膜）を用いて第２の絶縁膜６９を形成する。具体的には、膜厚が約１０ｎｍ程度のシリコン酸化膜６９を埋め込み絶縁膜６７およびシリコン窒化膜６５の表面上にＣＶＤ法により全面的に堆積させる。続けて、シリコン酸化膜６９の表面を覆って、制御ゲート電極となる導電層７０を設ける。本実施形態においては、第１および第２の各実施形態と異なり、シリコン化合物であるタングステンシリサイド層１７ではなく、単体の金属であるタングステンを用いて導電層７０を形成する。具体的には、シリコン酸化膜６９の表面上に、厚さが約５０ｎｍ程度のタングステン層７０をスパッタリング法により堆積させる。
続けて、後述するメモリーセル７４および選択ゲートトランジスタ７５のそれぞれのゲート構造７１，７２のパターンに合わせてストライプ形状にパターニングした図示しないレジスト膜をマスクとして、タングステン層７０、シリコン酸化膜６９、およびシリコン窒化膜６５をシリコン酸化膜８および埋め込み絶縁膜１２の表面が露出するまでＲＩＥ法により部分的に削って除去する。この結果、図１７（ａ）に示すように、シリコン結晶層７（ＳＯＩ層７ａ）の上にシリコン酸化膜８、シリコン窒化膜６５、シリコン酸化膜６９、およびタングステン層（金属層）７０が積層された、いわゆるＭＯＮＯＳ構造からなるメモリーセル７４のゲート電極構造７１が部分ＳＯＩ基板６８のＳＯＩ領域４内に複数個形成される。また、同じくＭＯＮＯＳ構造からなる選択ゲートトランジスタ７５のゲート電極構造７２が部分ＳＯＩ基板６８の非ＳＯＩ領域５内に複数個形成される。この後、レジスト膜はタングステン層７０の表面上から除去される。本実施形態においては、タングステン層７０がワード線として機能する。
続けて、第１実施形態の変形例と同様の工程により、高濃度不純物拡散領域７３ａと低濃度不純物拡散領域７３ｂとが実質的に一体化されたｎ型不純物拡散層７３を、ＳＯＩ層７ａおよび埋め込み絶縁膜６７の側方のシリコン結晶基板１の表層部に形成する。第１実施形態においてはＳＯＩ層７ａの下側に全面的に埋め込み絶縁膜１２が形成されていたが、本実施形態においてはＳＯＩ層７ａの下側の複数箇所に埋め込み絶縁膜６７が互いに離間されて形成されている。このため、ｎ型不純物拡散層７３（低濃度不純物拡散領域７３ｂ）は各埋め込み絶縁膜６７の間のシリコン結晶基板１の内部まで達する。
これまでの工程により、ゲート電極構造７１を有するとともにｎ型不純物拡散層７３を共有する、メモリーセルとしてのＭＯＮＯＳ型トランジスタ７４がＳＯＩ領域４内に複数個形成される。それとともに、積層ゲート電極構造７２およびｎ型不純物拡散層７３からなるＭＯＮＯＳ型の選択ゲートトランジスタ７５が非ＳＯＩ領域４内に形成される。この後、層間絶縁膜２３やビット線コンタクトプラグ２４等を部分ＳＯＩ基板６８上に形成する。これにより、図１７（ａ），（ｂ）に示す構造を有する本実施形態に係るＮＡＮＤ型の不揮発性メモリー７６が完成される。
なお、前述した不揮発性メモリー７６では、互いに隣接し合う各メモリーセル７４のｎ型不純物拡散層７３が一体化されているが、これには限定されない。例えば、第１実施形態のＮＡＮＤ型フラッシュメモリー２５と同様に、ｎ型不純物拡散層７３が各メモリーセル７４ごとに分離されていても構わない。この場合、第１実施形態において図９（ａ），（ｂ）を参照しつつ説明した各ソース・ドレイン拡散層からその周りの不純物非注入領域に向けて不純物を拡散させる熱拡散処理工程を省略すればよい。これにより、図１８（ａ），（ｂ）に示すように、ＳＯＩ層７ａおよび埋め込み絶縁膜６７の側方のシリコン結晶基板１の表層部には、ソース拡散層７７ａとドレイン拡散層７７ｂとが互いに分離されたｎ型不純物拡散層７７が残される。
この結果、ゲート電極構造７１およびソース・ドレイン拡散層７７ａ，７７ｂからなるメモリーセルとしてのＭＯＮＯＳ型トランジスタ７８がＳＯＩ領域４内に複数個形成される。それとともに、ゲート電極構造７２およびソース・ドレイン拡散層７７ａ，７７ｂからなるＭＯＮＯＳ型の選択ゲートトランジスタ７９が非ＳＯＩ領域５内に形成される。この後、層間絶縁膜２３やビット線コンタクトプラグ２４等を部分ＳＯＩ基板６８上に形成する。これにより、図１８（ａ），（ｂ）に示す構造を有する、前述したＮＡＮＤ型フラッシュメモリー７６の変形例であるＮＡＮＤ型の不揮発性メモリー８０が完成される。
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、本実施形態においては、前述したように、シリコン結晶からなるストライプ形状の凸部６３が各空洞６６同士の間に形成される。このような構造によれば、ＳＯＩ領域４内に形成するメモリーセル７４，７８の数を増やすためにＳＯＩ領域４の横方向の長さを延ばしても、各空洞６６の上方のＳＯＩ層７ａを含むＳＯＩ領域４内の積層構造が撓んだり、折れたりしない程度に積層構造の機械的強度を十分に確保することができる。これにより、優れた機械強度と優れた結晶性とが両立されたＳＯＩ構造を備えるとともに、メモリーセル７４，７８のさらなる微細化および高集積化が図られたメモリーセル部を実現することができる。
また、本実施形態においては、フローティングゲート型トランジスタ２１，２７で構成された第１および第２の各実施形態のメモリーセルと異なり、メモリーセルをＭＯＮＯＳ型トランジスタ７４，７８で構成する。一般的に、ＭＯＮＯＳ型トランジスタはフローティングゲート型トランジスタに比べて構造が簡単でコンパクトである。このため、ＭＯＮＯＳ型トランジスタはフローティングゲート型トランジスタに比べて作り易い。それとともに、ＭＯＮＯＳ型トランジスタはフローティングゲート型トランジスタに比べて微細化や高集積化を図り易く、また他の半導体素子や受動部品等との混載化を図り易い。また、ＭＯＮＯＳ型トランジスタはフローティングゲート型トランジスタに比べて電荷蓄積層からの電荷漏れ等の不具合が生じ難く、信頼性および耐久性が高い。さらに、ＭＯＮＯＳ型トランジスタはフローティングゲート型トランジスタに比べて動作電圧の低電圧化を図り易く、省電力化し易い。
また、本実施形態の選択ゲートトランジスタ７５，７９は、メモリーセルと同じ積層膜構造を用いたＭＯＮＯＳ型トランジスタで構成されるため、製造工程を簡略化できて低コスト化を実現できる。なお、選択ゲートトランジスタの高速化、高信頼化等が必要な場合には、選択ゲートトランジスタのゲート絶縁膜を別途作り分けてもよい。例えば、先に図１６を参照しつつ説明した工程の後に、図示しないレジストマスクなどを用いて選択ゲートトランジスタ形成領域のシリコン窒化膜６５、シリコン酸化膜８を選択的に除去することにより、シリコン酸化膜６９からなるゲート絶縁膜を有する選択ゲートトランジスタを形成することができる。
このように、本実施形態によれば、各メモリーセル７４，７８の特性のばらつき、誤動作、スペース占有率、消費電力、不良品発生率、および製造コスト等をより低減させることができる。この結果、ＮＡＮＤ型不揮発性メモリー７６，８０の性能、品質、信頼性、寿命、集積度、歩留まり、生産効率、コストパフォーマンス、および省エネルギー度等をより向上させることができる。
（第４の実施の形態）
次に、本発明に係る第４実施形態について図１９〜図３２を参照しつつ説明する。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。本実施形態においては、メモリーセルの書き込み動作や消去動作に伴うＳＯＩ層の電位変動を軽減して不揮発性半導体記憶装置の誤動作を回避することができる、ＳＯＩ構造メモリーセルおよびその形成方法について説明する。
先ず、図１９（ａ），（ｂ）に示すように、第１実施形態において図１（ａ），（ｂ），（ｃ）〜図４（ａ），（ｂ），（ｃ）を参照しつつ説明した工程と同様の工程により、シリコン結晶基板１、シリコン結晶層７、シリコン酸化膜８、およびリンドープ多結晶シリコン層９の内部に複数個の素子分離溝１０および空洞１１を形成する。続けて、各素子分離溝１０や空洞１１の内部に露出されたシリコン結晶基板１、シリコン結晶層７、およびリンドープ多結晶シリコン層９のそれぞれの表層部に熱窒化処理あるいはラジカル窒化処理を施す。これにより、各素子分離溝１０や空洞１１の内面を構成するシリコン結晶基板１、シリコン結晶層７、およびリンドープ多結晶シリコン層９のそれぞれの表層部にシリコン窒化膜からなる界面層９１を形成する。
次に、図２０（ａ），（ｂ）に示すように、第１実施形態において図５（ａ），（ｂ），（ｃ）を参照しつつ説明した工程と同様の工程により、界面層９１が形成された各素子分離溝１０や空洞１１の内部に埋め込み絶縁膜となるシリコン酸化膜１２を埋め込む。これにより、シリコン結晶基板１の表層部の少なくとも１箇所にシリコン酸化膜１２が部分的に設けられているとともに、このシリコン酸化膜１２とシリコン結晶基板１およびシリコン結晶層７との界面にシリコン窒化膜９１が設けられた部分ＳＯＩ基板９２が形成される。続けて、第１実施形態において図６（ａ），（ｂ），（ｃ）を参照しつつ説明した工程と同様の工程により、表面部に第２の絶縁膜１５を設ける。この際、第２の絶縁膜１５の形成に先立ってウェットエッチングを行うことにより、図２０（ｂ）に示すようにシリコン窒化膜９１の露出部を除去することができる。続けて、図７（ａ），（ｂ），（ｃ）〜図９（ａ），（ｂ），（ｃ）を参照しつつ説明した工程と同様の工程により、部分ＳＯＩ基板９２上のＳＯＩ領域４内に複数個のメモリーセル２７を形成するとともに非ＳＯＩ領域５内に選択ゲートトランジスタ２８を形成する。この後、層間絶縁膜２３やビット線コンタクトプラグ２４等を部分ＳＯＩ基板９２上に形成する。これにより、図２０（ａ），（ｂ）に示す構造を有する本実施形態に係るＮＡＮＤ型フラッシュメモリー９３が完成される。
また、先に図１８（ａ），（ｂ）を参照しつつ説明した第３実施形態のＮＡＮＤ型の不揮発性メモリー８０と同様に、ＮＡＮＤ型フラッシュメモリー９３のｎ型不純物拡散層２６は各メモリーセル２７ごとに分離されていても構わない。この場合、前述したように、各ソース・ドレイン拡散層からその周りの不純物非注入領域に向けて不純物を拡散させる熱拡散処理工程を省略すればよい。これにより、図２１（ａ），（ｂ）に示す構造を有する、前述したＮＡＮＤ型フラッシュメモリー９３の第１の変形例であるＮＡＮＤ型フラッシュメモリー９４が完成される。
また、界面層は、必ずしも埋め込み絶縁膜とシリコン結晶基板およびシリコン結晶層との界面全体に形成されている必要はない。界面層は、少なくとも埋め込み絶縁膜の上面とシリコン結晶層の下面との界面に形成されていれば十分である。以下、このような構造からなる部分ＳＯＩ基板の形成方法、およびそのような部分ＳＯＩ基板を備えるＮＡＮＤ型フラッシュメモリーの製造方法について説明する。
先ず、図２２（ａ）に示すように、シリコン結晶基板１の表面上に、例えば熱酸化法により埋め込み絶縁膜となる膜厚が約５０ｎｍ程度のシリコン酸化膜１０１を形成する。続けて、シリコン酸化膜１０１の表面上に、例えばＣＶＤ法により界面層となる膜厚が約２ｎｍ程度のシリコン窒化膜１０２を形成する。
次に、図２２（ｂ）に示すように、図示しないレジスト膜をマスクとして、非ＳＯＩ領域５内のシリコン窒化膜１０２およびシリコン酸化膜１０１をシリコン結晶基板１の表面が露出するまでエッチングして除去する。これにより、非ＳＯＩ領域５内に開口部１０３を形成する。
次に、図２２（ｃ）に示すように、例えばシリコン結晶基板１の表面に沿った横方向のエピタキシャル成長法を用いてシリコン結晶層１０４を形成する。具体的には、開口部１０３に露出されたシリコン結晶基板１の表面を下地（シード層）として、その上方における厚さが約５０ｎｍ程度に達するとともにシリコン窒化膜１０２の表面を全面的に覆うまでシリコン結晶層１０４をエピタキシャル成長させる。シリコン結晶層１０４のうちシリコン酸化膜１０１およびシリコン窒化膜１０２の上方の部分がＳＯＩ層１０４ａとなる。これまでの工程により、埋め込み絶縁膜１０１の上面とシリコン結晶層１０４の下面との界面に、界面層としてのシリコン窒化膜１０２形成された部分ＳＯＩ基板１０５が形成される。
次に、図２２（ｄ）に示すように、シリコン結晶層１０４の表面上に、例えば熱酸化法によりトンネル絶縁膜となる膜厚が約７ｎｍ程度のシリコン酸化膜８を形成する。続けて、シリコン酸化膜８の表面上に、例えばＣＶＤ法により浮遊ゲート電極となる厚さが約５０ｎｍ程度のリンドープシリコン多結晶層９を形成する。この後、前述したＮＡＮＤ型フラッシュメモリー９３の製造工程と同様の製造工程を経ることにより、図２３（ａ），（ｂ）に示す構造を有する、ＮＡＮＤ型フラッシュメモリー９３の第２の変形例であるＮＡＮＤ型フラッシュメモリー１０６が完成される。
また、先に図２１（ａ），（ｂ）を参照しつつ説明したＮＡＮＤ型フラッシュメモリー９４と同様に、ＮＡＮＤ型フラッシュメモリー１０６のｎ型不純物拡散層２６は各メモリーセル２７ごとに分離されていても構わない。この場合、ＮＡＮＤ型フラッシュメモリー１０６の製造工程から前述した熱拡散処理工程を省略すればよい。これにより、図２４（ａ），（ｂ）に示す構造を有する、前述したＮＡＮＤ型フラッシュメモリー９３の第３の変形例であるＮＡＮＤ型フラッシュメモリー１０７が完成される。
また、埋め込み絶縁膜をシリコン結晶基板の表面に沿って互いに離間させてシリコン結晶基板の表層部の複数箇所に設ける第３実施形態の部分ＳＯＩ構造に本実施形態を適用して、各埋め込み絶縁膜の表面を全面的に覆って界面層を形成しても構わない。
例えば、先ず、図２５（ａ），（ｂ）に示すように、第３実施形態において図１２（ａ），（ｂ），（ｃ）〜図１５（ａ），（ｂ）を参照しつつ説明した工程と同様の工程により、シリコン結晶基板１、シリコン結晶層７、シリコン酸化膜８、および電荷蓄積層９の内部に複数個の素子分離溝１０および空洞６６を形成する。ただし、第３実施形態においては電荷蓄積層としてシリコン窒化膜６５を形成したが、ここでは電荷蓄積層としてリンドープ多結晶シリコン層９を形成する。続けて、前述したＮＡＮＤ型フラッシュメモリー９３，９４を形成する工程と同様に、各素子分離溝１０や各空洞６６の内部に露出されたシリコン結晶基板１、シリコン結晶層７、およびリンドープ多結晶シリコン層９のそれぞれの表層部に熱窒化処理あるいはラジカル窒化処理を施してシリコン窒化膜からなる界面層１１１を形成する。
次に、図２６（ａ），（ｂ）に示すように、第３実施形態において図１６（ａ），（ｂ）を参照しつつ説明した工程と同様の工程により、界面層９１が形成された各素子分離溝１０や各空洞６６の内部に埋め込み絶縁膜となるシリコン酸化膜６７を埋め込む。これにより、シリコン結晶基板１の表層部の複数箇所にシリコン酸化膜６７が互いに離間されて部分的に設けられているとともに、これら各シリコン酸化膜６７とシリコン結晶基板１およびシリコン結晶層７との界面にシリコン窒化膜１１１が全面的に設けられた部分ＳＯＩ基板１１２が形成される。続けて、第３実施形態において図１７（ａ），（ｂ）を参照しつつ説明した工程と同様の工程により、部分ＳＯＩ基板１１２上のＳＯＩ領域４内に複数個のメモリーセルを形成するとともに非ＳＯＩ領域５内に選択ゲートトランジスタを形成する。この際、第２の絶縁膜１５の形成に先立ってウェットエッチングを行うことにより、図２６（ｂ）に示すように、シリコン窒化膜１１１の露出部を除去することができる。
前述したように、ここでは電荷蓄積層としてリンドープ多結晶シリコン層９を形成する。また、第２の絶縁膜としてシリコン酸化膜６９ではなくアルミナ膜１５を形成するとともに制御ゲート電極となる導電層としてタグステン層７０ではなくタグステンシリサイド層１７を形成する。このため、第３実施形態において形成したＭＯＮＯＳ型のメモリーセル７４，７８および選択ゲートトランジスタ７５，７９に代えて、フローティングゲート型のメモリーセル２７および選択ゲートトランジスタ２８が形成される。この後、前述したＮＡＮＤ型フラッシュメモリー９３，１０６の製造工程と同様の製造工程を経ることにより、図２６（ａ），（ｂ）に示す構造を有する、ＮＡＮＤ型フラッシュメモリー９３の第４の変形例であるＮＡＮＤ型フラッシュメモリー１１３が完成される。
また、先に図２１（ａ），（ｂ）および図２４（ａ），（ｂ）を参照しつつ説明した各ＮＡＮＤ型フラッシュメモリー９４，１０７と同様に、ＮＡＮＤ型フラッシュメモリー１１３のｎ型不純物拡散層２６は各メモリーセル２７ごとに分離されていても構わない。この場合、ＮＡＮＤ型フラッシュメモリー１１３の製造工程から前述した熱拡散処理工程を省略すればよい。これにより、図２７（ａ），（ｂ）に示す構造を有する、前述したＮＡＮＤ型フラッシュメモリー９３の第５の変形例であるＮＡＮＤ型フラッシュメモリー１１４が完成される。
さらに、同じく埋め込み絶縁膜をシリコン結晶基板の表面に沿って互いに離間させてシリコン結晶基板の表層部の複数箇所に設ける第３実施形態の部分ＳＯＩ構造に本実施形態を適用して、各埋め込み絶縁膜の上面のみを覆って界面層を形成しても構わない。
例えば、先ず、図２８（ａ）に示すように、第３実施形態において図１２（ａ），（ｂ），（ｃ）を参照しつつ説明した工程と同様の工程により、シリコン結晶基板１の表面から部分的に掘り下げてＳＯＩ領域４の表層部の複数箇所に凹部６２を形成するとともに、互いに隣接し合う各凹部６２の間にストライプ形状の凸部６３を１個ずつ形成する。続けて、図２８（ｂ）に示すように、各凹部６２および各凸部６３が形成されたシリコン結晶基板１の表面上に、例えばＣＶＤ法により埋め込み絶縁膜となるシリコン酸化膜１２１を設ける。続けて、図２８（ｃ）に示すように、例えばＣＭＰ法によりシリコン結晶基板１の表面上のシリコン酸化膜１２１を研磨して除去することにより、シリコン酸化膜１２１を各凹部６２内に埋め込む。
次に、図２９（ａ）に示すように、各凹部６２内に埋め込まれたシリコン酸化膜１２１を、例えばＲＩＥ法により選択的にエッチングして後退させる。続けて、図２９（ｂ）に示すように、シリコン結晶基板１の表面および上面をシリコン結晶基板１の表面よりも下側に下げられたシリコン酸化膜１２１の表面を覆って、例えばＣＶＤ法により界面層となるシリコン窒化膜１２２を設ける。続けて、図２９（ｃ）に示すように、例えばＣＭＰ法によりシリコン結晶基板１の表面上のシリコン窒化膜１２２を研磨して除去することにより、シリコン酸化膜１２２を各凹部６２内に埋め込む。これにより、埋め込み絶縁膜となるシリコン酸化膜１２１と界面層となるシリコン窒化膜１２２との積層構造が各凹部６２内に形成される。
次に、図３０（ａ），（ｂ）に示すように、第３実施形態において図１３（ａ），（ｂ）を参照しつつ説明した工程と同様に、シリコン結晶基板１の表面を下地とするエピタキシャル成長法により、シリコン結晶基板１およびシリコン窒化膜１２２の両表面上にシリコン結晶層１２３を形成する。ただし、ここでは、第３実施形態と異なり、縦方向のエピタキシャル成長法ではなく横方向のエピタキシャル成長法によりシリコン結晶層１２３を形成する。これにより、シリコン結晶基板１の表層部の複数箇所に絶縁膜１２１が互いに離間されて部分的に設けられているとともに、これら各埋め込み絶縁膜１２１の上面とシリコン結晶基板１およびシリコン結晶層１２３との界面にシリコン窒化膜１１１が選択的に設けられた部分ＳＯＩ基板１２４が形成される。シリコン結晶層１２３のうち各埋め込み絶縁膜１２１の上方の部分がＳＯＩ層１２３ａとなる。この後、第３実施形態において図１４（ａ），（ｂ），（ｃ）、図１６（ａ），（ｂ），（ｃ）、および図１７（ａ），（ｂ），（ｃ）を参照しつつ説明した工程と同様の工程を経ることにより、図３１（ａ），（ｂ）に示す構造を有する、前述したＮＡＮＤ型フラッシュメモリー９３の第６の変形例であるＮＡＮＤ型フラッシュメモリー１２５が完成される。
なお、このＮＡＮＤ型フラッシュメモリー１２５においては、前述したＮＡＮＤ型フラッシュメモリー１１３と同様に、電荷蓄積層、第２の絶縁膜、および制御ゲート電極となる導電層を、それぞれリンドープ多結晶シリコン層９、アルミナ膜１５、およびタグステンシリサイド層１７を用いて形成する。したがって、第３実施形態のＮＡＮＤ型不揮発性メモリー７６，８０と異なり、このＮＡＮＤ型フラッシュメモリー１２５のＳＯＩ領域４内にはフローティングゲート型のメモリーセル２７が形成されるとともに、非ＳＯＩ領域５内にはメモリーセル２７と略同じ構造からなる選択ゲートトランジスタ２８が形成される。
また、先に図２１（ａ），（ｂ）、図２４（ａ），（ｂ）、および図２７（ａ），（ｂ）を参照しつつ説明した各ＮＡＮＤ型フラッシュメモリー９４，１０７，１１４と同様に、ＮＡＮＤ型フラッシュメモリー１２５のｎ型不純物拡散層２６は各メモリーセル２７ごとに分離されていても構わない。この場合、ＮＡＮＤ型フラッシュメモリー１２５の製造工程から前述した熱拡散処理工程を省略すればよい。これにより、図３２（ａ），（ｂ）に示す構造を有する、前述したＮＡＮＤ型フラッシュメモリー９３の第７の変形例であるＮＡＮＤ型フラッシュメモリー１２６が完成される。
以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。また、ＮＡＮＤ型フラッシュメモリー９３，１０６，１１３，１２５では、各メモリーセル２７のｎ型不純物拡散層２６（２６ａ，２６ｂ）が接続されて一体化されている。それとともに、ＮＡＮＤ型フラッシュメモリー９３，１０６，１１３，１２５では、少なくともシリコン酸化膜からなる埋め込み絶縁膜１２，６７，１０１，１２１の上面とシリコン結晶層７，１０４，１２３（ＳＯＩ層７ａ，１０４ａ，１２３ａ）の下面との界面にシリコン窒化膜からなる界面層９１，１０２，１１１，１２２が設けられている。
このような構造によれば、ｎ型不純物拡散層２６（２６ａ，２６ｂ）中の多数キャリアである電子の密度が熱平衡状態における密度よりも増えたり減ったりした場合に、その過剰状態または不足状態の電子密度を速やかに熱平衡状態密度に戻すことができる。すなわち、界面層９１，１０２，１１１，１２２はキャリアの生成および再結合中心（ generation-recombination center ）としての機能を有している。したがって、例えば各メモリーセル２７の消去動作を行う際に、浮遊ゲート電極９からＳＯＩ層７ａ，１０４ａ，１２３ａ内への電子の移送によるｎ型不純物拡散層２６（２６ａ，２６ｂ）中の電子密度の増加に伴う電位変動を実質的に殆ど無視できる。このように、少なくとも埋め込み絶縁膜１２，６７，１０１，１２１の上面とＳＯＩ層７ａ，１０４ａ，１２３ａの下面との界面に界面層９１，１０２，１１１，１２２を設けることにより、ＳＯＩ層７ａ，１０４ａ，１２３ａのキャリア蓄積による各メモリーセル２７の特性変動を回避することができる。この結果、ＮＡＮＤ型フラッシュメモリー９３，１０６，１１３，１２５の誤動作をより効果的に回避することができる。
また、ＮＡＮＤ型フラッシュメモリー９４，１０７，１１４，１２６においては、各メモリーセル２１のｎ型不純物拡散層２０（２０ａ，２０ｂ）が互いに分離されている。しかし、このような構造でも、前述したＮＡＮＤ型フラッシュメモリー９３，１０６，１１３，１２５と同様の効果を得ることができる。例えば、各メモリーセル２１の書き込み動作を行う際には、ＳＯＩ層７ａ，１０４ａ，１２３ａから浮遊ゲート電極９内へ電子が移送される。そして、これと略同時に、ホールが浮遊ゲート電極９からＳＯＩ層７ａ，１０４ａ，１２３ａ内へ移送されてＳＯＩ層７ａ，１０４ａ，１２３ａ内の電位が変動する。この際、ＮＡＮＤ型フラッシュメモリー９４，１０７，１１４，１２６のメモリーセル２１では、前述したメモリーセル２７と同様に、界面層９１，１０２，１１１，１２２がホールの再結合中心として働く。これにより、各メモリーセル２１の書き込み動作の際のＳＯＩ層７ａ，１０４ａ，１２３ａ内の電位変動を実質的に殆ど無視できる。この結果、ＮＡＮＤ型フラッシュメモリー９３，１０６，１１３，１２５と同様に、ＮＡＮＤ型フラッシュメモリー９４，１０７，１１４，１２６の誤動作をより効果的に回避することができる。
さらに、界面層９１，１０２，１１１，１２２は、ＮＡＮＤ型フラッシュメモリー９３，９４，１１３，１１４のように、必ずしも埋め込み絶縁膜１２，６７，１０１，１２１の表面を全面的に覆って設けられる必要はない。界面層９１，１０２，１１１，１２２は、ＮＡＮＤ型フラッシュメモリー１０６，１０７，１２５，１２６のように、埋め込み絶縁膜１２，６７，１０１，１２１の上面とシリコン結晶層７，１０４，１２３（ＳＯＩ層７ａ，１０４ａ，１２３ａ）の下面との界面に設けられればよい。このような構造でも、界面層９１，１０２，１１１，１２２は前述したキャリアの生成および再結合中心としての機能を得ることができる。すなわち、ＮＡＮＤ型フラッシュメモリー１０６，１０７，１２５，１２６は、ＮＡＮＤ型フラッシュメモリー９３，９４，１１３，１１４と同様に誤動作が起き難くなっている。
また、図２３（ｂ）、図２４（ｂ）、図３１（ｂ）、および図３２（ｂ）に示すように、ＮＡＮＤ型フラッシュメモリー１０６，１０７，１２５，１２６においては、ＮＡＮＤ型フラッシュメモリー９３，９４，１１３，１１４と異なり、埋め込み絶縁膜１２，１０１，１２１とＳＯＩ層１０４ａ，１２３ａとの界面に界面層が形成されていない。すなわち、トンネル絶縁膜８直下の図示しないチャネル領域に界面層１０２，１２２が接していない。このような構造によれば、各メモリーセル２１，２７の閾値の制御性を高めることができるので、例えば各メモリーセル２１，２７に読み込み動作を行わせる際のチャネル電流の低下を招き難くすることができる。したがって、ＮＡＮＤ型フラッシュメモリー１０６，１０７，１２５，１２６およびそれらのメモリーセル構造２１，２７は、ＮＡＮＤ型フラッシュメモリー９３，９４，１１３，１１４それらのメモリーセル構造２１，２７に比べてより高速動作が要求される環境への適用に向いている。
なお、本発明に係る不揮発性半導体記憶装置およびその製造方法は、前述した第１〜第４の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
例えば、第１および第３の各実施形態においては、シリコン結晶基板１の内部に埋め込みスペーサー層となるシリコン−ゲルマニウム混晶層６，６４を一旦形成する。続けて、このシリコン−ゲルマニウム混晶層６，６４およびシリコン結晶基板１を下地としてシリコン結晶層７をエピタキシャル成長させる。続けて、シリコン結晶基板１の内部からシリコン−ゲルマニウム混晶層６，６４を選択的に除去して空洞１１，６６を形成する。この後、空洞１１，６６の内部にシリコン酸化膜１２，６７を埋め込むことにより部分ＳＯＩ構造１４，６８を形成する。しかし、このような工程を経て部分ＳＯＩ構造１４，６８を形成する場合であっても、埋め込みスペーサー層６，６４の材料はシリコン−ゲルマニウム混晶層には限定されない。埋め込みスペーサー層６，６４は、これをエピタキシャル成長の材料（シード層）としてシリコン結晶層７がエピタキシャル成長できるとともに、シリコン結晶基板１やシリコン結晶層７（ＳＯＩ層７ａ）のようにシリコン結晶を含む他の層とのエッチング選択性を確保できる材料であれば、他の材料を用いて形成しても構わない。
このような特徴を発揮できる埋め込みスペーサー層６の材料とこれをシード層とするシリコン結晶層７の材料との組み合わせとしては、次に述べるような組み合わせが挙げられる。例えば、埋め込みスペーサー層６をリンドープシリコンにより形成した場合、シリコン結晶層７は不純物が添加されていないシリコン（アンドープシリコン）を用いて形成すればよい。ここでは、このような材料の組み合わせを（アンドープ）シリコン／リンドープシリコンと表記する。そして、これと同様の特徴を発揮できる材料の組み合わせとしては、他に（アンドープ）シリコン／ボロンドープシリコン、（アンドープ）シリコン−ゲルマニウム／リンドープシリコン−ゲルマニウム、あるいは（アンドープ）シリコン−ゲルマニウム／ボロンドープシリコン−ゲルマニウムなどが挙げられる。
また、第１実施形態においては、シリコン結晶基板１、シリコン−ゲルマニウム混晶層６、シリコン結晶層７、シリコン酸化膜８、およびリンドープ多結晶シリコン層９からなる積層構造のうちシリコン−ゲルマニウム混晶層６のみを選択的にエッチングして除去するのに先立って、リンドープ多結晶シリコン層９にさらにリンをドープする。これにより、電荷蓄積層となるリンドープ多結晶シリコン層９に対するシリコン−ゲルマニウム混晶層６のエッチング選択性を予め十分に高めておく。この結果、リンドープ多結晶シリコン層９をエッチングすることなく、シリコン−ゲルマニウム混晶層６のみを選択的にエッチングすることができる。しかし、電荷蓄積層９をエッチングすることなくシリコン−ゲルマニウム混晶層６のみを選択的にエッチングする方法は、これには限定されない。
例えば、シリコン−ゲルマニウム混晶層６に比べてエッチングされ難い、不純物がドープされていないアンドープシリコン層を用いて電荷蓄積層を形成すればよい。この方法によれば、アンドープシリコン層をエッチングすることなくシリコン−ゲルマニウム混晶層６のみを選択的に、かつ、容易にエッチングすることができる。そして、シリコン−ゲルマニウム混晶層６を除去して形成される空洞１１内に埋め込み絶縁膜１２を設けた後、アンドープシリコン層が浮遊ゲート電極９として機能するように、イオン注入法によりアンドープシリコン層にリンをドーピングすればよい。このような方法によっても、第１実施形態のＮＡＮＤ型フラッシュメモリー２５，２９を製造することができる。
また、第１〜第４の各実施形態においては、シリコン結晶層７，３２，１０４，１２３（ＳＯＩ層７ａ，３２ａ，１０４ａ，１２３ａ）上に複数個のメモリーセル２１，２７，３５，７４，７８を形成した後にシリコン結晶基板１の表層部およびシリコン結晶層７，３２，１０４，１２３内に不純物を注入して不純物拡散層２０，２６，４０，７３，７７を形成したが、不純物拡散層を形成する方法はこれには限定されない。例えば、シリコン結晶基板１およびシリコン結晶層７，３２，１２３の内部からシリコン−ゲルマニウム混晶層６を除去するのに先立って、いわゆるスルーインプラ法を用いてシリコン結晶基板１の表層部およびシリコン結晶層７，３２，１２３の内部に予め全面的に不純物を注入しても構わない。これにより、シリコン結晶基板１の表層部およびシリコン結晶層７，３２，１２３の内部に全面的に不純物拡散層が形成される。
この後、第１〜第４の各実施形態と同様に、各メモリーセル２１，２７，３５，７４，７８のゲート電極構造１８，７１をマスクとして再びシリコン結晶基板１の表層部およびシリコン結晶層７，３２，１２３の内部に不純物を注入する。これにより、ＮＡＮＤ型フラッシュメモリー２９，７６，９３，１０６，１１３，１２５の各メモリーセル２７，７４と同様に、高濃度不純物拡散領域２６ａ，７３ａと低濃度不純物拡散領域２６ｂ，７３ｂとが接続された不純物拡散層２６，７３を共有するメモリーセル２７，７４を形成することができる。
また、第４実施形態においては、シリコン酸化膜からなる埋め込み絶縁膜１２，６７，１０１，１２１にシリコン窒化膜からなる界面層９１，１０２，１１１，１２２を組み合わせて用いる場合を示したが、埋め込み絶縁膜と界面層との材料の組み合わせはこれには限定されない。例えば、シリコン酸窒化膜からなる埋め込み絶縁膜に、埋め込み絶縁膜のシリコン酸窒化膜よりも窒素濃度が高い高濃度シリコン酸窒化膜からなる界面層を組み合わせても良い。この場合でも、窒素濃度が高ければ高い程、キャリアの生成／再結合中心としての効果がより大きくなるので、ＳＯＩ層の電位変動をより低減させて、不揮発性半導体記憶装置の誤動作を回避する効果をより高めることができる。
また、界面層の材料は、シリコン窒化膜やシリコン酸窒化膜のみならず、シリコン炭化層や炭素を含むシリコン酸化層でも良い。この場合でも、シリコン窒化膜やシリコン酸窒化膜を用いて界面層を形成する場合と同様の効果が得られる。例えば、絶縁膜が埋め込まれる素子分離溝や空洞を形成した後に、素子分離溝や空洞の内部に露出したシリコン結晶基板やＳＯＩ層の表面に、高濃度シリコン酸窒化膜、シリコン炭化層、あるいは炭素を含むシリコン酸化膜などからなる界面層を形成しても構わない。あるいは、窒素および炭素の少なくとも一方を含有する絶縁材を埋め込み絶縁膜として素子分離溝や空洞の内部に埋め込んだ後に膜内の窒素や炭素を加熱処理などで拡散させて、高濃度シリコン酸窒化膜、シリコン炭化層、または炭素を含むシリコン酸化膜からなる界面層を形成しても構わない。このように、界面層は、窒素および炭素の少なくとも一方を含む半導体化合物の層であればよい。
さらに、第１、第２、および第４の各実施形態においては、リンドープ多結晶シリコン層により電荷蓄積層９を形成するとともに、このリンドープ多結晶シリコン層９を浮遊ゲート電極とするフローティングゲート型トランジスタ２１，２７，３５を用いてメモリーセルを構成した。しかし、メモリーセルはフローティングゲート型トランジスタ２１，２７，３５には限定されない。例えば、第３実施形態で説明した工程を第１、第２、および第４の各実施形態に適用することにより、各フローティングゲート型トランジスタ２１，２７，３５の代わりに、シリコン窒化膜などの絶縁膜を電荷蓄積層とするＭＯＮＯＳ型トランジスタ７４，７８を用いてメモリーセルを構成しても構わない。あるいは反対に、第１で説明した工程を第３実施形態に適用することにより、各ＭＯＮＯＳ型トランジスタ７４，７８の代わりに、リンドープ多結晶シリコン層９を浮遊ゲート電極とするフローティングゲート型トランジスタ２１，２７，３５を用いてメモリーセルを構成しても構わない。さらには、各ＭＯＮＯＳ型トランジスタ７４，７８の代わりに、ＭＯＮＯＳ構造の金属層（Ｍ）をシリコン層（Ｓ）に代えた、いわゆるＳＯＮＯＳ型トランジスタを用いてメモリーセルを構成しても構わない。
第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。 第１実施形態に係る不揮発性半導体記憶装置の変形例の製造工程を示す断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 第２実施形態に係る不揮発性半導体記憶装置の変形例の製造工程を示す断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 第３実施形態に係る不揮発性半導体記憶装置の変形例を示す図。 第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 第４実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 第４実施形態に係る不揮発性半導体記憶装置の第１の変形例を示す断面図。 第４実施形態に係る不揮発性半導体記憶装置の第２の変形例の製造工程を示す断面図。 第４実施形態に係る不揮発性半導体記憶装置の第２の変形例の製造工程を示す断面図。 第４実施形態に係る不揮発性半導体記憶装置の第３の変形例を示す断面図。 第４実施形態に係る不揮発性半導体記憶装置の第４の変形例の製造工程を示す断面図。 第４実施形態に係る不揮発性半導体記憶装置の第４の変形例の製造工程を示す断面図。 第４実施形態に係る不揮発性半導体記憶装置の第５の変形例を示す断面図。 第４実施形態に係る不揮発性半導体記憶装置の第６の変形例の製造工程を示す図。 第４実施形態に係る不揮発性半導体記憶装置の第６の変形例の製造工程を示す図。 第４実施形態に係る不揮発性半導体記憶装置の第６の変形例の製造工程を示す図。 第４実施形態に係る不揮発性半導体記憶装置の第６の変形例の製造工程を示す図。 第４実施形態に係る不揮発性半導体記憶装置の第７の変形例を示す断面図。
符号の説明
１…ｐ型シリコン結晶基板（半導体基板）、３，６２…凹部、６，６４…シリコン−ゲルマニウム混晶層（埋め込みスペーサー層、犠牲層）、７，３２，１０４，１２３…シリコン結晶層（半導体層）、７ａ，３２ａ，１０４ａ，１２３ａ…ＳＯＩ層（半導体層）、８，３３，５１…シリコン酸化膜（ゲート絶縁膜、トンネル絶縁膜、第１の絶縁膜）、９…高濃度リンドープ多結晶シリコン層（浮遊ゲート電極、電荷蓄積層）、１０…素子分離溝（溝）、１１，６６…空洞、１２，６７，１０１，１２１…シリコン酸化膜（ポリシラザン、埋め込み絶縁膜、絶縁材）、１３…素子分離領域、１５…アルミナ膜（電極間絶縁膜、第２の絶縁膜）、１７…タングステンシリサイド層（制御ゲート電極、導電層）、１８…２層ゲート電極構造（積層構造）、２０，２６，４０，７３，７７…ｎ型不純物拡散層（不純物拡散層）、２０ａ，４０ａ，７７ａ…ソース拡散層（不純物拡散層）、２０ｂ，４０ｂ，７７ｂ…ドレイン拡散層（不純物拡散層）、２１，２７，３５…フローティングゲート型トランジスタ（メモリーセル）、２５，２９，４１，５４，９３，９４，１０６，１０７，１１３，１１４，１２５，１２６…ＮＡＮＤ型フラッシュメモリー（不揮発性半導体記憶装置）、２６ａ，７３ａ…高濃度不純物拡散領域（不純物拡散層）、２６ｂ，７３ｂ…低濃度不純物拡散領域（不純物拡散層）、６５…シリコン窒化膜（電荷蓄積層）、６９…シリコン酸化膜（第２の絶縁膜）、７０…タングステン層（制御ゲート電極、金属層、導電層）、７１…ゲート電極構造（積層構造）、７４，７８…ＭＯＮＯＳ型トランジスタ（メモリーセル）、７６，８０…ＮＡＮＤ型不揮発性メモリー（不揮発性半導体記憶装置）、９１，１０２，１１１，１２１…シリコン窒化膜（界面層、半導体化合物の層）

Claims (4)

  1. 表面上に半導体層が設けられているとともに表層部の少なくとも１箇所に絶縁材がその表面を前記半導体層により覆われて部分的に設けられた半導体基板と、
    前記半導体層の表面を覆って設けられた第１の絶縁膜、前記絶縁材の上方で前記第１の絶縁膜上に部分的に設けられた複数個の電荷蓄積層、これら各電荷蓄積層の上に設けられた第２の絶縁膜、これら各第２の絶縁膜の上に設けられた導電層、および少なくとも前記絶縁材の上方で前記半導体層内に部分的にまたは全面的に形成されているとともにその下端部の少なくとも一部が前記絶縁材の上面で規定された不純物拡散層、からなる複数個のメモリーセルと、
    を具備し、
    前記半導体層および前記半導体基板と前記絶縁材との界面のうち少なくとも前記絶縁材の上面と前記半導体層との界面に界面層として窒素および炭素の少なくとも一方を含む半導体化合物の層が設けられていることを特徴とする不揮発性半導体記憶装置。
  2. 素子分離領域が、その下端部を前記絶縁材よりも深い位置まで達して前記半導体層および前記半導体基板の内部に形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記各メモリーセルの前記各不純物拡散層同士が一体化されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 前記絶縁材が前記半導体基板の表面に沿って複数箇所に設けられていることを特徴とする請求項１〜３のうちのいずれかに記載の不揮発性半導体記憶装置。
JP2007167997A 2007-06-26 2007-06-26 不揮発性半導体記憶装置 Expired - Fee Related JP4643617B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007167997A JP4643617B2 (ja) 2007-06-26 2007-06-26 不揮発性半導体記憶装置
US12/145,109 US20090001442A1 (en) 2007-06-26 2008-06-24 Nonvolatile semiconductor memory device and method of manufacturing the same
KR1020080060277A KR101000700B1 (ko) 2007-06-26 2008-06-25 불휘발성 반도체 기억 장치 및 그 제조 방법
US12/659,703 US8017989B2 (en) 2007-06-26 2010-03-17 Nonvolatile semiconductor memory device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007167997A JP4643617B2 (ja) 2007-06-26 2007-06-26 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2009010039A JP2009010039A (ja) 2009-01-15
JP4643617B2 true JP4643617B2 (ja) 2011-03-02

Family

ID=40159330

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007167997A Expired - Fee Related JP4643617B2 (ja) 2007-06-26 2007-06-26 不揮発性半導体記憶装置

Country Status (3)

Country Link
US (2) US20090001442A1 (ja)
JP (1) JP4643617B2 (ja)
KR (1) KR101000700B1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099598A (ja) * 2007-10-12 2009-05-07 Toshiba Corp 半導体装置及びその製造方法
JP2009295694A (ja) * 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5364394B2 (ja) * 2009-02-16 2013-12-11 株式会社東芝 不揮発性半導体記憶装置
JP2010205944A (ja) * 2009-03-04 2010-09-16 Toshiba Corp 不揮発性半導体記憶装置
US9281073B2 (en) 2009-03-11 2016-03-08 Micron Technology, Inc. Methods of operating a memory device having a buried boosting plate
US8098529B2 (en) * 2009-03-11 2012-01-17 Micron Technology, Inc. Memory device having buried boosting plate and methods of operating the same
JP4987918B2 (ja) * 2009-08-27 2012-08-01 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
KR101209003B1 (ko) * 2010-10-14 2012-12-06 주식회사 유진테크 3차원 구조의 메모리 소자를 제조하는 방법 및 장치
KR101137928B1 (ko) * 2010-10-22 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 제조 방법
US8900937B2 (en) * 2013-03-11 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device structure and methods of making same
US10685970B2 (en) * 2018-06-06 2020-06-16 Globalfoundries Singapore Pte. Ltd. Low cost multiple-time programmable cell on silicon on insulator technology and method for producing the same
JP2021044429A (ja) * 2019-09-12 2021-03-18 キオクシア株式会社 磁気記憶装置
JP2021129042A (ja) * 2020-02-14 2021-09-02 キオクシア株式会社 半導体装置およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294940A (ja) * 2005-04-12 2006-10-26 Toshiba Corp 不揮発性半導体記憶装置
JP2006351881A (ja) * 2005-06-16 2006-12-28 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
JP2007110029A (ja) * 2005-10-17 2007-04-26 Toshiba Corp 半導体記憶装置及びその製造方法
JP2007129187A (ja) * 2005-10-03 2007-05-24 Seiko Epson Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04365377A (ja) * 1991-06-13 1992-12-17 Agency Of Ind Science & Technol 半導体装置
JP3959165B2 (ja) * 1997-11-27 2007-08-15 株式会社東芝 不揮発性半導体記憶装置
TW466755B (en) * 2000-12-08 2001-12-01 Macronix Int Co Ltd Manufacturing method of flash memory
US6963103B2 (en) * 2001-08-30 2005-11-08 Micron Technology, Inc. SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
TWI291049B (en) * 2003-02-25 2007-12-11 Toshiba Matsushita Display Tec Liquid crystal display device
JP3884397B2 (ja) * 2003-04-25 2007-02-21 株式会社東芝 不揮発性半導体記憶装置
US7176041B2 (en) * 2003-07-01 2007-02-13 Samsung Electronics Co., Ltd. PAA-based etchant, methods of using same, and resultant structures
JP4927321B2 (ja) * 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2006073939A (ja) 2004-09-06 2006-03-16 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
KR100735929B1 (ko) 2005-06-11 2007-07-06 삼성전자주식회사 낸드형 플래시 메모리 어레이 및 그 동작 방법
KR100669353B1 (ko) * 2005-10-14 2007-01-16 삼성전자주식회사 비휘발성 기억소자 및 그 형성방법
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
KR100764343B1 (ko) * 2006-09-22 2007-10-08 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
JP4791949B2 (ja) * 2006-12-22 2011-10-12 株式会社東芝 不揮発性半導体メモリ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294940A (ja) * 2005-04-12 2006-10-26 Toshiba Corp 不揮発性半導体記憶装置
JP2006351881A (ja) * 2005-06-16 2006-12-28 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
JP2007129187A (ja) * 2005-10-03 2007-05-24 Seiko Epson Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP2007110029A (ja) * 2005-10-17 2007-04-26 Toshiba Corp 半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
JP2009010039A (ja) 2009-01-15
KR20080114588A (ko) 2008-12-31
US8017989B2 (en) 2011-09-13
US20100171164A1 (en) 2010-07-08
KR101000700B1 (ko) 2010-12-10
US20090001442A1 (en) 2009-01-01

Similar Documents

Publication Publication Date Title
JP4643617B2 (ja) 不揮発性半導体記憶装置
US9905664B2 (en) Semiconductor devices and methods of manufacturing the same
US10622368B2 (en) Three-dimensional memory device with semicircular metal-semiconductor alloy floating gate electrodes and methods of making thereof
CN107123649B (zh) 用于制造半导体器件的方法
US8829598B2 (en) Non-volatile memory device having three dimensional, vertical channel, alternately stacked gate electrode structure
JP5498011B2 (ja) 不揮発性半導体記憶装置
US7989294B2 (en) Vertical field-effect transistor
KR100781429B1 (ko) 반도체 장치 및 그 제조 방법
US7608507B2 (en) NAND flash memory devices and methods of fabricating the same
JP2009267208A (ja) 半導体装置及びその製造方法
CN111640789A (zh) 半导体器件及其制造方法
JP2007005380A (ja) 半導体装置
JP5148131B2 (ja) 半導体装置およびその製造方法
JP2014183229A (ja) 半導体装置および半導体装置の製造方法
JP5132068B2 (ja) 半導体装置及びその製造方法
US8012826B2 (en) Semiconductor device and manufacturing method of same
US9786752B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP2006032489A (ja) 不揮発性半導体記憶装置及びその製造方法
CN211350659U (zh) 多次可编程存储器的单元结构
CN111430452A (zh) 多次可编程存储器的单元结构及其制作方法
US7625798B2 (en) Method of producing semiconductor memory
WO2023029036A1 (zh) 三维存储器及其制造方法
US20130248978A1 (en) Semiconductor device and method of manufacturing the same
US20090121279A1 (en) Semiconductor device and method of manufacturing the same
JP2010153479A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090312

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090903

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091013

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101102

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101202

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131210

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees