CN111640789A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开的实施例涉及半导体器件及其制造方法。在具有由鳍型MISFET配置的MONOS存储器的半导体器件中，防止了布线之间的寄生电容伴随半导体器件小型化的增加，并且提高了半导体器件的可靠性。在存储器单元阵列中，其中布置了在鳍上形成的多个MONOS型存储器单元，在鳍的短方向上布置的多个鳍上形成的源极区域通过跨过鳍的一个外延层彼此电连接。

Description

半导体器件及其制造方法
相关申请的交叉引用
于2019年3月1日提交的日本专利申请号2019-037315的公开内容(包括说明书、附图和摘要)以整体内容通过引用并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法，更具体地说，本发明涉及一种当应用于包括鳍型晶体管的半导体器件时有用的技术。
背景技术
鳍晶体管被已知是具有高操作速度、可以降低漏电流和功耗并且可以小型化的晶体管。例如，鳍型场效应晶体管(FINFET:Fin Field Effect Transistor)是一种半导体器件，其具有在作为沟道层的衬底上凸出的板状(壁状)半导体层的图案并且具有被形成以跨过该图案的栅极电极。
此外，EEPROM(电可擦可编程只读存储器)被广泛用作一种能够进行电写入和擦除的非易失性半导体存储器器件。以目前广泛使用的闪存存储器为代表的存储器器件具有在MISFET的栅极电极下被氧化物膜包围的导电浮置栅极电极或俘获电介质膜，并且浮置栅极或俘获电介质膜的电荷存储状态被用作存储器信息，并且所存储的信息被读出作为晶体管的阈值。俘获电介质膜是指能够存储电荷的电介质膜，作为示例，可以给出氮化硅膜等。通过向电荷存储区域注入电荷和从电荷存储区域释放电荷，MISFET的阈值被改变以作为存储器器件来操作。作为闪速存储器，存在使用MONOS(金属氧化物-氮化物-氧化物半导体)膜的分裂栅极型单元。
下面列出了所公开的技术。
[专利文献1]日本未经审查的专利申请公开号：2017-224666
专利文献1公开了：形成覆盖鳍(分裂栅极型MONOS存储器被形成在该鳍上)的表面的硅化物层；并且在逻辑电路区域中形成覆盖FET被形成所在的鳍的表面的外延层。
发明内容
在FINFET中，作为活动(active)层的鳍是薄的。因此，为了防止插塞和鳍之间的接触电阻的增加，在形成晶体管的源极/漏极区域所在的鳍的表面上形成外延层，并且在某些情况下插塞与外延层连接。
另一方面，随着半导体器件小型化，源极线(在器件上的布线)之间的线电容增大，半导体器件的操作延迟发生。此外，当在鳍的短方向上布置的多个鳍中的每个鳍上分别形成外延层并且插塞连接到每个外延层时，插塞的不良形成容易随着插塞之间的间隔减小而发生。
从本说明书和附图的描述中可以看出其他目标和新颖特征。
下面将简要描述本申请中公开的实施例中的典型实施例。
在根据实施例的半导体器件中，在鳍的上部形成的MONOS存储器中在在鳍的短方向上布置的多个鳍中所形成的源极区域通过在鳍上延伸的一个外延层彼此电连接，并且在鳍的短方向上的相邻鳍之间、覆盖上表面低于源极区域上表面的漏极区域的外延层彼此分离。
根据本申请中公开的实施例，可以提高半导体器件的可靠性。
附图说明
图1是示出根据实施例的半导体器件的平面图。
图2是示出根据本实施例的半导体器件的透视图。
图3是示出根据本实施例的半导体器件的横截面图。
图4是示出根据本实施例的半导体器件的横截面图。
图5是示出根据本实施例的半导体器件的制造工艺的横截面图。
图6是在图5之后的制造工艺中半导体器件的透视图。
图7是在图6之后的制造工艺中半导体器件的透视图。
图8是在图7之后的制造工艺中半导体器件的透视图。
图9是在图8之后的制造工艺中半导体器件的透视图。
图10是在图9之后的制造工艺中半导体器件的透视图。
图11是在图10之后的制造工艺中半导体器件的透视图。
图12是在图11之后的制造工艺中半导体器件的透视图。
图13是在图12之后的制造工艺中半导体器件的横截面图。
图14是在图13之后的制造工艺中半导体器件的横截面图。
图15是在图14之后的制造工艺中半导体器件的横截面图。
图16是在图15之后的制造工艺中半导体器件的横截面图。
图17是在图16之后的制造工艺中半导体器件的横截面图。
图18是在图17之后的制造工艺中半导体器件的横截面图。
图19是在图18之后的制造工艺中半导体器件的横截面图。
图20是在图19之后的制造工艺中半导体器件的横截面图。
图21是在图20之后的制造工艺中半导体器件的横截面图。
图22是在图21之后的制造工艺中半导体器件的横截面图。
图23是在图22之后的制造工艺中半导体器件的横截面图。
图24是在图23之后的制造工艺中半导体器件的横截面图。
图25是在图24之后的制造工艺中半导体器件的横截面图。
图26是在图25之后的制造工艺中半导体器件的横截面图。
图27是在图26之后的制造工艺中半导体器件的横截面图。
图28是在图27之后的制造工艺中半导体器件的横截面图。
图29是在图28之后的制造工艺中半导体器件的横截面图。
图30是在图29之后的制造工艺中半导体器件的横截面图。
图31是在图30之后的制造工艺中半导体器件的横截面图。
图32是在图31之后的制造工艺中半导体器件的横截面图。
图33是在图32之后的制造工艺中半导体器件的横截面图。
图34是在图33之后的制造工艺中半导体器件的横截面图。
图35是在图34之后的制造工艺中半导体器件的横截面图。
图36是在图35之后的制造工艺中半导体器件的横截面图。
图37是在图36之后的制造工艺中半导体器件的横截面图。
图38是在图37之后的制造工艺中半导体器件的横截面图。
图39是在图38之后的制造工艺中半导体器件的横截面图。
图40是在图39之后的制造工艺中半导体器件的横截面图。
图41是示出在“写入”、“擦除”和“读取”时向所选择的存储器单元的每个部分施加电压的条件的示例的表。
图42是示出根据比较示例的半导体器件的平面图。
具体实施方式
在以下实施例中，为方便起见当需要时，将通过划分为多个部分或实施例来进行描述，但除非特别说明，否则它们彼此不独立，并且一个部分与其他部分或全部其他部分的修改示例、细节、补充描述等相关。此外，在以下实施例中，除非特别指定或原则上明显限于特定数目，元件的数目等(包括数、数目、数量、范围等)不限于所述数目，并且可以等于或多于上述数目或者可以等于或少于上述数目。
此外，在以下实施例中，组成元素(包括元素步骤等)不一定是必需的，除非它们被具体指定、在原则上被视为明显必需的情况等。类似地，在以下实施例中，当参照部件等的形状、位置关系等时，假定形状等基本接近或类似于形状等；但有明确规定和原则上认为明显的除外。这同样适用于上述数值和范围。
以下，将参照附图详细描述实施例。在用于说明本实施例的所有附图中，用相同的标号表示具有相同功能的构件，并且省略其重复描述。在下面的实施例中，原则上不重复相同或相似部分的描述，除非特别需要。
上标“-”和“+”是表示n型或p型导电性的相对杂质浓度的符号，例如n型杂质的杂质浓度按“n-”、“n”、“n+”的顺序增加。
以下，将描述在本实施例中具有非易失性存储器的半导体器件。本实施例中的半导体芯片包括CPU(中央处理单元)、RAM(随机存取存储器)和模拟电路。此外，本实施例中的半导体芯片包括EEPROM(电可擦除可编程只读存储器、闪存存储器和I/O(输入/输出)电路，并且配置半导体器件。
CPU(电路)也称为中央处理设备，从存储设备读取和解码指令，并根据指令执行各种操作和控制。RAM(电路)是一种存储器，可以根据需要在其中写入存储器信息和读取存储器信息。作为RAM，使用静态电路的SRAM(Static RAM)。模拟电路是处理在时间上连续变化的电压和电流信号(即模拟信号)的电路，并且由例如放大器电路、转换电路、调制电路、振荡电路、电源电路等配置。
EEPROM和闪存存储器是一种非易失性存储器，其中存储器信息可以在写入操作和擦除操作中电重写，也被称为电可擦除可编程只读存储器。EEPROM和闪存存储器的存储器单元由用于存储设备(存储器)的例如MONOS(金属氧化物氮化物氧化物半导体)型晶体管或MNOS(金属氮化物氧化物半导体)型晶体管构成。
I/O电路是用于将数据从半导体芯片输出到连接到半导体芯片外部的器件或将数据从连接到半导体芯片外部的器件输入到半导体芯片的输入/输出电路。
本实施例的半导体器件具有存储器单元区域和逻辑电路区域。在存储器单元区域中，形成存储器单元阵列，其中多个非易失性存储器单元布置成矩阵。在逻辑电路区域中，形成CPU、RAM、模拟电路、I/O电路、EEPROM或闪存存储器的地址缓冲器、行解码器、列解码器、验证感测放大器电路、感测放大器电路、写入电路等。
半导体器件的器件结构
接下来，参照图1至图4，描述本实施例的半导体器件的结构。图1是本实施例中的半导体器件的平面图。图2是本实施例中的半导体器件的透视图。图3和图4是本实施例中的半导体器件的横截面图。在图2和图4中，未示出阱、源极/漏极区域和硅化物层。
在图1中，在存储器单元区域1A中示出存储器单元阵列的平面图，在nMIS区域1B中示出配置逻辑电路区域的逻辑电路等的n型晶体管QN的平面图，并且在pMIS区域1C中示出配置逻辑电路区域的逻辑电路等的p型晶体管QP的平面图。作为n型晶体管QN，形成n型MISFET(金属绝缘体半导体场效应晶体管，MIS型场效应晶体管)。作为p型晶体管QP，形成p型MISFET。在本申请中，n型MISFET有时称为nMIS，p型MISFET有时称为pMIS。
例如，在闪存存储器中形成存储器单元区域1A中的存储器单元MC。例如，在上述RAM或CPU中形成nMIS区域1B中的n型晶体管QN和pMIS区域1C中的p型晶体管QP。
如图1所示，在存储器单元区域1A中，沿X方向延伸的多个鳍FA在Y方向上以相等间隔布置。X方向和Y方向中的每个方向是沿半导体衬底SB的上表面(主表面)的方向，并且X方向在平面图中垂直于(交叉)Y方向。例如，鳍FA是从半导体衬底SB的上表面选择性地凸出的矩形平行六面体凸出部分(突起)，并且具有板状(壁状)形状。鳍FA的下端部分被覆盖半导体衬底SB的上表面的元件隔离区域EI包围。鳍FA是半导体衬底SB的一部分，并且是半导体衬底SB的活动区域。在平面图中，相邻鳍FA之间的空间嵌有元件隔离区域EI，并且鳍FA的外围被元件隔离区域EI包围。鳍FA是形成存储器单元MC的活动区域。
在多个鳍FA上布置沿Y方向延伸的多个控制栅极电极CG和多个存储器栅极电极MG，以跨过鳍FA。在鳍FA的上表面和侧表面中形成控制栅极电极CG侧的漏极区域MD和存储器栅极电极MG侧的源极区域MS，以便夹着控制栅极电极CG和存储器栅极电极MG。即，在X方向上，彼此相邻的一个控制栅极电极CG和一个存储器栅极电极MG位于源极区域MS和漏极区域MD之间。
漏极区域MD和源极区域MS是从鳍FA的上表面和侧表面到鳍FA的内部形成的n型半导体区域。
在平面图中，漏极区域MD被形成为从与控制栅极电极CG相邻的多个鳍FA中每个鳍的上表面和侧表面到鳍FA的内部。这里，与控制栅极电极CG相邻的鳍FA是：在平面图中与控制栅极电极CG相邻的鳍FA中的、在与控制栅极电极CG相邻的存储器栅极电极MG的相对侧的鳍FA的部分。在本申请中，与控制栅极电极CG相邻的鳍FA可称为控制栅极电极CG侧的鳍FA。
在平面图中，源极区域MS被形成为从与存储器栅极电极MG相邻的多个鳍FA中每个鳍的上表面和侧表面到鳍FA的内部。这里，与存储器栅极电极MG相邻的鳍FA是：在平面图中与存储器栅极电极MG相邻的鳍FA中的、在与存储器栅极电极MG相邻的控制栅极电极CG相对侧的鳍FA的部分。在本申请中，与存储器栅极电极MG相邻的鳍FA可称为存储器栅极电极MG侧的鳍FA。
在平面图中，在X方向上的两个相邻控制栅极电极CG之间形成漏极区域MD，在X方向上的两个相邻存储器栅极电极MG之间形成源极区域MS。存储器单元MC是具有控制栅极电极CG、存储器栅极电极MG、漏极区域MD和源极区域MS的非易失性存储器单元。在本申请中，配置一个存储器单元或一个晶体管的源极区域和漏极区域有时被称为源极/漏极区域。
在X方向上彼此相邻的两个存储器单元MC共享漏极区域MD或源极区域MS。共享漏极区域MD的两个存储器单元MC具有关于在平面图中在Y方向延伸通过漏极区域MD的轴线、在X方向上线对称的布局，并且共享源极区域MS的两个存储器单元MC具有关于在平面图中在Y方向延伸通过源极区域MS的轴线、在X方向上线对称的布局。
即，在每个鳍FA中形成沿X方向布置的多个存储器单元MC。每个存储器单元MC的源极区域MS电连接到存储器单元MC上的布线(未示出)，源极电位经由在接触孔(该接触孔穿过在存储器单元MC上形成的层间绝缘膜(未示出))中形成的插塞(接触插塞，导电连接部分)PG供应到该存储器单元MC。沿Y方向布置的多个存储器单元MC的多个漏极区域MD电连接到由沿X方向延伸的布线形成的位线BL。
例如，在nMIS区域1B中形成沿X方向延伸的鳍FB。类似于鳍FA，鳍FB是半导体衬底SB的一部分，并且具有从半导体衬底SB的上表面凸出的板形状(壁状)。鳍FB是半导体衬底SB的活动区域，鳍FB的下端部被覆盖半导体衬底SB的上表面的元件隔离区域EI包围。在鳍FB上布置沿Y方向延伸的栅极电极G1，使其跨过鳍FB，在鳍FB的上表面和侧表面中形成漏极区域LD1和源极区域LS1，使得夹着栅极电极G1。漏极区域LD1和源极区域LS1是在鳍FB中形成的n型半导体区域。
n型晶体管QN包括栅极电极G1、漏极区域LD1和源极区域LS1。栅极电极G1、漏极区域LD1和源极区域LS1分别经由在接触孔中形成的插塞PG来与布线MW电连接。鳍FB是用于形成n型晶体管QN的活动区域。
此外，在pMIS区域1C中形成沿X方向延伸的鳍FC和鳍FC上的p型晶体管QP。例如，由栅极电极G2、漏极区域LD2和源极区域LS2配置的p型晶体管QP的布局与n型晶体管QN的布局相同。然而，漏极区域LD2和源极区域LS2是在鳍FC中形成的p型半导体区域。
尽管图1中示出了一个n型晶体管QN和一个p型晶体管QP，但是可以在一个鳍上沿X方向并排布置多个晶体管。尽管未示出，但在nMIS区域1B中可以沿Y方向布置多个鳍FB，并且也可以沿Y方向布置多个n型晶体管QN。类似地，在pMIS区域1C中，可以在Y方向并排布置多个鳍FC，并且也可以在Y方向布置多个p型晶体管QP。
鳍FA、FB和FC是例如从半导体衬底SB的上表面以垂直于上表面的方向凸出的矩形平行六面体凸出部分。换言之，鳍FA、FB和FC从每个鳍FA、FB和FC周围的沟槽底部向上凸出。但是，鳍FA、FB和FC不一定必须是矩形平行六面体，矩形的角可以在短方向的平面图中圆角化。此外，鳍FA、FB和FC的边可以垂直于半导体衬底SB的上表面，但是可以具有接近垂直的倾斜角，如图4所示。也就是说，每个鳍FA、FB和FC的横截面形状是矩形平行六面体或梯形。这里，鳍FA、FB和FC的边相对于半导体衬底SB的上表面倾斜。
如图1所示，鳍FA、FB和FC在平面图中延伸的方向是每个鳍的长方向(长边方向)，与长方向正交的方向是每个鳍的短方向(短边方向)。也就是说，鳍在X方向的长度大于鳍在Y方向的宽度。鳍FA、FB和FC可以具有任何形状，只要它们是具有长度、宽度和高度的凸出部分即可。例如，鳍在平面视图中可能具有蛇形布局。
在n型晶体管QN和p型晶体管QP的每一个上布置有多个布线MW，并且nMIS区域1B中的漏极区域LD1和源极区域LS1经由插塞PG电连接到布线MW。pMIS区域1C中的漏极区域LD2和源极区域LS2经由插塞PG电连接到布线MW。每个栅极电极G1和G2经由插塞PG电连接到布线MW。在未示出区域中，每个控制栅极电极CG和存储器栅极电极MG也经由插塞PG电连接到布线。
这里，鳍经由覆盖鳍的上表面和侧表面的外延层(半导体层、外延生长层、升起部分)电连接到鳍上的插塞PG。例如，在鳍FA中形成的漏极区域MD经由覆盖鳍FA的上表面和侧表面的外延层EPD电连接到鳍上的插塞PG。鳍FA中形成的源极区域MS经由覆盖鳍FA的上表面和侧表面的外延层EPS电连接到鳍上的插塞PG。在鳍FB中形成的漏极区域LD1和源极区域LS1分别经由覆盖鳍FB的上表面和侧表面的外延层EP1电连接到鳍上的插塞PG。在鳍FC中形成的漏极区域LD2和源极区域LS2分别经由覆盖鳍FC的上表面和侧表面的外延层EP2电连接到鳍上的插塞PG。
这是为了防止当插塞直接连接到在短方向(Y方向)上具有较小宽度的鳍时插塞和鳍之间的接触电阻增大。这里，通过将插塞连接到比鳍具有更大Y方向宽度的外延层而减小接触电阻。每个外延层具有与鳍中的源极/漏极区域相等的杂质浓度，并且配置每个晶体管的源极/漏极区域的一部分。例如，外延层EPD是漏极区域MD的一部分。
覆盖预定鳍并且分别配置漏极区域MD、LD1、LD2、源极区域LS1和LS2的外延层EPD、EP1和EP2不与覆盖Y方向上彼此相邻的其他鳍的外延层接触。也就是说，外延层EPD被分离地形成于在Y方向上布置的每个鳍FA上，并且一个外延层EPD不与在Y方向上相邻的两个鳍FA两者连接。换句话说，覆盖在Y方向上彼此相邻的两个鳍FA的两个外延层EPD彼此分离。这也适用于分别配置漏极区域MD、LD1、LD2、源极区域LS1和LS2的外延层EP1和EP2。
另一方面，作为本实施例的主要特征之一，覆盖形成源极区域MS的鳍FA的部分的外延层EPS与覆盖在Y方向上相邻的其他鳍FA的外延层EPS集成在一起。换句话说，一个外延层EPS与在Y方向上布置的多个鳍FA中的每个鳍接触，并且在多个鳍FA中的每个鳍中形成的源极区域MS经由外延层EPS彼此电连接。也就是说，外延层EPD在Y方向上延伸并被形成为跨过多个鳍FA。
虽然图1示出了一个示例，其中连接到外延层EPS的插塞PG被布置在鳍FA上，插塞PG可以布置在Y方向上彼此相邻的鳍FA之间的区域上。插塞PG可以在Y方向上连接到存储器单元阵列外的外延层EPS。
经由插塞PG电连接到外延层EPD的位线BL被形成在位线BL下的鳍FB上，位线BL被电连接到在X方向上布置的多个漏极区域MD中的每个漏极区域，并且在存储器单元阵列中的位线BL下沿着鳍FB在X方向上延伸。也就是说，在存储器单元阵列上，沿X方向延伸的多个位线BL在Y方向上以条带形状布置。
另一方面，由于在多个鳍FA中的每个鳍中形成的源极区域MS经由在存储器单元阵列中的在Y方向上延伸的外延层EPS电连接，所以经由插塞PG电连接到外延层EPS的布线(源极线)不需要像位线那样被布置成条带形状。换句话说，在Y方向上延伸的多个布线不需要布置在存储器单元阵列上的X方向上，以便向源极区域MS提供电位。因此，如果只将电连接到外延层EPS的最小引线形成为布线，源极电位可以被提供给沿Y方向布置的每个存储器单元MC。
在图2至图4中，按从左到右的顺序并排示出存储器单元区域1A、nMIS区域1B和pMIS区域1C。在图2中，未示出各元件上的硅化物层、层间绝缘膜和布线。在图2中，被栅极电极等覆盖的存储器单元区域1A的元件隔离区域EI上的鳍FA的一部分的轮廓用虚线表示。在图2中，省略绝缘膜(ONO膜)C1的堆叠结构，并且绝缘膜C1示出为一个膜。存储器单元MC被形成在配置存储器单元区域1A中的半导体衬底SB的鳍FA上，n型晶体管QN被形成在配置nMIS区域1B中的半导体衬底SB的鳍FB上，p型晶体管QP被形成在配置pMIS区域1C中的半导体衬底SB的鳍FC上。
图3是沿图1的A-A、B-B和C-C线获得的半导体器件的横截面图。图4是沿图1的线D-D、线E-E、线F-F和线G-G获得的半导体器件的横截面图。尽管在鳍的长方向上在一个鳍上并排形成多个元件，但是图2和图3中在鳍上仅示出一个元件。
如图2所示，控制栅极电极CG和存储器栅极电极MG沿Y方向延伸以跨过鳍FA，栅极电极G1沿Y方向延伸以跨过鳍FB，栅极电极G2沿Y方向延伸以跨过鳍FC。控制栅极电极CG和存储器栅极电极MG的上表面覆盖有硅化物层S2。硅化物层S2由例如硅化镍(NiSi)形成。硅化物层S2可以含有Pt(铂)。
如图2至图4所示，在形成配置存储器单元区域1A中的漏极区域的扩散区域D1的部分中，鳍FA的上表面和侧表面被外延层(半导体层)EPD覆盖。此外，在形成配置存储器单元区域1A中的源极区域的扩散区域D1的部分中，鳍FA的上表面和侧表面被外延层(半导体层)EPS覆盖。鳍FB的侧表面和上表面被外延层(半导体层)EP1覆盖，在鳍FB上形成配置nMIS区域1B中的源极/漏极区域的扩散区域D2。类似地，鳍FC的侧表面和上表面被外延层(半导体层)EP2覆盖，在鳍FC中形成配置pMIS区域1C中的源极/漏极区域的扩散区域D3。外延层EPD、EPS、EP1和EP2被形成在元件隔离区域EI上。
由外延生长法形成的外延层EPD、EP1和EP2中的每个外延层沿Y方向的横截面具有菱形形状(参见图4)。例如，在存储器单元区域1A中外延层EPD的侧表面不与鳍FA接触，其具有下侧表面和上侧表面。下侧表面的侧表面沿着半导体衬底SB的上表面在从元件隔离区域EI侧朝向上侧的方向倾斜远离鳍FB，上侧表面的侧表面沿半导体衬底SB的上表面在从元件隔离区域EI侧朝向上侧的方向倾斜朝向鳍FB。下侧表面的上端部连接到上侧表面的下端部。
换句话说，在Y方向上，在外延层EPD的上端和下端之间的中心处，外延层EPD的左端部分和右端部分之间的宽度大于在外延层EP1的上端部分和下端部分。外延层EP1、EP2具有与外延层EPD相似的形状。
另一方面，在由外延生长法形成的外延层EPS中，从在Y方向上布置的多个鳍FA的表面生长的半导体层彼此接触并集成在一起。因此，外延层EPS沿Y方向的横截面具有在Y方向上延伸的形状(参见图4)，并且没有菱形。
存储器单元区域1A中的外延层EPD和EPS以及nMIS区域1B中的外延层EP1由例如SiP(磷化硅)或SiC(碳化硅)形成，并且在pMIS区域1C中的外延层EP2由例如SiGe(硅锗)形成。
在存储器单元区域1A中的外延层EPD和EPS是向其中引入n型杂质(例如P(磷)或As(砷))的半导体层，并且外延层EPD和EPS中的每一个都配置扩散区域D1。nMIS区域1B中的外延层EP1是向其中引入n型杂质(例如P(磷)或As(砷))的半导体层，并配置n型晶体管QN的扩散区域D2。pMIS区域1C中的外延层EP2是向其中引入p型杂质(例如B(硼))的半导体层，并配置p型晶体管QP的扩散区域D3。
如图2和图3所示，鳍FA、FB和FC的侧表面的下部被在半导体衬底SB的上表面上形成的元件隔离区域EI包围。也就是说，鳍通过元件隔离区域EI彼此分离。在鳍FA中，从鳍FA的上表面到鳍FA的下部分形成p型阱PW1，其是p型半导体区域。类似地，在鳍FB中，从鳍FB的上表面到鳍FB的下部分形成p型阱PW2，其是p型半导体区域。在鳍FC中，从鳍FC的上表面到鳍FC的下部分形成n型阱NW，其是n型半导体区域。
控制栅极电极CG经由栅极电介质膜GF被形成在鳍FA的上表面和侧表面上，并且存储器栅极电极MG经由在鳍FA的长方向(X方向)上的绝缘膜C1被形成在与控制栅极电极CG相邻的区域中。在控制栅极电极CG和存储器栅极电极MG之间插入绝缘膜C1，并且控制栅极电极CG和存储器栅极电极MG由绝缘膜C1电隔离。即，控制栅极电极CG和存储器栅极电极MG彼此绝缘。绝缘膜C1插在存储器栅极电极MG与鳍FA的上表面和侧表面之间。即，存储器栅极电极MG经由绝缘膜C1被形成在鳍FA的上表面和侧表面上。绝缘膜C1连续形成，以覆盖存储器栅极电极MG的侧表面和底表面。因此，绝缘膜C1具有L形横截面形状。
注意，包括电荷存储部分的ONO膜(绝缘膜C1)需要被形成在存储器栅极电极MG下，但是分离控制栅极电极CG和存储器栅极电极MG的绝缘膜不需要是ONO膜。因此，可以在控制栅极电极CG和存储器栅极电极MG之间形成仅由例如氧化硅膜形成的绝缘膜。
栅极电介质膜GF是通过热氧化鳍FA的上表面和侧表面而形成的热氧化膜(氧化硅膜)，其是由硅制成的半导体衬底SB的凸出部分，并且氧化硅膜的厚度例如为2nm。绝缘膜C1是由氧化硅膜X1、在氧化硅膜X1上形成的氮化硅膜NF和在氮化硅膜NF上形成的氧化硅膜X2形成的，氧化硅膜X1是由通过热氧化鳍FA(其是由硅制成的半导体衬底SB的凸出部分)的上表面和侧表面而形成的厚度为4nm的热氧化膜(氧化硅膜)形成的。氮化硅膜NF是存储器单元MC的电荷存储部分(电荷存储层)。也就是说，绝缘膜C1是ONO(氧化物-氮化物-氧化物)膜。例如，氮化硅膜的厚度为7nm，例如，氧化硅膜X2的厚度为9nm。
也就是说，绝缘膜C1具有从鳍FA的上表面侧和控制栅极电极CG的侧表面按照氧化硅膜X1、氮化硅膜NF和氧化硅膜X2的顺序堆叠形成的堆叠结构。绝缘膜C1的厚度例如为20nm，其大于控制栅极电极CG下方的栅极电介质膜GF的厚度。氧化硅膜X2可以由氮氧化硅膜形成。
如存储器单元区域1A中所示，沿着鳍FA的上表面和侧表面以及元件隔离区域EI的上表面，控制栅极电极CG经由栅极电介质膜GF在鳍FA的短方向(Y方向)延伸。类似地，在鳍FA的短方向上，存储器栅极电极MG经由绝缘膜C1沿鳍FA的上表面和侧表面以及元件隔离区域EI的上表面延伸。硅化物层S2被形成在每个控制栅极电极CG和存储器栅极电极MG的上表面上。
包括控制栅极电极CG、存储器栅极电极MG、栅极电介质膜GF、绝缘膜C1和硅化物层S2的图案的侧表面被侧壁间隔件SW覆盖。侧壁间隔件SW具有例如氮化硅膜和氧化硅膜的堆叠结构。外延层EPD和EPS覆盖包括控制栅极电极CG的图案和从侧壁间隔件SW暴露的鳍FA的表面。
如图3所示，在鳍FA中形成一对源极/漏极区域，以便夹着在包括控制栅极电极CG的图案下方的鳍FA。换言之，在包括鳍FA的表面的鳍FA中，形成一对源极区域和漏极区域，以便在X方向上夹着控制栅极电极CG和存储器栅极电极MG。源极区域和漏极区域中的每个具有延伸区域EX1(其为n-型半导体区域)和扩散区域D1(其为n+型半导体区域)。扩散区域D1具有比延伸区域EX1更高的杂质密度和更深的深度。在每个源极区域和漏极区域中，延伸区域EX1和扩散区域D1彼此接触，延伸区域EX1位于图案下方的鳍FA的上表面，即在沟道区域侧。
如上所述，通过形成具有包括低杂质浓度的延伸区域EX1和高杂质浓度的扩散区域D1的结构的源极/漏极区域，即LDD(轻掺杂漏极)结构，可以改善具有源极/漏极区域的晶体管的短沟道特性。源极区域对应于图1所示的源极区域MS，漏极区域对应于图1所示的漏极区域MD。延伸区域EX1的形成深度可以大于扩散区域D1。配置存储器单元MC的源极区域不需要延伸区域EX1。
由例如氧化硅膜形成的层间绝缘膜IL1经由由例如氮化硅膜形成的绝缘膜IF9而被形成在鳍FA和元件隔离区域EI上。在每个层间绝缘膜IL1、控制栅极电极CG、存储器栅极电极MG、侧壁间隔件SW和硅化物层S2的上表面上形成由例如氧化硅膜形成的层间绝缘膜IL2。层间绝缘膜IL1的上表面与绝缘膜C1、侧壁间隔件SW和硅化物层S2中每个的上表面基本上在同一平面中平坦。
在层间绝缘膜IL2上形成多个布线M1，并且布线M1经由设置在穿过层间绝缘膜IL2和IL1的接触孔CH中的插塞PG电连接到存储器单元MC的源极区域和漏极区域。硅化物层S1插入在插塞PG和外延层EPD之间、以及插塞PG和外延层EPS之间。硅化物层S1是例如NiPt硅化物层。
外延层EPD和EPS中每个的上表面和侧表面被硅化物层S1覆盖。硅化物层S1具有降低插塞PG(该插塞PG是由例如主要包含钨(W)的金属膜形成的连接部分)和由半导体制成的外延层EPD中的漏极区域之间的连接电阻、以及插塞PG和由半导体制成的外延层EPS中的源极区域之间的连接电阻的功能。
这里，描述了在平面图中每个接触孔CH和插塞PG具有圆形的情况，但是在平面图中接触孔CH和插塞PG的形状可以是矩形等。接触孔CH和插塞PG可以在鳍的短方向(Y方向)上具有比外延层EPD、EP1和EP2更大的宽度。
存储器单元MC具有控制栅极电极CG、存储器栅极电极MG、漏极区域和源极区域。控制栅极电极CG和源极/漏极区域配置控制晶体管，存储器栅极电极MG和源极/漏极区域配置存储器晶体管，存储器单元MC由控制晶体管和存储器晶体管配置。也就是说，控制晶体管和存储器晶体管共享源极/漏极区域。在控制栅极电极CG和存储器栅极电极MG的栅极长度方向(X方向)上的漏极区域和源极区域之间的距离对应于存储器单元MC的沟道长度。
共享一组控制栅极电极CG和存储器栅极电极MG的存储器单元MC被形成在沿Y方向布置的鳍FA上。包括不同控制栅极电极CG和存储器栅极电极MG的多个存储器单元MC在一个鳍FA上沿X方向并排布置。
在nMIS区域1B中，栅极电极G1经由绝缘膜HK被形成在鳍FB的上表面和侧表面上作为栅极电介质膜。绝缘膜HK连续覆盖栅极电极G1的底表面和侧表面。绝缘膜HK是具有高于氮化硅的介电常数(相对介电常数)的绝缘膜，即所谓的高k膜(高介电常数膜)。栅极电极G1由覆盖绝缘膜HK表面的金属膜MF1和经由金属膜MF1在绝缘膜HK上形成的金属膜MF2形成。金属膜MF2的两侧表面覆盖有金属膜MF1。例如，金属膜MF1由TiAl(钛铝)制成，金属膜MF2由Al(铝)制成。氧化硅膜可以被形成为鳍FB和绝缘膜HK之间的栅极电介质膜的一部分，但此处未示出该氧化硅膜。
在鳍FB的短方向(Y方向)，栅极电极G1经由绝缘膜HK沿着鳍FB的上表面和侧表面的每一个以及元件隔离区域EI的上表面连续延伸。栅极电极G1的侧表面覆盖有侧壁间隔件SW。
为了在X方向上夹着栅极电极G1而在栅极电极G1侧的鳍FB中提供的每个源极区域和漏极区域具有作为n-型半导体区域的延伸区域EX2和作为n+型半导体区域的扩散区域D2，并且具有LDD结构。扩散区域D2被形成在经由侧壁间隔件SW在栅极电极G1侧形成的外延层EP1中以及在鳍FB中。延伸区域EX2被形成为从鳍FB的上表面和侧表面到鳍FB的内部。源极区域对应于图1所示的源极区域LS1，漏极区域对应于图1所示的漏极区域LD1。
在nMIS区域1B中，以与存储器单元区域1A相同的方式，绝缘膜IF9、层间绝缘膜IL1和IL2按该顺序被形成在鳍FB和元件隔离区域EI上。然而，在层间绝缘膜IL1和层间绝缘膜IL2之间形成绝缘膜IF10以覆盖栅极电极G1的上表面。层间绝缘膜IL1的上表面与栅极电极G1、绝缘膜HK和侧壁间隔件SW的上表面一起被平坦化。
布线M1被形成在层间绝缘膜IL2上，布线M1通过设置在穿过层间绝缘膜IL1和IL2的接触孔CH中的插塞PG而被电连接到源极区域和漏极区域。硅化物层S1插在插塞PG和外延层EP1之间。硅化物层S1是例如NiPt硅化物层。
外延层EP1的上表面和侧表面被硅化物层S1覆盖。硅化物层S1具有减小插塞PG与由半导体制成的外延层EP1中的源极/漏极区域之间的连接电阻的功能，该插塞PG由主要包含例如钨(W)的金属膜制成。
n型晶体管QN具有栅极电极G1、漏极区域和源极区域。栅极电极G1的栅极长度方向(X方向)上的漏极区域和源极区域之间的距离对应于n型晶体管QN的沟道长度。
在pMIS区域1C中，栅极电极G2经由绝缘膜HK被形成在鳍FC的上表面和侧表面上作为栅极电介质膜。绝缘膜HK连续覆盖栅极电极G2的底表面和侧表面。绝缘膜HK是具有高于氮化硅的介电常数(相对介电常数)的绝缘膜，即所谓的高k膜(高介电常数膜)。栅极电极G2由覆盖绝缘膜HK表面的金属膜MF3和经由金属膜MF3在绝缘膜HK上形成的金属膜MF4形成。金属膜MF4的两侧表面覆盖有金属膜MF3。例如，金属膜MF3由TiAl(钛铝)制成，金属膜MF4由Al(铝)制成。氧化硅膜可以被形成为鳍FC和绝缘膜HK之间的栅极电介质膜的一部分，但此处未示出该氧化硅膜。
在鳍FC的短方向(Y方向)，栅极电极G2经由绝缘膜HK沿鳍FC的上表面和侧表面的每一个以及元件隔离区域EI的上表面连续延伸。栅极电极G2的侧表面覆盖有侧壁间隔件SW。
为了在X方向上夹着栅极电极G2而在栅极电极G2侧的鳍FC中提供的每个源极区域和漏极区域具有为p-型半导体区域的延伸区域EX3和为p+型半导体区域的扩散区域D3，且具有LDD结构。扩散区域D3被形成在经由侧壁间隔件SW在栅极电极G2侧形成的外延层EP2中以及鳍FC中。延伸区域EX3被形成为从鳍FC的上表面和侧表面到鳍FC的内部。源极区域对应于图1所示的源极区域LS2，漏极区域对应于图1所示的漏极区域LD2。
在pMIS区域1C中，类似于nMIS区域1B，绝缘膜IF9、层间绝缘膜IL1、绝缘膜IF10和层间绝缘膜IL2以该顺序被形成在鳍FC和元件隔离区域EI上。层间绝缘膜IL1的上表面与栅极电极G2、绝缘膜HK和侧壁间隔件SW的上表面一起被平坦化。
布线M1被形成在层间绝缘膜IL2上，布线M1经由设置在穿过层间绝缘膜IL1和IL2的接触孔CH中的插塞PG而被电连接到源极区域和漏极区域。硅化物层S1插在插塞PG和外延层EP2之间。硅化物层S1是例如NiPt硅化物层。
外延层EP2的上表面和侧表面被硅化物层S1覆盖。硅化物层S1具有减小插塞PG与由半导体制成的外延层EP2中源极/漏极区域之间的连接电阻的功能，所述插塞PG由主要包含例如钨(W)的金属膜制成。
p型晶体管QP具有栅极电极G2、漏极区域和源极区域。栅极电极G2的栅极长度方向(X方向)上的漏极区域和源极区域之间的距离对应于p型晶体管QP的沟道长度。
这里，作为根据本实施例的半导体器件的主要特征之一，配置漏极区域的扩散区域D1被形成所在的鳍FA的上表面的高度低于配置源极区域的扩散区域D1被形成所在的鳍FA的上表面的高度。换句话说，与外延层EPS接触的鳍FA的上表面高于与外延层EPD接触的鳍FA的上表面。与外延层EPS接触的鳍FA的上表面高于与外延层EP1接触的鳍FB的上表面或与外延层EP2接触的鳍FC的上表面。与外延层EPD接触的鳍FA的上表面比存储器单元区域1A中的在控制栅极电极CG、存储器栅极电极MG和侧壁间隔件SW下方的鳍FA的上表面低例如200nm至50nm。
因此，在与控制栅极电极CG相邻的侧壁间隔件SW下方的鳍FA的上表面和与外延层EPD接触的鳍FA的上表面之间形成台阶。在本申请中，鳍的上表面的高度和鳍的高度是指：在与元件隔离区域EI下方的半导体衬底SB的上表面(即半导体衬底SB的上表面，不包括鳍FA到FC的表面)垂直的方向(垂直方向，高度方向)上，从元件隔离区域EI的上表面到鳍FA的上表面(最上端)的距离。
与外延层EPD接触的鳍FA的上表面、与外延层EP1接触的鳍FB的上表面以及与外延层EP2接触的鳍FC的上表面低于控制栅极电极CG和存储器栅极电极MG下方的鳍FA的上表面、栅极电极G1下方的鳍FB的上表面和栅极电极G2下方的鳍FC的上表面中的任何一个。
因此，外延层EPS的上表面高于外延层EPD、EP1和EP2中的每个外延层的上表面。外延层EPD、EPS、EP1和EP2中的每个外延层的上表面高于栅极电介质膜GF和鳍FA的界面以及绝缘膜C1和鳍FA之间的界面。
在图4中，沿着Y方向并排示出包括鳍和外延层的四个横截面。也就是说，按照从左开始的顺序，图4示出：包括覆盖漏极区域被形成所在的鳍FA的外延层EPD的横截面，包括覆盖源极区域被形成所在的多个鳍FA的外延层EPS的横截面，包括覆盖漏极区域被形成所在的鳍FB的外延层EP1的横截面，和包括覆盖漏极区域被形成所在的鳍FC的外延层EP2的横截面。包括覆盖源极区域被形成所在的鳍FB的外延层EP1的横截面具有与图4中的nMIS区域1B所示的结构相同的结构，并且包括覆盖源极区域被形成所在的鳍FC的外延层EP2的横截面具有与图4的pMIS区域1C中所示结构相同的结构。
如图4所示，在其中形成源极区域的部分中鳍FA的上表面的高度高于：其中形成漏极区域的部分中鳍FA的任何上表面的高度、其中形成源极区域或漏极区域的鳍FB的任何上表面的高度、以及其中形成源极区域或漏极区域的鳍FC任何上表面的高度。外延层EPS的上表面的高度高于外延层EPD、EP1和EP2中的任何外延层的上表面的高度。
与同一外延层EPS接触的多个鳍FA中、从在Y方向上的端部的鳍FA的侧表面到在Y方向上的外延层EPS的最外端部(终端部)的距离(最短距离)L2，大于从在Y方向上的端部的鳍FA的侧表面到外延层EPS的最外端的距离(最短距离)L1。距离L2大于从Y方向的鳍FB的侧表面到外延层EP1的最外端部的距离(最短距离)L3，或者大于从Y方向上鳍FC的侧表面到外延层EP2的最外端部的距离(最短距离)L4。也就是说，在Y方向上，相邻鳍FA之间的外延层EPS的宽度(距离L2)大于以下中的任何一个：相邻鳍FA之间的外延层EPD的宽度(距离L1)、相邻鳍FB之间外延层EP1的宽度(距离L3)以及相邻鳍FC之间外延层EP2的宽度(距离L4)。
在这里，在存储器单元区域1A中，在鳍FA的短方向(Y方向)上相邻的鳍FA之间的间隔大于：在短方向(Y方向)上、在nMIS区域1B中相邻的鳍FB之间的间隔以及在pMIS区域1C中相邻的鳍FC之间的间隔。然而，在存储器单元区域1A、nMIS区域1B和pMIS区域1C中的每一个中，这些间隔可以相同。在Y方向上彼此相邻的鳍FA之间的距离例如为80nm到120nm。
由于距离L1小于Y方向上彼此相邻的鳍FA之间的距离的1/2，所以与在Y方向上彼此相邻的两个鳍FA接触的外延层EPD彼此分离。类似地，由于距离L3小于Y方向上彼此相邻的鳍FB之间的距离的1/2，所以与在Y方向上彼此相邻的两个鳍FB接触的外延层EP1彼此分离。由于距离L4小于Y方向上彼此相邻的鳍FC之间的距离的1/2，所以与在Y方向上彼此相邻的两个鳍FC接触的外延层EP2彼此分离。
另一方面，由于距离L2大于或等于在Y方向上彼此相邻的鳍FA之间的距离的1/2，所以与在Y方向上彼此相邻的两个鳍FA接触的外延层EPS彼此接触并彼此集成。因此，覆盖在其中形成存储器单元MC(参见图3)的源极区域的部分中的鳍FA的一个外延层EPS覆盖了在Y方向上布置的多个鳍FA。由于在外延层EPS中形成高浓度扩散区域D1(见图3)，所以多个鳍FA的源极区域经由外延层EPS彼此电连接。虽然图2和图4示出外延层EPS覆盖三个鳍FA，但是外延层EPS可以覆盖更多鳍FA。
外延层EPS比外延层EPD、EP1和EP2生长得更大的原因在于，在作为外延生长的基底的鳍中，在存储器单元区域1A中源极区域被形成所在的部分中的鳍FA的上表面的高度比外延层EPD、EP1和EP2相对较高。
此外，源极电位可以供应到在多个鳍FA中的每个鳍中形成的源极区域，而不需要将与由外延层EPS覆盖的鳍的数目相同数目的插塞连接到覆盖多个鳍FA的外延层EPS。因此，直接布置在一个外延层EPS上并与外延层EPS电连接的插塞PG的数目小于由外延层EPS覆盖的鳍FA的数目。这样可以防止插塞PG密集布置。
非易失性存储器的操作
接下来，将参照图41描述非易失性存储器的操作示例。
图41是示出在“写入”、“擦除”和“读取”时向所选择的存储器单元的每个部分施加电压的条件的示例的表格。图41的表格示出了分别在“写入”、“擦除”和“读取”时施加到图3所示的存储器单元MC(所选择的存储器单元)的存储器栅极电极MG的电压Vmg、施加到源极区域MS的电压Vs(参见图1)、施加到控制栅极电极CG的电压Vcg、施加到漏极区域MD的电压Vd(参见图1)以及施加到p型阱PW1的电压Vb。注意，图41所示的表格是电压施加条件的适当示例，并且不限于此，并且可以根据需要进行各种改变。此外，在本实施例中，向作为存储器晶体管的电荷存储部分的氮化硅膜NF中注入电子被定义为“写入”，向氮化硅膜NF中注入空穴被定义为“擦除”。
作为写入方法，可以使用所谓的SSI(源极侧注入)方法，即通过源极侧注入进行热电子注入(热电子注入写入方法)来执行写入的写入方法。例如，通过将如图41中的“写入”一栏所示的电压施加到执行写入的所选择的存储器单元的每个部分，并将电子注入所选择的存储器单元的绝缘膜C1的氮化硅膜NF来执行写入。
此时，在两个栅极电极(存储器栅极电极MG和控制栅极电极CG)之间下方的沟道区域(源极/漏极区域之间)中产生热电子，并将热电子注入氮化硅膜NF中，氮化硅膜NF是存储器栅极电极MG下方的绝缘膜C1中的电荷存储部分。注入的热电子被绝缘膜C1的氮化硅膜NF中的陷阱能级捕获，结果，存储器晶体管的阈值电压升高。也就是说，存储器晶体管处于写入状态。
可以使用所谓BTBT方法作为擦除方法，即通过BTBT(带到带隧穿)热空穴注入来执行擦除的擦除方法(热空穴注入擦除方法)来执行擦除。也就是说，通过向电荷存储部分(绝缘膜C1中的氮化硅膜NF)注入BTBT(带到带隧穿现象)产生的空穴来执行擦除。例如，如图41中“擦除”一栏所示的电压被施加到所选择的要擦除的存储器单元的各个部分，通过BTBT现象产生空穴，并且通过电场加速将空穴注入所选择的存储器单元的绝缘膜C1的氮化硅膜NF中，从而降低存储器晶体管的阈值电压。也就是说，存储器晶体管处于擦除状态。
例如，在读取时，如图41中的“读取”一栏所示的电压被施加到所选择的要读取的存储器单元的每个部分。通过将读取时施加到存储器栅极电极MG的电压Vmg设置为在写入状态的存储器晶体管的阈值电压和在擦除状态的存储器晶体管的阈值电压之间的值，可以区分写入状态和擦除状态。
半导体器件的效果
下面，参照图42说明本实施例的半导体器件的效果。图42是示出根据比较示例的半导体器件的平面图。图42分别示出与图1类似的存储器单元区域1A、nMIS区域1B和pMIS区域1C的平面布局。
图42所示的半导体器件与本实施例的半导体器件不同之处在于：与外延层EPD类似，外延层EPSA独立于每个鳍FA形成，源极线SL沿Y方向延伸，源极线SL是电连接在Y方向布置的多个外延层EPSA中的每一个的布线。也就是说，覆盖在其中形成源极区域MS(该源极区域MS配置存储器单元区域1A中的存储器单元MC)的部分中鳍FA的外延层EPSA与覆盖在Y方向上与鳍FA相邻的其他鳍FA的外延层EPSA分离。多条沿Y方向延伸的源极线SL在存储器单元阵列上方沿X方向上布置。即，源极线SL以条带形状形成。
在由鳍型晶体管形成的MONOS存储器中，由于在短方向作为活动区域的鳍的宽度很小，当插塞直接连接到鳍上时，接触电阻增大。因此，可以设想通过使用外延生长方法在其中形成源极/漏极区域的部分中升起鳍，并将插塞连接到由此形成的外延层。
在这种MONOS存储器中，当源极线通过元件上的布线共同连接(源极区域并联连接)时，源极线之间的线电容随着半导体器件的小型化而增加，并且发生操作延迟(RC延迟)。也就是说，如图42所示的比较示例中所示，在这样的结构中，其中形成了与在Y方向布置的多个鳍FA中形成的源极区域MS并联的源极线SL，并且在X方向布置多个源极线SL，由于源极线之间的间隔因为单元大小减少而变窄，所以由于线电容的增加而发生RC延迟。
此外，如在比较示例中，当插塞(接触插塞)直接被形成在所有源极/漏极区域中的每个区域上时，由于插塞密集地布置，插塞之间的空间变窄。以这种方式以精细节距布置插塞的困难程度较高，并且由于插塞所嵌入的接触孔等的不打开而容易发生插塞形成缺陷。
结果降低了半导体器件的可靠性。
因此，在本实施例的半导体器件中，利用外延生长的量根据鳍的高度而不同的事实，源极线由外延层共用。也就是说，如图3所示，从元件隔离区域EI暴露的鳍FA的高度在形成源极区域的部分中高于形成漏极区域的部分。作为使用鳍FA作为基底的这种外延生长的结果，覆盖具有高的高度的鳍FA的外延层EPS(其是形成源极区域的部分)比覆盖具有低的高度的鳍FA的外延层EPD(其是形成漏极区域的部分)生长地更大。
因此，如图1所示，覆盖在Y方向上布置的多个鳍FA中形成的漏极区域MD的外延层EPD彼此分离，但覆盖在Y方向上布置的多个鳍FA中形成的源极区域MS的外延层EPS彼此集成在一起。也就是说，多个源极区域MS经由外延层EPS并联连接。
因此，不必形成用于经由与存储器单元的元件上的源极区域MS的数目相同数目的插塞PG向每个源极区域MS提供源极电位的源极线，并且防止由于在存储器单元阵列的上部以条带形状布置多个源极线造成的线电容的增加是可能的。因此，可以防止由于线电容的增加而导致的特性退化，并且可以提高半导体器件的可靠性。
此外，由于不必将插塞PG直接布置在源极区域MS上，因此可以使连接到源极区域/漏极区域的插塞PG的布置稀疏。因此，可以防止缺陷插塞形成的发生，并且提高半导体器件的可靠性。
半导体器件的制造工艺
以下，参照图5至图40，描述本实施例的半导体器件的制造方法。图5和图13至图40是本实施例的半导体器件在制造工艺期间的横截面图。图6至图12是本实施例的半导体器件在制造工艺期间的透视图。在图6至图12的透视图中，省略了阱的图示。
图5至图13示出按从左到右的顺序布置的存储器单元区域1A和逻辑电路区域1D。图14至图40示出按从左到右的顺序布置的存储器单元区域1A、nMIS区域1B和pMIS区域1C。nMIS区域1B和pMIS区域1C是配置逻辑电路区域1D的区域。
首先，如图5所示，制备半导体衬底SB，并且在半导体衬底SB的上表面上按顺序形成绝缘膜IF1、绝缘膜IF2和半导体膜SI1。半导体衬底SB由例如电阻率约为1Ωcm到10Ωcm的p型单晶硅制成。绝缘膜IF1由例如氧化硅膜形成，并且可以通过例如氧化方法或CVD(化学气相沉积)方法形成。绝缘膜IF1的厚度约为2nm至10nm。绝缘膜IF2由例如氮化硅膜形成，其厚度约为20nm至100nm。绝缘膜IF2例如通过CVD方法形成。半导体膜SI1由例如硅膜形成，并且由例如CVD方法形成。例如，半导体膜SI1的厚度为20nm到200nm。
接下来，如图6所示，使用光刻技术和刻蚀方法处理存储器单元区域1A和逻辑电路区域1D中的半导体膜SI1。结果，在绝缘膜IF2上沿Y方向并排形成在X方向延伸的半导体膜SI1的多个图案。
存储器单元区域1A中在Y方向的图案的宽度大于逻辑电路区域1D中在Y方向的图案的宽度。在Y方向上，在存储器单元区域1A中布置的图案之间的间隔大于在逻辑电路区域1D中布置的图案之间的间隔。在随后的步骤，由于鳍被形成在Y方向上与半导体膜SI1相邻的区域中，所以通过改变图案的宽度和间隔，可以调整相邻鳍之间的间隔。
接着，如图7所示，硬掩模HM1被形成以覆盖多个半导体膜SI1的相应侧表面。这里，例如，通过CVD方法在半导体衬底SB上形成厚度为10nm至40nm的氧化硅膜，然后在氧化硅膜上进行作为各向异性刻蚀的干法刻蚀。因此，通过暴露绝缘膜IF2和半导体膜Si1中每个膜的上表面，由在半导体膜Si1的侧表面上残留的氧化硅膜形成的硬掩模HM1被形成。硬掩模HM1没有完全嵌入相邻半导体膜SI1之间的空间。如图7所示，环形形成硬掩模HM1，以包围相应的半导体膜SI1。
接下来，如图8所示，通过湿法刻蚀去除半导体膜SI1。随后，形成光阻剂膜PR1以覆盖存储器单元区域1A中的硬掩模HM1并使逻辑电路区域1D中的硬掩模HM1暴露。随后，执行湿法刻蚀以去除硬掩模HM1的表面的一部分。结果，逻辑电路区域1D中的硬掩模HM1的宽度减小。本申请中所指的宽度是指沿半导体衬底SB的上表面的方向上的图案等的长度。
硬掩模HM1是用于在硬掩模下形成鳍的掩模。因此，如上所述，通过提供存储器单元区域1A中的硬掩模HM1的宽度与逻辑电路区域1D中的硬掩模HM1的宽度之间的差，可以提供在存储器单元区域1A和逻辑电路区域1D中形成的鳍的宽度之间的差。
接下来，如图9所示，在去除光阻剂膜PR1之后，形成光阻剂膜PR2以覆盖存储器单元区域1A和逻辑电路区域1D中的硬掩模HM1的一部分。光阻剂膜PR2是以下的抗蚀剂图案：覆盖沿X方向延伸的硬掩模HM1的一部分并暴露在X方向延伸的部分和在在Y方向延伸的部分的端部。也就是说，在X方向上的硬掩模HM1的两个端部从光阻剂膜PR2暴露。
接下来，如图10所示，使用光阻剂膜PR2作为掩模通过刻蚀去除硬掩模HM1的部分，然后去除光阻剂膜PR2。结果，仅剩下沿X方向延伸的硬掩模HM1的部分。也就是说，在绝缘膜IF2上，在Y方向并排布置作为沿X方向延伸的图案的多个硬掩模HM1。
接着，如图11所示，使用硬掩模HM1作为掩模，对绝缘膜IF1、IF2和半导体衬底SB进行各向异性干法刻蚀。结果，在硬掩模HM1下方形成图案，该图案是被处理成板状(壁状)的半导体衬底SB的一部分，即鳍FA、FB和FC。这里，可以通过将从硬掩模HM1暴露的区域中的半导体衬底SB的上表面回缩100nm到250nm来形成沟槽，而形成距半导体衬底SB的上表面的高度为100nm到250nm的鳍FA、FB和FC。也就是说，鳍FA、FB和FC分别从围绕鳍FA、FB和FC形成的沟槽的底表面向上凸出。
接着，如图12所示，在半导体衬底SB上沉积由氧化硅膜等形成的绝缘膜，以便完全嵌入鳍FA、Fb、FC、绝缘膜IF1和IF2。随后，用化学机械抛光(CMP)方法抛光绝缘膜以暴露绝缘膜IF2的上表面。由此，形成由绝缘膜形成的元件隔离区域EI。硬掩模HM1通过CMP工艺被去除。注意，在形成配置元件隔离区域EI的绝缘膜之前，可以去除硬掩模HM1。
接着，如图13所示，去除绝缘膜IF1、IF2。随后，通过在元件隔离区域EI的上表面上执行刻蚀处理，元件隔离区域EI的上表面在高度方向上回缩(降低)。由此，暴露每个鳍FA、FB和FC的侧表面和上表面的一部分。
随后，p型阱PW1通过利用离子注入方法将杂质引入半导体衬底SB的上表面而被形成在存储器单元区域1A的鳍FA中，p型阱PW2被形成在逻辑电路区域1D的鳍FB中，n型阱NW被形成在逻辑电路区域1D的鳍FC中。p型阱PW1、PW2是通过注入p型杂质(如B(硼))形成的。n型阱NW是通过注入n型杂质(如P(磷)或As(砷))而形成的。每个阱被形成为使得其分布在每个鳍的全部和每个鳍下面的半导体衬底SB的一部分上。
接着，如图14所示，形成绝缘膜IF3以分别覆盖鳍FA、FB和FC的上表面和侧表面。绝缘膜IF3可以通过例如热氧化法形成，并且例如由厚度约为2nm的氧化硅膜形成。随后，通过CVD方法等在绝缘膜IF3上沉积厚度等于或大于鳍FA、FB和FC中每一个的高度的半导体膜SI2，然后通过CMP方法等将半导体膜SI2的上表面平坦化，从而形成具有平坦上表面的半导体膜SI2。此后，例如使用CVD方法在半导体膜SI2上形成绝缘膜IF4。半导体膜SI2由例如多晶硅膜形成，绝缘膜IF4由例如氮化硅膜形成。即使如上所述在半导体膜SI2上执行CMP处理之后，半导体膜SI2仍可以保留在鳍FA、FB和FC的上表面上。
接着，如图15所示，形成光阻剂膜(未示出)以覆盖存储器单元区域1A、nMIS区域1B和pMIS区域1C中的鳍FA的一部分。光阻剂膜包括沿Y方向延伸的抗蚀剂图案，以覆盖在存储器单元区域1A中沿Y方向(图中深度方向)布置的多个鳍FA中的每一个。在与抗蚀剂图案相邻的区域中，鳍FA的上表面从光阻剂膜中暴露。
随后，通过使用光阻剂膜作为掩模进行刻蚀，去除存储器单元区域1A中的绝缘膜IF4和半导体膜SI2中每个的一部分，从而暴露元件隔离区域EI的上表面和存储器单元区域1A中的绝缘膜IF3的表面。即，鳍FA的上表面的一部分和侧表面的一部分暴露于绝缘膜IF4和半导体膜SI2。由此，在鳍FA上形成由半导体膜SI2形成的控制栅极电极CG。由此，在控制栅极CG和鳍FA之间形成由绝缘膜IF3形成的栅极绝缘膜GF。
这里，将描述以下情况：通过刻蚀和随后的清洁处理去除覆盖从控制栅极电极CG暴露的鳍FA的表面的绝缘膜IF3，鳍FA的表面暴露，但是鳍FA的上表面和侧表面可以保持覆盖绝缘膜IF3。
接着，如图16所示，在半导体衬底SB上依次形成氧化硅膜(底部氧化膜)X1、氮化硅膜NF和氧化硅膜(顶部氧化膜)X2，从而形成具有由氧化硅膜X1、氮化硅膜NF和氧化硅膜X2形成的堆叠结构的绝缘膜C1。也就是说，绝缘膜C1是ONO膜。氧化硅膜X1可以通过氧化方法、CVD方法等形成。通过例如CVD方法形成(沉积)氮化硅膜NF和氧化硅膜X2。
绝缘膜C1覆盖元件隔离区域EI的上表面和鳍FA的上表面和侧表面。绝缘膜C1覆盖由控制栅极CG和绝缘膜IF4形成的堆叠图案的上表面和侧表面。注意，氮化硅膜NF是用作稍后形成的存储器单元的电荷存储部分(电荷存储膜)的膜，但是也可以形成由HfSiO等制成的高k膜来代替氮化硅膜NF。此外，可以形成AlO(氧化铝)膜来代替氧化硅膜X2。
接着，如图17所示，通过例如CVD方法在半导体衬底SB上形成半导体膜SI3。半导体膜SI3由例如多晶硅膜形成，其厚度大于包括控制栅极电极CG和绝缘膜IF4的堆叠结构的高度。随后，通过CMP方法抛光半导体膜SI3的上表面，以使绝缘膜IF4上的绝缘膜C1的上表面暴露。
接下来，如图18所示，通过执行刻蚀处理来回缩半导体膜SI3的上表面。因此，半导体膜SI3的上表面的位置例如变得基本上等于控制栅极电极CG的上表面的位置的高度。
接着，如图19所示，通过例如CVD方法在半导体衬底SB上形成绝缘膜IF5。绝缘膜IF5由例如氮化硅膜形成，并经由绝缘膜C1覆盖绝缘膜IF4的侧表面和上表面以及半导体膜SI3的上表面。
接着，如图20所示，进行干法刻蚀以除去绝缘膜IF5的一部分，从而暴露绝缘膜C1的上表面和半导体膜SI3的上表面。也就是说，绝缘膜IF5经由绝缘膜C1保持在绝缘膜IF4的侧表面上的侧壁间隔件的形状。随后，使用绝缘膜IF5作为掩模通过刻蚀来处理半导体膜SI3。结果，半导体膜SI3保持在与控制栅极电极CG两侧的侧表面相邻的区域中，并且鳍FA的上表面从除了与控制栅极电极CG两侧的侧表面相邻的区域之外的区域中的半导体膜SI3暴露。
经由绝缘膜C1在栅极长度方向(X方向)上与控制栅极电极CG的一侧表面相邻的半导体膜SI3配置存储器栅极电极MG。存储器栅极电极MG沿Y方向延伸，以便与控制栅极电极CG一起跨过多个鳍FA。
接着，如图21所示，形成抗蚀剂图案(未示出)以覆盖存储器栅极电极MG和存储器栅极电极MG上的绝缘膜IF5，然后使用抗蚀剂图案作为掩模通过刻蚀去除从抗蚀剂图案暴露的绝缘膜IF5和半导体膜SI3。结果，存储器栅极电极MG经由栅极长度方向上的绝缘膜C1保持在控制栅极电极CG的一侧表面上，并且控制栅极电极CG的另一侧表面从栅极长度方向上的半导体膜SI3暴露。
随后，通过刻蚀去除未覆盖绝缘膜IF5和存储器栅极电极MG的绝缘膜C1。结果，绝缘膜IF4的上表面、鳍FA的上表面、鳍FA的侧表面和元件隔离区域EI的上表面暴露。此外，暴露绝缘膜IF4的侧表面和未被存储器栅极电极MG覆盖的控制栅极电极CG的侧表面。
接下来，如图22所示，形成光阻剂膜(未示出)以覆盖存储器单元区域1A以及nMIS区域1B和pMIS区域1C中的鳍FB和FC的部分。光阻剂膜包括沿Y方向延伸并覆盖沿Y方向(图中的深度方向)布置的多个鳍FB中的每一个的一部分的抗蚀剂图案，以及沿Y方向延伸并覆盖沿Y方向布置的多个鳍FC中的每一个的一部分的抗蚀剂图案。在与抗蚀剂图案相邻的区域中，从光阻剂膜暴露每个鳍FB和FC的上表面。
随后，通过使用光阻剂膜作为掩模进行刻蚀，去除nMIS区域1B中的绝缘膜IF4和pMIS区域1C中的半导体膜SI2中的每一个的一部分，从而使元件隔离区域EI的上表面和nMIS区域1B和pMIS区域1C中的绝缘膜IF3的表面暴露，即从绝缘膜IF4和半导体膜SI2暴露每个鳍FB和FC的上表面和侧表面的一部分。结果，由半导体膜SI2形成的虚设(dummy)栅极电极DG经由插入其间的绝缘膜IF3在鳍FB和FC上形成。
虚设栅极电极DG是在随后的步骤中去除并用金属栅极电极替换并且没有保留在完整半导体器件中的膜。即，虚设栅极电极DG是伪栅极电极。这里，将描述去除覆盖从虚拟栅极电极DG暴露的鳍FB和FC表面的绝缘膜IF3的情况。此后，虽然未示出，但是形成氧化硅膜以覆盖虚拟栅极电极DG的侧表面。
接下来，如图23所示，使用绝缘膜IF4、IF5、控制栅极电极CG、存储器栅极电极MG和虚设栅极电极DG作为掩模，将离子注入每个鳍FA、FB和FC的上表面。结果，在鳍FA的上表面上形成作为n型半导体区域的一对延伸区域EX1。在鳍FB的上表面上形成作为n型半导体区域的一对延伸区域EX2。在鳍FC的上表面上形成作为p型半导体区域的一对延伸区域EX3。
至少在与形成延伸区域EX1、EX2的步骤不同的步骤中形成延伸区域EX3。延伸区域EX1、EX2可以通过注入n型杂质(例如P(磷)或As(砷))而形成。延伸区域EX3可以通过注入p型杂质(例如B(硼))形成。这里，延伸区域EX1被形成在存储器栅极电极MG侧的鳍FA中，但延伸区域EX1可以不形成。
随后，例如通过CVD方法在半导体衬底SB上形成绝缘膜IF6。绝缘膜IF6由例如氮化硅膜形成。绝缘膜IF6覆盖元件隔离区域EI、鳍FA、FB和FC、控制栅极电极CG、存储器栅极电极MG、虚设栅极电极DG以及绝缘膜IF4和IF5的表面。
接下来，如图24所示，在形成暴露存储器单元区域1A和nMIS区域1B并覆盖pMIS区域1C的光阻剂膜PR3之后，使用光阻剂膜PR3作为掩模来执行干法刻蚀，以去除存储器单元区域1A和nMIS区域1A中的绝缘膜IF6的一部分，从而暴露每个元件隔离区域EI、鳍FB和绝缘膜IF4的上表面。由绝缘膜IF6形成的侧壁间隔件SW被形成在包括控制栅极CG和存储器单元区域1A中的存储器栅极电极MG的图案的两侧表面上。此外，由绝缘膜IF6形成的侧壁间隔件SW被形成在由nMIS区域1B中的虚设栅极电极DG和虚设栅极电极DG上的绝缘膜IF4形成的堆叠结构的侧表面上。
此时，由绝缘膜IF6形成的侧壁间隔件可以被形成在鳍FA和FB的相应侧表面上，但是在鳍FB的侧表面上形成的侧壁间隔件在图24中未示出。此外，如果在随后的步骤中在鳍FA和FC的侧表面上形成侧壁间隔件，则省略侧壁间隔件的图示。
接下来，如图25所示，在去除光阻剂膜PR3之后，形成光阻剂膜PR4，光阻剂膜PR4暴露存储器单元区域1A和nMIS区域1B的一部分并覆盖pMIS区域1C。光阻剂膜PR4是一种抗蚀剂图案，其在存储器单元区域1A的X方向上在夹着包括控制栅极电极CG和存储器栅极电极MG的图案两侧的鳍FA中，覆盖在存储器栅极电极MG侧的鳍FA的表面，并暴露在控制栅极电极CG侧的鳍FA的表面。
随后，使用光阻剂膜PR4、绝缘膜IF4和侧壁间隔件SW作为掩模执行干法刻蚀。结果，从存储器单元区域1A中的控制栅极电极CG、存储器栅极电极MG、侧壁间隔件SW和光阻剂膜PR4暴露的鳍FA的上表面以及从包括虚设栅极电极DG和nMIS区域1B中的侧壁间隔件SW的图案暴露的鳍FB的上表面被回缩。即，在存储器单元区域1A中，在平面图中，在夹着控制栅极电极CG和存储器栅极电极MG的鳍FA的上表面中的、在控制栅极电极CG侧的上表面回缩到半导体衬底SB侧。这里，每个鳍FA和FB的上表面回缩到半导体衬底SB侧，例如回缩20nm到50nm。
结果，在控制栅极电极CG旁边的鳍FA的上表面和在虚拟栅极电极DG旁边的鳍FB的上表面回缩到高于元件隔离区域EI的上表面并且低于存储器栅极电极MG下方的鳍FA的上表面以及在存储器栅极电极MG的一侧在虚设栅极电极DG下方的鳍FB的上表面中的任何上表面的位置。即，在存储器单元区域1A中，在控制栅极电极CG和存储器栅极电极MG旁边的鳍FA的上表面之中，尽管在控制栅极电极CG侧的鳍FA的上表面(即，在形成漏极区域的部分)被回缩并变得更低，但是位于存储器栅极电极MG侧的鳍FA的上表面(即源极区域被形成所在的部分)被保护，因此不被刻蚀并且保持高。
接着，如图26所示，在去除光阻剂膜PR4之后，通过外延生长方法形成存储器单元区域1A中的外延层EPD和EPS以及nMIS区域1B中的外延层EP1。即，在存储器单元区域1A中，在从控制栅极电极CG、存储器栅极电极MG和侧壁间隔件SW暴露的鳍FA的表面(上表面和侧表面)之中，形成覆盖在控制栅极电极CG侧的鳍FA的表面的外延层EPD和覆盖在存储器栅极电极MG侧的鳍FA的表面的外延层EPS。在nMIS区域1B中，形成外延层EP1以覆盖从包括虚设栅极电极DG和侧壁间隔件SW的图案中暴露的鳍FB的表面(上表面和侧表面)。外延层EPD、EPS和EP1由例如硅制成。外延层EPD和EPS与鳍FA的上表面和侧表面接触，外延层EP1与鳍FB的上表面和侧表面接触。这里，例如，可以形成由SiP(磷化硅)膜或SiC(碳化硅)膜形成的外延层EPD、EPS和EP1。
如参照图4所描述的，外延层EPD和EP1是具有钻石横截面形状的半导体层，并且覆盖在Y方向上的鳍FB的侧表面。另一方面，外延层EPS通过接触和集成从在Y方向布置的多个鳍FA的表面生长的钻石形半导体层而形成。因此，外延层EPS在Y方向上的横截面中具有沿Y方向延伸的形状(参见图4)，并且没有菱形形状。
外延生长量随鳍高度的增加而增加，随着鳍高度的减小而减小。也就是说，在外延生长过程中横向方向(半导体衬底的上表面的水平方向)的生长量根据鳍的高度而变化。这里，在平面图中夹着控制栅极电极CG和存储器栅极电极MG的鳍FA中，在控制栅极电极CG侧的鳍FA的上表面低于存储器栅极电极MG侧的鳍FA的上表面的状态下，进行外延生长。因此，由于在nMIS区域1B中，存储器栅极电极MG旁边的鳍FA的上表面的高度高于控制栅极电极CG旁边的鳍FA的上表面和虚设栅极电极DG旁边的鳍FB的上表面，所以外延层EPS在横向方向上比外延层EPD和EP1生长得更大。因此，覆盖沿Y方向相邻的每个鳍FA的外延层EPD彼此分离，并且覆盖Y方向上的每个鳍FB的外延层EP1彼此分离，而覆盖Y方向上彼此相邻的每个鳍FA的外延层EPS彼此接触并且彼此集成在一起。
在图26中，外延层EP1在X方向上不覆盖鳍FB的侧表面，但是外延层EP1在X方向上也可以覆盖鳍FB的侧表面。当X方向上的鳍FB的侧表面被氧化硅膜等覆盖时，认为鳍FB的侧表面不被外延层EP1覆盖。类似地，在存储器单元区域1A中在X方向上的鳍FA的侧表面可以被外延层EPD或EPS覆盖。
接着，如图27所示，在半导体衬底SB上形成由例如氮化硅膜形成的绝缘膜IF7。绝缘膜IF7可以通过例如CVD方法形成。在pMIS区域1C中，形成绝缘膜IF7以覆盖绝缘膜IF6的表面，但在图27中，因为绝缘膜IF7与绝缘膜IF6集成在一起，所以省略pMIS区域1C中的绝缘膜IF7。
接下来，如图28所示，在形成暴露pMIS区域1C并覆盖存储器单元区域1A和nMIS区域1B的光阻剂膜PR5之后，使用光阻剂膜PR5作为掩膜来执行干法刻蚀，以去除pMIS区域1C中的绝缘膜IF6的一部分，从而暴露元件隔离区域EI、鳍FC和绝缘膜IF4的上表面。由绝缘膜IF6形成的侧壁间隔件SW被形成在由pMIS区域1C中的虚设栅极电极DG和虚设栅极电极DG上的绝缘膜IF4形成的堆叠结构的侧表面上。
接下来，如图29所示，使用光阻剂膜PR5、绝缘膜IF4和侧壁间隔件SW作为掩模执行干法刻蚀，从而使从pMIS区域1C中包括虚设栅极电极DG和侧壁间隔件SW的图案中暴露的鳍FC的上表面回缩。结果从图案中暴露的鳍FC的上表面回缩到高于元件隔离区域EI的上表面且低于虚设栅极电极DG下的鳍FC的上表面的位置。这里，鳍FC的上表面被回缩例如20nm到50nm。结果，从图案中暴露的鳍FC的上表面变得低于存储器栅极电极MG侧的鳍FA的上表面，并且与外延层EPS接触。
接着，如图30所示，通过外延生长形成覆盖鳍FC的上表面和侧表面(从包括虚设栅极电极DG和在pMIS区域1C中的侧壁间隔件SW的图案中暴露出来)的外延层EP2。外延层EP2由例如SiGe(硅锗)制成。
如参照图4所描述的，外延层EP2是具有钻石形截面的半导体层，并且覆盖Y方向上的鳍FC的侧表面。也就是说，由于从图案中暴露的鳍FC的上表面低于与外延层EPS接触的鳍FA的上表面，外延生长的生长量小。因此，覆盖在鳍FC的短方向上彼此相邻的鳍FC的外延层EP2彼此分离。在图30中，外延层EP2在X方向上不覆盖鳍FC的侧表面，但是侧表面也可以被外延层EP2覆盖。当X方向上的鳍FC的侧表面被氧化硅膜等覆盖时，认为鳍FC的侧表面不被外延层EP2覆盖。
接着，如图31所示，在去除光阻剂膜PR5之后，在半导体衬底SB上形成由例如氮化硅膜形成的绝缘膜IF8。绝缘膜IF8可以通过例如CVD方法形成。形成绝缘膜IF8以覆盖存储器单元区域1A和nMIS区域1B中的绝缘膜IF7的表面。然而，在图31中，省略了存储器单元区域1A和nMIS区域1B中的绝缘膜IF8，因为绝缘膜IF8与存储器单元区域1A中的绝缘膜IF7和nMIS区域1B中的绝缘膜IF7集成。
接着，如图32所示，使用绝缘膜IF4、IF5、虚设栅极电极DG、控制栅极电极CG、存储器栅极电极MG和侧壁间隔件SW作为掩模，将离子注入外延层EPD、EPS、EP1、EP2、鳍FA、FB和FC的相应上表面。因此，在鳍FA中形成一对扩散区域D1，其为n型半导体区域。在鳍FB中形成一对扩散区域D2，其为n型半导体区域。在鳍FC中形成一对扩散区域D3，其为p型半导体区域。在每个外延层EPD和EPS中也形成扩散区域D1，扩散区域D2也被形成在外延层EP1中，并且扩散区域D3也被形成在外延层EP2中。
也就是说，在存储器单元区域1A中，在为了在平面图中夹着栅极电极CG和存储器栅极电极MG而形成的一对扩散区域D1中，一个被形成为从外延层EPD的表面到包括鳍FA的上表面和侧表面的鳍FA和外延层EPD的内部。一对扩散区域D1中的另一个被形成为从外延层EPS的表面到包括鳍FA的上表面和侧表面的鳍FA和外延层EPS的内部。在nMIS区域1B中的一对扩散区域D2中的每一个被形成为从外延层EP1的表面到外延层EP1的内部和包括鳍FB的上表面和侧表面的鳍FB的内部。pMIS区域1C中的一对扩散区域D3中的每一个被形成为从外延层EP2的表面到外延层EP2的内部和包括鳍FC上表面和侧表面的鳍FC的内部。这里，在nMIS区域1B和pMIS区域1C中，杂质通过绝缘膜IF7、IF8注入到鳍FB和FC中。
至少扩散区域D3形成于与形成扩散区域D1和D2的步骤不同的步骤中。扩散区域D1和D2可以通过注入n型杂质(例如P(磷)或As(砷))形成。扩散区域D3可以通过注入p型杂质(例如B(硼))形成。与形成延伸区域EX1和EX2时执行的离子注入步骤相比，在形成扩散区域D1和D2的步骤中，以更高的杂质浓度来注入离子。此外，与形成延伸区域EX3时执行的离子注入步骤相比，在形成扩散区域D3的步骤中，以更高的杂质浓度执行离子注入。由此，形成包括扩散区域D1和延伸区域EX1的源极/漏极区域、包括扩散区域D2和延伸区域EX2的源极/漏极区域以及包括扩散区域D3和延伸区域EX3的源极/漏极区域。
在存储器单元区域1A中，源极/漏极区域和控制栅极电极CG配置控制晶体管，源极/漏极区域和存储器栅极电极MG配置存储器晶体管。控制晶体管和存储器晶体管配置存储器单元MC。
这里，尽管在外延层EP1、EP2被形成之后形成扩散区域D1至D3，但是也可以例如在参照图24描述的侧壁间隔件SW形成之后以及在参照图25描述的刻蚀过程之前，形成扩散区域D1和D2。例如，可以在形成参照图28描述的侧壁间隔件SW之后和参照图29描述的刻蚀处理之前形成扩散区域D3。
随后，在去除绝缘膜IF7、IF8之后，通过使用公知的硅化物工艺，在外延层EPD、EPS、EP1和EP2中每个的表面(上表面和侧表面)上形成硅化物层S1。例如通过溅射方法在半导体衬底SB的上表面上形成金属膜，然后进行热处理以使金属膜与外延层EPD、EPS、EP1和EP2的表面反应，从而形成硅化物层S1。然后，去除金属膜。硅化物层S1是例如NiPt硅化物层。随后，通过例如CVD方法在半导体衬底SB上形成由氮化硅膜形成的绝缘膜(内衬绝缘膜)IF9。
接着，如图33所示，在半导体衬底SB的上表面上形成由氧化硅膜形成的层间绝缘膜IL1。层间绝缘膜IL1可以通过例如CVD方法形成。层间绝缘膜IL1的膜厚度大于元件隔离区域EI上方的鳍FA的高度以及控制栅极电极CG和绝缘膜IF4的堆叠结构的高度之和。然后，通过例如CMP方法对层间绝缘膜IL1的上表面进行平面化。
接下来，如图34所示，通过例如CMP方法抛光层间绝缘膜IL1、绝缘膜IF4、IF5和侧壁间隔件SW的上表面，暴露nMIS区域1B和pMIS区域1C中的虚设栅极电极DG的上表面。结果，去除绝缘膜IF4、IF5，使得每个控制栅极电极CG和存储器栅极电极MG的上表面也被暴露。
接下来，如图35所示，执行去除在pMIS区域1C中暴露的虚设栅极电极DG的步骤。也就是说，在通过例如CVD方法在半导体衬底SB上形成硬掩模HM2之后，通过光刻和刻蚀去除pMIS区域1C中的硬掩模HM2，从而暴露pMIS区域1C中的虚设栅极电极DG。硬掩模HM2由例如氧化硅膜或氮化钛(TiN)膜形成，并且nMIS区域1B和存储器单元区域1A中的栅极电极中的每个被硬掩模HM2覆盖。
随后，通过湿法刻蚀去除从硬掩模HM2暴露的虚设栅极电极DG。在这里，也去除了虚设栅极电极DG下方的绝缘膜IF3，但是可以保留绝缘膜IF3。在去除绝缘膜IF3之后，可以形成绝缘膜以覆盖通过去除虚设栅极电极DG而形成的沟槽的底表面。
接着，如图36所示，在沟槽中形成作为栅极电介质膜的绝缘膜HK和作为金属栅极电极的栅极电极G2。即，首先，绝缘膜HK、金属膜MF3和MF4按此顺序通过例如CVD方法和溅射方法而被形成在半导体衬底SB和硬掩模HM2上。绝缘膜HK是具有比氮化硅膜高的介电常数的高k膜，这里，绝缘膜HK由氧化铪膜形成，然而，绝缘膜HK可以由诸如氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜的金属氧化物形成。
在这里金属膜MF3由氮化钛(TiN)膜形成，但是也可以改用氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、氮碳化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜等。金属膜MF4例如由铝(Al)膜形成。
通过去除pMIS区域1C中的虚设栅极电极DG而形成的沟槽完全嵌有由绝缘膜HK、金属膜MF3和MF4形成的堆叠膜。此后，通过例如CMP方法去除层间绝缘膜IL1上的不必要膜，以暴露在pMIS区域1C中层间绝缘膜IL1的上表面，从而形成由嵌入在沟槽中的绝缘膜HK形成的栅极电介质膜和由嵌入沟槽中的金属膜MF3、MF4形成的栅极电极G2。结果，形成包括栅极电极G2和pMIS区域1C中的源极/漏极区域的p型晶体管QP。
接下来，如图37所示，执行去除暴露在nMIS区域1B中的虚设栅极电极DG的步骤。即，去除硬掩模HM2，然后通过例如CVD方法在半导体衬底SB上形成硬掩模HM3，然后通过光刻和刻蚀去除nMIS区域1B中的硬掩模HM3，从而使nMIS区域1B中的虚设栅极电极DG暴露。硬掩模HM3由例如氧化硅膜或氮化钛(TiN)膜形成，并且pMIS区域1C和存储器单元区域1A中的每个栅极电极被硬掩模HM3覆盖。
随后，通过湿法刻蚀去除从硬掩模HM3暴露的虚设栅极电极DG。在这里，也去除了虚设栅极电极DG下面的绝缘膜IF3，但是可以保留绝缘膜IF3。在去除绝缘膜IF3之后，可以形成绝缘膜以覆盖通过去除虚设栅极电极DG而形成的沟槽的底表面。
然后，在沟槽中形成作为栅极介质膜的绝缘膜HK和作为金属栅极电极的栅极电极G1。即，首先，绝缘膜HK、金属膜MF1和MF2按此顺序通过例如CVD方法和溅射方法形成在半导体衬底SB和硬掩模HM3上。绝缘膜HK是具有比氮化硅膜高的介电常数的高k膜，这里，绝缘膜HK由氧化铪膜形成，然而，绝缘膜HK可以由诸如氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜的金属氧化物形成。
金属膜MF1在此由钛铝(TiAl)膜形成，但也可以代替使用氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、氮碳化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜等。金属膜MF2例如由铝(Al)膜形成。
通过去除nMIS区域1B中的虚设栅极电极DG而形成的沟槽完全嵌有由绝缘膜HK、金属膜MF1和MF2形成的堆叠膜。此后，例如，通过CMP方法去除层间绝缘膜IL1上的不必要膜，以暴露nMIS区域1B中的层间绝缘膜IL1的上表面，从而形成由嵌入沟槽中的绝缘膜HK形成的栅极电介质膜和由嵌入沟槽中的金属膜MF1和MF2形成的栅极电极G1。结果，形成包括栅极电极G1和nMIS区域1B中的源极/漏极区域的n型晶体管QN。
接着，如图38所示，去除硬掩模HM3，然后通过例如CVD方法在半导体衬底SB上形成绝缘膜IF10，然后通过光刻和刻蚀去除存储器单元区域1A中的绝缘膜IF10。因此，尽管nMIS区域1B和pMIS区域1C中的栅极电极G1和G2被绝缘膜IF10覆盖，但是控制栅极电极CG和存储器栅极电极MG从绝缘膜IF10暴露。
随后，在每个控制栅极电极CG和存储器栅极电极MG的上表面上通过已知的硅化处理形成硅化物层S2。这里，通过溅射方法在半导体衬底SB和绝缘膜IF10上沉积NiPt膜，然后进行第一热处理以形成硅化物层S2。随后，在去除多余的NiPt膜之后，进行第二热处理，从而可以形成低电阻硅化物层S2。硅化物层S2是例如NiPt硅化物层。
接着，如图39所示，通过例如CVD方法在半导体衬底SB和绝缘膜IF10上形成层间绝缘膜IL2。层间绝缘膜IL2由例如氧化硅膜形成。随后，层间绝缘膜IL2的上表面被CMP方法等平坦化。随后，通过光刻和干法刻蚀形成穿过层间绝缘膜IL1和IL2的多个接触孔CH。nMIS区域1B和pMIS区域1C中的接触孔CH也穿透绝缘膜IF10。
在存储器单元区域1A中，覆盖每个外延层EPD和EPS(作为源极/漏极区域一部分)上表面的硅化物层S1的一部分暴露在接触孔CH的底部。在nMIS区域1B中，覆盖外延层EP1(作为源极/漏极区域的一部分)上表面的硅化物层S1的一部分暴露在接触孔CH的底部。在pMIS区域1C中，覆盖外延层EP2(作为源极/漏极区域的一部分)上表面的硅化物层S1的一部分暴露在接触孔CH的底部。
在未示出的区域中，形成接触孔CH以从层间绝缘膜IL2暴露每个栅极电极G1和G2、控制栅极电极CG和存储器栅极电极MG的上表面的一部分。这些接触孔CH没有穿透层间绝缘膜IL1。
接下来，如图40所示，在接触孔CH中形成由钨(W)等制成的导电插塞PG作为用于连接的导电构件。每个插塞PG具有由阻挡导体膜(例如，钛膜、氮化钛膜或其堆叠膜)和位于阻挡导体膜上的主导体膜(例如，钨膜)形成的堆叠结构。
插塞PG经由硅化物层S1电连接到存储器单元MC中的源极区域和漏极区域。插塞PG嵌入在nMIS区域1B中的接触孔CH中，并经由硅化物层S1电连接到外延层EP1。即，插塞PG与n型晶体管QN的源极/漏极区域电连接。插塞PG嵌入在pMIS区域1C中的接触孔CH中，并经由硅化物层S1电连接到外延层EP2。即，插塞PG与p型晶体管QP的源极/漏极区域电连接。
接着，在层间绝缘膜IL2上形成布线M1。布线M1具有阻挡导体膜(例如，氮化钛膜、钽膜或氮化钽膜)和在阻挡导体膜上形成的主导体膜(铜膜)的堆叠结构。在图40中，为了简化附图，通过将阻挡导体膜和主导体膜集成来示出布线M1。同样适用于插塞PG。
布线M1可以由例如所谓的单大马士革(damascene)方法形成。也就是说，布线M1可以通过在层间绝缘膜IL2上形成具有布线沟槽的层间绝缘膜(未示出)并在布线沟槽中嵌入金属膜来形成。
半导体器件制造方法的效果
接下来，将描述本实施例的半导体器件的制造方法的主要特征和效果。
如上参照图42所述，当在所有源极/漏极区域中的每一个上形成插塞(接触插塞)时，通过密集地布置插塞，插塞之间的空间变窄。如图42所示，当覆盖源极区域MS(在存储器单元区域1A中形成在Y方向上彼此相邻的鳍FA上)的外延层EPSA彼此分离时，需要将插塞PG连接到在Y方向上布置的多个外延层EPSA中的每一个。结果，如上文所述密集地形成插塞PG。以精细节距来布置插塞PG是困难的，并且形成插塞PG的接触孔CH容易出现不打开的情况。也就是说，在形成接触孔CH的刻蚀工艺中(见图39)，容易发生接触孔CH不到达外延层EPS等的缺陷。因此，很可能会出现插塞形成缺陷，从而导致半导体器件可靠性降低的问题。具有插塞成形不良的位变成有缺陷的位，导致器件良品率低。
因此，在本实施例的半导体器件的制造方法中，利用外延生长量根据鳍的高度而不同的事实，源极线由外延层共用。即，如图25所示，在存储器单元区域1A中，通过选择性地向下回缩控制栅极电极CG侧的鳍FA的上表面，使得存储器栅极电极MG侧的鳍FA的上表面高于控制栅极电极CG侧的鳍FA的上表面。作为使用鳍FA作为基底进行外延生长的结果，与图26所示的外延层EPD相比，外延层EPS在横向方向上生长得更大(参见图4)。
因此，如图1所示，覆盖漏极区域MD(形成在Y方向上布置的多个鳍FA中)的外延层EPD彼此分离，而覆盖源极区域MS(形成在Y方向上布置的多个鳍FA中)的外延层EPS彼此集成在一起并相互接触。也就是说，多个源极区域MS经由外延层EPS并联连接。
因此，源极电位可以经由一个外延层EPS提供给源极区域MS，而不需要将插塞PG直接布置于在Y方向上布置的所有源极区域MS上。因此，可以使连接到源极/漏极区域的插塞PG的布置稀疏。因此，可以防止缺陷插塞形成的发生，并且可以提高半导体器件的可靠性。
尽管本发明人所做的本发明已经基于实施例进行了具体描述，但是本发明不限于上述实施例，并且不用说，可以在不偏离其主旨的情况下进行各种修改。

Claims (18)

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底具有第一区域；
多个第一凸出部分，作为在所述第一区域中的所述半导体衬底的一部分，从所述半导体衬底的上表面凸出，沿着所述半导体衬底的所述上表面在第一方向上延伸，并且被布置在与所述第一方向相交的第二方向上；
第一栅极电极，经由第一电介质膜被形成在所述第一凸出部分中的每个第一凸出部分的上表面和侧表面上，并且在所述第二方向上延伸；
第二栅极电极，经由具有电荷存储部分的第二电介质膜被形成在所述第一凸出部分中的每个第一凸出部分的所述上表面和所述侧表面上，经由第三电介质膜与所述第一栅极电极的一个侧表面相邻，并且在所述所述第二方向上延伸；
第一半导体区域，被形成在平面图中与所述第一栅极电极相邻的所述第一凸出部分中的每个第一凸出部分中；
第二半导体区域，被形成在平面图中与所述第二栅极电极相邻的所述第一凸出部分中的每个第一凸出部分中；
第一半导体层，被形成在所述第一半导体区域被形成所在的所述第一凸出部分中的每个第一凸出部分的所述上表面和所述侧表面上，并且与所述第一半导体区域电连接；以及
第二半导体层，被形成在所述第二半导体区域被形成所在的所述第一凸出部分的所述上表面和所述侧表面上，并且与所述第二半导体区域电连接，
其中所述第一栅极电极、所述第二栅极电极、所述第一半导体区域和所述第二半导体区域配置非易失性存储器元件，
其中，在所述第二方向上相邻的所述第一半导体层彼此分离，并且
其中，在所述第二方向上相邻的所述第二半导体层彼此连接。
2.根据权利要求1所述的半导体器件，
其中，与所述第二半导体层接触的所述第一凸出部分的所述上表面高于与所述第一半导体层接触的所述第一凸出部分的所述上表面。
3.根据权利要求2所述的半导体器件，
其中，插塞的数目小于由所述第二半导体层覆盖的所述多个第一凸出部分的数目，所述插塞穿过覆盖所述第二半导体层的层间绝缘膜、被布置在所述第二半导体层上并且与所述第二半导体层电连接。
4.根据权利要求2所述的半导体器件，包括：
多个第二凸出部分，作为在不同于所述第一区域的第二区域中的所述半导体衬底的一部分，从所述半导体衬底的所述上表面凸出，沿着所述半导体衬底的所述主表面在第三方向上延伸，并且被布置在与所述第三方向相交的第四方向；
第三栅极电极，经由第四电介质膜被形成在所述第二凸出部分的上表面和侧表面上，并且在所述第四方向上延伸；
源极区域和漏极区域，被形成为从所述第二凸出部分的所述上表面和所述侧表面到所述第二凸出部分的内部，以便在平面图中夹着所述第三栅极电极；以及
第三半导体层，覆盖所述源极区域和所述漏极区域被形成所在的所述第二凸出部分中的每个第二凸出部分的所述上表面和所述侧表面，并且与所述多个第二凸出部分接触，
其中，所述第三栅极电极、所述源极区域和所述漏极区域配置场效应晶体管，并且
其中，与在所述第四方向上相邻的所述第二凸出部分接触的所述第三半导体层彼此分离。
5.根据权利要求4所述的半导体器件，
其中，与所述第二半导体层接触的所述第一凸出部分的所述上表面高于与所述第三半导体层接触的所述第二凸出部分的所述上表面。
6.根据权利要求2所述的半导体器件，
其中，所述第一半导体层和所述第二半导体层中的每个半导体层的上表面和侧表面被硅化物层覆盖。
7.根据权利要求2所述的半导体器件，
其中，与布置在所述第二方向上的所述多个第一凸出部分接触的所述第一半导体层彼此分离。
8.根据权利要求2所述的半导体器件，
其中，在所述第二方向上从所述第一凸出部分的所述侧表面到所述第一半导体层的端部的第一距离小于相邻的所述第一凸出部分之间的距离的1/2，并且
其中，在所述第二方向上从所述第一凸出部分的所述侧表面到所述第二半导体层的端部的第二距离大于或等于相邻的所述第一凸出部分之间的距离的1/2。
9.一种制造半导体器件的方法，包括：
(a)制备具有第一区域的半导体衬底；
(b)在所述第一区域中形成作为所述半导体衬底的一部分的多个第一凸出部分，所述多个第一凸出部分从所述半导体衬底的上表面凸出，沿着所述半导体衬底的所述上表面在第一方向上延伸，并且被布置在与所述第一方向相交的第二方向上；
(c)在所述(b)之后，经由第一电介质膜在所述第一凸出部分中的每个第一凸出部分的上表面和侧表面上形成第一栅极电极，并且经由具有电荷存储部分的第二电介质膜在所述第一凸出部分中的每个第一凸出部分的所述上表面和所述侧表面上形成第二栅极电极，所述第二栅极电极经由第三电介质膜与所述第一栅极电极的一个侧表面相邻；
(d)将在所述第一栅极电极侧的所述第一凸出部分中的每个第一凸出部分的所述上表面回缩到所述半导体衬底侧；
(e)在所述(d)之后，在平面图中从所述第一栅极电极和所述第二栅极电极暴露的所述第一凸出部分中，在所述第一栅极电极侧的所述第一凸出部分中的每个第一凸出部分的所述上表面和所述侧表面上形成第一半导体层，并且在所述第二栅极电极侧的所述第一凸出部分中的每个第一凸出部分的所述上表面和所述侧表面上形成第二半导体层；以及
(f)在平面图中与所述第一栅极电极相邻的所述第一凸出部分中的每个第一凸出部分中形成第一半导体区域，并且在平面图中与所述第二栅极电极相邻的所述第一凸出部分中的每个第一凸出部分中形成第二半导体区域，
其中，所述第一栅极电极、所述第二栅极电极、所述第一半导体区域和所述第二半导体区域配置非易失性存储器元件，
其中，在所述第二方向上相邻的所述第一半导体层彼此分离，并且
其中，在所述第二方向上相邻的所述第二半导体层彼此连接。
10.根据权利要求9所述的方法，包括：
(g)在所述(b)之后和所述(c)之前，在所述多个第一凸出部分之间形成嵌入沟槽的元件隔离区域。
11.根据权利要求10所述的方法，包括：
(h)在所述(f)之后，在所述半导体衬底上形成层间绝缘膜；以及
(i)形成穿过所述层间绝缘膜、并且与所述第一半导体层电连接的第一插塞，以及形成穿过所述层间绝缘膜、并且与所述第二半导体层电连接的第二插塞，
其中，布置在所述第二半导体层上、并且电连接到所述第二半导体层的所述第二插塞的数目小于被所述第二半导体层覆盖的所述多个第一凸出部分的数目。
12.根据权利要求10所述的方法，
其中，在所述(b)中，所述多个第一凸出部分和多个第二凸出部分被形成，所述多个第二凸出部分是与所述第一区域不同的第二区域中的所述半导体衬底的一部分，所述多个第二凸出部分从所述半导体衬底的所述上表面凸出，沿着所述半导体衬底的所述上表面在第三方向上延伸，并被布置在与所述第三方向相交的第四方向上，
其中，在所述(g)中，所述元件隔离区域被形成，以便在所述第一凸出部分和所述第二凸出部分周围嵌入所述沟槽，
其中，在所述(c)中，第三栅极电极经由第四电介质膜被形成在所述第二凸出部分的上表面和侧表面上，
其中，在所述(d)中，在平面图中夹着所述第一栅极电极和所述第二栅极电极的所述第一凸出部分的所述上表面中的在所述第一栅极电极侧的所述上表面、以及在平面图中夹着所述第三栅极电极的所述第二凸出部分的所述上表面被回缩到所述半导体衬底侧，
其中，在所述(e)中，所述第一半导体层和所述第二半导体层、以及覆盖在平面图中夹着所述第三栅极电极的所述第二凸出部分的所述上表面和所述侧表面的第三半导体层被形成，
其中，在所述(f)中，所述第一半导体区域和所述第二半导体区域被形成，并且在平面图中夹着所述第三栅极电极的源极区域和漏极区域被形成在第二凸出部分中，
其中，所述第三栅极电极、所述源极区域和所述漏极区域配置场效应晶体管，并且
其中，与在所述第四方向上相邻的所述第二凸出部分接触的所述第三半导体层彼此分离。
13.根据权利要求12所述的方法，
其中在所述(d)中，所述第二凸出部分的所述上表面被回缩成低于在平面图中夹着所述第一栅极电极和所述第二栅极电极的所述第一凸出部分的所述上表面中的、在所述第二栅极电极侧的所述上表面。
14.根据权利要求10所述的方法，包括：
(f1)在所述(e)和所述(f)之后，用硅化物层覆盖所述第一半导体层和所述第二半导体层中的每个半导体层的上表面和侧表面。
15.根据权利要求10所述的方法，
其中，与布置在所述第二方向上的所述多个第一凸出部分中的每个第一凸出部分接触的所述第一半导体层彼此分离。
16.根据权利要求10所述的方法，
其中，在所述第二方向上从所述第一凸出部分的所述侧表面到所述第一半导体层的端部的第一距离小于相邻的所述第一凸出部分之间的距离的1/2，
其中，在所述第二方向上从所述第一凸出部分的所述侧表面到所述第二半导体层的端部的第二距离大于或等于相邻的所述第一凸出部分之间的距离的1/2。
17.根据权利要求10所述的方法，
其中，所述(e)在以下状态下被执行：在平面图中夹着所述第一栅极电极和所述第二栅极电极的所述第一凸出部分中，在所述第一栅极电极侧的所述第一凸出部分的所述上表面低于在所述第二栅极电极侧的所述第一凸出部分的所述上表面。
18.根据权利要求10所述的方法，
其中，所述第一半导体层和所述第二半导体层通过外延生长方法形成。
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