TW201810677A - 半導體裝置及其製造方法 - Google Patents

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山口直
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瑞薩電子股份有限公司
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Abstract

本發明之目的在於防止因為應力的增大而導致元件的性能降低，同時藉由實現FINFET的低電阻化以令半導體裝置的性能提高。為了達成上述目的，本發明在將形成於鰭片FA的上部的記憶體單元MC與形成於另一鰭片FB的上部的n型電晶體QN混合搭載在同一半導體基板SB上的態樣中，利用矽化物層S1覆蓋形成了記憶體單元MC的源極、汲極區域的鰭片FA的表面，並利用覆蓋鰭片FB的表面的磊晶層EP1構成n型電晶體QN的源極、汲極區域的一部分。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置以及其製造方法，特別是關於一種適用於包含鰭式電晶體在內的半導體裝置的有效技術。
作為動作速度快、可減少洩漏電流與消耗電力，以及達到細微化之目的的電場效應電晶體，鰭式電晶體已為人所習知。鰭式電晶體(FINFET，Fin Field Effect Transistor，鰭式場效電晶體)，例如，係具有在基板上突出之板狀(壁狀)的半導體層的圖案作為通道層，並具有以跨在該圖案上的方式形成的閘極電極的半導體元件。
另外，作為可電性寫入、消去的非揮發性半導體記憶裝置，EEPROM(Electrically Erasable and Programmable Read Only Memory，電子可抹除可程式化唯讀記憶體)已為人所廣泛使用。以現今為人所廣泛使用的快閃記憶體為代表的該等記憶裝置，係在MISFET的閘極電極下，具有被氧化膜所包圍的導電性的浮遊閘極電極或捕集性絶緣膜，並以浮遊閘極或捕集性絶緣膜的電荷累積狀態作為記憶資訊，而將其讀出作為電晶體的閾值者。該捕集性絶緣膜，係指可累積電荷的絶緣膜，可列舉出氮化矽膜等作為一例。藉由該等電荷累積區域的電荷的注入、釋放改變MISFET的閾值，以令其作為記憶元件而運作。作為該快閃記憶體，存在使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金屬-氧化物-氮化物-氧化物-半導體)膜的分裂閘極型單元。
於專利文獻1(美國專利申請案公開號第2011／0001169號說明書)，記載了在FINFET中，於鰭片的表面形成矽化物層的技術內容。
於專利文獻2(日本特開2011－210790號公報)，記載了藉由實行2次加熱步驟形成覆蓋以半導體基板的主面為通道區域的電晶體的源極、汲極區域的表面的矽化物層，以防止矽化物層的異常成長的技術內容。
於專利文獻3(日本特開2006－041354號公報)，記載了在具備FINFET的分裂閘極型的MONOS記憶體中，形成覆蓋鰭片表面的矽化物層的技術內容。 [先前技術文獻] [專利文獻]
[專利文獻1]美國專利申請案公開號第2011／0001169號說明書 [專利文獻2]日本特開2011－210790號公報 [專利文獻3]日本特開2006－041354號公報
[發明所欲解決的問題] 在FET中，利用矽化物層覆蓋源極、汲極區域的表面，便可令元件低電阻化。在為了形成矽化物層所實行的自我對準矽化物步驟中，有必要利用金屬膜覆蓋作為矽化物化之對象的矽層的表面，惟該金屬膜對鰭片的側壁的覆蓋性較差。因此，當在基板上形成覆蓋該側壁，且具有充分之膜厚的金屬膜時，由於金屬膜的膜厚較大，故會有因為金屬膜的形成所產生之應力導致FINFET的性能以及可靠度降低的問題存在。在由FINFET所構成的記憶體單元中，該等問題會導致作為記憶元件的可靠度降低。
其他之目的與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
若簡單地説明在本案所揭示的實施態樣之中的代表性態樣的概要內容，則如以下所述。
本發明一實施態樣之半導體裝置，係利用矽化物層覆蓋形成在第1鰭片的上部的記憶體單元的源極、汲極區域的表面，並利用半導體層覆蓋形成在第2鰭片的上部的電晶體的源極、汲極區域的表面者。
另外，本發明一實施態樣之半導體裝置的製造方法，係利用矽化物層覆蓋形成在第1鰭片的上部的記憶體單元的源極、汲極區域的表面，並利用磊晶層覆蓋形成在第2鰭片的上部的電晶體的源極、汲極區域的表面者。 [發明的功效]
若根據在本案中所揭示的一實施態樣，便可令半導體裝置的性能提高。
以下，根據圖式詳細説明本發明的實施態樣。另外，在用來說明實施態樣的全部圖式中，具有相同功能的構件會附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別有其必要之外，同一或相同的部分的説明原則上不重複。
(實施態樣1) ＜半導體晶片的布局構造例＞ 茲針對本實施態樣之具有非揮發性記憶體的半導體裝置一邊參照圖式一邊進行説明。首先，針對形成了包含非揮發性記憶體在內的系統的半導體裝置(半導體晶片)的布局構造進行説明。圖1，係表示本實施態樣之半導體晶片CHP的布局構造例的概略圖。在圖1中，半導體晶片CHP，具有：CPU(Central Processing Unit，中央處理器)CC1、RAM(Random Access Memory，隨機存取記憶體)CC2、類比電路CC3。另外，半導體晶片CHP，具有：EEPROM(Electrically Erasable Programmable Read Only Memory，電子可抹除可程式化唯讀記憶體)CC4、快閃記憶體CC5，以及I／O(Input／Output，輸入／輸出)電路CC6，並構成半導體裝置。
CPU(電路)CC1，亦稱為中央運算處理裝置，其係從記憶裝置讀取命令並解讀之，然後根據該命令實行各式各樣的運算以及控制等的構件。
RAM(電路)CC2，係可隨機地讀取記憶資訊，亦即可讀取隨時記憶之記憶資訊，以及，可重新寫入記憶資訊的記憶體，亦稱為可隨時寫入或讀取的記憶體。關於RAM，採用使用了靜態電路的SRAM(Static RAM，靜態隨機存取記憶體)。
類比電路CC3，係處理隨著時間連續變化之電壓以及電流的信號，亦即類比信號的電路，例如係由增幅電路、轉換電路、調變電路、振動電路、電源電路等所構成。
EEPROMCC4以及快閃記憶體CC5，係可在寫入動作以及消去動作中，將記憶資訊電性改寫的非揮發性記憶體的一種，亦稱為可電性消去的可程式化讀取專用記憶體。該EEPROMCC4以及快閃記憶體CC5的記憶體單元，係由記憶(記憶體)用的例如MONOS(Metal Oxide Nitride Oxide Semiconductor，金屬氧化物氮化物氧化物半導體)型電晶體或MNOS(Metal Nitride Oxide Semiconductor，金屬氮化物氧化物半導體)型電晶體等所構成。EEPROMCC4與快閃記憶體CC5的相異點在於：EEPROMCC4，例如，係可用位元組單位消去的非揮發性記憶體，相對於此，快閃記憶體CC5，例如，係可用字元線單位消去的非揮發性記憶體。一般而言，於快閃記憶體CC5，記憶了以CPUCC1實行各種處理的程式等。相對於此，於EEPROMCC4，記憶了改寫頻度較高的各種資料。EEPROMCC4或快閃記憶體CC5，具有：複數個非揮發性記憶體單元配置成行列狀的記憶體單元陣列，以及除此以外的位址緩衝器、行解碼器、列解碼器、驗證感測放大器電路、感測放大器電路以及寫入電路等。
I／O電路CC6，係輸入輸出電路，其係用來實行從半導體晶片CHP內到半導體晶片CHP的外部所連接之裝置的資料的輸出，或是，從半導體晶片CHP的外部所連接之裝置到半導體晶片內的資料的輸入等的電路。
本實施態樣之半導體裝置，具有記憶體單元區域與邏輯電路區域。於記憶體單元區域，形成了複數個非揮發性記憶體單元配置成行列狀的記憶體單元陣列。於邏輯電路區域，形成了CPUCC1、RAMCC2、類比電路CC3、I／O電路CC6，以及EEPROMCC4或快閃記憶體CC5的位址緩衝器、行解碼器、列解碼器、驗證感測放大器電路、感測放大器電路或寫入電路等。
＜半導體裝置的裝置構造＞ 以下，用圖2～圖5，針對本實施態樣之半導體裝置的構造進行説明。圖2，係本實施態樣之半導體裝置的俯視圖。圖3，係本實施態樣之半導體裝置的立體圖。圖4以及圖5，係本實施態樣之半導體裝置的剖面圖。另外，在圖3、圖5中，省略井部的圖式。另外，在圖5中，省略源極、汲極區域的圖式。
在圖2中，於記憶體單元區域1A顯示出記憶體單元陣列的俯視圖，於nMIS區域1B，顯示出邏輯電路區域的構成邏輯電路等的n型電晶體QN的俯視圖，於pMIS區域1C，顯示出邏輯電路區域的構成邏輯電路等的p型電晶體QP的俯視圖。關於n型電晶體QN，係例示出n型的MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)。關於p型電晶體QP，係例示出p型的MISFET。在本案中，有時會將n型的MISFET稱為nMIS，並將p型的MISFET稱為pMIS。
形成於記憶體單元區域1A的記憶體單元MC，例如形成於圖1的快閃記憶體CC5。另外，nMIS區域1B的n型電晶體QN以及pMIS區域1C的p型電晶體QP，例如形成於RAMCC2、CPUCC1等。
如圖2所示的，於記憶體單元區域1A，在X方向上延伸的複數個鰭片FA，在Y方向上等間隔配置。X方向以及Y方向，係沿著半導體基板SB的主面的方向。X方向相對於Y方向正交。鰭片FA，例如，係從半導體基板SB的主面選擇性突出的長方體的突出部(凸部)，具有壁狀(板狀)的形狀。鰭片FA的下端部分，被覆蓋半導體基板SB的主面的元件分離膜EI所包圍。鰭片FA，係半導體基板SB的一部分，且係半導體基板SB的活性區域。在俯視下，相鄰的鰭片FA之間，被元件分離膜EI填埋，鰭片FA的周圍，被元件分離膜EI所包圍。鰭片FA，係用來形成記憶體單元MC的活性區域。
在複數個鰭片FA上，配置了在Y方向上延伸的複數個控制閘極電極CG以及複數個記憶體閘極電極MG。於鰭片FA的頂面，以夾著控制閘極電極CG以及記憶體閘極電極MG的方式，形成了控制閘極電極CG側的汲極區域MD，與記憶體閘極電極MG側的源極區域MS。亦即，在X方向上，彼此相鄰的1個控制閘極電極CG以及1個記憶體閘極電極MG，位在源極區域MS與汲極區域MD之間。
汲極區域MD以及源極區域MS，係n型的半導體區域。汲極區域MD，形成於在X方向上相鄰的2個控制閘極電極CG之間，源極區域MS，形成於在X方向上相鄰的2個記憶體閘極電極MG之間。記憶體單元MC，係具有控制閘極電極CG、記憶體閘極電極MG、汲極區域MD以及源極區域MS的非揮發性記憶元件。以下，有時會將構成1個記憶體單元MC的源極區域MS以及汲極區域MD，稱為源極、汲極區域。
在X方向上鄰接的2個記憶體單元MC，共有汲極區域MD或源極區域MS。共有汲極區域MD的2個記憶體單元MC，以在Y方向上延伸的汲極區域MD為軸，在X方向上形成線對稱，共有源極區域MS的2個記憶體單元MC，以在Y方向上延伸的源極區域MS為軸，在X方向上形成線對稱。
於各鰭片FA，形成了在X方向上並排的複數個記憶體單元MC。各記憶體單元MC的汲極區域MD，透過形成於貫通形成在記憶體單元MC上的層間絶緣膜(圖中未顯示)的接觸孔內的栓塞(接觸栓塞)PG1，與由在X方向上延伸的配線M1所構成的源極線SL電連接。另外，在Y方向上排列的複數個記憶體單元MC的源極區域MS，與由在Y方向上延伸的配線M1所構成的位元線BL電連接。
另外，於nMIS區域1B，例如，形成了在X方向上延伸的鰭片FB。鰭片FB，與鰭片FA同樣係半導體基板SB的一部分，具有在半導體基板SB的主面上突出的壁狀(板狀)的形狀。另外，鰭片FB，係半導體基板SB的活性區域，鰭片FB的下端部分，被覆蓋半導體基板SB的主面的元件分離膜EI所包圍。在鰭片FB上，配置了在Y方向上延伸的閘極電極G1，以夾著閘極電極G1的方式，於鰭片FB的頂面形成了汲極區域LD1以及源極區域LS1。汲極區域LD1以及源極區域LS1，係n型的半導體區域。
n型電晶體QN，具有：閘極電極G1、汲極區域LD1以及源極區域LS1。閘極電極G1、汲極區域LD1以及源極區域LS1，各自透過形成在接觸孔內的栓塞PG，與配線M1電連接。鰭片FB，係用來形成n型電晶體QN的活性區域。
另外，於pMIS區域1C，形成了在X方向上延伸的鰭片FC，以及其上部的p型電晶體QP。由閘極電極G2、汲極區域LD2以及源極區域LS2所構成的p型電晶體QP的布局，例如，與n型電晶體QN相同。
鰭片FA、FB以及FC，係從半導體基板SB的主面，朝相對於主面垂直的方向突出的例如長方體的突出部。鰭片FA、FB以及FC，並非必須為長方體，在短邊方向上的剖面視角下，長方形的角部亦可帶著圓形。另外，如圖5所示的，鰭片FA、FB以及FC的各自的側壁可相對於半導體基板SB的主面垂直，亦可具有接近垂直的傾斜角度。亦即，鰭片FA、FB以及FC的各自的剖面形狀，為長方體，或梯形。在此，鰭片FA、FB以及FC的各自的側壁，相對於半導體基板SB的主面斜向地傾斜著。
另外，如圖2所示的，在俯視下鰭片FA、FB以及FC延伸的方向為各鰭片的長邊方向，與該長邊方向正交的方向為各鰭片的短邊方向。亦即，鰭片的長度，比鰭片的寬度更大。鰭片FA、FB以及FC，只要是具有長度、寬度以及高度的突出部，其形狀在所不問。例如，亦可在俯視下具有曲折狀的布局。
在圖3～圖5中，從左側向右側依序並排顯示了記憶體單元區域1A、nMIS區域1B以及pMIS區域1C。在圖3中，省略了元件分離膜EI以及各元件之上的層間絶緣膜以及配線的圖式。於記憶體單元區域1A的構成半導體基板SB的鰭片FA的上部形成了記憶體單元MC，於nMIS區域1B的構成半導體基板SB的鰭片FB的上部形成了n型電晶體QN，於pMIS區域1C的構成半導體基板SB的鰭片FC的上部形成了p型電晶體QP。
圖4，係表示圖2的A－A線、B－B線以及C－C線的半導體元件的剖面者。圖5，係表示圖2的D－D線、E－E線以及F－F線的半導體元件的剖面者。雖然在1個鰭片上係並排形成了複數個元件，惟在圖3、圖4中，在鰭片上僅顯示出1個元件。
如圖3所示的，控制閘極電極CG以及記憶體閘極電極MG，以跨鰭片FA的方式在Y方向上延伸，閘極電極G1以跨鰭片FB的方式在Y方向上延伸，閘極電極G2以跨鰭片FC的方式在Y方向上延伸。控制閘極電極CG以及記憶體閘極電極MG的各自的頂面，被矽化物層S2所覆蓋。矽化物層S2，例如係由NiSi(鎳矽化物)所構成。另外，矽化物層S2亦可含有Pt(鉑)。
如圖3～圖5所示的，形成了記憶體單元區域1A的構成源極、汲極區域的擴散區域D1的鰭片FA的側壁以及頂面，被矽化物層S1所覆蓋。矽化物層S1，例如係由NiSi(鎳矽化物)所構成。另外，形成了nMIS區域1B的構成源極、汲極區域的擴散區域D2的鰭片FB的側壁以及頂面，被磊晶層(半導體層)EP1所覆蓋。同樣地，形成了pMIS區域1C的構成源極、汲極區域的擴散區域D3的鰭片FC的側壁以及頂面，被磊晶層(半導體層)EP2所覆蓋。
矽化物層S1、磊晶層EP1以及EP2，均形成在元件分離膜EI上。矽化物層S1，係由沿著鰭片FA的頂面以及側壁延伸的膜層所構成。
相對於此，利用磊晶成長法形成的磊晶層EP1、EP2，在沿著Y方向的剖面(參照圖5)中，具有菱形的形狀。亦即，nMIS區域1B的磊晶層EP1的側壁，且係並未與鰭片FB接觸的側壁，存在下部的側壁以及上部的側壁。該下部的側壁隨著從元件分離膜EI側向上方，在沿著半導體基板SB的主面的方向上具有遠離鰭片FB的傾斜，該上部的側壁隨著從元件分離膜EI側向上方，在沿著半導體基板SB的主面的方向上具有接近鰭片FB的傾斜。該下部的側壁的上端與該上部的側壁的下端連接。
換言之，在Y方向上，磊晶層EP1的左側的終端部與右側的終端部之間的寬度，比起磊晶層EP1的上端以及下端而言，該上端以及該下端之間的中心部位較大。另外，pMIS區域1C的磊晶層EP2，亦具有與nMIS區域1B的磊晶層EP1同樣的形狀。nMIS區域1B的磊晶層EP1，例如係由SiP(磷化矽)或SiC(碳化矽)所構成，pMIS區域1C的磊晶層EP2，係由SiGe(矽化鍺)所構成。
nMIS區域1B的磊晶層EP1，係導入了n型的雜質[例如P(磷)或As(砷)]的半導體層，構成n型電晶體QN的擴散區域D2。pMIS區域1C的磊晶層EP2，係導入了p型的雜質[例如B(硼)]的半導體層，構成p型電晶體QP的擴散區域D3。
如圖3以及圖4所示的，鰭片FA、FB以及FC的各自的側壁的下部，被形成在半導體基板SB的主面上的元件分離膜EI所包圍。亦即，各鰭片之間，被元件分離膜EI所分離。在鰭片FA內，從鰭片FA的頂面到下部形成了p型的半導體區域，亦即p型井PW1。同樣地，在鰭片FB內，從鰭片FB的頂面到下部形成了p型的半導體區域，亦即p型井PW2。另外，於鰭片FC，從鰭片FC的頂面到下部形成了n型的半導體區域，亦即n型井NW。
在鰭片FA的頂面上以及側面上，隔著閘極絶緣膜GF形成了控制閘極電極CG，在鰭片FA的長邊方向(X方向)上，在與控制閘極電極CG相鄰的區域，隔著絶緣膜ON形成了記憶體閘極電極MG。在控制閘極電極CG與記憶體閘極電極MG之間，隔設著絶緣膜ON，控制閘極電極CG與記憶體閘極電極MG之間，被絶緣膜ON電性分離。另外，在記憶體閘極電極MG與鰭片FA的頂面之間，隔設著絶緣膜ON。絶緣膜ON以覆蓋記憶體閘極電極MG的側壁以及底面的方式連續形成。因此，絶緣膜ON具有L字型的剖面形狀。
閘極絶緣膜GF，係將由矽所構成之半導體基板SB的突出部(亦即鰭片FA)的主面以及側面熱氧化所形成的熱氧化膜(氧化矽膜)，其膜厚例如為2nm。另外，絶緣膜ON，係由氧化矽膜X1、氮化矽膜NF以及氧化矽膜X2所構成；該氧化矽膜X1係由將由矽所構成之半導體基板SB的突出部(亦即鰭片FA)的主面以及側面熱氧化所形成的具有4nm的膜厚的熱氧化膜(氧化矽膜)所構成；該氮化矽膜NF形成在該氧化矽膜X1上；該氧化矽膜X2形成在該氮化矽膜NF上。氮化矽膜NF，係記憶體單元MC的電荷累積部(電荷累積層)。氮化矽膜，例如具有7nm的膜厚，氧化矽膜X2，例如具有9nm的膜厚。
亦即，絶緣膜ON，具有由從鰭片FA的頂面側以及控制閘極電極CG的側壁側依序堆疊之氧化矽膜X1、氮化矽膜NF以及氧化矽膜X2所構成的堆疊構造。絶緣膜ON的膜厚，例如為20nm，比控制閘極電極CG之下的閘極絶緣膜GF的膜厚更大。氧化矽膜X2，亦可由氮氧化矽膜所形成。
如記憶體單元區域1A所示的，在鰭片FA的短邊方向(Y方向)上，控制閘極電極CG，隔著閘極絶緣膜GF，沿著鰭片FA的頂面、側面以及元件分離膜EI的頂面延伸。同樣地，在鰭片FA的短邊方向上，記憶體閘極電極MG，隔著絶緣膜ON，沿著鰭片FA的主面、側面以及元件分離膜EI的頂面延伸。在控制閘極電極CG以及記憶體閘極電極MG的各自的主面上形成了矽化物層S2。
另外，包含控制閘極電極CG、記憶體閘極電極MG、閘極絶緣膜GF、絶緣膜ON以及矽化物層S2在內的圖案的側壁，被側壁(側壁間隔件)SW所覆蓋。側壁SW，例如係由氮化矽膜以及氧化矽膜的堆疊構造所構成。矽化物層S1，覆蓋從包含控制閘極電極CG在內的該圖案以及上述側壁SW露出的鰭片FA的表面。
如圖4所示的，一對源極、汲極區域，以夾著包含控制閘極電極CG在內的該圖案的正下方的鰭片FA的頂面的方式，形成於鰭片FA的頂面。源極區域以及汲極區域，各自具有n－ 型半導體區域(亦即延伸區域EX1)以及n＋ 型半導體區域(亦即擴散區域D1)。擴散區域D1，比起延伸區域EX1而言，雜質濃度更高，且形成深度更深。在源極區域以及汲極區域各自之中延伸區域EX1以及擴散區域D1互相接觸，延伸區域EX1，位於比擴散區域D1更靠上述圖案的正下方的鰭片FA的頂面(亦即通道區域側)的位置。
像這樣，藉由形成具有具備雜質濃度較低之延伸區域EX1與雜質濃度較高之擴散區域D1的構造[亦即LDD(Lightly Doped Drain，輕摻雜汲極)構造]的源極、汲極區域，便可改善具有該源極、汲極區域的電晶體的短通道特性。該源極區域，相當於圖2所示的源極區域MS，該汲極區域，相當於圖2所示的汲極區域MD。
在鰭片FA上以及元件分離膜EI上，例如形成了由氧化矽膜所構成的層間絶緣膜IL1。另外，在層間絶緣膜IL1、控制閘極電極CG、記憶體閘極電極MG、側壁SW以及矽化物層S2的各自的頂面上，例如形成了由氧化矽膜所構成的層間絶緣膜IL2。層間絶緣膜IL1的頂面，受到平坦化處裡，而與絶緣膜ON、側壁SW以及矽化物層S2的各自的頂面位於大略同一平面。
在層間絶緣膜IL2上形成了複數條配線M1，配線M1，透過設置在貫通層間絶緣膜IL2以及IL1的接觸孔CH內的栓塞PG1，與記憶體單元MC的上述源極區域以及上述汲極區域電連接。亦即，栓塞PG1的底面，與矽化物層S1的頂面直接接觸，栓塞PG1透過矽化物層S1與源極、汲極區域電連接。矽化物層S1，具有降低例如由主要含有鎢(W)的金屬膜所構成的連接部(亦即栓塞PG1)與由半導體所構成的鰭片FA內的源極、汲極區域之間的連接電阻的功能。
在此，係針對接觸孔CH、栓塞PG1以及PG2各自在俯視下具有圓形形狀的態樣進行説明，惟接觸孔CH、栓塞PG1以及PG2的俯視形狀亦可為矩形。另外，接觸孔CH、栓塞PG1以及PG2，亦可在各鰭片的短邊方向(Y方向)上，具有比矽化物層S1、磊晶層EP1以及EP2更大的寬度。
另外，利用矽化物層S1覆蓋形成了源極、汲極區域的鰭片FA，以令源極、汲極區域低電阻化，藉此，便可令記憶體單元MC的性能提高。
記憶體單元MC，具有控制閘極電極CG、記憶體閘極電極MG、汲極區域以及源極區域。控制閘極電極CG以及源極、汲極區域構成控制電晶體，記憶體閘極電極MG以及源極、汲極區域構成記憶體電晶體，記憶體單元MC係由控制電晶體以及記憶體電晶體所構成。亦即，控制電晶體與記憶體電晶體，共有源極、汲極區域。另外，控制閘極電極CG以及記憶體閘極電極MG的閘極長度方向(X方向)的汲極區域與源極區域之間的距離，相當於記憶體單元MC的通道長度。
在nMIS區域1B中，在鰭片FB的主面以及側面上，隔著發揮作為閘極絶緣膜之功能的絶緣膜HK形成了閘極電極G1。另外，絶緣膜HK連續地覆蓋閘極電極G1的底面與側壁。絶緣膜HK，係介電常數(相對介電常數)比氮化矽更高的絶緣材料膜，亦即所謂的High－k膜(高介電常數膜)。另外，閘極電極G1，係由覆蓋絶緣膜HK的表面的金屬膜MF1與隔著金屬膜MF1形成在絶緣膜HK上的金屬膜MF2所構成。金屬膜MF1例如係由TiAl(鈦鋁)所構成，金屬膜MF2例如係由Al(鋁)所構成。另外，亦可在鰭片FB與絶緣膜HK之間形成氧化矽膜作為閘極絶緣膜的一部分，惟在此於圖中並未顯示。
在鰭片FB的短邊方向(Y方向)上，閘極電極G1，隔著絶緣膜HK，分別沿著鰭片FB的頂面、側面以及元件分離膜EI的頂面連續延伸。另外，閘極電極G1的側壁，被側壁SW所覆蓋。
另外，以在X方向上夾著閘極電極G1的方式設置在閘極電極G1的旁邊的區域的源極區域以及汲極區域，各自具有n－ 型半導體區域(亦即延伸區域EX2)與n＋ 型半導體區域(亦即擴散區域D2)，而具有LDD構造。擴散區域D2，形成在鰭片FB內以及隔著側壁SW形成於閘極電極G1的旁邊的磊晶層EP1內。延伸區域EX2，形成在鰭片FB內。該源極區域，相當於圖2所示的源極區域LS1，該汲極區域，相當於圖2所示的汲極區域LD1。
另外，在nMIS區域1B中，在鰭片FB上以及元件分離膜EI上，與記憶體單元區域1A同樣依序形成了層間絶緣膜IL1、IL2。然而，在層間絶緣膜IL1與層間絶緣膜IL2之間，以覆蓋閘極電極G1的頂面的方式形成了絶緣膜IF9。層間絶緣膜IL1的頂面，與閘極電極G1、絶緣膜HK以及側壁SW的各自的頂面一起受到平坦化處理。層間絶緣膜IL1，覆蓋磊晶層EP1的頂面，磊晶層EP1的頂面與層間絶緣膜IL1直接接觸。亦即，在磊晶層EP1的頂面與層間絶緣膜IL1之間並未隔設著矽化物層。
在層間絶緣膜IL2上，形成了配線M1，配線M1，隔著設置在貫通層間絶緣膜IL2以及IL1的接觸孔CH內的栓塞PG2，與源極區域以及汲極區域電連接。在栓塞PG2與磊晶層EP1之間，隔設著矽化物層S3。矽化物層S3，例如係由TiSi2 (鈦矽化物)所構成。
矽化物層S3，僅形成在栓塞PG2的正下方，亦即，接觸孔CH的底部，栓塞PG2的旁邊的區域的磊晶層EP1的頂面，從矽化物層S3露出。矽化物層S3，具有降低例如由主要含有鎢(W)的金屬膜所構成的連接部(亦即栓塞PG2)與由半導體所構成的磊晶層EP1內的源極、汲極區域之間的連接電阻的功能。
n型電晶體QN，具有閘極電極G1、汲極區域以及源極區域。然後，閘極電極G1的閘極長度方向(X方向)的汲極區域與源極區域之間的距離，相當於n型電晶體QN的通道長度。
在pMIS區域1C中，在鰭片FC的主面以及側面上，隔著發揮作為閘極絶緣膜之功能的絶緣膜HK形成了閘極電極G2。另外，絶緣膜HK連續地覆蓋閘極電極G2的底面與側壁。絶緣膜HK，係介電常數(相對介電常數)比氮化矽更高的絶緣材料膜，亦即所謂的High－k膜(高介電常數膜)。另外，閘極電極G2，係由覆蓋絶緣膜HK的表面的金屬膜MF3以及隔著金屬膜MF3形成在絶緣膜HK上的金屬膜MF4所構成。金屬膜MF3例如係由TiAl(鈦鋁)所構成，金屬膜MF4例如係由Al(鋁)所構成。另外，亦可在鰭片FC與絶緣膜HK之間形成氧化矽膜作為閘極絶緣膜的一部分，惟在此於圖中並未顯示。
在鰭片FC的短邊方向(Y方向)上，閘極電極G2，隔著絶緣膜HK，分別沿著鰭片FC的頂面、側面以及元件分離膜EI的頂面連續延伸。另外，閘極電極G2的側壁，被側壁SW所覆蓋。
另外，以在X方向上夾著閘極電極G2的方式設置在閘極電極G2的旁邊的區域的源極區域以及汲極區域，各自具有p－ 型半導體區域(亦即延伸區域EX3)以及p＋ 型半導體區域(亦即擴散區域D3)，而具有LDD構造。擴散區域D3，形成在鰭片FC內以及隔著側壁SW形成在閘極電極G2的旁邊的磊晶層EP2內。延伸區域EX3，形成在鰭片FC內。該源極區域，相當於圖2所示的源極區域LS2，該汲極區域，相當於圖2所示的汲極區域LD2。
另外，在pMIS區域1C中，在鰭片FC上以及元件分離膜EI上，與nMIS區域1B同樣依序形成了層間絶緣膜IL1、絶緣膜IF9以及IL2。層間絶緣膜IL1的頂面，與閘極電極G2、絶緣膜HK以及側壁SW的各自的頂面一起受到平坦化處理。層間絶緣膜IL1，覆蓋磊晶層EP2的頂面，磊晶層EP2的頂面與層間絶緣膜IL1直接接觸。亦即，在磊晶層EP2的頂面與層間絶緣膜IL1之間並未隔設著矽化物層。
在層間絶緣膜IL2上，形成了配線M1，配線M1，透過設置在貫通層間絶緣膜IL2以及IL1的接觸孔CH內的栓塞PG2，與源極區域以及汲極區域電連接。在栓塞PG2與磊晶層EP2之間，隔設著矽化物層S3。矽化物層S3，例如係由TiSi2 (鈦矽化物)所構成。
矽化物層S3，僅形成在栓塞PG2的正下方，亦即，接觸孔CH的底部，栓塞PG2的旁邊的區域的磊晶層EP2的頂面，從矽化物層S3露出。矽化物層S3，具有降低例如由主要含有鎢(W)的金屬膜所構成的連接部(亦即栓塞PG2)與由半導體所構成的磊晶層EP2內的源極、汲極區域之間的連接電阻的功能。
p型電晶體QP，具有閘極電極G2、汲極區域以及源極區域。然後，閘極電極G2的閘極長度方向(X方向)的汲極區域與源極區域之間的距離，相當於p型電晶體QP的通道長度。
＜關於半導體裝置的功效＞ 形成於nMIS區域1B以及pMIS區域1C的磊晶層EP1、EP2的各自的頂面，且係隔著矽化物層S3與栓塞PG2連接之面的位置，比矽化物層S1的頂面，且係與栓塞PG1連接之面的位置更高。這是因為，比起形成在鰭片FA上的矽化物層S1的膜厚而言，形成在鰭片FB上或鰭片FC上的磊晶層EP1、EP2的各自的膜厚更大的關係。
像這樣，藉由形成較厚的磊晶層EP1、EP2，在本實施態樣中，令邏輯區域的n型電晶體QN以及p型電晶體QP的各自的源極、汲極區域的各自的剖面積增大，藉此降低該源極、汲極區域的電阻。另外，在記憶體單元區域1A中，利用電阻比半導體更低的矽化物層S1覆蓋鰭片FA，藉此降低源極、汲極區域的電阻。
像這樣在記憶體單元區域1A與邏輯區域，亦即nMIS區域1B以及pMIS區域1C，用來令源極、汲極區域低電阻化的構造有所不同，係因為如後所述的有必要防止應力發生的關係。亦即，為了令FINFET的源極、汲極區域低電阻化，吾人考慮形成覆蓋源極、汲極區域的磊晶層，惟若在MONOS型的記憶體單元中形成磊晶層，則在元件內會發生應力，因此會有作為記憶裝置的性能以及可靠度降低的問題存在。
於是，在本實施態樣中，藉由對形成了MONOS記憶體型的記憶體單元MC的鰭片FA形成矽化物層S1，以實現源極、汲極區域的低電阻化，並藉由對形成了邏輯區域的電晶體的鰭片FB、FC形成體積較大的磊晶層EP1、EP2，以實現源極、汲極區域的低電阻化。
根據以上所述，便可實現記憶體單元MC、n型電晶體QN以及p型電晶體QP的各自的低電阻化，且可防止記憶體單元的性能降低。因此，可令半導體裝置的性能提高。
另外，在邏輯區域中，為了防止矽化物層覆蓋鰭片FB、FC、磊晶層EP1以及EP2所導致之應力增大，僅於接觸孔CH的底部形成矽化物層S3。此時，由於係用可利用CVD法形成的材料[亦即Ti(鈦)膜]並實行自我對準矽化物步驟以形成矽化物層S3，故矽化物層S1與矽化物層S3可用彼此相異的材料形成。另外，亦可在矽化物層S1的頂面與栓塞PG1之間，於接觸孔CH內形成Ti(鈦)膜。
＜關於半導體裝置的製造步驟＞ 以下，用圖6～圖53，針對本實施態樣之半導體裝置的製造方法進行説明。圖6、圖8、圖10、圖12、圖15、圖17、圖19、圖20～圖40以及圖42～圖53，係本實施態樣之半導體裝置的形成步驟中的剖面圖。圖7、圖9、圖11、圖13、圖14、圖16以及圖18，係本實施態樣之半導體裝置的形成步驟中的立體圖。圖41，係本實施態樣之半導體裝置的形成步驟所使用的濺鍍裝置的示意俯視圖。圖8、圖10、圖12、圖15、圖17以及圖19，係表示在圖7、圖9、圖11、圖14、圖16以及圖18的相同位置的沿著Y方向的剖面圖。在上述立體圖、圖42以及圖44中，省略井部的圖式。
在圖6～圖20中，顯示出從左側向右側依序並排的記憶體單元區域1A以及邏輯區域1D。另外，在圖21～圖40、圖42～圖53中，顯示出從左側向右側依序並排的記憶體單元區域1A、nMIS區域1B以及pMIS區域1C。nMIS區域1B以及pMIS區域1C，係構成邏輯區域1D的區域。
在此，首先，如圖6所示的，準備半導體基板SB，在半導體基板SB的主面上，依序形成絶緣膜IF1、絶緣膜IF2以及半導體膜SI1。半導體基板SB，例如係由具有1～10Ωcm左右的比電阻的p型的單晶矽等所構成。絶緣膜IF1，例如係由氧化矽膜所構成，可用例如氧化法或CVD(Chemical Vapor Deposition，化學氣相沉積)法形成。絶緣膜IF1的膜厚，為2～10nm左右。絶緣膜IF2，例如係由氮化矽膜所構成，其膜厚，為20～100nm左右。絶緣膜IF2，例如用CVD法形成。半導體膜SI1，例如係由矽膜所構成，例如用CVD法形成。半導體膜SI1的膜厚，例如為20～200nm。
接著，如圖7以及圖8所示的，用微影技術以及蝕刻法，對記憶體單元區域1A以及邏輯區域1D的半導體膜SI1進行加工。藉此，在絶緣膜IF2上，在X方向上延伸的複數個半導體膜SI1的圖案，在Y方向上並排形成複數個。圖8，係包含圖7所示之複數個半導體膜SI1的圖案在內的剖面圖。
記憶體單元區域1A的該圖案的Y方向的寬度，比邏輯區域1D的該圖案的Y方向的寬度更大。另外，在Y方向上，於記憶體單元區域1A並排的該圖案之間的間隔，比於邏輯區域1D並排的該圖案之間的間隔更大。由於在之後之步驟中，係於在Y方向上接近半導體膜SI1的區域形成鰭片，故藉由變更該圖案的寬度以及間隔，便可調整相鄰的鰭片之間的間隔。
接著，如圖9以及圖10所示的，形成覆蓋複數個半導體膜SI1的各自的側壁的硬遮罩HM1。在此，例如，係在半導體基板SB上用CVD法，形成具有10～40nm的膜厚的氧化矽膜，之後，實行異向性乾蝕刻。藉此，令絶緣膜IF2以及半導體膜SI1的各自的頂面露出，以形成由殘留於半導體膜SI1的側壁的該氧化矽膜所構成的硬遮罩HM1。硬遮罩HM1，並未將相鄰的半導體膜SI1之間完全填埋。如圖9所示的，硬遮罩HM1，以包圍各半導體膜SI1的方式形成環狀。
接著，如圖11以及圖12所示的，用濕蝕刻法將半導體膜SI1除去。接著，形成覆蓋記憶體單元區域1A的硬遮罩HM1並露出邏輯區域1D的硬遮罩HM1的光阻膜PR1。接著，藉由實行濕蝕刻，將硬遮罩HM1的表面的一部分除去。藉此，令邏輯區域1D的硬遮罩HM1的寬度變細。另外，在本案中所謂的寬度，係指在沿著半導體基板SB的主面的方向上的圖案等的長度。
硬遮罩HM1，係用來在其正下方形成鰭片的遮罩。因此，如上所述的，藉由對記憶體單元區域1A的硬遮罩HM1的寬度與邏輯區域1D的硬遮罩HM1的寬度設置差異，便可對形成於記憶體單元區域1A以及邏輯區域1D的鰭片的寬度設置差異。
接著，如圖13所示的，在將光阻膜PR1除去之後，形成在記憶體單元區域1A以及邏輯區域1D覆蓋各硬遮罩HM1的一部分的光阻膜PR2。光阻膜PR2，係覆蓋硬遮罩HM1之中的在X方向上延伸的部分，並露出在X方向上延伸的該部分的端部以及在Y方向上延伸的部分的光阻圖案。亦即，在X方向上的硬遮罩HM1的兩端，從光阻膜PR2露出。
接著，如圖14以及圖15所示的，將光阻膜PR2當作遮罩使用，實行蝕刻，藉此，將各硬遮罩HM1的一部分除去，之後，將光阻膜PR2除去。藉此，硬遮罩HM1，僅剩下在X方向上延伸的部分。換言之，在絶緣膜IF2上，在X方向上延伸的圖案(亦即硬遮罩HM1)，在Y方向上並排配置複數個。
接著，如圖16以及圖17所示的，以硬遮罩HM1為遮罩，對絶緣膜IF2、IF1以及半導體基板SB實行異向性乾蝕刻。藉此，在硬遮罩HM1的正下方，形成被加工成板狀(壁狀)的圖案，其為半導體基板SB的一部分，亦即鰭片FA、FB以及FC。在此，藉由將從硬遮罩HM1露出之區域的半導體基板SB的主面向下挖掘100～250nm，便可形成具有距離半導體基板SB的主面的高度100～250nm的鰭片FA、FB以及FC。
接著，如圖18以及圖19所示的，在半導體基板SB之上，以完全掩埋鰭片FA、FB、FC、絶緣膜IF1以及IF2的方式，堆積由氧化矽膜等所構成的絶緣膜。接著，對該絶緣膜實行CMP(Chemical Mechanical Polishing，化學機械研磨)法的研磨處理，令絶緣膜IF2的頂面露出。藉此，形成由該絶緣膜所構成的元件分離膜EI。藉由該CMP步驟，硬遮罩HM1被除去。另外，亦可在形成構成元件分離膜EI的絶緣膜之前將硬遮罩HM1除去。
接著，如圖20所示的，將絶緣膜IF1、IF2除去。接著，藉由對元件分離膜EI的頂面實施蝕刻處理，以令元件分離膜EI的頂面在高度方向上後退(下降)。藉此，令鰭片FA、FB以及FC的各自的側面的一部分以及頂面露出。
接著，用離子注入法對半導體基板SB的主面導入雜質，以在記憶體單元區域1A的鰭片FA內形成p型井PW1，在邏輯區域1D的鰭片FB內形成p型井PW2，在邏輯區域1D的鰭片FC內形成n型井NW。p型井PW1、PW2，係藉由導入p型的雜質[例如B(硼)]而形成。n型井NW，係藉由導入n型的雜質[例如P(磷)或As(砷)]而形成。各井部，以擴散到各鰭片內的全部以及各鰭片的下部的半導體基板SB的一部分的方式形成。
接著，如圖21所示的，形成覆蓋鰭片FA、FB以及FC的各自的頂面以及側壁的絶緣膜IF3。絶緣膜IF3，例如可利用熱氧化法形成，例如係由具有2nm左右的膜厚的氧化矽膜所構成。接著，在絶緣膜IF3上，利用CVD法堆積具有鰭片FA、FB以及FC的各自的高度以上的膜厚的半導體膜SI2，之後，利用CMP法等令半導體膜SI2的頂面平坦化，藉此，形成具有平坦之頂面的半導體膜SI2。之後，在半導體膜SI2上，例如用CVD法形成絶緣膜IF4。半導體膜SI2，例如係由多晶矽膜(聚矽膜)所構成，絶緣膜IF4，例如係由氮化矽膜所構成。即使在如上所述的對半導體膜SI2實行CMP法的研磨步驟之後，在鰭片FA、FB以及FC的各自的頂面上仍殘留半導體膜SI2。
接著，如圖22所示的，形成覆蓋記憶體單元區域1A的鰭片FA的一部分的正上方與nMIS區域1B以及pMIS區域1C的光阻膜(圖中未顯示)。該光阻膜，包含在記憶體單元區域1A中以覆蓋在Y方向(圖的深度方向)上並排的複數個鰭片FA的各自的一部分的方式形成的在Y方向上延伸的光阻圖案在內。在該光阻圖案的旁邊的區域，鰭片FA的頂面從光阻膜露出。
接著，將該光阻膜當作遮罩使用並實行蝕刻，以將記憶體單元區域1A的絶緣膜IF4、半導體膜SI2的各自的一部分除去，藉此，令記憶體單元區域1A的元件分離膜EI的頂面以及絶緣膜IF3的表面露出。亦即，鰭片FA的頂面的一部分以及側壁的一部分，從絶緣膜IF4以及半導體膜SI2露出。藉此，在鰭片FA上，形成由半導體膜SI2所構成的控制閘極電極CG。另外，藉此，形成由控制閘極電極CG與鰭片FA之間的絶緣膜IF3所構成的閘極絶緣膜GF。
另外，在此，係針對覆蓋從控制閘極電極CG露出之鰭片FA的表面的絶緣膜IF3，被上述蝕刻以及之後實行的洗淨步驟除去，而鰭片FA的表面露出的態樣進行説明，惟鰭片FA的頂面以及側壁亦可就這樣被絶緣膜IF3所覆蓋。
接著，如圖23所示的，藉由在半導體基板SB上依序形成氧化矽膜(底部氧化膜)X1、氮化矽膜NF以及氧化矽膜(頂部氧化膜)X2，以形成具有由氧化矽膜X1、氮化矽膜NF以及氧化矽膜X2所構成之堆疊構造的絶緣膜ON。亦即，絶緣膜ON為ONO(Oxide Nitride Oxide，氧化物-氮化物-氧化物)膜。氧化矽膜X1，可利用氧化法或CVD法等形成。氮化矽膜NF以及氧化矽膜X2，例如利用CVD法形成(堆積)。
絶緣膜ON，覆蓋元件分離膜EI的頂面，還有，鰭片FA的頂面以及側壁。另外，絶緣膜ON，覆蓋由控制閘極電極CG以及絶緣膜IF4所構成之堆疊圖案的頂面以及側壁。另外，氮化矽膜NF，係發揮作為之後形成的記憶體單元的電荷累積部(電荷累積膜)的功能的膜層，惟亦可取代氮化矽膜NF，而形成由HfSiO等所構成的high－k膜。另外，亦可取代氧化矽膜X2，形成AlO(氧化鋁)膜。
接著，如圖24所示的，在半導體基板SB上，例如用CVD法，形成半導體膜SI3。半導體膜SI3，例如係由多晶矽膜所構成，其膜厚比包含控制閘極電極CG以及絶緣膜IF4在內的堆疊體的高度更大。接著，利用CMP法研磨半導體膜SI3的頂面，藉此，令絶緣膜IF4上的絶緣膜ON的頂面露出。
接著，如圖25所示的，藉由實行回蝕步驟，以令半導體膜SI3的頂面後退。藉此，半導體膜SI3的頂面的位置，例如，位於與控制閘極電極CG的頂面的位置大致相等的高度。
接著，如圖26所示的，在半導體基板SB上，例如用CVD法，形成絶緣膜IF5。絶緣膜IF5，例如係由氮化矽膜所構成，其覆蓋半導體膜SI3的頂面，並隔著絶緣膜ON覆蓋IF4的側壁以及頂面。
接著，如圖27所示的，藉由實行乾蝕刻，將絶緣膜IF5的一部分除去，藉此，令絶緣膜ON的頂面與半導體膜SI3的頂面的一部分露出。亦即，絶緣膜IF5，於絶緣膜IF4的側壁隔著絶緣膜ON殘留成側壁狀。接著，以絶緣膜IF5為遮罩實行蝕刻，對半導體膜SI3進行加工。藉此，半導體膜SI3殘留於接近控制閘極電極CG的兩側的側壁的區域，在接近控制閘極電極CG的兩側的側壁的區域以外的區域，鰭片FA的頂面從半導體膜SI3露出。
隔著絶緣膜ON接近控制閘極電極CG的閘極長度方向(X方向)的一側的側壁的半導體膜SI3，構成記憶體閘極電極MG。記憶體閘極電極MG，與控制閘極電極CG並排，以跨複數個鰭片FA的方式在Y方向上延伸。
接著，如圖28所示的，形成覆蓋記憶體閘極電極MG以及其正上方的絶緣膜IF5的光阻圖案(圖中未顯示)，之後，將該光阻圖案當作遮罩使用，實行蝕刻，藉此，將從該光阻圖案露出的絶緣膜IF5以及半導體膜SI3除去。藉此，在閘極長度方向上，於控制閘極電極CG的一側的側壁隔著絶緣膜ON殘留著記憶體閘極電極MG，控制閘極電極CG的另一側的側壁從半導體膜SI3露出。
接著，藉由實行蝕刻，將並未被絶緣膜IF5以及記憶體閘極電極MG所覆蓋的絶緣膜ON除去。藉此，絶緣膜IF4的頂面、鰭片FA的頂面、鰭片FA的側壁、元件分離膜EI的頂面露出。另外，並未被記憶體閘極電極MG所覆蓋的絶緣膜IF4的側壁以及控制閘極電極CG的側壁露出。
接著，如圖29所示的，形成覆蓋記憶體單元區域1A與nMIS區域1B以及pMIS區域1C的鰭片FB、FC的各自的一部分的正上方的光阻膜(圖中未顯示)。該光阻膜，包含以覆蓋在Y方向(圖的深度方向)上並排的複數個鰭片FB的各自的一部分的方式形成的在Y方向上延伸的光阻圖案，以及以覆蓋在Y方向上並排的複數個鰭片FC的各自的一部分的方式形成的在Y方向上延伸的光阻圖案在內。在該光阻圖案的旁邊的區域，鰭片FB、FC的各自的頂面從光阻膜露出。
接著，藉由將該光阻膜當作遮罩使用並實行蝕刻，以將nMIS區域1B以及pMIS區域1C的絶緣膜IF4、半導體膜SI2的各自的一部分除去，藉此，令nMIS區域1B以及pMIS區域1C的元件分離膜EI的頂面以及絶緣膜IF3的表面露出。亦即，鰭片FB、FC的各自的頂面的一部分以及側壁的一部分，從絶緣膜IF4以及半導體膜SI2露出。藉此，在鰭片FB、FC的各自之上，隔著絶緣膜IF3，形成了由半導體膜SI2所構成的暫置閘極電極DG。
暫置閘極電極DG，係會在之後之步驟被除去並置換成金屬閘極電極的膜層，不會留在完成的半導體裝置中。亦即，暫置閘極電極DG，係模擬的閘極電極。另外，在此，係針對覆蓋從暫置閘極電極DG露出的鰭片FB、FC的各自的表面的絶緣膜IF3被除去的態樣進行説明。之後，圖式雖省略，惟會形成覆蓋暫置閘極電極DG的側壁的氧化矽膜。
接著，如圖30所示的，將絶緣膜IF4、IF5、控制閘極電極CG、記憶體閘極電極MG以及暫置閘極電極DG當作遮罩使用，對鰭片FA、FB以及FC的各自的頂面實行離子注入。藉此，於鰭片FA的頂面，形成一對n型的半導體區域，亦即延伸區域EX1。另外，於鰭片FB的頂面，形成一對n型的半導體區域，亦即延伸區域EX2。於鰭片FC的頂面，形成一對p型的半導體區域，亦即延伸區域EX3。
至少，延伸區域EX3，以有別於延伸區域EX1、EX2的形成步驟之步驟形成。延伸區域EX1、EX2，可藉由導入n型的雜質[例如P(磷)或As(砷)]而形成。延伸區域EX3，可藉由導入p型的雜質[例如B(硼)]而形成。
接著，在半導體基板SB上，例如用CVD法形成絶緣膜IF6。絶緣膜IF6，例如係由氮化矽膜所構成。絶緣膜IF6，覆蓋元件分離膜EI、鰭片FA、FB、FC、控制閘極電極CG、記憶體閘極電極MG、暫置閘極電極DG、絶緣膜IF4以及IF5的各自的表面。
接著，如圖31所示的，形成露出nMIS區域1B，並覆蓋記憶體單元區域1A以及pMIS區域1C的光阻膜PR3，之後，以光阻膜PR3為遮罩實行乾蝕刻，將nMIS區域1B的絶緣膜IF6的一部分除去，藉此，令元件分離膜EI、鰭片FB以及絶緣膜IF4的各自的頂面露出。在此，於nMIS區域1B的由暫置閘極電極DG以及該暫置閘極電極DG上的絶緣膜IF4所構成的堆疊體的側壁，形成由絶緣膜IF6所構成的側壁SW。
此時，亦可於鰭片FB的側壁形成由絶緣膜IF6所構成的側壁，惟在圖中會將形成於鰭片FB的側壁的側壁的圖式省略。在之後之步驟，於鰭片FA、FC的側壁形成側壁的態樣，亦會將側壁的圖式省略。
接著，如圖32所示的，以光阻膜PR3、絶緣膜IF4以及側壁SW為遮罩，實行乾蝕刻，藉此，令在nMIS區域1B的包含暫置閘極電極DG以及側壁SW在內的圖案的旁邊露出的鰭片FB的頂面後退。藉此，從該圖案露出之鰭片FB的頂面，後退到比元件分離膜EI的頂面更高，但比暫置閘極電極DG的正下方的鰭片FB的頂面更低的位置。
接著，如圖33所示的，用磊晶成長法，形成覆蓋在nMIS區域1B的包含暫置閘極電極DG以及側壁SW在內的圖案的旁邊露出的鰭片FB的頂面以及側壁的磊晶層EP1。磊晶層EP1，例如係由Si(矽)所構成。另外，在此例如亦可形成由SiP(磷化矽)膜或SiC(碳化矽)膜所構成的磊晶層EP1。
磊晶層EP1，如用圖5所説明的，係具有菱形的剖面形狀的半導體層，覆蓋在Y方向上的鰭片FB的側壁。在圖33中，磊晶層EP1並未覆蓋在X方向上的鰭片FB的側壁，惟磊晶層EP1亦可覆蓋該側壁。吾人認為，當在X方向上的鰭片FB的側壁被氧化矽膜等所覆蓋時，該側壁並未被磊晶層EP1所覆蓋。
接著，如圖34所示的，將光阻膜PR3除去，之後，在半導體基板上，形成例如由氮化矽膜所構成的絶緣膜IF7。絶緣膜IF7，例如可用CVD法形成。在記憶體單元區域1A以及pMIS區域1C，係以覆蓋絶緣膜IF6的表面的方式形成絶緣膜IF7，惟在圖中絶緣膜IF7被視為係與絶緣膜IF6形成一體，故將記憶體單元區域1A以及pMIS區域1C的絶緣膜IF7的圖式省略。
接著，如圖35所示的，形成露出pMIS區域1C，並覆蓋記憶體單元區域1A以及nMIS區域1B的光阻膜PR4，之後，以光阻膜PR4為遮罩，實行乾蝕刻，將pMIS區域1C的絶緣膜IF6的一部分除去，藉此，令元件分離膜EI、鰭片FC以及絶緣膜IF4的各自的頂面露出。在此，於pMIS區域1C的由暫置閘極電極DG以及該暫置閘極電極DG上的絶緣膜IF4所構成的堆疊體的側壁，形成了由絶緣膜IF6所構成的側壁SW。
接著，如圖36所示的，以光阻膜PR4、絶緣膜IF4以及側壁SW為遮罩，實行乾蝕刻，藉此，令在pMIS區域1C的包含暫置閘極電極DG以及側壁SW在內的圖案的旁邊露出的鰭片FC的頂面後退。藉此，從該圖案露出之鰭片FC的頂面，後退到比元件分離膜EI的頂面更高，但比暫置閘極電極DG的正下方的鰭片FC的頂面更低的位置。
接著，如圖37所示的，用磊晶成長法，形成覆蓋在pMIS區域1C的包含暫置閘極電極DG以及側壁SW在內的圖案的旁邊露出的鰭片FC的頂面以及側壁的磊晶層EP2。磊晶層EP2，例如係由SiGe(矽化鍺)所構成。
磊晶層EP2，如用圖5所説明的，係具有菱形的剖面形狀的半導體層，覆蓋在Y方向上的鰭片FC的側壁。在圖37中，磊晶層EP2並未覆蓋在X方向上的鰭片FC的側壁，惟磊晶層EP2亦可覆蓋該側壁。吾人認為，當在X方向上的鰭片FC的側壁被氧化矽膜等所覆蓋時，該側壁並未被磊晶層EP2所覆蓋。
接著，如圖38所示的，將光阻膜PR4除去，之後，在半導體基板上，形成例如由氮化矽膜所構成的絶緣膜IF8。絶緣膜IF8，例如可用CVD法形成。絶緣膜IF8，以在記憶體單元區域1A覆蓋絶緣膜IF6的表面，並在nMIS區域1B覆蓋絶緣膜IF7的表面的方式形成。然而，在圖中，絶緣膜IF8被視為係與記憶體單元區域1A的絶緣膜IF6以及nMIS區域1B的絶緣膜IF7形成一體，故將記憶體單元區域1A以及nMIS區域1B的絶緣膜IF8的圖式省略。
接著，如圖39所示的，形成覆蓋nMIS區域1B以及pMIS區域1C，並露出記憶體單元區域1A的光阻膜PR5。之後，以光阻膜PR5為遮罩，實行乾蝕刻，將記憶體單元區域1A的絶緣膜IF6的一部分除去，藉此，令元件分離膜EI、鰭片FA、絶緣膜IF4以及IF5的各自的頂面露出。在此，於記憶體單元區域1A的包含控制閘極電極CG、記憶體閘極電極MG、絶緣膜IF4以及IF5在內的堆疊體的側壁，形成了由絶緣膜IF6所構成的側壁SW。
接著，如圖40所示的，將光阻膜PR5除去，之後，將絶緣膜IF4、IF5、暫置閘極電極DG、控制閘極電極CG、記憶體閘極電極MG以及側壁SW當作遮罩使用，對鰭片FA、FB以及FC的頂面實行離子注入。藉此，於鰭片FA的頂面，形成一對n型的半導體區域，亦即擴散區域D1。另外，於鰭片FB的頂面，形成一對n型的半導體區域，亦即擴散區域D2。於鰭片FC的頂面，形成一對p型的半導體區域，亦即擴散區域D3。在此，在nMIS區域1B以及pMIS區域1C，係貫通絶緣膜IF7、IF8而對鰭片FB、FC導入雜質。
至少，擴散區域D3，以有別於擴散區域D1、D2的形成步驟之步驟形成。擴散區域D1、D2，可藉由導入n型的雜質[例如P(磷)或As(砷)]而形成。擴散區域D3，可藉由導入p型的雜質[例如B(硼)]而形成。擴散區域D1、D2的形成步驟，以比形成延伸區域EX1、EX2時所實行之離子注入步驟更高的雜質濃度實行離子注入。另外，擴散區域D3的形成步驟，以比形成延伸區域EX3時所實行之離子注入步驟更高的雜質濃度實行離子注入。
藉此，形成包含擴散區域D1以及延伸區域EX1在內的源極、汲極區域、包含擴散區域D2以及延伸區域EX2在內的源極、汲極區域，還有，包含擴散區域D3以及延伸區域EX3在內的源極、汲極區域。在該離子注入步驟中，擴散區域D2，分別形成於磊晶層EP1以及磊晶層EP1之下的鰭片FB。另外，擴散區域D3，分別形成於磊晶層EP2以及磊晶層EP2之下的鰭片FC。
在記憶體單元區域1A中，源極、汲極區域以及控制閘極電極CG，構成控制電晶體，該源極、汲極區域以及記憶體閘極電極MG，構成記憶體電晶體。另外，控制電晶體以及記憶體電晶體，構成記憶體單元MC。
在此，係在形成了磊晶層EP1、EP2之後形成擴散區域D1～D3，惟擴散區域D2，例如亦可在用圖31所説明的形成了側壁SW之後，且在用圖32所説明的蝕刻步驟之前形成。另外，擴散區域D3，例如亦可在用圖35所説明的形成了側壁SW之後，且在用圖36所説明的蝕刻步驟之前形成。
接著，形成覆蓋記憶體單元區域的形成於鰭片FA的源極、汲極區域的矽化物層。在此，首先，用圖41所示的濺鍍裝置SD，如圖42所示的，形成覆蓋鰭片FA的金屬膜MS1。圖41所示的濺鍍裝置SD，具有裝載埠LP、處理室CH1～CH5、機械臂RA1、RA2，濺鍍裝置SD所包含之各處理室CH1～CH5，可分別密閉。另外，各處理室CH1～CH5以及各自配置了機械臂RA1以及RA2的搬運室的各自的內部，均可用真空泵等保持吾人所期望的的氣壓以及溫度。
在形成上述金屬膜MS1時，首先，將形成了記憶體單元MC(參照圖40)等的半導體基板(半導體晶圓)，配置於將濺鍍裝置SD與其外部連接的裝載埠LP。接著，裝載埠LP內的半導體晶圓，被機械臂RA1搬運到搬運室內，並置於前處理室(亦即處理室CH2)內，在處理室CH2內受到洗淨。在此，形成於鰭片FA(參照圖40)的表面的自然氧化膜被除去，鰭片FA的頂面以及側壁露出。接著，半導體晶圓被機械臂RA1移到處理室CH3內。
接著，半導體晶圓，被機械臂RA2從處理室CH3內移到處理室(熱處理用處理室)CH4內，在處理室CH4內實施熱處理。該熱處理，例如係以200℃實行90秒鐘的RTA(Rapid Thermal Annealing，快速熱退火)。之後，受到加熱的半導體晶圓，被機械臂RA2，從處理室CH4內移到處理室(成膜用處理室)CH5內。接著，在處理室CH5內，對半導體晶圓(半導體基板)的主面，利用濺鍍法堆積由NiPt所構成的金屬膜MS1(參照圖42)。
該濺鍍法之成膜步驟，係在處理室CH4的熱處理步驟結束之後，在30秒～60秒以內開始。在此，處理室CH4、CH5的各自的內部，以及配置了機械臂RA2的搬運室的內部，維持著真空狀態。亦即，半導體晶圓，可在保持周圍的真空狀態的情況下，從處理室CH4內搬運到處理室CH5內。因此，可防止在將半導體晶圓從處理室CH4內搬運到處理室CH5內時，半導體晶圓的溫度降低。亦即，藉由在該熱處理之後，在短時間內完成搬運並開始該成膜步驟，便可在熱處理所加熱之半導體晶圓的溫度(例如200℃)降低之前實行濺鍍。
如圖42所示的，當對高溫的半導體基板SB利用濺鍍法形成金屬膜MS1時，高溫的鰭片FA的表面的一部分與金屬膜MS1的一部分會發生反應，薄矽化物層SS，會以覆蓋鰭片FA的側壁以及頂面的方式形成。矽化物層SS，例如含有NiSi(鎳矽化物)與Pt(鉑)。亦即，矽化物層SS，係NiPt矽化物層。
此時，金屬膜MS1，並未連續地覆蓋鰭片FA的側壁以及頂面，覆蓋鰭片FA的金屬膜MS1，分離成複數個部分。亦即，鰭片FA的頂面的全部以及元件分離膜EI的頂面的全部，被金屬膜MS1所覆蓋，相對於此，鰭片FA的側壁，被相對於該側壁在垂直方向上延伸的柱狀的複數個金屬膜MS1部分地覆蓋。亦即，覆蓋該側壁的金屬膜MS1，係由在沿著該側壁的方向上互相分開並排的複數個膜層(圖案)所構成。
形成於鰭片FA的側壁的金屬膜MS1成為柱狀，係因為利用濺鍍法所形成之金屬膜MS1，難以在像鰭片FA的側壁那樣的相對於半導體基板SB的主面以接近垂直的角度形成的平面成膜，以及鰭片FA的側壁被矽化物層SS所覆蓋的關係。由於形成於鰭片FA的側壁的柱狀的複數個金屬膜MS1之間互相分開，故即使金屬膜MS1存在應力，仍可防止鰭片FA因為該應力而受到影響。
上述濺鍍步驟，在鰭片FA的頂面上以及元件分離膜EI的頂面上，例如形成具有60nm的膜厚的金屬膜MS1。如上所述的，金屬膜MS1對鰭片FA的側壁的覆膜性較低，亦即覆蓋性較差，故與鰭片FA的側壁接觸形成之金屬膜MS1的膜厚，比鰭片FA上的金屬膜MS1的膜厚(例如60nm)更小。在此，係形成為了在鰭片FA的側壁以及頂面以吾人所期望的的膜厚形成後述的矽化物層S1所必要的膜厚的金屬膜MS1。
接著，如圖43以及圖44所示的，藉由實行2次的熱處理，以形成覆蓋鰭片FA的側壁以及頂面的矽化物層S1。亦即，作為第1熱處理，藉由用260℃實行11～35秒鐘的RTA，以令金屬膜MS1與鰭片FA的頂面以及側壁發生反應，藉此，形成主要含有Ni2 Si(雙鎳矽化物)的矽化物層S1。在此，可藉由調整第1熱處理的時間，以調整矽化物層S1的膜厚。接著，在將未反應的金屬膜MS1利用藥液除去之後，作為第2熱處理，用500℃實行11秒鐘的RTA。藉此，矽化物層S1的主要組成變成NiSi(單鎳矽化物)，矽化物層S1，比實行第2熱處理之前更趨向低電阻化。圖44，係在與圖42相同之位置的鰭片FA的剖面圖。
沿著鰭片FA的側壁的矽化物層S1的膜厚，與沿著鰭片FA的頂面的矽化物層S1的膜厚大致相等。另外，由於在nMIS區域1B以及pMIS區域1C，鰭片FB、FC、磊晶層EP1以及EP2等被絶緣膜(保護膜)IF7、IF8所覆蓋，故金屬膜MS1會堆積在絶緣膜IF7、IF8之上，因此，即使實行了熱處理，鰭片FB、FC、磊晶層EP1以及EP2的各自的表面也不會被矽化物化。矽化物層S1的最頂面的位置，比磊晶層EP1、EP2的最頂面的位置更低。
在此，係令沿著鰭片FA的側壁並排的複數個柱狀的金屬膜MS1與鰭片FA的側壁發生反應以形成矽化物層S1，惟在沿著該側壁的方向上相鄰的金屬膜MS1之間的間隔很小，而且，矽化物層S1在第1熱處理時會往上下方向以及横方向變大，故所形成之矽化物層S1，連續地覆蓋該側壁。
接著，在半導體基板SB的主面上，例如依序形成由氮化矽膜所構成的襯墊膜(圖中未顯示)，以及由氧化矽膜所構成的層間絶緣膜IL1。該襯墊膜以及層間絶緣膜IL1，例如可利用CVD法形成。層間絶緣膜IL1，具有比元件分離膜EI上的鰭片FA的高度與由控制閘極電極CG以及絶緣膜IF4所構成之堆疊體的高度的合計高度更大的膜厚。之後，例如用CMP法令層間絶緣膜IL1的頂面平坦化。
接著，如圖45所示的，例如利用CMP法對層間絶緣膜IL1的頂面、絶緣膜IF4、IF5以及側壁SW實行研磨，以令nMIS區域1B以及pMIS區域1C的暫置閘極電極DG的頂面露出。藉此，絶緣膜IF4，IF5被除去，故控制閘極電極CG以及記憶體閘極電極MG的各自的頂面也露出。
接著，如圖46所示的，實施在pMIS區域1C露出之暫置閘極電極DG的除去步驟。亦即，在半導體基板SB上例如利用CVD法形成硬遮罩HM2，之後，用微影技術以及蝕刻法，將pMIS區域1C的硬遮罩HM2除去，藉此，令pMIS區域1C的暫置閘極電極DG露出。硬遮罩HM2，例如係由氧化矽膜或TiN(氮化鈦)膜所構成，nMIS區域1B以及記憶體單元區域1A的各閘極電極被硬遮罩HM2所覆蓋。
接著，將從硬遮罩HM2露出之暫置閘極電極DG利用濕蝕刻除去。另外，在此係將暫置閘極電極DG之下的絶緣膜IF3也除去，惟絶緣膜IF3亦可殘留下來。另外，亦可在將絶緣膜IF3除去之後，形成覆蓋暫置閘極電極DG被除去之後所形成的溝槽的底面的絶緣膜。
接著，如圖47所示的，在該溝槽內，形成閘極絶緣膜(亦即絶緣膜HK)，以及金屬閘極電極(亦即閘極電極G2)。亦即，首先，在包含硬遮罩HM2上在內的半導體基板SB上，例如用CVD法以及濺鍍法，依序形成絶緣膜HK、金屬膜MF3以及MF4。絶緣膜HK，係介電常數比氮化矽膜更高的high－k膜，在此係由氧化鉿膜所構成，惟除此之外，亦可由氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等的金屬氧化物所形成。
金屬膜MF3，在此係由氮化鈦(TiN)膜所構成，惟除此之外，亦可使用氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜、碳氮化鉭(TaCN)膜、鈦(Ti)膜、鉭(Ta)膜或鈦鋁(TiAl)膜等。金屬膜MF4，例如係由鋁(Al)膜所構成。
pMIS區域1C的暫置閘極電極DG被除去之後所形成的溝槽，被由絶緣膜HK、金屬膜MF3以及MF4所構成的堆疊膜完全填埋。之後，例如利用CMP法將層間絶緣膜IL1上的不要的膜層除去，令pMIS區域1C的層間絶緣膜IL1的頂面露出，藉此，形成由埋入該溝槽內的絶緣膜HK所構成的閘極絶緣膜，以及由埋入該溝槽內的金屬膜MF3、MF4所構成的閘極電極G2。藉此，形成包含閘極電極G2以及pMIS區域1C的源極、汲極區域在內的p型電晶體QP。
接著，如圖48所示的，實施在nMIS區域1B露出之暫置閘極電極DG的除去步驟。亦即，將硬遮罩HM2除去，接著，在半導體基板SB上例如利用CVD法形成硬遮罩HM3，之後，用微影技術以及蝕刻法，將nMIS區域1B的硬遮罩HM3除去，藉此，令nMIS區域1B的暫置閘極電極DG露出。硬遮罩HM3，例如係由氧化矽膜或TiN(氮化鈦)膜所構成，pMIS區域1C以及記憶體單元區域1A的各閘極電極被硬遮罩HM3所覆蓋。
接著，將從硬遮罩HM3露出的暫置閘極電極DG利用濕蝕刻除去。另外，在此係將暫置閘極電極DG之下的絶緣膜IF3也除去，惟絶緣膜IF3亦可殘留下來。另外，亦可在將絶緣膜IF3除去之後，形成覆蓋暫置閘極電極DG被除去之後所形成的溝槽的底面的絶緣膜。
接著，如圖49所示的，在該溝槽內，形成閘極絶緣膜(亦即絶緣膜HK)，以及金屬閘極電極(亦即閘極電極G1)。亦即，首先，在包含硬遮罩HM3上在內的半導體基板SB上，例如用CVD法以及濺鍍法，依序形成絶緣膜HK、金屬膜MF1以及MF2。絶緣膜HK，係介電常數比氮化矽膜更高的high－k膜，在此係由氧化鉿膜所構成，惟除此之外，亦可由氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等的金屬氧化物所形成。
金屬膜MF1，在此係由鈦鋁(TiAl)膜所構成，惟除此之外，亦可使用氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜、碳氮化鉭(TaCN)膜、鈦(Ti)膜或鉭(Ta)膜等。金屬膜MF2，例如係由鋁(Al)膜所構成。
nMIS區域1B的暫置閘極電極DG被除去之後所形成的溝槽，被由絶緣膜HK、金屬膜MF1以及MF2所構成的堆疊膜完全填埋。之後，例如利用CMP法將層間絶緣膜IL1上的不要的膜層除去，令nMIS區域1B的層間絶緣膜IL1的頂面露出，藉此，形成由埋入該溝槽內之絶緣膜HK所構成的閘極絶緣膜，以及由埋入該溝槽內之金屬膜MF1、MF2所構成的閘極電極G1。藉此，形成包含閘極電極G1以及nMIS區域1B的源極、汲極區域在內的n型電晶體QN。
接著，如圖49所示的，將硬遮罩HM3除去，接著，在半導體基板SB上例如利用CVD法形成絶緣膜IF9，之後，用微影技術以及蝕刻法，將記憶體單元區域1A的絶緣膜IF9除去。藉此，nMIS區域1B以及pMIS區域1C的閘極電極G1、G2被絶緣膜IF9所覆蓋，惟控制閘極電極CG以及記憶體閘極電極MG從絶緣膜IF9露出。
接著，藉由實行習知的自我對準矽化物步驟，以於控制閘極電極CG以及記憶體閘極電極MG的各自的頂面形成矽化物層S2。在此，例如用圖41所示的濺鍍裝置SD，在包含絶緣膜IF9上在內的半導體基板SB上，利用濺鍍法堆積NiPt膜，之後，實行第1熱處理，以形成矽化物層S2。接著，將多餘的NiPt膜除去，之後，藉由實行第2熱處理，便可形成低電阻的矽化物層S2。矽化物層S2，例如為NiPt矽化物層。亦即，矽化物層S1、S2係由彼此相同的材料所構成。
在此，在上述自我對準矽化物步驟中，在第1熱處理之前控制閘極電極CG以及記憶體閘極電極MG的各自之上所堆積的NiPt膜(金屬膜)的膜厚，比圖42所示之鰭片FA上的金屬膜MS1的膜厚更小。像這樣，藉由將形成矽化物層S2時所堆積之金屬膜的膜厚抑制成比較小，便可防止包含鰭片FA等在內的半導體基板SB因為該金屬膜的應力而受到影響。
接著，如圖50所示的，例如用CVD法，在包含絶緣膜IF9上在內的半導體基板SB上，形成層間絶緣膜IL2。層間絶緣膜IL2，例如係由氧化矽膜所構成。接著，利用CMP法等令層間絶緣膜IL2的頂面平坦化。接著，用微影技術以及乾蝕刻法，形成複數個貫通層間絶緣膜IL2、IL1的接觸孔CH。另外，nMIS區域1B以及pMIS區域1C的接觸孔CH，亦貫通絶緣膜IF9。
在記憶體單元區域1A中，於接觸孔CH的底部，源極、汲極區域的正上方的矽化物層S1的頂面的一部分露出。在nMIS區域1B中，於接觸孔CH的底部，源極、汲極區域的一部分，亦即磊晶層EP1的頂面的一部分露出。在pMIS區域1C中，於接觸孔CH的底部，源極、汲極區域的一部分，亦即磊晶層EP2的頂面的一部分露出。
另外，在圖中未顯示的區域中，形成了露出閘極電極G1、G2、控制閘極電極CG以及記憶體閘極電極MG的各自的頂面的一部分的接觸孔CH。該等接觸孔CH，並未貫通層間絶緣膜IL1。另外，在相對於半導體基板SB的主面垂直的方向上，磊晶層EP1、EP2的各自的正上方的接觸孔CH的長度，比矽化物層S1的正上方的接觸孔CH的長度更小。
接著，如圖51所示的，用習知的自我對準矽化物步驟，於在nMIS區域1B以及pMIS區域1C的接觸孔CH的底部露出的磊晶層EP1、EP2的各自的頂面，形成矽化物層S3。亦即，在包含接觸孔CH的內部在內的半導體基板SB的主面上，例如用CVD法形成金屬膜，之後，實行熱處理，藉此，令該金屬膜與磊晶層EP1、EP2的各自的頂面發生反應，以於接觸孔CH的底部形成矽化物層S3。之後，將該金屬膜除去。
在此，在如接觸孔CH此等細開口部內用濺鍍法形成金屬膜有其困難，故係利用CVD法形成上述金屬膜。然而，Ni(鎳)膜用CVD法形成比較困難，故在此係形成用CVD法形成比較容易的Ti(鈦)膜作為該金屬膜。因此，矽化物層S3，係由TiSi2 (鈦矽化物)膜所構成。亦即，矽化物層S3，係由與矽化物層S1、S2不同的材料所構成。另外，在矽化物層S3的形成步驟中，Ti(鈦)膜亦可殘留在記憶體單元區域1A的矽化物層S1的正上方的接觸孔CH的底部。
接著，如圖52所示的，在接觸孔CH內，形成由鎢(W)等所構成的導電性的栓塞PG1、PG2，作為連接用的導電構件。栓塞PG1、PG2，各自構成障蔽導體膜(例如鈦膜、氮化鈦膜，或該等膜層的堆疊膜)與位在障蔽導體膜上的主導體膜(例如鎢膜)的堆疊構造。
栓塞PG1，與記憶體單元MC的源極區域以及汲極區域，隔著矽化物層S1電連接。如上所述的當Ti膜殘留在矽化物層S1上時，在栓塞PG1與矽化物層S1之間便隔著Ti膜。栓塞PG2，埋入nMIS區域1B的接觸孔CH內，且隔著矽化物層S3與磊晶層EP1電連接。亦即，栓塞PG2與n型電晶體QN的源極、汲極區域電連接。栓塞PG2，埋入pMIS區域1C的接觸孔CH內，且隔著矽化物層S3與磊晶層EP2電連接。亦即，栓塞PG2與p型電晶體QP的源極、汲極區域電連接。
在相對於半導體基板SB的主面垂直的方向上，磊晶層EP1、EP2的各自的正上方的接觸孔CH的長度，比矽化物層S1的正上方的接觸孔CH的長度更小。這是因為，相對於半導體基板SB的主面的矽化物層S1的頂面的高度，比相對於半導體基板SB的主面的磊晶層EP1，RP2的各自的頂面的高度更低的關係。
磊晶層EP1、EP2的各自的頂面的高度比矽化物層S1的頂面的高度更高，係因為藉由將磊晶層EP1、EP2的體積形成得比較大，以令n型電晶體QN以及p型電晶體QP的各自的源極、汲極區域低電阻化的關係。亦即，記憶體單元區域1A的矽化物層S1，係由電阻值比半導體層更低的材料所構成，故即使不具有較大的體積以及膜厚，仍可充分地令記憶體單元MC的源極、汲極區域低電阻化。
相對於此，磊晶層EP1、EP2的電阻比矽化物層S1更高。因此，為了令n型電晶體QN以及p型電晶體QP的各自的源極、汲極區域低電阻化，需要比矽化物層S1更大的體積以及膜厚。換言之，藉由將磊晶層EP1、EP2的各自的頂面的高度，形成得比矽化物層S1的頂面的高度更高，便可令n型電晶體QN以及p型電晶體QP的各自的源極、汲極區域低電阻化。
另外，當為了形成矽化物層S3所堆積之金屬膜(鈦膜)殘留在矽化物層S1上的接觸孔CH內的底部時，矽化物層S1的頂面與栓塞PG1之間便會隔著Ti(鈦)膜。
接著，如圖53所示的，在層間絶緣膜IL2上形成配線M1。配線M1，係由障蔽導體膜(例如氮化鈦膜、鉭膜或氮化鉭膜等)與形成在障蔽導體膜上的主導體膜(銅膜)的堆疊構造所構成。在圖3中，為了簡化圖式，配線M1，將障蔽導體膜以及主導體膜顯示成一體。另外，栓塞PG1、PG2也是同樣。
配線M1，例如可利用所謂的單金屬鑲嵌法形成。亦即，在層間絶緣膜IL2上，形成具有配線溝槽的層間絶緣膜，並在該配線溝槽內埋入金屬膜，藉此，便可形成配線M1。然而，在此係將配線M1的旁邊的層間絶緣膜的圖式省略。
＜關於非揮發性記憶體的動作＞ 接著，針對非揮發性記憶體的動作例，參照圖54以及圖55進行説明。
圖54，係非揮發性記憶體的記憶體單元MC的等價電路圖。圖55，係表示在「寫入」、「消去」以及「讀取」時對選擇記憶體單元的各部位的電壓施加條件的一例的表格。圖55的表格，記載了分別在「寫入」、「消去」、「讀取」時，對圖54所示之記憶體單元(選擇記憶體單元)MC的記憶體閘極電極MG(參照圖53)所施加的電壓Vmg、對源極區域所施加的電壓Vs、對控制閘極電極CG(參照圖53)所施加的電壓Vcg、對汲極區域所施加的電壓Vd，以及對p型井PW1(參照圖4)所施加的電壓Vb。另外，圖55的表格所示者係電壓的施加條件的較佳的一例，並非僅限於此，可因應需要作出各種變更。另外，在本實施態樣中，係將對記憶體電晶體的絶緣膜ON中的電荷累積部(亦即氮化矽膜NF，參照圖53)注入電子定義為「寫入」，並將對其注入電洞(hole，正電洞)定義為「消去」。
寫入方式，可使用稱為所謂的SSI(Source Side Injection，源極側注入)方式的從源極側注入熱電子以實行寫入的寫入方式(熱電子注入寫入方式)。例如將圖55的「寫入」欄所示之電壓，施加於實行寫入的選擇記憶體單元的各部位，以將電子注入到選擇記憶體單元的氮化矽膜NF中的氮化矽膜中，藉此實行寫入。
此時，熱電子，在2個閘極電極(記憶體閘極電極MG以及控制閘極電極CG)之間的下方的通道區域(源極、汲極間)產生，且熱電子會注入到記憶體閘極電極MG的下方的絕緣膜ON中的電荷累積部(亦即氮化矽膜NF)。所注入之熱電子(電子)，被絕緣膜ON中的氮化矽膜NF的捕集位準所捕獲，其結果，記憶體電晶體的閾值電壓上升。亦即，記憶體電晶體成為寫入狀態。
消去方法，可使用稱為所謂的BTBT方式的利用BTBT(Band-To-Band Tunneling，能帶間穿隧現象)注入熱電洞以實行消去的消去方式(熱電洞注入消去方式)。亦即，將利用BTBT(能帶間穿隧現象)所產生的電洞(正電洞)注入到電荷累積部(絶緣膜ON中的氮化矽膜NF)以實行消去。例如將圖55的「消去」欄所示之電壓，施加於實行消去的選擇記憶體單元的各部位，利用BTBT現象令電洞(正電洞)產生並將電場加速，以將電洞注入到選擇記憶體單元的絶緣膜ON中的氮化矽膜NF，藉此令記憶體電晶體的閾值電壓下降。亦即，記憶體電晶體成為消去狀態。
在讀取時，例如將圖55的「讀取」欄所示的電壓，施加於實行讀取的選擇記憶體單元的各部位。藉由將讀取時對記憶體閘極電極MG所施加之電壓Vmg，設為在寫入狀態下的記憶體電晶體的閾值電壓與在消去狀態下的記憶體電晶體的閾值電壓之間的值，便可辨別寫入狀態與消去狀態。
＜關於半導體裝置的製造方法的功效＞ 接著，針對本實施態樣之半導體裝置的製造方法的主要特徴以及功效，用圖58作為比較例進行説明。圖58，係比較例之半導體裝置的製造步驟中的剖面圖，其對應圖42所示的剖面圖。
在不具有鰭片，而於半導體基板的主面形成源極、汲極以及通道區域的電晶體中，為了令源極、汲極區域低電阻化以及降低源極、汲極區域與栓塞之間的連接電阻等目的，吾人考慮利用矽化物層覆蓋源極、汲極區域的頂面。在此，於形成矽化物層時，例如利用濺鍍法在半導體基板上堆積具有25nm的膜厚的金屬膜，之後，實行熱處理，以令金屬膜與半導體發生反應，藉此形成矽化物層。
於是，吾人考慮，在形成於鰭片上的電晶體(FINFET)中，亦形成覆蓋源極、汲極區域的表面的矽化物層。然而，欲於在半導體基板的主面上突出之鰭片的側壁形成矽化物層並不容易。這是因為，當為了形成矽化物層而利用濺鍍法於鰭片的表面堆積金屬膜時，因為濺鍍法所形成之堆積膜相對於鰭片的側壁的覆蓋性的不佳，而導致金屬膜幾乎無法堆積於該側壁的關係。例如，當將該金屬膜堆積在半導體基板上時，覆蓋鰭片的側壁的金屬膜的膜厚，有時會在覆蓋鰭片的頂面的金屬膜的膜厚的20％左右。
因此，即使實行熱處理令金屬膜與鰭片的表面發生反應，藉此形成矽化物層，鰭片的側壁的金屬膜的膜厚仍很小，故無法於該側壁形成具有為了令源極、汲極區域充分地低電阻化所必要之膜厚的矽化物層。
於是，吾人考慮藉由將濺鍍法所形成之金屬膜的膜厚增大，以於鰭片的側壁形成具有充分之膜厚的金屬膜的方法。亦即，吾人考慮，如圖58所示的，以覆蓋記憶體單元區域1A的鰭片FA的頂面以及側壁的方式，形成較厚的金屬膜MS2，作為比較例。金屬膜MS2，係NiPt膜，鰭片FA的頂面上的金屬膜MS2的膜厚，例如為60nm。在形成金屬膜MS2時，係對室溫的半導體基板SB利用濺鍍法堆積NiPt膜。藉此，便可形成連續地覆蓋元件分離膜EI的頂面、鰭片FA的側壁以及鰭片FA的頂面的較厚的金屬膜MS2。金屬膜MS2係與鰭片FA直接接觸，在金屬膜MS2與鰭片FA之間並未形成矽化物層。
之後，藉由實行熱處理以形成矽化物層。在此，由於覆蓋鰭片FA的側壁的金屬膜MS2具有充分之膜厚可形成具有吾人所期望之膜厚的矽化物層，故可利用具有為了實現記憶體單元的源極、汲極區域的低電阻化所必要之膜厚的矽化物層覆蓋鰭片FA的側壁。
然而，由於例如含有Ni等的金屬膜MS2其內部應力較大，故當堆積在鰭片FA的表面上的金屬膜MS2的膜厚增大時，金屬膜MS2所具有的應力也會增大。此時，鰭片FA受到該應力的影響，會發生形成於鰭片FA的FINFET的性能以及可靠度降低的問題。
相對於此，於鰭片的表面不形成矽化物層，取而代之，係形成磊晶層(墊高層)，藉此，便可令構成FINFET的源極、汲極區域的半導體區域的體積增大。如是，便可實現源極、汲極區域的低電阻化。磊晶層，比起用上述的方法形成矽化物層的態樣而言，對鰭片所施加之應力的影響較小，故可令FINFET的性能以及可靠度提高。
然而，當該FINFET構成分裂閘極型的MONOS記憶體時，電荷累積部(亦即ONO膜)會因為形成磊晶層所導致之應力的增大而受到影響。因此，會發生記憶體單元的性能以及可靠度降低的問題。於是，本發明人，針對「在鰭片上的MONOS記憶體中，為了令源極、汲極區域低電阻化，不形成磊晶層，而係形成矽化物層」此點，進行檢討。
在此，在由FINFET所構成之分裂閘極型的MONOS記憶體中，當以均一且具有充分之膜厚的金屬膜連續地覆蓋鰭片的側壁時，該金屬膜的內部應力會增大，故之後形成的矽化物層可能會異常地成長。亦即，當矽化物層在鰭片內異常成長時，會發生例如短路等問題，記憶體單元會變得無法正常地運作，故會導致記憶體單元的性能以及可靠度降低的問題。另外，當形成應力較大的金屬膜MS2時，記憶體單元的包含電荷累積部在內的ONO膜會因為該應力而受到影響，記憶體單元的性能以及可靠度會降低。
相對於此，在本實施態樣中，如用圖41以及圖42所説明的，在將半導體晶圓加熱到例如200℃的狀態下，利用濺鍍法形成金屬膜MS1。藉此，便可在利用該濺鍍法的成膜步驟中，於鰭片FA的表面形成薄矽化物層SS，以令之後堆積的金屬膜MS1的覆膜性提高。此時，於鰭片FA的側壁，複數個金屬膜MS1隔著矽化物層SS形成柱狀。由於形成於鰭片FA的側壁的複數個柱狀的金屬膜MS1之間互相分開，故即使金屬膜MS1在鰭片FA的頂面上例如形成60nm左右的較大的膜厚，仍可抑制金屬膜MS1的內部應力的增大，而且，可減少金屬膜MS1的內部應力對鰭片FA整體所造成的影響。
因此，之後，即使令該金屬膜MS1發生反應而形成圖53所示之矽化物層S1，仍可防止記憶體單元MC的鰭片FA因為金屬膜MS1的應力而受到影響。因此，可防止記憶體電晶體以及控制電晶體的性能以及可靠度降低，且可令記憶體單元MC的源極、汲極區域低電阻化。另外，可防止因為ONO膜受到該應力的影響，而導致記憶體單元MC的性能以及可靠度降低。除此之外，更可防止因為金屬膜MS1的應力而受到影響，在形成矽化物層S1時矽化物層S1異常成長。
因此，可防止記憶體單元MC的可靠度降低，同時令記憶體單元MC的性能提高。另外，在邏輯區域，藉由形成磊晶層EP1作為n型電晶體QN的源極、汲極區域的一部分，並形成磊晶層EP2作為p型電晶體QP的源極、汲極區域的一部分，以實現n型電晶體QN以及p型電晶體QP的各自的源極、汲極區域的低電阻化。藉此，由於可令記憶體單元MC以及邏輯區域的電晶體各自低電阻化，故可令半導體裝置的性能提高。
另外，在此，係利用high－k膜形成邏輯區域的閘極絶緣膜，並將暫置閘極電極置換成低電阻的金屬閘極電極，藉此，便可抑制短通道效應，同時實現電晶體的細微化以及閘極電極的低電阻化。
(實施態樣2) 以下，用圖56以及圖57，針對本實施態樣2之半導體裝置的製造方法進行説明。圖56以及圖57，係本實施態樣2之半導體裝置的形成步驟中的剖面圖。另外，在圖57中，為了令圖式更容易檢視，將圖56所示的堆疊膜(亦即絶緣膜ON)顯示成單一膜層。
在此，首先，實行用圖6～圖48所説明之步驟。然而，在此，係將控制閘極電極CG以及記憶體閘極電極MG(圖48)，形成為由多晶矽膜所構成的暫置閘極電極。
接著，如圖56所示的，將硬遮罩HM3除去，接著，將露出記憶體單元區域1A並覆蓋nMIS區域1B以及pMIS區域1C的硬遮罩HM4，形成在半導體基板SB上。之後，將該硬遮罩HM4當作遮罩使用，實行蝕刻，以將暫置閘極電極(亦即控制閘極電極CG以及記憶體閘極電極MG)除去，藉此，分別於形成控制閘極電極CG以及記憶體閘極電極MG的區域形成溝槽。
接著，如圖57所示的，實行與用圖48所説明之步驟同樣之步驟。亦即，在半導體基板SB上依序形成絶緣膜HK、金屬膜MF1以及金屬膜MF2，以填埋上述溝槽，之後，利用CMP法實行研磨，藉此，形成由絶緣膜HK所構成的閘極絶緣膜、由金屬膜MF1以及金屬膜MF2所構成的控制閘極電極CGM，以及由金屬膜MF1以及金屬膜MF2所構成的記憶體閘極電極MGM。
接著，將硬遮罩HM4除去，之後，實行與用圖50～圖53所説明之步驟同樣之步驟，藉此，圖57所示的半導體裝置便完成。在此，由於構成記憶體單元MC的控制閘極電極CGM以及記憶體閘極電極MGM係由金屬閘極電極所形成，故並無於該等閘極電極的頂面形成矽化物層的必要。
本實施態樣，可獲得與該實施態樣1同樣的功效。另外，藉由利用high－k膜形成控制電晶體的閘極絶緣膜，並將記憶體單元MC的暫置閘極電極置換成低電阻的金屬閘極電極，便可抑制短通道效應，同時實現電晶體的細微化以及閘極電極的低電阻化。亦即，可提高控制電晶體以及記憶體電晶體的性能。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
1A‧‧‧記憶體單元區域
1B‧‧‧nMIS區域
1C‧‧‧pMIS區域
1D‧‧‧邏輯區域
A-A、B-B、C-C、D-D、E-E、F-F‧‧‧剖面線
BL‧‧‧位元線
CC1‧‧‧CPU
CC2‧‧‧RAM
CC3‧‧‧類比電路
CC4‧‧‧EEPROM
CC5‧‧‧快閃記憶體
CC6‧‧‧I／O電路
CG、CGM‧‧‧控制閘極電極
CH‧‧‧接觸孔
CH1~CH5‧‧‧處理室
CHP‧‧‧半導體晶片
D1、D2、D3‧‧‧擴散區域
DG‧‧‧暫置閘極電極
EI‧‧‧元件分離膜
EP1、EP2‧‧‧磊晶層
EX1、EX2、EX3‧‧‧延伸區域
FA、FB、FC‧‧‧鰭片
G1、G2‧‧‧閘極電極
GF‧‧‧閘極絶緣膜
HK‧‧‧絶緣膜
HM1、HM2、HM3、HM4‧‧‧硬遮罩
IF1~IF9‧‧‧絶緣膜
IL1、IL2‧‧‧層間絶緣膜
LD1、LD2‧‧‧汲極區域
LP‧‧‧裝載埠
LS1、LS2‧‧‧源極區域
M1‧‧‧配線
MC‧‧‧記憶體單元
MD‧‧‧汲極區域
MF1、MF2、MF3、MF4‧‧‧金屬膜
MG、MGM‧‧‧記憶體閘極電極
MS1、MS2‧‧‧金屬膜
MS‧‧‧源極區域
NF‧‧‧氮化矽膜
NW‧‧‧n型井
ON‧‧‧絶緣膜
PG1、PG2‧‧‧栓塞
PR1~PR5‧‧‧光阻膜
PW1、PW2‧‧‧p型井
QN‧‧‧n型電晶體
QP‧‧‧p型電晶體
RA1、RA2‧‧‧機械臂
S1、S2、S3‧‧‧矽化物層
SB‧‧‧半導體基板
SD‧‧‧濺鍍裝置
SI1~SI3‧‧‧半導體膜
SL‧‧‧源極線
SS‧‧‧矽化物層
SW‧‧‧側壁
Vmg、Vs、Vcg、Vd、Vb、Vdd‧‧‧電壓
X、Y‧‧‧方向
X1、X2‧‧‧氧化矽膜
[圖1]係表示本發明之實施態樣1的半導體晶片的布局構造的概略圖。 [圖2]係表示本發明之實施態樣1的半導體裝置的俯視圖。 [圖3]係表示本發明之實施態樣1的半導體裝置的立體圖。 [圖4]係表示本發明之實施態樣1的半導體裝置的剖面圖。 [圖5]係表示本發明之實施態樣1的半導體裝置的剖面圖。 [圖6]係説明本發明之實施態樣1的半導體裝置的製造步驟的剖面圖。 [圖7]係説明接續圖6的半導體裝置的製造步驟的立體圖。 [圖8]係沿著圖7所示之製造步驟中的半導體裝置的Y方向的剖面圖。 [圖9]係説明接續圖8的半導體裝置的製造步驟的立體圖。 [圖10]係沿著圖9所示之製造步驟中的半導體裝置的Y方向的剖面圖。 [圖11]係説明接續圖10的半導體裝置的製造步驟的立體圖。 [圖12]係沿著圖11所示之製造步驟中的半導體裝置的Y方向的剖面圖。 [圖13]係説明接續圖12的半導體裝置的製造步驟的立體圖。 [圖14]係説明接續圖13的半導體裝置的製造步驟的立體圖。 [圖15]係沿著圖14所示之製造步驟中的半導體裝置的Y方向的剖面圖。 [圖16]係説明接續圖15的半導體裝置的製造步驟的立體圖。 [圖17]係沿著圖16所示之製造步驟中的半導體裝置的Y方向的剖面圖。 [圖18]係説明接續圖17的半導體裝置的製造步驟的立體圖。 [圖19]係沿著圖18所示之製造步驟中的半導體裝置的Y方向的剖面圖。 [圖20]係説明接續圖19的半導體裝置的製造步驟的剖面圖。 [圖21]係説明接續圖20的半導體裝置的製造步驟的剖面圖。 [圖22]係説明接續圖21的半導體裝置的製造步驟的剖面圖。 [圖23]係説明接續圖22的半導體裝置的製造步驟的剖面圖。 [圖24]係説明接續圖23的半導體裝置的製造步驟的剖面圖。 [圖25]係説明接續圖24的半導體裝置的製造步驟的剖面圖。 [圖26]係説明接續圖25的半導體裝置的製造步驟的剖面圖。 [圖27]係説明接續圖26的半導體裝置的製造步驟的剖面圖。 [圖28]係説明接續圖27的半導體裝置的製造步驟的剖面圖。 [圖29]係説明接續圖28的半導體裝置的製造步驟的剖面圖。 [圖30]係説明接續圖29的半導體裝置的製造步驟的剖面圖。 [圖31]係説明接續圖30的半導體裝置的製造步驟的剖面圖。 [圖32]係説明接續圖31的半導體裝置的製造步驟的剖面圖。 [圖33]係説明接續圖32的半導體裝置的製造步驟的剖面圖。 [圖34]係説明接續圖33的半導體裝置的製造步驟的剖面圖。 [圖35]係説明接續圖34的半導體裝置的製造步驟的剖面圖。 [圖36]係説明接續圖35的半導體裝置的製造步驟的剖面圖。 [圖37]係説明接續圖36的半導體裝置的製造步驟的剖面圖。 [圖38]係説明接續圖37的半導體裝置的製造步驟的剖面圖。 [圖39]係説明接續圖38的半導體裝置的製造步驟的剖面圖。 [圖40]係説明接續圖39的半導體裝置的製造步驟的剖面圖。 [圖41]係本發明之實施態樣1的半導體裝置的製造步驟所使用的濺鍍裝置的示意俯視圖。 [圖42]係説明接續圖40的半導體裝置的製造步驟的剖面圖。 [圖43]係説明接續圖42的半導體裝置的製造步驟的剖面圖。 [圖44]係説明接續圖43的半導體裝置的製造步驟的剖面圖。 [圖45]係説明接續圖44的半導體裝置的製造步驟的剖面圖。 [圖46]係説明接續圖45的半導體裝置的製造步驟的剖面圖。 [圖47]係説明接續圖46的半導體裝置的製造步驟的剖面圖。 [圖48]係説明接續圖47的半導體裝置的製造步驟的剖面圖。 [圖49]係説明接續圖48的半導體裝置的製造步驟的剖面圖。 [圖50]係説明接續圖49的半導體裝置的製造步驟的剖面圖。 [圖51]係説明接續圖50的半導體裝置的製造步驟的剖面圖。 [圖52]係説明接續圖51的半導體裝置的製造步驟的剖面圖。 [圖53]係説明接續圖52的半導體裝置的製造步驟的剖面圖。 [圖54]係非揮發性記憶體的記憶體單元MC的等價電路圖。 [圖55]係表示在「寫入」、「消去」以及「讀取」時對選擇記憶體單元的各部位的電壓施加條件的一例的表格。 [圖56]係説明本發明之實施態樣2的半導體裝置的製造步驟的剖面圖。 [圖57]係説明接續圖56的半導體裝置的製造步驟的剖面圖。 [圖58]係説明比較例之半導體裝置的製造步驟的剖面圖。
1A‧‧‧記憶體單元區域
1B‧‧‧nMIS區域
1C‧‧‧pMIS區域
A-A、B-B、C-C‧‧‧剖面線
CG‧‧‧控制閘極電極
CH‧‧‧接觸孔
D1、D2、D3‧‧‧擴散區域
EI‧‧‧元件分離膜
EP1、EP2‧‧‧磊晶層
EX1、EX2、EX3‧‧‧延伸區域
FA、FB、FC‧‧‧鰭片
G1、G2‧‧‧閘極電極
GF‧‧‧閘極絶緣膜
HK‧‧‧絶緣膜
IF7、IF8、IF9‧‧‧絶緣膜
IL1、IL2‧‧‧層間絶緣膜
M1‧‧‧配線
MC‧‧‧記憶體單元
MF1、MF2、MF3、MF4‧‧‧金屬膜
MG‧‧‧記憶體閘極電極
NF‧‧‧氮化矽膜
NW‧‧‧n型井
ON‧‧‧絶緣膜
PG1、PG2‧‧‧栓塞
PW1、PW2‧‧‧p型井
QN‧‧‧n型電晶體
QP‧‧‧p型電晶體
S1、S2、S3‧‧‧矽化物層
SB‧‧‧半導體基板
SW‧‧‧側壁
X1、X2‧‧‧氧化矽膜

Claims (15)

  1. 一種半導體裝置，其特徵為包含： 半導體基板，具有沿著主面並排的第1區域以及第2區域； 第1突出部，為該第1區域的該半導體基板的一部分，且從該半導體基板的頂面突出，並在沿著該半導體基板的該主面的第1方向上延伸； 第1閘極電極，隔著第1絶緣膜形成在該第1突出部的頂面上，並在與該第1方向正交的第2方向上延伸； 第2閘極電極，隔著作為電荷累積部的第2絶緣膜形成在該第1突出部的該頂面上，並隔著該第2絶緣膜與該第1閘極電極的一側的側壁鄰接，且在該第2方向上延伸； 第1源極、汲極區域，以在該第1方向上夾著由該第1閘極電極以及該第2閘極電極所構成之圖案的方式形成於該第1突出部的該頂面； 第2突出部，為該第2區域的該半導體基板的一部分，且從該半導體基板的該頂面突出，並在該第1方向上延伸； 第3閘極電極，隔著第3絶緣膜形成在該第2突出部的頂面上，並在該第2方向上延伸； 第2源極、汲極區域，以在該第1方向上夾著該第3閘極電極的方式形成於該第2突出部的該頂面； 第1矽化物層，覆蓋該第1源極區域、汲極區域的各自的頂面以及側壁，並與該第1突出部接觸；以及 半導體層，覆蓋該第2源極、汲極區域的各自的頂面以及側壁，並與該第2突出部接觸； 該第1閘極電極、該第2閘極電極以及該第1源極、汲極區域，構成非揮發性記憶元件； 該第3閘極電極以及該第2源極、汲極區域，構成電晶體。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該半導體層的頂面的位置，比該第1矽化物層的頂面的位置更高。
  3. 如申請專利範圍第1項之半導體裝置，其中，更包含： 第4絶緣膜，形成在該半導體基板上，並覆蓋該非揮發性記憶元件以及該電晶體； 第1連接部，貫通該第4絶緣膜，並隔著該第1矽化物層與該第1源極、汲極區域電連接；以及 第2連接部，貫通該第4絶緣膜，並與該第2源極、汲極區域電連接； 該第2連接部的底面的位置，比該第1連接部的底面的位置更高。
  4. 如申請專利範圍第3項之半導體裝置，其中， 該第1連接部與該第1矽化物層，互相接觸； 該第2連接部，隔著形成在該第2連接部與該半導體層之間的第2矽化物層以及該半導體層，與該第2突出部內的該第2源極、汲極區域連接。
  5. 如申請專利範圍第4項之半導體裝置，其中， 該第2連接部的旁邊的該半導體層的該頂面，從該第2矽化物層露出。
  6. 如申請專利範圍第4項之半導體裝置，其中， 該第1矽化物層，係由鎳矽化物所構成；該第2矽化物層，係由鈦矽化物所構成。
  7. 如申請專利範圍第3項之半導體裝置，其中， 在該第1連接部與該第1矽化物層之間，隔設著含鈦的第1金屬膜； 該第2連接部，隔著形成在該第2連接部與該半導體層之間的第2矽化物層以及該半導體層，與該第2突出部內的該第2源極、汲極區域連接。
  8. 如申請專利範圍第1項之半導體裝置，其中， 該半導體層，構成該第2源極、汲極區域的一部分。
  9. 如申請專利範圍第項1之半導體裝置，其中， 該第3閘極電極，包含第2金屬膜。
  10. 如申請專利範圍第1項之半導體裝置，其中， 該第1閘極電極，包含第3金屬膜；該第2閘極電極，包含第4金屬膜。
  11. 一種半導體裝置的製造方法，其特徵為包含： (a)準備半導體基板之步驟； (b)令該半導體基板的頂面的一部分後退，以形成作為該半導體基板的一部分，且從該半導體基板的該頂面突出，並在該第1方向上延伸的第1突出部，以及從該半導體基板的該頂面突出，並在該第1方向上延伸的第2突出部之步驟； (c)形成埋入該第1突出部與該第2突出部之間的溝槽內的元件分離膜之步驟； (d)於該(c)步驟之後，在該第1突出部的正上方隔著第1絶緣膜形成第1閘極電極，在「與該第1閘極電極的一側之側壁隔著作為電荷累積部的第2絶緣膜鄰接的區域」的該第1突出部的正上方隔著該第2絶緣膜形成第2閘極電極，並在該第2突出部的正上方隔著第3絶緣膜形成第3閘極電極之步驟； (e)形成覆蓋該第3閘極電極之旁邊的該第2突出部的頂面以及側壁的磊晶層之步驟； (f)於該第3閘極電極之旁邊的該第2突出部的頂面形成第2源極、汲極區域之步驟； (g)於由該第1閘極電極與該第2閘極電極所構成之圖案的旁邊的該第1突出部的頂面形成第1源極、汲極區域之步驟；以及 (h)在該(g)步驟之後，在利用保護膜覆蓋該第2突出部的狀態下，形成覆蓋該圖案的旁邊的該第1源極、汲極區域的各自之頂面以及側壁的第1矽化物層之步驟； 該第1閘極電極、該第2閘極電極以及該第1源極、汲極區域，構成非揮發性記憶元件； 該第3閘極電極以及該第2源極、汲極區域，構成電晶體。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 該半導體層的頂面的位置，比該第1矽化物層的頂面的位置更高。
  13. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 該(h)步驟包含： (h1)利用保護膜覆蓋該第2突出部之步驟； (h2)於該(h1)步驟之後，在實行第1熱處理將該第1突出部加熱的狀態下，形成覆蓋該第1突出部的金屬膜，以令該金屬膜與該第1突出部的表面發生反應，藉此，在該金屬膜與該第1突出部的表面之間形成第3矽化物層之步驟；以及 (h3)於該(h2)步驟之後，實行第2熱處理，以令該金屬膜與該第1突出部的表面發生反應，藉此，形成該第1矽化物層之步驟。
  14. 如申請專利範圍第13項之半導體裝置的製造方法，其中， 於該(h2)步驟中，覆蓋該第1突出部的側壁的該金屬膜，係由在沿著該側壁的方向上互相分開並排的複數個膜層所構成。
  15. 如申請專利範圍第13項之半導體裝置的製造方法，其中， 該(h2)步驟包含： (h4)在熱處理用處理室內實行該第1熱處理之步驟； (h5)於該(h4)步驟之後，將該半導體基板，通過維持真空狀態的路徑從該熱處理用處理室內搬運到成膜用處理室內之步驟；以及 (h6)於該(h5)步驟之後，在該成膜用處理室內利用濺鍍法形成該金屬膜之步驟。
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