KR100645065B1 - 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리장치 및 그 형성 방법 - Google Patents

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Abstract

핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리 장치 및 그 형성 방법이 개시된다. 이 핀 전계 효과 트랜지스터는 핀의 하부에 개재되며 상기 핀을 이웃하는 핀으로부터 고립시키는 절연막을 구비하는 것을 특징으로 한다. 이로써 각각의 핀이 절연막에 의해 고립되므로 소자 동작시 독립적으로 동작할 수 있어 프로그램 디스터번스와 같은 오작동의 발생을 방지할 수 있다. 이 핀 전계 효과 트랜지스터를 형성하는 방법은 핀을 형성한 후에, 핀의 하부에 개재되며 이웃하는 핀으로부터 고립시키는 절연막을 산화 공정에 의해 형성하는 것을 특징으로 한다. 이로써, SOI 기판을 사용하지 않고도 절연막과 소자분리막을 용이하게 형성할 수 있으므로 경제적이다.
핀 전계 효과 트랜지스터

Description

핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리 장치 및 그 형성 방법{Fin FET and non-volatile memory device having the same and method of forming the same}
도 1은 본 발명의 일 예에 따른 낸드형 비휘발성 메모리 장치의 평면도를 나타낸다.
도 2a는 본 발명의 일 실시예에 따라 도 1을 I-I' 선으로 자른 단면도를 나타낸다.
도 2b는 본 발명의 일 실시예에 따라 도 1을 II-II' 선으로 자른 단면도를 나타낸다.
도 2c는 본 발명의 일 실시예에 따라 도 1의 'B' 부분을 확대한 부분 사시도이다.
도 3a, 4a 및 5a는 도 2a의 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타낸다.
도 3b, 4b 및 5b는 도 2b의 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타낸다.
도 3c는 도 1의 비휘발성 메모리 장치의 핀과 핀 연결부을 형성하는 과정을 나타내는 사시도이다.
도 3d는 도 15 및 16의 비휘발성 메모리 장치의 핀과 핀 연결부을 형성하는 과정을 나타내는 사시도이다.
도 6a는 본 발명의 다른 실시예에 따라 도 1을 I-I' 선으로 자른 단면도를 나타낸다.
도 6b는 본 발명의 다른 실시예에 따라 도 1을 II-II' 선으로 자른 단면도를 나타낸다.
도 7a, 8a 및 9a는 도 6a의 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타낸다.
도 7b, 8b 및 9b는 도 6b의 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타낸다.
도 10a는 본 발명의 또 다른 실시예에 따라 도 1을 I-I' 선으로 자른 단면도를 나타낸다.
도 10b는 본 발명의 또 다른 실시예에 따라 도 1을 II-II' 선으로 자른 단면도를 나타낸다.
도 11a는 도 10a의 비휘발성 메모리 장치를 형성하는 일 방법을 나타낸다.
도 11b는 도 10b의 비휘발성 메모리 장치를 형성하는 일 방법을 나타낸다.
도 12a, 13a 및 14a는 도 10a의 비휘발성 메모리 장치를 형성하는 다른 방법을 순차적으로 나타낸다.
도 12b, 13b 및 14b는 도 10b의 비휘발성 메모리 장치를 형성하는 다른 방법을 순차적으로 나타낸다.
도 15 및 16은 본 발명의 다른 예들에 따른 낸드형 비휘발성 메모리 장치의 평면도들을 나타낸다.
도 17은 종래 기술에 따른 비휘발성 메모리 장치의 단면도를 나타낸다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는, 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리 장치 및 그 형성 방법에 관한 것이다.
일반적인 구조인 수평채널을 갖는 트랜지스터는 디자인 룰이 줄어듦에 따라 여러가지 문제를 유발하여 트랜지스터의 축소(scale-down)에 한계가 있다. 축소된 수평채널 트랜지스터의 가장 큰 문제점으로 채널의 길이가 짧아져 발생되는 단채널효과 및 DIBL(Drain Induced Barrier Lower)효과를 들 수 있다. 통상적인 트랜지스터에서 채널의 길이가 50 ㎚ 이하로 축소되면 공정변수에 의해 소자특성의 산포도가 높아지며, 채널길이가 30 ㎚ 이하일 경우 단채널효과 및 DIBL효과가 극심해져 트랜지스터가 정상적으로 동작하기 어려운 것으로 알려져 있다.
종래의 트랜지스터는 게이트 전극이 수평채널의 상부에만 형성됨으로써 채널에는 상하 비대칭적으로 전계가 인가되어, 게이트 전극에 의해 트랜지스터의 온 오프가 효과적으로 제어되지 못한다. 그 결과 채널의 축소로 인한 단채널 효과의 영향이 극심해진다.
한편, 수평채널 트랜지스터의 문제점을 극복하기 위하여 최근 연구되고 있는 소자 중의 하나는 이중 게이트 트랜지스터(Double gate transistor)이다. 이중 게이트 트랜지스터는 30 ㎚ 이하의 두께를 가지는 채널과, 채널을 감싸거나 채널 양측에 게이트가 배치된 구조이다. 이중 게이트 트랜지스터는 얇은 채널의 양측에 게이트 전극이 형성되어 있기 때문에 채널의 모든 영역은 게이트 전극의 영향을 받는다. 따라서, 트랜지스터가 오프일 때 소오스 및 드레인 사이의 전하 흐름을 억제할 수 있기 때문에 전력소모를 줄일 수 있고, 트랜지스터의 온.오프를 효과적으로 제어할 수 있다. 이중 게이트 모스 트랜지스터는 채널이 형성되는 실리콘층의 폭이 좁기 때문에 채널에 대한 게이트의 제어능력(controllablity)을 높일 수 있다. 실리콘층이 수나노 내지 수십 나노의 폭을 가지기 때문에 그 형상에 따라 핀 전계효과 트랜지스터(Fin Field Effect Transistor, Fin-FET)로 불려지기도 한다.
핀펫(Fin-FET) 구조의 부유트랩형 비휘발성 메모리 장치를 설명한다. 도 17을 참조하면, 반도체 기판(100)으로부터 신장되는 라인 형태의 복수개의 핀(101)들이 위치하며, 상기 복수개의 핀(101)들 사이에 소자분리막(102)이 위치한다. 서로 평행한 복수개의 워드라인(110)들이 상기 핀들(101)을 가로지른다. 상기 워드라인(110)과 상기 핀들(101) 사이에는 터널절연막(104), 전하저장막(106) 및 블로킹 절연막(108)이 차례로 적층되어 개재된다.
제 1 셀 트랜지스터(TR1)를 프로그램할 때, 해당하는 상기 워드라인(110)에 프로그램 전압이 인가되고, 상기 제 1 셀 트랜지스터(TR1)의 채널 영역은 예를 들면 0V로 유지되어 큰 전압 차이에 의한 F-N 터널링에 의해 상기 제 1 셀 트랜지스 터(TR1)의 상기 전하저장막(106)에 전하가 트랩되어 프로그램된다. 이때 이웃하는 제 2 셀 트랜지스터(TR2)의 채널 영역은 예를 들어 0V 보다 높은 부유 전압으로 유지된다. 그러나 상기 소자분리막(102)이 얇을 경우, 상기 소자분리막(102) 하부에도 채널이 형성되고, 화살표 방향으로 누설전류가 형성되어 상기 제 2 트랜지스터도 프로그램되는 프로그램 디스터번스(Program disturbance)가 발생할 수 있다.
이러한 문제점을 해결하기 위하여, 상기 소자분리막(102)이 일정 두께 이상이 되도록 할 수 있지만, 상기 핀(101)의 높이에 의해서 제한받게 되는 문제가 있다. 상기 문제점을 해결하기 위한 또 다른 방안으로 핀(10)을 SOI 기판 상에 형성하여 핀을 이웃하는 핀으로부터 고립시키는 것을 고려할 수 있다. 그러나, SOI 기판은 단가가 매우 비싸며 백 바이어스를 인가할 수 없는 점 등의 문제점이 있다.
따라서, 본 발명의 기술적 과제는 프로그램 디스터번스를 방지할 수 있는 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 다른 기술적 과제는 프로그램 디스터번스를 방지할 수 있는 핀 전계 효과 트랜지스터를 구비하는 비휘발성 메모리 장치의 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 핀 전계 효과 트랜지스터는 핀의 하부에 개재되며 상기 핀을 이웃하는 핀으로부터 고립시키는 절연막을 구비하는 것을 특징으로 한다.
구체적으로, 상기 핀 전계 효과 트랜지스터는 기판 상에 수직으로 신장된 핀; 상기 핀의 양측의 상기 기판 상에 위치하는 소자분리막들; 상기 소자분리막들을 연결하며, 상기 핀의 하부에 개재되는 절연막; 상기 핀을 감싸며 상기 핀의 상부를 가로지르는 게이트 전극; 상기 게이트 전극과 상기 핀 사이에 개재된 게이트 절연막; 및 상기 게이트 전극 양측의 핀 내에 각각 형성된 소오스 영역 및 드레인 영역을 구비하되, 상기 절연막과 상기 소자분리막은 서로 다른 두께를 갖는 것을 특징으로 한다.
상기 핀 전계 효과 트랜지스터에 의하면, 각각의 핀이 절연막에 의해 고립되므로 소자 동작시 독립적으로 동작할 수 있어 프로그램 디스터번스와 같은 오작동의 발생을 방지할 수 있다.
상기 트랜지스터는 상기 게이트 절연막과 상기 게이트 전극 사이에 개재된 전하저장막; 및 상기 전하저장막과 상기 게이트 전극 사이에 개재된 블로킹 절연막을 더 구비할 수 있다. 상기 핀의 중심에 위치하는 상기 절연막의 두께는 상기 핀의 가장자리에서 위치하는 상기 절연막의 두께보다 바람직하게는 얇다. 상기 핀은 상기 절연막 상에 위치하는 상부 핀과 상기 절연막 하부에 위치하는 하부핀을 구비하며, 상기 소자분리막은 상기 하부핀의 측벽을 덮을 수 있다. 상기 상부핀은 상기 하부핀과 동일한 폭을 갖거나 상기 하부핀의 폭보다 작은 폭을 갖을 수 있다.
본 발명의 일 예에 따른 비휘발성 메모리 장치는 반도체 기판 상에 수직으로 신장되며 라인 형태를 갖는 복수개의 핀들; 상기 핀의 양측의 상기 반도체 기판 상에 위치하는 소자분리막; 상기 핀을 가로지르는 복수개의 워드라인들; 상기 워드 라인과 상기 핀 사이에 차례로 개재된 터널 절연막, 전하저장막 및 블로킹 절연막; 상기 워드 라인의 양측의 상기 핀에 형성된 불순물 주입 영역; 및 상기 소자분리막들을 연결하며, 상기 핀의 하부에 개재되는 절연막을 구비하되, 상기 절연막과 상기 소자분리막은 서로 다른 두께를 갖는다.
상기 메모리 장치에서, 상기 핀의 중심에 위치하는 상기 절연막의 두께는 상기 핀의 가장자리에서 위치하는 상기 절연막의 두께보다 바람직하게는 얇다. 상기 핀은 상기 절연막 상에 위치하는 상부 핀과 상기 절연막 하부에 위치하는 하부핀을 구비하며, 상기 소자분리막은 상기 하부핀의 측벽을 덮을 수 있다. 상기 상부핀은 상기 하부핀과 동일한 폭을 갖거나 상기 하부핀의 폭보다 작은 폭을 갖을 수 있다.
상기 메모리 장치는 상기 워드라인의 소정의 일측에 위치하며 상기 반도체 기판으로부터 신장되어 상기 핀과 동일한 높이를 갖는 핀 연결부(fin connection part)을 더 구비할 수 있으며, 이때 상기 핀 연결부에 인접하는 상기 소자분리막은 상기 핀 연결부의 상부면의 높이와 같거나 보다 높은 상부면을 갖을 수 있다. 상기 절연막은 바람직하게는 상기 핀 연결부 내부에 개재되지 않는다. 상기 핀 연결부은 양측으로 신장되어 인접하는 복수개의 상기 핀들을 연결할 수 있다. 상기 메모리 장치는 상기 핀 연결부 상에 위치하며 전압을 인가하기 위한 콘택 또는 배선을 더 구비할 수 있다.
상기 메모리 장치는 상기 복수개의 워드라인들의 양 가장자리에 각각 위치하며 상기 워드라인들과 함께 하나의 스트링을 구성하며 상기 핀을 가로지르는 접지선택 라인 및 스트링 선택라인을 더 구비할 수 있으며, 상기 핀 연결부은 바람직하 게는 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이에 위치한다.
상기 핀 전계 효과 트랜지스터를 형성하는 방법은 핀을 형성한 후에, 핀의 하부에 개재되며 이웃하는 핀으로부터 고립시키는 절연막을 산화 공정에 의해 형성하는 것을 특징으로 한다.
구체적으로, 상기 방법은 반도체 기판 상에 핀 영역을 한정하는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 식각하여 상기 반도체 기판으로부터 돌출된 핀(fin)과 그 양측에 트렌치(trench)를 형성하는 단계; 상기 핀의 양측에 소자분리막들, 및 상기 소자분리막들을 연결하며 상기 핀 내에 개재된 절연막을 형성하는 단계; 게이트 절연막을 형성하는 단계; 및 상기 핀을 감싸며 가로지르도록 게이트 전극을 형성하는 단계를 구비할 수 있으며, 상기 소자분리막과 상기 절연막은 서로 다른 두께를 갖도록 형성된다. 상기 절연막은 바람직하게는 상기 핀의 중심에서 보다 상기 핀의 가장자리에서 더 두껍게 형성된다.
상기 핀 전계 효과 트랜지스터의 형성 방법에 의하면, SOI 기판을 사용하지 않고도 절연막과 소자분리막을 용이하게 형성할 수 있으므로 경제적이다. 또한 상기 절연막에 의해 각각의 핀들이 고립되므로, 소자분리막의 두께가 얇더라도 소자간의 전기적 분리가 용이하므로 50nm이하의 고집적화된 반도체 장치에 적용하기 용이하다.
상기 게이트 전극을 형성하기 전에, 전하저장막 및 블로킹 절연막을 형성하는 단계를 더 구비될 수 있다.
일 예에 따르면, 상기 소자분리막과 상기 절연막을 형성하는 단계는, 상기 핀의 측벽을 덮는 스페이서를 형성하는 단계; 산화 공정을 진행하여 상기 트렌치에 소자분리막을 형성하는 동시에 상기 핀의 하부에 절연막을 형성하는 단계; 및 상기 스페이서를 제거하는 단계를 구비할 수 있다.
다른 예에 따르면, 상기 소자분리막과 상기 절연막을 형성하는 단계는, 상기 트렌치를 소자분리막으로 채우는 단계; 상기 소자막리막을 에치백하여 상기 트렌치 하부에 소자분리막의 일부를 남기고, 상기 핀의 측벽을 일부 노출시키는 단계; 상기 노출된 핀의 측벽을 덮는 스페이서를 형성하는 단계; 제 1 산화 공정을 진행하여 상기 소자분리막의 상부에 인접하여 상기 핀의 내부에 개재되는 절연막을 형성하는 단계; 및 상기 스페이서를 제거하여 상기 핀의 측벽을 노출시키는 단계를 구비할 수 있다. 이때, 상기 절연막 상의 상기 핀은 상기 절연막 하부의 상기 핀과 동일한 폭을 갖도록 형성될 수 있다.
상기 다른 예에서, 상기 스페이서를 제거할 때, 상기 마스크 패턴도 동시에 제거되며, 상기 스페이서를 제거한 후에, 제 2 산화 공정을 진행하여 상기 핀의 상부와 측벽에 산화막을 형성하여 상기 핀의 폭을 줄이는 단계; 및 상기 산화막을 제거하는 단계를 더 구비할 수 있다. 이때, 상기 절연막은 상기 핀의 중심에서 보다 상기 핀의 가장자리에서 두껍게 형성되며, 상기 절연막 상의 상기 핀은 상기 절연막 하부의 상기 핀보다 얇은 폭을 갖도록 형성될 수 있다.
또 다른 예에 따르면, 상기 소자분리막과 상기 절연막을 형성하는 단계는, 상기 트렌치를 소자분리막으로 채우는 단계; 상기 소자분리막을 에치백하여 상기 트렌치 하부에 소자분리막의 일부를 남기고, 상기 핀의 측벽을 일부 노출시키는 단계; 제 1 산화 공정을 진행하여 상기 핀의 측벽에 산화막을 형성하는 동시에 상기 핀의 폭을 줄이는 단계; 상기 산화막의 측벽을 덮는 스페이서를 형성하는 단계; 제 2 산화 공정을 진행하여 상기 핀의 내부에 개재되는 절연막을 형성하는 단계; 상기 스페이서를 제거하여 상기 산화막을 노출시키는 단계; 및 상기 산화막을 제거하는 단계를 구비할 수 있으며, 이때, 상기 절연막 상의 상기 핀은 상기 절연막 하부의 상기 핀보다 얇은 폭을 갖도록 형성될 수 있다.
상기 비휘발성 메모리 장치를 형성하는 방법은 반도체 기판 상에 라인 형태의 복수개의 핀들을 한정하는 제 1 마스크 패턴을 형성하는 단계; 상기 제 1 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 식각하여 상기 반도체 기판으로부터 돌출된 핀(fin)과 그 양측에 트렌치(trench)를 형성하는 단계; 상기 핀의 양측에 소자분리막들, 및 상기 소자분리막들을 연결하며 상기 핀 내에 개재된 절연막을 형성하는 단계; 터널 절연막, 전하저장막, 블로킹 절연막 및 게이트 도전막을 차례로 형성하는 단계; 및 적어도 상기 게이트 도전막을 패터닝하여 상기 핀을 가로지르는 복수개의 워드라인들을 형성하는 단계를 구비하되, 상기 소자분리막과 상기 절연막은 서로 다른 두께를 갖도록 형성된다.
상기 반도체 기판을 식각하여 상기 핀을 형성할 때, 전압이 직접 인가될 핀 연결부도 형성될 수 있으며, 이때 상기 핀 연결부은 상기 핀과 동일한 높이를 갖도록 형성된다. 상기 핀 연결부은 양측으로 신장되어 인접하는 복수개의 상기 핀들을 연결하도록 형성될 수 있다. 상기 절연막은 바람직하게는 상기 핀의 중심에서 보다 상기 핀의 가장자리에서 더 두껍게 형성된다.
일 예에 따르면, 상기 소자분리막과 상기 절연막을 형성하는 단계는, 상기 제 1 마스크 패턴, 상기 핀 및 상기 핀 연결부의 측벽들을 덮는 스페이서를 형성하는 단계; 산화 공정을 진행하여 상기 트렌치에 소자분리막을 형성하는 동시에 상기 핀과 상기 핀 연결부의 하부에 절연막을 형성하는 단계; 및 상기 스페이서를 제거하는 단계를 구비한다.
다른 예에 따르면, 상기 소자분리막과 상기 절연막을 형성하는 단계는, 상기 트렌치를 소자분리막으로 채우는 단계; 상기 핀 연결부과 이에 인접한 상기 소자분리막의 일부를 덮는 제 2 마스크 패턴과 상기 제 1 마스크 패턴을 식각 마스크로 이용하여 상기 소자분리막을 식각하여, 상기 핀 연결부의 측벽을 덮는 측벽 소자분리막을 형성하는 동시에 상기 트렌치 하부에 소자분리막의 일부를 남기며 상기 핀의 측벽을 일부 노출시키는 단계; 상기 측벽소자분리막과 상기 노출된 핀의 측벽을 덮는 스페이서를 형성하는 단계; 제 1 산화 공정을 진행하여 상기 소자분리막의 상부에 인접하여 상기 핀의 내부에 개재되는 절연막을 형성하는 단계; 및 상기 제 1 및 제 2 마스크 패턴 및 상기 스페이서를 제거하는 단계를 구비한다. 이때, 상기 절연막 상의 상기 핀은 상기 절연막 하부의 상기 핀과 동일한 폭을 갖도록 형성될 수 있다.
상기 다른 예에 있어서, 상기 제 1 및 제 2 마스크 패턴 및 상기 스페이서를 제거한 후에, 제 2 산화 공정을 진행하여 상기 핀 연결부의 상부와 상기 핀의 상부와 측벽에 산화막을 형성하여 상기 핀의 폭을 줄이는 단계; 및 상기 산화막을 제거 하는 단계를 더 구비할 수 있으며, 이때 상기 절연막 상의 상기 핀은 상기 절연막 하부의 상기 핀보다 얇은 폭을 갖도록 형성될 수 있다.
또 다른 예에 있어서, 상기 소자분리막과 상기 절연막을 형성하는 단계는, 상기 트렌치를 소자분리막으로 채우는 단계; 상기 핀 연결부과 이에 인접한 상기 소자분리막의 일부를 덮는 제 2 마스크 패턴과 상기 제 1 마스크 패턴을 식각 마스크로 이용하여 상기 소자분리막을 식각하여, 상기 핀 연결부의 측벽을 덮는 측벽 소자분리막을 형성하는 동시에 상기 트렌치 하부에 소자분리막의 일부를 남기며 상기 핀의 측벽을 일부 노출시키는 단계; 상기 제 2 마스크 패턴을 제거하는 단계; 제 1 산화 공정을 진행하여 상기 핀의 측벽에 산화막을 형성하는 동시에 상기 핀의 폭을 줄이는 단계; 상기 제 1 마스크 패턴, 상기 측벽 소자분리막 및 상기 산화막의 측벽을 덮는 스페이서를 형성하는 단계; 제 2 산화 공정을 진행하여 상기 핀의 내부에 개재되는 절연막을 형성하는 단계; 상기 제 1 마스크 패턴과 상기 스페이서를 제거하는 단계; 및 상기 산화막을 제거하는 단계를 구비할 수 있으며, 이때 상기 절연막 상의 상기 핀은 상기 절연막 하부의 상기 핀보다 얇은 폭을 갖도록 형성될 수 있다.
상기 방법은 상기 핀 연결부 상에 위치하며 전압을 인가하기 위한 콘택 또는 배선을 형성하는 단계를 더 구비할 수 있다.
이하 본발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다.
도 1은 본 발명의 일 예에 따른 낸드형 비휘발성 메모리 장치의 평면도를 나타낸다. 도 2a 내지 2c는 본 발명의 일 실시예를 표시한다. 도 2a는 도 1을 I-I' 선으로 자른 단면도를 나타낸다. 도 2b는 도 1을 II-II' 선으로 자른 단면도를 나타낸다. 도 2c는 도 1의 'B' 부분을 확대한 부분 사시도이다.
도 1, 2a, 2b 및 2c를 참조하면, 라인 형태의 서로 평행한 복수개의 핀(3a)들이 반도체 기판(1)으로부터 상부로 신장된다. 상기 핀(3a)들의 중심부에는 전압이 직접 인가되는 핀 연결부(3b)이 위치하여 상기 핀(3a)들을 가로지르며 연결한다. 상기 핀(3a)과 상기 핀 연결부(3b)은 같은 높이를 갖으며 활성 영역을 구성한다. 상기 핀(3a)과 상기 핀 연결부(3b)의 양 측면의 상기 반도체 기판(1) 상에는 소자분리막(9a)이 위치한다. 상기 핀(3a)의 하부에는 그 양측의 상기 소자분리막(9a)과 연결된 절연막(9b)이 위치한다. 상기 절연막(9b)은 상기 핀(3a)들을 각각 고립시킨다. 상기 절연막(9b)은 상기 핀 연결부(3b) 하부에도 개재될 수 있다. 상기 절연막(9b)은 상기 소자분리막(9a)보다 얇다. 그리고 상기 절연막(9b)은 상기 핀(3a)의 중심에서보다 상기 핀(3a)의 가장자리에서 더 두껍다. 상기 소자분리막(9a)과 상기 절연막(9b)은 동일한 물질로 바람직하게는 실리콘산화막으로 이루어진 다.
계속해서, 상기 핀(3a)의 상부를 가로지르도록 복수개의 워드라인들(WL)이 배치된다. 하나의 스트링을 구성하는 워드라인들(WL)의 양측에는 접지선택라인(GSL)과 스트링선택라인(미도시)이 배치되고, 상기 스트링은 대칭적으로 반복된다. 상기 워드라인(WL)은 차례로 적층된 터널절연막(11), 전하저장막(13), 블로킹 절연막(15) 및 게이트 도전막(17)을 구비한다. 상기 접지선택 라인(GSL)은 차례로 적층된 상기 터널 절연막(11)과 상기 게이트 도전막(17)을 구비한다. 상기 접지선택라인(GSL)과 상기 스트링 선택라인(미도시)은 바람직하게는 상기 전하저장막(13)을 포함하지 않는다. 상기 핀 연결부(3b)은 상기 접지선택 라인(GSL)과 이웃하는 접지선택 라인 사이 또는/그리고 스트링선택라인과 이웃하는 스트링선택라인 사이에 위치한다. 상기 각각의 라인들(WL, GSL)의 양측의 상기 핀(3a)과 상기 핀 연결부(3b)의 상부에는 불순물 주입 영역(22)이 위치한다. 상기 각각의 라인(WL, GSL)과 상기 핀들(3a, 3b)은 층간절연막(21)으로 덮인다. 그리고 공통 소스 콘택(23)은 상기 층간절연막(21)을 관통하여 상기 핀 연결부(3b)의 상부와 접한다.
상기 비휘발성 메모리 장치에서 상기 핀들(3a)의 하부에 상기 절연막(9b)이 개재되어 상기 핀(3a)들이 각각 고립되어 있으므로 종래와 같이 소자분리막 하부로 누설전류의 흐름을 차단할 수 있다. 이로써, 프로그램과 같은 소자 동작시 프로그램 디스터번스와 같은 오류를 방지할 수 있다.
도 2a, 2b 및 2c를 참조하여 설명된 상기 비휘발성 메모리 장치를 형성하는 방법은 도 3a, 3b, 3c, 4a, 4b, 5a 및 5b를 참조하여 설명하기로 한다. 도 3a, 4a 및 5a는 도 2a의 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타낸다. 도 3b, 4b 및 5b는 도 2b의 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타낸다. 도 3c는 도 1의 비휘발성 메모리 장치의 핀과 핀 연결부을 형성하는 과정을 나타내는 사시도이다.
도 3a, 3b 및 3c를 참조하면, 반도체 기판(1) 상에 핀(3a)과 핀 연결부(3b)을 정의하는 제 1 마스크 패턴(5)을 형성한다. 상기 제 1 마스크 패턴(5)은 상기 반도체 기판(1)과 식각 선택비를 갖는 물질로 예를 들면 실리콘질화막의 단일막 또는 실리콘산화막과 실리콘질화막의 이중막으로 형성될 수 있다. 상기 제 1 마스크 패턴(5)을 식각 마스크로 이용하여 사기 반도체 기판(1)을 식각하여 트렌치(4)를 형성한다. 이로써, 복수개의 라인형태의 상기 핀(3a)들과 상기 핀(3a)들을 연결하는 핀 연결부(3b)이 형성된다.
도 4a 및 4b를 참조하면, 상기 반도체 기판(1)의 전면 상에 스페이서막(미도시)을 적층하고 이방성 식각하여 상기 제 1 마스크 패턴(5)과 상기 핀들(3a, 3b)의 측벽을 덮는 스페이서(7)를 형성한다. 상기 스페이서막은 바람직하게는 산소의 침투를 막을 수 있는 막으로 형성되며, 예를 들면 실리콘질화막으로 형성된다.
도 5a 및 5b를 참조하면, 상기 반도체 기판(1)에 대해 산소분위기에서 제 1 산화 공정을 실시한다. 이로써 상기 핀들(3a, 3b)의 양측의 상기 반도체 기판(1)이 산화되어 두꺼운 소자분리막(9a)이 형성되는 동시에 상기 스페이서(7) 하부로 산소가 침투되어 상기 핀들(3a, 3b) 하부에 절연막(9b)이 형성된다. 상기 소자분리막(9a)과 상기 절연막(9b)은 실리콘산화막으로 형성되며 LOCOS 공정에 의해 형성되는 Bird's beak 형상으로 형성된다. 상기 제 1 산화공정동안 상기 핀들(3a, 3b)의 상부와 측벽은 각각 상기 제 1 마스크 패턴(5)과 상기 스페이서(7)에 의해 보호되므로 산화되지 않는다.
후속 공정으로, 도 2a, 2b 및 2c를 참조하면, 상기 제 1 마스크 패턴(5)과 상기 스페이서(7)를 제거한다. 그리고 터널 절연막(11), 전하저장막(13) 및 블로킹절연막(15)을 차례로 형성한다. 상기 터널 절연막(11)과 상기 블로킹 절연막(15)은 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 전하저장막(13)은 실리콘산화막보다 높은 유전율을 갖는 막, 실리콘막, 실리콘질화막, 알루미늄산화막, 실리콘 게르마늄 도트(dot), 실리콘 도트 및 금속 도트를 구비하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다.
접지 선택 라인(GSL)과 스트링 선택 라인이 형성될 영역에서는 상기 블로킹 절연막(15)과 상기 전하저장막(13)을 제거한다. 게이트 도전막(17)을 전면적으로 형성하고 패터닝하여 각각의 라인을 형성한다. 이온주입 공정등을 진행하여 상기 각각의 라인 양측의 핀들(3a, 3b)의 상부에 불순물 주입 영역(22)을 형성한다. 그리고 층간절연막(21)을 형성하고 패터닝하여 상기 핀 연결부(3b)을 노출시키는 콘택홀을 형성한 후에, 상기 콘택홀을 도전물질로 채워 공통 소스 콘택(23)을 형성한다. 도시하지는 않았지만, 상기 층간절연막(21)을 형성하기 전에 식각 저지막을 콘포말하게 형성할 수 있다. 이러한 방법으로 도 2a, 2b 및 2c에 개시된 부유 트랩형 비휘발성 메모리 장치를 완성할 수 있다.
상기 부유 트랩형 비휘발성 메모리 장치의 형성 방법에 따르면, SOI 기판을 사용하지 않으면서 용이하게 소자분리막(9a)과 절연막(9b)을 형성할 수 있으므로 경제적이며 공정을 단순화할 수 있다.
다음은 도 1의 레이아웃을 갖지만 도 2a 및 2b와는 다른 단면 구조를 갖는 비휘발성 메모리 장치를 도 6a 및 도 6b를 참조하여 설명하기로 한다. 도 6a 및 6b는 본 발명의 다른 실시예의 비휘발성 메모리 장치의 단면도들로서, 도 6a는 도 1을 I-I' 선으로 자른 단면도이고, 도 6b는 도 1을 II-II' 선으로 자른 단면도이다.
도 1, 6a 및 6b를 참조하면, 절연막(8)이 소자분리막(6a)의 상부를 연결하며, 상기 절연막(8)은 핀(3a)의 하부에 개재되어 상기 핀(3a)을 상부핀(30b)와 하부핀(30a)으로 나뉜다. 여기서 상기 상부핀(30b)와 상기 하부핀(30a)은 동일한 폭을 갖는다. 본 실시예에서 상기 절연막(8)은 핀 연결부(3b)의 하부에 개재되지 않는다. 이 경우, 공통 소스 콘택(23)이 상기 핀 연결부(3b)를 통해 상기 반도체 기판(1)의 웰 영역(미도시)과 전기적으로 연결되기 용이하다. 그리고 상기 핀 연결부(3b)의 측벽은 측벽 소자분리막(6b)로 덮이며, 상기 측벽 소자분리막(6b)은 상기 핀 연결부(3b)의 높이보다 높은 상부면을 갖는다. 상기 측벽 소자분리막(6b)은 상기 핀 연결부(3b)의 측벽을 식각 공정으로부터 보호하는 역할을 할 수 있다. 이로써 웰 영역 접지를 위한 접합 특성이 개선될 수 있다. 상기 측벽 소자분리막(6b)은 상기 핀 연결부(3b)에 인접하는 영역인 도 1의 T 구역 안에 위치한다.
도 6a 및 6b를 참조하여 설명된 비휘발성 메모리 장치를 형성하는 방법을 도 7a, 7b, 8a, 8b, 9a 및 9b를 참조하여 설명하기로 한다. 도 7a, 8a 및 9a는 도 6a의 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타낸다. 도 7b, 8b 및 9b는 도 6b의 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타낸다.
도 3a 및 도 3b에서와 같은 상태에서, 소자분리막(6)을 적층하여 상기 트렌치(4)를 채운다. 그리고 제 1 마스크 패턴(5)을 평탄화저지막으로 이용하여 상기 소자분리막(6)에 대해 평탄화 공정을 진행하여 도 7a 및 7b과 같이 상기 트렌치(4) 안에 상기 소자분리막(6)을 남긴다. 상기 소자분리막(6)은 터널절연막(11), 전하저장막(13) 및 블로킹 절연막(15)을 구성하는 물질들 중에서 선택되는 적어도 하나로, 예를 들면 열산화막, 실리콘질화막 그리고/또는 CVD 산화막으로 형성할 수 있다.
이어서 도 1, 8a 및 8b를 참조하면, 상기 핀 연결부(3b)과 이에 인접하는 영역인, T 구역을 덮는 제 2 마스크 패턴(2)을 형성한다. 그리고 상기 제 1 마스크 패턴(5)과 상기 제 2 마스크 패턴(2)을 식각 마스크로 이용하여 상기 소자분리막(6)에 대해 에치백(etch back) 공정을 진행하여 상기 트렌치(4)의 하부에 소정 두께의 소자분리막(6a)을 남기는 동시에 상기 핀 연결부(3b)의 측벽을 덮는 측벽 소자분리막(6b)을 형성한다.
도 9a 및 도 9b를 참조하면, 상기 반도체 기판(1)의 전면 상에 스페이서막을 형성하고 이방성 식각하여 스페이서(7)를 형성한다. 그리고 산소분위기에서 제 1 산화공정을 진행한다. 산소가 상기 스페이서(7)의 하부로 침투하여 상기 핀(3a)의 하부에는 절연막(8)이 개재되도록 형성된다. 상기 절연막(8)에 의해 상기 핀(3a)은 상부핀(30b)과 하부핀(30a)으로 나뉜다. 상기 핀 연결부(3b)의 측벽은 두꺼운 측벽 소자분리막(6b)와 스페이서(7)로 덮이고 그 양측의 기판에 두꺼운 소자분리막(6a) 이 위치하므로 산소가 침투하기 어려워 상기 핀 연결부(3b)의 하부에는 절연막(8)이 형성되지 않는다.
후속 공정으로, 상기 마스크 패턴들(5, 2)과 상기 스페이서(7)를 제거한다. 상기 제 2 마스크 패턴(2)은 상기 스페이서(7)를 형성하기 전에 제거될 수도 있다. 그리고 선 실시예와 동일하게, 워드라인(WL), 접지선택라인(GSL), 스트링선택(미도시), 불순물 주입 영역(22), 층간절연막(21) 및 공통 소스 콘택(23) 라인 등을 형성하여 도 6a 및 6b에 개시된 비휘발성 메모리 장치를 완성한다. 본 실시예에 따른 비휘발성 메모리 장치 및 그 형성 방법은 소자분리막(6a)을 증착, 에치백 공정등으로 형성되기에 소자분리막(6a)의 두께의 조절이 용이하다는 장점을 갖는다.
다음은 도 1의 레이아웃을 갖지만 또 다른 단면 구조를 갖는 비휘발성 메모리 장치를 도 10a 및 도 10b를 참조하여 설명하기로 한다. 도 10a 및 10b는 또 다른 실시예에 따른 비휘발성 메모리 장치의 단면도들로서, 도 10a는 도 1을 I-I' 선으로 자른 단면도이고, 도 10b는 도 1을 II-II' 선으로 자른 단면도를 나타낸다.
도 1, 10a 및 10b를 참조하면, 절연막(8a)에 의해 핀(3a)이 상부핀(30c)과 하부핀(30a)으로 나뉘어지나, 상기 상부핀(30c)은 상기 하부핀(30a)보다 좁은 폭을 갖는 것을 특징으로 한다. 그 외의 구성은 도 6a 및 6b에 개시된 메모리 장치와 동일하다. 본 실시예에 따른 메모리 장치는 도 6a 및 6b에 개시된 메모리 장치보다 상부핀의 폭이 좁으므로 채널에 대한 게이트의 제어능력(controllablity)을 더욱 높일 수 있다.
도 10a 및 10b의 비휘발성 메모리 장치를 형성하는 방법은 도 11a 및 11b를 참조하여 설명될 수 있다. 도 11a는 도 10a의 비휘발성 메모리 장치를 형성하는 일 방법을 나타낸다. 도 11b는 도 10b의 비휘발성 메모리 장치를 형성하는 일 방법을 나타낸다.
도 11a 및 11b를 참조하면, 도 9a 및 9b의 상태에서 상기 제 1 마스크 패턴(5)과 상기 스페이서(7)를 제거한하여 상기 상부핀(30b)의 측벽과 상부 및 상기 핀 연결부(3a)의 상부를 노출시킨다. 그리고 산소분위기에서 제 2 산화 공정을 진행하여 노출된 상기 상부핀(30b)의 측벽과 상부에 그리고 상기 핀 연결부(3a)의 상부에 산화막(10)을 형성한다. 이로써 상기 상부핀(30b)의 폭과 높이도 줄어든다. 이러한 방식으로 상기 핀(3a)의 폭을 사진 식각 공정의 공정 한계값보다 더 작게 형성할 수 있다.
후속으로, 상기 산화막(10)을 습식 식각 공정등으로 제거한다. 그리고 위의 실시예들에서 설명한 바와 같이, 워드라인(WL), 접지선택라인(GSL), 스트링선택(미도시), 불순물 주입 영역(22), 층간절연막(21) 및 공통 소스 콘택(23) 라인 등을 형성하여 도 10a 및 10b의 비휘발성 메모리 장치를 완성한다.
도 10a 및 10b의 비휘발성 메모리 장치는 다른 방법으로도 형성될 수 있다. 이 다른 방법은 도 12a, 12b, 13a, 13b, 14a 및 14b를 참조하여 설명될 수 있다. 도 12a, 13a 및 14a는 도 10a의 비휘발성 메모리 장치를 형성하는 다른 방법을 순차적으로 나타낸다. 도 12b, 13b 및 14b는 도 10b의 비휘발성 메모리 장치를 형성하는 다른 방법을 순차적으로 나타낸다.
도 12a 및 12b를 참조하면, 도 8a 및 8b의 상태에서 제 1 산화 공정을 진행 한다. 이때 제 1 산화 공정은 시간을 조절하여, 상기 핀(3a)내부에 절연막이 형성되지 않고, 상기 소자분리막(6a)으로 덮이지 않는 상기 핀(3a)의 측벽에 산화막(12)이 형성될 정도로 진행된다.
도 13a 및 13b를 참조하면, 상기 반도체 기판(1)의 전면 상에 스페이서막을 적층하고 이방성 식각하여 스페이서(7)를 형성한다. 이때 상기 산화막(12)의 측벽도 상기 스페이서(7)으로 덮인다.
도 14a 및 14b를 참조하면, 제 2 산화 공정을 진행하여 상기 핀(3a)의 하부에 개재되는 절연막(8a)을 형성한다. 상기 절연막(8a)에 의해 상기 핀(3a)은 상부핀(30c)과 하부핀(30a)으로 나뉜다. 상기 상부핀(30c)은 상기 산화막(12)에 의해 폭이 좁아졌지만 상기 제 1 마스크 패턴(5)에 의해 상부면이 산화되지 않았으므로, 높이의 변화는 없다. 상기 제 1 마스크 패턴(5), 상기 스페이서(7) 및 상기 산화막(12)을 제거한다. 후속으로, 위의 실시예들에서 설명한 바와 같이, 워드라인(WL), 접지선택라인(GSL), 스트링선택(미도시), 불순물 주입 영역(22), 층간절연막(21) 및 공통 소스 콘택(23) 라인 등을 형성하여 도 10a 및 10b의 비휘발성 메모리 장치를 완성한다.
도 15 및 16은 본 발명의 다른 예들에 따른 낸드형 비휘발성 메모리 장치의 평면도들을 나타낸다. 도 3d는 도 15 및 16의 비휘발성 메모리 장치의 핀과 핀 연결부을 형성하는 과정을 나타내는 사시도이다.
도 3d, 15 및 16을 참조하면, 본 실시예에서는 활성 영역들이 도 1과 다르게 형성된다. 즉, 핀(3a)들이 복수개의 라인 형태로 형성되되, 핀 연결부(3b)들은 상 기 핀들(3a)을 가로질러 연결하도록 형성되지 않는다. 상기 핀 연결부(3b)는 T 구역안에 위치한다. 이는 도 3d와 같이 복수개의 라인 형태를 갖는 제 1 마스크패턴(5)을 식각마스크로 이용하여 반도체 기판(1)을 패터닝함으로써 형성될 수 있다. 이 경우, 공통 소스 콘택/배선(23)은 도 15에서와 같이 각각의 핀 연결부(3b)들 상에 형성되거나 도 16에서와 같이 워드라인(WL)과 평행한 라인 형태로 형성될 수 있다. 본 실시예에서 도시하지는 않았지만, 절연막과 소자분리막들의 형태는 선행하는 실시예들에서 설명한 바와 같이 다양할 수 있다.
본 발명에 따른 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리 장치 및 이를 형성하는 방법에 의하면, 각각의 핀들이 절연막에 의해 고립되므로 소자 동작시 독립적으로 동작할 수 있어 프로그램 디스터번스와 같은 오작동의 발생을 방지할 수 있다. 또한 SOI 기판을 사용하지 않으므로 경제적이다. 소자분리막의 두께가 얇더라도 소자간의 전기적 분리가 용이하므로 50nm이하의 고집적화된 반도체 장치에 적용하기 용이하다. 특히 낸드형 비휘발성 메모리 장치에서는 프로그램 디스터번스와 같은 소자의 오작동이 방지된다.

Claims (32)

  1. 기판 상에 수직으로 신장된 핀;
    상기 핀 양측의 상기 기판 상에 위치하는 소자분리막들;
    상기 소자분리막들을 연결하며, 상기 핀의 하부에 개재되는 절연막;
    상기 핀을 감싸며 상기 핀의 상부를 가로지르는 게이트 전극;
    상기 게이트 전극과 상기 핀 사이에 개재된 게이트 절연막;및
    상기 게이트 전극 양측의 핀에 각각 형성된 소오스 영역 및 드레인 영역을 구비하되,
    상기 절연막과 상기 소자분리막은 서로 다른 두께를 갖는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 절연막과 상기 게이트 전극 사이에 개재된 전하저장막; 및
    상기 전하저장막과 상기 게이트 전극 사이에 개재된 블로킹 절연막을 더 구비하는 것을 특징으로 핀 전계 효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 핀의 중심에 위치하는 상기 절연막의 두께는 상기 핀의 가장자리에서 위치하는 상기 절연막의 두께보다 얇은 것을 특징으로 하는 핀 전계 효과 트랜지스 터.
  4. 제 1 항에 있어서,
    상기 핀은 상기 절연막 상에 위치하는 상부 핀과 상기 절연막 아래에 위치하는 하부핀을 구비하며,
    상기 소자분리막은 상기 하부핀의 측벽을 덮는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  5. 제 4 항에 있어서,
    상기 상부핀은 상기 하부핀과 동일한 폭을 갖는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  6. 제 4 항에 있어서,
    상기 상부핀은 상기 하부핀의 폭보다 작은 폭을 갖는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  7. 반도체 기판 상에 수직으로 신장되며 라인 형태를 갖는 복수개의 핀들;
    상기 핀의 양측의 상기 반도체 기판 상에 위치하는 소자분리막;
    상기 핀을 가로지르는 복수개의 워드라인들;
    상기 워드 라인과 상기 핀 사이에 차례로 개재된 터널 절연막, 전하저장막 및 블로킹 절연막;
    상기 워드 라인의 양측의 상기 핀에 형성된 불순물 주입 영역; 및
    상기 소자분리막들을 연결하며, 상기 핀의 하부에 개재되는 절연막을 구비하되,
    상기 절연막과 상기 소자분리막은 서로 다른 두께를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 핀의 중심에 위치하는 상기 절연막의 두께는 상기 핀의 가장자리에서 위치하는 상기 절연막의 두께보다 얇은 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제 7 항에 있어서,
    상기 핀은 상기 절연막 상에 위치하는 상부 핀과 상기 절연막 아래에 위치하는 하부핀을 구비하며,
    상기 소자분리막은 상기 하부핀의 측벽을 덮는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 상부핀은 상기 하부핀과 동일한 폭을 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제 9 항에 있어서,
    상기 상부핀은 상기 하부핀의 폭보다 작은 폭을 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제 7 항에 있어서,
    상기 워드라인의 소정의 일측에 위치하며 상기 반도체 기판으로부터 신장되어 상기 핀과 동일한 높이를 갖는 핀 연결부(fin connection part)을 더 구비하되,
    상기 핀 연결부에 인접하는 상기 소자분리막은 상기 핀 연결부의 상부면의 높이와 같거나 보다 높은 상부면을 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 절연막은 상기 핀 연결부 내부에 개재되지 않는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 핀 연결부은 양측으로 신장되어 인접하는 복수개의 상기 핀들을 연결하는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 핀 연결부 상에 위치하며 전압을 인가하기 위한 콘택 또는 배선을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제 15 항에 있어서,
    상기 복수개의 워드라인들의 양 가장자리에 각각 위치하며 상기 워드라인들과 함께 하나의 스트링을 구성하며 상기 핀을 가로지르는 접지선택 라인 및 스트링 선택라인을 더 구비하며,
    상기 핀 연결부은 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이에 위치하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 반도체 기판 상에 핀 영역을 한정하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 식각하여 상기 반도체 기판으로부터 돌출된 핀(fin)과 그 양측에 트렌치(trench)를 형성하는 단계;
    상기 핀의 양측의 상기 트렌치에 소자분리막들을 형성하고, 및 상기 소자분리막들을 연결하며 상기 핀 내에 개재되는 절연막을 형성하는 단계;
    게이트 절연막을 형성하는 단계; 및
    상기 핀을 감싸며 가로지르는 게이트 전극을 형성하는 단계를 구비하되,
    상기 소자분리막과 상기 절연막은 서로 다른 두께를 갖도록 형성되는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  18. 제 17 항에 있어서,
    상기 게이트 전극을 형성하기 전에, 전하저장막 및 블로킹 절연막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  19. 제 17 항에 있어서,
    상기 소자분리막과 상기 절연막을 형성하는 단계는,
    상기 핀의 측벽을 덮는 스페이서를 형성하는 단계;
    산화 공정을 진행하여 상기 트렌치에 소자분리막을 형성하는 동시에 상기 핀의 하부에 절연막을 형성하는 단계; 및
    상기 스페이서를 제거하는 단계를 구비하되,
    상기 절연막은 상기 핀의 중심에서 보다 상기 핀의 가장자리에서 더 두껍게 형성되는 것을 특징으로 하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  20. 제 17 항에 있어서,
    상기 소자분리막과 상기 절연막을 형성하는 단계는,
    상기 트렌치를 소자분리막으로 채우는 단계;
    상기 소자분리막을 에치백하여 상기 트렌치 하부에 소자분리막의 일부를 남 기고, 상기 핀의 측벽을 일부 노출시키는 단계;
    상기 노출된 핀의 측벽을 덮는 스페이서를 형성하는 단계;
    제 1 산화 공정을 진행하여 상기 소자분리막의 상부에 인접하여 상기 핀의 내부에 개재되는 절연막을 형성하여 상기 핀을 상부핀과 하부핀으로 분리하는 단계; 및
    상기 스페이서를 제거하여 상기 핀의 측벽을 노출시키는 단계를 구비하는 핀 전계 효과 트랜지스터의 형성 방법.
  21. 제 20 항에 있어서,
    상기 절연막은 상기 핀의 중심에서 보다 상기 핀의 가장자리에서 두껍게 형성되며,
    상기 상부 핀은 상기 하부핀과 동일한 폭을 갖도록 형성되는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  22. 제 20 항에 있어서,
    상기 스페이서를 제거할 때, 상기 마스크 패턴도 동시에 제거되며,
    상기 스페이서를 제거한 후에,
    제 2 산화 공정을 진행하여 상기 핀의 상부와 측벽에 산화막을 형성하여 상기 핀의 폭을 줄이는 단계; 및
    상기 산화막을 제거하는 단계를 더 구비하되,
    상기 절연막은 상기 핀의 중심에서 보다 상기 핀의 가장자리에서 두껍게 형성되며,
    상기 상부핀은 상기 하부 핀보다 좁은 폭을 갖도록 형성되는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  23. 제 17 항에 있어서,
    상기 소자분리막과 상기 절연막을 형성하는 단계는,
    상기 트렌치를 소자분리막으로 채우는 단계;
    상기 소자분리막을 에치백하여 상기 트렌치 하부에 소자분리막의 일부를 남기고, 상기 핀의 측벽을 일부 노출시키는 단계;
    제 1 산화 공정을 진행하여 상기 핀의 측벽에 산화막을 형성하여 상기 핀의 폭을 줄이는 단계;
    상기 산화막의 측벽을 덮는 스페이서를 형성하는 단계;
    제 2 산화 공정을 진행하여 상기 핀의 내부에 개재되는 절연막을 형성하는 단계; 및
    상기 스페이서를 및 상기 산화막을 제거하는 단계를 구비하되,
    상기 절연막은 상기 핀의 중심에서 보다 상기 핀의 가장자리에서 두껍게 형성되며,
    상기 상부 핀은 상기 하부 핀보다 얇은 폭을 갖도록 형성되는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  24. 반도체 기판 상에 라인 형태의 복수개의 핀들을 한정하는 제 1 마스크 패턴을 형성하는 단계;
    상기 제 1 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 식각하여 상기 반도체 기판으로부터 돌출된 핀(fin)과 그 양측에 트렌치(trench)를 형성하는 단계;
    상기 트렌치에 소자분리막들을 형성하고, 및 상기 소자분리막들을 연결하며 상기 핀 내에 개재되는 절연막을 형성하는 단계;
    터널 절연막, 전하저장막, 블로킹 절연막 및 게이트 도전막을 차례로 형성하는 단계; 및
    적어도 상기 게이트 도전막을 패터닝하여 상기 핀을 가로지르는 복수개의 워드라인들을 형성하는 단계를 구비하되,
    상기 소자분리막과 상기 절연막은 서로 다른 두께를 갖도록 형성되는 것을 특징으로 비휘발성 메모리 장치의 형성 방법.
  25. 제 24 항에 있어서,
    상기 핀을 형성하는 단계는, 전압이 직접 인가되는 핀 연결부을 형성하는 것을 포함하고, 상기 핀 연결부은 상기 핀과 동일한 높이를 갖도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  26. 제 25 항에 있어서,
    상기 핀 연결부은 양측으로 신장되어 인접하는 복수개의 핀들을 연결하도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  27. 제 25 또는 26 항에 있어서,
    상기 소자분리막과 상기 절연막을 형성하는 단계는,
    상기 제 1 마스크 패턴, 상기 핀 및 상기 핀 연결부의 측벽들을 덮는 스페이서를 형성하는 단계;
    산화 공정을 진행하여 상기 트렌치에 소자분리막을 형성하는 동시에 상기 핀과 상기 핀 연결부의 하부에 절연막을 형성하는 단계; 및
    상기 스페이서를 제거하는 단계를 구비하되,
    상기 절연막은 상기 핀의 중심에서 보다 상기 핀의 가장자리에서 더 두껍게 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  28. 제 25 또는 26 항에 있어서,
    상기 소자분리막과 상기 절연막을 형성하는 단계는,
    상기 트렌치를 소자분리막으로 채우는 단계;
    상기 핀 연결부과 이에 인접한 상기 소자분리막의 일부를 덮는 제 2 마스크 패턴을 형성하는 단계;
    상기 제 1 및 제 2 마스크 패턴을 식각 마스크로 이용하여 상기 소자분리막 을 식각하여, 상기 핀 연결부의 측벽을 덮는 측벽 소자분리막을 형성하는 동시에 상기 트렌치 하부에 소자분리막의 일부를 남기며 상기 핀의 측벽을 일부 노출시키는 단계;
    상기 측벽소자분리막과 상기 노출된 핀의 측벽을 덮는 스페이서를 형성하는 단계;
    제 1 산화 공정을 진행하여 상기 소자분리막의 상부에 인접하여 상기 핀의 내부에 개재되는 절연막을 형성하여 상기 핀을 상부핀과 하부핀으로 분리하는 단계; 및
    상기 제 1 및 제 2 마스크 패턴 및 상기 스페이서를 제거하는 단계를 구비하는 비휘발성 메모리 장치의 형성 방법.
  29. 제 28 항에 있어서,
    상기 절연막은 상기 핀의 중심에서 보다 상기 핀의 가장자리에서 두껍게 형성되며, 상기 상부 핀은 상기 하부 핀과 동일한 폭을 갖는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  30. 제 28 항에 있어서,
    상기 제 1 및 제 2 마스크 패턴 및 상기 스페이서를 제거한 후에,
    제 2 산화 공정을 진행하여 상기 핀 연결부의 상부와 상기 핀의 상부와 측벽에 산화막을 형성하여 상기 핀의 폭을 줄이는 단계; 및
    상기 산화막을 제거하는 단계를 더 구비하되,
    상기 절연막은 상기 핀의 중심에서 보다 상기 핀의 가장자리에서 두껍게 형성되며,
    상기 상부 핀은 상기 하부 핀보다 얇은 폭을 갖도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  31. 제 25 항 또는 제 26 항에 있어서,
    상기 소자분리막과 상기 절연막을 형성하는 단계는,
    상기 트렌치를 소자분리막으로 채우는 단계;
    상기 핀 연결부과 이에 인접한 상기 소자분리막의 일부를 덮는 제 2 마스크 패턴을 형성하는 단계;
    상기 제 1 및 제 2 마스크 패턴을 식각 마스크로 이용하여 상기 소자분리막을 식각하여, 상기 핀 연결부의 측벽을 덮는 측벽 소자분리막을 형성하는 동시에 상기 트렌치 하부에 소자분리막의 일부를 남기며 상기 핀의 측벽을 일부 노출시키는 단계;
    상기 제 2 마스크 패턴을 제거하는 단계;
    제 1 산화 공정을 진행하여 상기 핀의 측벽에 산화막을 형성하는 동시에 상기 핀의 폭을 줄이는 단계;
    상기 제 1 마스크 패턴, 상기 측벽 소자분리막 및 상기 산화막의 측벽을 덮는 스페이서를 형성하는 단계;
    제 2 산화 공정을 진행하여 상기 핀의 내부에 개재되는 절연막을 형성하여 상기 핀을 상부핀과 하부핀으로 분리하는 단계;
    상기 제 1 마스크 패턴과 상기 스페이서를 제거하는 단계; 및
    상기 산화막을 제거하는 단계를 구비하되,
    상기 절연막은 상기 핀의 중심에서 보다 상기 핀의 가장자리에서 두껍게 형성되며,
    상기 상부 핀은 상기 하부 핀보다 얇은 폭을 갖도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  32. 제 25 또는 제 26 항에 있어서,
    상기 핀 연결부 상에 위치하며 전압을 인가하기 위한 콘택 또는 배선을 형성하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
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