TW201834212A - 半導體裝置及半導體裝置之製造方法 - Google Patents

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Abstract

本發明之課題在於使包含非揮發性記憶胞及MISFET之半導體裝置之特性提高。 包含配置於半導體基板1之記憶胞區域1A之p型井(活性區域)PW1之非揮發性記憶胞、及配置於周邊電路區域2A之p型井PW2(活性區域)或n型井(活性區域)之MISFET的半導體裝置係如以下般構成。使包圍p型井PW1之元件分離區域STI1之表面低於包圍p型井PW2或n型井之元件分離區域STI2之表面(H1＜H2)。如此，藉由使元件分離區域STI1之表面後退而變低，能夠增大控制電晶體及記憶電晶體該兩者之實效通道寬度。又，由於不使元件分離區域STI2之表面後退，故而，能夠防止不期望之膜殘留在形成於周邊電路區域2A之閘極電極GE之置換用之虛設閘極電極上。

Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置及半導體裝置之製造方法，且能夠較佳地用於包含非揮發性記憶胞及MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)之半導體裝置及其製造方法。
包含形成於記憶體區域之非揮發性記憶胞、及形成於周邊電路區域2A之MISFET之半導體裝置被廣泛地使用。 例如，作為非揮發性記憶體，存在形成包含使用MONOS(Metal Oxide Nitride Oxide Semiconductor，金屬氧化物氮化物氧化物半導體)膜之分裂閘極型胞之記憶胞之情形。又，存在形成將高介電常數膜、所謂High-k膜用作閘極絕緣膜之MISFET之情形。 於日本專利特開2014-154789號公報(專利文獻1)中，揭示有於半導體裝置之製造方法中，於在記憶胞區域1A形成記憶胞用之控制閘極電極及記憶體閘極電極之後，於周邊電路區域2A形成MISFET用之閘極電極之技術。 於日本專利特開2014-154790號公報(專利文獻2)中，揭示有於半導體裝置之製造方法中，於在記憶胞區域1A形成記憶胞用之控制閘極電極及記憶體閘極電極，且於周邊電路區域2A形成MISFET用之虛設閘極電極之後，將虛設閘極電極去除，並置換為MISFET用之閘極電極的技術。 於日本專利特開2006-41354號公報(專利文獻3)中，揭示有於分裂閘極構造之非揮發性半導體裝置中，記憶體閘極形成於凸型基板上，且將其側面用作通道的技術。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2014-154789號公報 [專利文獻2]日本專利特開2014-154790號公報 [專利文獻3]日本專利特開2006-41354號公報
[發明所欲解決之問題] 本發明者係從事於包含非揮發性記憶胞及MISFET之半導體裝置之研究開發，針對其特性之提高進行了銳意研究。於該過程中，已判明關於包含非揮發性記憶胞及MISFET之半導體裝置或其製造方法具有進一步之改善之餘地。 尤其是，於使包含使用MONOS膜之分裂閘極型胞之記憶胞、及將High-k膜用作閘極絕緣膜之MISFET形成於同一半導體基板上之情形時，期望提高各個元件之特性。又，期望有效率地製造特性良好之元件之製程之構築。 其他問題及新穎之特徵可根據本說明書之記述及隨附圖式而明瞭。 [解決問題之技術手段] 若對本案中揭示之代表性之實施形態所示之構成之概要簡單地進行說明，則如以下般。 本案中揭示之代表性之實施形態所示之半導體裝置係包含配置於半導體基板之第1區域之第1活性區域之非揮發性記憶胞、及配置於第2區域之第2活性區域之MISFET的半導體裝置，且上述第1區域中包圍上述第1活性區域之第1元件分離區域之表面低於上述第2區域中包圍上述第2活性區域之第2元件分離區域之表面。 本案中揭示之代表性之實施形態所示之半導體裝置之製造方法係包含配置於半導體基板之第1區域之第1活性區域之非揮發性記憶胞、及配置於第2區域之第2活性區域之MISFET之半導體裝置的製造方法，且包括使包圍上述第1活性區域之第1元件分離區域之表面後退之步驟。 [發明之效果] 根據本案中揭示之代表性之實施形態所示之半導體裝置，能夠提高其特性。 根據本案中揭示之代表性之實施形態所示之半導體裝置之製造方法，能夠製造特性良好之半導體裝置。
於以下之實施形態中，為求方便，當有其必要時，分割為複數個區或實施形態進行說明，但除了特別明示之情形以外，其等並非相互無關係者，而具有其中一者為另一者之一部分或全部之變化例、應用例、詳細說明、補充說明等關係。又，於以下之實施形態中，於言及要素之數等(包含個數、數值、量、範圍等)之情形時，除了特別明示之情形及原理上明確地限定於特定之數之情形等以外，並非限定於該特定之數，亦可為特定之數以上，亦可為特定之數以下。 進而，於以下之實施形態中，其構成要素(亦包含要素步驟等)係除了特別明示之情形及原理上可明確地認為必需之情形等以外，未必為必需者。同樣地，於以下之實施形態中，於言及構成要素等之形狀、位置關係等時，除了特別明示之情形及原理上可明確地認為並非如此之情形等以外，包含實質上近似或類似於該形狀等之構成要素等。該情況係針對上述數等(包含個數、數值、量、範圍等)亦相同。 以下，基於圖式對實施形態詳細地進行說明。再者，於用以對實施形態進行說明之全部圖中，對具有相同之功能之構件標註相同或相關之符號，並省略其重複之說明。又，於存在複數個類似之構件(部位)之情形時，有時於總稱之符號追加記號而表示個別或特定之部位。又，於以下之實施形態中，除了有特別需要，原則上不重複同一或相同之部分之說明。 又，於實施形態中使用之圖式中，亦存在即便為剖視圖亦為了使圖式易於觀察而省略影線之情形。又，亦存在即便為俯視圖亦為了使圖式易於觀察而標註影線之情形。 又，於剖視圖及俯視圖中，存在各部位之大小並非與實際裝置對應，而是為了使圖式易於理解而將特定之部位相對性地放大而表示之情形。又，存在即便於剖視圖與俯視圖對應之情形時，亦為了使圖式易於理解，而將特定之部位相對性地放大而表示之情形。 (實施形態1) 以下，一面參照圖式，一面對本實施形態之半導體裝置(半導體記憶裝置)之構造進行說明。 [構造說明] 圖1及圖2係表示本實施形態之半導體裝置之構成之剖視圖。圖3及圖4係表示本實施形態之半導體裝置之構成之俯視圖。圖5係表示本實施形態之半導體裝置之佈局構成例之俯視圖。圖6係表示本實施形態之半導體裝置之記憶體陣列之電路圖。 如圖1所示，本實施形態之半導體裝置包含記憶胞區域1A及周邊電路區域2A作為半導體基板1之一部分區域。半導體基板1例如為包含具有1～10 Ωcm左右之比電阻之p型單晶矽等之半導體晶圓。於記憶胞區域1A中，形成有作為非揮發性記憶體之記憶胞(亦稱為非揮發性記憶胞、非揮發性記憶元件、非揮發性半導體記憶裝置、EEPROM(electrically erasable programmable read only memory，電子可抹除可程式化唯讀記憶體)、快閃記憶體)。於周邊電路區域2A，形成有低電壓之MISFET、換言之為低耐壓之MISFET。 再者，於圖1中，僅記載有低耐壓之MISFET，但於周邊電路區域2A中，亦可設置高壓系MISFET區域及低電壓MISFET區域(參照圖5)。於高電壓MISFET區域中形成高耐壓之MISFET，於低電壓MISFET區域中形成低耐壓之MISFET。 記憶胞區域1A與周邊電路區域2A中之低電壓MISFET區域可相互相鄰，亦可不相互相鄰。又，記憶胞區域1A與周邊電路區域2A中之高電壓MISFET區域可相互相鄰，亦可不相互相鄰。又，高電壓MISFET區域與低電壓MISFET區域可相互相鄰，亦可不相互相鄰(參照圖5)。此處，為了使理解變得簡單，於圖1之剖視圖中，於記憶胞區域1A之旁邊圖示有周邊電路區域2A。 此處，所謂周邊電路係指除了非揮發性記憶體以外之電路，例如為CPU(Central Processing Unit，中央處理單元)等處理器、控制電路、感測放大器、行解碼器、列解碼器、輸入輸出電路等。形成於周邊電路區域2A之MISFET為周邊電路用之MISFET。 再者，雖於圖1中，僅記載有低耐壓之MISFET，但由於高耐壓之MISFET之構成與低耐壓之MISFET類似，故而僅以MISFET之形式進行以後之說明。於低電壓MISFET區域中，形成低耐壓之MISFET。高耐壓之MISFET之構成存在與低耐壓之MISFET於以下之方面不同之情況。例如，低耐壓之MISFET之閘極長度小於高耐壓之MISFET(例如30～50 nm左右)。此種閘極長度相對較小之MISFET被用於例如用以驅動記憶胞MC之電路(核心電路)等。另一方面，高耐壓之MISFET之閘極長度大於低耐壓之MISFET。此種閘極長度相對較大之MISFET被用於例如輸入輸出電路等。 ＜記憶胞之構成＞ 於記憶胞區域1A中，半導體裝置具有活性區域。活性區域係由元件分離區域STI1包圍。於活性區域，形成有p型井PW1。p型井具有p型之導電型。 於記憶胞區域1A之p型井PW1中，形成有包含記憶電晶體及控制電晶體之記憶胞。於記憶胞區域1A中，實際上呈陣列狀地形成有複數個記憶胞(參照圖3)，於圖1之左圖中，表示有其中1個記憶胞之剖面。圖1之左圖例如對應於圖3之A-A部。 記憶胞係分裂閘極型記憶胞。即，如圖1所示，記憶胞包含：控制電晶體，其具有控制閘極電極(控制閘極電極部)CG；及記憶電晶體，其連接於控制電晶體，且具有記憶體閘極電極(記憶體閘極電極部)MG。 記憶胞包含：n型半導體區域MS(源極側)、n型半導體區域MD(汲極側)、控制閘極電極CG、及記憶體閘極電極MG。n型半導體區域MS、及n型半導體區域MD具有作為與p型之導電型為相反之導電型的n型之導電型。又，記憶胞包含：CG閘極絕緣膜GIm，其形成於控制閘極電極CG與p型井PW1之間；及陷阱絕緣膜ONO，其形成於記憶體閘極電極MG與p型井PW1之間、及記憶體閘極電極MG與控制閘極電極CG之間。即，藉由CG閘極絕緣膜GIm、控制閘極電極CG、陷阱絕緣膜ONO及記憶體閘極電極MG而形成記憶胞。 控制閘極電極CG及記憶體閘極電極MG係於在其等之相互對向之側面、即側壁之間隔著陷阱絕緣膜ONO之狀態下，沿半導體基板1之主面延伸，且並排地配置。控制閘極電極CG及記憶體閘極電極MG之延伸方向係垂直於圖1之紙面之方向(參照圖3)。控制閘極電極CG係隔著CG閘極絕緣膜GIm而形成於位於半導體區域MD與半導體區域MS之間的部分之p型井PW1上。又，記憶體閘極電極MG係隔著陷阱絕緣膜ONO而形成於位於半導體區域MD與半導體區域MS之間的部分之p型井PW1上。又，於半導體區域MS側配置有記憶體閘極電極MG，於半導體區域MD側配置有控制閘極電極CG。控制閘極電極CG及記憶體閘極電極MG係形成記憶胞、即非揮發性記憶體之閘極電極。 控制閘極電極CG與記憶體閘極電極MG之間介置陷阱絕緣膜ONO而相互相鄰，記憶體閘極電極MG係隔著陷阱絕緣膜ONO而呈側壁間隔件狀地形成於控制閘極電極CG之側面上、即側壁上。又，陷阱絕緣膜ONO係遍及記憶體閘極電極MG與p型井PW1之間之區域、及記憶體閘極電極MG與控制閘極電極CG之間之區域該兩區域而延伸。 形成於控制閘極電極CG與p型井PW1之間之CG閘極絕緣膜GIm係作為控制電晶體之閘極絕緣膜而發揮功能。又，形成於記憶體閘極電極MG與p型井PW1之間之陷阱絕緣膜ONO係作為記憶電晶體之閘極絕緣膜而發揮功能。 CG閘極絕緣膜GIm包含形成於半導體基板1上之絕緣膜。絕緣膜包含氧化矽膜、氮化矽膜或氮氧化矽膜、或具有較氮化矽膜更高之相對介電常數之高介電常數膜、即所謂High-k膜。再者，於本案說明書中，所謂High-k膜或高介電常數膜係指具有較氮化矽之相對介電常數(例如7.0～8.0左右)更高之相對介電常數、例如較8.0更高之相對介電常數的膜。另一方面，於本案說明書中，有時將具有氮化矽之相對介電常數以下之相對介電常數、例如8.0以下之相對介電常數的膜稱為低介電常數膜。作為高介電常數膜之材料，例如可使用氧化鉿(HfO2 )、氧化鋯(ZrO2 )、氧化鋁(Al2 O3 )、氧化鉭(Ta2 O5 )或氧化鑭(La2 O3 )等金屬氧化物。 陷阱絕緣膜ONO包含氧化矽膜18a、氧化矽膜上之作為電荷儲存部之氮化矽膜18b、及氮化矽膜上之氧化矽膜18c。有時將此種積層膜稱為ONO(Oxide Nitride Oxide，氧化物氮化物氧化物)膜。再者，記憶體閘極電極MG與p型井PW1之間之陷阱絕緣膜ONO係如上述般，作為記憶電晶體之閘極絕緣膜而發揮功能。另一方面，記憶體閘極電極MG與控制閘極電極CG之間之陷阱絕緣膜ONO係作為用以將記憶體閘極電極MG與控制閘極電極CG之間絕緣、即電性分離之絕緣膜而發揮功能。 陷阱絕緣膜ONO中之氮化矽膜18b係用以儲存電荷之絕緣膜，且作為電荷儲存部而發揮功能。即，氮化矽膜18b係形成於陷阱絕緣膜ONO中之具有陷阱能階之陷阱性絕緣膜。因此，陷阱絕緣膜ONO可視為於其內部具有電荷儲存部之絕緣膜。 再者，作為具有陷阱能階之陷阱性絕緣膜，亦可代替氮化矽膜18b，而使用例如氧化鋁(alumina)膜、氧化鉿膜或氧化鉭膜等具有較氮化矽膜更高之介電常數之高介電常數膜。 位於氮化矽膜18b之上下之氧化矽膜18a及氧化矽膜18c可作為封閉電荷之電荷阻擋層而發揮功能。藉由設為利用氧化矽膜18a及氧化矽膜18c夾著氮化矽膜18b之構造，能夠實現向氮化矽膜18b之電荷之儲存。 控制閘極電極CG包含形成於CG閘極絕緣膜GIm上之導電膜。作為導電膜，可使用包含矽之導電膜，例如可使用包含導入有n型雜質之多晶矽膜的n型多晶矽膜等。 記憶體閘極電極MG可使用包含矽之導電膜，例如可使用包含導入有n型雜質之多晶矽的n型多晶矽膜等。記憶體閘極電極MG係藉由對以覆蓋控制閘極電極CG之方式形成於半導體基板1上之導電膜進行各向異性蝕刻、即回蝕，並於控制閘極電極CG之側壁上隔著陷阱絕緣膜ONO而殘留包含矽之導電膜而形成。因此，記憶體閘極電極MG係隔著陷阱絕緣膜ONO而呈側壁間隔件狀地形成於與該記憶體閘極電極MG相鄰之控制閘極電極CG之側壁上。 半導體區域MS係作為源極區域或汲極區域中之一者而發揮功能之半導體區域，半導體區域MD係作為源極區域或汲極區域中之另一者而發揮功能之半導體區域。此處，半導體區域MS例如為作為源極區域而發揮功能之半導體區域，半導體區域MD例如為作為汲極區域而發揮功能之半導體區域。半導體區域MS及半導體區域MD之各者係由導入有n型雜質之半導體區域構成，且分別具備LDD(Lightly Doped Drain，輕摻雜汲極)構造。 源極用半導體區域MS包含：n- 型半導體區域21a；及n+ 型半導體區域22a，其具有較n- 型半導體區域21a更高之雜質濃度。又，汲極用半導體區域MD包含：n- 型半導體區域21b；及n+ 型半導體區域22b，其具有較n- 型半導體區域21b更高之雜質濃度。n+ 型半導體區域22a係接合深度較n- 型半導體區域21a更深，且雜質濃度更高，又，n+ 型半導體區域22b係接合深度較n- 型半導體區域21b更深，且雜質濃度更高。再者，雖省略圖示，但為了抑制短通道效應，亦可以包圍n- 型半導體區域(21a、21b)之方式形成p型袋狀(pocket)區域或暈圈狀(halo)區域。 於記憶體閘極電極MG與控制閘極電極CG之不相互相鄰之側之側壁上，形成有包含氧化矽膜、氮化矽膜或其等之積層膜等絕緣膜之側壁間隔件SW。即，於記憶體閘極電極MG之、與隔著陷阱絕緣膜ONO而與控制閘極電極CG相鄰之側為相反側之側壁上即側面上、及控制閘極電極CG之、與隔著陷阱絕緣膜ONO而與記憶體閘極電極MG相鄰之側為相反側之側壁上即側面上，形成有側壁間隔件SW。 再者，於記憶體閘極電極MG與側壁間隔件SW之間、及控制閘極電極CG與側壁間隔件SW之間，亦可介置有未圖示之側壁絕緣膜。 源極側之n- 型半導體區域21a係相對於記憶體閘極電極MG之側面自對準地形成，源極側之n+ 型半導體區域22a係相對於側壁間隔件SW之側面自對準地形成。因此，低濃度之源極側之n- 型半導體區域21a形成於記憶體閘極電極MG之側壁上之側壁間隔件SW之下，高濃度之源極側之n+ 型半導體區域22a形成於低濃度之源極側之n- 型半導體區域21a之外側。因此，低濃度之源極側之n- 型半導體區域21a係以與記憶電晶體之作為通道區域之p型井PW1鄰接之方式形成。又，高濃度之源極側之n+ 型半導體區域22a係以與低濃度之源極側之n- 型半導體區域21a相接，且與記憶電晶體之作為通道區域之p型井PW1僅隔開源極側之n- 型半導體區域21a之程度之方式形成。 汲極側之n- 型半導體區域21b係相對於控制閘極電極CG之側面自對準地形成，汲極側之n+ 型半導體區域22b係相對於側壁間隔件SW之側面自對準地形成。因此，低濃度之汲極側之n- 型半導體區域21b形成於控制閘極電極CG之側壁上之側壁間隔件SW之下，高濃度之汲極側之n+ 型半導體區域22b形成於低濃度之汲極側之n- 型半導體區域21b之外側。因此，低濃度之汲極側之n- 型半導體區域21b係以與控制電晶體之作為通道區域之p型井PW1鄰接之方式形成。又，高濃度之汲極側之n+ 型半導體區域22b係以與低濃度之汲極側之n- 型半導體區域21b相接，且與控制電晶體之作為通道區域之p型井PW1僅隔開汲極側之n- 型半導體區域21b之程度之方式形成。 於記憶體閘極電極MG下之陷阱絕緣膜ONO之下，形成有記憶電晶體之通道區域，於控制閘極電極CG下之CG閘極絕緣膜GIm之下，形成有控制電晶體之通道區域。 於n+ 型半導體區域(22a、22b)上之上表面，藉由自對準矽化物(Salicide：Self Aligned Silicide)技術等而形成有金屬矽化物層SIL。金屬矽化物層SIL包含例如鈷矽化物層、鎳矽化物層、或添加鉑之鎳矽化物層等。藉由金屬矽化物層SIL，可將n+ 型半導體區域22a或n+ 型半導體區域22b之接觸電阻低電阻化。 於控制閘極電極CG上、或記憶體閘極電極MG之上表面，藉由自對準矽化物技術等，而形成有金屬矽化物層SIL。該金屬矽化物層SIL係與n+ 型半導體區域(22a、22b)上之金屬矽化物層SIL同樣地，包含例如鈷矽化物層、鎳矽化物層、或添加鉑之鎳矽化物層等。藉由金屬矽化物層SIL，可將控制閘極電極CG或記憶體閘極電極MG之接觸電阻低電阻化。 再者，雖省略圖示，但如上述般，記憶胞亦可具有袋狀區域或暈圈狀區域。袋狀區域或暈圈狀區域之導電型係與n- 型半導體區域(21a、21b)為相反之導電型，且與p型井PW1為相同之導電型。袋狀區域或暈圈狀區域係為了抑制短通道特性(擊穿(punch-through))而形成。袋狀區域或暈圈狀區域係以將n- 型半導體區域(21a、21b)包入之方式形成，且袋狀區域或暈圈狀區域中之p型雜質濃度高於p型井PW1中之p型雜質濃度。 ＜MISFET之構成＞ 其次，針對形成於周邊電路區域2A之MISFET，以低耐壓之MISFET為例，對其構成具體地進行說明。 於周邊電路區域2A之低電壓MISFET區域中，半導體裝置具有活性區域。活性區域係被元件分離區域STI2包圍。於活性區域，形成有p型井PW2。即，活性區域係形成有p型井PW2之區域。p型井PW2具有p型之導電型。又，亦可形成有n型井NW2。n型井NW2具有n型之導電型，且形成p型通道之MISFET(參照圖4之右圖)。以下，對n型通道之MISFET之構成例進行說明。 如圖1之右圖所示，於周邊電路區域2A之低電壓MISFET區域之p型井PW2，形成有低耐壓之MISFET。於低電壓MISFET區域，實際上形成有複數個MISFET，於圖1之右圖中，表示其中1個MISFET之垂直於閘極寬度方向之剖面。 如圖1所示，低電壓之MISFET包括：半導體區域SD，其包含n- 型半導體區域21c及n+ 型半導體區域22c；閘極絕緣膜GI，其形成於p型井PW2上；以及金屬膜BM及閘極電極(閘極電極部)GE，其等形成於閘極絕緣膜GI上。即，藉由閘極絕緣膜GI及閘極電極GE而形成低電壓之MISFET。於稱為閘極電極GE之情形時，存在包含金屬膜BM之情形。又，金屬膜BM亦可為金屬化合物膜。n- 型半導體區域21c及n+ 型半導體區域22c係形成於半導體基板1之p型井PW2之上層部。n- 型半導體區域21c及n+ 型半導體區域22c具有與p型之導電型為相反之導電型之n型之導電型。 閘極絕緣膜GI係作為MISFET之閘極絕緣膜而發揮功能。閘極絕緣膜GI係於低電壓MISFET區域中包含形成於半導體基板1上、即p型井PW2上之下層之絕緣膜GIa、及形成於該絕緣膜上之上層之絕緣膜GIb。下層之絕緣膜GIa包含氧化矽、氮化矽或氮氧化矽。即，下層之絕緣膜GIa之相對介電常數係氮化矽之相對介電常數以下。 另一方面，閘極絕緣膜GI所包含之上層之絕緣膜GIb包含高介電常數膜，該高介電常數膜包含具有較氮化矽更高之相對介電常數之高介電常數材料、所謂High-k材料。即，上層之絕緣膜之相對介電常數高於氮化矽之相對介電常數。作為High-k材料，例如可使用氧化鉿、氧化鋯、氧化鋁、氧化鉭或氧化鑭等金屬氧化物。 閘極電極GE(包含金屬膜BM)係作為MISFET之閘極電極而發揮功能。閘極電極GE係由於包含與閘極絕緣膜GI相接之金屬膜，故而為所謂金屬閘極。 作為金屬膜BM，可使用包含氮化鈦、氮化鉭或氮化鎢等金屬氮化物、碳化鈦、碳化鉭或碳化鎢等金屬碳化物、氮化碳化鉭、或鎢等之金屬膜。又，就提高導電性之觀點、及於半導體裝置之製造步驟中作為將導電膜去除時之蝕刻終止層而發揮功能之觀點而言，更佳地，作為金屬膜，可使用包含氮化鈦之金屬膜。又，作為金屬膜BM上之導電膜，可使用鋁(Al)膜等金屬膜。 包含n- 型半導體區域21c及n+ 型半導體區域22c之半導體區域SD係導入有n型雜質之源極用及汲極用半導體區域，與記憶胞之半導體區域MS及MD同樣地，具備LDD構造。即，n+ 型半導體區域22c係接合深度較n- 型半導體區域21c更深，且雜質濃度更高。 於閘極電極GE之側壁上，形成有包含氧化矽膜、氮化矽膜或其等之積層膜等絕緣膜之側壁間隔件SW。 於n+ 型半導體區域22c上，與記憶胞中之n+ 型半導體區域22a上、或n+ 型半導體區域22b上同樣地，藉由自對準矽化物技術等而形成有金屬矽化物層SIL。藉由金屬矽化物層SIL，可將n+ 型半導體區域22c之接觸電阻低電阻化。 於閘極電極GE上，未藉由自對準矽化物技術等形成金屬矽化物層。其原因在於，於將鋁膜等金屬膜用作導電膜之情形時，無需藉由金屬矽化物層將閘極電極之接觸電阻低電阻化。 再者，雖省略圖示，但低電壓之MISFET亦可具有袋狀區域或暈圈狀區域。袋狀區域或暈圈狀區域之導電型係與n- 型半導體區域21c為相反之導電型，且與p型井PW2為相同之導電型。暈圈狀區域係以將n- 型半導體區域21c包入之方式形成，袋狀區域或暈圈狀區域中之p型雜質濃度高於p型井PW2中之p型雜質濃度。 ＜元件之上部之構成＞ 其次，對形成於記憶胞區域1A之記憶胞上、及形成於低電壓MISFET區域之低耐壓之MISFET上之構成具體地進行說明。 於半導體基板1上，形成有嵌入於記憶胞、及低耐壓之MISFET之間之絕緣膜(IL1a、IL1b)。絕緣膜(IL1a、IL1b)例如包含氮化矽膜IL1a及其上部之氧化矽膜ILb等。控制閘極電極CG、記憶體閘極電極MG、閘極電極GE、側壁間隔件SW及絕緣膜(IL1a、IL1b)之各者之上表面被平坦化。 於控制閘極電極CG、記憶體閘極電極MG、閘極電極GE、側壁間隔件SW及絕緣膜(IL1a、IL1b)之各者之上，形成有絕緣膜ILc。絕緣膜ILc包含氧化矽膜之單體膜、或氮化矽膜與氧化矽膜之積層膜等。絕緣膜ILc之上表面被平坦化。又，於低電壓MISFET區域中，於閘極電極GE與絕緣膜IL1b之間，形成有保護膜PRO3。保護膜PRO3例如包含氮化矽膜。將上述絕緣膜IL1a、IL1b、IL1c統稱為層間絕緣膜IL1。於該層間絕緣膜IL1中亦可包含保護膜PRO3。 於層間絕緣膜IL1形成有接觸孔C1，於接觸孔C1內嵌入有導電性插塞P1作為導電體部。 插塞P1包含：較薄之障壁導體膜，其形成於接觸孔C1之底部、及側壁上即側面上；及主導體膜，其以嵌入於接觸孔C1之方式形成於該障壁導體膜上。於圖1中，為了圖式之簡略化，而一體化地表示構成插塞P1之障壁導體膜及主導體膜。再者，構成插塞P1之障壁導體膜可設為例如鈦(Ti)膜、氮化鈦(TiN)膜、或其等之積層膜，構成插塞P1之主導體膜可設為鎢(W)膜。 接觸孔C1及嵌入於其中之插塞P1係形成於n+ 型半導體區域(22a、22b、22c)之上。於接觸孔C1之底部，例如n+ 型半導體區域(22a、22b、22c)之各者之表面上之金屬矽化物層SIL之一部分露出。而且，插塞P1連接於該露出部。再者，雖省略圖示，但接觸孔C1及嵌入於其中之插塞P1亦可形成於控制閘極電極CG、記憶體閘極電極MG、閘極電極GE之上。 於嵌入有插塞P1之層間絕緣膜IL1上，形成有包含主導電材料之第1層配線M1。再者，雖亦形成有較第1層配線M1靠上層之配線，但此處省略其圖示及說明。第1層配線M1及較其更靠上層之配線可對配線用導電膜進行圖案化而形成。例如亦可設為鎢(W)配線或鋁(Al)配線等。又，亦可將第1層配線M1及較其更靠上層之配線設為以例如銅(Cu)為主導電材料之嵌入配線。 ＜記憶體動作＞ 其次，對形成於記憶胞區域1A之記憶胞之動作例進行說明。 此處，將向記憶電晶體之陷阱絕緣膜中之作為電荷儲存部之氮化矽膜的電子之注入定義為「寫入」，將電洞、即hole之注入定義為「抹除」。進而，將電源電壓Vdd設為例如1.5 V。 寫入方式可使用被稱為所謂源極側注入(Source Side Injection：SSI)方式之熱電子寫入。此時，將施加於半導體區域MD之電壓Vd設為例如0.8 V左右，將施加於控制閘極電極CG之電壓Vcg設為例如1 V左右，將施加於記憶體閘極電極MG之電壓Vmg設為例如12 V左右。又，將施加於半導體區域MS之電壓Vs設為例如6 V左右，將施加於p型井PW1之電壓Vb設為例如0 V左右。將上述各電壓施加於進行寫入之記憶胞之各部位，將電子注入至記憶胞之陷阱絕緣膜ONO中之氮化矽膜18b中。 熱電子係主要產生於隔著陷阱絕緣膜ONO而位於記憶體閘極電極MG下的部分之通道區域，並被注入至陷阱絕緣膜ONO中之作為電荷儲存部之氮化矽膜18b。注入之熱電子被陷阱絕緣膜ONO中之氮化矽膜18b中之陷阱能階所捕獲，其結果，記憶電晶體之閾值電壓(Vth)上升。 抹除方法可使用利用帶間穿隧(Band-To-Band Tunneling：BTBT)現象之熱電洞注入抹除方式。即，藉由將因BTBT現象而產生之電洞、即hole注入至電荷儲存部、即陷阱絕緣膜ONO中之氮化矽膜18b而進行抹除。此時，將電壓Vd設為例如0 V左右，將電壓Vcg設為例如0 V左右，將電壓Vmg設為例如-6 V左右，將電壓Vs設為例如6 V左右，將電壓Vb設為例如0 V左右。將上述各電壓施加於進行抹除之記憶胞之各部位，利用BTBT現象而產生電洞，並進行電場加速，藉此將電洞注入至記憶胞之閘極絕緣膜(ONO)中之氮化矽膜18b中，藉此使記憶電晶體之閾值電壓降低。 抹除方法亦可使用利用富爾諾罕(Fowler-Nordheim：FN)型穿隧現象之電洞注入之抹除方式。即，藉由利用FN穿隧現象將電洞注入至電荷儲存部、即陷阱絕緣膜ONO中之氮化矽膜18b而進行抹除。此時，將電壓Vmg設為例如12 V左右，將電壓Vb設為例如0 V左右。藉此，電洞自記憶體閘極電極MG側經由氧化矽膜利用FN穿隧現象被注入至電荷儲存部、即氮化矽膜18b，並與氮化矽膜18b中之電子抵消，藉此進行抹除。或者藉由注入至氮化矽膜18b之電洞被氮化矽膜18b中之陷阱能階捕獲而進行抹除。藉此，記憶電晶體之閾值電壓降低，變為抹除狀態。於使用此種抹除方法之情形時，與使用利用BTBT現象之抹除方法之情形相比，可減少消耗電流。 於讀出時，將電壓Vd設為例如電源電壓Vdd左右，將電壓Vcg設為例如電源電壓Vdd左右，將電壓Vmg設為例如0 V左右，將電壓Vs設為例如0 V左右，將電壓Vb設為例如0 V左右。將上述各電壓施加於進行讀出之記憶胞之各部位。藉由將施加於讀出時之記憶體閘極電極MG之電壓Vmg設為寫入狀態下之記憶電晶體之閾值電壓與抹除狀態下之記憶電晶體之閾值電壓之間之值，可判別寫入狀態與抹除狀態。 ＜記憶胞及MISFET之平面構成＞ 其次，一面參照圖3，一面對上述記憶胞(記憶體陣列)及MISFET之平面構成進行說明。於圖3之左圖中，表示記憶胞(記憶體陣列)之平面構成之一例，於圖3之右圖中表示MISFET之平面構成之一例。 如圖3之左圖所示，於記憶胞區域1A中，p型井(活性區域)PW1係呈沿X方向延伸之線狀地設置有複數個。p型井PW1間係元件分離區域STI1。又，複數個p型井PW1隔開特定之間隔而配置之區域之周圍係元件分離區域STI1。 記憶胞之控制閘極電極CG與記憶體閘極電極MG係以橫穿p型井PW1之方式，於Y方向(與A-A剖面部交叉之方向、紙面縱方向)上延伸。又，於記憶體閘極電極MG間，配置源極線(未圖示)。該源極線係於p型井PW1之上方，以橫穿p型井PW1之方式於Y方向上延伸。源極區域(MS、n+ 型半導體區域22a)與源極線係經由插塞(接觸插塞、連接部)P1而連接。 相對於上述源極線對稱地配置有控制閘極電極CG及記憶體閘極電極MG。p型井PW1中之汲極區域(MD、n+ 型半導體區域22b)與汲極線(未圖示)係經由插塞(接觸插塞、連接部)P1、P2等而連接。於各個p型井PW1上，以連接沿X方向並排地配置之汲極區域MD上之插塞P2之方式，於X方向上配置有配線(M2)。 如圖6所示，記憶胞(記憶電晶體、控制電晶體)係呈陣列狀地配置於源極線(Source1)與汲極線(Drain1、Drain2、Drain3)之交點。 如圖3之右圖所示，於周邊電路區域2A中，p型井(活性區域)PW2係於X方向上具有長邊之大致矩形狀。又，於周邊電路區域2A中，與p型井(活性區域)PW2並排地設置有為於X方向上具有長邊之大致矩形狀之n型井(活性區域)NW2。p型井PW2與n型井NW2係於Y方向上並排地配置。p型井PW2與n型井NW2之間係元件分離區域STI2。p型井PW2及n型井NW2之各者之周圍係元件分離區域STI2。 閘極電極GE係於p型井PW2及n型井NW2之上方，於Y方向上延伸。該閘極電極GE成為設置於p型井PW2上之n通道型MISFET與設置於n型井NW2上之p通道型MISFET的共通之閘極電極。於閘極電極GE間等設置插塞P1，以適當連接該插塞P1間之方式，設置配線(M1、M2)等。 ＜半導體裝置之佈局構成例＞ 其次，對半導體裝置之佈局構成例進行說明。如圖5所示，本實施形態之半導體裝置包含記憶胞區域1A、低電壓MISFET區域1C及高電壓MISFET區域1B。於記憶胞區域1A，形成有上述記憶胞(非揮發性記憶體)。 此處，於本實施形態中，記憶胞區域1A之元件分離區域STI1之表面高度H1低於周邊電路區域2A之元件分離區域STI2之表面高度H2(參照圖1)。 換言之，於記憶胞區域1A中，使元件分離區域STI1之表面高度H1較半導體基板1之表面高度H2後退，相對於此，於周邊電路區域2A之元件分離區域中，不使元件分離區域STI1之表面高度H2較半導體基板1之表面高度H2後退，而成為相同程度之高度。 如此，藉由使記憶胞區域1A之元件分離區域STI1之表面後退而變低，能夠增大控制電晶體與記憶電晶體該兩者之實效通道寬度。例如，如圖2之左圖所示，於控制閘極電極CG之下方，p型井PW1之上部成為凸形狀，且於其側壁均形成通道CH，因此能夠增大實效通道寬度。於記憶體閘極電極MG之下方亦同樣地，p型井PW1之上部成為凸形狀，且於其側壁均形成通道CH，因此能夠增大實效通道寬度。 例如，如圖7所示，於不使元件分離區域STI1之表面後退之情形時，通道寬度被限制為元件分離區域STI1間之寬度(p型井PW1之露出區域之寬度)。圖7係表示比較例1之半導體裝置之構成之剖視圖。不使元件分離區域STI1之表面後退之情形時之俯視圖係與圖3所示者相同。因此，圖7之左圖係對應於圖3之A-A部，圖7之右圖係對應於圖3之C-C部。上述實效通道寬度之差根據圖2之左圖與圖7之右圖之對比亦明瞭。 另一方面，藉由在周邊電路區域2A中，不使元件分離區域STI1之表面高度H2較半導體基板1之表面高度H2後退，而成為相同程度，能夠維持MISFET之所期望之特性，並謀求形成於記憶胞區域1A之記憶胞與形成於周邊電路區域2A之MISFET之製程之匹配。具體而言，於作為MISFET，形成將High-k膜用作閘極絕緣膜GI、將金屬膜(金屬閘極)用作閘極電極GE之所謂High-k金屬構造之MISFET之情形時，能夠精度良好地形成閘極電極GE。又，能夠簡易地形成閘極電極GE。 於形成High-k金屬構造之MISFET之情形時，藉由預先形成虛設閘極電極(虛設閘極電極部)DGE，並將該虛設閘極電極DGE置換為金屬膜，而形成閘極電極(金屬閘極)GE。如此，於製程之最終階段，存在將形成閘極電極(金屬閘極)GE之製程稱為“閘極最終製程”之情形。 於進行此種閘極最終製程之情形時，周邊電路區域2A之平坦性變得重要。 例如，如圖8及圖9所示，於不僅於記憶胞區域1A，而且於周邊電路區域2A中亦使元件分離區域(STI1、STI2)之表面後退之情形時，於周邊電路區域2A中所積層之各層中，形成與元件分離區域STI2之表面之階差對應之凹凸。圖8及圖9係表示比較例2之半導體裝置之構成之剖視圖。使元件分離區域STI1、STI2該兩者之表面後退之情形時之俯視圖係與圖3所示者相同。因此，圖8、圖9之各剖視圖係對應於圖3之A-A部～D-D部。 如此，對以在周邊電路區域2A中所積層之各層中，形成有與元件分離區域STI2之表面之階差對應之凹凸之狀態(參照圖10)，進行上述閘極最終製程之情形進行說明。圖10～圖13係表示比較例2之半導體裝置之製造步驟之剖視圖。 於圖10所示之半導體裝置中，於記憶胞區域1A中，自下起依序積層有CG閘極絕緣膜GIm、控制閘極電極CG用多晶矽膜10、上覆絕緣膜CP1、及層間絕緣膜IL1。而且，於CG閘極絕緣膜GIm、控制閘極電極CG用多晶矽膜等之表面，形成有與元件分離區域STI1之表面之階差對應之凹凸。又，於周邊電路區域2A中，自下起依序積層有閘極絕緣膜GI、虛設閘極電極DGE、上覆絕緣膜CP2、及層間絕緣膜IL1。而且，於閘極絕緣膜GI、虛設閘極電極DGE等之表面，形成有與元件分離區域STI2之表面之階差對應之凹凸。 如圖11所示，藉由利用CMP(Chemical Mechanical Polishing：化學機械研磨)法等將虛設閘極電極DGE之上層之膜進行研磨而去除，從而使虛設閘極電極DGE之表面露出。繼而，如圖12所示，利用蝕刻將露出之虛設閘極電極DGE去除，而形成溝槽(開口部)T，如圖13所示，將金屬膜嵌入至溝槽T之內部，藉此形成閘極電極(金屬閘極)GE。 然而，如圖11所示，於在虛設閘極電極DGE之表面或其上層之膜(此處為上覆絕緣膜CP2)之表面產生與元件分離區域STI2之表面之階差對應之凹凸之情形時，會殘存理應藉由CMP法等而被去除之膜(此處為上覆絕緣膜CP2)，而無法將虛設閘極電極DGE全部去除，從而殘存虛設閘極電極DGE(參照圖12之右圖)。其結果，虛設閘極電極DGE未被置換為金屬膜，而變得不良(參照圖13之右圖)。如此，因虛設閘極電極DGE上之不期望之殘膜，而產生金屬閘極之置換失誤。 為了避免此種不良情況，亦可藉由事先增大預先形成之虛設閘極電極DGE之膜厚，並增大研磨量，而將與元件分離區域STI2之表面之階差對應之凹凸去除，其後，形成閘極電極(金屬閘極)GE。然而，於此種情形時，步驟數增加。 相對於此，於本實施形態中，由於在周邊電路區域2A中，不使元件分離區域STI1之表面高度H2較半導體基板1之表面高度H2後退，而成為相同程度，故而能夠避免上述置換失誤或步驟數之增加等。 另一方面，於記憶胞區域1A中，亦有於控制閘極電極CG上殘存上覆絕緣膜CP1之虞(參照圖11)。然而，該上覆絕緣膜CP1會經過如下步驟：對虛設閘極電極DGE之上層之膜利用CMP法等進行研磨之步驟(第1研磨步驟)、及於將金屬膜嵌入至溝槽T之內部時所進行之研磨步驟(第2研磨步驟)之2次研磨步驟。如此，記憶胞區域1A中之上覆絕緣膜CP1藉由其後之步驟被去除，而殘存上覆絕緣膜CP1之可能性變低。因此，如上述般，記憶胞區域1A之元件分離區域STI1之表面具有少許可後退之餘裕。該被容許之後退量係如下述般為例如10 nm以上且20 nm以下。 如以上所詳細地說明般，根據本實施形態，可藉由增大控制電晶體及記憶電晶體該兩者之實效通道寬度，而使記憶胞之特性提高。又，能夠避免因上述置換失誤等而引起之良率之降低、或MISFET之特性劣化。又，能夠謀求形成於記憶胞區域1A之記憶胞與形成於周邊電路區域2A之MISFET之製程之匹配。更具體而言，能夠一面維持或提高形成於記憶胞區域1A及周邊電路區域2A之各個裝置之特性，一面謀求製程之簡易化。 ＜關於元件分離區域之高度＞ 於上述記憶胞區域1A中，表面高度為相對較低之H1之區域係於俯視下為圖4之左圖之灰色(點)之部分。又，於周邊電路區域2A中，表面高度為相對較高之H2之區域係於俯視下為圖4之右圖之灰色之部分。 換言之，於圖4之左圖(記憶胞區域1A)中，表面高度為相對較低之H1之灰色之部分係低於表面高度為H2之p型井PW1(半導體基板1)。於圖4之右圖(周邊電路區域2A)中，表面高度為相對較高之H2之灰色之部分係與表面高度為H2之p型井PW2或n型井NW2(半導體基板1)為相同程度之高度。 又，針對上述記憶胞區域1A或周邊電路區域2A之表面高度H1、H2，作為成為測定之基準之部位，可列舉如下之部位。 記憶胞區域1A之元件分離區域STI1之表面高度H1可設為例如p型井PW1間之中心(例如圖4之PT1)之高度。又，記憶胞區域1A之p型井PW1(半導體基板1)之表面高度H2可設為記憶體閘極電極MG(陷阱絕緣膜ONO)下之p型井PW1(半導體基板1)之表面高度(參照圖1)。 周邊電路區域2A之元件分離區域STI2之表面高度H2可設為例如p型井PW2與n型井NW2之間之中心(例如圖4之PT2)之高度。又，周邊電路區域2A之p型井PW2或n型井NW2(半導體基板1)之表面高度H2可設為閘極電極GE下之p型井PW2或n型井NW2(半導體基板1)之表面高度(參照圖1)。 又，可使記憶胞區域1A之元件分離區域STI1之表面高度H1、與周邊電路區域2A之元件分離區域STI2之表面高度H2之差係對應於記憶胞區域1A之元件分離區域STI1之膜厚T1、與周邊電路區域2A之元件分離區域STI2之膜厚T2之差。藉由觀察膜厚T2＞膜厚T1，可確認高度H2＞高度H1(參照圖1)。膜厚T1可設為p型井PW1間之中心之元件分離區域STI1之厚度。膜厚T2可設為p型井PW2與n型井NW2之間之中心之元件分離區域STI2之厚度。 關於上述高度(H1、H2)及膜厚(T1、T2)，亦可以取不同之2個部位以上之值之平均之方式算出，並進行比較。 上述高度H1與高度H2之差為10 nm以上且20 nm以下。換言之，上述膜厚T1與膜厚T2之差為10 nm以上且20 nm以下。又，於圖4之右圖(周邊電路區域2A)中，表面高度為相對較高之H2之灰色之部分係設為與表面高度為H2之p型井PW2或n型井NW2(半導體基板1)為相同程度之高度，但該等高度亦可存在少許之高低差。該高低差未達10 nm。 綜上所述，於記憶胞區域1A中，使元件分離區域STI1之表面後退而成為H1之情況可如以下般敍述。a)可謂記憶胞區域1A之元件分離區域STI1之表面高度(H1)低於周邊電路區域2A之元件分離區域STI2之表面高度(H2)。b)可謂於記憶胞區域1A中，元件分離區域STI1之表面高度(H1)低於p型井PW1(半導體基板1)之表面高度(H2)。c)可謂記憶胞區域1A中之元件分離區域STI1之表面高度(H1)與p型井PW1(半導體基板1)之表面高度(H2)之第1高低差大於周邊電路區域2A中之元件分離區域STI2之表面高度(H2)與p型井PW2或n型井NW2(半導體基板1)之表面高度(H2)之第2高低差。第1高低差為10 nm以上且20 nm以下。第2高低差未達10 nm。d)可謂記憶胞區域1A之元件分離區域STI1之膜厚(T1)小於周邊電路區域2A之元件分離區域STI2之膜厚(T2)。 [製法說明] 其次，一面參照圖14～圖59，一面對本實施形態之半導體裝置之製造方法進行說明。圖14～圖59係表示本實施形態之半導體裝置之製造步驟之主要部分剖視圖。 首先，如圖14、圖15所示，作為半導體基板1，準備例如包含具有1～10 Ωcm左右之比電阻之p型單晶矽的半導體基板1。繼而，形成未圖示之硬質遮罩(例如，包含氧化矽膜及其上之氮化矽膜之積層膜)，並藉由對硬質遮罩及半導體基板1進行蝕刻，而形成元件分離溝槽。繼而，使用CVD(Chemical Vapor Deposition，化學氣相沈積)法等使氧化矽膜沈積於包含元件分離溝槽之內部在內之硬質遮罩上，使用CMP法等將元件分離溝槽之外部之氧化矽膜去除。以此方式，將氧化矽膜等絕緣膜嵌入至元件分離溝槽之內部，而形成元件分離區域STI1、STI2。此種元件分離法被稱為STI(Shallow Trench Isolation，淺溝槽隔離)法。 於記憶胞區域1A中，元件分離區域STI1區劃出活性區域。該活性區域為具有固定之寬度(Y方向之長度)之線狀(於X方向上具有長邊之矩形狀)。複數個線狀活性區域係於Y方向上隔開固定之間隔(pitch)而配置(參照圖3之PW1)。於周邊電路區域2A中，元件分離區域STI2區劃出活性區域。該活性區域為於X方向上具有長邊之大致矩形狀(參照圖3之PW2)。於周邊電路區域2A中，亦可設置n型井NW2用活性區域(參照圖3之NW2)。 其次，如圖16、圖17所示，於半導體基板1之表面形成基底氧化膜OX。基底氧化膜OX可藉由例如熱氧化法而形成。 其次，於周邊電路區域2A，形成p型井(活性區域)PW2。例如，利用光阻膜(遮罩膜)PR1覆蓋記憶胞區域1A，藉由離子注入法等將硼(B)等p型雜質導入至半導體基板1。p型井PW2係自半導體基板1之表面跨及特定之深度而形成。其次，為了調整形成於周邊電路區域2A之MISFET之閾值電壓，視需要對p型井PW2之表面部進行通道摻雜離子注入。其次，將記憶胞區域1A之光阻膜PR1去除。 其次，如圖18、圖19所示，於記憶胞區域1A，形成p型井(活性區域)PW1。例如，利用光阻膜PR2覆蓋周邊電路區域2A，藉由離子注入法等將硼(B)等p型雜質導入至半導體基板1(井植入步驟)。p型井PW1係自半導體基板1之表面跨及特定之深度而形成。其次，為了調整形成於記憶胞區域1A之控制電晶體之閾值電壓，視需要對p型井之表面部，進行通道摻雜離子注入。 其次，使記憶胞區域1A之元件分離區域STI1之表面後退。例如，以光阻膜PR2作為遮罩，藉由濕式蝕刻使記憶胞區域1A之元件分離區域STI1之表面後退一定量。作為蝕刻液，例如可使用氫氟酸(HF)水溶液。後退量例如為10 nm以上且20 nm以下。藉此，記憶胞區域1A之元件分離區域STI1之表面高度H1變得低於周邊電路區域2A之元件分離區域STI2之表面高度H2。換言之，於記憶胞區域1A中，元件分離區域STI1之表面高度H1較半導體基板1之表面高度H2後退。其次，將周邊電路區域2A之光阻膜PR2去除。 如此，利用用以形成記憶胞區域1A之p型井PW1之光阻膜PR2，對記憶胞區域1A之元件分離區域STI1之表面進行蝕刻。藉此，可不增加遮罩(曝光原版)地使記憶胞區域1A之元件分離區域STI1之表面後退。再者，亦可於利用光阻膜PR2，對記憶胞區域1A之元件分離區域STI1之表面進行蝕刻之後，於記憶胞區域1A形成p型井PW1。換言之，亦可於井植入步驟之前或之後，對元件分離區域STI1之表面進行蝕刻。使記憶胞區域1A之元件分離區域STI1之表面後退之步驟必須於元件分離區域STI1、STI2之形成後、且至少於控制閘極電極CG用之導電膜之沈積前進行。 其次，如圖20、圖21所示，於半導體基板1(p型井PW1、PW2)之表面，依序形成CG閘極絕緣膜GIm、控制閘極電極CG用之導電膜、及上覆絕緣膜CP1。 CG閘極絕緣膜GIm之膜厚例如為2～3 nm左右。作為CG閘極絕緣膜GIm，可使用氧化矽膜、氮化矽膜或氮氧化矽膜、或High-k膜(高介電常數膜)。又，CG閘極絕緣膜GIm可使用熱氧化法、濺鍍法、原子層沈積(Atomic Layer Deposition：ALD)法或化學氣相沈積(Chemical Vapor Deposition：CVD)法等而形成。 其次，於CG閘極絕緣膜GIm上形成控制閘極電極CG用之導電膜(例如多晶矽膜10)。多晶矽膜10之膜厚例如為50～100 nm左右。作為導電膜，較佳為使用包含矽之導電膜，且為導入例如磷(P)或砷(As)等n型雜質而成為低電阻率之膜。此種導電膜可使用CVD法等而形成。雜質可於導電膜之成膜時或成膜後導入。於在導電膜之成膜時導入雜質之情形時，使導電膜之成膜用氣體中包含摻雜氣體。另一方面，於在導電膜之成膜後導入雜質之情形時，藉由離子注入法等將雜質導入至導電膜中。 其次，於控制閘極電極CG用之導電膜(例如多晶矽膜10)上形成上覆絕緣膜CP1。上覆絕緣膜CP1之膜厚例如為20～100 nm左右。作為上覆絕緣膜CP1，可使用例如包含氮化矽膜之絕緣膜。又，上覆絕緣膜CP1可使用例如CVD法等而形成。 其次，將CG閘極絕緣膜GIm、控制閘極電極CG用之多晶矽膜10、及上覆絕緣膜CP1之積層體加工為所期望之形狀。使用光微影技術及蝕刻技術，對上述積層體進行圖案化。例如，於周邊電路區域2A及控制閘極電極CG之形成區域，形成光阻膜(未圖示)，以該光阻膜作為遮罩，對上述積層體進行蝕刻。藉此，於記憶胞區域1A，形成控制閘極電極CG。 其次，為了調整記憶電晶體之閾值電壓，對記憶胞區域1A之p型井PW1，視需要進行通道摻雜離子注入。 其次，如圖22、圖23所示，形成作為記憶電晶體用之閘極絕緣膜之陷阱絕緣膜ONO。陷阱絕緣膜ONO係於內部具有電荷儲存部之絕緣膜，且由自下起依序形成之氧化矽膜18a、氮化矽膜18b及氧化矽膜18c之積層膜構成。 可將氧化矽膜18a之厚度設為例如2～5 nm左右，可將氮化矽膜18b之厚度設為例如5～15 nm左右，可將氧化矽膜18c之厚度設為例如5～15 nm左右。再者，亦可代替氧化矽膜18a、18c而使用氮氧化矽膜。 氧化矽膜18a可藉由熱氧化法或ISSG(In-Situ Steam Generation，原位蒸汽產生)氧化法等而形成。處理溫度例如為900～1000℃左右。又，亦可於氧化矽膜18a之形成後，於高溫下實施氮化處理。處理溫度例如為1000～1050℃左右。 氮化矽膜18b可藉由CVD法等而形成。又，氧化矽膜18c可藉由CVD法等而形成。 其次，於陷阱絕緣膜ONO上形成記憶體閘極電極MG用之導電膜(例如多晶矽膜)。多晶矽膜之膜厚例如為30～100 nm左右。作為導電膜，較佳為使用包含矽之導電膜，且為導入例如磷(P)或砷(As)等n型雜質而成為低電阻率之膜。此種導電膜可使用CVD法等而形成。雜質可於導電膜之成膜時或成膜後導入。於在導電膜之成膜時導入雜質之情形時，於導電膜之成膜用氣體中包含摻雜氣體。另一方面，於在導電膜之成膜後導入雜質之情形時，藉由離子注入法等將雜質導入至導電膜中。 其次，藉由各向異性蝕刻對閘極電極MG用之導電膜進行回蝕。藉由僅以導電膜之膜厚之程度對導電膜進行回蝕，而使導電膜隔著陷阱絕緣膜ONO呈側壁間隔件狀地殘存於控制閘極電極CG之兩側之側壁上。此時，周邊電路區域2A之導電膜被去除。其次，一面使控制閘極電極CG之兩側之側壁間隔件狀導電膜中之一側殘留，一面使用光微影技術及蝕刻技術將另一側去除。殘存之側壁狀導電膜成為記憶體閘極電極MG。其次，以記憶體閘極電極MG作為遮罩，藉由濕式蝕刻等將陷阱絕緣膜ONO去除。此時，殘存於周邊電路區域2A之陷阱絕緣膜ONO亦被去除。 其次，如圖24、圖25所示，於記憶胞區域1A及周邊電路區域2A形成保護膜PRO1。保護膜PRO1包含例如氧化矽膜等，可使用CVD法等而形成。保護膜PRO1之膜厚係設為較控制閘極電極CG與上覆絕緣膜CP1之膜厚之和大的膜厚。因此，保護膜PRO1之上表面變為高於上覆絕緣膜CP1之上表面。 其次，如圖26、圖27所示，將保護膜PRO1之上部去除。例如，使用CMP法等對保護膜PRO1之上部進行研磨直至上覆絕緣膜CP1露出為止。藉此，上覆絕緣膜CP1及保護膜PRO1之表面被平坦化。 其次，如圖28、圖29所示，利用光阻膜PR3覆蓋記憶胞區域1A，並去除殘存於周邊電路區域2A之控制閘極電極CG用之導電膜(例如多晶矽膜10)、上覆絕緣膜CP1及CG閘極絕緣膜GIm。其次，將記憶胞區域1A之光阻膜PR3去除。 其次，如圖30、圖31所示，於記憶胞區域1A及周邊電路區域2A，依序形成閘極絕緣膜GI、金屬膜BM、閘極電極GE置換用之虛設閘極電極DGE、及上覆絕緣膜CP2。 首先，作為構成閘極絕緣膜GI之下層之絕緣膜GIa，以例如1 nm左右之膜厚且藉由熱氧化法等形成包含氧化矽膜或氮氧化矽膜等之絕緣膜。由於該絕緣膜GIa形成於半導體基板1與下述之絕緣膜GIb之間，故而可視為界面層。亦可藉由CVD法形成絕緣膜GIa。其次，於下層之絕緣膜GIa上，形成高介電常數膜(High-k膜)作為上層之絕緣膜GIb。絕緣膜GIb之相對介電常數高於氮化矽之相對介電常數。作為此種膜，可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等金屬氧化膜。絕緣膜GIb之厚度例如為1～3 nm左右。又，絕緣膜GIb可使用濺鍍法、ALD法或CVD法等而形成。 其次，於閘極絕緣膜GI(GIa、GIb)上，形成金屬膜BM。金屬膜BM之厚度例如為2～3 nm左右。作為金屬膜BM，可使用氮化鈦(TiN)、氮化鉭(TaN)或氮化鎢(WN)等金屬氮化物、碳化鈦(TiC)、碳化鉭(TaC)或碳化鎢(WC)等金屬碳化物、氮化碳化鉭(TaCN)、鎢(W)等。又，就提高導電性之觀點而言，作為金屬膜BM，較佳為使用氮化鈦膜。金屬膜BM可藉由例如濺鍍法等PVD(Physical Vapor Deposition，物理氣相沈積)法而形成。又，根據金屬膜BM之材料，可藉由CVD法而形成。 其次，於金屬膜BM上，形成閘極電極GE置換用之虛設閘極電極(重鋪膜)DGE。虛設閘極電極DGE之厚度例如為50～100 nm左右。作為虛設閘極電極DGE，形成導電膜(例如多晶矽膜)。此種導電膜可使用CVD法等而形成。又，成膜時亦可於作為非晶矽膜而成膜導電膜之後，藉由其後之熱處理使非晶矽膜成為多晶矽膜。 其次，於虛設閘極電極(導電膜)DGE上，形成上覆絕緣膜(硬質遮罩)CP2。上覆絕緣膜CP2之厚度例如為20～50 nm左右。又，上覆絕緣膜CP2例如包含氮化矽膜，可使用CVD法等而形成。 其次，如圖32、圖33所示，利用光阻膜PR4覆蓋周邊電路區域2A，並去除記憶胞區域1A之閘極絕緣膜GI、金屬膜BM、閘極電極GE置換用之虛設閘極電極DGE、及上覆絕緣膜CP2。其次，將記憶胞區域1A之光阻膜PR4去除。 其次，如圖34、圖35所示，於周邊電路區域2A之閘極電極GE之形成區域及記憶胞區域1A，形成光阻膜PR5，以該光阻膜PR5作為遮罩，對虛設閘極電極DGE等進行蝕刻，藉此於周邊電路區域2A之閘極電極GE之形成區域形成虛設閘極電極DGE。於虛設閘極電極DGE之上，殘存上覆絕緣膜CP2，於虛設閘極電極DGE之下形成有金屬膜BM及閘極絕緣膜GI。其次，將光阻膜PR5去除。 其次，如圖36、圖37所示，利用光阻膜PR6覆蓋周邊電路區域2A，藉由蝕刻而將記憶胞區域1A之保護膜PRO1去除。作為蝕刻，進行濕式蝕刻。藉此，記憶胞區域1A之半導體基板1(p型井PW1)之表面及元件分離區域STI1之表面露出。其次，將光阻膜PR6去除。藉此，周邊電路區域2A之半導體基板1(p型井PW2)之表面及元件分離區域STI2之表面露出(圖38、圖39)。 其次，如圖38、圖39所示，形成n- 型半導體區域21a、21b、21c。此處，將控制閘極電極CG、記憶體閘極電極MG及虛設閘極電極DGE用作遮罩，將例如砷(As)或磷(P)等n型雜質導入至p型井PW1、PW2中。雜質係使用離子注入法等而導入。藉此，形成n- 型半導體區域21a、21b、21c。於該離子注入步驟中，亦可針對n- 型半導體區域21a、21b、21c之每個區域而改變離子注入條件。再者，雖省略圖示，但為了防止或抑制短通道效應，亦可以由記憶胞區域1A及周邊電路區域2A包圍n- 型半導體區域21a、21b、21c之方式，形成袋狀區域或暈圈狀區域。 又，雖未圖示，但亦可於上述離子注入步驟之前，於控制閘極電極CG與記憶體閘極電極MG之合成體、及虛設閘極電極DGE各自之兩側形成補償間隔件。例如，於包含控制閘極電極CG、記憶體閘極電極MG及虛設閘極電極DGE上之半導體基板1上，形成包含氮化矽膜等之絕緣膜。絕緣膜之厚度例如為5～10 nm左右。又，絕緣膜可藉由CVD法等而形成。對該絕緣膜藉由各向異性蝕刻而進行回蝕。藉此，於記憶胞區域1A中，可於控制閘極電極CG與記憶體閘極電極MG之合成體之兩側之側壁形成補償間隔件。又，於周邊電路區域2A中，可於虛設閘極電極DGE之兩側之側壁形成補償間隔件。 其次，如圖40、圖41所示，於控制閘極電極CG與記憶體閘極電極MG之合成體之兩側之側壁、及虛設閘極電極DGE之兩側之側壁形成側壁間隔件SW。例如，於包含控制閘極電極CG、記憶體閘極電極MG及虛設閘極電極DGE上之半導體基板1上，形成包含氮化矽膜等之絕緣膜。藉由各向異性蝕刻對該絕緣膜進行回蝕。藉此，於記憶胞區域1A中，可於控制閘極電極CG與記憶體閘極電極MG之合成體之兩側之側壁形成側壁間隔件SW。又，於周邊電路區域2A中，可於虛設閘極電極DGE之兩側之側壁形成側壁間隔件SW。 其次，形成n+ 型半導體區域22a、22b、22c。此處，將控制閘極電極CG、記憶體閘極電極MG、虛設閘極電極DGE及側壁間隔件SW用作遮罩，將例如砷(As)或磷(P)等n型雜質導入至p型井PW1、PW2中。雜質係使用離子注入法等而導入。藉此，形成n+ 型半導體區域22a、22b、22c。於該離子注入步驟中，亦可針對n+ 型半導體區域22a、22b、22c之每個區域而改變離子注入條件。其次，為了使n- 型半導體區域21a、21b、21c及n+ 型半導體區域22a、22b、22c中之雜質活化，進行熱處理(活化退火)。 其次，如圖42、圖43所示，形成金屬矽化物層SIL。於包含記憶體閘極電極MG上之半導體基板1上，形成金屬膜(未圖示)。作為金屬膜，例如可使用鈷(Co)膜、鎳(Ni)膜、或鎳鉑合金膜等。又，金屬膜可使用濺鍍法等而形成。其次，藉由實施熱處理，而於金屬膜與n+ 型半導體區域之接觸部、及金屬膜與記憶體閘極電極MG之接觸部，引起矽化物化反應。藉此，於n+ 型半導體區域22a、22b、22c之上部形成金屬矽化物層SIL。又，於記憶體閘極電極MG之上部形成金屬矽化物層SIL。金屬矽化物層SIL可設為鈷矽化物層、鎳矽化物層、添加鉑之鎳矽化物層等。其次，將未反應之金屬膜去除。藉由進行此種所謂自對準矽化物製程，可於n+ 型半導體區域22a、22b、22c上形成金屬矽化物層SIL。又，可於記憶體閘極電極MG上形成金屬矽化物層SIL。 其次，如圖44、圖45所示，形成層間絕緣膜IL1。層間絕緣膜IL1例如由較薄之氮化矽膜IL1a、與較厚之氧化矽膜IL1b之積層膜構成。較薄之氮化矽膜IL1a具有作為蝕刻終止層之功能。例如，於半導體基板1上，以可埋入控制閘極電極CG、記憶體閘極電極MG、虛設閘極電極DGE、及側壁間隔件SW之程度之膜厚，形成上述積層膜。層間絕緣膜IL1(氮化矽膜IL1a、氧化矽膜IL1b)可使用CVD法等而形成。 其次，如圖46、圖47所示，將層間絕緣膜IL1之上部去除。例如，使用CMP法等對層間絕緣膜IL1之上部進行研磨，直至控制閘極電極CG及虛設閘極電極DGE露出為止。藉此，記憶胞區域1A及周邊電路區域2A之高度以成為控制閘極電極CG及虛設閘極電極DGE之高度之方式被平坦化。再者，於圖46所示之例中，形成於記憶體閘極電極MG之表面之金屬矽化物層SIL被去除。 其次，如圖48、圖49所示，形成覆蓋記憶胞區域1A之控制閘極電極CG及記憶體閘極電極MG之表面的保護膜PRO2。例如，於半導體基板1上，形成包含氧化矽膜等之絕緣膜，並使用光微影技術及蝕刻技術進行圖案化。藉此，記憶胞區域1A之控制閘極電極CG及記憶體閘極電極MG之表面被保護膜PRO2覆蓋，周邊電路區域2A之虛設閘極電極DGE之表面露出。 其次，如圖50、圖51所示，藉由蝕刻將露出之虛設閘極電極DGE去除。藉此，於虛設閘極電極DGE被去除之部分形成溝槽T。於溝槽T之底面，金屬膜BM露出，於溝槽T之側面，側壁間隔件SW露出。如此，金屬膜BM係作為蝕刻終止層而發揮功能。 其次，如圖52、圖53所示，藉由將導電膜嵌入至溝槽T之內部而形成閘極電極GE。作為導電膜，例如可使用除了多晶矽膜等矽膜以外之金屬膜，可較佳地使用例如包含鋁(Al)膜、氮化鉭(TaN)膜、氮化鈦(TiN)膜等之金屬膜。例如，於半導體基板1上，藉由濺鍍法等形成導電膜之後，使用CMP法等對導電膜之上部進行研磨，藉此將導電膜嵌入至溝槽T之內部。藉此，可形成閘極電極GE。再者，亦可於金屬膜BM與導電膜之間，形成用以調整MISFET之閘極電極之功函數之金屬膜。又，亦可將金屬膜BM與導電膜之積層體理解為閘極電極GE。 於上述導電膜之研磨去除時，記憶胞區域1A之保護膜PRO2或可能殘存於其下層之上覆絕緣膜CP1被去除。如此，即便於上述藉由CMP法等對虛設閘極電極DGE之上層之膜進行研磨之步驟(第1研磨步驟)中，於控制閘極電極CG上殘存上覆絕緣膜CP1(參照圖47)，亦可藉由將導電膜嵌入至上述溝槽T之內部時所進行之研磨步驟(第2研磨步驟)而去除。尤其是，若記憶胞區域1A之元件分離區域STI1之表面之後退量為10 nm以上且20 nm以下之範圍，則殘存於控制閘極電極CG上之上覆絕緣膜CP1可藉由將導電膜嵌入至上述溝槽T之內部時所進行之研磨步驟(第2研磨步驟)而被去除。 其次，如圖54、圖55所示，形成覆蓋周邊電路區域2A之閘極電極GE之表面的保護膜PRO3，於記憶胞區域1A之控制閘極電極CG及記憶體閘極電極MG之上部形成金屬矽化物層SIL。首先，於包含控制閘極電極CG及記憶體閘極電極MG上之半導體基板1上，形成金屬膜(未圖示)。作為金屬膜，例如可使用鈷(Co)膜、鎳(Ni)膜、或鎳鉑合金膜等。又，金屬膜可使用濺鍍法等而形成。其次，藉由實施熱處理，而於控制閘極電極CG及記憶體閘極電極MG與金屬膜之接觸部，引起矽化物化反應。藉此，於控制閘極電極CG及記憶體閘極電極MG之上部形成金屬矽化物層SIL。金屬矽化物層SIL可設為鈷矽化物層、鎳矽化物層、添加鉑之鎳矽化物層等。其次，將未反應之金屬膜去除。於該金屬矽化物層SIL之形成步驟中，如上述般，控制閘極電極CG上之殘存膜(例如上覆絕緣膜CP1)被去除，因此能夠於控制閘極電極CG之上部精度良好地形成金屬矽化物層SIL。 其次，如圖56、圖57所示，於較薄之氮化矽膜IL1a、與較厚之氧化矽膜IL1b之積層膜上，形成絕緣膜(例如氧化矽膜IL1c等)。例如，於半導體基板1上，使用CVD法等形成氧化矽膜IL1c。此處，將較薄之氮化矽膜IL1a、較厚之氧化矽膜IL1b、及其上之氧化矽膜IL1c之積層膜設為層間絕緣膜IL1。上述絕緣膜例如可為氧化矽膜IL1c之單層膜，且亦可為氮化矽膜與氧化矽膜之積層膜。 其次，形成插塞P1。藉由對層間絕緣膜IL1進行乾式蝕刻，而形成接觸孔C1。其次，於包含接觸孔C1之內部在內之層間絕緣膜IL1上，形成包含鈦(Ti)膜、氮化鈦(TiN)膜、或其等之積層膜等之障壁導體膜，進而，於其上以嵌埋接觸孔C1之方式形成包含鎢(W)膜等之主導體膜。其次，藉由CMP法或回蝕法等而去除層間絕緣膜IL1上之不需要之主導體膜及障壁導體膜。藉此，可形成插塞P1。插塞P1除了形成於n+ 型半導體區域22a、22b、22c上以外，還形成於控制閘極電極CG、記憶體閘極電極MG、及MISFET之閘極電極GE上。 其次，如圖58、圖59所示，於層間絕緣膜IL1上，形成作為第1層配線之配線M1。配線M1可藉由例如於層間絕緣膜IL1上沈積鎢(W)膜或鋁(Al)膜，並進行圖案化而形成。 又，亦可使用金屬鑲嵌技術形成配線M1。首先，於嵌入有插塞P1之層間絕緣膜IL1上，形成絕緣膜。絕緣膜亦可由複數個絕緣膜之積層膜形成。其次，藉由對絕緣膜進行蝕刻，而於所期望之區域形成配線溝槽。其次，於包含配線溝槽內在內之絕緣膜上，形成例如包含氮化鈦(TiN)膜、鉭(Ta)膜或氮化鉭(TaN)膜等之障壁導體膜。其次，藉由CVD法或濺鍍法等於障壁導體膜上形成銅(Cu)之籽晶層，進而使用電解鍍敷法等於籽晶層上形成鍍銅(Cu)膜，並藉由鍍銅膜嵌埋配線溝槽之內部。其次，藉由利用CMP法去除除了配線溝槽以外之區域之主導體膜及障壁導體膜，而形成以嵌入於配線溝槽之Cu為主導電材料之第1層配線M1。 其後，進而形成上層之配線，但此處省略其說明。第2層以後之配線可藉由圖案化法或雙道金屬鑲嵌法等而形成。 如以上般，製造本實施形態1之半導體裝置。 (實施形態2) 於上述實施形態1中，於記憶胞區域1A形成控制閘極電極CG及記憶體閘極電極MG之後，藉由形成與構成控制閘極電極CG及記憶體閘極電極MG之導電膜不同之導電膜，並進行圖案化，而形成周邊電路區域2A之虛設閘極電極DGE。 於本實施形態中，利用構成控制閘極電極CG之導電膜，形成周邊電路區域2A之虛設閘極電極DGE。 [構造說明] 一面參照作為表示本實施形態之半導體裝置之製造步驟之圖60～圖79之內之最終步驟圖的圖78及圖79，一面對本實施形態之半導體裝置之構成進行說明。 如圖78、圖79所示，於記憶胞區域1A中，形成有作為非揮發性記憶體之記憶胞，於周邊電路區域2A中，形成有MISFET。如圖示般，除了溝槽T內之閘極絕緣膜GI及閘極電極GE之形狀以外與實施形態1之情形相同，因此針對與實施形態1之情形相同之構成，省略其說明。於本實施形態中，亦發揮與實施形態1相同之效果。 於本實施形態中，於溝槽T內嵌入有閘極絕緣膜GI及包含其上之導電膜之閘極電極GE。 [製法說明] 其次，一面參照圖60～圖79，一面對本實施形態之半導體裝置之製造方法進行說明，並且使本實施形態之半導體裝置之構成明確。圖60～圖79係表示本實施形態之半導體裝置之製造步驟之主要部分剖視圖。 如圖60、圖61所示，於記憶胞區域1A中，形成控制閘極電極CG及記憶體閘極電極MG。此時，於周邊電路區域2A中，形成有CG閘極絕緣膜GIm、控制閘極電極CG用之多晶矽膜10、及上覆絕緣膜CP1。記憶胞區域1A之控制閘極電極CG及記憶體閘極電極MG可與實施形態1之情形同樣地形成(參照圖14～圖23)。 其次，如圖62、圖63所示，於記憶胞區域1A及周邊電路區域2A中形成保護膜PRO1。保護膜PRO1例如包含氧化矽膜等，可使用CVD法等而形成。保護膜PRO1之膜厚係設為較控制閘極電極CG與上覆絕緣膜CP1之膜厚之和大之膜厚。其次，使用CMP法等對保護膜PRO1之上部進行研磨，直至上覆絕緣膜CP1露出為止。藉此，上覆絕緣膜CP1及保護膜PRO1之表面被平坦化。 其次，如圖64、圖65所示，於周邊電路區域2A之閘極電極GE之形成區域及記憶胞區域1A形成光阻膜PR10，並以該光阻膜PR10作為遮罩，對殘存於周邊電路區域2A之控制閘極電極CG用之導電膜(例如多晶矽膜10)、上覆絕緣膜CP1及CG閘極絕緣膜GIm進行蝕刻。藉此，於周邊電路區域2A之閘極電極GE之形成區域，形成由與控制閘極電極CG用之導電膜(例如多晶矽膜10)同層之膜構成之虛設閘極電極DGE。於虛設閘極電極DGE之上，殘存上覆絕緣膜CP1，於虛設閘極電極DGE之下殘存與CG閘極絕緣膜GIm同層之膜。 其次，如圖66、圖67所示，形成n- 型半導體區域21a、21b、21c。此處，與實施形態1之情形同樣地，將控制閘極電極CG、記憶體閘極電極MG及虛設閘極電極DGE用作遮罩，而將例如砷(As)或磷(P)等n型雜質導入至p型井PW1、PW2中。 其次，如圖68、圖69所示，於控制閘極電極CG與記憶體閘極電極MG之合成體之兩側之側壁、及虛設閘極電極DGE之兩側之側壁，形成側壁間隔件SW。例如，與實施形態1之情形同樣地，於包含控制閘極電極CG、記憶體閘極電極MG、虛設閘極電極DGE上之半導體基板1上，形成包含氮化矽膜等之絕緣膜，並藉由各向異性蝕刻對該絕緣膜進行回蝕。 其次，形成n+ 型半導體區域22a、22b、22c。此處，與實施形態1之情形同樣地，將控制閘極電極CG、記憶體閘極電極MG、虛設閘極電極DGE及側壁間隔件SW用作遮罩，而將例如砷(As)或磷(P)等n型雜質導入至p型井PW1、PW2中。 其次，如圖70、圖71所示，例如，與實施形態1之情形同樣地，形成金屬矽化物層SIL。 其次，如圖72、圖73所示，形成層間絕緣膜IL1。與實施形態1之情形同樣地，形成由較薄之氮化矽膜IL1a與較厚之氧化矽膜IL1b之積層膜構成之層間絕緣膜IL1。 其次，如圖74、圖75所示，將層間絕緣膜IL1之上部去除。例如，使用CMP法等對層間絕緣膜IL1之上部進行研磨，直至控制閘極電極CG及虛設閘極電極DGE露出為止。藉此，記憶胞區域1A及周邊電路區域2A之高度成為控制閘極電極CG及虛設閘極電極DGE之高度，如此被平坦化。再者，於圖74所示之例中，形成於記憶體閘極電極MG之表面之金屬矽化物層SIL被去除。 其次，如圖76、圖77所示，形成覆蓋記憶胞區域1A之控制閘極電極CG及記憶體閘極電極MG之表面的保護膜PRO2。例如，於半導體基板1上，形成包含氧化矽膜等之絕緣膜，並使用光微影技術及蝕刻技術進行圖案化。藉此，記憶胞區域1A之控制閘極電極CG及記憶體閘極電極MG之表面被保護膜PRO2覆蓋，周邊電路區域2A之虛設閘極電極DGE之表面露出。 其次，藉由蝕刻而去除露出之虛設閘極電極DGE及其下層之閘極絕緣膜GIm。藉此，於虛設閘極電極DGE被去除之部分形成溝槽T。於溝槽T之底面，p型井PW2露出，於溝槽T之側面，側壁間隔件SW露出。 其次，如圖78、圖79所示，於包含溝槽T之內部在內之層間絕緣膜IL1上，以例如1 nm左右之膜厚，並藉由熱氧化法等而形成包含氧化矽膜或氮氧化矽膜等之絕緣膜GIa。由於該絕緣膜GIa形成於半導體基板1與下述之絕緣膜GIb之間，故而可視為界面層。再者，亦可藉由CVD法形成絕緣膜GIa。其次，於下層之絕緣膜GIa上，形成高介電常數膜(High-k膜)作為上層之絕緣膜GIb。絕緣膜GIb之相對介電常數高於氮化矽之相對介電常數。作為此種膜，可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等金屬氧化膜。絕緣膜GIb之厚度例如為1～3 nm左右。又，絕緣膜GIb可使用濺鍍法、ALD法或CVD法等而形成。以此方式，形成構成閘極絕緣膜GI之上層之絕緣膜GIb及下層之絕緣膜GIa。 其次，於閘極絕緣膜GI(GIa、GIb)上，形成構成閘極電極GE之導電膜。作為導電膜，例如可使用除了多晶矽膜等矽膜以外之金屬膜，可較佳地使用例如包含鋁(Al)膜、氮化鉭(TaN)膜、氮化鈦(TiN)膜等之金屬膜。例如，於閘極絕緣膜GI上藉由濺鍍法等形成導電膜之後，藉由CMP法等去除溝槽T之外部之閘極絕緣膜GI及導電膜。藉此，可於溝槽T內，嵌入閘極絕緣膜GI及包含其上之導電膜之閘極電極GE。再者，閘極絕緣膜GI係以覆蓋溝槽T之底面及側面之方式形成。又，換言之，閘極絕緣膜GI不僅形成於閘極電極GE之底面與溝槽T之底面之間，而且形成於閘極電極GE之側面與溝槽T之側面之間。又，亦可於導電膜與閘極絕緣膜GI之間，形成用以調整MISFET之閘極電極之功函數的金屬膜。又，該金屬膜成為閘極電極GE之一部分。 於上述導電膜之研磨去除時，記憶胞區域1A之保護膜PRO2或可能殘存於其下層之上覆絕緣膜CP1被去除。如此，即便於上述藉由CMP法等對虛設閘極電極DGE之上層之膜進行研磨之步驟(第1研磨步驟)中，於控制閘極電極CG上殘存上覆絕緣膜CP1(參照圖77)，亦可藉由將導電膜嵌入至上述溝槽T之內部時所進行之研磨步驟(第2研磨步驟)而去除。尤其是，若記憶胞區域1A之元件分離區域STI1之表面之後退量為10 nm以上且20 nm以下之範圍，則殘存於控制閘極電極CG上之上覆絕緣膜CP1可藉由將導電膜嵌入至上述溝槽T之內部時所進行之研磨步驟(第2研磨步驟)而被去除。 其後，與實施形態1之情形同樣地，於記憶胞區域1A之控制閘極電極CG及記憶體閘極電極MG之上部形成金屬矽化物層SIL。進而，於形成由較薄之氮化矽膜IL1a、較厚之氧化矽膜IL1b及其上之氧化矽膜IL1c之積層膜而構成的層間絕緣膜IL1之後，於其中形成插塞P1。然後，於層間絕緣膜IL1上，形成作為第1層配線之配線M1。其後，進而形成上層之配線，但此處省略其說明。 如以上般，可製造本實施形態之半導體裝置。 (實施形態3) 於本實施形態中，對上述實施形態之各種應用例進行說明。 (應用例1) 於本應用例中，1)對使元件分離區域STI1之表面後退而使其變低之情形時之後退量進行說明。又，2)對記憶胞區域1A之控制閘極電極形成用之多晶矽膜之成膜後之距半導體基板表面之高度(Tc)、與周邊電路區域2A之虛設閘極電極形成用之多晶矽膜之成膜後之距半導體基板表面之高度(Td)的關係進行說明。圖80～圖83係用以對本應用例進行說明之圖。 ＜使元件分離區域STI1之表面後退而使其變低之情形時之後退量＞ 以下，對在記憶胞區域1A中使元件分離區域STI1之表面後退而使其變低之情形時之後退量進行說明。圖80係用以對記憶胞區域1A之元件分離區域之表面之後退量進行說明之圖。 於記憶胞區域1A中，於設為 S：元件分離區域STI1之表面之後退量(記憶胞區域1A中之元件分離區域STI1之表面高度(H1)、與p型井PW1(半導體基板1)之表面高度(H2)之差)、 Pc：構成控制閘極電極CG之多晶矽膜之研磨量、 H：研磨後之控制閘極電極CG之距p型井PW1(半導體基板1)之表面的多晶矽膜之高度(即CG閘極絕緣膜GIm之厚度與控制閘極電極CG之厚度之和)、 之情形時，關於S、Pc、H，可考慮以下之(1)～(6)之關係。 (1)S＜Pc＜H (2)S＜H＜Pc (3)Pc＜S＜H (4)Pc＜H＜S (5)H＜S＜Pc (6)H＜Pc＜S 此處，(4)、(5)、(6)係為H＜S，且後退量(STI階差)較大之情形(所謂鰭(Fin)構造之情形)。 於該情形時，如圖80(A)所示，可考慮暫時較厚地沈積控制閘極電極CG用之多晶矽膜10，並藉由對多晶矽膜10之表面進行研磨而進行平坦化之後，進而對構成控制閘極電極CG之多晶矽膜10進行研磨之製程。然而，於該製程中，步驟數變多。 又，圖80(B)係後退量(STI階差)較小之情形。於該情形時，若為如(3)般之Pc＜S＜H，則可能發生如下狀況：於控制閘極電極CG用之多晶矽膜10上殘存上覆絕緣膜CP1，所期望之區域之多晶矽膜10未露出，於控制閘極電極CG之表面未形成金屬矽化物層SIL。又，若如(2)般為S＜H＜Pc，則有控制閘極電極CG之加工時之縱橫(aspect)(剖面縱橫比)變大之虞。又，因研磨量變大而有研磨後之控制閘極電極CG之高度之偏差變大之虞。 根據以上之探討，關於上述S、Pc、H之關係，更佳為設為(1)～(6)中之(1)S＜Pc＜H。即，較佳為將後退量(STI階差)設定為較小，使控制閘極電極CG之高度大於構成控制閘極電極CG之多晶矽膜之研磨量(圖80(C))。 例如，於控制閘極電極CG或記憶體閘極電極MG之通道寬度為100 nm之情形時，當將後退量(STI階差)設為10 nm時實效通道寬度擴大至約120 nm。藉此，能夠使電流驅動力增大約20%。 假設將H設定為60 nm，若考慮Pc之製程偏差至少為±10 nm左右，則於滿足(1)之關係之情形時，S大為40 nm。又，若後退量(STI階差)較大，則存在於I-V波形中可確認瘤狀之異常之情形，而成為特性偏差之因素。因此，可以說，作為後退量(STI階差)，較佳為設定10 nm～20 nm之範圍。 再者，如上述般，於周邊電路區域2A之元件分離區域中，不使元件分離區域STI1之表面高度H2較半導體基板1之表面高度H2進一步後退，儘可能減小後退量，但若考慮製程偏差，則可容許未達10 nm、更佳為5 nm以下之後退量。 ＜記憶胞區域1A之控制閘極電極形成用之多晶矽膜之成膜後之距半導體基板表面之高度(Tc)、與周邊電路區域2A之虛設閘極電極形成用之多晶矽膜之成膜後之距半導體基板表面之高度(Td)的關係＞ 其次，將記憶胞區域1A之控制閘極電極形成用之多晶矽膜10(CG)之成膜後之距半導體基板表面之高度設為Tc，將周邊電路區域2A之虛設閘極電極形成用之多晶矽膜、上述重鋪之多晶矽膜11(DGE)之成膜後之距半導體基板表面之高度設為Td。 如圖81所示，於H＜Tc＜Td之情形時，周邊電路區域2A之多晶矽膜11(DGE)之研磨量Pd變大。若多晶矽膜11(DGE)之研磨量Pd變大，則根據研磨精度，而周邊電路區域2A之多晶矽膜11(DGE)之高度H之偏差變大。於在此種狀態下，將多晶矽膜11(DGE)去除而形成溝槽，並於此處嵌入金屬膜而形成金屬閘極之情形時，存在閘極電極之功函數不均一等MISFET之電晶體特性之穩定性劣化之情形。 如圖82所示，於H＜Td＜Tc之情形時，記憶胞之控制閘極電極之多晶矽膜10(CG)之研磨量Pc變大，但由於該多晶矽膜10(CG)未置換為金屬膜，故而於閘極電極之功函數之偏差之方面，不會成為較大之問題。 又，如上所述，於利用記憶胞區域1A之控制閘極電極形成用之多晶矽膜10(CG)形成虛設閘極電極DGE之情形時，如圖83所示般，成為H＜Td＝Tc。於該情形時，對應於記憶胞區域1A之STI階差等，研磨量受到限制，可能有不得不增大周邊電路區域2A之多晶矽膜10(CG)之研磨量之情形。 (應用例2) 於上述實施形態1、2中，使記憶胞區域1A之元件分離區域STI1全體後退，但亦可僅使元件分離區域STI1與p型井(活性區域)PW1之交界部之元件分離區域STI1後退。換言之，亦可由與活性區域端相接之部分定義＜關於元件分離區域之高度＞之欄中所說明之元件分離區域之高度(H1、H2)。 於此種情形時，亦如圖84所示般，能夠增大控制電晶體及記憶電晶體該兩者之實效通道寬度。圖84係用以對本應用例進行說明之圖。 以上，基於該實施形態，對由本發明者所完成之發明具體地進行了說明，但毋庸置疑，本發明並不受上述實施形態限定，可於不脫離其主旨之範圍內進行各種變更。
1‧‧‧半導體基板
1A‧‧‧記憶胞區域
1B‧‧‧高電壓MISFET區域
1C‧‧‧低電壓MISFET區域
2A‧‧‧周邊電路區域
10‧‧‧多晶矽膜
11‧‧‧多晶矽膜
18a‧‧‧氧化矽膜
18b‧‧‧氮化矽膜
18c‧‧‧氧化矽膜
21a‧‧‧n-型半導體區域
21b‧‧‧n-型半導體區域
21c‧‧‧n-型半導體區域
22a‧‧‧n+型半導體區域
22b‧‧‧n+型半導體區域
22c‧‧‧n+型半導體區域
BM‧‧‧金屬膜
C1‧‧‧接觸孔
CG‧‧‧控制閘極電極
CH‧‧‧通道
CP1‧‧‧上覆絕緣膜
CP2‧‧‧上覆絕緣膜
DGE‧‧‧虛設閘極電極
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
GIa‧‧‧絕緣膜
GIb‧‧‧絕緣膜
GIm‧‧‧閘極絕緣膜
H‧‧‧高度
H1‧‧‧高度
H2‧‧‧高度
IL1‧‧‧層間絕緣膜
IL1a‧‧‧氮化矽膜(絕緣膜)
IL1b‧‧‧氧化矽膜(絕緣膜)
IL1c‧‧‧氧化矽膜(絕緣膜)
M1‧‧‧配線
M2‧‧‧配線
MD‧‧‧半導體區域
MG‧‧‧記憶體閘極電極
MS‧‧‧半導體區域
NW2‧‧‧n型井
ONO‧‧‧陷阱絕緣膜
OX‧‧‧基底氧化膜
P1‧‧‧插塞
P2‧‧‧插塞
Pc‧‧‧研磨量
Pd‧‧‧研磨量
PR1‧‧‧光阻膜
PR2‧‧‧光阻膜
PR3‧‧‧光阻膜
PR4‧‧‧光阻膜
PR5‧‧‧光阻膜
PR6‧‧‧光阻膜
PR10‧‧‧光阻膜
PRO1‧‧‧保護膜
PRO2‧‧‧保護膜
PRO3‧‧‧保護膜
PI1‧‧‧p型井PW1間之中心
PI2‧‧‧p型井PW2與n型井NW2之間之中心
PW1‧‧‧p型井
PW2‧‧‧p型井
S‧‧‧後退量
SD‧‧‧半導體區域
SIL‧‧‧金屬矽化物層
STI1‧‧‧元件分離區域
STI2‧‧‧元件分離區域
SW‧‧‧側壁間隔件
T‧‧‧溝槽
T1‧‧‧膜厚
T2‧‧‧膜厚
Tc‧‧‧高度
Td‧‧‧高度
X‧‧‧方向
Y‧‧‧方向
圖1係表示實施形態1之半導體裝置之構成之剖視圖。 圖2係表示實施形態1之半導體裝置之構成之剖視圖。 圖3係表示實施形態1之半導體裝置之構成之俯視圖。 圖4係表示實施形態1之半導體裝置之構成之俯視圖。 圖5係表示實施形態1之半導體裝置之佈局構成例之俯視圖。 圖6係表示實施形態1之半導體裝置之記憶體陣列之電路圖。 圖7係表示比較例1之半導體裝置之構成之剖視圖。 圖8係表示比較例2之半導體裝置之構成之剖視圖。 圖9係表示比較例2之半導體裝置之構成之剖視圖。 圖10係表示比較例2之半導體裝置之製造步驟之剖視圖。 圖11係表示比較例2之半導體裝置之製造步驟之剖視圖。 圖12係表示比較例2之半導體裝置之製造步驟之剖視圖。 圖13係表示比較例2之半導體裝置之製造步驟之剖視圖。 圖14係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖15係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖16係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖17係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖18係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖19係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖20係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖21係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖22係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖23係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖24係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖25係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖26係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖27係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖28係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖29係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖30係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖31係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖32係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖33係實表示施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖34係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖35係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖36係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖37係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖38係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖39係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖40係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖41係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖42係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖43係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖44係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖45係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖46係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖47係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖48係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖49係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖50係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖51係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖52係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖53係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖54係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖55係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖56係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖57係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖58係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖59係表示實施形態1之半導體裝置之製造步驟之主要部分剖視圖。 圖60係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖61係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖62係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖63係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖64係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖65係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖66係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖67係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖68係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖69係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖70係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖71係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖72係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖73係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖74係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖75係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖76係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖77係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖78係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖79係表示實施形態2之半導體裝置之製造步驟之主要部分剖視圖。 圖80(A)～(C)係用以對實施形態3之應用例1進行說明之圖。 圖81係用以對實施形態3之應用例1進行說明之圖。 圖82係用以對實施形態3之應用例1進行說明之圖。 圖83係用以對實施形態3之應用例1進行說明之圖。 圖84係用以對實施形態3之應用例2進行說明之圖。

Claims (20)

  1. 一種半導體裝置，其包含配置於半導體基板之第1區域之第1活性區域之非揮發性記憶胞、及配置於第2區域之第2活性區域之MISFET，且 上述非揮發性記憶胞包含： 第1閘極電極部，其配置於上述半導體基板之上方； 第2閘極電極部，其以與上述第1閘極電極部相鄰之方式配置於上述半導體基板之上方； 第1絕緣膜，其形成於上述第1閘極電極部與上述半導體基板之間；及 第2絕緣膜，其形成於上述第2閘極電極部與上述半導體基板之間及上述第1閘極電極部與上述第2閘極電極部之間，且於其內部具有電荷儲存部； 上述MISFET包含： 第3閘極電極部，其配置於上述半導體基板之上方，且包含金屬膜或金屬化合物膜； 第3絕緣膜，其形成於上述第1閘極電極部與上述半導體基板之間，且包含高介電常數膜；及 源極、汲極區域，其形成於上述第3閘極電極部之兩側之上述半導體基板中；且 上述第1區域中包圍上述第1活性區域之第1元件分離區域之表面低於上述第2區域中包圍上述第2活性區域之第2元件分離區域之表面。
  2. 如請求項1之半導體裝置，其中 上述第1區域中包圍上述第1活性區域之第1元件分離區域之表面低於第1閘極電極部之下方之上述半導體基板之表面，且其差為第1高低差。
  3. 如請求項2之半導體裝置，其中 上述第2區域中包圍上述第2活性區域之第2元件分離區域之表面低於第3閘極電極部之下方之上述半導體基板之表面，且其差為第2高低差。
  4. 如請求項3之半導體裝置，其中 上述第1高低差大於上述第2高低差。
  5. 如請求項2之半導體裝置，其中 上述第1高低差為10 nm以上且20 nm以下。
  6. 如請求項3之半導體裝置，其中 上述第2高低差未達10 nm。
  7. 如請求項1之半導體裝置，其中 上述第1區域係配置有複數個矩形狀之上述第1活性區域， 上述第1元件分離區域之表面之高度為上述第1活性區域間之上述第1元件分離區域之高度。
  8. 如請求項1之半導體裝置，其中 上述第2區域配置有複數個矩形狀之上述第2活性區域， 上述第1元件分離區域之表面之高度為上述第2活性區域間之上述第2元件分離區域之高度。
  9. 一種半導體裝置之製造方法，其包括如下步驟： (a)形成區劃出半導體基板之第1區域之第1活性區域之第1元件分離溝槽、及區劃出上述半導體基板之第2區域之第2活性區域之第2元件分離溝槽，藉由在上述第1元件分離溝槽之內部嵌入第1絕緣膜而形成第1元件分離區域，藉由在上述第2元件分離溝槽之內部嵌入上述第1絕緣膜而形成第2元件分離區域； (b)使上述第1元件分離區域之表面後退； (c)於上述第1活性區域上，形成第1閘極電極部及第2閘極電極部； (d)於上述第2活性區域上，形成第3閘極電極部之置換用之虛設電極部； (e)於上述第1閘極電極部、第2閘極電極部及虛設電極部上，形成第2絕緣膜； (f)對上述第2絕緣膜進行蝕刻直至上述虛設電極部露出為止；及 (g)將露出之上述虛設電極部去除，而形成上述第3閘極電極部。
  10. 如請求項9之半導體裝置之製造方法，其中 上述第3閘極電極部包含金屬膜或金屬化合物膜。
  11. 如請求項10之半導體裝置之製造方法，其中 於上述(e)步驟之上述虛設電極部之下方，形成有包含高介電常數膜之第3絕緣膜。
  12. 如請求項10之半導體裝置之製造方法，其中 上述(g)步驟係將露出之上述虛設電極部去除，形成包含高介電常數膜之第3絕緣膜，之後，形成上述第3閘極電極部之步驟。
  13. 如請求項10之半導體裝置之製造方法，其中 上述(b)步驟係以第1遮罩膜作為遮罩而使上述第1元件分離區域之表面後退之步驟， 於上述(b)步驟之前或之後，包括以上述第1遮罩膜作為遮罩而將雜質注入至上述第1區域之步驟。
  14. 如請求項10之半導體裝置之製造方法，其中 上述(g)步驟係藉由將露出之上述虛設電極部去除而形成溝槽，並使包含上述金屬膜或上述金屬化合物膜之膜沈積於上述溝槽上之後，對包含上述金屬膜或上述金屬化合物膜之膜之上部進行研磨，藉此形成上述第3閘極電極部之步驟。
  15. 如請求項10之半導體裝置之製造方法，其中 於上述(b)步驟中，包圍上述第1活性區域之第1元件分離區域之表面低於包圍上述第2活性區域之第2元件分離區域之表面。
  16. 如請求項15之半導體裝置之製造方法，其中 於上述(b)步驟中， 包圍上述第1活性區域之第1元件分離區域之表面低於上述半導體基板之表面，且其差為第1高低差， 包圍上述第2活性區域之第2元件分離區域之表面低於上述半導體基板之表面，且其差為第2高低差， 上述第1高低差大於上述第2高低差。
  17. 如請求項16之半導體裝置之製造方法，其中 上述第1高低差為10 nm以上且20 nm以下。
  18. 如請求項16之半導體裝置之製造方法，其中 上述第2高低差未達10 nm。
  19. 一種半導體裝置之製造方法，其包括如下步驟： (a)形成區劃出半導體基板之第1區域之第1活性區域之第1元件分離溝槽、及區劃出上述半導體基板之第2區域之第2活性區域之第2元件分離溝槽，藉由在上述第1元件分離溝槽之內部嵌入第1絕緣膜而形成第1元件分離區域，藉由在上述第2元件分離溝槽之內部嵌入上述第1絕緣膜而形成第2元件分離區域； (b)使上述第1元件分離區域之表面後退； (c)於上述第1活性區域上，形成第1閘極電極部及第2閘極電極部； (d)於上述第2活性區域上，形成第3閘極電極部之置換用之虛設電極部，且上述置換用之虛設電極部係由與上述第1閘極電極部同層之膜構成； (e)於上述第1閘極電極部、第2閘極電極部及虛設電極部上，形成第2絕緣膜； (f)對上述第2絕緣膜進行蝕刻直至上述虛設電極部露出為止；及 (g)將露出之上述虛設電極部去除，而形成第3閘極電極部。
  20. 如請求項19之半導體裝置之製造方法，其中 上述第3閘極電極部包含金屬膜或金屬化合物膜。
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