KR20180035129A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

[과제] 불휘발성 메모리 셀과 MISFET을 가진 반도체 장치의 특성을 향상시킨다.
[해결수단] 반도체 기판(1)의 메모리 셀 영역(1A)의 p형 웰(활성 영역)(PW1)에 배치된 불휘발성 메모리 셀과, 주변 회로 영역(2A)의 p형 웰(PW2)(활성 영역) 또는 n형 웰(활성 영역)에 배치된 MISFET을 가진 반도체 장치를 다음과 같이 구성한다. p형 웰(PW1)을 둘러싸는 소자 분리 영역(STI1)의 표면을, p형 웰(PW2) 또는 n형 웰을 둘러싸는 소자 분리 영역(STI2)의 표면보다 낮춘다(H1<H2). 이와 같이, 소자 분리 영역(STI1)의 표면을 후퇴시켜 낮춤으로써, 제어 트랜지스터와 메모리 트랜지스터의 양쪽의 실효 채널 폭을 크게 할 수 있다. 또한, 소자 분리 영역(STI2)의 표면은 후퇴시키지 않기 때문에, 주변 회로 영역(2A)에 형성되는 게이트 전극(GE)의 치환용의 더미 게이트 전극상에, 바라지 않는 막이 남는 것을 방지할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 불휘발성 메모리 셀과 MISFET을 가지는 반도체 장치 및 그 제조 방법에 적합하게 이용할 수 있는 것이다.
메모리 영역에 형성된 불휘발성 메모리 셀과, 주변 회로 영역(2A)에 형성된 MISFET(Metal Insulator Semiconductor Field Effect Transistor)을 가지는 반도체 장치가 널리 사용되고 있다.
예를 들면, 불휘발성 메모리로서, MONOS(Metal Oxide Nitiride Oxide Semiconductor)막을 사용한 스플릿 게이트형 셀로 이루어지는 메모리 셀이 형성되는 경우가 있다. 또한, 고유전율막(高誘電率膜), 이른바 High-k막을 게이트 절연막으로 해서 사용한 MISFET이 형성되는 경우가 있다.
일본 특개2014-154789호 공보(특허문헌 1)에는, 반도체 장치의 제조 방법에 있어서, 메모리 셀 영역(1A)에 메모리 셀용의 제어 게이트 전극 및 메모리 게이트 전극을 형성한 후, 주변 회로 영역(2A)에 MISFET용의 게이트 전극을 형성하는 기술이 개시되어 있다.
일본 특개2014-154790호 공보(특허문헌 2)에는, 반도체 장치의 제조 방법에 있어서, 메모리 셀 영역(1A)에 메모리 셀용의 제어 게이트 전극 및 메모리 게이트 전극을 형성하고, 주변 회로 영역(2A)에 MISFET용의 더미 게이트 전극을 형성한 후, 더미 게이트 전극을 제거하여, MISFET용의 게이트 전극으로 치환하는 기술이 개시되어 있다.
일본 특개2006-41354호 공보(특허문헌 3)에는, 스플릿 게이트 구조의 불휘발성 반도체 장치에 있어서, 메모리 게이트가 볼록형 기판상에 형성되고, 그 측면을 채널로 해서 이용하는 기술이 개시되어 있다.
[특허문헌 1] 일본 특개2014-154789호 공보 [특허문헌 2] 일본 특개2014-154790호 공보 [특허문헌 3] 일본 특개2006-41354호 공보
본 발명자는, 불휘발성 메모리 셀 및 MISFET을 가지는 반도체 장치의 연구 개발에 종사하고 있으며, 그 특성 향상에 대해서, 예의 검토하고 있다. 그 과정에서, 불휘발성 메모리 셀 및 MISFET을 갖는 반도체 장치나 그 제조 방법에 대해서 한층 더 개선의 여지가 있는 것이 판명되었다.
특히, MONOS막을 이용한 스플릿 게이트형 셀로 이루어지는 메모리 셀과, High-k막을 게이트 절연막으로 해서 이용한 MISTET을, 동일한 반도체 기판상에 형성하는 경우, 각각의 소자의 특성을 향상시키는 것이 요구된다. 또한, 특성이 좋은 소자를 효율적으로 제조하는 제조 프로세스의 구축이 요구된다.
그 밖의 과제와 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
본원에서 개시되는 대표적인 실시 형태에 나타나는 구성의 개요를 간단하게 설명하면, 다음과 같다.
본원에서 개시되는 대표적인 실시 형태에 나타나는 반도체 장치는, 반도체 기판의 제1 영역의 제1 활성 영역에 배치된 불휘발성 메모리 셀과, 제2 영역의 제2 활성 영역에 배치된 MISFET을 가지는 반도체 장치로서, 상기 제1 영역에서, 상기 제1 활성 영역을 둘러싸는 제1 소자 분리 영역의 표면은, 상기 제2 영역에서, 상기 제2 활성 영역을 둘러싸는 제2 소자 분리 영역의 표면보다 낮다.
본원에서 개시되는 대표적인 실시 형태에 나타나는 반도체 장치의 제조 방법은, 반도체 기판의 제1 영역의 제1 활성 영역에 배치된 불휘발성 메모리 셀과, 제2 영역의 제2 활성 영역에 배치된 MISFET을 가지는 반도체 장치의 제조 방법으로서, 상기 제1 활성 영역을 둘러싸는 제1 소자 분리 영역의 표면을 후퇴시키는 공정을 가진다.
본원에서 개시되는 대표적인 실시 형태에 나타나는 반도체 장치에 의하면, 그 특성을 향상시킬 수 있다.
본원에서 개시되는 대표적인 실시 형태에 나타나는 반도체 장치의 제조 방법에 의하면, 특성이 양호한 반도체 장치를 제조할 수 있다.
[도 1] 실시 형태 1의 반도체 장치의 구성을 나타내는 단면도이다.
[도 2] 실시 형태 1의 반도체 장치의 구성을 나타내는 단면도이다.
[도 3] 실시 형태 1의 반도체 장치의 구성을 나타내는 평면도이다.
[도 4] 실시 형태 1의 반도체 장치의 구성을 나타내는 평면도이다.
[도 5] 실시 형태 1의 반도체 장치의 레이아웃 구성예를 나타내는 평면도이다.
[도 6] 실시 형태 1의 반도체 장치의 메모리 어레이를 나타내는 회로도이다.
[도 7] 비교예 1의 반도체 장치의 구성을 나타내는 단면도이다.
[도 8] 비교예 2의 반도체 장치의 구성을 나타내는 단면도이다.
[도 9] 비교예 2의 반도체 장치의 구성을 나타내는 단면도이다.
[도 10] 비교예 2의 반도체 장치의 제조 공정을 나타내는 단면도이다.
[도 11] 비교예 2의 반도체 장치의 제조 공정을 나타내는 단면도이다.
[도 12] 비교예 2의 반도체 장치의 제조 공정을 나타내는 단면도이다.
[도 13] 비교예 2의 반도체 장치의 제조 공정을 나타내는 단면도이다.
[도 14] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 15] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 16] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 17] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 18] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 19] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 20] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 21] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 22] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 23] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 24] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 25] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 26] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 27] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 28] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 29] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 30] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 31] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 32] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 33] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 34] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 35] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 36] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 37] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 38] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 39] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 40] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 41] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 42] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 43] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 44] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 45] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 46] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 47] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 48] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 49] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 50] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 51] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 52] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 53] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 54] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 55] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 56] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 57] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 58] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 59] 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 60] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 61] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 62] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 63] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 64] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 65] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 66] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 67] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 68] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 69] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 70] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 71] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 72] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 73] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 74] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 75] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 76] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 77] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 78] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 79] 실시 형태 2의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
[도 80] 실시 형태 3의 응용예 1을 설명하기 위한 도면이다.
[도 81] 실시 형태 3의 응용예 1을 설명하기 위한 도면이다.
[도 82] 실시 형태 3의 응용예 1을 설명하기 위한 도면이다.
[도 83] 실시 형태 3의 응용예 1을 설명하기 위한 도면이다.
[도 84] 실시 형태 3의 응용예 2를 설명하기 위한 도면이다.
이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것이 아니라, 한쪽은 다른쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수로 한정되는 것이 아니라, 특정의 수 이상이어도 이하여도 된다.
또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함한다)는, 특별히 명시한 경우 및 원리적으로 명확하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수인 것은 아니다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때는, 특별히 명시한 경우 및 원리적으로 명확하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 범위 등을 포함한다)에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 근거하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 가지는 부재에는 동일 또는 관련하는 부호를 붙여, 그 반복 설명은 생략한다. 또한, 복수의 유사한 부재(부위)가 존재하는 경우에는, 총칭의 부호에 기호를 추가하여 개별 또는 특정 부위를 나타내는 경우가 있다. 또한, 이하의 실시 형태에서는, 특히 필요한 때 이외는 동일 또는 마찬가지인 부분의 설명을 원칙으로 하여 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에서는, 단면도라도 도면을 알기 쉽게 하기 위해서 해칭을 생략하는 경우도 있다. 또한, 평면도라도 도면을 알기 쉽게 하기 위해서 해칭을 부여하는 경우도 있다.
또한, 단면도 및 평면도에서, 각 부위의 크기는 실제 디바이스와 대응하는 것이 아니라, 도면을 알기 쉽게 하기 위해, 특정 부위를 상대적으로 크게 표시하는 경우가 있다. 또한, 단면도와 평면도가 대응하는 경우에 있어서도, 도면을 알기 쉽게 하기 위해, 특정 부위를 상대적으로 크게 표시하는 경우가 있다.
(실시 형태 1)
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치(반도체 기억 장치)의 구조에 대해서 설명한다.
[구조 설명]
도 1 및 도 2는, 본 실시 형태의 반도체 장치의 구성을 나타내는 단면도이다. 도 3 및 도 4는, 본 실시 형태의 반도체 장치의 구성을 나타내는 평면도이다. 도 5는, 본 실시 형태의 반도체 장치의 레이아웃 구성예를 나타내는 평면도이다. 도 6은, 본 실시 형태의 반도체 장치의 메모리 어레이를 나타내는 회로도이다.
도 1에 나타내는 바와 같이, 본 실시 형태의 반도체 장치는, 반도체 기판(1)의 일부의 영역으로서, 메모리 셀 영역(1A)과, 주변 회로 영역(2A)을 가지고 있다. 반도체 기판(1)은, 예를 들면 1∼10Ωcm 정도의 비저항을 갖는 p형의 단결정 실리콘 등으로 이루어지는 반도체 웨이퍼이다. 메모리 셀 영역(1A)에는, 불휘발성 메모리로서의 메모리 셀(불휘발성 메모리 셀, 불휘발성 기억 소자, 불휘발성 반도체 기억 장치, EEPROM, 플래시 메모리라고도 한다)이 형성되어 있다. 주변 회로 영역(2A)에는, 저전압의 MISFET, 바꿔 말하면 저 내압(耐壓)의 MISFET이 형성되어 있다.
또한, 도 1에서는, 저 내압의 MISFET밖에 기재하고 있지 않지만, 주변 회로 영역(2A) 중에, 고압계 MISFET 영역과, 저전압 MISFET 영역을 마련해도 된다(도 5 참조). 고전압 MISFET 영역에는, 고 내압의 MISFET이 형성되며, 저전압 MISFET 영역에는, 저 내압의 MISFET이 형성된다.
메모리 셀 영역(1A)과 주변 회로 영역(2A) 중의 저전압 MISFET 영역은, 서로 이웃해 있어도 되고, 서로 이웃해 있지 않아도 된다. 또한, 메모리 셀 영역(1A)과 주변 회로 영역(2A) 중의 고전압 MISFET 영역은, 서로 이웃해 있어도 되고, 서로 이웃해 있지 않아도 된다. 또한, 고전압 MISFET 영역과 저전압 MISFET 영역은, 서로 이웃해 있어도 되고, 서로 이웃해 있지 않아도 된다(도 5 참조). 여기서는, 이해를 간단히 하기 위해, 도 1의 단면도에서는, 메모리 셀 영역(1A) 옆에 주변 회로 영역(2A)을 도시하고 있다.
여기서, 주변 회로란, 불휘발성 메모리 이외의 회로이며, 예를 들면 CPU(Central Processing Unit) 등의 프로세서, 제어 회로, 센스 앰프, 컬럼 디코더, 로우 디코더, 입출력 회로 등이다. 주변 회로 영역(2A)에 형성되는 MISFET은, 주변 회로용의 MISFET이다.
또한, 도 1에서는, 저 내압의 MISFET밖에 기재하고 있지 않지만, 고 내압의 MISFET 구성은, 저 내압의 MISFET과 유사하기 때문에, 간단히, MISFET로서, 이후의 설명을 행한다. 저전압 MISFET 영역에는, 저 내압의 MISFET이 형성된다. 고 내압의 MISFET 구성은, 저 내압의 MISFET과 이하의 점에서 다른 점이 있다. 예를 들면, 저 내압의 MISFET은, 고 내압의 MISFET보다 게이트 길이가 작다(예를 들면, 30∼50㎚ 정도). 이러한, 비교적 게이트 길이가 짧은 MISFET은, 예를 들면, 메모리 셀(MC)을 구동하기 위한 회로(코어 회로) 등에 이용된다. 한편, 고 내압의 MISFET은, 저 내압의 MISFET보다 게이트 길이가 크다. 이러한, 비교적 게이트 길이가 큰 MISFET은, 예를 들면, 입출력 회로 등에 이용된다.
<메모리 셀의 구성>
메모리 셀 영역(1A)에서, 반도체 장치는, 활성 영역을 가진다. 활성 영역은, 소자 분리 영역(STI1)에 의해 둘러싸여 있다. 활성 영역에는, p형 웰(PW1)이 형성되어 있다. p형 웰은, p형의 도전형을 가진다.
메모리 셀 영역(1A)의 p형 웰(PW1)에는, 메모리 트랜지스터 및 제어 트랜지스터로 이루어지는 메모리 셀이 형성되어 있다. 메모리 셀 영역(1A)에는, 실제로는 복수의 메모리 셀이 어레이 상태로 형성되어 있으며(도 3 참조), 도 1의 왼쪽 도면에는, 그 중 1개의 메모리 셀의 단면(斷面)이 나타나 있다. 도 1의 왼쪽 도면은, 예를 들면, 도 3의 A-A부에 대응한다.
메모리 셀은, 스플릿 게이트형의 메모리 셀이다. 즉, 도 1에 나타내는 바와 같이, 메모리 셀은, 제어 게이트 전극(제어 게이트 전극부)(CG)을 갖는 제어 트랜지스터와, 제어 트랜지스터에 접속되며, 메모리 게이트 전극(메모리 게이트 전극부)(MG)을 갖는 메모리 트랜지스터를 가진다.
메모리 셀은, n형의 반도체 영역(MS)(소스측)과, n형의 반도체 영역(MD)(드레인측)과, 제어 게이트 전극(CG)과, 메모리 게이트 전극(MG)을 가진다. n형 반도체 영역(MS)과, n형 반도체 영역(MD)은, p형의 도전형과는 반대의 도전형인 n형의 도전형을 가진다. 또한, 메모리 셀은, 제어 게이트 전극(CG)과 p형 웰(PW1) 사이에 형성된 CG 게이트 절연막(GIm)과, 메모리 게이트 전극(MG)과 p형 웰(PW1) 사이, 및, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG) 사이에 형성된 트랩 절연막(ONO)을 가진다. 즉, CG 게이트 절연막(GIm)과, 제어 게이트 전극(CG)과, 트랩 절연막(ONO)과, 메모리 게이트 전극(MG)에 의해, 메모리 셀이 형성되어 있다.
제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)은, 그것들이 서로 대향하는 측면, 즉 측벽 사이에 트랩 절연막(ONO)을 개재한 상태로, 반도체 기판(1)의 주면(主面)을 따라서 연재(延在)하며, 나란히 배치되어 있다. 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 연재 방향은, 도 1의 지면(紙面)에 수직인 방향이다(도 3 참조). 제어 게이트 전극(CG)은, 반도체 영역(MD)과 반도체 영역(MS) 사이에 위치하는 부분의 p형 웰(PW1)상에, CG 게이트 절연막(GIm)을 통해 형성되어 있다. 또한, 메모리 게이트 전극(MG)은, 반도체 영역(MD)과 반도체 영역(MS) 사이에 위치하는 부분의 p형 웰(PW1)상에, 트랩 절연막(ONO)을 통해 형성되어 있다. 또한, 반도체 영역(MS)측에 메모리 게이트 전극(MG)이 배치되고, 반도체 영역(MD)측에 제어 게이트 전극(CG)이 배치되어 있다. 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)은, 메모리 셀, 즉 불휘발성 메모리를 형성하는 게이트 전극이다.
제어 게이트 전극(CG)과 메모리 게이트 전극(MG)은, 사이에 트랩 절연막(ONO)을 개재하여 서로 이웃해 있고, 메모리 게이트 전극(MG)은, 제어 게이트 전극(CG)의 측면상, 즉 측벽상에, 트랩 절연막(ONO)을 통해 사이드월 스페이서 상태로 형성되어 있다. 또한, 트랩 절연막(ONO)은, 메모리 게이트 전극(MG)과 p형 웰(PW1) 사이의 영역과, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG) 사이의 영역인, 양 영역에 걸쳐 연재해 있다.
제어 게이트 전극(CG)과 p형 웰(PW1) 사이에 형성된 CG 게이트 절연막(GIm)은, 제어 트랜지스터의 게이트 절연막으로서 기능한다. 또한, 메모리 게이트 전극(MG)과 p형 웰(PW1) 사이에 형성된 트랩 절연막(ONO)은, 메모리 트랜지스터의 게이트 절연막으로서 기능한다.
CG 게이트 절연막(GIm)은, 반도체 기판(1)상에 형성된 절연막을 포함한다. 절연막은, 산화실리콘막, 질화실리콘막 또는 산질화실리콘막, 혹은 질화실리콘막보다 높은 비유전율을 갖는 고유전율막, 이른바 High-k막으로 이루어진다. 또한, 본원 명세서에서는, High-k막 혹은 고유전율막이란, 질화실리콘의 비유전율(예를 들면 7.0∼8.0 정도)보다 높은 비유전율, 예를 들면 8.0보다 높은 비유전율을 갖는 막을 의미한다. 한편, 본원 명세서에서는, 질화실리콘의 비유전율 이하의 비유전율, 예를 들면 8.0 이하의 비유전율을 갖는 막을, 저유전율막으로 칭하는 경우가 있다. 고유전율막의 재료로서, 예를 들면, 산화하프늄(HfO2), 산화지르코늄(ZrO2), 산화알루미늄(Al2O3), 산화탄탈(Ta2O5) 혹은 산화란탄(La2O3) 등의 금속산화물을 사용할 수 있다.
트랩 절연막(ONO)은, 산화실리콘막(18a)과, 산화실리콘막상의 전하 축적부로서의 질화실리콘막(18b)과, 질화실리콘막상의 산화실리콘막(18c)을 포함한다. 이러한 적층막을, ONO(Oxide Nitride Oxide)막으로 일컫는 경우가 있다. 또한, 메모리 게이트 전극(MG)과 p형 웰(PW1) 사이의 트랩 절연막(ONO)은, 상술한 바와 같이, 메모리 트랜지스터의 게이트 절연막으로서 기능한다. 한편, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG) 사이의 트랩 절연막(ONO)은, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG) 사이를 절연, 즉 전기적으로 분리하기 위한 절연막으로서 기능한다.
트랩 절연막(ONO) 중, 질화실리콘막(18b)은, 전하를 축적하기 위한 절연막이며, 전하 축적부로서 기능한다. 즉, 질화실리콘막(18b)은, 트랩 절연막(ONO) 중에 형성된, 트랩 준위를 갖는 트랩성 절연막이다. 이 때문에, 트랩 절연막(ONO)은, 그 내부에 전하 축적부를 갖는 절연막으로 볼 수 있다.
또한, 트랩 준위를 갖는 트랩성 절연막으로서, 질화실리콘막(18b)에 대신하여, 예를 들면 산화알루미늄(알루미나)막, 산화하프늄막 또는 산화탄탈막 등, 질화실리콘막보다 높은 유전율을 갖는 고유전율막을 사용할 수도 있다.
질화실리콘막(18b)의 상하에 위치하는 산화실리콘막(18a) 및 산화실리콘막(18c)은, 전하를 가두는 전하 블록층으로서 기능할 수 있다. 질화실리콘막(18b)을 산화실리콘막(18a) 및 산화실리콘막(18c) 사이에 끼운 구조로 함으로써, 질화실리콘막(18b)으로의 전하의 축적이 가능하게 된다.
제어 게이트 전극(CG)은, CG 게이트 절연막(GIm)상에 형성된 도전막을 포함한다. 도전막으로서, 실리콘을 포함하는 도전막을 이용할 수 있으며, 예를 들면 n형의 불순물이 도입된 다결정 실리콘막을 포함하는 n형 폴리실리콘막 등을 이용할 수 있다.
메모리 게이트 전극(MG)은, 실리콘을 포함하는 도전막을 이용할 수 있으며, 예를 들면 n형의 불순물이 도입된 다결정 실리콘을 포함하는 n형 폴리실리콘막 등을 이용할 수 있다. 메모리 게이트 전극(MG)은, 반도체 기판(1)상에 제어 게이트 전극(CG)을 덮도록 형성된 도전막을 이방성 에칭, 즉 에치 백하고, 제어 게이트 전극(CG)의 측벽상에 트랩 절연막(ONO)을 통해 실리콘을 포함하는 도전막을 남기는 것에 의해 형성되어 있다. 이 때문에, 메모리 게이트 전극(MG)은, 그 메모리 게이트 전극(MG)과 인접하는 제어 게이트 전극(CG)의 측벽상에, 트랩 절연막(ONO)을 통해 사이드월 스페이서 상태로 형성되어 있다.
반도체 영역(MS)은, 소스 영역 혹은 드레인 영역의 한쪽으로서 기능하는 반도체 영역이며, 반도체 영역(MD)은, 소스 영역 혹은 드레인 영역의 다른쪽으로서 기능하는 반도체 영역이다. 여기서는, 반도체 영역(MS)은, 예를 들면 소스 영역으로서 기능하는 반도체 영역이고, 반도체 영역(MD)은, 예를 들면 드레인 영역으로서 기능하는 반도체 영역이다. 반도체 영역(MS) 및 반도체 영역(MD)의 각각은, n형 불순물이 도입된 반도체 영역으로 이루어지며, 각각 LDD(Lightly Doped Drain) 구조를 구비하고 있다.
소스용의 반도체 영역(MS)은, n-형 반도체 영역(21a)과, n-형 반도체 영역(21a)보다 높은 불순물 농도를 갖는 n+형 반도체 영역(22a)을 가진다. 또한, 드레인용의 반도체 영역(MD)은, n-형 반도체 영역(21b)과, n-형 반도체 영역(21b)보다 높은 불순물 농도를 갖는 n+형 반도체 영역(22b)을 가진다. n+형 반도체 영역(22a)은, n-형 반도체 영역(21a)보다 접합 깊이가 깊고, 또, 불순물 농도가 높으며, 또한, n+형 반도체 영역(22b)은, n-형 반도체 영역(21b)보다 접합 깊이가 깊고, 또, 불순물 농도가 높다. 또한, 도시는 생략하지만, 짧은 채널 효과를 억제하기 위해, n-형 반도체 영역(21a, 21b)을 둘러싸도록, p형의 포켓 영역 혹은 할로(halo) 영역을 형성해도 된다.
메모리 게이트 전극(MG) 및 제어 게이트 전극(CG)이 서로 인접해 있지 않은 쪽의 측벽상에는, 산화실리콘막, 질화실리콘막 혹은 그것들의 적층막 등의 절연막으로 이루어지는 사이드월 스페이서(SW)가 형성되어 있다. 즉, 트랩 절연막(ONO)을 통해 제어 게이트 전극(CG)에 인접하는 측과는 반대측의 메모리 게이트 전극(MG)의 측벽상, 즉 측면상과, 트랩 절연막(ONO)을 통해 메모리 게이트 전극(MG)에 인접하는 측과는 반대측의 제어 게이트 전극(CG)의 측벽상, 즉 측면상에, 사이드월 스페이서(SW)가 형성되어 있다.
또한, 메모리 게이트 전극(MG)과 사이드월 스페이서(SW) 사이, 제어 게이트 전극(CG)과 사이드월 스페이서(SW) 사이에는, 도시하지 않은 측벽 절연막이 개재해 있어도 된다.
소스측의 n-형 반도체 영역(21a)은, 메모리 게이트 전극(MG)의 측면에 대해서 자기 정합적(self-aligned)으로 형성되며, 소스측의 n+형 반도체 영역(22a)은, 사이드월 스페이서(SW)의 측면에 대해 자기 정합적으로 형성되어 있다. 이 때문에, 저농도의 소스측의 n-형 반도체 영역(21a)은, 메모리 게이트 전극(MG)의 측벽상의 사이드월 스페이서(SW)의 아래에 형성되며, 고농도의 소스측의 n+형 반도체 영역(22a)은, 저농도의 소스측의 n-형 반도체 영역(21a)의 외측에 형성되어 있다. 따라서, 저농도의 소스측의 n-형 반도체 영역(21a)은, 메모리 트랜지스터의 채널 영역으로서의 p형 웰(PW1)에 인접하도록 형성되어 있다. 또한, 고농도의 소스측의 n+형 반도체 영역(22a)은, 저농도의 소스측의 n-형 반도체 영역(21a)에 접하고, 메모리 트랜지스터의 채널 영역으로서의 p형 웰(PW1)로부터 소스측의 n-형 반도체 영역(21a)만큼만 이간(離間)하도록 형성되어 있다.
드레인측의 n-형 반도체 영역(21b)은, 제어 게이트 전극(CG)의 측면에 대해서 자기 정합적으로 형성되고, 드레인측의 n+형 반도체 영역(22b)은, 사이드월 스페이서(SW)의 측면에 대해서 자기 정합적으로 형성되어 있다. 이 때문에, 저농도의 드레인측의 n-형 반도체 영역(21b)은, 제어 게이트 전극(CG)의 측벽상의 사이드월 스페이서(SW)의 아래에 형성되고, 고농도의 드레인측의 n+형 반도체 영역(22b)은, 저농도의 드레인측의 n-형 반도체 영역(21b)의 외측에 형성되어 있다. 따라서, 저농도의 드레인측의 n-형 반도체 영역(21b)은, 제어 트랜지스터의 채널 영역으로서의 p형 웰(PW1)에 인접하도록 형성되어 있다. 또한, 고농도의 드레인측의 n+형 반도체 영역(22b)은, 저농도의 드레인측의 n-형 반도체 영역(21b)에 접하고, 제어 트랜지스터의 채널 영역으로서의 p형 웰(PW1)로부터 드레인측의 n-형 반도체 영역(21b)만큼만 이간하도록 형성되어 있다.
메모리 게이트 전극(MG) 아래의 트랩 절연막(ONO)의 아래에는, 메모리 트랜지스터의 채널 영역이 형성되고, 제어 게이트 전극(CG) 아래의 CG 게이트 절연막(GIm)의 아래에는, 제어 트랜지스터의 채널 영역이 형성되어 있다.
n+형 반도체 영역(22a, 22b)상의 상면에는, 살리사이드(Salicide:Self Aligned Silicide) 기술 등에 의해, 금속 실리사이드층(SIL)이 형성되어 있다. 금속 실리사이드층(SIL)은, 예를 들면 코발트 실리사이드층, 니켈 실리사이드층, 또는, 플래티넘 첨가 니켈 실리사이드층 등으로 이루어진다. 금속 실리사이드층(SIL)에 의해, n+형 반도체 영역(22a) 또는 n+형 반도체 영역(22b)의 콘택트 저항을 저 저항화할 수 있다.
제어 게이트 전극(CG)상, 또는, 메모리 게이트 전극(MG)의 상면에는, 살리사이드 기술 등에 의해, 금속 실리사이드층(SIL)이 형성되어 있다. 이 금속 실리사이드층(SIL)은, n+형 반도체 영역(22a, 22b)상의 금속 실리사이드층(SIL)과 마찬가지로, 예를 들면 코발트 실리사이드층, 니켈 실리사이드층, 또는, 플래티넘 첨가 니켈 실리사이드층 등으로 이루어진다. 금속 실리사이드층(SIL)에 의해, 제어 게이트 전극(CG) 또는 메모리 게이트 전극(MG)의 콘택트 저항을 저 저항화할 수 있다.
또한, 도시는 생략하지만, 상술한 바와 같이, 메모리 셀은, 포켓 영역 또는 할로 영역을 가져도 된다. 포켓 영역 또는 할로 영역의 도전형은, n-형 반도체 영역(21a, 21b)과는 반대의 도전형이고, 또 p형 웰(PW1)과는 같은 도전형이다. 포켓 영역 또는 할로 영역은, 짧은 채널 특성(펀치 스루) 억제 때문에 형성된다. 포켓 영역 또는 할로 영역은, n-형 반도체 영역(21a, 21b)을 둘러싸도록 형성되며, 포켓 영역 또는 할로 영역에 있어서의 p형 불순물 농도는, p형 웰(PW1)에 있어서의 p형 불순물 농도보다 높다.
<MISFET 구성>
다음으로, 주변 회로 영역(2A)에 형성된 MISFET에 대해서, 저 내압의 MISFET을 예로, 그 구성을 구체적으로 설명한다.
주변 회로 영역(2A)의 저전압 MISFET 영역에서, 반도체 장치는, 활성 영역을 가진다. 활성 영역은, 소자 분리 영역(STI2)에 의해 둘러싸여 있다. 활성 영역에는, p형 웰(PW2)이 형성되어 있다. 즉, 활성 영역은, p형 웰(PW2)이 형성된 영역이다. p형 웰(PW2)은, p형의 도전형을 가진다. 또한, n형 웰(NW2)이 형성되어 있어도 된다. n형 웰(NW2)은, n형의 도전형을 가지며, p형 채널의 MISFET이 형성된다(도 4의 오른쪽 도면 참조). 이하는, n형 채널의 MISFET의 구성예를 설명한다.
도 1의 오른쪽 도면에 나타내는 바와 같이, 주변 회로 영역(2A)의 저전압 MISFET 영역의 p형 웰(PW2)에는, 저 내력의 MISFET이 형성되어 있다. 저전압 MISFET 영역에는, 실제로는 복수의 MISFET이 형성되어 있으며, 도 1의 오른쪽 도면에는, 그 중 1개의 MISFET의 게이트 폭 방향에 수직인 단면이 나타나 있다.
도 1에 나타내는 바와 같이, 저전압의 MISFET은, n-형 반도체 영역(21c) 및 n+형 반도체 영역(22c)으로 이루어지는 반도체 영역(SD)과, p형 웰(PW2)상에 형성된 게이트 절연막(GI)과, 게이트 절연막(GI)상에 형성된 금속막(BM) 및 게이트 전극(게이트 전극부)(GE)을 가진다. 즉, 게이트 절연막(GI)과, 게이트 전극(GE)에 의해, 저전압의 MISFET이 형성되어 있다. 게이트 전극(GE)이라고 말하는 경우에 있어서, 금속막(BM)을 포함하는 경우가 있다. 또한, 금속막(BM)은, 금속 화합물막이어도 된다. n-형 반도체 영역(21c) 및 n+형 반도체 영역(22c)은, 반도체 기판(1)의 p형 웰(PW2)의 상층부에 형성되어 있다. n-형 반도체 영역(21c) 및 n+형 반도체 영역(22c)은, p형의 도전형과는 반대의 도전형인 n형의 도전형을 가진다.
게이트 절연막(GI)은, MISFET의 게이트 절연막으로서 기능한다. 게이트 절연막(GI)은, 저전압 MISFET 영역에서, 반도체 기판(1)상, 즉 p형 웰(PW2)상에 형성된 하층의 절연막(GIa)과, 그 절연막상에 형성된 상층의 절연막(GIb)을 포함한다. 하층의 절연막(GIa)은, 산화실리콘, 질화실리콘 또는 산질화실리콘을 포함한다. 즉, 하층 절연막(GIa)의 비유전율(比誘電率)은, 질화실리콘의 비유전율 이하이다.
한편, 게이트 절연막(GI)에 포함되는 상층의 절연막(GIb)은, 질화실리콘보다 높은 비유전율을 가진 고유전율 재료, 이른바 High-k재료를 포함하는 고유전율막으로 이루어진다. 즉, 상층 절연막의 비유전율은, 질화실리콘의 비유전율보다 높다. High-k재료로서, 예를 들면, 산화하프늄, 산화지르코늄, 산화알루미늄, 산화탄탈 또는 산화란탄 등의 금속 산화물을 이용할 수 있다.
게이트 전극(GE)(금속막(BM)을 포함한다)은, MISFET의 게이트 전극으로 기능한다. 게이트 전극(GE)은, 게이트 절연막(GI)에 접하는 금속막을 포함하기 때문에, 이른바 메탈 게이트이다.
금속막(BM)으로서, 질화티탄, 질화탄탈 혹은 질화텅스텐 등의 금속 질화물, 탄화티탄, 탄화탄탈 혹은 탄화텅스텐 등의 금속 탄화물, 질화탄화탄탈, 또는, 텅스텐, 등을 포함하는 금속막을 이용할 수 있다. 또한, 전기 전도성을 높이는 관점, 및, 반도체 장치의 제조 공정에서 도전막을 제거할 때의 에칭 스토퍼로서 기능하게 하는 관점에서, 더 적합하게는, 금속막으로서, 질화티탄으로 이루어지는 금속막을 이용할 수 있다. 또한, 금속막(BM)상의 도전막으로서, 알루미늄(Al)막 등의 금속막을 이용할 수 있다.
n-형 반도체 영역(21c) 및 n+형 반도체 영역(22c)으로 이루어지는 반도체 영역(SD)은, n형의 불순물이 도입된 소스용 및 드레인용 반도체 영역이며, 메모리 셀의 반도체 영역(MS 및 MD)과 마찬가지로, LDD 구조를 구비하고 있다. 즉, n+형 반도체 영역(22c)은, n-형 반도체 영역(21c)보다 접합 깊이가 깊고 또 불순물 농도가 높다.
게이트 전극(GE)의 측벽상에는, 산화실리콘막, 질화실리콘막 또는 그것들의 적층막 등의 절연막으로 이루어지는 사이드월 스페이서(SW)가 형성되어 있다.
n+형 반도체 영역(22c)상에는, 메모리 셀에 있어서의 n+형 반도체 영역(22a)상, 또는, n+형 반도체 영역(22b)상과 마찬가지로, 살리사이드 기술 등에 의해, 금속 실리사이드층(SIL)이 형성되어 있다. 금속 실리사이드층(SIL)에 의해, n+형 반도체 영역(22c)의 콘택트 저항을 저 저항화할 수 있다.
게이트 전극(GE)상에는, 살리사이드 기술 등에 의해, 금속 실리사이드층이 형성되어 있지 않다. 도전막으로서, 알루미늄막 등의 금속막을 이용하는 경우에는, 금속 실리사이드층에 의해, 게이트 전극의 콘택트 저항을 저 저항화할 필요가 없기 때문이다.
또한, 도시는 생략하지만, 저전압의 MISFET은, 포켓 영역 또는 할로 영역을 가져도 된다. 포켓 영역 또는 할로 영역의 도전형은, n-형 반도체 영역(21c)과는 반대의 도전형이고, 또 p형 웰(PW2)과는 같은 도전형이다. 할로 영역은, n-형 반도체 영역(21c)을 둘러싸도록 형성되고, 포켓 영역 또는 할로 영역에 있어서의 p형의 불순물 농도는, p형 웰(PW2)에 있어서의 p형의 불순물 농도보다 높다.
<소자의 상부 구성>
다음으로, 메모리 셀 영역(1A)에 형성된 메모리 셀상, 저전압 MISFET 영역에 형성된 저 내압의 MISFET상의 구성을 구체적으로 설명한다.
반도체 기판(1)상에는, 메모리 셀, 및 저 내압의 MISFET 사이를 매립하는 절연막(IL1a, IL1b)이 형성되어 있다. 절연막(IL1a, IL1b)은, 예를 들면, 질화실리콘막(IL1a)과 그 상부의 산화실리콘막(ILb) 등으로 이루어진다. 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 게이트 전극(GE), 사이드월 스페이서(SW) 및 절연막(IL1a, IL1b)의 각각의 상면은, 평탄화되어 있다.
제어 게이트 전극(CG), 메모리 게이트 전극(MG), 게이트 전극(GE), 사이드월 스페이서(SW) 및 절연막(IL1a, IL1b)의 각각의 위에는, 절연막(ILc)이 형성되어 있다. 절연막(ILc)은, 산화실리콘막의 단체막(單體膜), 혹은, 질화실리콘막과 산화실리콘막의 적층막 등으로 이루어진다. 절연막(ILc)의 상면은, 평탄화되어 있다. 또한, 저전압 MISFET 영역에서는, 게이트 전극(GE)과 절연막(IL1b) 사이에, 보호막(PRO3)이 형성되어 있다. 보호막(PRO3)은, 예를 들면, 질화실리콘막으로 이루어진다. 상기 절연막(IL1a, IL1b, IL1c)을 일괄하여 층간 절연막(IL1)이라고 칭한다. 이 층간 절연막(IL1)에, 보호막(PRO3)이 포함되어 있어도 된다.
층간 절연막(IL1)에는 콘택트 홀(C1)이 형성되어 있으며, 콘택트 홀(C1) 내에, 도전체부(導電體部)로서 도전성의 플러그(P1)가 매립되어 있다.
플러그(P1)는, 콘택트 홀(C1)의 저부, 및, 측벽상 즉 측면상에 형성된 얇은 배리어 도체막과, 이 배리어 도체막상에 콘택트 홀(C1)을 매립하도록 형성된 주도체막(主導體膜)에 의해 형성되어 있다. 도 1에서는, 도면의 간략화를 위해, 플러그(P1)를 구성하는 배리어 도체막 및 주도체막을 일체화하여 나타내고 있다. 또한, 플러그(P1)를 구성하는 배리어 도체막은, 예를 들면, 티탄(Ti)막, 질화티탄(TiN)막, 또는 그것들의 적층막으로 할 수 있으며, 플러그(P1)를 구성하고 주도체막은, 텅스텐(W)막으로 할 수 있다.
콘택트 홀(C1) 및 그것에 매립된 플러그(P1)는, n+형 반도체 영역(22a, 22b, 22c) 위에 형성되어 있다. 콘택트 홀(C1)의 저부에서는, 예를 들면 n+형 반도체 영역(22a, 22b, 22c)의 각각의 표면상의 금속 실리사이드층(SIL)의 일부가 노출된다. 그리고, 그 노출부에 플러그(P1)가 접속된다. 또한, 도시는 생략하지만, 콘택트 홀(C1) 및 그것에 매립된 플러그(P1)는, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 게이트 전극(GE) 위에 형성되어 있어도 된다.
플러그(P1)가 매립된 층간 절연막(IL1)상에는, 주 도전재료로 이루어지는 제1 층째의 배선(M1)이 형성되어 있다. 또한, 제1 층째의 배선(M1)보다 상층의 배선도 형성되어 있지만, 여기서는 그 도시 및 설명은 생략한다. 제1 층째의 배선(M1) 및 그보다 상층의 배선은, 배선용의 도전막을 패터닝하여 형성할 수 있다. 예를 들면 텅스텐(W) 배선 또는 알루미늄(Al) 배선 등으로 할 수도 있다. 또한, 제1 층째의 배선(M1) 및 그보다 상층의 배선을 예를 들면 구리(Cu)를 주 도전재료로 하는 매립 배선으로 해도 된다.
<메모리 동작>
다음으로, 메모리 셀 영역(1A)에 형성된 메모리 셀의 동작예를 설명한다.
여기서는, 메모리 트랜지스터의 트랩 절연막 중의 전하 축적부인 질화실리콘막으로의 전자의 주입을 「기입」으로 정의하고, 홀, 즉 정공(正孔)의 주입을 「소거」라고 정의한다. 또한, 전원 전압(Vdd)을 예를 들면 1.5V로 한다.
기입 방식은, 이른바 소스 사이드 주입(Source Side Injection:SSI) 방식이라 불리는 핫 일렉트론 기입을 이용할 수 있다. 이때, 반도체 영역(MD)에 인가되는 전압(Vd)을, 예를 들면 0.8V 정도로 하고, 제어 게이트 전극(CG)에 인가되는 전압(Vcg)을, 예를 들면 1V 정도로 하고, 메모리 게이트 전극(MG)에 인가되는 전압(Vmg)을, 예를 들면 12V 정도로 한다. 또한, 반도체 영역(MS)에 인가되는 전압(Vs)을, 예를 들면 6V 정도로 하고, p형 웰(PW1)에 인가되는 전압(Vb)을, 예를 들면 0V 정도로 한다. 상기한 각 전압을, 기입을 행하는 메모리 셀의 각 부위에 인가하여, 메모리 셀의 트랩 절연막(ONO) 중의 질화실리콘막(18b) 중에 전자를 주입한다.
핫 일렉트론은, 주로 메모리 게이트 전극(MG) 아래에 트랩 절연막(ONO)을 통해 위치하는 부분의 채널 영역에서 발생하며, 트랩 절연막(ONO) 중의 전하 축적부인 질화실리콘막(18b)에 주입된다. 주입된 핫 일렉트론은, 트랩 절연막(ONO) 중의 질화실리콘막(18b) 중의 트랩 준위에 포획되고, 그 결과, 메모리 트랜지스터의 스레스홀드 전압(Vth)이 상승한다.
소거 방법은, 밴드 간 터널(Band-To-Band Tunneling:BTBT) 현상에 의한 핫 홀 주입 소거 방식을 이용할 수 있다. 즉, BTBT 현상에 의해 발생한 홀, 즉 정공을 전하 축적부, 즉 트랩 절연막(ONO) 중의 질화실리콘막(18b)에 주입하는 것에 의해 소거를 행한다. 이때, 전압(Vd)을, 예를 들면 0V 정도로 하고, 전압(Vcg)을, 예를 들면 0V 정도로 하고, 전압(Vmg)을, 예를 들면 -6V 정도로 하고, 전압(Vs)을, 예를 들면 6V 정도로 하며, 전압(Vb)을, 예를 들면 0V 정도로 한다. 상기한 각 전압을, 소거를 행하는 메모리 셀의 각 부위에 인가해서, BTBT 현상에 의해 홀을 발생시켜 전계(電界) 가속함으로써 메모리 셀의 게이트 절연막(ONO) 중의 질화실리콘막(18b) 중에 홀을 주입하고, 그에 의해 메모리 트랜지스터의 스레스홀드 전압을 저하시킨다.
소거 방법은, 파울러-노르드하임(Fowler-Nordheim:FN)형 터널 현상을 이용한 홀 주입에 의한 소거 방식도 이용할 수 있다. 즉, FN 터널 현상에 의해 홀을 전하 축적부, 즉 트랩 절연막(ONO) 중의 질화실리콘막(18b)에 주입하는 것에 의해 소거를 행한다. 이때, 전압(Vmg)을, 예를 들면 12V 정도로 하고, 전압(Vb)을, 예를 들면 0V 정도로 한다. 이에 의해, 메모리 게이트 전극(MG)측으로부터 홀이, 산화실리콘막을 통해서 FN 터널 현상에 의해 전하 축적부, 즉 질화실리콘막(18b)에 주입되어, 질화실리콘막(18b) 중의 전자를 상쇄하는 것에 의해 소거가 행해진다. 또는, 질화실리콘막(18b)에 주입된 홀이 질화실리콘막(18b) 중의 트랩 준위에 포획되는 것에 의해 소거가 행해진다. 이에 의해 메모리 트랜지스터의 스레스홀드 전압이 저하하여, 소거 상태가 된다. 이러한 소거 방법을 이용한 경우에는, BTBT 현상에 의한 소거 방법을 이용한 경우와 비교하여, 소비 전류를 저감할 수 있었다.
판독 시에는, 전압(Vd)을, 예를 들면 전원 전압(Vdd) 정도로 하고, 전압(Vcg)을, 예를 들면 전원 전압(Vdd) 정도로 하고, 전압(Vmg)을, 예를 들면 0V 정도로 하며, 전압(Vs)을, 예를 들면 0V 정도로 하며, 전압(Vb)을, 예를 들면 0V 정도로 한다. 상기한 각 전압을, 판독을 행하는 메모리 셀의 각 부위에 인가한다. 판독 시의 메모리 게이트 전극(MG)에 인가하는 전압(Vmg)을, 기입 상태에 있어서의 메모리 트랜지스터의 스레스홀드 전압과 소거 상태에 있어서의 메모리 트랜지스터의 스레스홀드 전압 사이의 값으로 함으로써, 기입 상태와 소거 상태를 판별할 수 있다.
<메모리 셀 및 MISFET의 평면 구성>
다음으로, 상술한 메모리 셀(메모리 어레이) 및 MISFET의 평면 구성에 대해서 도 3을 참조하면서 설명한다. 도 3의 왼쪽 도면에, 메모리 셀(메모리 어레이)의 평면 구성의 일례를 나타내며, 도 3의 오른쪽 도면에 MISFET의 평면 구성의 일례를 나타낸다.
도 3의 왼쪽 도면에 나타내는 바와 같이, 메모리 셀 영역(1A)에서, p형 웰(활성 영역)(PW1)은, X방향으로 연재하는 라인 상태로 복수 설치되어 있다. p형 웰(PW1) 사이는, 소자 분리 영역(STI1)이다. 또한, 복수의 p형 웰(PW1)이 소정 간격을 두고 배치되는 영역의 주위는, 소자 분리 영역(STI1)이다.
메모리 셀의 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)은, p형 웰(PW1)을 가로지르도록, Y방향(A-A 단면부와 교차하는 방향, 지면 세로 방향)으로 연재해 있다. 또한, 메모리 게이트 전극(MG) 사이에, 소스선(도시하지 않는다)이 배치된다. 이 소스선은, p형 웰(PW1)의 위쪽에, p형 웰(PW1)을 가로지르도록, Y방향으로 연재해 있다. 소스 영역(MS, n+형 반도체 영역(22a))과 소스선은, 플러그(콘택트 플러그, 접속부)(P1)를 통해서 접속된다.
상기 소스선에 대해서 대칭적으로, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)이 배치되어 있다. p형 웰(PW1) 중의 드레인 영역(MD, n+형 반도체 영역(22b))과 드레인선(도시하지 않는다)은, 플러그(콘택트 플러그, 접속부)(P1, P2) 등을 통해서 접속된다. 각각의 p형 웰(PW1)상에서, X방향으로 나란히 배치되는 드레인 영역(MD)상의 플러그(P2)를 접속하도록, 배선(M2)이 X방향으로 배치되어 있다.
도 6에 나타내는 바와 같이, 메모리 셀(메모리 트랜지스터, 제어 트랜지스터)은, 소스선(Source 1)과 드레인선(Drain 1, Drain 2, Drain 3)의 교점에 어레이 상태로 배치된다.
도 3의 왼쪽 도면에 나타내는 바와 같이, 주변 회로 영역(2A)에서, p형 웰(활성 영역)(PW2)은, X방향으로 긴 변을 가진 대략 직사각형 모양이다. 또한, 주변 회로 영역(2A)에는, p형 웰(활성 영역)(PW2)과 나란히, X방향으로 긴 변을 가진 대략 직사각형 모양인 n형 웰(활성 영역)(NW2)이 설치되어 있다. p형 웰(PW2)과 n형 웰(NW2)은, Y방향으로 나란히 배치된다. p형 웰(PW2)과 n형 웰(NW2) 사이는, 소자 분리 영역(STI2)이다. p형 웰(PW2)과 n형 웰(NW2)의 각각의 주위는, 소자 분리 영역(STI2)이다.
게이트 전극(GE)은, p형 웰(PW2)과 n형 웰(NW2)의 위쪽에, Y방향으로 연재해 있다. 이 게이트 전극(GE)은, p형 웰(PW2)상에 설치된 n채널형의 MISFET과 n형 웰(NW2)상에 설치된 p채널형의 MISFET의 공통 게이트 전극이 된다. 게이트 전극(GE) 사이 등에는, 플러그(P1)가 설치되며, 이 플러그(P1) 사이를 적절히 접속하도록, 배선(M1, M2) 등이 설치된다.
<반도체 장치의 레이아웃 구성예>
다음으로, 반도체 장치의 레이아웃 구성예에 대해서 설명한다. 도 5에 나타내는 바와 같이, 본 실시 형태의 반도체 장치는, 메모리 셀 영역(1A), 저전압 MISFET 영역(1C) 및 고전압 MISFET 영역(1B)을 구비하고 있다. 메모리 셀 영역(1A)에는 상기 메모리 셀(불휘발성 메모리)이 형성되어 있다.
여기서, 본 실시 형태에서는, 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 표면 높이(H1)가, 주변 회로 영역(2A)의 소자 분리 영역(STI2)의 표면 높이(H2)보다 낮다(도 1 참조).
달리 말하면, 메모리 셀 영역(1A)에서는, 소자 분리 영역(STI1)의 표면 높이(H1)를, 반도체 기판(1)의 표면 높이(H2)보다 후퇴시키고 있는 것에 대해, 주변 회로 영역(2A)의 소자 분리 영역에서는, 소자 분리 영역(STI1)의 표면 높이(H2)를, 반도체 기판(1)의 표면 높이(H2)보다 후퇴시키지 않고, 같은 정도의 높이로 하고 있다.
이와 같이, 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 표면을 후퇴시켜 낮춤으로써, 제어 트랜지스터와 메모리 트랜지스터의 양쪽의 실효(實效) 채널 폭을 크게 할 수 있다. 예를 들면, 도 2의 왼쪽 도면에 나타내는 바와 같이, 제어 게이트 전극(CG)의 아래쪽에서, p형 웰(PW1)의 상부가 볼록 형상이 되고, 그 측벽에도 채널(CH)이 형성되는 것이 되기 때문에, 실효 채널 폭을 크게 할 수 있다. 메모리 게이트 전극(MG)의 아래쪽에서도 마찬가지로, p형 웰(PW1)의 상부가 볼록 형상이 되고, 그 측벽에도 채널(CH)이 형성되는 것이 되기 때문에, 실효 채널 폭을 크게 할 수 있다.
예를 들면, 도 7에 나타내는 바와 같이, 소자 분리 영역(STI1)의 표면을 후퇴시키지 않는 경우에는, 채널 폭이, 소자 분리 영역(STI1) 사이의 폭(p형 웰(PW1)의 노출 영역의 폭)으로 제한된다. 도 7은, 비교예 1의 반도체 장치의 구성을 나타내는 단면도이다. 소자 분리 영역(STI1)의 표면을 후퇴시키지 않는 경우의 평면도는, 도 3에 나타내는 것과 마찬가지이다. 따라서, 도 7의 왼쪽 도면은, 도 3의 A-A부에 대응하고, 도 7의 오른쪽 도면은, 도 3의 C-C부에 대응한다. 상기 실효 채널 폭의 차는, 도 2의 왼쪽 도면과, 도 7의 오른쪽 도면의 대비로부터도 명확하다.
한편, 주변 회로 영역(2A)에서는, 소자 분리 영역(STI1)의 표면 높이(H2)를, 반도체 기판(1)의 표면 높이(H2)보다 후퇴시키지 않고, 같은 정도로 함으로써, MISFET의 바라는 특성을 유지하고, 메모리 셀 영역(1A)에 형성되는 메모리 셀과 주변 회로 영역(2A)에 형성되는 MISFET의 제조 프로세스의 정합(整合)을 도모할 수 있다. 구체적으로는, MISFET으로서, 게이트 절연막(GI)으로 High-k막을 사용하고, 게이트 전극(GE)으로 금속막(메탈 게이트)을 사용하는, 이른바 High-k 메탈 구조의 MISFET을 형성하는 경우에, 게이트 전극(GE)을 정밀하게 형성할 수 있다. 또한, 게이트 전극(GE)을 간단 용이하게 형성할 수 있다.
High-k 메탈 구조의 MISFET을 형성하는 경우에는, 미리 더미 게이트 전극(더미 게이트 전극부)(DGE)을 형성해 두고, 이 더미 게이트 전극(DGE)을, 금속막과 치환하는 것에 의해, 게이트 전극(메탈 게이트)(GE)을 형성한다. 이와 같이, 프로세스의 종반에서, 게이트 전극(메탈 게이트)(GE)을 형성하는 프로세스를 "게이트 라스트 프로세스"라고 일컫는 경우가 있다.
이러한 게이트 라스트 프로세스를 행하는 경우에는, 주변 회로 영역(2A)의 평탄성이 중요하게 된다.
예를 들면, 도 8 및 도 9에 나타내는 바와 같이, 메모리 셀 영역(1A)뿐만 아니라, 주변 회로 영역(2A)에서도, 소자 분리 영역(STI1, STI2)의 표면을 후퇴시킨 경우, 주변 회로 영역(2A)에서 적층되는 각 층에서, 소자 분리 영역(STI2)의 표면의 단차(段差)에 대응한 요철이 형성된다. 도 8 및 도 9는, 비교예 2의 반도체 장치의 구성을 나타내는 단면도이다. 소자 분리 영역(STI1, STI2)의 양쪽 표면을 후퇴시킨 경우의 평면도는, 도 3에 나타내는 것과 마찬가지이다. 따라서, 도 8, 도 9의 각 단면도는, 도 3의 A-A부∼D-D부에 대응한다.
이와 같이, 주변 회로 영역(2A)에서 적층되는 각 층에서, 소자 분리 영역(STI2)의 표면의 단차에 대응한 요철이 형성된 상태(도 10 참조)에서, 상기 게이트 라스트 프로세스를 행하는 경우에 대해서 설명한다. 도 10∼도 13은, 비교예 2의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 10에 나타내는 반도체 장치에서는, 메모리 셀 영역(1A)에서, 아래로부터 차례로, CG 게이트 절연막(GIm), 제어 게이트 전극(CG)용 폴리실리콘막(10), 캡 절연막(CP1), 층간 절연막(IL1)이 적층되어 있다. 그리고, CG 게이트 절연막(GIm), 제어 게이트 전극(CG)용 폴리실리콘막 등의 표면에는, 소자 분리 영역(STI1)의 표면의 단차에 대응한 요철이 형성되어 있다. 또한, 주변 회로 영역(2A)에서, 아래로부터 차례로, 게이트 절연막(GI), 더미 게이트 전극(DGE), 캡 절연막(CP2), 층간 절연막(IL1)이 적층되어 있다. 그리고, 게이트 절연막(GI), 더미 게이트 전극(DGE) 등의 표면에는, 소자 분리 영역(STI2)의 표면의 단차에 대응한 요철이 형성되어 있다.
도 11에 나타내는 바와 같이, 더미 게이트 전극(DGE)의 상층의 막을 CMP법 등에 의해 연마하는 것에 의해서 제거하여, 더미 게이트 전극(DGE)의 표면을 노출시킨다. 이어서, 도 12에 나타내는 바와 같이, 노출된 더미 게이트 전극(DGE)을 에칭에 의해 제거하여, 홈(개구부)(T)을 형성하고, 도 13에 나타내는 바와 같이, 홈(T)의 내부에 금속막을 매립하는 것에 의해, 게이트 전극(메탈 게이트)(GE)을 형성한다.
그러나, 도 11에 나타내는 바와 같이, 더미 게이트 전극(DGE)의 표면이나 그 상층의 막(여기서는, 캡 절연막(CP2))의 표면에 소자 분리 영역(STI2)의 표면의 단차에 대응한 요철이 발생해 있는 경우, CMP법 등에 의해 제거되어야 할 막(여기서는, 캡 절연막(CP2))이 잔존하고, 더미 게이트 전극(DGE)을 모두 제거할 수 없어, 더미 게이트 전극(DGE)이 잔존해 버린다(도 12의 오른쪽 도면 참조). 그 결과, 더미 게이트 전극(DGE)이, 금속막으로 치환되지 않아, 불량이 되어 버린다(도 13의 오른쪽 도면 참조). 이와 같이, 더미 게이트 전극(DGE)상의 바라지 않는 잔막(殘膜)에 의해, 메탈 게이트의 치환 미스가 발생한다.
이러한 불편을 회피하기 위해, 미리 형성해 두는 더미 게이트 전극(DGE)의 막 두께를 크게 해 놓고, 연마량을 크게 함으로써, 소자 분리 영역(STI2)의 표면의 단차에 대응한 요철을 제거하고, 그 후, 게이트 전극(메탈 게이트)(GE)을 형성하는 것도 가능하다. 그러나, 이러한 경우 공정 수가 증가해 버린다.
이에 대해, 본 실시 형태에서는, 주변 회로 영역(2A)에서는, 소자 분리 영역(STI1)의 표면 높이(H2)를, 반도체 기판(1)의 표면 높이(H2)보다 후퇴시키지 않고, 같은 정도로 하고 있으므로, 상기 치환 미스나 공정 수의 증가 등을 회피할 수 있다.
한편, 메모리 셀 영역(1A)에서도, 제어 게이트 전극(CG)상에, 캡 절연막(CP1)이 잔존할 우려가 있다(도 11 참조). 그러나, 이 캡 절연막(CP1)은, 더미 게이트 전극(DGE)의 상층의 막을 CMP법 등에 의해 연마하는 공정(제1 연마 공정)과, 홈(T)의 내부에 금속막을 매립할 때에 행해지는 연마 공정(제2 연마 공정)의 2회의 연마 공정을 받는다. 이와 같이, 메모리 셀 영역(1A)에 있어서의 캡 절연막(CP1)은, 그 후의 공정에 의해 제거되어, 캡 절연막(CP1)이 잔존해 버릴 염려는 낮아진다. 그 때문에, 상술한 바와 같이, 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 표면은, 어느 정도 후퇴시킬 여유가 있는 것이다. 이 허용되는 후퇴량은, 후술하는 바와 같이, 예를 들면, 10㎚ 이상 20㎚ 이하이다.
이상 상세히 설명한 바와 같이, 본 실시 형태에 의하면, 제어 트랜지스터와 메모리 트랜지스터의 양쪽의 실효 채널 폭을 크게 함으로써, 메모리 셀의 특성을 향상시킬 수 있다. 또한, 상기 치환 미스 등에 의한 수율의 저하나, MISFET의 특성 열화를 회피할 수 있다. 또한, 메모리 셀 영역(1A)에 형성되는 메모리 셀과 주변 회로 영역(2A)에 형성되는 MISFET의 제조 프로세스의 정합을 도모할 수 있다. 더 구체적으로는, 메모리 셀 영역(1A) 및 주변 회로 영역(2A)에 형성되는 각각의 디바이스의 특성을 유지 또는 향상시키면서, 제조 프로세스의 간단 용이화를 도모할 수 있다.
<소자 분리 영역의 높이에 대하여>
상술한 메모리 셀 영역(1A)에서, 표면 높이가 상대적으로 낮은 H1인 영역은, 평면에서 볼 때에는, 도 4의 왼쪽 도면의 회색(도트) 부분이다. 또한, 주변 회로 영역(2A)에서, 표면 높이가 상대적으로 높은 H2인 영역은, 평면에서 볼 때에는, 도 4의 오른쪽 도면의 회색 부분이다.
달리 말하면, 도 4의 왼쪽 도면(메모리 셀 영역(1A))에서, 표면 높이가 상대적으로 낮은 H1인 회색 부분은, 표면 높이가 H2인 p형 웰(PW1)(반도체 기판(1))보다 낮다. 도 4의 오른쪽 도면(주변 회로 영역(2A))에서, 표면 높이가 상대적으로 높은 H2인 회색 부분은, 표면 높이가 H2인 p형 웰(PW2) 또는 n형 웰(NW2)(반도체 기판(1))과 같은 정도의 높이이다.
또한, 상기 메모리 셀 영역(1A)이나 주변 회로 영역(2A)의 표면 높이(H1, H2)에 대해서, 측정의 기준이 되는 개소(箇所)로서는, 다음의 개소를 들 수 있다.
메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 표면 높이(H1)는, 예를 들면, p형 웰(PW1) 사이의 중심 높이로 할 수 있다(예를 들면, 도 4의 PI1). 또한, 메모리 셀 영역(1A)의 p형 웰(PW1)(반도체 기판(1))의 표면 높이(H2)는, 메모리 게이트 전극(MG)(트랩 절연막(ONO)) 아래의 p형 웰(PW1)(반도체 기판(1))의 표면 높이로 할 수 있다(도 1 참조).
주변 회로 영역(2A)의 소자 분리 영역(STI2)의 표면 높이(H2)는, 예를 들면, p형 웰(PW2)과 n형 웰(NW2) 사이의 중심 높이로 할 수 있다(예를 들면, 도 4의 PI2). 또한, 주변 회로 영역(2A)의 p형 웰(PW2) 또는 n형 웰(NW2)(반도체 기판(1))의 표면 높이(H2)는, 게이트 전극(GE) 아래의 p형 웰(PW2) 또는 n형 웰(NW2)(반도체 기판(1))의 표면 높이로 할 수 있다(도 1 참조).
또한, 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 표면 높이(H1)와, 주변 회로 영역(2A)의 소자 분리 영역(STI2)의 표면 높이(H2)의 차는, 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 막 두께(T1)와, 주변 회로 영역(2A)의 소자 분리 영역(STI2)의 막 두께(T2)의 차와 대응시킬 수 있다. 막 두께(T2)>막 두께(T1)를 봄으로써, 높이(H2)>높이(H1)을 확인할 수 있다(도 1 참조). 막 두께(T1)는, p형 웰(PW1) 사이의 중심의 소자 분리 영역(STI1)의 두께로 할 수 있다. 막 두께(T2)는, p형 웰(PW2)과 n형 웰(NW2) 사이의 중심의 소자 분리 영역(STI2)의 두께로 할 수 있다.
상기 높이(H1, H2) 및 막 두께(T1, T2)에 대해서는, 상이한 2개소 이상의 값의 평균으로서 산출하여, 비교해도 된다.
상기 높이(H1)와 높이(H2)의 차는, 10㎚ 이상 20㎚ 이하이다. 바꿔 말하면, 상기 막 두께(T1)와 막 두께(T2)의 차는, 10㎚ 이상 20㎚ 이하이다. 또한, 도 4의 오른쪽 도면(주변 회로 영역(2A))에서, 표면 높이가 상대적으로 높은 H2인 회색 부분은, 표면 높이가 H2인 p형 웰(PW2) 또는 n형 웰(NW2)(반도체 기판(1))과 같은 정도의 높이로 했지만, 이것들의 높이에, 약간의 고저 차가 있어도 된다. 이 고저 차는, 10㎚ 미만이다.
이상을 정리하면, 메모리 셀 영역(1A)에서, 소자 분리 영역(STI1)의 표면을 후퇴시켜 H1로 한다는 것은, 다음과 같이 말할 수 있다.
a) 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 표면 높이(H1)가, 주변 회로 영역(2A)의 소자 분리 영역(STI2)의 표면 높이(H2)보다 낮다고 말할 수 있다.
b) 메모리 셀 영역(1A)에서, 소자 분리 영역(STI1)의 표면 높이(H1)가, p형 웰(PW1)(반도체 기판(1))의 표면 높이(H2)보다 낮다고 말할 수 있다.
c) 메모리 셀 영역(1A)에 있어서의, 소자 분리 영역(STI1)의 표면 높이(H1)와, p형 웰(PW1)(반도체 기판(1))의 표면 높이(H2)와의 제1 고저 차가, 주변 회로 영역(2A)에 있어서의, 소자 분리 영역(STI2)의 표면 높이(H2)와, p형 웰(PW2) 또는 n형 웰(NW2)(반도체 기판(1))의 표면 높이(H2)와의 제2 고저 차보다 크다고 말할 수 있다. 제1 고저 차는, 10㎚ 이상 20㎚ 이하이다. 제2 고저 차는, 10㎚ 미만이다.
d) 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 막 두께(T1)가, 주변 회로 영역(2A)의 소자 분리 영역(STI2)의 막 두께(T2)보다 작다고 말할 수 있다.
[제법 설명]
다음으로, 도 14∼도 59를 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명한다. 도 14∼도 59는, 본 실시 형태의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
우선, 도 14, 도 15에 나타내는 바와 같이, 반도체 기판(1)으로서, 예를 들면 1∼10Ωcm 정도의 비저항을 가진 p형의 단결정 실리콘으로 이루어지는 반도체 기판(1)을 준비한다. 이어서, 도시하지 않은 하드 마스크(예를 들면, 산화실리콘막과 그 위의 질화실리콘막으로 이루어지는 적층막)를 형성하여, 하드 마스크 및 반도체 기판(1)을 에칭하는 것에 의해, 소자 분리 홈을 형성한다. 이어서, 소자 분리 홈의 내부를 포함하는 하드 마스크상에, CVD법 등을 이용하여 산화실리콘막을 퇴적하고, 소자 분리 홈의 외부의 산화실리콘막을, CMP(Chemical Mechanical Polishing:화학적 기계적 연마)법 등을 이용하여 제거한다. 이렇게 해서, 소자 분리 홈의 내부에 산화실리콘막 등의 절연막을 매립하여, 소자 분리 영역(STI1, STI2)을 형성한다. 이러한 소자 분리법은, STI(Shallow Trench Isolation)법이라 불린다.
메모리 셀 영역(1A)에서, 소자 분리 영역(STI1)은, 활성 영역을 구획하다. 이 활성 영역은, 일정한 폭(Y방향의 길이)을 가진 라인 모양(X방향으로 긴 변을 가진 직사각형 모양)이다. 복수의 라인 모양의 활성 영역이, Y방향으로 일정한 간격(피치)을 두고 배치되어 있다(도 3의 PW1 참조). 주변 회로 영역(2A)에서, 소자 분리 영역(STI2)은, 활성 영역을 구획한다. 이 활성 영역은, X방향으로 긴 변을 가진 대략 직사각형 모양이다(도 3의 PW2 참조). 주변 회로 영역(2A)에서, n형 웰(NW2)용의 활성 영역을 설치해도 된다(도 3의 NW2 참조).
다음으로, 도 16, 도 17에 나타내는 바와 같이, 반도체 기판(1)의 표면에 하지(underlayer) 산화막(OX)을 형성한다. 하지 산화막(OX)은, 예를 들면, 열산화법에 의해 형성할 수 있다.
다음으로, 주변 회로 영역(2A)에, p형 웰(활성 영역)(PW2)을 형성한다. 예를 들면, 메모리 셀 영역(1A)을 포토레지스트막(마스크막)(PR1)으로 덮고, 붕소(B) 등의 p형 불순물을, 반도체 기판(1)에, 이온 주입법 등으로 도입한다. p형 웰(PW2)은, 반도체 기판(1)의 표면으로부터 소정의 깊이에 걸쳐서 형성된다. 다음으로, 주변 회로 영역(2A)에 형성되는 MISFET의 스레스홀드 전압을 조정하기 위해서, 필요에 따라 p형 웰(PW2)의 표면부에 대해, 채널 도프 이온 주입을 행한다. 다음으로, 메모리 셀 영역(1A)의 포토레지스트막(PR1)을 제거한다.
다음으로, 도 18, 도 19에 나타내는 바와 같이, 메모리 셀 영역(1A)에, p형 웰(활성 영역)(PW1)을 형성한다. 예를 들면, 주변 회로 영역(2A)을 포토레지스트막(PR2)으로 덮고, 붕소(B) 등의 p형 불순물을, 반도체 기판(1)에, 이온 주입법 등으로 도입한다(웰 임플랜테이션 공정). p형 웰(PW1)은, 반도체 기판(1)의 표면으로부터 소정의 깊이에 걸쳐서 형성된다. 다음으로, 메모리 셀 영역(1A)에 형성되는 제어 트랜지스터의 스레스홀드 전압을 조정하기 위해서, 필요에 따라 p형 웰의 표면부에 대해, 채널 도프 이온 주입을 행한다.
다음으로, 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 표면을, 후퇴시킨다. 예를 들면, 포토레지스트막(PR2)을 마스크로 하여, 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 표면을, 웨트 에칭에 의해, 일정량 후퇴시킨다. 에칭액으로는, 불산(HF) 수용액을 사용할 수 있다. 후퇴량은, 예를 들면, 10㎚ 이상 20㎚ 이하이다. 이에 의해, 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 표면 높이(H1)가, 주변 회로 영역(2A)의 소자 분리 영역(STI2)의 표면 높이(H2)보다 낮아진다. 달리 말하면, 메모리 셀 영역(1A)에서, 소자 분리 영역(STI1)의 표면 높이(H1)가, 반도체 기판(1)의 표면 높이(H2)보다 후퇴한다. 다음으로, 주변 회로 영역(2A)의 포토레지스트막(PR2)을 제거한다.
이와 같이, 메모리 셀 영역(1A)의 p형 웰(PW1)을 형성하기 위한, 포토레지스트막(PR2)을 이용하여, 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 표면을 에칭한다. 이에 의해, 마스크(노광 원판)를 증가시키는 일 없이, 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 표면을 후퇴시킬 수 있다. 또한, 포토레지스트막(PR2)을 이용하여, 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 표면을 에칭한 후, 메모리 셀 영역(1A)에 p형 웰(PW1)을 형성해도 된다. 달리 말하면, 웰 임플랜테이션 공정의 전 또는 후에서, 소자 분리 영역(STI1)의 표면을 에칭해도 된다. 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 표면을, 후퇴시키는 공정은, 소자 분리 영역(STI1, STI2)의 형성 후, 적어도 제어 게이트 전극(CG)용의 도전막의 퇴적 전에 행할 필요가 있다.
다음으로, 도 20, 도 21에 나타내는 바와 같이, 반도체 기판(1)(p형 웰(PW1, PW2))의 표면에, CG 게이트 절연막(GIm), 제어 게이트 전극(CG)용의 도전막, 및 캡 절연막(CP1)을 순차 형성한다.
CG 게이트 절연막(GIm)의 막 두께는, 예를 들면 2∼3㎚ 정도이다. CG 게이트 절연막(GIm)으로는, 산화실리콘막, 질화실리콘막 혹은 산질화실리콘막, 또는 High-k막(고유전율막)을 이용할 수 있다. 또한, CG 게이트 절연막(GIm)은, 열산화법, 스퍼터링법, 원자층 퇴적(Atomic Layer Deposition:ALD)법 또는 화학적 기상 성장(Chemical Vapor Deposition:CVD)법 등을 이용해서 형성할 수 있다.
다음으로, CG 게이트 절연막(GIm)상에 제어 게이트 전극(CG)용의 도전막(예를 들면, 폴리실리콘막(10))을 형성한다. 폴리실리콘막(10)의 막 두께는, 예를 들면 50∼100㎚ 정도이다. 도전막으로는, 실리콘을 포함하는 도전막이고, 예를 들면 인(P) 또는 비소(As) 등의 n형 불순물을 도입하여 저 저항률로 한 막을 이용하는 것이 바람직하다. 이러한 도전막은, CVD법 등을 이용해서 형성할 수 있다. 불순물은, 도전막의 성막 시 또는 성막 후에 도입할 수 있다. 도전막의 성막 시에 불순물을 도입하는 경우에는, 도전막의 성막용 가스에 도핑 가스를 포함시킨다. 한편, 도전막의 성막 후에 불순물을 도입하는 경우에는, 불순물을 이온 주입법 등으로 도전막 중에 도입한다.
다음으로, 제어 게이트 전극(CG)용의 도전막(예를 들면, 폴리실리콘막(10))상에 캡 절연막(CP1)을 형성한다. 캡 절연막(CP1)의 막 두께는, 예를 들면 20∼100㎚ 정도이다. 캡 절연막(CP1)으로는, 예를 들면 질화실리콘막으로 이루어지는 절연막을 이용할 수 있다. 또한, 캡 절연막(CP1)은, 예를 들면 CVD법 등을 이용해서 형성할 수 있다.
다음으로, CG 게이트 절연막(GIm), 제어 게이트 전극(CG)용의 폴리실리콘막(10), 및 캡 절연막(CP1)의 적층체를, 바라는 형상으로 가공한다. 상기 적층체를, 포토리소그래피 기술 및 에칭 기술을 이용하여, 패터닝한다. 예를 들면, 주변 회로 영역(2A) 및 제어 게이트 전극(CG)의 형성 영역에, 포토레지스트막(도시하지 않는다)을 형성하고, 이 포토레지스트막을 마스크로 하여, 상기 적층체를 에칭한다. 이에 의해, 메모리 셀 영역(1A)에, 제어 게이트 전극(CG)이 형성된다.
다음으로, 메모리 트랜지스터의 스레스홀드 전압을 조정하기 위해서, 메모리 셀 영역(1A)의 p형 웰(PW1)에 대해, 필요에 따라, 채널 도프 이온 주입을 행한다.
다음으로, 도 22, 도 23에 나타내는 바와 같이, 메모리 트랜지스터용의 게이트 절연막인 트랩 절연막(ONO)을 형성한다. 트랩 절연막(ONO)은, 내부에 전하 축적부를 갖는 절연막이며, 아래로부터 차례로 형성된 산화실리콘막(18a), 질화실리콘막(18b) 및 산화실리콘막(18c)의 적층막으로 이루어진다.
산화실리콘막(18a)의 두께를, 예를 들면 2∼5㎚ 정도로 할 수 있고, 질화실리콘막(18b)의 두께를, 예를 들면 5∼15㎚ 정도로 할 수 있고, 산화실리콘막(18c)의 두께를, 예를 들면 5∼15㎚ 정도로 할 수 있다. 또한, 산화실리콘막(18a, 18c)에 대신하여, 산질화실리콘막을 이용해도 된다.
산화실리콘막(18a)은, 열산화법 또는 ISSG 산화법 등에 의해 형성할 수 있다. 처리 온도는, 예를 들면 900∼1000℃ 정도이다. 또한, 산화실리콘막(18a)의 형성 후에, 고온에서 질화 처리를 실시해도 된다. 처리 온도는, 예를 들면 1000∼1050℃ 정도이다.
질화실리콘막(18b)은, CVD법 등에 의해 형성할 수 있다. 또한, 산화실리콘막(18c)은, CVD법 등에 의해 형성할 수 있다.
다음으로, 트랩 절연막(ONO)상에 메모리 게이트 전극(MG)용의 도전막(예를 들면, 폴리실리콘막)을 형성한다. 폴리실리콘막의 막 두께는, 예를 들면 30∼100㎚ 정도이다. 도전막으로는, 실리콘을 포함하는 도전막이고, 예를 들면 인(P) 또는 비소(As) 등의 n형 불순물을 도입하여 저 저항률로 한 막을 이용하는 것이 바람직하다. 이러한 도전막은, CVD법 등을 이용해서 형성할 수 있다. 불순물은, 도전막의 성막 시 또는 성막 후에 도입할 수 있다. 도전막의 성막 시에 불순물을 도입하는 경우에는, 도전막의 성막용 가스에 도핑 가스를 포함시킨다. 한편, 도전막의 성막 후에 불순물을 도입하는 경우에는, 불순물을 이온 주입법 등으로 도전막 중에 도입한다.
다음으로, 이방성 에칭에 의해 게이트 전극(MG)용의 도전막을 에치 백(etch back)한다. 도전막의 막 두께만큼만 도전막을 에치 백하는 것에 의해, 도전막을 제어 게이트 전극(CG)의 양측의 측벽상에, 트랩 절연막(ONO)을 통해 사이드월 스페이서 모양으로 잔존시킨다. 이때, 주변 회로 영역(2A)의 도전막은 제거된다. 다음으로, 제어 게이트 전극(CG)의 양측의 사이드월 스페이서 모양의 도전막 중의 한쪽측을 남기면서, 다른쪽측을 포토리소그래피 기술 및 에칭 기술을 이용하여, 제거한다. 잔존하는 사이드월 모양의 도전막이 메모리 게이트 전극(MG)이 된다. 다음으로, 메모리 게이트 전극(MG)을 마스크로 하여 트랩 절연막(ONO)을 웨트 에칭 등에 의해 제거한다. 이때, 주변 회로 영역(2A)에 잔존하는 트랩 절연막(ONO)도 제거된다.
다음으로, 도 24, 도 25에 나타내는 바와 같이, 메모리 셀 영역(1A) 및 주변 회로 영역(2A)에 보호막(PRO1)을 형성한다. 보호막(PRO1)은, 예를 들면 산화실리콘막 등으로 이루어지며, CVD법 등을 이용해서 형성할 수 있다. 보호막(PRO1)의 막 두께는, 제어 게이트 전극(CG)과 캡 절연막(CP1)의 막 두께의 합보다 큰 막 두께로 한다. 따라서, 보호막(PRO1)의 상면은, 캡 절연막(CP1)의 상면보다도, 높아진다.
다음으로, 도 26, 도 27에 나타내는 바와 같이, 보호막(PRO1)의 상부를 제거한다. 예를 들면, 보호막(PRO1)의 상부를, 캡 절연막(CP1)이 노출될 때까지, CMP법 등을 이용하여 연마한다. 이에 의해, 캡 절연막(CP1) 및 보호막(PRO1)의 표면이 평탄화된다.
다음으로, 도 28, 도 29에 나타내는 바와 같이, 메모리 셀 영역(1A)을 포토레지스트막(PR3)으로 덮고, 주변 회로 영역(2A)에 잔존하는 제어 게이트 전극(CG)용의 도전막(예를 들면, 폴리실리콘막(10))과 캡 절연막(CP1)과 CG 게이트 절연막(GIm)을 제거한다. 다음으로, 메모리 셀 영역(1A)의 포토레지스트막(PR3)을 제거한다.
다음으로, 도 30, 도 31에 나타내는 바와 같이, 메모리 셀 영역(1A) 및 주변 회로 영역(2A)에, 게이트 절연막(GI), 금속막(BM), 게이트 전극(GE) 치환용의 더미 게이트 전극(DGE), 및 캡 절연막(CP2)을 순차 형성한다.
우선, 게이트 절연막(GI)을 구성하는 하층의 절연막(GIa)으로서, 산화실리콘막 또는 산질화실리콘막 등으로 이루어지는 절연막을, 예를 들면 1㎚ 정도의 막 두께로, 열산화법 등에 의해 형성한다. 이 절연막(GIa)은, 반도체 기판(1)과 후술하는 절연막(GIb) 사이에 형성되기 때문에, 계면층으로 볼 수 있다. 절연막(GIa)을, CVD법에 의해 형성해도 된다. 다음으로, 하층의 절연막(GIa)상에, 상층의 절연막(GIb)으로서, 고유전율막(High-k막)을 형성한다. 절연막(GIb)의 비유전율은, 질화실리콘의 비유전율보다 높다. 이러한 막으로는, 산화하프늄막, 산화지르코늄막, 산화알루미늄막, 산화탄탈막 또는 산화란탄막 등의 금속 산화막을 이용할 수 있다. 절연막(GIb)의 두께는, 예를 들면 1∼3㎚ 정도이다. 또한, 절연막(GIb)은, 스퍼터링법, ALD법 또는 CVD법 등을 이용해서 형성할 수 있다.
다음으로, 게이트 절연막(GI(GIa, GIb))상에, 금속막(BM)을 형성한다. 금속막(BM)의 두께는, 예를 들면 2∼3㎚ 정도이다. 금속막(BM)으로는, 질화티탄(TiN), 질화탄탈(TaN) 혹은 질화텅스텐(WN) 등의 금속 질화물, 탄화티탄(TiC), 탄화탄탈(TaC) 혹은 탄화텅스텐(WC) 등의 금속 탄화물, 질화탄화탄탈(TaCN), 텅스텐(W) 등을 이용할 수 있다. 또한, 전기 전도성을 높이는 관점으로부터, 금속막(BM)으로서, 질화티탄막을 이용하는 것이 바람직하다. 금속막(BM)은, 예를 들면 스퍼터링법 등의 PVD법으로 형성할 수 있다. 또한, 금속막(BM)의 재료에 따라서는, CVD법에 의해 형성할 수 있다.
다음으로, 금속막(BM)상에, 게이트 전극(GE) 치환용의 더미 게이트 전극(릴레이(relay) 막)(DGE)을 형성한다. 더미 게이트 전극(DGE)의 두께는, 예를 들면 50∼100㎚ 정도이다. 더미 게이트 전극(DGE)으로서, 도전막(예를 들면, 폴리실리콘막)을 형성한다. 이러한 도전막은, CVD법 등을 이용해서 형성할 수 있다. 또한, 성막 시는 도전막을 아몰퍼스 실리콘막으로 성막하고 나서, 그 후의 열처리로 아몰퍼스 실리콘막을 폴리실리콘막으로 할 수도 있다.
다음으로, 더미 게이트 전극(도전막)(DGE)상에, 캡 절연막(하드 마스크)(CP2)를 형성한다. 캡 절연막(CP2)의 두께는, 예를 들면 20∼50㎚ 정도이다. 또한, 캡 절연막(CP2)은, 예를 들면 질화실리콘막으로 이루어지며, CVD법 등을 이용해서 형성할 수 있다.
다음으로, 도 32, 도 33에 나타내는 바와 같이, 주변 회로 영역(2A)을 포토레지스트막(PR4)으로 덮고, 메모리 셀 영역(1A)의 게이트 절연막(GI), 금속막(BM), 게이트 전극(GE) 치환용의 더미 게이트 전극(DGE), 및 캡 절연막(CP2)을 제거한다. 다음으로, 메모리 셀 영역(1A)의 포토레지스트막(PR4)을 제거한다.
다음으로, 도 34, 도 35에 나타내는 바와 같이, 주변 회로 영역(2A)의 게이트 전극(GE)의 형성 영역 및 메모리 셀 영역(1A)에 포토레지스트막(PR5)을 형성하고, 이 포토레지스트막(PR5)을 마스크로 해서, 더미 게이트 전극(DGE) 등을 에칭하는 것에 의해, 주변 회로 영역(2A)의 게이트 전극(GE)의 형성 영역에 더미 게이트 전극(DGE)을 형성한다. 더미 게이트 전극(DGE)의 위에는, 캡 절연막(CP2)이 잔존하며, 더미 게이트 전극(DGE)의 아래에는 금속막(BM)과 게이트 절연막(GI)이 형성되어 있다. 다음으로, 포토레지스트막(PR5)을 제거한다.
다음으로, 도 36, 도 37에 나타내는 바와 같이, 주변 회로 영역(2A)을 포토레지스트막(PR6)으로 덮고, 메모리 셀 영역(1A)의 보호막(PRO1)을 에칭에 의해 제거한다. 에칭으로는, 웨트 에칭을 행한다. 이에 의해, 메모리 셀 영역(1A)의 반도체 기판(1)(p형 웰(PW1))의 표면 및 소자 분리 영역(STI1)의 표면이 노출된다. 다음으로, 포토레지스트막(PR6)을 제거한다. 이에 의해, 주변 회로 영역(2A)의 반도체 기판(1)(p형 웰(PW2))의 표면 및 소자 분리 영역(STI2)의 표면이 노출된다(도 38, 도 39).
다음으로, 도 38, 도 39에 나타내는 바와 같이, n-형 반도체 영역(21a, 21b, 21c)을 형성한다. 여기서는, 예를 들면 비소(As) 또는 인(P) 등의 n형 불순물을, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 더미 게이트 전극(DGE)을 마스크로 이용하여, p형 웰(PW1, PW2) 중에 도입한다. 불순물은, 이온 주입법 등을 이용하여 도입한다. 이에 의해, n-형 반도체 영역(21a, 21b, 21c)이 형성된다. 이 이온 주입 공정에서, n-형 반도체 영역(21a, 21b, 21c)의 영역마다, 이온 주입 조건을 바꿔도 된다. 또한, 도시는 생략하지만, 짧은 채널 효과를 방지 또는 억제하기 위해, 메모리 셀 영역(1A)과 주변 회로 영역(2A)으로 n-형 반도체 영역(21a, 21b, 21c)을 둘러싸도록, 포켓 영역 또는 할로 영역을 형성해도 된다.
또한, 도시하고 있지 않지만, 상기 이온 주입 공정 전에, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 합성체, 더미 게이트 전극(DGE)의 각각의 양측에, 오프셋 스페이서를 형성해도 된다. 예를 들면, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 더미 게이트 전극(DGE)상을 포함하는 반도체 기판(1)상에, 질화실리콘막 등으로 이루어지는 절연막을 형성한다. 절연막의 두께는, 예를 들면 5∼10㎚ 정도이다. 또한, 절연막은, CVD법 등에 의해 형성할 수 있다. 이 절연막을 이방성 에칭에 의해 에치 백한다. 이에 의해, 메모리 셀 영역(1A)에서는, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 합성체의 양측의 측벽에, 오프셋 스페이서를 형성할 수 있다. 또한, 주변 회로 영역(2A)에서는 더미 게이트 전극(DGE)의 양측의 측벽에, 오프셋 스페이서를 형성할 수 있다.
다음으로, 도 40, 도 41에 나타내는 바와 같이, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 합성체의 양측의 측벽, 및 더미 게이트 전극(DGE)의 양측의 측벽에, 사이드월 스페이서(SW)를 형성한다. 예를 들면, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 더미 게이트 전극(DGE)상을 포함하는 반도체 기판(1)상에, 질화실리콘막 등으로 이루어지는 절연막을 형성한다. 이 절연막을 이방성 에칭에 의해 에치 백한다. 이에 의해, 메모리 셀 영역(1A)에서는, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 합성체의 양측의 측벽에, 사이드월 스페이서(SW)를 형성할 수 있다. 또한, 주변 회로 영역(2A)에서는 더미 게이트 전극(DGE)의 양측의 측벽에, 사이드월 스페이서(SW)를 형성할 수 있다.
다음으로, n+형 반도체 영역(22a, 22b, 22c)을 형성한다. 여기서는, 예를 들면 비소(As) 또는 인(P) 등의 n형 불순물을, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 더미 게이트 전극(DGE), 사이드월 스페이서(SW)를 마스크로서 이용하여, p형 웰(PW1, PW2) 중에 도입한다. 불순물은, 이온 주입법 등을 이용하여 도입한다. 이에 의해, n+형 반도체 영역(22a, 22b, 22c)이 형성된다. 이 이온 주입 공정에서, n+형 반도체 영역(22a, 22b, 22c)의 영역마다, 이온 주입 조건을 바꿔도 된다. 다음으로, n-형 반도체 영역(21a, 21b, 21c) 및 n+형 반도체 영역(22a, 22b, 22c) 중의 불순물을 활성화하기 위해, 열처리(활성화 어닐)를 행한다.
다음으로, 도 42, 도 43에 나타내는 바와 같이, 금속 실리사이드층(SIL)을 형성한다. 메모리 게이트 전극(MG)상을 포함하는 반도체 기판(1)상에, 금속막(도시하지 않는다)을 형성한다. 금속막으로는, 예를 들면 코발트(Co)막, 니켈(Ni)막, 또는 니켈백금합금막 등을 이용할 수 있다. 또한, 금속막은, 스퍼터링법 등을 이용해서 형성할 수 있다. 다음으로, 열처리를 실시하는 것에 의해, 금속막과 n+형 반도체 영역의 접촉부, 및 금속막과 메모리 게이트 전극(MG)의 접촉부에서, 실리사이드화 반응을 일으킨다. 이에 의해, n+형 반도체 영역(22a, 22b, 22c)의 상부에 금속 실리사이드층(SIL)이 형성된다. 또한, 메모리 게이트 전극(MG)의 상부에 금속 실리사이드층(SIL)이 형성된다. 금속 실리사이드층(SIL)은, 코발트 실리사이드층, 니켈 실리사이드층, 백금 첨가 니켈 실리사이드층 등으로 할 수 있다. 다음으로, 미반응의 금속막을 제거한다. 이러한 이른바 살리사이드 프로세스를 행하는 것에 의해, n+형 반도체 영역(22a, 22b, 22c)상에, 금속 실리사이드층(SIL)을 형성할 수 있다. 또한, 메모리 게이트 전극(MG)상에, 금속 실리사이드층(SIL)을 형성할 수 있다.
다음으로, 도 44, 도 45에 나타내는 바와 같이, 층간 절연막(IL1)을 형성한다. 층간 절연막(IL1)은, 예를 들면, 얇은 질화실리콘막(IL1a)과, 두꺼운 산화실리콘막(IL1b)의 적층막으로 이루어진다. 얇은 질화실리콘막(IL1a)은, 에칭 스토퍼로서의 기능을 가진다. 예를 들면, 반도체 기판(1)상에, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 더미 게이트 전극(DGE), 사이드월 스페이서(SW)를 매립하는 정도의 막 두께로, 상기 적층막을 형성한다. 층간 절연막(IL1)(질화실리콘막(IL1a), 산화실리콘막(IL1b))은, CVD법 등을 이용해서 형성할 수 있다.
다음으로, 도 46, 도 47에 나타내는 바와 같이, 층간 절연막(IL1)의 상부를 제거한다. 예를 들면, 층간 절연막(IL1)의 상부를, 제어 게이트 전극(CG) 및 더미 게이트 전극(DGE)이 노출될 때까지, CMP법 등을 이용하여 연마한다. 이에 의해, 메모리 셀 영역(1A) 및 주변 회로 영역(2A)의 높이가, 제어 게이트 전극(CG) 및 더미 게이트 전극(DGE)의 높이가 되도록, 평탄화된다. 또한, 도 46에 나타내는 예에서는, 메모리 게이트 전극(MG)의 표면에 형성된 금속 실리사이드층(SIL)은 제거된다.
다음으로, 도 48, 도 49에 나타내는 바와 같이, 메모리 셀 영역(1A)의 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 표면을 덮는 보호막(PRO2)을 형성한다. 예를 들면, 반도체 기판(1)상에, 산화실리콘막 등으로 이루어지는 절연막을 형성하고, 포토리소그래피 기술 및 에칭 기술을 이용하여, 패터닝한다. 이에 의해, 메모리 셀 영역(1A)의 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 표면은 보호막(PRO2)으로 덮이고, 주변 회로 영역(2A)의 더미 게이트 전극(DGE)의 표면은 노출된다.
다음으로, 도 50, 도 51에 나타내는 바와 같이, 노출된 더미 게이트 전극(DGE)을, 에칭에 의해 제거한다. 이에 의해, 더미 게이트 전극(DGE)이 제거된 부분에, 홈(T)이 형성된다. 홈(T)의 저면에는, 금속막(BM)이 노출되며, 홈(T)의 측면에는, 사이드월 스페이서(SW)가 노출된다. 이와 같이, 금속막(BM)은, 에칭 스토퍼로서 기능한다.
다음으로, 도 52, 도 53에 나타내는 바와 같이, 홈(T)의 내부에 도전막을 매립하는 것에 의해 게이트 전극(GE)을 형성한다. 도전막으로는, 예를 들면 다결정 실리콘막 등의 실리콘막 이외의 금속막을 이용할 수 있고, 적합하게는, 예를 들면 알루미늄(Al)막, 질화탄탈(TaN)막, 질화티탄(TiN)막 등으로 이루어지는 금속막을 이용할 수 있다. 예를 들면, 반도체 기판(1)상에, 도전막을 스퍼터링법 등에 의해 형성한 후, 도전막의 상부를 CMP법 등을 이용하여 연마하는 것에 의해, 홈(T)의 내부에 도전막을 매립한다. 이에 의해, 게이트 전극(GE)을 형성할 수 있다. 또한, 금속막(BM)과 도전막 사이에, MISFET의 게이트 전극의 일함수를 조정하기 위한 금속막을 형성해도 된다. 또한, 금속막(BM)과 도전막의 적층체를 게이트 전극(GE)으로 인식해도 된다.
상기 도전막을 연마 제거할 때, 메모리 셀 영역(1A)의 보호막(PRO2)이나 그 하층에 잔존할 수 있는 캡 절연막(CP1)이 제거된다. 이와 같이, 상술한 더미 게이트 전극(DGE)의 상층의 막을 CMP법 등에 의해 연마하는 공정(제1 연마 공정)에서, 제어 게이트 전극(CG)상에 캡 절연막(CP1)이 잔존해도(도 47 참조), 상기 홈(T)의 내부에 도전막을 매립할 때에 행해지는 연마 공정(제2 연마 공정)에 의해 제거된다. 특히, 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 표면의 후퇴량이, 10㎚ 이상 20㎚ 이하의 범위이면, 제어 게이트 전극(CG)상에 잔존한 캡 절연막(CP1)은, 상기 홈(T)의 내부에 도전막을 매립할 때에 행해지는 연마 공정(제2 연마 공정)에 의해 제거된다.
다음으로, 도 54, 도 55에 나타내는 바와 같이, 주변 회로 영역(2A)의 게이트 전극(GE)의 표면을 덮는 보호막(PRO3)을 형성하고, 메모리 셀 영역(1A)의 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상부에 금속 실리사이드층(SIL)을 형성한다. 우선, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)상을 포함하는 반도체 기판(1)상에, 금속막(도시하지 않는다)을 형성한다. 금속막으로는, 예를 들면 코발트(Co)막, 니켈(Ni)막, 또는, 니켈백금합금막 등을 이용할 수 있다. 또한, 금속막은, 스퍼터링법 등을 이용해서 형성할 수 있다. 다음으로, 열처리를 실시하는 것에 의해, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)과 금속막과의 접촉부에서, 실리사이드화 반응을 일으킨다. 이에 의해, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상부에 금속 실리사이드층(SIL)이 형성된다. 금속 실리사이드층(SIL)은, 코발트 실리사이드층, 니켈 실리사이드층, 백금 첨가 니켈 실리사이드층 등으로 할 수 있다. 다음으로, 미반응의 금속막을 제거한다. 이 금속 실리사이드층(SIL)의 형성 공정에서, 상술한 바와 같이, 제어 게이트 전극(CG)상의 잔존막(예를 들면, 캡 절연막(CP1))이 제거되고 있기 때문에, 제어 게이트 전극(CG)의 상부에 금속 실리사이드층(SIL)을 정밀도 높게 형성할 수 있다.
다음으로, 도 56, 도 57에 나타내는 바와 같이, 얇은 질화실리콘막(IL1a)과, 두꺼운 산화실리콘막(IL1b)의 적층막상에, 절연막(예를 들면, 산화실리콘막(IL1c) 등)을 형성한다. 예를 들면, 반도체 기판(1)상에, 산화실리콘막(IL1c)을 CVD법 등을 이용하여 형성한다. 여기서는, 얇은 질화실리콘막(IL1a)과, 두꺼운 산화실리콘막(IL1b)과, 그 위의 산화실리콘막(IL1c)의 적층막을 층간 절연막(IL1)으로 한다. 상기 절연막은, 예를 들면, 산화실리콘막(IL1c)의 단층막이어도 되고, 또한, 질화실리콘막과 산화실리콘막의 적층막이어도 된다.
다음으로, 플러그(P1)를 형성한다. 층간 절연막(IL1)을, 드라이 에칭하는 것에 의해, 콘택트 홀(C1)을 형성한다. 다음으로, 콘택트 홀(C1)의 내부를 포함하는 층간 절연막(IL1)상에, 티탄(Ti)막, 질화티탄(TiN)막, 또는 그것들의 적층막 등으로 이루어지는 배리어 도체막을 형성하고, 또한, 그 위에 텅스텐(W)막 등으로 이루어지는 주도체막을, 콘택트 홀(C1)을 매립하도록 형성한다. 다음으로, 층간 절연막(IL1)상의 불필요한 주도체막 및 배리어 도체막을 CMP법 또는 에치 백법 등에 의해서 제거한다. 이에 의해, 플러그(P1)를 형성할 수 있다. 플러그(P1)는, n+형 반도체 영역(22a, 22b, 22c)상의 외에, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 및 MISFET의 게이트 전극(GE)상에 형성된다.
다음으로, 도 58, 도 59에 나타내는 바와 같이, 층간 절연막(IL1)상에, 제1 층째의 배선인 배선(M1)을 형성한다. 배선(M1)은, 예를 들면, 층간 절연막(IL1)상에, 텅스텐(W)막 또는 알루미늄(Al)막을 퇴적하고, 패터닝하는 것에 의해 형성할 수 있다.
또한, 배선(M1)을 다마신 기술을 이용하여 형성해도 된다. 우선, 플러그(P1)가 매립된 층간 절연막(IL1)상에, 절연막을 형성한다. 절연막은, 복수의 절연막의 적층막으로 형성할 수도 있다. 다음으로, 절연막을 에칭하는 것에 의해, 바라는 영역에 배선홈을 형성한다. 다음으로, 배선홈 내를 포함하는 절연막상에, 예를 들면 질화티탄(TiN)막, 탄탈(Ta)막 또는 질화탄탈(TaN)막 등으로 이루어지는 배리어 도체막을 형성한다. 다음으로, CVD법 또는 스퍼터링법 등에 의해 배리어 도체막상에 구리(Cu)의 시드층을 형성하고, 또한 전해 도금법 등을 이용하여 시드층상에 구리(Cu) 도금막을 형성하여, Cu 도금막에 의해 배선홈의 내부를 매립한다. 다음으로, 배선홈 이외의 영역의 주도체막과 배리어 도체막을 CMP법에 따라 제거하는 것에 의해, 배선홈에 매립된 Cu를 주 도전재료로 하는 제1 층째의 배선(M1)을 형성한다.
이후, 상층의 배선을 더 형성하지만, 여기서는 그 설명을 생략한다. 2층째 이후의 배선은, 패터닝법이나 듀얼 다마신법 등에 의해 형성할 수 있다.
이상과 같이 하여, 본 실시 형태 1의 반도체 장치가 제조된다.
(실시 형태 2)
상기 실시 형태 1에서는, 메모리 셀 영역(1A)에 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 형성한 후, 제어 게이트 전극(CG)이나 메모리 게이트 전극(MG)을 구성하는 도전막과는, 다른 도전막을 형성하고, 패터닝하는 것에 의해, 주변 회로 영역(2A)의 더미 게이트 전극(DGE)을 형성했다.
본 실시 형태에서는, 제어 게이트 전극(CG)을 구성하는 도전막을 이용하여, 주변 회로 영역(2A)의 더미 게이트 전극(DGE)을 형성한다.
[구조 설명]
본 실시 형태의 반도체 장치의 구성을, 본 실시 형태의 반도체 장치의 제조 공정을 나타내는 도 60∼도 79 내의 최종 공정도인 도 78 및 도 79를 참조하면서 설명한다.
도 78, 도 79에 나타내는 바와 같이, 메모리 셀 영역(1A)에는, 불휘발성 메모리로서의 메모리 셀이 형성되고, 주변 회로 영역(2A)에는, MISFET이 형성되어 있다. 도시하는 바와 같이, 홈(T) 내의 게이트 절연막(GI)과 게이트 전극(GE)의 형상 이외는, 실시 형태 1의 경우와 마찬가지이기 때문에, 실시 형태 1의 경우와 마찬가지인 구성에 대해서는, 그 설명을 생략한다. 본 실시 형태에서도, 실시 형태 1과 마찬가지인 효과를 발휘한다.
본 실시 형태에서는, 홈(T) 내에, 게이트 절연막(GI)과 그 위의 도전막으로 이루어지는 게이트 전극(GE)이 매립되어 있다.
[제법 설명]
다음으로, 도 60∼도 79를 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명함과 아울러, 본 실시 형태의 반도체 장치의 구성을 명확히 한다. 도 60∼도 79는, 본 실시 형태의 반도체 장치의 제조 공정을 나타내는 요부 단면도이다.
도 60, 도 61에 나타내는 바와 같이, 메모리 셀 영역(1A)에, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)을 형성한다. 이때, 주변 회로 영역(2A)에는, CG 게이트 절연막(GIm), 제어 게이트 전극(CG)용의 폴리실리콘막(10), 및 캡 절연막(CP1)이 형성되어 있다. 메모리 셀 영역(1A)의 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)은, 실시 형태 1의 경우와 마찬가지로 형성할 수 있다(도 14∼도 23 참조).
다음으로, 도 62, 도 63에 나타내는 바와 같이, 메모리 셀 영역(1A) 및 주변 회로 영역(2A)에 보호막(PRO1)을 형성한다. 보호막(PRO1)은, 예를 들면 산화실리콘막 등으로 이루어지며, CVD법 등을 이용해서 형성할 수 있다. 보호막(PRO1)의 막 두께는, 제어 게이트 전극(CG)과 캡 절연막(CP1)의 막 두께의 합보다 큰 막 두께로 한다. 다음으로, 보호막(PRO1)의 상부를, 캡 절연막(CP1)이 노출될 때까지, CMP법 등을 이용하여 연마한다. 이에 의해, 캡 절연막(CP1) 및 보호막(PRO1)의 표면이 평탄화된다.
다음으로, 도 64, 도 65에 나타내는 바와 같이, 주변 회로 영역(2A)의 게이트 전극(GE)의 형성 영역 및 메모리 셀 영역(1A)에 포토레지스트막(PR10)을 형성하고, 이 포토레지스트막(PR10)을 마스크로 해서, 주변 회로 영역(2A)에 잔존하는 제어 게이트 전극(CG)용의 도전막(예를 들면, 폴리실리콘막(10))과 캡 절연막(CP1)과 CG 게이트 절연막(GIm)을 에칭한다. 이에 의해, 주변 회로 영역(2A)의 게이트 전극(GE)의 형성 영역에, 제어 게이트 전극(CG)용의 도전막(예를 들면, 폴리실리콘막(10))과 같은 층의 막으로 이루어지는 더미 게이트 전극(DGE)을 형성한다. 더미 게이트 전극(DGE)의 위에는, 캡 절연막(CP1)이 잔존하며, 더미 게이트 전극(DGE)의 아래에는 CG 게이트 절연막(GIm)과 같은 층의 막이 잔존해 있다.
다음으로, 도 66, 도 67에 나타내는 바와 같이, n-형 반도체 영역(21a, 21b, 21c)을 형성한다. 여기서는, 실시 형태 1의 경우와 마찬가지로, 예를 들면 비소(As) 또는 인(P) 등의 n형 불순물을, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 더미 게이트 전극(DGE)을 마스크로 이용하여, p형 웰(PW1, PW2) 중에 도입한다.
다음으로, 도 68, 도 69에 나타내는 바와 같이, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 합성체의 양측의 측벽, 및 더미 게이트 전극(DGE)의 양측의 측벽에, 사이드월 스페이서(SW)를 형성한다. 예를 들면, 실시 형태 1의 경우와 마찬가지로, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 더미 게이트 전극(DGE)상을 포함하는 반도체 기판(1)상에, 질화실리콘막 등으로 이루어지는 절연막을 형성하고, 이 절연막을 이방성 에칭에 의해 에치 백한다.
다음으로, n+형 반도체 영역(22a, 22b, 22c)을 형성한다. 여기서는, 실시 형태 1의 경우와 마찬가지로, 예를 들면 비소(As) 또는 인(P) 등의 n형 불순물을, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 더미 게이트 전극(DGE), 사이드월 스페이서(SW)를 마스크로 이용하여, p형 웰(PW1, PW2) 중에 도입한다.
다음으로, 도 70, 도 71에 나타내는 바와 같이, 예를 들면, 실시 형태 1의 경우와 마찬가지로 해서, 금속 실리사이드층(SIL)을 형성한다.
다음으로, 도 72, 도 73에 나타내는 바와 같이, 층간 절연막(IL1)을 형성한다. 실시 형태 1의 경우와 마찬가지로 해서, 얇은 질화실리콘막(IL1a)과, 두꺼운 산화실리콘막(IL1b)과의 적층막으로 이루어지는 층간 절연막(IL1)을 형성한다.
다음으로, 도 74, 도 75에 나타내는 바와 같이, 층간 절연막(IL1)의 상부를 제거한다. 예를 들면, 층간 절연막(IL1)의 상부를, 제어 게이트 전극(CG) 및 더미 게이트 전극(DGE)이 노출될 때까지, CMP법 등을 이용하여 연마한다. 이에 의해, 메모리 셀 영역(1A) 및 주변 회로 영역(2A)의 높이가, 제어 게이트 전극(CG) 및 더미 게이트 전극(DGE)의 높이가 되도록, 평탄화된다. 또한, 도 74에 나타내는 예에서는, 메모리 게이트 전극(MG)의 표면에 형성된 금속 실리사이드층(SIL)은 제거된다.
다음으로, 도 76, 도 77에 나타내는 바와 같이, 메모리 셀 영역(1A)의 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 표면을 덮는 보호막(PRO2)을 형성한다. 예를 들면, 반도체 기판(1)상에, 산화실리콘막 등으로 이루어지는 절연막을 형성하고, 포토리소그래피 기술 및 에칭 기술을 이용하여, 패터닝한다. 이에 의해, 메모리 셀 영역(1A)의 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 표면은 보호막(PRO2)으로 덮이고, 주변 회로 영역(2A)의 더미 게이트 전극(DGE)의 표면은 노출된다.
다음으로, 노출된 더미 게이트 전극(DGE) 및 그 하층의 게이트 절연막(GIm)을, 에칭에 의해 제거한다. 이에 의해, 더미 게이트 전극(DGE)이 제거된 부분에, 홈(T)이 형성된다. 홈(T)의 저면에는, p형 웰(PW2)이 노출되며, 홈(T)의 측면에는, 사이드월 스페이서(SW)가 노출된다.
다음으로, 도 78, 도 79에 나타내는 바와 같이, 홈(T)의 내부를 포함하는 층간 절연막(IL1)상에, 산화실리콘막 또는 산질화실리콘막 등으로 이루어지는 절연막(GIa)을, 예를 들면 1㎚ 정도의 막 두께로, 열산화법 등에 의해 형성한다. 이 절연막(GIa)은, 반도체 기판(1)과 후술하는 절연막(GIb) 사이에 형성되기 때문에, 계면층으로 볼 수 있다. 또한, 절연막(GIa)을 CVD법으로 형성해도 된다. 다음으로, 하층의 절연막(GIa)상에, 상층의 절연막(GIb)으로서, 고유전율막(High-k막)을 형성한다. 절연막(GIb)의 비유전율은, 질화실리콘의 비유전율보다 높다. 이러한 막으로는, 산화하프늄막, 산화지르코늄막, 산화알루미늄막, 산화탄탈막 또는 산화란탄막 등의 금속 산화막을 이용할 수 있다. 절연막(GIb)의 두께는, 예를 들면 1∼3㎚ 정도이다. 또한, 절연막(GIb)은, 스퍼터링법, ALD법 또는 CVD법 등을 이용해서 형성할 수 있다. 이렇게 해서, 게이트 절연막(GI)을 구성하는 상층의 절연막(GIb)과 하층의 절연막(GIa)를 형성한다.
다음으로, 게이트 절연막(GI(GIa, GIb))상에, 게이트 전극(GE)을 구성하는 도전막을 형성한다. 도전막으로는, 예를 들면 다결정 실리콘막 등의 실리콘막 이외의 금속막을 이용할 수 있으며, 적합하게는, 예를 들면 알루미늄(Al)막, 질화탄탈(TaN)막, 질화티탄(TiN)막 등으로 이루어지는 금속막을 이용할 수 있다. 예를 들면, 게이트 절연막(GI)상에, 도전막을 스퍼터링법 등에 의해 형성한 후, 홈(T) 외부의 게이트 절연막(GI) 및 도전막을 CMP법 등에 의해 제거한다. 이에 의해, 홈(T) 내에, 게이트 절연막(GI)과 그 위의 도전막으로 이루어지는 게이트 전극(GE)을 매립할 수 있다. 또한, 게이트 절연막(GI)은, 홈(T)의 저면과 측면을 덮도록 형성된다. 또한, 달리 말하면, 게이트 절연막(GI)은, 게이트 전극(GE)의 저면과 홈(T)의 저면 사이뿐만 아니라, 게이트 전극(GE)의 측면과 홈(T)의 측면 사이에, 형성된다. 또한, 도전막과 게이트 절연막(GI) 사이에, MISFET의 게이트 전극의 일함수를 조정하기 위한 금속막을 형성해도 된다. 또한, 이 금속막은, 게이트 전극(GE)의 일부가 된다.
상기 도전막을 연마 제거할 때, 메모리 셀 영역(1A)의 보호막(PRO2)이나 그 하층에 잔존할 수 있는 캡 절연막(CP1)이 제거된다. 이와 같이, 상술한 더미 게이트 전극(DGE)의 상층의 막을 CMP법 등에 의해 연마하는 공정(제1 연마 공정)에서, 제어 게이트 전극(CG)상에 캡 절연막(CP1)이 잔존해도(도 77 참조), 상기 홈(T)의 내부에 도전막을 매립할 때에 행해지는 연마 공정(제2 연마 공정)에 의해 제거된다. 특히, 메모리 셀 영역(1A)의 소자 분리 영역(STI1)의 표면의 후퇴량이, 10㎚ 이상 20㎚ 이하의 범위이면, 제어 게이트 전극(CG)상에 잔존한 캡 절연막(CP1)은, 상기 홈(T)의 내부에 도전막을 매립할 때에 행해지는 연마 공정(제2 연마 공정)에 의해 제거된다.
이후, 실시 형태 1의 경우와 마찬가지로 하여, 메모리 셀 영역(1A)의 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상부에 금속 실리사이드층(SIL)을 형성한다. 또한, 얇은 질화실리콘막(IL1a)과, 두꺼운 산화실리콘막(IL1b)과, 그 위의 산화실리콘막(IL1c)의 적층막으로 이루어지는 층간 절연막(IL1)을 형성한 후, 그 중에 플러그(P1)를 형성한다. 그리고, 층간 절연막(IL1)상에, 제1 층째의 배선인 배선(M1)을 형성한다. 이후, 상층의 배선을 더 형성하지만, 여기서는 그 설명을 생략한다.
이상과 같이 하여, 본 실시 형태의 반도체 장치가 제조된다.
(실시 형태 3)
본 실시 형태에서는, 상기 실시 형태의 각종 응용예에 대해서 설명한다.
(응용예 1)
본 응용예에서는, 1) 소자 분리 영역(STI1)의 표면을 후퇴시켜 낮추는 경우의 후퇴량에 대해서 설명한다. 또한, 2) 메모리 셀 영역(1A)의 제어 게이트 전극 형성용의 폴리실리콘막의 성막 후의 반도체 기판 표면으로부터의 높이(Tc)와 주변 회로 영역(2A)의 더미 게이트 전극 형성용의 폴리실리콘막의 성막 후의 반도체 기판 표면으로부터의 높이(Td)의 관계에 대해서 설명한다. 도 80∼도 83은, 본 응용예를 설명하기 위한 도면이다.
<소자 분리 영역(STI1)의 표면을 후퇴시켜 낮추는 경우의 후퇴량>
메모리 셀 영역(1A)에서, 소자 분리 영역(STI1)의 표면을 후퇴시켜 낮추는 경우의 후퇴량에 대해서 이하에 설명한다. 도 80은, 메모리 셀 영역(1A)의 소자 분리 영역의 표면의 후퇴량을 설명하기 위한 도면이다.
메모리 셀 영역(1A)에서,
S : 소자 분리 영역(STI1)의 표면의 후퇴량(메모리 셀 영역(1A)에 있어서의, 소자 분리 영역(STI1)의 표면 높이(H1)와, p형 웰(PW1)(반도체 기판(1))의 표면 높이(H2)의 차),
Pc : 제어 게이트 전극(CG)을 구성하는 폴리실리콘막의 연마량,
H : 연마 후의 제어 게이트 전극(CG)의 p형 웰(PW1)(반도체 기판(1))의 표면으로부터의 폴리실리콘막의 높이(즉, CG 게이트 절연막(GIm)의 두께와 제어 게이트 전극(CG)의 두께의 합),
로 한 경우, S, Pc, H에 대해, 이하의(1)∼(6)의 관계를 생각할 수 있다.
(1) S<Pc<H
(2) S<H<Pc
(3) Pc<S<H
(4) Pc<H<S
(5) H<S<Pc
(6) H<Pc<S
여기서, (4), (5), (6)은, H<S이고, 후퇴량(STI 단차)이 큰 경우이다(이른바 핀(Fin) 구조의 경우이다.).
이 경우, 도 80(A)에 나타내는 바와 같이, 제어 게이트 전극(CG)용의 폴리실리콘막(10)을 일단 두껍게 퇴적하고, 폴리실리콘막(10)의 표면을 연마함으로써 평탄화한 후, 더욱더, 제어 게이트 전극(CG)을 구성하는 폴리실리콘막(10)을 연마하는 프로세스를 생각할 수 있다. 그러나, 이 프로세스에서는, 공정 수가 많아진다.
또한, 도 80(B)은, 후퇴량(STI 단차)이 작은 경우이다. 이 경우, (3)과 같은 Pc<S<H이며, 제어 게이트 전극(CG)용의 폴리실리콘막(10)에, 캡 절연막(CP1)이 잔존하여, 바라는 영역의 폴리실리콘막(10)이 노출되지 않고, 제어 게이트 전극(CG)의 표면에 금속 실리사이드층(SIL)이 형성되지 않을 우려가 있다. 또한, (2)와 같이, S<H<Pc이면, 제어 게이트 전극(CG)의 가공 시의 애스펙트 비(단면 종횡 비)가 커질 염려가 있다. 또한, 연마량이 커지는 것에 의해 연마 후의 제어 게이트 전극(CG)의 높이의 편차가 커질 염려가 있다.
이상의 고찰에 의해, 상기 S, Pc, H의 관계에 대해서는, (1)∼(6) 중, (1) S<Pc<H로 하는 것이 더 바람직하다. 즉, 후퇴량(STI 단차)은 작게 설정하고, 제어 게이트 전극(CG)의 높이는, 제어 게이트 전극(CG)을 구성하는 폴리실리콘막의 연마량보다 크게 하는 것이 바람직하다(도 80(C)).
예를 들면, 제어 게이트 전극(CG) 또는 메모리 게이트 전극(MG)의 채널 폭이, 100㎚인 경우에, 후퇴량(STI 단차)을 10㎚로 한 경우, 실효 채널 폭은 약 120㎚로 확대된다. 이에 의해, 전류 구동력을 약 20% 크게 할 수 있다.
만약, H를 60㎚로 설정하고, Pc의 프로세스 편차가 적어도 ±10㎚ 정도인 것을 고려하면, (1)의 관계를 충족시키는 경우, S는 크게 40㎚가 된다. 또한, 후퇴량(STI 단차)이 크면, I-V파형에 혹 모양의 이상이 확인되는 경우가 있고, 특성 편차의 요인이 된다. 따라서, 후퇴량(STI 단차)으로서, 10㎚∼20㎚의 범위를 설정하는 쪽이 바람직하다고 말할 수 있다.
또한, 상술한 바와 같이, 주변 회로 영역(2A)의 소자 분리 영역에서는, 소자 분리 영역(STI1)의 표면 높이(H2)를, 반도체 기판(1)의 표면 높이(H2)보다 후퇴시키지 않고, 후퇴량을 극력 작게 하고 있지만, 프로세스 편차를 고려하면, 10㎚ 미만, 더 바람직하게는 5㎚ 이하의 후퇴량은 허용된다.
<메모리 셀 영역(1A)의 제어 게이트 전극 형성용의 폴리실리콘막의 성막 후의 반도체 기판 표면으로부터의 높이(Tc)와 주변 회로 영역(2A)의 더미 게이트 전극 형성용의 폴리실리콘막의 성막 후의 반도체 기판 표면으로부터의 높이(Td)와의 관계>
다음으로, 메모리 셀 영역(1A)의 제어 게이트 전극 형성용의 폴리실리콘막(10)(CG)의 성막 후의 반도체 기판 표면으로부터의 높이를 Tc로, 주변 회로 영역(2A)의 더미 게이트 전극 형성용의 폴리실리콘막, 상술한 릴레이(relay) 폴리실리콘막(11)(DGE)의 성막 후의 반도체 기판 표면으로부터의 높이를 Td로 한다.
도 81에 나타내는 바와 같이, H<Tc<Td의 경우, 주변 회로 영역(2A)의 폴리실리콘막(11)(DGE)의 연마량(Pd)이 커진다. 폴리실리콘막(11)(DGE)의 연마량(Pd)이 커지면, 연마 정밀도에 따라서는, 주변 회로 영역(2A)의 폴리실리콘막(11)(DGE)의 높이(H)의 편차가 커진다. 이러한 상태에서, 폴리실리콘막(11)(DGE)을 제거하여 홈을 형성하고, 그곳에 금속막을 매립하여 메탈 게이트를 형성한 경우, 게이트 전극의 일함수가 변하는 등, MISFET의 트랜지스터 특성의 안정성이 열화하는 경우가 있다.
도 82에 나타내는 바와 같이, H<Td<Tc인 경우, 메모리 셀의 제어 게이트 전극의 폴리실리콘막(10)(CG)의 연마량(Pc)이 커지지만, 이 폴리실리콘막(10)(CG)은, 금속막으로 치환하지 않으므로, 게이트 전극의 일함수의 편차라는 점에서는, 큰 문제가 되지 않는다.
또한, 상술한 바와 같이, 메모리 셀 영역(1A)의 제어 게이트 전극 형성용의 폴리실리콘막(10)(CG)을 이용하여 더미 게이트 전극(DGE)을 형성하는 경우에 있어서는, 도 83에 나타내는 바와 같이, H<Td=Tc가 된다. 이 경우, 메모리 셀 영역(1A)의 STI 단차 등에 대응하여, 연마량이 제약을 받아, 주변 회로 영역(2A)의 폴리실리콘막(10)(CG)의 연마량이 커질 수밖에 없는 경우가 생길 수 있다.
(응용예 2)
상기 실시 형태 1, 2에서는, 메모리 셀 영역(1A)의 소자 분리 영역(STI1) 전체를 후퇴시키고 있지만, 소자 분리 영역(STI1)과 p형 웰(활성 영역)(PW1)의 경계부의 소자 분리 영역(STI1)만을 후퇴시켜도 된다. 바꿔 말하면, <소자 분리 영역의 높이에 대하여>의 란에서 설명한 소자 분리 영역의 높이(H1, H2)를, 활성 영역 끝에 접하는 부분으로 정의해도 된다.
이러한 경우도, 도 84에 나타내는 바와 같이, 제어 트랜지스터와 메모리 트랜지스터의 양쪽의 실효 채널 폭을 크게 할 수 있다. 도 84는, 본 응용예를 설명하기 위한 도면이다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러 가지로 변경 가능하다는 것은 말할 필요도 없다.
1 반도체 기판
1A 메모리 셀 영역
1B 고전압 MISFET 영역
1C 저전압 MISFET 영역
2A 주변 회로 영역
10 폴리실리콘막
11 폴리실리콘막
18a 산화실리콘막
18b 질화실리콘막
18c 산화실리콘막
21a n-형 반도체 영역
21b n-형 반도체 영역
21c n-형 반도체 영역
22a n+형 반도체 영역
22b n+형 반도체 영역
22c n+형 반도체 영역
BM 금속막
C1 콘택트 홀
CG 제어 게이트 전극
CH 채널
CP1 캡 절연막
CP2 캡 절연막
DGE 더미 게이트 전극
GE 게이트 전극
GI 게이트 절연막
GIa 절연막
GIb 절연막
GIm 게이트 절연막
H 높이
H1 높이
H2 높이
IL1 층간 절연막
IL1a 질화실리콘막(절연막)
IL1b 산화실리콘막(절연막)
IL1c 산화실리콘막(절연막)
M1 배선
M2 배선
MD 반도체 영역
MG 메모리 게이트 전극
MS 반도체 영역
NW2 n형 웰
ONO 트랩 절연막
OX 하지 산화막
P1 플러그
PR1∼PR6 포토레지스트막
PR10 포토레지스트막
PRO1 보호막
PRO2 보호막
PRO3 보호막
PW1 p형 웰
PW2 p형 웰
SD 반도체 영역
SIL 금속 실리사이드층
STI1 소자 분리 영역
STI2 소자 분리 영역
SW 사이드월 스페이서
T 홈

Claims (20)

  1. 반도체 기판의 제1 영역의 제1 활성 영역에 배치된 불휘발성 메모리 셀과, 제2 영역의 제2 활성 영역에 배치된 MISFET을 가진 반도체 장치로서,
    상기 불휘발성 메모리 셀은,
    상기 반도체 기판의 위쪽에 배치된 제1 게이트 전극부와,
    상기 반도체 기판의 위쪽에, 상기 제1 게이트 전극부와 이웃하도록 배치된 제2 게이트 전극부와,
    상기 제1 게이트 전극부와 상기 반도체 기판과의 사이에 형성된 제1 절연막과,
    상기 제2 게이트 전극부와 상기 반도체 기판과의 사이 및 상기 제1 게이트 전극부와 상기 제2 게이트 전극부와의 사이에 형성되며, 그 내부에 전하 축적부를 가진 제2 절연막을 가지며,
    상기 MISFET은,
    상기 반도체 기판의 위쪽에 배치되며, 금속막 또는 금속 화합물막을 포함하는 제3 게이트 전극부와,
    상기 제1 게이트 전극부와 상기 반도체 기판과의 사이에 형성되고, 고유전율막을 포함하는 제3 절연막과,
    상기 제3 게이트 전극부의 양측의 상기 반도체 기판 중에 형성된 소스, 드레인 영역을 가지며,
    상기 제1 영역에서, 상기 제1 활성 영역을 둘러싸는 제1 소자 분리 영역의 표면은, 상기 제2 영역에서, 상기 제2 활성 영역을 둘러싸는 제2 소자 분리 영역의 표면보다 낮은, 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제1 영역에서, 상기 제1 활성 영역을 둘러싸는 제1 소자 분리 영역의 표면은, 제1 게이트 전극부의 아래쪽의 상기 반도체 기판의 표면보다 낮고, 그 차가 제1 고저 차인, 반도체 장치.
  3. 청구항 2에 있어서,
    상기 제2 영역에서, 상기 제2 활성 영역을 둘러싸는 제2 소자 분리 영역의 표면은, 제3 게이트 전극부의 아래쪽의 상기 반도체 기판의 표면보다 낮고, 그 차가 제2 고저 차인, 반도체 장치.
  4. 청구항 3에 있어서,
    상기 제1 고저 차는, 상기 제2 고저 차보다 큰, 반도체 장치.
  5. 청구항 2에 있어서,
    상기 제1 고저 차는, 10㎚ 이상 20㎚ 이하인, 반도체 장치.
  6. 청구항 3에 있어서,
    상기 제2 고저 차는, 10㎚ 미만인, 반도체 장치.
  7. 청구항 1에 있어서,
    상기 제1 영역은, 직사각형 모양의 상기 제1 활성 영역이 복수 배치되고,
    상기 제1 소자 분리 영역의 표면의 높이는, 상기 제1 활성 영역 사이의 상기 제1 소자 분리 영역의 높이인, 반도체 장치.
  8. 청구항 1에 있어서,
    상기 제2 영역은, 직사각형 모양의 상기 제2 활성 영역이 복수 배치되고,
    상기 제1 소자 분리 영역의 표면의 높이는, 상기 제2 활성 영역 사이의 상기 제2 소자 분리 영역의 높이인, 반도체 장치.
  9. (a) 반도체 기판의 제1 영역의 제1 활성 영역을 구획하는 제1 소자 분리 홈과, 상기 반도체 기판의 제2 영역의 제2 활성 영역을 구획하는 제2 소자 분리 홈을 형성하고, 상기 제1 소자 분리 홈의 내부에 제1 절연막을 매립하는 것에 의해 제1 소자 분리 영역을 형성하고, 상기 제2 소자 분리 홈의 내부에 상기 제1 절연막을 매립하는 것에 의해 제2 소자 분리 영역을 형성하는 공정,
    (b) 상기 제1 소자 분리 영역의 표면을 후퇴시키는 공정,
    (c) 상기 제1 활성 영역상에, 제1 게이트 전극부 및 제2 게이트 전극부를 형성하는 공정,
    (d) 상기 제2 활성 영역상에, 제3 게이트 전극부의 치환용의 더미 전극부를 형성하는 공정,
    (e) 상기 제1 게이트 전극부, 제2 게이트 전극부 및 더미 전극부상에, 제2 절연막을 형성하는 공정,
    (f) 상기 제2 절연막을 상기 더미 전극부가 노출될 때까지 에칭하는 공정,
    (g) 노출된 상기 더미 전극부를 제거하고, 상기 제3 게이트 전극부를 형성하는 공정,
    을 가지는, 반도체 장치의 제조 방법.
  10. 청구항 9에 있어서,
    상기 제3 게이트 전극부는, 금속막 또는 금속 화합물막을 포함하는, 반도체 장치의 제조 방법.
  11. 청구항 10에 있어서,
    상기 (e) 공정의 상기 더미 전극부의 아래쪽에는, 고유전율막을 포함하는 제3 절연막이 형성되어 있는, 반도체 장치의 제조 방법.
  12. 청구항 10에 있어서,
    상기 (g) 공정은, 노출된 상기 더미 전극부를 제거하고, 고유전율막을 포함하는 제3 절연막을 형성한 후, 상기 제3 게이트 전극부를 형성하는 공정인, 반도체 장치의 제조 방법.
  13. 청구항 10에 있어서,
    상기 (b) 공정은, 제1 마스크막을 마스크로 해서, 상기 제1 소자 분리 영역의 표면을 후퇴시키는 공정이며,
    상기 (b) 공정의 전 또는 후에서, 상기 제1 마스크막을 마스크로 해서, 상기 제1 영역에, 불순물을 주입하는 공정을 가진, 반도체 장치의 제조 방법.
  14. 청구항 10에 있어서,
    상기 (g) 공정은, 노출된 상기 더미 전극부를 제거하는 것에 의해 홈을 형성하고, 상기 홈상에, 상기 금속막 또는 상기 금속 화합물막을 포함하는 막을 퇴적한 후, 상기 금속막 또는 상기 금속 화합물막을 포함하는 막의 상부를 연마하는 것에 의해, 상기 제3 게이트 전극부를 형성하는 공정인, 반도체 장치의 제조 방법.
  15. 청구항 10에 있어서,
    상기 (b) 공정에서, 상기 제1 활성 영역을 둘러싸는 제1 소자 분리 영역의 표면은, 상기 제2 활성 영역을 둘러싸는 제2 소자 분리 영역의 표면보다 낮은, 반도체 장치의 제조 방법.
  16. 청구항 15에 있어서,
    상기 (b) 공정에서,
    상기 제1 활성 영역을 둘러싸는 제1 소자 분리 영역의 표면은, 상기 반도체 기판의 표면보다 낮고, 그 차가 제1 고저 차이며,
    상기 제2 활성 영역을 둘러싸는 제2 소자 분리 영역의 표면은, 상기 반도체 기판의 표면보다 낮고, 그 차가 제2 고저 차이며,
    상기 제1 고저 차는, 상기 제2 고저 차보다 큰, 반도체 장치의 제조 방법.
  17. 청구항 16에 있어서,
    상기 제1 고저 차는, 10㎚ 이상 20㎚ 이하인, 반도체 장치의 제조 방법.
  18. 청구항 16에 있어서,
    상기 제2 고저 차는, 10㎚ 미만인, 반도체 장치의 제조 방법.
  19. (a) 반도체 기판의 제1 영역의 제1 활성 영역을 구획하는 제1 소자 분리 홈과, 상기 반도체 기판의 제2 영역의 제2 활성 영역을 구획하는 제2 소자 분리 홈을 형성하고, 상기 제1 소자 분리 홈의 내부에 제1 절연막을 매립하는 것에 의해 제1 소자 분리 영역을 형성하고, 상기 제2 소자 분리 홈의 내부에 상기 제1 절연막을 매립하는 것에 의해 제2 소자 분리 영역을 형성하는 공정,
    (b) 상기 제1 소자 분리 영역의 표면을 후퇴시키는 공정,
    (c) 상기 제1 활성 영역상에, 제1 게이트 전극부 및 제2 게이트 전극부를 형성하는 공정,
    (d) 상기 제2 활성 영역상에, 제3 게이트 전극부의 치환용의 더미 전극부로서, 상기 제1 게이트 전극부와 같은 층의 막으로 이루어지는 상기 치환용의 더미 전극부를 형성하는 공정,
    (e) 상기 제1 게이트 전극부, 제2 게이트 전극부 및 더미 전극부상에, 제2 절연막을 형성하는 공정,
    (f) 상기 제2 절연막을 상기 더미 전극부가 노출될 때까지 에칭하는 공정,
    (g) 노출된 상기 더미 전극부를 제거하고, 제3 게이트 전극부를 형성하는 공정,
    을 가지는, 반도체 장치의 제조 방법.
  20. 청구항 19에 있어서,
    상기 제3 게이트 전극부는, 금속막 또는 금속 화합물막을 포함하는, 반도체 장치의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6670719B2 (ja) * 2016-09-28 2020-03-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10872898B2 (en) * 2017-07-19 2020-12-22 Cypress Semiconductor Corporation Embedded non-volatile memory device and fabrication method of the same
US10504912B2 (en) * 2017-07-28 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Seal method to integrate non-volatile memory (NVM) into logic or bipolar CMOS DMOS (BCD) technology
JP2019054213A (ja) * 2017-09-19 2019-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20220014517A (ko) * 2020-07-29 2022-02-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US11637046B2 (en) 2021-02-23 2023-04-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor memory device having composite dielectric film structure and methods of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041354A (ja) 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
US20140227843A1 (en) * 2013-02-12 2014-08-14 Renesas Electronics Corporation Method of manufacturing a semiconductor device
JP2014154789A (ja) 2013-02-12 2014-08-25 Renesas Electronics Corp 半導体装置の製造方法
KR20140108105A (ko) * 2013-02-28 2014-09-05 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
KR20160018417A (ko) * 2014-08-08 2016-02-17 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6120609B2 (ja) * 2013-02-25 2017-04-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6407609B2 (ja) * 2014-08-01 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6440507B2 (ja) * 2015-01-27 2018-12-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6670719B2 (ja) * 2016-09-28 2020-03-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041354A (ja) 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
KR20060050209A (ko) * 2004-07-29 2006-05-19 가부시끼가이샤 르네사스 테크놀로지 반도체장치 및 그 제조방법
US20140227843A1 (en) * 2013-02-12 2014-08-14 Renesas Electronics Corporation Method of manufacturing a semiconductor device
JP2014154790A (ja) 2013-02-12 2014-08-25 Renesas Electronics Corp 半導体装置の製造方法
JP2014154789A (ja) 2013-02-12 2014-08-25 Renesas Electronics Corp 半導体装置の製造方法
KR20140108105A (ko) * 2013-02-28 2014-09-05 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
KR20160018417A (ko) * 2014-08-08 2016-02-17 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법

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Publication number Publication date
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JP6670719B2 (ja) 2020-03-25
CN107871748A (zh) 2018-04-03
US20200098775A1 (en) 2020-03-26
US20180090508A1 (en) 2018-03-29
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