KR20060050209A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR20060050209A
KR20060050209A KR1020050064173A KR20050064173A KR20060050209A KR 20060050209 A KR20060050209 A KR 20060050209A KR 1020050064173 A KR1020050064173 A KR 1020050064173A KR 20050064173 A KR20050064173 A KR 20050064173A KR 20060050209 A KR20060050209 A KR 20060050209A
Authority
KR
South Korea
Prior art keywords
gate
field effect
cross
effect transistor
region
Prior art date
Application number
KR1020050064173A
Other languages
English (en)
Inventor
다이 히사모토
칸 야스이
신이치로 기무라
테쯔야 이시마루
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20060050209A publication Critical patent/KR20060050209A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 반도체장치 및 그 제조방법에 관한 것으로서 스플릿트게이트 구조의 불휘발성 반도체 기억장치에 있어서 메모리게이트가 돌출형 기판상에 형성되어 그 측면을 채널로서 이용하도록 하여 메모리 셀을 축소하여도 독출하여 전류 구동력이 뛰어난 불휘발성 반도체 기억장치를 제공하는 기술을 제공한다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTORDEVICE AND MANUFACTURING METHOD OF SEMICONDUCTORDEVICE}
도 1은 메모리 셀을 설명하기 위한 메모리 셀 등가 회로도이다.
도 2는 메모리 셀 어레이를 설명하기 위한 등가 회로도이다.
도 3은 메모리 셀 어레이를 설명하기 위한 등가 회로도이다.
도 4는 메모리 셀 레이아웃을 설명하기 위한 평면 배치도이다.
도 5는 메모리 셀 어레이를 설명하기 위한 등가 회로도이다.
도 6은 메모리 셀 레이아웃을 설명하기 위한 평면 배치도이다.
도 7은 메모리 셀 어레이를 설명하기 위한 등가 회로도이다.
도 8은 메모리 셀 레이아웃을 설명하기 위한 평면 배치도이다.
도 9는 메모리 셀 어레이를 설명하기 위한 등가 회로도이다.
도 10은 메모리 셀 레이아웃을 설명하기 위한 평면 배치도이다.
도 11은 메모리 셀 구조를 설명하기 위한 평면 배치도이다.
도 12는 본 발명의 소자 구조를 설명하는 단면 구조도이다.
도 13A는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 13B는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 13C는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 14A는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 14B는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 14C는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 15A는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 15B는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 15C는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 16A는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 16B는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 16C는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 17A는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 17B는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 17C는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 18A는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 18B는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 18C는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 19A는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다.
도 19B는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다
도 19C는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다
도 20A는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다
도 20B는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다
도 20C는 본 발명의 제 1의 소자 제조 공정을 설명하는 단면 구조도이다
도 21A는 본 발명의 제 2의 소자 제조 공정을 설명하는 단면 구조도이다
도 21B는 본 발명의 제 2의 소자 제조 공정을 설명하는 단면 구조도이다
도 21C는 본 발명의 제 2의 소자 제조 공정을 설명하는 단면 구조도이다
도 22A는 본 발명의 제 2의 소자 제조 공정을 설명하는 단면 구조도이다.
도 22B는 본 발명의 제 2의 소자 제조 공정을 설명하는 단면 구조도이다.
도 22C는 본 발명의 제 2의 소자 제조 공정을 설명하는 단면 구조도이다.
도 23A는 본 발명의 제 2의 소자 제조 공정을 설명하는 단면 구조도이다.
도 23B는 본 발명의 제 2의 소자 제조 공정을 설명하는 단면 구조도이다.
도 23C는 본 발명의 제 2의 소자 제조 공정을 설명하는 단면 구조도이다.
도 24A는 본 발명의 제 2의 소자 제조 공정을 설명하는 단면 구조도이다.
도 24B는 본 발명의 제 2의 소자 제조 공정을 설명하는 단면 구조도이다.
도 24C는 본 발명의 제 2의 소자 제조 공정을 설명하는 단면 구조도이다.
도 25A는 본 발명의 제 2의 소자 제조 공정을 설명하는 단면 구조도이다.
도 25B는 본 발명의 제 2의 소자 제조 공정을 설명하는 단면 구조도이다.
도 25C는 본 발명의 제 2의 소자 제조 공정을 설명하는 단면 구조도이다.
도 26은 본 발명의 제 3의 소자 제조 공정을 설명하는 단면 구조도이다.
도 27A는 본 발명의 제 4의 소자 제조 공정을 설명하는 단면 구조도이다.
도 27B는 본 발명의 제 4의 소자 제조 공정을 설명하는 단면 구조도이다.
도 28은 메모리 셀 어레이를 설명하기 위한 등가 회로도이다.
도 29는 메모리 셀 레이아웃을 설명하기 위한 평면 배치도이다.
도 30A는 본 발명의 제 5의 소자 제조 공정을 설명하는 단면 구조도이다.
도 30B는 본 발명의 제 5의 소자 제조 공정을 설명하는 단면 구조도이다.
도 30C는 본 발명의 제 5의 소자 제조 공정을 설명하는 단면 구조도이다.
도 31은 메모리 셀 어레이를 설명하기 위한 등가 회로도이다.
도 32는 메모리 셀 레이아웃을 설명하기 위한 평면 배치도이다.
도 33은 메모리 셀 어레이를 설명하기 위한 등가 회로도이다.
도 34는 메모리 셀 레이아웃을 설명하기 위한 평면 배치도이다.
도 35는 메모리 셀 어레이를 설명하기 위한 등가 회로도이다.
도 36은 메모리 셀 레이아웃을 설명하기 위한 평면 배치도이다.
도 37A는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 37B는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 37C는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 37D는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 37E는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 38A는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 38B는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 38C는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 38D는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 38E는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 39A는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 39C는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 39D는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 39E는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 40A는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 40B는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 40C는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 40D는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 40E는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 41A는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 41B는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 41C는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 41D는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 41E는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 42A는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 42B는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 42C는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 42D는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 42E는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 43A는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 43B는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 43C는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 43D는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 43E는 본 발명의 제 6의 소자 제조 공정을 설명하는 단면 구조도이다.
도 43F는 도 43E의 부분 Z의 부분 확대도이다.
도 44A는 본 발명의 제 7의 소자 제조 공정을 설명하는 단면 구조도이다.
도 44B는 본 발명의 제 7의 소자 제조 공정을 설명하는 단면 구조도이다.
도 44C는 본 발명의 제 7의 소자 제조 공정을 설명하는 단면 구조도이다.
도 44D는 본 발명의 제 7의 소자 제조 공정을 설명하는 단면 구조도이다.
도 44E는 본 발명의 제 7의 소자 제조 공정을 설명하는 단면 구조도이다.
도 45A는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 45B는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 45C는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 45D는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 45E는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 46A는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 46B는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 46C는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 46D는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 46E는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 47A는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 47B는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 47C는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 47D는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 47E는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 48A는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 48B는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 48C는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 48D는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 48E는 본 발명의 제 8의 소자 제조 공정을 설명하는 단면 구조도이다.
도 49는 메모리 셀의 등가적 저항을 설명하기 위한 메모리 셀 등가 회로도이다.
도 50은 메모리 셀 레이아웃을 설명하기 위한 평면 배치도이다.
도 51은 본 발명의 그 외의 소자 구조를 설명하는 단면 구조도이다.
도 52A는 본 발명의 제 9의 소자 제조 공정을 설명하는 단면 구조도이다.
도 52B는 본 발명의 제 9의 소자 제조 공정을 설명하는 단면 구조도이다.
도 52C는 본 발명의 제 9의 소자 제조 공정을 설명하는 단면 구조도이다.
도 53A는 본 발명의 제 9의 소자 제조 공정을 설명하는 단면 구조도이다.
도 53B는 본 발명의 제 9의 소자 제조 공정을 설명하는 단면 구조도이다.
도 53C는 본 발명의 제 9의 소자 제조 공정을 설명하는 단면 구조도이다.
도 54A는 본 발명의 제 9의 소자 제조 공정을 설명하는 단면 구조도이다.
도 54B는 본 발명의 제 9의 소자 제조 공정을 설명하는 단면 구조도이다.
도 54C는 본 발명의 제 9의 소자 제조 공정을 설명하는 단면 구조도이다.
도 55A는 본 발명의 제 9의 소자 제조 공정을 설명하는 단면 구조도이다.
도 55B는 본 발명의 제 9의 소자 제조 공정을 설명하는 단면 구조도이다.
도 55C는 본 발명의 제 9의 소자 제조 공정을 설명하는 단면 구조도이다.
도 56A는 본 발명의 제 9의 소자 제조 공정을 설명하는 단면 구조도이다.
도 56B는 본 발명의 제 9의 소자 제조 공정을 설명하는 단면 구조도이다.
도 56C는 본 발명의 제 9의 소자 제조 공정을 설명하는 단면 구조도이다.
도 57A는 본 발명의 제 10의 소자 제조 공정을 설명하는 단면 구조도이다.
도 57B는 본 발명의 제 10의 소자 제조 공정을 설명하는 단면 구조도이다.
도 57C는 본 발명의 제 10의 소자 제조 공정을 설명하는 단면 구조도이다.
도 58A는 본 발명의 제 10의 소자 제조 공정을 설명하는 단면 구조도이다.
도 58B는 본 발명의 제 10의 소자 제조 공정을 설명하는 단면 구조도이다.
도 58C는 본 발명의 제 10의 소자 제조 공정을 설명하는 단면 구조도이다.
도 59A는 본 발명의 제 10의 소자 제조 공정을 설명하는 단면 구조도이다.
도 59B는 본 발명의 제 10의 소자 제조 공정을 설명하는 단면 구조도이다.
도 59C는 본 발명의 제 10의 소자 제조 공정을 설명하는 단면 구조도이다.
도 60A는 본 발명의 제 10의 소자 제조 공정을 설명하는 단면 구조도이다.
도 60B는 본 발명의 제 10의 소자 제조 공정을 설명하는 단면 구조도이다.
도 60C는 본 발명의 제 10의 소자 제조 공정을 설명하는 단면 구조도이다.
도 61A는 본 발명의 제 10의 소자 제조 공정을 설명하는 단면 구조도이다.
도 61B는 본 발명의 제 10의 소자 제조 공정을 설명하는 단면 구조도이다.
도 61C는 본 발명의 제 10의 소자 제조 공정을 설명하는 단면 구조도이다.
도 62는 메모리 셀 레이아웃을 설명하기 위한 평면 배치도이다.
도 63A는 본 발명의 그 외의 소자 구조를 설명하는 단면 구조도이다.
도 63B는 본 발명의 그 외의 소자 구조를 설명하는 단면 구조도이다.
도 63C는 본 발명의 그 외의 소자 구조를 설명하는 단면 구조도이다.
도 64A는 본 발명의 그 외의 소자 구조를 설명하는 단면 구조도이다.
도 64B는 본 발명의 그 외의 소자 구조를 설명하는 단면 구조도이다.
도 64C는 본 발명의 그 외의 소자 구조를 설명하는 단면 구조도이다.
도 65는 메모리 셀 레이아웃을 설명하기 위한 평면 배치도이다.
도 66A는 본 발명의 그 외의 소자 구조를 설명하는 단면 구조도이다.
도 66B는 본 발명의 그 외의 소자 구조를 설명하는 단면 구조도이다.
도 66C는 본 발명의 그 외의 소자 구조를 설명하는 단면 구조도이다.
**** 주요부분을 나타내는 도면부호의 설명****
100 130：기판 120：산화막
200; 210 ; 300 ; 310： 확산층 전극
500 ; 550：게이트 전극
600 ; 620 ; 630 ; 650 ; 655：실리사이드층
900 ; 950：게이트 절연막
930 ; 931 ; 932 ; 935 ; 936 ; 940：절연막층
800 ; 801 ; 802：레지스트
1500：선택 게이트 패턴
1150：활성 영역 패턴
1550：메모리게이트 배치
1551：스페이서 에칭 마스크 패턴
1555：가공 잔재
1650：콘택트패턴
본 발명은 반도체 장치 및 그 제조 방법 특히 불휘발성 메모리 구조를 가지는 반도체 장치에 관한 것이다.
LSI에 조립된 집적 반도체 메모리의 1개에 불휘발성 메모리가 있다. 이것은 LSI의 전원을 꺼도 기억 정보가 남는 소자이고 LSI를 여러가지 응용에 이용하기 위해서는 지극히 중요한 소자로 되어 있다.
반도체소자의 불휘발성 메모리에 대해서는 S. Sze저의 물리학　오브　반도체디바이스 제 2판 윌리 출판(Physics　of　Semiconductor　Deｖices 2 nd　edition A　Wiley－Interscience　publication)의 제 496페이지에서 506페이지(비특허 문헌 1)에 이른바 부유 게이트형 메모리나 절연막을 이용한 메모리의 기재가 나타난다. 여기에서도 기재가 있는 바와 같이 절연막을 적층하고 그 계면이나 절연막안의 트랩등에 전하를 비축하는 것은 부유 게이트형에 비해 새로운 도전층을 형성할 필요가 없고 CMOSLSI 프로세스와 정합성 좋은 메모리를 형성할 수 있는 것이 알려져 있다.
그러나 지금까지의 절연막안에 전하를 비축하는 것으로는 전하의 주입과 방출을 실시 시키면서 또한 충분히 전하 보지 특성을 갖는 것이 요구되기 때문에 실현이 곤란한 것으로 되어 있다. 이것에 대해서 전하를 방출시키는 대신에 다른 부호를 가진 전하를 주입하는 것으로 기억 정보의 개서를 실시하는 것이 제안되고 있다. 이 동작에 대해서는 1997년의 심포지엄 온 VLSI 테크놀로지 제 63 페이지에 기술이 나타난다 (비특허 문헌 2). 이 구조에서는 메모리 동작시키는 다결정 실리콘 게이트와 셀의 선택을 실시하는 게이트가 나누어져 형성되고 있다. 또 동일한 기재가 미국 특허 제 5969383호(특허 문헌 1)에도 볼 수가 있다.
이 메모리 셀 구조에서는 기본적으로는 NMOS를 베이스로 한 선택 게이트의 옆에 메모리게이트를 가지는 2개의 트랜지스터가 이른바 「세로 적층」의 배치로 놓여져 있다. 이것을 등가 회로로서 나타낸 것이 도 1이다. 메모리게이트의 게이트 절연막은 실리콘 산화막으로 실리콘 질화막을 사이에 두는 구조로 형성하고 있어 이른바 MONOS 구조(Metal-Oxide-Nitride-Oxide-Semiconductor(Silicon))로 되어 있다. 선택 게이트의 게이트 절연막은 실리콘 산화막이다. 다음에 형성 공정을 기초로 설명하지만 주변이나 그 외의 로직부에 있는 CMOS의 게이트 절연막과 공통화할 수가 있다. 확산층 전극은 각각 선택 게이트와 메모리게이트를 마스크로 형성하고 있다. 이 메모리 셀의 기본적인 동작으로서 (1) 기입 (2) 소거 (3) 보지 (4) 독출의 4개의 상태를 생각할 수 있다. 단 이 4개의 상태의 통칭은 대표적인 것으로 이용하고 있고 기입과 소거에 대해서는 역 호칭법을 할 수도 있다. 또 동작 오퍼레이션도 대표적인 것을 이용해 설명하지만 여러가지 다른 오퍼레이션법을 생각할 수 있다. 여기에서는 설명을 위하여 NMOS 타입으로 형성한 메모리 셀에 대해서 말하지만 PMOS 타입에서도 원리적으로는 동일하게 형성할 수가 있다.
(1) 기입시 메모리게이트측 확산층에 정전위를 주고 선택 게이트측 확산층에는 기판과 같은 접지 전위를 준다. 메모리게이트에 대해서 높은 게이트 오버드라이브 전압을 부가하는 것으로 메모리게이트하의 채널을 온 상태로 한다. 여기서 선택 게이트의 전위를 한계치 보다 예를 들면 0. 1 내지 0. 2 V 높은 값을 취하는 것으로 온 상태로 한다. 이 때 2개의 게이트의 경계 부근에 가장 강한 전계를 일으키기 때문에 다수의 핫 일렉트론이 발생해 메모리게이트 측에 주입된다. 이 현상은 소스 사이드 인젝션(Source side injection:SSI)로서 알려져 있는 것이고 이것에 대해서는 1986년 아이·이·이·이 인터내셔널　일렉트론　디바이스　미팅 테크니컬 다이제스트 제 586페이지에서 589페이지(IEEE InternationalElectronDevice Meeting TechnicalDigest pp 586-589 1986)에 A. T. Wu 등에 의한 기술이 나타난다(비특허 문헌 3). 여기서의 기술은 부유 게이트형의 메모리 셀을 이용하고 있지만 절연막형에 있어서도 주입 기구는 동일하다. 이 방식에서의 핫 일렉트론 주입의 특징으로서 전계가 선택 게이트와 메모리게이트 경계 부근에 집중하기 때문에 메모리게이트의 선택 게이트측 단부에 집중적으로 주입이 행해지는 것이다. 또 부유 게이트형에서는 전하 보지층이 전극에 의해 구성되고 있지만 절연막형에서는 절연막안에 축적되게 되는 경우가 되기 때문에 지극히 좁은 영역에 일렉트론이 보지되게 된다.
(2) 소거시 메모리게이트에 부전위를 주어 메모리게이트측 확산층에 정전위를 주는 것으로 확산층 단부의 메모리게이트와 확산층이 오버랩 한 영역에서 강반전이 생기도록 하는 것으로 밴드간 터널 현상을 일으켜 홀을 생성할 수가 있다. 이 밴드간 터널 현상에 대해서는 예를 들면 1987년 아이·이·이·이 인터내셔널　일렉트론　디바이스　미팅 테크니컬 다이제스트 제718페이지에서 721페이지(IEEE InternationalElectronDevice Meeting TechnicalDigest pp 718-721 1987)에 T. Y.Chan 등에 의한 기술을 볼 수 있다(비특허 문헌 4). 이 메모리 셀에 대해서는 발생한 홀이 채널 방향에 가속되어 메모리게이트의 바이어스에 의해 끌리고 ONO막안에 주입되는 것으로 소거 동작이 행해진다. 즉 일렉트론의 전하에 의해 상승하고 있던 메모리게이트의 한계치를 주입된 홀의 전하에 의해 끌어 내릴 수가 있다.
(3) 보지시 전하는 절연막 ONO막안에 주입된 캐리어의 전하로서 보지된다. 절연막안에서의 캐리어 이동은 지극히 적고 늦기 때문에 전극에 전압을 걸지 않아도 양호하게 보지할 수가 있다.
(4) 독출 때 선택 게이트측 확산층에 정전위를 주어 선택 게이트에 정전위를 주는 것으로 선택 게이트하의 채널을 온 상태로 한다. 여기서 기입 소거 상태에 의해 주어지는 메모리게이트의 한계치차를 판별할 수 있는 적당한 메모리게이트 전위 (즉 기입 상태의 한계치와 소거 상태의 한계치의 중간 전위)를 주는 것으로 보지하 고 있던 전하 정보를 전류로서 독출할 수가 있다.
[특허 문헌 1] US 005969383
[비특허 문헌 1] S. Sze저　Physics　of　Semiconductor　Deｖices 2 nd　editionA　Wiley－Interscience　publication　제 496페이지에서 506페이지
[비특허 문헌 2] 1997년 심포지엄 온 VLSI 테크놀로지 제 63 페이지
[비특허 문헌 3] 1986년 아이·이·이·이 인터내셔널　일렉트론　디바이스미팅 테크니컬 다이제스트 제 586페이지에서 589페이지
[비특허 문헌 4] 1987년 아이·이·이·이 인터내셔널　일렉트론　디바이스미팅 테크니컬 다이제스트 제 718페이지에서 721페이지
상기 종래 기술의 스플릿트게이트를 가진 정공 주입을 이용한 메모리 셀의 특징은 정공 주입 상태에서는 정공 전하이기 때문에 초기보다 낮은 한계치를 실현할 수가 있다. 이 때문에 소거 상태로 큰 독출 전류를 얻을 수 있는 점에 있다. 메모리 셀의 기본적인 회로 구성을 도 1에 나타낸다. 이 메모리 셀은 선택 트랜지스터(1)과 메모리트랜지스터(2)가 직렬로 접속되고 있는 예이다. 이와 같이 기본 구성이 MOSFET를 기본으로 한 메모리 셀이기 때문에 디바이스의 스켈링에 따라 그 특성이 변화하게 된다. 게이트 길이를 짧게 하는 것 혹은 게이트 절연 막두께를 얇게 하는 것으로 전류 구동력을 향상시킬 수가 있다. 한편 채널폭이 작아지면 전류값은 작아진다. 선택 게이트는 통상의 MOSFET로서 이들의 파라미터를 스켈링 할 수가 있다. 그러나 메모리게이트에서는 기입 소거 특성이나 전하 보지 특성을 유지하기 위해 게이트 절연 막두께나 게이트 길이를 스켈링 할 수가 없다. 그 때문에 메모리 셀을 스켈링 하면 트랜지스터의 채널폭이 축소하는 효과가 강하게 나타난다. 이때문에 전류 구동력이 저하하는 문제가 있다.
거기서 본 발명의 목적은 상기 문제점을 해결해 스켈링 해도 높은 전류 구동력을 가진 불휘발성 반도체 기억장치를 제공하는 것이다.
본원 발명의 골자는 돌출형 형상의 활성 영역을 형성해 해당 돌출부를 걸치도록 선택 게이트 혹은 메모리게이트를 배치하는 것이다.
본원 발명의 주된 형태를 열거하면 다음과 같다. 또한 반도체 기판의 대표예는 실리콘 기판이므로 이하 실리콘 기판을 갖고 설명한다.
본원 발명은 실리콘 기판과 전기 실리콘 기판상에 형성된 제 1의 절연 게이트형 전계 효과 트랜지스터와 전기 실리콘 기판상에 형성되고 또한 상기 제 1의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 1의 게이트 전극과 절연막을 개재하여 형성된 제 2의 게이트 전극을 가지는 제 2의 절연 게이트형 전계 효과 트랜지스터를 가진다. 그리고 상기 제 2의 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막은 전하 보지 기능을 갖고 상기 제 2의 게이트 전극에 의한 전압 특성의 변화의 기여에 의해 상기 제 1의 확산층 전극과 상기 제 2의 확산층 전극의 사이를 흐르는 전류를 제어하는 불휘발성 반도체 기억장치로서 또 다음의 특징을 가진다.
상기 제 1 및 제 2의 절연 게이트형 전계 효과 트랜지스터의 각 게이트 전극과 교차하는 방향으로 제 1의 확산층 전극과 상기 제 1의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 1의 게이트 전극과 해당 제 1의 게이트 전극에 대응하는 제 1의 채널 영역과 상기 제 2의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 2의 게이트 전극과 해당 제 2의 게이트 전극에 대응하는 제 2의 채널 영역과 상기 제 1의 확산층 전극과 상기 제 1의 채널 영역과 제 2의 채널 영역을 끼워서 대향하는 제 2의 확산층 전극을 가진다.
그리고 상기 제 1의 확산층 전극과 상기 제 2의 확산층 전극을 맺는 채널 방향으로 교차할 방향으로 돌출형 반도체 영역을 갖고 상기 절연 게이트형 전계 효과 트랜지스터의 어느쪽 혹은 그 양자의 채널 영역이 상기 돌출형 반도체 영역의 측벽에 형성되는 것이다.
즉 제 1의 형태는 적어도 상기 제 1의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 1의 채널 영역이 상기 돌출형 반도체 영역의 측벽에 형성되는 형태이다. 제 2의 형태는 적어도 상기 제 2의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 2의 채널 영역이 상기 돌출형 반도체 영역의 측벽에 형성되는 형태이다. 제 3의 형태는 상기 제 1 및 제 2의 절연 게이트형 전계 효과 트랜지스터의 양자가 상기 돌출형 반도체 영역의 측벽에 형성되는 형태이다.
또 상기 본원 발명의 형태에 대해서 상기 제 1의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 1의 채널 영역이 상기 반도체 기판의 상기 돌출형 반도체 영역을 제외한 기판면 혹은 이 반도체 기판의 표면과 평행한 면에 형성된 형태는 실용상 유용하다. 즉 해당 불휘발성 반도체 기억장치를 반도체 집적회로 반도체 장치에 적용하는 경우 반도체 집적회로 반도체 장치를 구성하는 통례의 절연 게이트형 전계 효과 트랜지스터는 반도체 기판의 표면 혹은 이것과 평행한 면위에 형성되 고 있다. 따라서 상기 돌출형 반도체 영역의 측벽에 채널을 형성하는 불휘발성 반도체 기억장치 이외의 절연 게이트형 전계 효과 트랜지스터는 이들 통례의 것과 같은 공정을 적용해 제조하는 것이 가능하기 때문이다.
＜실시의 형태 1＞
이하 본 발명의 실시예를 참조해 상세하게 설명한다. 우선 본 발명의 주요부가 되는 메모리 셀을 중심으로 형성법 및 본 발명의 구조를 설명한다.
본 발명의 메모리 셀에 의해 메모리어레이를 구성했을 때의 등가 회로를 도 2에 나타냈다. 여기에서는 워드 선(SGL)을 공통으로 하는 셀 등 8 비트를 나타내고 있다. 이것을 반복하는 것으로 어레이가 구성된다. 도의 예에서는 메모리 셀(BIT1 ; BIT2등)이 8개 배치되고 비트선(BL0BL1)과 이것에 교차하는 워드 선(SGL0 ; SGL1 SGL2 ; SGL3) 및 메모리게이트가 연결되는 선(이하 메모리게이트선을 약칭하는：MGL0 ; MGL1 ; MGL2 ; MGL3)이 배치되고 있다. SL0 ; SL1는 소스선이다.
도 3 ; 도 4는 등가 회로도와 이 메모리어레이를 실현하기 위한 반도체 기판상에서의 평면 배치(레이아웃)를 나타낸 것이다. 평면 레이아웃도에서는 셀 배치를 설명하기 위하여 활성 영역(1150)과 선택 게이트(1500) 및 메모리게이트(1550)와 콘택트 배치(1650)만을 나타냈다. 단 다음 형성 공정으로 설명하는 바와 같이 메모리게이트는 자기 정합 프로세스에 의해 형성할 수 있기 때문에 형성 공정으로 도시한 바와 같은 마스크는 존재하지 않고 배치를 설명하기 위한 것이다. 일점 쇄선으로 둘러싸는 영역이 등가 회로도의 WORD1에 대응한 2 비트이다. 도 3의 등가 회로 도를 대조하면 비트선(BL1)을 중심으로 좌우에 한쌍의 선택 게이트(1500) 및 메모리게이트(1550)가 배치되고 있다.
도 5 ; 도 6은 동일하게 메모리게이트와 선택 게이트의 배치를 교체한 경우의 구성 예의 등가 회로도 및 그 평면 레이아웃을 나타낸 것이다. 도 7 ; 도 8은 모든 메모리 셀의 확산층에 콘택트를 설치한 예이다. 활성 영역을 스트라이프 형상으로 형성할 수가 있다.
도 9 ; 도 10은 메모리 셀을 세로 적층 배치한 예를 나타내고 각각 등가 회로도 및 평면 레이아웃도이다. 도 10에는 도 9에 있어서의 BIT1의 부분의 선택 게이트(1500) 및 메모리게이트(1550)의 배치를 나타내고 있다. 그리고 이 예의 경우 셀은 각 비트마다 반복하게 된다.
이상 메모리 셀의 각종의 형태를 예시했지만 어느 레이아웃에 있어서도 선택 게이트와 메모리게이트의 기본 단위에서는 같은 구성이 된다. 거기서 도 11에 나타난 바와 같은 기본 구조로 형성 프로세스에 대해서 설명한다.
도 11의 레이아웃에 의해 형성한 메모리 셀의 단면 구조를 도 12에 나타냈다. 도 11에서 보여지는 바와 같이 평면적으로는 활성 영역(1150)의 상부에 선택 게이트(1500)와 메모리게이트(1550)가 병설되는 구성으로 되어 있다. 이러한 구성을 구현화한 예가 도 12이다. 반도체 기판(100) 상에 게이트 절연막이 900 및 950을 개재하여 선택 게이트(500) ; 메모리게이트(550)가 형성된다. 이들의 선택 게이트(500) ; 메모리게이트(550)의 각각의 한쪽 측벽에 측면 스페이서(940)가 형성된다. 선택 게이트(500)와 메모리게이트(550)는 게이트 절연막(950)의 연재부에 의해 절연되고 있다. 부호 950의 부분은 전하 보지부이고 예를 들면 실리콘 산화막과 실리콘 질화막과 실리콘 산화막을 적층한 것이다. 도중 적층막에서의 상세한 적층 구조는 생략 하고 있다. 메모리게이트 측에 확산층(200 및 210)이 형성된다. 여기에서는 설명을 위하여 이 확산층을 소스로 부르기로 한다. 선택 게이트 측에 확산층 (300 및 310)이 형성된다. 여기에서는 이 확산층을 드레인으로 부르기로 한다. 본예에서는 확산층(210 및 310)은 측면 스페이서(940)와 자기 정합적으로 형성되고 있다.
도 13A로부터 도 20C까지는 본 발명의 제 1의 실시예인 반도체 장치를 그 제조 공정순서에 나타낸 모식적인 단면도이다. 이들 도에 있어서 도 11의 채널 방향에서의 단면(A－A단면)을 각 도A(예를 들면 도 13A ; 도 14A 등) ; 선택 게이트를 포함한 단면(B－B단면)을 각 도B(예를 들면 도 13B ; 도 14B 등) ; 메모리게이트를 포함한 단면(C－C단면)을 각 도C(예를 들면 도 13C 도 14C등)에 나타낸다. 여기에서는 이른바 0. 13미크론 세대 상당한 프로세스를 이용해 설명한다.
반도체 기판(100)의 활성 영역 표면에 10 nm의 산화막(930)을 형성한 후 실리콘 질화막(931)을 100 nm CVD법에 의해 퇴적한다. 이 후 리소그래피 기술을 이용해 상기 실리콘 질화막(931) 및 산화막(930)의 적층막 및 반도체 기판(100) 을 300 nm 에칭 해 활성 영역(도 11 1150에 상당한다)을 원하는 형상으로 패터닝을 실시한다(도 13A; 도 13B ; 도 13C).
상기 공정으로 형성한 홈의 표면을 산화한 후 실리콘 산화막(932)을 퇴적시켰다. 또한 반도체 기판 표면의 산화막은 복잡하게 되므로 도에서는 표시를 생략 하였다. 이렇게 해 준비한 반도체 기판 표면을 화학 기계적 연마(CMP：Chemical mechanical polishing)를 행하고 이른바 천구 아이솔레이션(STI: Shallow Trench Isolation)을 완성시킨다(도 14A ; 도 14B ; 도 14C).
질화막(931)을 마스크로서 산화막(932)를 50 nm에칭 하는 것으로 돌출형의 형상을 얻을 수 있다. 이 에칭으로서 웨트계 에칭을 이용하는 것으로 기판으로의 데미지를 주지 않게 할 수가 있다(도 15A ; 도 15B ; 도 15C).
지금까지 마스크로서 이용해 온 질화막(931) 및 산화막(930)을 제거하는 것으로 활성 영역의 실리콘 표면을 노출시킨다(도 16A ; 도 16B ; 도 16C).
반도체 기판 표면을 열산화에 의해 2. 5 nm의 게이트 절연막(900)을 형성한 후 다결정 실리콘(500)을 CVD(Chemical　Vapour　Deposition) 법에 의해 200 nm퇴적 또 실리콘 산화막(935)을 50 nm 퇴적한다. 선택 게이트 패턴(도 11, 1500)에 의해 패터닝 한 후 상기 산화막(935) 및 다결정 실리콘(500)을 에칭 해 선택 게이트 전극을 형성한다. 이 때 (c)에 나타난 것처럼 메모리게이트 영역에서는 돌출형 측면으로 500 등이 남지 않게 가공을 실시한다(도 17A; 도 17B ; 도 17C).
메모리게이트 영역의 게이트 절연막(900)을 제거한 후 노출한 기판 표면을 4 nm 산화한다. 이 상부에 CVD법에 의해 실리콘 질화막을 8 nm 또 실리콘 산화막 7 nm 를 퇴적하는 것으로 ONO막(950)을 형성한다. 이 ONO막(950)의 형성에 대해서는 ISSG(In-Situ Steam Generation) 산화를 이용할 수가 있다. 즉 기판 표면을 ISSG 산화하는 것으로 산화막을 5 nm 성장시켜 실리콘 질화막을 14 nm 퇴적한다. 이 후 상기 실리콘 질화막을 ISSG 산화하는 것으로 상부 산화막 6 nm를 형성할 수가 있 다.
ONO막(950)을 형성한 후 고농도로 링을 그자리에서 도핑 한 다결정 실리콘을 70 nm 퇴적한다. 그리고 이 다결정 실리콘막에 대해서 이방성 에칭을 실시하는 것으로 선택 게이트(500) 측면으로 스페이서 형상의 메모리게이트(550)를 형성한다. 이 때 콘택트 형성부에는 포토레지스트 패턴에 의해 마스크를 둘 수가 있다(도 18A 도 18B 도 18C). 또 여기에서는 도시하고 있지 않지만 불필요 부분의 돌출형 측면에서 다결정 실리콘(550)을 제외하도록 추가 에칭을 실시할 수가 있다.
불필요 부분이 되는 다결정 실리콘(550)을 에칭 제거한다. 불필요 부분이 되는 다결정 실리콘층은 구체적으로는 선택 게이트(500)의 메모리게이트가 되는 영역과 반대 측면의 다결정 실리콘층이다. 이 때 ONO막(950)을 기초 보호층으로서 이용할 수가 있다. 선택게이트(500) 및 메모리게이트(550)를 마스크에 비소를 이온 주입 하는 것으로 소스(200) 및 드레인(300)을 형성한다(도 19A ; 도 19B ; 도 19C).
노출한 ONO막(950)을 에칭 제거해 그 다음에 각각 선택 게이트(500) 및 메모리게이트(550)를 마스크에 비소를 이온 주입 하는 것으로 소스(200) 및 드레인(300)을 형성함으로써 이온 주입시의 가속 에너지를 낮게 하고 얕은 접합을 실시할 수가 있다. 또 이 때 이온 주입에 대한 표면 보호층으로서 기판상에서 3 nm의 열산화막을 형성해도 좋다. 또 이 열산화 공정으로 ISSG 산화법을 이용하는 것으로 ONO 적층막의 질화막측면에도 산화막을 형성하고 질화막 외주에 질화막-산화막의 양호한 계면을 가지는 구조를 얻을 수 있다.
또한 실리콘 산화막을 100 nm 퇴적해 이 실리콘 산화막을 이방성 에칭 하는 것으로 선택 게이트(500) 및 메모리게이트(550) 측면으로 스페이서(940)를 형성한다. 또한 이것을 마스크에 확산층(210 및 310)을 비소의 이온 주입법에 의해 형성한다(도 20A ; 도 20B ; 도 20C). 이들의 불순물 도핑에 맞추어 선택게이트(500)에도 불순물을 도핑 할 수가 있다. 이들의 프로세스는 통상의 LDD(LightlyDopedDrain) 프로세스를 적용한 것이다. 이하 통상의 CMOS 프로세스의 배선공정을 잡는 것으로 메모리 셀이 형성된다.
＜실시의 형태 2＞
전술의 형성 프로세스를 보다 안정된 프로세스로 한 예를 도 21A에서 도 25C에 나타냈다. 이들의 도에 있어서도 상술의 실시예와 동일하게 도 11에 나타낸 각각의 단면을 이용하고 있다. 즉 각 도 A;B;C는 상술의 예와 같은 단면을 나타낸다.
전술의 실시의 형태 1에 있어서 도 16A ; 16B ; 16C의 단계까지 형성한 후 게이트 절연막(900)을 형성한다. 또한 다결정 실리콘(500)을 300 nm 퇴적해 CMP법에 의해 이 다결정 실리콘을 연마하는 것으로 다결정 실리콘(500) 표면을 평탄화한다. 활성 영역의 돌출부 정상에 있어서 200 nm의 두께가 되도록 한다. 그 후 50 nm의 실리콘 산화막(935)을 퇴적한다. 선택 게이트 패턴(도 11, 부호 1500)을 이용해 산화막(935) ; 다결정 실리콘(500)을 에칭 해 선택 게이트를 형성한다(도 21A ; 도 21B ; 도 21C).
메모리게이트(550)가 되는 다결정 실리콘을 퇴적한 후 스페이서 가공을 실시하는 것으로 메모리게이트를 형성한다(도 22A ; 도 22B ; 도 22C).
불필요 부분이 되는 메모리게이트층(550)을 제거해 메모리게이트(550) 및 선 택 게이트(900)와 자기 정합적으로 확산층(200 및 300)을 이온 주입에 의해 형성한다(도 23A; 도 23B; 도 23C).
산화막스페이서(940) 형성을 실시하고 또 확산층(210 및 310)을 형성한다(도 24A ; 도 24B; 도 24C).
기존의 이른바 실리사이드(SALICIDE) 프로세스를 이용해 확산층(210; 310 )및 선택 게이트(500)와 메모리게이트(550)의 상부를 선택적으로 실리사이드화한다(도 25A; 도 25B; 도 25C). 형성된 실리사이드층이 600 ; 620 ; 630 ; 650이다. 이 프로세스에서는 선택 게이트 표면이 평탄화되어 있기 때문에 가공이 용이하게 된다.
＜실시의 형태 3＞
확산층(200; 210; 300; 310)을 형성하는 이온 주입시에 기판면에 대해서 경사 방향로부터 주입하는 것으로 유효한 확산층을 형성할 수가 있다. 즉 활성 영역이 돌출형을 하고 있기 때문에 기울기로부터 이온 주입하는 것으로 측면으로 불순물을 도입할 수가 있다. 도 26은 기울기로부터의 이온 주입의 상태의 예를 나타내는 단면도이다. 이 예에서는 반도체 기판(100)에 산화막(932)이 설치되고 있다. 도 26에 나타나는 바와 같이 2 방향(AB)으로부터 주입하는 것으로 돌출부 영역의 양측면을 따른 영역을 가지는 확산층(200)이 형성되고 있다.
＜실시의 형태 4 및 5＞
도 27A 및 도 27B는 실리사이드 공정으로 양호한 접합 특성을 얻는 구조를 설명한 것이다. 도 27A는 평면 레이아웃이다. 도 27A에서는 도 11과 동일하게 부호 1150은 활성 영역; 1500은 선택 게이트; 1550은 메모리게이트이다. 도 27B는 도 27A의 A－A단면을 화살표로 나타낸 방향으로부터 본 셀 구조를 나타낸 것이다. 반도체 기판(100)의 돌출형 측면으로 스페이서(940)를 형성하는 것으로 돌출형 형상부에만 실리사이드층(620)이 형성되도록 한 것이다. 실리사이드(620)는 확산층(210)내에 형성할 수가 있다. 또한 도에 있어서 부호 932는 산화막 ; 650은 실리사이드층이다.
본예에서는 활성 영역(1150)이 단면 구조가 돌출형 형상을 취하고 있기 때문에 이 단차부에 메모리게이트(550)가 스페이서형상으로 남는 것을 생각할 수 있다. 도 28에서 도 36은 이 단차에 대해서 설명하기 위한 도이다.
도 28은 메모리 셀 어레이의 등가 회로도 ; 도 29는 그 주요부의 평면 배치를 나타낸 도이다. 도 28의 WORD1로서 나타낸 메모리어레이 영역의 평면 배치가 도 29에 나타난다. 메모리어레이 영역 WORD1내의 메모리 셀(BIT1 및 BIT2)이 도 29의 평면도의 WORD1내에 나타난다. BIT1 및 BIT2의 각각의 메모리 셀에 있어서의 선택 게이트(1500) ; 메모리게이트(1550)가 도의 좌우에 선 대칭으로 배치되고 있다. 영역(1150)이 활성 영역; 부호(1650)가 콘택트를 나타내는 것은 지금까지의 예와 같다. 본예에서는 대향하는 메모리게이트가 상호 동일하게 구동되는 예이다.
전술한 제조 공정으로부터 알 수 있듯이 메모리게이트(1550)의 가공시에는 활성 영역(1150)의 단면 구조가 돌출형으로 되어 있다. 그 때문에 부호 1555로 나타낸 영역에 활성 영역(1150) 단차를 따라 가공 잔재가 발생한다. 선택 게이트(1500)를 끼워서 메모리게이트(1550)의 반대측에서는 메모리게이트의 제거가 행해 지고 있지 때문에 이러한 가공 잔재는 발생하지 않는다. 도 29에서 알수 있듯이 가공 잔재(1555)는 메모리게이트(1550)에 부수 하는 형태가 되기 때문에 메모리게이트간에서 합선을 일으키는 경우는 없다.
그 때문에 도 30에 나타나는 바와 같이 메모리게이트(550)를 스페이서 가공할 때 오버 에칭 하는 일 없이 가공하는 것으로 도 29에 나타낸 가공 잔재의 영역 (1555)을 형성할 수가 있다. 따라서 메모리게이트의 저항을 저감 할 수가 있다. 또한 도 30A; 도 30B 및 도 30C는 지금까지와 동일하게 도 11의 각 단면에 대응시키고 있다.
도 31 ; 도 32는 그 외의 어레이 구성예를 나타낸 것이다. 도 31은 등가 회로도; 도 32는 그 주요부의 평면 배치를 나타낸 도이다. 이 예에서는 메모리게이트 (MGL)는 공통화한 예이다. 그 외에 부분은 지금까지의 예와 동일하므로 상세 설명은 생략 한다. 본예는 스플릿트게이트 구조의 셀이기 때문에 셀의 선택은 선택 게이트에 의해 실시할 수가 있기 때문에 취할 수 있는 구성이다. 도 32에는 도 31에 있어서의 WORD1부의 2개의 메모리 셀(BIT1;BIT2)의 부분이 나타난다. 각부의 부호는 지금까지와 동일하다. 도 32의 예에서는 메모리게이트(1550) 사이를 연결하도록 가공 잔재(1555)가 발생한다. 그러나 메모리게이트가 공통화되고 있기 때문에 메모리게이트간에서의 합선에 의한 불량을 발생시키는 일 없이 저항 저감 할 수가 있다.
대향 셀의 메모리게이트만 공통화한 것이 도 33 도 34의 예이다. 도 33은 등가 회로도 도 34는 그 주요부의 평면 배치를 나타낸 도이다. 이 예에서는 대향하는 메모리게이트는 공통화(MGL0 MGL1)한 예이다. 공통화한 메모리게이트 MGL0
MGL1에 대응하는 영역이 도 34의 좌우에 나타난다. 또 공통화한 메모리게이트 MGL0에 대응하는 영역은 도 33에서 보여지는 MGL0가 접속하는 2개의 메모리게이트가 좌우 대칭으로 부호 1550으로서 도시된다. 공통화한 메모리게이트 MGL0에 대응하는 워드 선(SGL0 ; SGL1)이 상기 부호 1550의 부분에 평행에 설치되고 있다. 또
공통화한 메모리게이트(MGL1)에 대응하는 영역은 도 33에서 보여지는 MGL1가 접속하는 2개의 메모리게이트가 좌우 대칭으로 부호 1550으로서 도시된다. 공통화한 메모리게이트(MGL1)에 대응하는 워드 선(SGL2 ; SGL3)에 관해서 MGL0의 경우와 동일하게 도시된다. 그 외에 부분은 지금까지의 예와 동일하므로 상세 설명은 생략 한다.
이 셀에서는 대향하는 메모리게이트가 공통화되고 있기때문에 도 34 안에 부호 1555로 나타낸 가공 잔재는 문제를 일으킬 것은 없다. 부호 1551은 선택 게이트의 메모리게이트와는 반대 측에 형성된 스페이서(550)을 제거하는 마스크 배치예를 나타낸 것이다.
본 실시예에 대해서는 메모리게이트부의 소자 분리 산화막을 에칭에 의해 기판 표면으로부터 후퇴 시키고 있으므로 메모리게이트 전극이 형성되는 활성 영역이 돌출형 형상으로 되어 있다. 그 때문에 메모리게이트 전극을 형성했을 때에 메모리게이트 전극재가 돌출형 형상의 측면에도 형성된다. 이것에 의해 메모리게이트 전극을 가지는 트랜지스터의 실효적인 채널폭이 활성 영역을 돌출형 형상으로 하지 않을 때와 비교하여 증대한다. 또한 주변 디바이스가 형성되는 활성 영역을 돌출형 형상으로 하면 측면에도 채널이 형성되어 돌출형 형상의 측면과 돌출형 형상의 표면으로 채널이 형성되는 한계치가 다르다. 그 때문에 게이트 전극에 종래의 오프 상태가 되는 전압을 인가했을 때에 돌출형 형상의 측면으로 채널이 형성되어 버린다. 이것에 의해 오프 상태에 있어서도 측면 채널에 기인하는 리크 전류가 흘러 버려 바람직하지 않다.
그 때문에 본 실시예에서는 메모리게이트부의 소자 분리 산화막만을 에칭 하는 것에 의해 주변 디바이스의 활성 영역에는 돌출형 형상을 형성하지 않고 메모리게이트 전극이 형성되는 활성 영역을 돌출형 형상으로 하였다.
본 실시예에서는 메모리게이트부의 소자 분리 절연막이 에칭 하는 프로세스를 가지고 있으므로 메모리게이트부의 소자 분리 절연막의 표면은 선택 게이트 전극을 가지는 트랜지스터 및 주변 디바이스가 형성되는 소자 분리 절연막의 표면보다 낮아지고 있다.
＜실시의 형태 6＞
세로 적층 한 메모리 셀을 나타낸 것이 도 35 ; 도 36의 예이다. 도 33은 등가 회로도 ; 도 34는 그 주요부의 평면 배치를 나타낸 도이다.
세로 적층 했을 경우 반드시 한쪽 측의 스페이서 게이트(550)를 제거하기 위해 스페이서 가공시에 오버 에칭 하지 않아도 가공 잔재에 의한 합선등의 문제를 일으킬 것은 없다.
다음에 메모리게이트만 돌출형 형상을 취한 예를 설명한다. 도 37A에서 도 43E는 그 외의 실시예를 제조 공정순서에 나타낸 소자의 단면도이다. 이 예의 경우 선택 게이트와 동시에 주변 회로나 논리부에는 통상의 평탄형 디바이스를 형성할 수 있다. 주변 회로로 이용하는 디바이스는 회로설계상 디바이스 파라미터가 바뀌지 않는 것이 요구된다. 이것에 의해 다른것으로 설계한 것을 그대로 이용할 수가 있기 때문이다. 그 때문에 주변 회로에서의 디바이스는 지금까지와 동일한 것이 가능하도록 요구되는 경우가 있다. 그 때문에 통상 구조의 디바이스가 생기는 것이 요구되어 본 발명 실시예가 유효하다.
또한 도 37A에서 도 43E에 대해서는 지금까지와 동일하게 도 11의 채널 방향에서의 단면(A－A단면)을 각 A도 ; 선택 게이트를 포함한 단면(B－B단면)을 각 B도 ; 메모리게이트를 포함한 단면(C－C단면)을 각 C도로 나타낸다. 또한 각 D도는 주변 디바이스의 채널 방향 단면; 각 E도는 주변 디바이스의 게이트를 포함한 단면을 나타낸 것이다. 여기서 주변 디바이스는 등가 회로에 나타나고는 있지 않지만 통례의 집적회로 구성을 이용하여 충분하고 각 도의 단면도는 상기 주요부의 단면을 뽑아서 나타낸 것이다. 이하의 예에 있어서도 주변 디바이스에 언급한 것은 동일한 단면을 나타내고 있다.
전술의 천구 아이솔레이션(Shallow Groove Isolation) 프로세스에 의해 반도체 기판에 소자 분리 구조를 형성한다(도 37A ; 도 37B ; 도 37C ; 도 37D ;도 37E). 즉 반도체 기판(100)의 활성영역 표면에 산화막(930)을 형성한 후 실리콘 질화막(931)을 퇴적한다. 이 후 리소그래피 기술을 이용해 상기 실리콘 질화막(931) 및 산화막(930)의 적층막 및 반도체 기판(100)의 원하는 부분을 에칭 해 활성 영역을 형성한다. 상기 공정으로 형성한 홈의 표면을 산화한 후 실리콘 산화막(932)을 퇴적시켰다. 또한 반도체 기판 표면의 산화막은 복잡해지므로 도에서는 표시를 생략 하였다. 이렇게 해 준비한 반도체 기판 표면을 화학 기계적 연마를 실시해 이른바 천구 아이솔레이션(Shallow Groove Isolation)을 완성시킨다.
노출한 기판 표면을 열산화하는 것으로 2.5 nm의 게이트 절연막(900)을 형성한다(도 38A ; 도 38B ; 도 38C; 도 38D; 도 38E).
다결정 실리콘(500)을 퇴적해 패터닝 하는 것으로 선택 게이트를 형성한다(도 39A ;도 39B ;도 39C ;도 39D ;도 39E). 이 때 주변 회로부에 있어서의 디바이스의 게이트 전극을 동시에 형성할 수가 있다.
선택 게이트 및 주변 디바이스부를 레지스트(800)로 마스크 한다(도 40A ; 도 40B; 도 40C; 도 40D; 도 40E).
메모리게이트부의 소자 분리 산화막(932)을 50 nm에칭 한다(도 41A; 도 41B; 도 41C; 도 41D; 도 41E).
메모리게이트의 게이트 절연막(950)을 형성한 후 스페이서의 형성 프로세스에 의해 메모리게이트(550)를 형성한다. 그 다음에 이온 주입법에 의해 확산층(200 ; 210; 300 ; 310)을 형성한다(도 42A; 도 42B; 도 42C; 도 42D; 도 42E). 이들의 프로세스는 전술의 실시예와 동일하게 실시할 수가 있다.
통례의 실리사이드 프로세스를 적용해 실리사이드화 부분을 형성한 구조를 나타내고 있다(도 43A; 도 43B; 도 43C; 도 43D; 도 43E).
또한 도 43F에 도 43E의 부호 Z의 부분의 부분 확대도를 나타낸다. 도 43E까지의 도에서는 반도체 기판면은 직선으로 그려져 있지만 실제의 공정에서는 도 43 F와 같이 실리콘 산화막의 형성은 실리콘의 돌출부의 단부에 약간의 움푹한 곳이 형성되게 된다. 특히 이유는 없지만 본예 이외에도 이 상황은 동일하다.
＜실시의 형태 7＞
도 44A－E는 상기 발명 실시예에 있어서 돌출형 형상을 형성할 때 메모리부에서도 마스크 하는 것으로 제품 비율을 향상시키는 예를 나타낸 것이다. 즉 도 40A－E에 있어서의 마스크(800)를 메모리부의 선택 게이트 측에도 배치(부호 801의 부분이 이 마스크에 상당한다)하는 것으로 선택 게이트 확산층(300; 310)이 돌출형 형상이 되지 않게 할 수가 있다. 이것에 의해 메모리어레이내에 있어서도 주변 회로 영역과 확산층도 동일한 구조를 얻을 수 있다.
＜실시의 형태 8＞
도 45A－E로부터 도 48A－E는 그 외의 실시예를 나타내는 도로 선택 게이트 및 주변 회로 디바이스를 평탄하게 형성해 메모리게이트를 돌출형 형상으로 형성하는 공정을 나타낸 것이다. 도 45A－E로부터 도 48A－E에 대해서는 지금까지와 동일하게 각 A－C는 도 11의 채널 방향에서의 각 단면 또 각 D도 각 E도는 주변 디바이스의 채널 방향 단면 및 주변 디바이스의 게이트를 포함한 단면을 나타낸 것이다. 이하 기본적인 공정은 지금까지의 예와 동일하므로 기본 공정은 간결하게 설명해 본예 고유의 사항을 상술 한다.
지금까지의 예와 동일하게 반도체 기판(100)에 소자 분리 영역을 형성한다(도 45A; 도 45B; 도 45C; 도 45D; 도 45E).
주변 회로 영역 및 선택 게이트 영역에 마스크(802)를 두고 메모리게이트부 에 돌출형 형상을 형성한다(도 46A; 도 46B; 도 46C; 도 46D; 도 46E).
선택 게이트(500) 및 주변 회로 디바이스를 가공한다(도 47A 도 47B 도 47C 도 47D 도 47E).
메모리게이트 절연막(950) 및 메모리게이트(550)를 형성해 이하 전술의 실시예와 같은 가공 프로세스를 실시하는 것으로 메모리 셀 및 주변 회로 디바이스를 얻을 수 있다(도 48A; 도 48B; 도 48C; 도 48D; 도 48E). 이 프로세스에 의해 주변회로영역 및 선택 게이트에는 통상의 MOSFET를 형성할 수 있고 메모리게이트는 돌출형 활성 영역을 얻을 수가 있다. 또 도 46A－E의 공정으로 레지스트로 주변부만을 덮도록 하는 것으로 선택 게이트 및 메모리게이트를 돌출형 활성 영역상에 형성할 수가 있다.
＜실시의 형태 9＞
본 발명의 기억장치에 대해서는 도 1에서 볼 수 있듯이 선택 트랜지스터와 메모리게이트는 2개의 트랜지스터가 세로 적층된 구조와 볼 수가 있다. 여기서 셀의 독출 전류를 생각하면 등가적으로는 선택 게이트에 대응하는 저항(Rcg)과 메모리게이트에 대응하는 저항(Rmg)이 직렬로 접속된 것으로 볼 수가 있다. 이것을 등가 회로로서 나타낸 것이 도 49이다. 그 때문에 상기 메모리게이트만을 돌출형으로 했을 경우 Rmg를 작게 할 수가 있다.
거기서 상기 종래 독출 법과는 반대로 V1＜V2로 하는 것으로 큰 독출 전류를 얻을 수 있다. 선택 게이트에서는 표면에 형성되고 있던 반전층으로부터 돌출형 형상에 의해 기판 내부에 캐리어를 끌어 들일 수가 있기 때문이다.
상기 돌출형 형상에 의한 효과는 SOI(Silicon On Insulator) 상에 형성된 메모리 셀에서도 얻을 수 있다. 도 50은 평면 레이아웃 도 51은 그 단면 구조를 나타낸 것이다.
평면 레이아웃에서의 특징은 레이아웃되는 채널폭을 벌크에 비해 작게 할 수 있는 것이다. 단면 구조에서는 지지 기판(130)상에 매입 산화막(120)이 있는 것이다. 도 52A－C로부터 도 56A－C는 제조 공정순서에 그 소자의 단면도를 나타내는 것이다. 이들의 도에 있어서 각A도는 도 50에 나타낸 것처럼 채널 방향 단면(A－A단면) ; 각 B도는 선택 게이트를 포함한 단면(B－B단면) ; 각 C도는 메모리게이트를 포함하는 단면(C－C단면)을 나타낸 것이다.
지지 기판(130) 상의 이른바 「매입 산화막(120)」상에 있는 80 nm의 두께의 실리콘 단결정(SOI,100)을 활성 영역 패턴(도 50, 부호 1150)에 의해 에칭 한다(도 52A; 도 52B; 도 52C).
SOI(100) 표면을 산화해 2. 5 nm의 게이트 절연막(900)을 형성한다. 다결정 실리콘(500)을 300 nm 퇴적한 후 CMP법으로 연마해 다결정 실리콘 표면을 평탄화한다. 또 CVD법에 의해 실리콘 산화막(935)을 50 nm퇴적한 후 선택 게이트 패턴(도 50, 부호 1500)을 이용해 산화막(935)과 다결정 실리콘(500)의 적층막을 에칭 한다(도 53A; 도 53B; 도 53C).
메모리게이트 영역의 실리콘 표면을 노출시켜 열산화하는 것으로 4 nm의 산화막을 형성해 10 nm의 두께의 실리콘 질화막 및 7 nm의 실리콘 산화막을 적층하는 것으로 메모리게이트 절연막(950)을 형성한다(도 54A; 도 54B; 도 54C).
다결정 실리콘을 50 nm 퇴적한 후 스페이서 가공 프로세스를 이용하는 것으로 선택 게이트 측면으로 스페이서 게이트(550)를 형성해(도 55A) 불필요 부분의 다결정 실리콘을 제거 한다(도 55A; 도 55B; 도 55C).
전술한 실시예와 동일하게 하여 확산층(200; 210; 300; 310)을 형성하는 것으로 돌출형 형상을 한 메모리 셀 구조를 얻을 수 있다(도 56A; 도 56B; 도 56C).
＜실시의 형태 10＞
도 57A－C로부터 도 61A－C에 상기 SOI를 이용해 돌출형 형상 셀을 형성할 때 용이하게 가공할 수 있는 프로세스를 나타냈다. 이들의 각 도에서도 도 50의 각 단면을 이용하고 있다.
SOI 기판 표면의 실리콘(SOI)을 열산화 하고 30 nm의 두께의 산화막층(936)을 형성한다. 그 후 활성 영역 패턴(도 50, 부호 1150)을 이용해 산화막(936) 및 SOI층을 가공한다(도 57A; 도 57B; 도 57C). 도 58, SOI(100) 측면을 산화해 2. 5 nm의 게이트 절연막(900)을 형성한다. 다결정 실리콘(500)을 300 nm 퇴적한 후CMP법으로 연마해 다결정 실리콘 표면을 평탄화 한다. 또한 CVD법에 의해 실리콘 산화막(935)을 50 nm 퇴적한 후 선택 게이트패턴(도 50, 1500)을 이용해 산화막(935)과 다결정 실리콘(500)의 적층막(도 58A)을 에칭 한다(도 58A; 도 58B; 도 58C). 이 때 층(936)에 SOI(100)는 에칭되는 경우가 없다.
메모리게이트 영역의 실리콘 표면을 노출시켜 열산화하는 것으로 4 nm의 산화막을 형성해 10 nm의 두께의 실리콘 질화막 및 7 nm의 실리콘 산화막을 적층하는 것으로 메모리게이트 절연막(950, 도 59A)을 형성한다(도 59A; 도 59B; 도 59C).
다결정 실리콘을 50 nm퇴적한 후 스페이서 가공 프로세스를 이용하는 것으로 선택 게이트(500)의 측면으로 스페이서 게이트(550)을 형성해 불필요 부분의 다결정 실리콘을 제거한다(도 60A; 도 60B ;도 60C).
전술한 실시예와 동일하게 하여 확산층(200; 210; 300; 310)을 형성하는 것으로 돌출형 형상을 한 메모리 셀 구조를 얻을 수 있다(도 61A; 도 61B; 도 61C).
메모리게이트에서는 게이트 절연막(950)이 선택 게이트의 게이트 절연막(900)에 비해 두껍기 때문에 구동력에 뒤떨어지는 것이 되어 있다. 그러나 이 구조에서는 메모리게이트는 SOI의 상부 및 양측면을 채널로 할 수가 있기 때문에 선택 게이트와의 전류 구동력비를 작게 할 수가 있다.
＜실시의 형태 11＞
지금까지 메모리게이트를 선택 게이트의 한쪽 편에 마셔 형성하는 메모리 셀 구조에 대해서 설명해 왔지만 본예는 선택 게이트의 양측으로 메모리게이트를 가지는 구조에서도 유효하다.
도 62에 그 평면 레이아웃을 나타냈다. 선택 게이트(1500)의 양측으로 메모리게이트(1550)가 배치되고 있다. 단 메모리게이트를 자기 정합 프로세스로 형성하는 경우에는 마스크 패턴으로서는 메모리게이트는 존재하지 않는다. 도 63A－C는 도 62의 소자 단면 구조를 나타낸 것이다. 도 63A는 도 62의 채널 방향(A－A단면)에서 단면도; 도 63B는 선택 게이트를 포함한 도 62의 B－B단면 ; 도 63C는 메모리게이트를 포함한 도 62의 C－C 및 D－D단면이다. C－C 단면과 D－D단면에서는 동일한 구조가 형성되고 있다. 도 21A－C로부터 도 25A－C에 있어서 나타낸 제법으로 도 23A－C로 설명한 불필요 부분의 메모리게이트(550) 제거 공정을 바꾸어 선택 게이트의 양측으로 메모리게이트가 형성되도록 하면 좋다. 본 실시예에서는 선택 게이트 및 양 메모리게이트가 돌출형 형상 위에 형성되고 있다.
도 64는 도 62 및 도 63으로 설명한 메모리 셀 구조로 선택 게이트는 평탄 구조로 형성해 메모리게이트가 돌출형 형상으로 형성되고 있는 것이다. 도 37A－C로부터 도 43A－C에 있어서 설명한 제조 공정을 이용하는 것으로 형성할 수가 있다.
＜실시의 형태 12＞
도 65 ; 도 66A－C는 SOI를 이용해 선택 게이트의 양측으로 메모리게이트를 형성하는 경우를 나타낸 것이다.
도 65에 그 평면 레이아웃을 나타냈다. 선택 게이트(1500)의 양측으로 메모리게이트(1550)가 배치되고 있다. 다만 메모리게이트를 자기 정합 프로세스로 형성하는 경우에는 마스크 패턴으로서는 메모리게이트는 존재하지 않는다. 도 66A－C는 도 65의 소자 단면 구조를 나타낸 것이다. 도 66A는 도 62의 채널 방향(A－A단면)에서의 단면도 ; 도 66B는 선택 게이트를 포함한 도 65의 B－B단면 ; 도 66C는 메모리게이트를 포함한 도 65의 C－C 및 D－D단면이다. C－C 단면과 D－D단면에서는 같은 구조가 형성되고 있다. 도 21A－C로부터 도 25A－C에 있어서 나타낸 제법으로 도 23A－C로 설명한 불필요 부분의 메모리게이트(550) 제거 공정을 바꾸어 선택 게이트의 양측으로 메모리게이트가 형성되도록 하면 좋다. 본 실시예에서는 선택 게이트 및 양 메모리게이트가 SOI로 만들어진 돌출형 형상 위에 형성할 수가 있다.
본원 발명의 주된 형태를 열거한다.
제 1의 예는 실리콘 기판상에 형성된 제 1의 절연 게이트형 전계 효과 트랜지스터와 상기 트랜지스터 게이트와 병행에 또한 접하여 형성된 제 2의 절연 게이트형 전계 효과 트랜지스터를 갖고 이들 게이트와 직행하는 방향으로 제 1의 확산층 전극과 제 1의 게이트와 상기 게이트에 의해 제어된 제 1의 채널과 제 2의 게이트와 상기 게이트에 제어된 제 2의 채널과 제 2의 확산층 전극이 놓여지고 제 2의 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막이 전하 보지 기능을 갖고 제 1의 확산층과 제 2의 확산층간을 흐르는 전류를 제 2의 게이트에 의한 전압 특성을 변화시키는 불휘발성 반도체 기억장치에 있어서 제 1의 트랜지스터의 채널이 제 1의 확산층 전극과 제 2의 확산층 전극을 연결하는 채널 방향으로 직행하는 방향으로 돌출형 형상으로 형성되어 상기 돌출부의 측면을 채널로서 이용하고 있는 것을 특징으로 하는 반도체 기억장치.
제 2의 예는 실리콘 기판상에 형성된 제 1의 절연 게이트형 전계 효과 트랜지스터와 상기 트랜지스터 게이트와 병행하고 또한 접하여 형성된 제 2의 절연 게이트형 전계 효과 트랜지스터를 갖고 이들 게이트와 직행하는 방향으로 제 1의 확산층 전극과 제 1의 게이트와 상기 게이트에 의해 제어된 제 1의 채널과 제 2의 게이트와 상기 게이트에 제어된 제 2의 채널과 제 2의 확산층 전극이 놓여져 제 2의 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막이 전하 보지 기능을 갖고 제 1의 확산층과 제 2의 확산층간을 흐르는 전류를 제 2의 게이트에 의한 전압 특성을 변화시키는 불휘발성 반도체 기억장치에 있어서 제 2의 트랜지스터의 채널이 제 1 의 확산층 전극과 제 2의 확산층 전극을 연결하는 채널 방향으로 직행하는 방향으로 돌출형으로 형성되어 상기 돌출부의 측면을 채널로서 이용하고 있는 것을 특징으로 하는 반도체 기억장치.
제 3의 예는 실리콘 기판상에 형성된 제 1의 절연 게이트형 전계 효과 트랜지스터와 상기 트랜지스터 게이트와 병행으로 또한 접하여 형성된 제 2의 절연 게이트형 전계 효과 트랜지스터를 갖고 이들 게이트와 직행하는 방향으로 제 1의 확산층 전극과 제 1의 게이트와 상기 게이트에 의해 제어된 제 1의 채널과 제 2의 게이트와 상기 게이트에 제어된 제 2의 채널과 제 2의 확산층 전극이 놓여져 제 2의 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막이 전하 보지 기능을 갖고 제 1의 확산층과 제 2의 확산층간을 흐르는 전류를 제 2의 게이트에 의한 전압 특성을 변화시키는 불휘발성 반도체 기억장치에 있어서 제 1과 제 2의 트랜지스터의 채널이 제 1의 확산층 전극과 제 2의 확산층 전극을 연결하는 채널 방향으로 직행하는 방향으로 돌출형으로 형성되어 상기 돌출부의 측면을 채널로서 이용하고 있는 것을 특징으로 하는 반도체 기억장치.
제 4의 예는 실리콘 기판상에 형성된 제 1의 절연 게이트형 전계 효과 트랜지스터와 상기 트랜지스터 게이트와 병행으로 또한 접하여 형성된 제 2의 절연 게이트형 전계 효과 트랜지스터를 갖고 이들 게이트와 직행하는 방향으로 제 1의 확산층 전극과 제 1의 게이트와 상기 게이트에 의해 제어된 제 1의 채널과 제 2의 게이트와 상기 게이트에 제어된 제 2의 채널과 제 2의 확산층 전극이 놓여져 제 2의 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막이 전하 보지 기능을 갖고 제 1의 확산층과 제 2의 확산층간을 흐르는 전류를 제 2의 게이트에 의한 전압 특성을 변화시키는 불휘발성 반도체 기억장치에 있어서 제 1의 트랜지스터의 채널은 평탄한 기판면을 채널로 하고 제 2의 트랜지스터의 채널이 제 1의 확산층 전극과 제 2의 확산층 전극을 연결하는 채널 방향으로 직행하는 방향으로 돌출형으로 형성되고상기 돌출부의 측면을 채널로서 이용하고 있는 것을 특징으로 하는 반도체 기억장치.
제 5의 예는 하나의 기판 위에 복수의 상기 제 1의 예가 되는 반도체 기억장치와 절연막을 개입시켜 채널을 제어하는 전계 효과형 트랜지스터를 갖고 적어도 1개의 전계 효과형 트랜지스터의 채널이 평탄한 것을 특징으로 하는 집적 반도체 장치.
제 6의 예는 하나의 기판 위에 복수의 상기 제 2의 예가 되는 반도체 기억장치와 절연막을 개입시켜 채널을 제어하는 전계 효과형 트랜지스터를 갖고 적어도 1개의 전계 효과형 트랜지스터의 채널이 평탄한 것을 특징으로 하는 집적 반도체 장치.
제 7의 예는 하나의 기판 위에 복수의 상기 제 3의 예가 되는 반도체 기억장치와 절연막을 개입시켜 채널을 제어하는 전계 효과형 트랜지스터를 갖고 적어도 1개의 전계 효과형 트랜지스터의 채널이 평탄한 것을 특징으로 하는 집적 반도체 장치.
제 8의 예는 하나의 기판 위에 복수의 상기 제 4의 예가 되는 반도체 기억장치와 절연막을 개입시켜 채널을 제어하는 전계 효과형 트랜지스터를 갖고 적어도 1 개의 전계 효과형 트랜지스터의 채널이 평탄한 것을 특징으로 하는 집적 반도체 장치.
제 9의 예는 상기 제 3의 예가 되는 반도체 기억장치와 절연막을 개입시켜 채널을 제어하는 전계 효과형 트랜지스터를 가지는 집적 반도체 장치의 형성 공정에 있어서 소자 분리 영역을 형성하는 공정과 적어도 1개의 상기 전계 효과 트랜지스터를 덮는 공정과 상기 마스크에 의해 상기 반도체 기억장치의 채널부를 돌출형 형상으로 가공하는 공정을 가지는 것을 특징으로 하는 반도체 기억장치의 형성법.
제 10의 예는 상기 제 4의 예가 되는 반도체 기억장치의 형성 공정에 있어서 제 1의 게이트 전극을 형성한 후 상기 제 1의 게이트 전극을 마스크에 에칭을 하는 공정을 갖고 제 2의 트랜지스터의 채널을 돌출형 형상으로 하는 공정을 가지는 것을 특징으로 하는 반도체 기억장치의 형성법.
이상 상세하게 설명한 바와 같이 본 발명 방식은 현행의 반도체 프로세스만을 이용해 더욱 성능이 높은 반도체 장치를 얻을 수 있기 때문에 높은 이용 가능성을 가진다.
본원 발명은 스켈링된 평면 레이아웃이라도 레이아웃된 채널폭에 비해 실효적인 채널폭을 크게 할 수가 있다. 따라서 본원 발명의 불휘발성 반도체 기억장치는 스켈링 해도 높은 전류 구동 힘을 얻을 수가 있다.

Claims (9)

  1. 반도체 기판과,
    상기 반도체 기판상에 형성된 제 1의 절연 게이트형 전계 효과 트랜지스터와,
    상기 반도체 기판상에 형성되고 또한 상기 제 1의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 1의 게이트 전극과 절연막을 개재하여 형성된 제 2의 게이트 전극을 가지는 제 2의 절연 게이트형 전계 효과 트랜지스터를 갖고,
    상기 제 1 및 제 2의 절연 게이트형 전계 효과 트랜지스터의 각 게이트 전극과 교차하는 방향으로,
    제 1의 확산층 전극과
    상기 제 1의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 1의 게이트 전극과 상기 제 1의 게이트 전극에 대응하는 제 1의 채널 영역과,
    상기 제 2의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 2의 게이트 전극과 상기 제 2의 게이트 전극에 대응하는 제 2의 채널 영역과,
    상기 제 1의 확산층 전극과 상기 제 1의 채널 영역과 제 2의 채널 영역을 끼워서 대향하는 제 2의 확산층 전극을 갖고,
    상기 제 2의 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막은 전하 보지 기능을 갖고,
    상기 제 2의 게이트 전극에 의한 전압 특성의 변화 기여에 의해 상기 제 1의 확산층 전극과 상기 제 2의 확산층 전극의 사이를 흐르는 전류를 제어하고 또한,
    상기 제 1의 확산층 전극과 상기 제 2의 확산층 전극을 연결하는 채널 방향으로 교차하는 방향으로 돌출형 반도체 영역을 갖고,
    상기 제 1의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 1의 채널 영역이 상기 돌출형 반도체 영역의 측벽에 형성되는 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제 2의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 2의 채널 영역이 상기 돌출형 반도체 영역의 측벽에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판과,
    상기 반도체 기판상에 형성된 제 1의 절연 게이트형 전계 효과 트랜지스터와,
    상기 반도체 기판상에 형성되고 또한 상기 제 1의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 1의 게이트 전극과 절연막을 개재하여 형성된 제 2의 게이트 전극을 가지는 제 2의 절연 게이트형 전계 효과 트랜지스터를 갖고,
    상기 제 1 및 제 2의 절연 게이트형 전계 효과 트랜지스터의 각 게이트 전극과 교차하는 방향으로,
    제 1의 확산층 전극과,
    상기 제 1의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 1의 게이트 전극과 상기 제 1의 게이트 전극에 대응하는 제 1의 채널 영역과,
    상기 제 2의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 2의 게이트 전극과 상기 제 2의 게이트 전극에 대응하는 제 2의 채널 영역과,
    상기 제 1의 확산층 전극과 상기 제 1의 채널 영역과 제 2의 채널 영역을 끼워서 대향하는 제 2의 확산층 전극을 갖고,
    상기 제 2의 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막은 전하 보지 기능을 갖고,
    상기 제 2의 게이트 전극에 의한 전압 특성의 변화의 기여에 의해 상기 제 1의 확산층 전극과 상기 제 2의 확산층 전극의 사이를 흐르는 전류를 제어하고 또한,
    상기 제 1의 확산층 전극과 상기 제 2의 확산층 전극을 연결하는 채널 방향으로 교차하는 방향으로 돌출형 반도체 영역을 갖고,
    상기 제 2의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 2의 채널 영역이 상기 돌출형 반도체 영역의 측벽에 형성되는 것을 특징으로 하는 반도체 장치.
  4. 청구항 3에 있어서,
    상기 제 1의 절연 게이트형 전계 효과 트랜지스터가 가지는 제 1의 채널 영 역이 상기 반도체 기판의 상기 돌출형 반도체 영역을 제외한 기판면 혹은 이 반도체 기판의 표면과 평행한 면에 형성된 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판에 청구항 1 에서 청구항 4의 적어도 어느하나에 기재의 불휘발성 반도체 기억장치의 복수 갯수와 절연 게이트형 전계 효과 트랜지스터를 갖고 적어도 하나의 절연 게이트형 전계 효과 트랜지스터의 채널이 상기 반도체 기판의 상기 돌출형 반도체 영역을 제외한 기판면 혹은 이 반도체 기판의 표면과 평행한 면으로 형성되고 있는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판과,
    상기 반도체 기판에 형성된 제 1 소자 분리 산화막과,
    상기 반도체 기판에 형성된 제 2 소자 분리 산화막과,
    상기 반도체 기판상에 제 1 절연막을 개재하여 형성된 제 1 게이트 전극과,
    상기 반도체 기판상에 제 2 절연막을 개재하여 형성된 상기 제 1 게이트 전극에 인접하는 제 2 게이트 전극을 갖고,
    상기 제 2 절연막은 전하 축적막을 갖고,
    상기 제 1 게이트 전극은 상기 제 1 소자 분리 산화막상에 형성되고,
    상기 제 2 게이트 전극은 상기 제 2 소자 분리 절연막상에 형성되고,
    상기 제 2 소자 분리 절연막의 표면은 상기 제 1 소자 분리 산화막의 표면보다 후퇴하고 있는 것을 특징으로 하는 반도체 장치.
  7. 청구항 6 에 있어서 ,
    또한 상기 반도체 기판에 형성된 제 3 소자 분리 산화막과,
    상기 반도체 기판상에 제 3 절연막을 개재하여 형성된 제 3 게이트 전극을 갖고,
    상기 제 3 게이트 전극은 상기 제 3 소자 분리 산화막상에 형성되고,
    상기 제 2 소자 분리 산화막의 표면은 상기 제 3 소자 분리 산화막의 표면보다 후퇴하고 있는 것을 특징으로 하는 반도체 장치.
  8. 청구항 7 에 있어서 ,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 메모리어레이 영역내에 형성되고 상기 제 3 게이트 전극은 주변 회로 영역내에 형성되고 있는 것을 특징으로 하는 반도체 장치.
  9. 준비된 반도체 기판에 불휘발성 반도체 기억장치를 형성하는 영역에 대응해 적어도 하나의 절연 게이트형 전계 효과형 트랜지스터가 형성하는 영역을 덮는 마스크를 개재하는 혹은 해당 절연 게이트형 전계 효과형 트랜지스터의 게이트 전극을 개재하여 상기 반도체 기판에 반도체 돌출형 영역을 형성하는 공정 ; 상기 반도체돌출형 영역의 적어도 측벽에 절연물층을 개재하여 게이트 전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020050064173A 2004-07-29 2005-07-15 반도체장치 및 그 제조방법 KR20060050209A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004221764A JP2006041354A (ja) 2004-07-29 2004-07-29 半導体装置及びその製造方法
JPJP-P-2004-00221764 2004-07-29

Publications (1)

Publication Number Publication Date
KR20060050209A true KR20060050209A (ko) 2006-05-19

Family

ID=35731149

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050064173A KR20060050209A (ko) 2004-07-29 2005-07-15 반도체장치 및 그 제조방법

Country Status (5)

Country Link
US (2) US7504689B2 (ko)
JP (1) JP2006041354A (ko)
KR (1) KR20060050209A (ko)
CN (1) CN1728401B (ko)
TW (1) TWI360865B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180035129A (ko) * 2016-09-28 2018-04-05 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4601316B2 (ja) * 2004-03-31 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4659527B2 (ja) * 2005-06-20 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5086558B2 (ja) * 2006-04-04 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100762262B1 (ko) * 2006-10-23 2007-10-01 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
US8278701B2 (en) * 2006-12-19 2012-10-02 Nec Corporation Nonvolatile memory device
JP2008263034A (ja) * 2007-04-11 2008-10-30 Oki Electric Ind Co Ltd 半導体記憶装置の製造方法
JP2009049097A (ja) * 2007-08-16 2009-03-05 Oki Electric Ind Co Ltd 半導体不揮発性メモリセルとその製造方法、及びその半導体不揮発性メモリセルを有する半導体不揮発性メモリとその製造方法
JP2010182751A (ja) 2009-02-03 2010-08-19 Renesas Electronics Corp 不揮発性半導体記憶装置及びその製造方法
JP5404149B2 (ja) * 2009-04-16 2014-01-29 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5554973B2 (ja) * 2009-12-01 2014-07-23 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP5214700B2 (ja) * 2010-10-18 2013-06-19 ルネサスエレクトロニクス株式会社 半導体装置
US8598646B2 (en) * 2011-01-13 2013-12-03 Spansion Llc Non-volatile FINFET memory array and manufacturing method thereof
JP5951374B2 (ja) * 2012-07-09 2016-07-13 ルネサスエレクトロニクス株式会社 半導体装置
US9966477B2 (en) 2012-12-14 2018-05-08 Cypress Semiconductor Corporation Charge trapping split gate device and method of fabricating same
US10014380B2 (en) 2012-12-14 2018-07-03 Cypress Semiconductor Corporation Memory first process flow and device
US9368606B2 (en) 2012-12-14 2016-06-14 Cypress Semiconductor Corporation Memory first process flow and device
US20140167220A1 (en) * 2012-12-14 2014-06-19 Spansion Llc Three dimensional capacitor
US20140167141A1 (en) 2012-12-14 2014-06-19 Spansion Llc Charge Trapping Split Gate Embedded Flash Memory and Associated Methods
US8822289B2 (en) 2012-12-14 2014-09-02 Spansion Llc High voltage gate formation
US20140167142A1 (en) 2012-12-14 2014-06-19 Spansion Llc Use Disposable Gate Cap to Form Transistors, and Split Gate Charge Trapping Memory Cells
US8836006B2 (en) 2012-12-14 2014-09-16 Spansion Llc Integrated circuits with non-volatile memory and methods for manufacture
US9209197B2 (en) 2012-12-14 2015-12-08 Cypress Semiconductor Corporation Memory gate landing pad made from dummy features
US8816438B2 (en) 2012-12-14 2014-08-26 Spansion Llc Process charging protection for split gate charge trapping flash
US20140210012A1 (en) 2013-01-31 2014-07-31 Spansion Llc Manufacturing of FET Devices Having Lightly Doped Drain and Source Regions
US9293359B2 (en) * 2013-03-14 2016-03-22 Silicon Storage Technology, Inc. Non-volatile memory cells with enhanced channel region effective width, and method of making same
JP2014232810A (ja) * 2013-05-29 2014-12-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6274826B2 (ja) 2013-11-14 2018-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9368644B2 (en) * 2013-12-20 2016-06-14 Cypress Semiconductor Corporation Gate formation memory by planarization
JP6238235B2 (ja) * 2014-06-13 2017-11-29 ルネサスエレクトロニクス株式会社 半導体装置
JP6375181B2 (ja) * 2014-08-28 2018-08-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN106158637B (zh) * 2015-03-31 2019-04-26 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN106158638B (zh) * 2015-04-01 2019-03-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN105120143B (zh) * 2015-07-28 2019-03-29 深圳市理邦精密仪器股份有限公司 电子阴道镜消除图像光斑的方法及装置
JP6557095B2 (ja) 2015-08-26 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2017045947A (ja) 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6578172B2 (ja) 2015-09-18 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置
JP5982055B1 (ja) * 2015-12-18 2016-08-31 株式会社フローディア メモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法
JP6594198B2 (ja) 2015-12-28 2019-10-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6718248B2 (ja) 2016-02-17 2020-07-08 ルネサスエレクトロニクス株式会社 半導体装置
JP6591311B2 (ja) 2016-02-24 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6620034B2 (ja) 2016-02-24 2019-12-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6629142B2 (ja) 2016-06-03 2020-01-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6652451B2 (ja) 2016-06-14 2020-02-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6750994B2 (ja) * 2016-09-29 2020-09-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6744185B2 (ja) 2016-09-30 2020-08-19 ルネサスエレクトロニクス株式会社 半導体装置
JP2018056453A (ja) 2016-09-30 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置
JP6778607B2 (ja) 2016-12-22 2020-11-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2018107317A (ja) * 2016-12-27 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN106981422B (zh) * 2017-03-01 2020-03-24 中国科学院微电子研究所 一种垂直tfet及其制造方法
JP6885787B2 (ja) 2017-05-26 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6783710B2 (ja) 2017-06-22 2020-11-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2019050314A (ja) 2017-09-11 2019-03-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2019054213A (ja) 2017-09-19 2019-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2019117913A (ja) 2017-12-27 2019-07-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6998267B2 (ja) 2018-05-08 2022-01-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7053388B2 (ja) 2018-06-28 2022-04-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7117223B2 (ja) 2018-11-08 2022-08-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7200054B2 (ja) 2019-06-24 2023-01-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2021082656A (ja) 2019-11-15 2021-05-27 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055716A (en) * 1990-05-15 1991-10-08 Siarc Basic cell for bicmos gate array
JP3228996B2 (ja) * 1992-03-30 2001-11-12 株式会社東芝 不揮発性半導体記憶装置
US5604146A (en) * 1996-06-10 1997-02-18 Vanguard International Semiconductor Corporation Method to fabricate a semiconductor memory device having an E-shaped storage node
JP3710880B2 (ja) 1996-06-28 2005-10-26 株式会社東芝 不揮発性半導体記憶装置
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
US6383861B1 (en) * 1999-02-18 2002-05-07 Micron Technology, Inc. Method of fabricating a dual gate dielectric
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
JP2001036048A (ja) * 1999-07-16 2001-02-09 Denso Corp 半導体メモリ及びその製造方法
JP4068781B2 (ja) * 2000-02-28 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置および半導体集積回路装置の製造方法
EP1172856A1 (en) * 2000-07-03 2002-01-16 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same
JP4904631B2 (ja) * 2000-10-27 2012-03-28 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
KR100338783B1 (en) * 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
DE10241171A1 (de) * 2002-09-05 2004-03-18 Infineon Technologies Ag Wort- und Bitleitungsanordnung für einen FINFET-Halbleiterspeicher
JP2004186452A (ja) * 2002-12-04 2004-07-02 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
DE10260334B4 (de) * 2002-12-20 2007-07-12 Infineon Technologies Ag Fin-Feldeffektransitor-Speicherzelle, Fin-Feldeffekttransistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Fin-Feldeffektransistor-Speicherzelle

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180035129A (ko) * 2016-09-28 2018-04-05 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
CN1728401B (zh) 2011-05-25
JP2006041354A (ja) 2006-02-09
US7504689B2 (en) 2009-03-17
TW200625553A (en) 2006-07-16
US7847343B2 (en) 2010-12-07
US20090152619A1 (en) 2009-06-18
TWI360865B (en) 2012-03-21
US20060022260A1 (en) 2006-02-02
CN1728401A (zh) 2006-02-01

Similar Documents

Publication Publication Date Title
KR20060050209A (ko) 반도체장치 및 그 제조방법
JP4521597B2 (ja) 半導体記憶装置およびその製造方法
JP4646837B2 (ja) 半導体装置の製造方法
JP5116987B2 (ja) 集積半導体不揮発性記憶装置
KR100395762B1 (ko) 비휘발성 메모리 소자 및 그 제조방법
KR100634266B1 (ko) 불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법
US20050169050A1 (en) Semiconductor device with a metal insulator semiconductor transistor
US6903408B2 (en) Flash memory cell with high programming efficiency by coupling from floating gate to sidewall
US7338860B2 (en) Methods of forming non-volatile memory device having floating gate
JP2009302269A (ja) 半導体装置の製造方法および半導体装置
US8951881B2 (en) Methods of fabricating nonvolatile memory devices including voids between active regions and related devices
US6620693B2 (en) Non-volatile memory and fabrication thereof
US9287277B2 (en) Semiconductor device and fabricating method thereof
KR100608376B1 (ko) 세 가지 상태를 갖는 비휘발성 메모리 및 그 제조방법
JP2008053645A (ja) 不揮発性半導体記憶装置
JP3653373B2 (ja) 半導体記憶装置及びその書き込み方法
US7773416B2 (en) Single poly, multi-bit non-volatile memory device and methods for operating the same
WO2006035503A1 (ja) 半導体装置および半導体装置の製造方法
CN114497073A (zh) 半导体器件及其制造方法
JP2004047614A (ja) トランジスタとそれを用いた半導体メモリ、およびトランジスタの製造方法
JP5214700B2 (ja) 半導体装置
JP2013077841A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E601 Decision to refuse application