JP5982055B1 - メモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法 - Google Patents
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Abstract
Description
<1.フィン構造を有するメモリセルの概略>
<2.メモリセルの詳細構成>
<3.不揮発性半導体記憶装置の回路構成>
<4.不揮発性半導体記憶装置における各種動作時の電圧について>
4−1.データの書き込み動作
4−2.データの非書き込み動作
4−3.データの読み出し動作
4−4.データの消去動作
<5.高電圧の電荷蓄積ゲート電圧がメモリゲート電極に印加された書き込み非選択メモリセルにおける電位について>
<6.不揮発性半導体記憶装置の製造方法>
<7.作用および効果>
<8.他の実施の形態>
8−1.メモリゲート電極、第1選択ゲート電極、および第2選択ゲート電極を金属材料以外の導電材料で形成したときのメモリセルの構成
8−2.フィン部の上面にキャップ絶縁膜を設けたメモリセルの構成
8−3.その他
図1は、不揮発性半導体記憶装置1に設けられた本発明のメモリセルMCのフィン構造を概略的に示した斜視図である。ここでは、先ず始めに、図1に示す斜視図を用いて、メモリセルMCがフィン型FET(Field Effect Transistor)の構成を有している点について簡単に説明する。この場合、メモリセルMCは、例えばシリコン等の半導体材料により形成された半導体基板S1と、当該半導体基板S1と一体形成され、当該半導体基板S1と同じ半導体材料により形成されたフィン部S2とを有しており、フィン部S2が半導体基板S1から突出形成されている。
次に、例えば4つのメモリセルMCがx方向に並んで配置された不揮発性半導体記憶装置1の平面レイアウトを示す図2と、図1および図2のA−A´部分における断面構成を示す図3Aと、図1および図2のB−B´部分における断面構成を示す図3Bと、図1および図2のC−C´部分における断面構成を示す図4Aと、図1および図2のD−D´部分における断面構成を示す図4Bとを用いてメモリセルMCの詳細構成について説明する。
次に、上述したメモリセルMCが行列状に配置された不揮発性半導体記憶装置の回路構成について説明する。図5に示すように、不揮発性半導体記憶装置1は、上述したメモリセルMCと同一構成を有した複数のメモリセルMC11,MC12,…,MC1n,MC21,MC22,…,MC2n,MCm1,MCm2,…,MCmnが行列状に配置された構成を有しており、これらメモリセルMC11,MC12,…,MC1n,MC21,MC22,…,MC2n,MCm1,MCm2,…,MCmnが、同じ半導体基板S1上に形成されている。これらメモリセルMC11,MC12,…,MC1n,MC21,MC22,…,MC2n,MCm1,MCm2,…,MCmnには、共有する半導体基板S1に対して基板電圧印加回路(図示せず)により所定の基板電圧が一律に印加され得る。なお、半導体基板S1には、図1に示すようなフィン部S2が一体形成されているが、ここではフィン部S2の図示は省略する。
次に、このような不揮発性半導体記憶装置1における各種動作について説明する。図6は、図5に示した不揮発性半導体記憶装置1において、メモリセルMCxy(ここでのxは1,2,…,mのうちいずれかであり、yは1,2,…,nのうちいずれか)の電荷蓄積層ECに電荷を注入するデータ書き込み動作時(「Prog」)と、メモリセルMCxyの電荷蓄積層ECに電荷が蓄積されているか否かを検知するデータ読み出し動作時(「Read」)と、メモリセルMCxyの電荷蓄積層EC内の電荷を引き抜くデータ消去動作時(「Erase」)とにおける各部位での電圧値の一例を示す表である。
例えば、メモリセルMC11の電荷蓄積層ECに電荷を注入する場合には、図6の「Prog」の「選択列」欄に示すように、メモリゲート線MLからメモリセルMC11のメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加され、フィン部S2が形成された半導体基板S1(図6中、「Back」と表記)に0[V]の基板電圧が印加され得る。
例えば、電荷蓄積層ECに電荷を注入するのに必要な電荷蓄積ゲート電圧がメモリセルMC12のメモリゲート電極MGに印加された際に、当該メモリセルMC12で電荷蓄積層ECへの電荷の注入を阻止するときには、第1選択ゲート線DL1から第1選択ゲート電極DGに1.5[V]の電圧が印加され、ビット線BL2からドレイン領域に1.5[V]の電圧が印加されることによって、フィン部S2内の第1選択ゲート構造体3が跨いでいる領域に非導通状態のドレイン側非導通領域を形成する。これにより、データを書き込まないメモリセル(以下、書き込み非選択メモリセルとも呼ぶ)MC12は、第1選択ゲート構造体3によって、メモリゲート構造体2で囲まれたフィン部S2内のチャネル層形成キャリア領域と、ドレイン領域との電気的な接続を遮断する。
また、図6における「Read」の欄で示すデータの読み出し動作では、例えばメモリセルMC11を読み出しの対象とした場合、当該メモリセルMC11に接続されたビット線BL1を例えば1.5[V]にプリチャージし、ソース線SLを0[V]にする。これにより、データを読み出すメモリセルMC11の電荷蓄積層ECに電荷が蓄積されている場合(データが書き込まれている場合)には、メモリゲート構造体2直下のフィン部S2で非導通状態となり、ドレイン領域とソース領域との電気的な接続が遮断され得る。これにより、データを読み出すメモリセルMC11では、ドレイン領域に接続されたビット線BL1での1.5[V]の読み出し電圧がそのまま維持され得る。
因みに、メモリセルMC11の電荷蓄積層EC内の電荷を引き抜くデータの消去動作時(図6中、「Erase」)には、メモリゲート線MLからメモリゲート電極MGに、-12[V]のメモリゲート電圧が印加されることで、半導体基板S1を介して0[V]となっているフィン部S2に向けて電荷蓄積層EC内の電荷が引き抜かれてデータが消去され得る。
ここで、図7は、データの書き込みが行われないメモリセル(書き込み非選択メモリセル)MCに、高電圧の電荷蓄積ゲート電圧Vgがメモリゲート電極MGに印加されたときのメモリゲート構造体2およびフィン部S2での電位の状態を示した概略図である。なお、図7に示した断面図は、図1および図2のC−C´部分の断面構成を示した図4Aと同じであり、メモリゲート構造体2を設けたフィン部S2の位置での断面構成を示す。
以上のような構成を有する不揮発性半導体記憶装置1は、下記の製造工程に従って製造することができる。この場合、先ず始めに、図8Aに示すように、パターニングされたハードマスク32を利用して、例えばSiでなるフィン部形成基板(図示せず)を加工することにより、板状の半導体基板S1表面に所定間隔を設けてフィン部S2を形成する。次いで、レジスト32、半導体基板S1およびフィン部S2を覆うように、絶縁材料でなる絶縁層を形成した後、CMP(Chemical Mechanical Polishing)等の平坦化処理によって絶縁層を平坦化し、フィン部S2の上面にあるレジスト32と表面が揃った絶縁層ISaを形成する。
以上の構成において、メモリセルMCでは、絶縁層ISから突き出るように半導体基板S1上にフィン部S2を設け、このフィン部S2を跨ぐようにメモリゲート構造体2、第1選択ゲート構造体3、および第2選択ゲート構造体4を絶縁層IS上に形成するようにした。また、このメモリセルMCでは、ビット線BLに接続されたドレイン領域12aを、第1選択ゲート構造体3と隣接したフィン部S2の表面に、第1選択ゲート電極DGと絶縁するように設け、一方、ソース線SLに接続されたソース領域12bを、第2選択ゲート構造体4と隣接したフィン部S2の表面に、第2選択ゲート電極SGと絶縁するように設け、これらドレイン領域12aとソース領域12bとの間に、第1選択ゲート構造体3、メモリゲート構造体2、および第2選択ゲート構造体4を設けるようにした。
(8−1)メモリゲート電極、第1選択ゲート電極、および第2選択ゲート電極を金属材料以外の導電材料で形成したときのメモリセルの構成
なお、上述した実施の形態においては、メモリゲート電極MGと、第1選択ゲート電極DGと、第2選択ゲート電極SGとを金属材料により形成した場合について述べたが、本発明はこれに限らず、ポリシリコン等その他種々の導電材料によりメモリゲート電極、第1選択ゲート電極、および第2選択ゲート電極を形成してもよい。
上述した実施の形態においては、フィン部S2の上面に下部メモリゲート絶縁膜13を設けたメモリセルMCについて説明したが、本発明はこれに限らず、フィン部S2の上面に所定の厚みを有したキャップ絶縁膜を設け、当該キャップ絶縁膜上に下部メモリゲート絶縁膜13を設けたメモリセルとしてもよい。
なお、本発明は、上述した各実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、各実施の形態については、例えば上述した「(4)不揮発性半導体記憶装置における各種動作時の電圧について」における電圧値以外の他の種々の電圧値を適用してもよい。
MC, MC11,MC12,…,MC1n,MC21,MC22,…,MC2n,MCm1,MCm2,…,MCmn,MC1 メモリセル
2,2a メモリゲート構造体
3,3a 第1選択ゲート構造体
4,4a 第2選択ゲート構造体
12a,40a ドレイン領域
12b,40b ソース領域
6,7 側壁スペーサ
13 下部メモリゲート絶縁膜
14,14a 上部メモリゲート絶縁膜
EC 電荷蓄積層
17a,18a 第1選択ゲート絶縁膜
17b,18b 第2選択ゲート絶縁膜
S1 半導体基板
S2 フィン部
IS 絶縁層
Claims (11)
- 絶縁層で覆われた半導体基板と、
前記絶縁層から突き出るように前記半導体基板上に形成されたフィン部と、
下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、およびメモリゲート電極が積層され、前記フィン部を跨ぐように前記絶縁層上に形成されたメモリゲート構造体と、
第1選択ゲート絶縁膜上に第1選択ゲート電極が設けられ、前記メモリゲート構造体の一方の側壁に形成された一の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第1選択ゲート構造体と、
第2選択ゲート絶縁膜上に第2選択ゲート電極が設けられ、前記メモリゲート構造体の他方の側壁に形成された他の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第2選択ゲート構造体と、
前記第1選択ゲート構造体と隣接した前記フィン部の表面に前記第1選択ゲート電極と絶縁するように設けられ、ビット線が電気的に接続されたドレイン領域と、
前記第2選択ゲート構造体と隣接した前記フィン部の表面に前記第2選択ゲート電極と絶縁するように設けられ、ソース線が電気的に接続されたソース領域とを備え、
前記第1選択ゲート構造体、前記メモリゲート構造体、および前記第2選択ゲート構造体は、前記ドレイン領域と前記ソース領域との間に設けられており、
前記フィン部の上面から、前記絶縁層上での前記メモリゲート電極の底面までの距離である前記フィン部の電極内突出高さをHfinとし、前記第1選択ゲート構造体および前記第2選択ゲート構造体が前記フィン部を跨ぐ方向における前記フィン部の幅をWfinとしたとき、
Hfin>Wfinであり、
書き込み選択時は、前記メモリゲート電極と前記フィン部との間の電圧差により生じる量子トンネル効果により前記電荷蓄積層内に電荷が注入され、書き込み非選択時は、前記フィン部内に形成された空乏層により前記電荷蓄積層内への電荷注入が阻止される
ことを特徴とするメモリセル。 - 絶縁層で覆われた半導体基板と、
前記絶縁層から突き出るように前記半導体基板上に形成されたフィン部と、
下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、およびメモリゲート電極が積層され、前記フィン部を跨ぐように前記絶縁層上に形成されたメモリゲート構造体と、
第1選択ゲート絶縁膜上に第1選択ゲート電極が設けられ、前記メモリゲート構造体の一方の側壁に形成された一の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第1選択ゲート構造体と、
第2選択ゲート絶縁膜上に第2選択ゲート電極が設けられ、前記メモリゲート構造体の他方の側壁に形成された他の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第2選択ゲート構造体と、
前記第1選択ゲート構造体と隣接した前記フィン部の表面に前記第1選択ゲート電極と絶縁するように設けられ、ビット線が電気的に接続されたドレイン領域と、
前記第2選択ゲート構造体と隣接した前記フィン部の表面に前記第2選択ゲート電極と絶縁するように設けられ、ソース線が電気的に接続されたソース領域とを備え、
前記第1選択ゲート構造体、前記メモリゲート構造体、および前記第2選択ゲート構造体は、前記ドレイン領域と前記ソース領域との間に設けられており、
前記メモリゲート電極および前記第1選択ゲート電極間の距離並びに前記メモリゲート電極および前記第2選択ゲート電極間の距離が5[nm]以上40[nm]以下であり、前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜の膜厚が3[nm]以下である
ことを特徴とするメモリセル。 - 絶縁層で覆われた半導体基板と、
前記絶縁層から突き出るように前記半導体基板上に形成されたフィン部と、
下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、およびメモリゲート電極が積層され、前記フィン部を跨ぐように前記絶縁層上に形成されたメモリゲート構造体と、
第1選択ゲート絶縁膜上に第1選択ゲート電極が設けられ、前記メモリゲート構造体の一方の側壁に形成された一の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第1選択ゲート構造体と、
第2選択ゲート絶縁膜上に第2選択ゲート電極が設けられ、前記メモリゲート構造体の他方の側壁に形成された他の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第2選択ゲート構造体と、
前記第1選択ゲート構造体と隣接した前記フィン部の表面に前記第1選択ゲート電極と絶縁するように設けられ、ビット線が電気的に接続されたドレイン領域と、
前記第2選択ゲート構造体と隣接した前記フィン部の表面に前記第2選択ゲート電極と絶縁するように設けられ、ソース線が電気的に接続されたソース領域とを備え、
前記第1選択ゲート構造体、前記メモリゲート構造体、および前記第2選択ゲート構造体は、前記ドレイン領域と前記ソース領域との間に設けられており、
前記メモリゲート構造体は、
前記フィン部の上面を覆うキャップ絶縁膜を備えており、
前記キャップ絶縁膜上に、前記下部メモリゲート絶縁膜、前記電荷蓄積層、前記上部メモリゲート絶縁膜、および前記メモリゲート電極が積層された構成でなる
ことを特徴とするメモリセル。 - 絶縁層で覆われた半導体基板と、
前記絶縁層から突き出るように前記半導体基板上に形成されたフィン部と、
下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、およびメモリゲート電極が積層され、前記フィン部を跨ぐように前記絶縁層上に形成されたメモリゲート構造体と、
第1選択ゲート絶縁膜上に第1選択ゲート電極が設けられ、前記メモリゲート構造体の一方の側壁に形成された一の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第1選択ゲート構造体と、
第2選択ゲート絶縁膜上に第2選択ゲート電極が設けられ、前記メモリゲート構造体の他方の側壁に形成された他の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第2選択ゲート構造体と、
前記第1選択ゲート構造体と隣接した前記フィン部の表面に前記第1選択ゲート電極と絶縁するように設けられ、ビット線が電気的に接続されたドレイン領域と、
前記第2選択ゲート構造体と隣接した前記フィン部の表面に前記第2選択ゲート電極と絶縁するように設けられ、ソース線が電気的に接続されたソース領域とを備え、
前記第1選択ゲート構造体、前記メモリゲート構造体、および前記第2選択ゲート構造体は、前記ドレイン領域と前記ソース領域との間に設けられており、
前記メモリゲート構造体は、
前記フィン部の上面を覆うキャップ絶縁膜を備えており、
前記キャップ絶縁膜が前記下部メモリゲート絶縁膜として前記フィン部の上面に設けられ、該キャップ絶縁膜上に、前記電荷蓄積層、前記上部メモリゲート絶縁膜、および前記メモリゲート電極が積層された構成でなる
ことを特徴とするメモリセル。 - 前記第1選択ゲート構造体および前記第2選択ゲート構造体が前記フィン部を跨ぐ方向における前記フィン部の幅をWfinとし、
前記第1選択ゲート構造体および前記第2選択ゲート構造体が前記フィン部を跨ぐ方向と直交し、かつ前記フィン部が延設されている方向における前記第1選択ゲート電極のゲート長をL1、前記第2選択ゲート電極のゲート長をL2としたとき、
L1≦1.5・Wfin、L2≦1.5・Wfinである
ことを特徴とする請求項1〜4のいずれか1項に記載のメモリセル。 - 前記半導体基板から前記メモリゲート電極の下面までの距離が、前記半導体基板から前記第1選択ゲート電極および前記第2選択ゲート電極の各下面までの距離よりも大きく形成されており、前記第1選択ゲート電極および前記第2選択ゲート電極の各下面位置が、前記メモリゲート電極の下面位置よりも前記半導体基板に近い位置に配置されている
ことを特徴すると請求項1〜5のいずれか1項に記載のメモリセル。 - 前記メモリゲート電極、前記第1選択ゲート電極および前記第2選択ゲート電極は、金属材料を含む
ことを特徴とする請求項1〜6のいずれか1項に記載のメモリセル。 - 前記第1選択ゲート電極は、前記一の側壁スペーサに沿ってサイドウォール状に形成され、前記第2選択ゲート電極は、前記他の側壁スペーサに沿ってサイドウォール状に形成されている
ことを特徴とする請求項1〜6のいずれか1項に記載のメモリセル。 - メモリゲート電極にメモリゲート線が接続されたメモリセルが行列状に配置された不揮発性半導体記憶装置であって、
前記メモリセルが請求項1〜8のいずれか1項に記載のメモリセルであり、行列状に配置された複数の前記メモリセルで前記メモリゲート線を共有している
ことを特徴とする不揮発性半導体記憶装置。 - 絶縁層で覆われた半導体基板に、前記絶縁層から突き出るフィン部を形成するフィン部形成工程と、
前記半導体基板を覆う前記絶縁層上と、前記絶縁層から突き出たフィン部とに、層状の下部メモリゲート絶縁膜形成層、電荷蓄積層形成層および第1ダミー電極層を順に積層形成する第1ダミー電極層形成工程と、
パターニングされたレジストを利用して、前記第1ダミー電極層、前記電荷蓄積層形成層、および前記下部メモリゲート絶縁膜形成層をパターニングすることにより、下部メモリゲート絶縁膜、電荷蓄積層、およびダミーメモリゲート電極が順に積層形成されたダミーメモリゲート構造体を、前記フィン部を跨ぐように前記絶縁層上に形成するダミーメモリゲート構造体形成工程と、
前記ダミーメモリゲート構造体の対向する側壁に沿って側壁スペーサを形成する側壁スペーサ形成工程と、
前記ダミーメモリゲート構造体を覆うように第2ダミー電極層を形成した後、エッチバックすることにより、前記ダミーメモリゲート構造体の側壁にある一の前記側壁スペーサに沿って前記フィン部を跨ぐようにサイドウォール状のダミー第1選択ゲート電極を形成するとともに、前記ダミーメモリゲート構造体の側壁にある他の前記側壁スペーサに沿って前記フィン部を跨ぐようにサイドウォール状のダミー第2選択ゲート電極を形成するダミー選択ゲート電極形成工程と、
前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、および前記ダミー第2選択ゲート電極を覆うように層間絶縁層を形成した後、前記層間絶縁層を加工して、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、および前記ダミー第2選択ゲート電極の各上面を前記層間絶縁層から外部に露出させるダミー電極露出工程と、
前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、および前記ダミー第2選択ゲート電極を除去した後、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、および前記ダミー第2選択ゲート電極が形成されていた各ダミー電極除去空間に、上部メモリゲート絶縁膜、第1選択ゲート絶縁膜、および第2選択ゲート絶縁膜を構成する層状の絶縁膜を形成した後、各前記ダミー電極除去空間の該絶縁膜に囲まれた空間に、金属材料を含んだメモリゲート電極、第1選択ゲート電極、および第2選択ゲート電極を形成するメタルゲート電極形成工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記フィン部形成工程では、前記フィン部を形成する際に用いたハードマスクをキャップ絶縁膜として残し、
前記第1ダミー電極層形成工程では、前記絶縁層上と、前記フィン部の上面を覆う前記キャップ絶縁膜とに、層状の前記下部メモリゲート絶縁膜形成層、前記電荷蓄積層形成層および前記第1ダミー電極層を順に積層形成し、
前記ダミーメモリゲート構造体形成工程では、前記キャップ絶縁膜で上面を覆った前記フィン部を跨ぐように前記絶縁層上に前記ダミーメモリゲート構造体を形成する
ことを特徴とする請求項10に記載の不揮発性半導体記憶装置の製造方法。
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