KR102488209B1 - 메모리 셀, 불휘발성 반도체 기억 장치, 및 불휘발성 반도체 기억 장치의 제조 방법 - Google Patents

메모리 셀, 불휘발성 반도체 기억 장치, 및 불휘발성 반도체 기억 장치의 제조 방법 Download PDF

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Abstract

메모리 셀(MC)에서는, 핀부(S2) 내의 불순물 농도를 높게 하여, 핀부(S2)의 표면에서 드레인 영역(12a) 및 소스 영역(12b)을 근접시켜 소형화를 도모하더라도 핀부(S2)의 형상을 선정함으로써, 메모리 게이트 전극(MG)과 핀부(S2) 사이의 전위차를 작게 하여 디스터브의 발생을 억제할 수 있으며, 이렇게 하여 메모리 셀(MC)은 소형화를 도모하면서 디스터브의 발생을 억제할 수 있다.

Description

메모리 셀, 불휘발성 반도체 기억 장치, 및 불휘발성 반도체 기억 장치의 제조 방법
본 발명은, 메모리 셀, 불휘발성 반도체 기억 장치, 및 불휘발성 반도체 기억 장치의 제조 방법에 관한 것이다.
종래, 일본 특허 공개 제2011-129816호 공보(특허문헌 1)에는, 2개의 선택 게이트 구조체 사이에 메모리 게이트 구조체가 배치된 메모리 셀이 개시되어 있다(특허문헌 1, 도 15 참조). 실제로, 이 메모리 셀에서는, 비트선이 접속된 드레인 영역과, 소스선이 접속된 소스 영역을 구비하며, 이들 드레인 영역 및 소스 영역 사이의 반도체 기판 상에 제1 선택 게이트 구조체, 메모리 게이트 구조체 및 제2 선택 게이트 구조체가 순서대로 배치 형성되어 있다. 이러한 구성을 포함하는 메모리 셀에는, 절연 재료로 둘러싸인 전하 축적층이 메모리 게이트 구조체에 형성되어 있으며, 당해 전하 축적층에 전하를 주입함으로써 데이터가 기입되거나, 또는 전하 축적층 내의 전하를 방출함으로써 데이터가 소거되거나 할 수 있다.
실제로, 이러한 메모리 셀에서는, 전하 축적층에 전하를 주입하는 경우, 소스선에 접속된 제2 선택 게이트 구조체에 의해 전압을 차단하면서, 비트선으로부터의 저전압의 비트 전압을 제1 선택 게이트 구조체를 통하여 메모리 게이트 구조체의 채널층에 인가한다. 이때, 메모리 게이트 구조체에는, 메모리 게이트 전극에 고전압의 메모리 게이트 전압이 인가되고, 비트 전압과 메모리 게이트 전압의 큰 전압 차에 의하여 발생하는 양자 터널 효과에 의하여 전하 축적층에 전하를 주입할 수 있다.
이와 동일한 구성을 포함하는 복수의 메모리 셀이 행렬 형상으로 배치된 불휘발성 반도체 기억 장치에서는, 각 메모리 게이트 전극에 전압을 인가하는 메모리 게이트선이 복수의 메모리 셀에서 공유되고 있는 점에서, 소정의 메모리 셀 전하 축적층에 전하를 주입하기 위하여 고전압의 전하 축적 게이트 전압을 메모리 게이트선에 인가하면, 당해 메모리 게이트선을 공유하는 다른 메모리 셀의 메모리 게이트 전극에도 고전압의 전하 축적 게이트 전압이 인가되어 버린다.
그래서, 전하 축적층에 전하를 주입시키지 않는 메모리 셀에서는, 예를 들어 메모리 게이트 구조체의 채널층에 고전압의 비트 전압을 인가하고, 메모리 게이트 전극과 채널층과의 전압 차를 작게 하여, 고전압의 전하 축적 게이트 전압이 메모리 게이트선에 인가되었을 때라도 전하 축적층으로의 전하의 주입을 저지하고 있다.
일본 특허 공개 제2011-129816호 공보
그러나 전하 축적층에 전하를 주입시키지 않는 메모리 셀에서는, 고전압의 전하 축적 게이트 전압이 메모리 게이트선에 인가되었을 때, 전하 축적층으로의 전하의 주입을 단순히 저지할 뿐 아니라, 그때, 전하 축적층에 의도치 않은 전하가 주입되어 전하 축적층의 전하 축적 상태가 변동되어 버리는 현상(이하, 이를 디스터브라 칭함)도 발생하지 않도록 대책을 강구하는 것이 바람직하다.
또한 이러한 불휘발성 반도체 기억 장치에서는 복수의 메모리 셀이 행렬 형상으로 배치되는 점에서, 디스터브에 의한 불량 대책을 강구할 때라도 한정된 면적 내에 보다 많은 메모리 셀을 배치할 수 있도록 메모리 셀의 소형화를 도모하는 것도 중요해진다.
그래서, 본 발명은 이상의 점을 고려하여 이루어진 것이며, 소형화를 도모하면서 디스터브의 발생을 억제할 수 있는 메모리 셀, 불휘발성 반도체 기억 장치, 및 불휘발성 반도체 기억 장치의 제조 방법을 제안하는 것을 목적으로 한다.
이러한 과제를 해결하기 위하여 본 발명의 메모리 셀은, 절연층으로 덮인 반도체 기판과, 상기 절연층으로부터 돌출되도록 상기 반도체 기판 상에 형성된 핀부와, 하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막, 및 메모리 게이트 전극이 적층되고, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 메모리 게이트 구조체와, 제1 선택 게이트 절연막 상에 제1 선택 게이트 전극이 설치되고, 상기 메모리 게이트 구조체의 한쪽 측벽에 형성된 하나의 측벽 스페이서를 따라, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 제1 선택 게이트 구조체와, 제2 선택 게이트 절연막 상에 제2 선택 게이트 전극이 설치되고, 상기 메모리 게이트 구조체의 다른쪽 측벽에 형성된 다른 측벽 스페이서를 따라, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 제2 선택 게이트 구조체와, 상기 제1 선택 게이트 구조체와 인접한 상기 핀부의 표면에 상기 제1 선택 게이트 전극과 절연되도록 형성되고, 비트선이 전기적으로 접속된 드레인 영역과, 상기 제2 선택 게이트 구조체와 인접한 상기 핀부의 표면에 상기 제2 선택 게이트 전극과 절연되도록 형성되고, 소스선이 전기적으로 접속된 소스 영역을 구비하고, 상기 제1 선택 게이트 구조체, 상기 메모리 게이트 구조체 및 상기 제2 선택 게이트 구조체는 상기 드레인 영역과 상기 소스 영역 사이에 설치되어 있고, 상기 핀부의 상면으로부터, 상기 절연층 상에서의 상기 메모리 게이트 전극의 저면까지의 거리인 상기 핀부의 전극 내 돌출 높이를 Hfin이라 하고, 상기 제1 선택 게이트 구조체 및 상기 제2 선택 게이트 구조체가 상기 핀부에 걸쳐지는 방향에 있어서의 상기 핀부의 폭을 Wfin이라 했을 때, Hfin>Wfin이고, 기입 선택 시에는, 상기 메모리 게이트 전극과 상기 핀부 사이의 전압 차에 의하여 발생하는 양자 터널 효과에 의하여 상기 전하 축적층 내에 전하가 주입되고, 기입 비선택 시에는, 상기 핀부 내에 형성된 공핍층에 의하여 상기 전하 축적층 내로의 전하 주입이 저지되는 것을 특징으로 한다.
또한 본 발명의 불휘발성 반도체 기억 장치는, 메모리 게이트 전극에 메모리 게이트선이 접속된 메모리 셀이 행렬 형상으로 배치된 불휘발성 반도체 기억 장치이며, 상기 메모리 셀이 상기에 기재된 메모리 셀이고, 행렬 형상으로 배치된 복수의 상기 메모리 셀에서 상기 메모리 게이트선을 공유하고 있는 것을 특징으로 한다.
본 발명의 메모리 셀, 불휘발성 반도체 기억 장치, 및 불휘발성 반도체 기억 장치의 제조 방법에서는, 전하 축적층으로의 전하의 주입을 저지할 때, 제1 선택 게이트 구조체에 의하여, 메모리 게이트 구조체에 둘러싸인 핀부 내와, 비트선의 전기적인 접속을 차단하고, 제2 선택 게이트 구조체에 의하여, 메모리 게이트 구조체에 둘러싸인 핀부 내와, 소스선의 전기적인 접속을 차단함으로써, 핀부의 표면에 공핍층을 형성할 수 있고, 당해 공핍층에 의하여 메모리 게이트 전극과 핀부 사이의 전위차를 작게 할 수 있는 메모리 셀을 제공할 수 있다.
이것에 의하여 본 발명에서는, 핀부 내의 불순물 농도를 높게 하여, 핀부의 표면에서 드레인 영역 및 소스 영역을 근접시켜 소형화를 도모하더라도 핀부 내 전체에 공핍층이 형성되도록 핀부의 형상을 선정함으로써, 메모리 게이트 전극과 핀부 사이의 전위차를 작게 하고, 또한 공핍층에 가해지는 전계도 작게 하여 디스터브의 발생을 억제할 수 있다.
또한 본 발명의 메모리 셀에서는, 제1 선택 게이트 구조체, 메모리 게이트 구조체, 및 제2 선택 게이트 구조체의 각 게이트 폭을 핀부의 높이로 치환할 수 있으므로, 핀부의 높이 분만큼 높아지기는 하지만 제1 선택 게이트 구조체, 메모리 게이트 구조체 및 제2 선택 게이트 구조체의 각 게이트 폭의 방향 형성 면적을 좁게 할 수 있어, 그만큼 소형화를 실현할 수 있다.
게다가 본 발명의 메모리 셀에서는, 전하 축적층으로의 전하의 주입을 저지할 때, 메모리 게이트 구조체로 둘러싸인 핀부 내와, 비트선(소스선)의 전기적인 접속을 차단할 수 있는 전압을 비트선 및 소스선에 인가하면 된다. 이것에 의하여 본 발명의 메모리 셀에서는, 메모리 게이트 전극에 인가되는 전하 축적 게이트 전압에 구속되지 않고 비트선 및 소스선의 전압값을 저감시킬 수 있어, 그만큼 제1 선택 게이트 구조체의 제1 선택 게이트 절연막이나, 제2 선택 게이트 구조체의 제2 선택 게이트 절연막의 각 막 두께를 얇게 할 수 있어, 고속 동작을 실현할 수 있다.
도 1은 메모리 셀의 구성 (1)을 도시하는 사시도이다.
도 2는 불휘발성 반도체 기억 장치의 평면 레이아웃을 도시하는 개략도이다.
도 3a는 도 2의 A-A' 부분에 있어서의 단면 구성을 도시하는 개략도이고, 도 3b는 도 2의 B-B' 부분에 있어서의 단면 구성을 도시하는 개략도이다.
도 4a는 도 2의 C-C' 부분에 있어서의 메모리 셀의 단면 구성을 도시하는 개략도이고, 도 4b는 도 2의 D-D' 부분에 있어서의 메모리 셀의 단면 구성을 도시하는 개략도이다.
도 5는 복수의 메모리 셀이 행렬 형상으로 배치된 불휘발성 반도체 기억 장치의 회로 구성을 도시하는 개략도이다.
도 6은 데이터의 기입 동작 시, 데이터의 판독 동작 시, 및 데이터의 소거 동작 시에 있어서의 각 부위에 있어서의 전압값의 일례를 나타내는 표이다.
도 7은 기입 비선택 메모리 셀에 있어서의 전위의 설명에 제공하는 개략도이다.
도 8은 불휘발성 반도체 기억 장치의 제조 공정 (1)을 도시하는 개략도이다.
도 9a는 불휘발성 반도체 기억 장치의 제조 공정 (2)를 도시하는 개략도이고, 도 9b는 도 9a에 있어서의 E-E' 부분에 있어서의 단면 구성을 도시하는 개략도이고, 도 9c는 불휘발성 반도체 기억 장치의 제조 공정 (3)을 도시하는 개략도이고, 도 9d는, 도 9c에 있어서의 E-E' 부분에 있어서의 단면 구성을 도시하는 개략도이다.
도 10a는 도 9d에 도시한 위치에서의 불휘발성 반도체 기억 장치의 제조 공정 (1)을 도시하는 개략도이고, 도 10b는 도 9d에 도시한 위치에서의 불휘발성 반도체 기억 장치의 제조 공정 (2)를 도시하는 개략도이고, 도 10c는 도 9d에 도시한 위치에서의 불휘발성 반도체 기억 장치의 제조 공정 (3)을 도시하는 개략도이다.
도 11a는 불휘발성 반도체 기억 장치의 제조 공정 (4)를 도시하는 개략도이고, 도 11b는 도 11a에 있어서의 E-E' 부분에 있어서의 단면 구성을 도시하는 개략도이다.
도 12는 도 12a는 도 2의 A-A' 부분에 있어서의 다른 실시 형태에 의한 메모리 셀의 단면 구성을 도시하는 개략도이고, 도 12b는 도 2의 B-B' 부분에 있어서의 다른 실시 형태에 의한 메모리 셀의 단면 구성을 도시하는 개략도이다.
도 13은 메모리 셀의 구성 (2)를 도시하는 사시도이다.
도 14a는 도 13의 A-A' 부분에 있어서의 단면 구성을 도시하는 개략도이고, 도 14b는 도 13의 B-B' 부분에 있어서의 단면 구성을 도시하는 개략도이다.
도 15a는 도 13의 C-C' 부분에 있어서의 메모리 셀의 단면 구성을 도시하는 개략도이고, 도 15b는 도 13의 D-D' 부분에 있어서의 메모리 셀의 단면 구성을 도시하는 개략도이다.
도 16은 메모리 셀의 구성 (3)을 도시하는 사시도이다.
도 17a는 도 16의 A-A' 부분에 있어서의 단면 구성을 도시하는 개략도이고, 도 17b는 도 16의 B-B' 부분에 있어서의 단면 구성을 도시하는 개략도이다.
도 18a는 도 16의 C-C' 부분에 있어서의 메모리 셀의 단면 구성을 도시하는 개략도이고, 도 18b는 도 16의 D-D' 부분에 있어서의 메모리 셀의 단면 구성을 도시하는 개략도이다.
도 19는 메모리 셀의 구성 (4)를 도시하는 사시도이다.
도 20a는 도 19의 A-A' 부분에 있어서의 단면 구성을 도시하는 개략도이고, 도 20b는 도 19의 B-B' 부분에 있어서의 단면 구성을 도시하는 개략도이다.
도 21a는 도 19의 C-C' 부분에 있어서의 메모리 셀의 단면 구성을 도시하는 개략도이고, 도 21b는 도 19의 D-D' 부분에 있어서의 메모리 셀의 단면 구성을 도시하는 개략도이다.
이하, 본 발명을 실시하기 위한 형태에 대하여 설명한다. 또한 설명은 이하에 나타내는 순서로 한다.
<1. 핀 구조를 갖는 메모리 셀의 개략>
<2. 메모리 셀의 상세 구성>
<3. 불휘발성 반도체 기억 장치의 회로 구성>
<4. 불휘발성 반도체 기억 장치에 있어서의 각종 동작 시의 전압에 대하여>
4-1. 데이터의 기입 동작
4-2. 데이터의 비기입 동작
4-3. 데이터의 판독 동작
4-4. 데이터의 소거 동작
<5. 고전압의 전하 축적 게이트 전압이 메모리 게이트 전극에 인가된 기입 비선택 메모리 셀에 있어서의 전위에 대하여>
<6. 불휘발성 반도체 기억 장치의 제조 방법>
<7. 작용 및 효과>
<8. 다른 실시 형태>
8-1. 메모리 게이트 전극, 제1 선택 게이트 전극 및 제2 선택 게이트 전극을 금속 재료 이외의 도전 재료로 형성했을 때의 메모리 셀 구성
8-2. 핀부의 상면에 캡 절연막을 형성한 메모리 셀의 구성
8-3. 그 외
<9. 제1 선택 게이트 구조체 및 제2 선택 게이트 구조체가 설치된 영역의 절연층의 막 두께를 얇게 한 메모리 셀>
9-1. 메모리 셀의 구성
9-2. 작용 및 효과
<10. 절연층 상에 핀부가 설치된 메모리 셀>
10-1. 메모리 셀의 구성
10-2. 작용 및 효과
10-3. 다른 실시 형태에 의한 핀부
(1) 핀 구조를 갖는 메모리 셀의 개략
도 1은, 불휘발성 반도체 기억 장치(1)에 설치된 메모리 셀 MC의 핀 구조를 개략적으로 도시한 사시도이다. 여기서는, 우선 맨 처음에, 도 1에 도시하는 사시도를 이용하여, 메모리 셀 MC가 핀형 FET(Field Effect Transistor)의 구성을 갖고 있는 점에 대하여 간단히 설명한다. 이 경우, 메모리 셀 MC는, 예를 들어 실리콘 등의 반도체 재료에 의하여 형성된 반도체 기판 S1과, 당해 반도체 기판 S1과 일체 형성되고, 당해 반도체 기판 S1과 동일한 반도체 재료에 의하여 형성된 핀부 S2를 갖고 있으며, 핀부 S2가 반도체 기판 S1로부터 돌출 형성되어 있다.
실제로, 이 메모리 셀 MC는, 판상으로 형성된 반도체 기판 S1의 표면이 절연 재료를 포함하는 절연층 IS에 덮여 있고, 핀부 S2가 연직 방향 z를 향하여 연장되도록 반도체 기판 S1 상에 형성되고, 당해 핀부 S2의 일부가 절연층 IS의 표면으로부터 돌출되도록 설치되어 있다. 핀부 S2는, 예를 들어 직육면체 형상으로 형성되어 있으며, 길이 방향이 반도체 기판 S1의 표면을 따라 y 방향으로 연장 설치되어 있다. 또한 이 실시 형태의 경우, 반도체 기판 S1 및 핀부 S2에는, 예를 들어 P형 불순물이 주입되어 있는 것으로 한다.
이에 추가하여, 이 실시 형태의 경우, 메모리 셀 MC에는, N형의 메모리 트랜지스터 MT를 핀부 S2에 형성하는 메모리 게이트 구조체(2)와, N형 MOS의 제1 선택 트랜지스터 T1을 핀부 S2에 형성하는 제1 선택 게이트 구조체(3)와, 마찬가지로 N형 MOS의 제2 선택 트랜지스터 T2를 핀부 S2에 형성하는 제2 선택 게이트 구조체(4)가, 핀부 S2에 걸쳐지도록 하여 절연층 IS 상에 형성되어 있다.
또한 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)에 관한 상세 구성에 대해서는 후술하는 도 3 및 도 4에서 설명하기 때문에 여기서는 그 설명은 생략하며, 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)가 핀부 S2에 걸쳐지는 구성에 주목하여 설명한다.
이 경우, 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)는, 핀부 S2가 연장 설치되는 y 방향에 대하여, 길이 방향이 교차하도록 절연층 IS 상에 연장 설치되어 있으며, 핀부 S2의 표면을 역 ㄷ자형으로 덮도록 설치되어 있다. 이것에 의하여 핀부 S2는, 절연층 IS의 표면에 노출된 표면(대향한 측면 및 상면)이 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)에 덮인 구성으로 되어 있다.
또한 이 실시 형태의 경우, 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)는 병주하듯이 하여 연장 설치되어 있으며, 핀부 S2에 각각 걸쳐지는 x 방향이, 핀부 S2가 연장 설치된 y 방향과, 연직 방향인 z 방향과 각각 직교하도록 배치되어 있다. 또한 메모리 게이트 구조체(2)는, 하나의 측벽을 따라 형성된 하나의 측벽 스페이서(6)에 의하여 제1 선택 게이트 구조체(3)와 절연되어 있음과 함께, 다른 측벽을 따라 형성된 다른 측벽 스페이서(7)에 의하여 제2 선택 게이트 구조체(4)와 절연되어 있다.
핀부 S2에는, 제1 선택 게이트 구조체(3)와 인접한 표면에, 당해 제1 선택 게이트 구조체(3)의 제1 선택 게이트 전극 DG와 절연되도록 드레인 영역(12a)이 형성되어 있으며, 이 드레인 영역(12a)에 비트선(도시하지 않음)이 접속되어 있다. 또한 핀부 S2에는, 제2 선택 게이트 구조체(4)와 인접한 표면에, 당해 제2 선택 게이트 구조체(4)의 제2 선택 게이트 전극 SG와 절연되도록 소스 영역(12b)이 형성되어 있으며, 이 소스 영역(12b)에 소스선(도시하지 않음)이 접속되어 있다.
(2) 메모리 셀의 상세 구성
다음으로, 예를 들어 4개의 메모리 셀 MC가 x 방향으로 배열되어 배치된 불휘발성 반도체 기억 장치(1)의 평면 레이아웃을 도시하는 도 2와, 도 1 및 도 2의 A-A' 부분에 있어서의 단면 구성을 도시하는 도 3a와, 도 1 및 도 2의 B-B' 부분에 있어서의 단면 구성을 도시하는 도 3b와, 도 1 및 도 2의 C-C' 부분에 있어서의 단면 구성을 도시하는 도 4a와, 도 1 및 도 2의 D-D' 부분에 있어서의 단면 구성을 도시하는 도 4b를 이용하여 메모리 셀 MC의 상세 구성에 대하여 설명한다.
또한 도 2에서는, 주로 핀부 S2, 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)에 주목하여 도시한 구성으로 되어 있으며, 도 1에 도시한 바와 같은 메모리 게이트 구조체(2) 및 제1 선택 게이트 구조체(3) 사이에 있는 측벽 스페이서(6)나, 메모리 게이트 구조체(2) 및 제2 선택 게이트 구조체(4) 사이에 있는 측벽 스페이서(7) 등에 관한 구성은 생략되어 있다.
이 경우, 도 2에 도시한 바와 같이, 불휘발성 반도체 기억 장치(1)는, 복수의 핀부 S2가 y 방향으로 병주하듯이 하여 배치되고, 각 핀부 S2에 메모리 셀 MC가 각각 형성되어 있다. 불휘발성 반도체 기억 장치(1)는, 각 핀부 S2가 연장 설치되어 있는 y 방향과 교차하도록 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)가 병주하여 연장 설치되며, 이들 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)가 각 핀부 S2에 걸쳐져 있는 영역에, 메모리 트랜지스터 MT, 제1 선택 트랜지스터 T1 및 제2 선택 트랜지스터 T2를 갖는 메모리 셀 MC가 형성되어 있다.
불휘발성 반도체 기억 장치(1)에는, 메모리 게이트 구조체(2)의 메모리 게이트 전극 MG의 상면 소정 위치에, 메모리 게이트선(도시하지 않음)이 접속된 메모리 게이트 콘택트 MGC가 설치되어 있으며, 복수의 메모리 셀 MC에서 공유하는 메모리 게이트 전극 MG에, 메모리 게이트선에 인가된 메모리 게이트 전압을 메모리 게이트 콘택트 MGC를 통하여 인가할 수 있다.
또한 불휘발성 반도체 기억 장치(1)에는, 제1 선택 게이트 구조체(3)의 제1 선택 게이트 전극 DG의 상면 소정 위치에, 제1 선택 게이트선(도시하지 않음)이 접속된 제1 선택 게이트 콘택트 DGC가 설치되어 있으며, 복수의 메모리 셀 MC에서 공유하는 제1 선택 게이트 전극 DG에, 제1 선택 게이트선에 인가된 전압을 제1 선택 게이트 콘택트 DGC를 통하여 인가할 수 있다.
또한 불휘발성 반도체 기억 장치(1)에는, 제2 선택 게이트 구조체(4)의 제2 선택 게이트 전극 SG의 상면 소정 위치에, 제2 선택 게이트선(도시하지 않음)이 접속된 제2 선택 게이트 콘택트 SGC가 설치되어 있으며, 복수의 메모리 셀 MC에서 공유하는 제2 선택 게이트 전극 SG에, 제2 선택 게이트선에 인가된 전압을 제2 선택 게이트 콘택트 SGC를 통하여 인가할 수 있다.
핀부 S2의 제1 선택 게이트 구조체(3)와 인접하는 표면에는 드레인 영역(12a)이 형성되어 있으며, 비트선(도시하지 않음)에 접속된 비트 콘택트 BC가 드레인 영역(12a)에 설치되어 있다. 이것에 의하여 메모리 셀 MC에는, 비트선에 인가된 비트 전압이 비트 콘택트 BC를 통하여 드레인 영역(12a)에 인가될 수 있다.
한편, 핀부 S2의 제2 선택 게이트 구조체(4)와 인접하는 표면에는 소스 영역(12b)이 형성되어 있으며, 소스선(도시하지 않음)에 접속된 소스 콘택트 SC가 소스 영역(12b)에 설치되어 있다. 이것에 의하여 메모리 셀 MC에는, 소스선에 인가된 소스 전압이 소스 콘택트 SC를 통하여 소스 영역(12b)에 인가될 수 있다.
실제로, 메모리 셀 MC에는, 도 1 및 도 2의 A-A' 부분에 있어서의 단면 구성을 도시하는 도 3a와 같이, 제1 선택 게이트 구조체(3)의 측벽을 따라, 산화실리콘(SiO, SiO2) 등의 절연 재료를 포함하는 사이드 월부(22a)가 형성되어 있으며, 이 사이드 월부(22a)와 인접하는 핀부 S2의 표면에 드레인 영역(12a)이 형성되어 있다. 드레인 영역(12a)은, 제1 선택 게이트 구조체(3) 및 드레인 영역(12a) 사이에 형성된 사이드 월부(22a)에 의하여, 제1 선택 게이트 구조체(3)의 제1 선택 게이트 전극 DG와 절연되어 있다.
또한 메모리 셀 MC에는, 제2 선택 게이트 구조체(4)의 측벽을 따라, 산화실리콘(SiO, SiO2) 등의 절연 재료를 포함하는 사이드 월부(22b)가 형성되어 있으며, 이 사이드 월부(22b)와 인접하는 핀부 S2의 표면에 소스 영역(12b)이 형성되어 있다. 소스 영역(12b)은, 제2 선택 게이트 구조체(4) 및 소스 영역(12b) 사이에 형성된 사이드 월부(22b)에 의하여 제2 선택 게이트 구조체(4)의 제2 선택 게이트 전극 SG와 절연되어 있다.
또한 이 실시 형태의 경우, 소정 간격을 두고 핀부 S2의 표면에 형성된 드레인 영역(12a) 및 소스 영역(12b)은, 예를 들어 SiGe 등의 반도체 재료를 포함하며, 에피택셜 성장법에 의하여 핀부 S2의 표면에 선택적으로 형성되고, 소정의 막 두께를 갖고 있다.
메모리 게이트 구조체(2)는, 드레인 영역(12a) 및 소스 영역(12b) 사이의 핀부 S2 상에, 산화실리콘(SiO, SiO2) 등의 절연 재료를 포함하는 하부 메모리 게이트 절연막(13)을 통하여, 예를 들어 질화실리콘(Si3N4)이나 산질화실리콘(SiON), 알루미나(Al2O3), 산화하프늄(HfO2) 등을 포함하는 전하 축적층 EC를 갖고 있으며, 또한 이 전하 축적층 EC 상에 하부 메모리 게이트 절연막(13)과는 상이한 절연 재료(예를 들어 산화하프늄(HfO2) 등의 High-k 재료나 질화하프늄실리케이트(HfSiON))를 포함하는 상부 메모리 게이트 절연막(14)을 개재하여 메모리 게이트 전극 MG를 갖고 있다. 이와 같이 메모리 게이트 구조체(2)는, 하부 메모리 게이트 절연막(13) 및 상부 메모리 게이트 절연막(14)에 의하여, 전하 축적층 EC가 핀부 S2 및 메모리 게이트 전극 MG로부터 절연된 구성을 갖는다.
메모리 게이트 전극 MG는, 예를 들어 알루미늄(Al)이나 티타늄알루미늄(TiAl), 탄화탄탈(TaC), 질화규소탄탈륨(TaSiN) 등의 금속 재료에 의하여 형성되어 있으며, 제조 과정에 있어서 행해진 CMP 등의 평탄화 처리에 의하여 상면이 평탄화되어 있다. 또한 메모리 게이트 전극 MG에는 메모리 게이트선 ML이 접속되어 있으며, 당해 메모리 게이트선 ML로부터 소정의 전압이 인가될 수 있다.
메모리 게이트 구조체(2)에는, 절연 재료를 포함하는 벽 형상의 측벽 스페이서(6)가 하나의 측벽을 따라 형성되어 있으며, 당해 측벽 스페이서(6)를 통하여 제1 선택 게이트 구조체(3)가 인접되어 있다. 이 실시 형태의 경우, 메모리 게이트 구조체(2)에는, 메모리 게이트 전극 MG의 하나의 측벽을 따라 상부 메모리 게이트 절연막(14)의 일 단부와 일체 형성된 벽 형상의 메모리 게이트 측벽 절연막(15a)이 형성되어 있으며, 당해 메모리 게이트 측벽 절연막(15a), 상부 메모리 게이트 절연막(14), 전하 축적층 EC 및 하부 메모리 게이트 절연막(13)의 각 측벽을 따라 측벽 스페이서(6)가 형성되어 있다. 또한 메모리 게이트 구조체(2) 내에 형성된 메모리 게이트 측벽 절연막(15a)은, 상부 메모리 게이트 절연막(14)과 동일한 절연 재료(예를 들어 High-k 재료)에 의하여 형성되어 있으며, 당해 상부 메모리 게이트 절연막(14)과 동일한 제조 공정에서 형성될 수 있다.
메모리 게이트 구조체(2)와 제1 선택 게이트 구조체(3) 사이에 형성된 측벽 스페이서(6)는 소정의 막 두께에 의하여 형성되어 있으며, 메모리 게이트 구조체(2) 내의 메모리 게이트 측벽 절연막(15a)과, 후술하는 제1 선택 게이트 구조체(3) 내의 제1 선택 게이트 측벽 절연막(19a)과 함께, 메모리 게이트 전극 MG와 제1 선택 게이트 전극 DG를 절연할 수 있도록 이루어져 있다.
이 경우, 측벽 스페이서(6)는, 메모리 게이트 구조체(2) 내의 메모리 게이트 측벽 절연막(15a)이나, 제1 선택 게이트 구조체(3) 내의 제1 선택 게이트 측벽 절연막(19a)의 절연 재료(예를 들어 High-k 재료)와는 상이한, 산화실리콘(SiO, SiO2) 등의 절연 재료에 의하여 형성되어 있으며, 제조 과정에 있어서 행해진 CMP 등의 평탄화 처리에 의하여 상면이 평탄화되어 있다.
여기서, 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이의 거리가 5[㎚] 미만일 때는, 메모리 게이트 전극 MG나 제1 선택 게이트 전극 DG에 소정 전압이 인가되었을 때, 메모리 게이트 측벽 절연막(15a)이나 측벽 스페이서(6), 제1 선택 게이트 측벽 절연막(19a)에 내압 불량이 발생할 우려가 있다.
한편, 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이의 거리가 40[㎚]을 초과했을 때는, 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이에서 핀부 S2(예를 들어 표면으로부터 50[㎚]까지의 영역(표면 영역))에서의 저항이 높아져, 데이터 판독 시에 메모리 게이트 구조체(2) 및 제1 선택 게이트 구조체(3) 사이에서 판독 전류가 흐르기 어려워진다.
따라서 이 실시 형태의 경우, 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이의 거리는 5[㎚] 이상 40[㎚] 이하로 선정되어 있는 것이 바람직한 점에서, 메모리 게이트 측벽 절연막(15a), 측벽 스페이서(6) 및 제1 선택 게이트 측벽 절연막(19a)을 합한 막 두께도 5[㎚] 이상 40[㎚] 이하로 선정되는 것이 바람직하다.
나아가 측벽 스페이서(6)는, 메모리 게이트 측벽 절연막(15a) 및 제1 선택 게이트 측벽 절연막(19a)보다 비유전율이 작은 절연 재료로 형성되는 것이 바람직하다. 이 경우, 제1 선택 게이트 구조체(3)와 메모리 게이트 구조체(2) 사이의 용량은 작아져 액세스 속도를 빠르게 할 수 있다.
제1 선택 게이트 구조체(3)에는, 측벽 스페이서(6) 및 사이드 월부(22a) 사이의 핀부 S2 상에, 산화실리콘(SiO, SiO2) 등의 절연 재료를 포함하는 하부의 제1 선택 게이트 절연막(17a)이 형성되어 있으며, 이 제1 선택 게이트 절연막(17a)과 상이한 절연 부재(예를 들어 High-k 재료)를 포함하는 상부의 제1 선택 게이트 절연막(18a)이 하부의 제1 선택 게이트 절연막(17a) 상에 형성되어 있다.
또한 제1 선택 게이트 구조체(3)에는, 측벽 스페이서(6)를 따라 벽 형상으로 형성된 제1 선택 게이트 측벽 절연막(19a)과, 사이드 월부(22a)의 측벽을 따라 벽 형상으로 형성된 사이드 월 측벽 절연막(20a)이, 상부의 제1 선택 게이트 절연막(18a)과 일체 형성되어 있다. 또한 제1 선택 게이트 측벽 절연막(19a) 및 사이드 월 측벽 절연막(20a)도 상부의 제1 선택 게이트 절연막(18a)과 마찬가지로, 하부의 제1 선택 게이트 절연막(17a)이나 측벽 스페이서(6)의 절연 재료와는 상이한 절연 재료(예를 들어 High-k 재료)로 형성되어 있으며, 동일한 제조 공정에서 상부의 제1 선택 게이트 절연막(18a)과 함께 형성될 수 있다. 여기서, 하부의 제1 선택 게이트 절연막(17a)과 상부의 제1 선택 게이트 절연막(18a)을 합한 막 두께는 9[㎚] 이하, 바람직하게는 3[㎚] 이하로 형성되어 있다.
이에 추가하여, 이 제1 선택 게이트 구조체(3)는, 상부의 제1 선택 게이트 절연막(18a) 상에 제1 선택 게이트 전극 DG가 형성되어 있으며, 제1 선택 게이트 측벽 절연막(19a) 및 사이드 월 측벽 절연막(20a)이 당해 제1 선택 게이트 전극 DG의 측벽을 따라 형성되어 있다.
제1 선택 게이트 전극 DG는, 메모리 게이트 전극 MG와 동일한 금속 재료(예를 들어 알루미늄(Al)이나 티타늄알루미늄(TiAl), 탄화탄탈(TaC), 질화규소탄탈륨(TaSiN) 등)에 의하여 형성되어 있으며, 제조 과정에 있어서 행해진 CMP 등의 평탄화 처리에 의하여 상면이 평탄화되어 있다. 또한 제1 선택 게이트 전극 DG에는 제1 선택 게이트선 DL이 접속되어 있으며, 당해 제1 선택 게이트선 DL로부터 소정의 전압이 인가될 수 있다.
한편, 메모리 게이트 구조체(2)의 다른 측벽에도, 절연 재료를 포함하는 벽 형상의 측벽 스페이서(7)가 형성되어 있으며, 당해 측벽 스페이서(7)를 개재하여 제2 선택 게이트 구조체(4)가 인접되어 있다. 이 실시 형태의 경우, 메모리 게이트 구조체(2)에는, 메모리 게이트 전극 MG의 다른 측벽에도, 상부 메모리 게이트 절연막(14)의 타 단부와 일체 형성된 벽 형상의 메모리 게이트 측벽 절연막(15b)이 형성되어 있으며, 당해 메모리 게이트 측벽 절연막(15b), 상부 메모리 게이트 절연막(14), 전하 축적층 EC 및 하부 메모리 게이트 절연막(13)의 각 측벽을 따라 다른 측벽 스페이서(7)가 형성되어 있다. 또한 메모리 게이트 구조체(2) 내에 형성된 다른 메모리 게이트 측벽 절연막(15b)은, 상부 메모리 게이트 절연막(14) 및 하나의 메모리 게이트 측벽 절연막(15a)과 동일한 절연 재료(예를 들어 High-k 재료)에 의하여 형성되어 있으며, 이들 상부 메모리 게이트 절연막(14) 및 하나의 메모리 게이트 측벽 절연막(15a)과 동일한 제조 공정에서 형성될 수 있다.
메모리 게이트 구조체(2)와 제2 선택 게이트 구조체(4) 사이에 형성된 측벽 스페이서(7)는, 하나의 측벽 스페이서(6)와 동일한 막 두께로 형성되어 있으며, 메모리 게이트 구조체(2) 내의 메모리 게이트 측벽 절연막(15b)과, 후술하는 제2 선택 게이트 구조체(4) 내의 제2 선택 게이트 측벽 절연막(19b)과 함께, 메모리 게이트 전극 MG와 제2 선택 게이트 전극 SG를 절연할 수 있도록 이루어져 있다.
이 경우, 측벽 스페이서(7)는, 하나의 측벽 스페이서(6)와 동일한 산화실리콘(SiO, SiO2) 등의 절연 재료에 의하여 형성되어 있으며, 제조 과정에 있어서 행해진 CMP 등의 평탄화 처리에 의하여 상면이 평탄화되어 있다.
여기서, 메모리 게이트 전극 MG 및 제2 선택 게이트 전극 SG 사이에서도, 상술한 메모리 게이트 전극 MG 및 제1 선택 게이트 전극 DG 사이와 마찬가지로, 메모리 게이트 측벽 절연막(15b)이나 측벽 스페이서(7), 제2 선택 게이트 측벽 절연막(19b)에 있어서의 내압 불량의 문제나, 메모리 게이트 구조체(2) 및 제2 선택 게이트 구조체(4) 사이에서의 판독 전류 저하의 문제가 발생할 우려가 있기 때문에, 5[㎚] 이상 40[㎚] 이하의 거리로 선정되어 있는 것이 바람직하다.
따라서 여기서도, 메모리 게이트 측벽 절연막(15b), 측벽 스페이서(7) 및 제2 선택 게이트 측벽 절연막(19b)을 합친 막 두께는 5[㎚] 이상 40[㎚] 이하로 선정되는 것이 바람직하다. 또한 다른 측벽 스페이서(7)도, 메모리 게이트 측벽 절연막(15b) 및 제2 선택 게이트 측벽 절연막(19b)보다 비유전율이 작은 절연 재료로 형성되는 것이 바람직하다. 이 경우, 제2 선택 게이트 구조체(4)와 메모리 게이트 구조체(2) 사이의 용량은 작아져 액세스 속도를 빠르게 할 수 있다.
제2 선택 게이트 구조체(4)에는, 측벽 스페이서(7) 및 사이드 월부(22b) 사이의 핀부 S2 상에 산화실리콘(SiO, SiO2) 등의 절연 재료를 포함하는 하부의 제2 선택 게이트 절연막(17b)이 형성되어 있으며, 이 제2 선택 게이트 절연막(17b)과 상이한 절연 부재(예를 들어 High-k 재료)를 포함하는 상부의 제2 선택 게이트 절연막(18b)이 하부의 제2 선택 게이트 절연막(17b) 상에 형성되어 있다.
또한 제2 선택 게이트 구조체(4)에는, 측벽 스페이서(7)를 따라 벽 형상으로 형성된 제2 선택 게이트 측벽 절연막(19b)과, 사이드 월부(22b)의 측벽을 따라 벽 형상으로 형성된 사이드 월 측벽 절연막(20b)이, 상부의 제2 선택 게이트 절연막(18b)에 일체 형성되어 있다. 또한 제2 선택 게이트 측벽 절연막(19b) 및 사이드 월 측벽 절연막(20b)도 상부의 제2 선택 게이트 절연막(18b)과 마찬가지로, 하부의 제2 선택 게이트 절연막(17b)이나 측벽 스페이서(7)의 절연 재료와는 상이한 절연 재료(예를 들어 High-k 재료)로 형성되어 있으며, 동일한 제조 공정에서 상부의 제2 선택 게이트 절연막(18b)과 함께 형성될 수 있다. 여기서, 하부의 제2 선택 게이트 절연막(17b)과 상부의 제2 선택 게이트 절연막(18b)을 합한 막 두께는 9[㎚] 이하, 바람직하게는 3[㎚] 이하로 형성되어 있다.
이에 추가하여, 이 제2 선택 게이트 구조체(4)는, 상부의 제2 선택 게이트 절연막(18b) 상에 제2 선택 게이트 전극 SG가 형성되어 있으며, 제2 선택 게이트 측벽 절연막(19b) 및 사이드 월 측벽 절연막(20b)이 당해 제2 선택 게이트 전극 SG의 측벽을 따라 형성되어 있다.
제2 선택 게이트 전극 SG는 메모리 게이트 전극 MG와 동일한 금속 재료(예를 들어 알루미늄(Al)이나 티타늄알루미늄(TiAl), 탄화탄탈(TaC), 질화규소탄탈륨(TaSiN) 등)에 의하여 형성되어 있으며, 제조 과정에 있어서 행해진 CMP 등의 평탄화 처리에 의하여 상면이 평탄화되어 있다. 또한 제2 선택 게이트 전극 SG에는 제2 선택 게이트선 SGL이 접속되어 있으며, 당해 제2 선택 게이트선 SGL로부터 소정의 전압이 인가될 수 있다.
여기서, 메모리 셀 MC에서는, 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3), 제2 선택 게이트 구조체(4) 및 측벽 스페이서(6, 7)의 각 상면이 평탄화되어 있으며, 모두 동일한 높이 위치로 정렬되어 있는 점에서, 돌출된 영역이 형성되어 있지 않은 만큼 상층의 가공을 용이하게 행할 수 있다.
게다가 이 메모리 셀 MC에서는, 메모리 게이트 전극 MG와 제1 선택 게이트 전극 DG와 제2 선택 게이트 전극 SG가 소정의 금속 재료에 의하여 형성되어 있음으로써, 이들 메모리 게이트 전극 MG, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG 내가 공핍화되어 버리는 것도 방지할 수 있다.
또한 이 불휘발성 반도체 기억 장치(1)는, 메모리 셀 MC나 반도체 기판 S1 상의 절연층 IS, 당해 절연층 IS로부터 돌출된 핀부 S2 등의 주변 및 상면이, 산화실리콘(SiO, SiO2) 등의 절연 재료를 포함하는 층간 절연층(25)이나, 상층의 층간 절연층(도시하지 않음)에 의하여 덮여 있다.
다음으로, 도 1 및 도 2의 B-B' 부분에 있어서의 단면 구성을 도시하는 도 3b에 대하여 설명한다. 도 3b에 도시한 바와 같이, 핀부 S2가 형성되어 있지 않은 위치에서는, 도 3a에 도시한 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3), 제2 선택 게이트 구조체(4), 측벽 스페이서(6, 7) 및 사이드 월부(22a, 22b)가, 반도체 기판 S1을 덮는 절연층 IS 상에 형성되어 있다. 절연층 IS 상에서의 제1 선택 게이트 구조체(3), 메모리 게이트 구조체(2) 및 제2 선택 게이트 구조체(4)는, 도 3a에 도시한 핀부 S2 상의 제1 선택 게이트 구조체(3), 메모리 게이트 구조체(2) 및 제2 선택 게이트 구조체(4)와 동일한 높이 위치에서 상면이 평탄화되어 있다.
여기서, 핀부 S2가 형성되어 있지 않은 위치에서는, 절연층 IS의 표면이 핀부 S2의 표면보다도 낮은 위치에 있는 점에서, 그만큼 제1 선택 게이트 구조체(3), 메모리 게이트 구조체(2), 제2 선택 게이트 구조체(4), 측벽 스페이서(6, 7) 및 사이드 월부(22a, 22b)가, 핀부 S2가 있는 위치보다도 세로로 길게 형성되며, 이것에 의하여 제1 선택 게이트 구조체(3), 메모리 게이트 구조체(2), 제2 선택 게이트 구조체(4), 측벽 스페이서(6, 7) 및 사이드 월부(22a, 22b)가, 핀부 S2가 있는 위치와 동일한 높이로 되어 있다.
또한 메모리 셀 MC에서는, 반도체 기판 S1의 표면으로부터 메모리 게이트 전극 MG의 하면까지의 거리 H1이 반도체 기판 S1의 표면으로부터 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG의 각 하면까지의 거리 H2보다도, 예를 들어 전하 축적층 EC의 막 두께 이상 커져 있으며, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG의 각 하면 위치가 메모리 게이트 전극 MG의 하면 위치보다도 낮은 위치에 배치되어 있다.
이것에 의하여 메모리 셀 MC에서는, 핀부 S2의 측면 영역에 있어서의, 제1 선택 트랜지스터 T1 및 제2 선택 트랜지스터 T2의 온/오프를, 하면 위치가 메모리 게이트 전극 MG의 하면 위치보다도 낮은 위치까지 형성된 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG에 의하여 충분히 제어할 수 있다. 따라서 메모리 셀 MC에서는, 데이터의 기입 동작 시 및 데이터의 판독 시에 있어서의 오동작을 방지할 수 있다.
여기서, 메모리 셀 MC와의 대비 설명으로서, 메모리 셀 MC와는 달리, 핀부 S2가 형성되어 있지 않은 위치에서, 반도체 기판 S1의 표면으로부터 메모리 게이트 전극 MG의 하면까지의 거리 H1이, 반도체 기판 S1의 표면으로부터 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG의 각 하면까지의 거리 H2보다도 작고, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG의 각 하면 위치가 메모리 게이트 전극 MG의 하면 위치보다도 높은 위치에 배치되어 있는 메모리 셀(이하, 비교예라 칭함)에 대하여 이하 설명한다.
비교예에서는, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG의 각 하면 위치가 메모리 게이트 전극 MG의 하면 위치보다도 높은 위치에 배치되어 있는 점에서, 핀부 S2의 측면 영역에 있어서의, 제1 선택 트랜지스터 T1 및 제2 선택 트랜지스터 T2의 온/오프를, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG에 의하여 충분히 제어할 수 없다. 특히 이 비교예에서는, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG에 게이트 오프 전압이 인가되더라도, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG로 덮여 있지 않은 핀부 S2의 측면 영역을 비도통 상태로 할 수 없어, 메모리 트랜지스터 MT에 기입된 정보가 낮은 역치 전압 Vth인 경우에 핀부 S2의 측면 영역을 따라 드레인 영역(12a) 및 소스 영역(12b) 사이에 누설 전류가 흘러 버려 오동작이 발생할 우려가 발생한다.
여기서, 도 1 및 도 2의 C-C' 부분에 있어서의 단면 구성을 도시하는 도 4a에 도시한 바와 같이, 메모리 게이트 구조체(2)는 핀부 S2에 걸쳐지도록 절연층 IS 상에 형성되어 있는 점에서, 하부 메모리 게이트 절연막(13), 전하 축적층 EC, 상부 메모리 게이트 절연막(14) 및 메모리 게이트 전극 MG가 핀부 S2의 표면을 둘러싸도록 설치될 수 있다. 이것에 의하여, 메모리 게이트 구조체(2)는, 당해 메모리 게이트 구조체(2)로 둘러싼 핀부 S2의 표면을 따라 메모리 트랜지스터 MT의 채널층을 형성할 수 있다.
이와 같이, 메모리 게이트 구조체(2)에서는, 메모리 트랜지스터 MT의 게이트 폭이, 메모리 게이트 구조체(2)로 둘러싼 핀부 S2의 표면을 따른 거리로 되는 점에서, 당해 게이트 폭의 일부를 핀부 S2의 측면을 따른 높이로 치환하여, 그만큼 메모리 트랜지스터 MT의 형성 면적을 좁게 할 수 있다.
또한 도 1 및 도 2의 D-D' 부분에 있어서의 단면 구성을 도시하는 도 4b에 도시한 바와 같이, 제1 선택 게이트 구조체(3)에서도, 핀부 S2에 걸쳐지도록 절연층 IS 상에 형성되어 있는 점에서, 하부의 제1 선택 게이트 절연막(17a), 상부의 제1 선택 게이트 절연막(18a) 및 제1 선택 게이트 전극 DG가 핀부 S2의 표면을 둘러싸도록 설치될 수 있다. 이것에 의하여, 제1 선택 게이트 구조체(3)에서도, 당해 제1 선택 게이트 구조체(3)로 둘러싼 핀부 S2의 표면을 따라 제1 선택 트랜지스터 T1의 채널층을 형성할 수 있다.
이와 같이, 제1 선택 게이트 구조체(3)에서도, 제1 선택 트랜지스터 T1의 게이트 폭이, 제1 선택 게이트 구조체(3)로 둘러싼 핀부 S2의 표면을 따른 거리로 되는 점에서, 당해 게이트 폭의 일부를, 핀부 S2의 측면을 따른 높이로 치환하여, 그만큼 제1 선택 트랜지스터 T1의 형성 면적을 좁게 할 수 있다. 또한 제2 선택 게이트 구조체(4)에 대해서도, 핀부 S2에 걸쳐지는 구성이, 도 4b에 도시한 제1 선택 게이트 구조체(3)와 동일한 구성으로 되기 때문에, 여기서는 그 설명은 생략한다.
여기서, 이 실시 형태의 경우, 메모리 셀 MC는, 도 4a 및 도 4b에 도시한 바와 같이, 핀부 S2의 상면으로부터, 절연층 IS 상에서의 메모리 게이트 전극 MG의 저면까지의 거리(핀부 S2의 전극 내 돌출 높이)을 Hfin이라 하고, 제1 선택 게이트 구조체(3), 메모리 게이트 구조체(2) 및 제2 선택 게이트 구조체(4)가 핀부 S2에 걸쳐지는 x 방향에 있어서의 핀부 S2의 폭을 Wfin이라 하면, Hfin>Wfin의 관계가 성립하도록 형성되어 있다.
또한 메모리 셀 MC는, 도 3a에 도시한 바와 같이, 핀부 S2가 연장 설치되어 있는 y 방향에 있어서의 제1 선택 게이트 전극 DG의 게이트 길이를 L1, 제2 선택 게이트 전극 SG의 게이트 길이를 L2라 했을 때, 핀부 S2의 폭 Wfin와의 사이에서 L1≤1.5·Wfin과 L2≤1.5·Wfin의 관계가 성립하도록 형성되어 있다.
(3) 불휘발성 반도체 기억 장치의 회로 구성
다음으로, 상술한 메모리 셀 MC가 행렬 형상으로 배치된 불휘발성 반도체 기억 장치의 회로 구성에 대하여 설명한다. 도 5에 도시한 바와 같이, 불휘발성 반도체 기억 장치(1)는, 상술한 메모리 셀 MC와 동일한 구성을 가진 복수의 메모리 셀 MC11, MC12, …, MC1n, MC21, MC22, …, MC2n, MCm1, MCm2, …, MCmn이 행렬 형상으로 배치된 구성을 갖고 있으며, 이들 메모리 셀 MC11, MC12, …, MC1n, MC21, MC22, …, MC2n, MCm1, MCm2, …, MCmn이 동일한 반도체 기판 S1 상에 형성되어 있다. 이들 메모리 셀 MC11, MC12, …, MC1n, MC21, MC22, …, MC2n, MCm1, MCm2, …, MCmn에는, 공유하는 반도체 기판 S1에 대하여 기판 전압 인가 회로(도시하지 않음)에 의하여 소정의 기판 전압이 일률적으로 인가될 수 있다. 또한 반도체 기판 S1에는, 도 1에 도시한 바와 같은 핀부 S2가 일체 형성되어 있지만, 여기서는 핀부 S2의 도시는 생략한다.
불휘발성 반도체 기억 장치(1)는, 이들 메모리 셀 MC11, MC12, …, MC1n, MC21, MC22, …, MC2n, MCm1, MCm2, …, MCmn 중, 일 방향(이 경우, 열 방향)으로 배열되는 메모리 셀 MC11, MC21, …, MCm1(MC12, MC22, …, MCm2)(MC1n, MC2n, …, MCmn)에서 각각 1개의 비트선 BL1(BL2)(BLn)을 공유하고 있으며, 비트선 전압 인가 회로(도시하지 않음)에 의하여 비트선 BL1, BL2, …, BLn마다 소정의 비트 전압이 일률적으로 인가될 수 있다. 또한 불휘발성 반도체 기억 장치(1)는, 일 방향과 교차하는 타 방향(이 경우, 행 방향)으로 배치된 메모리 셀 MC11, MC12, …, MC1n(MC21, MC22, …, MC2n)(MCm1, MCm2, …, MCmn)에서 각각 1개의 제1 선택 게이트선 DL1(DL2)(DLm)을 공유하고 있으며, 제1 선택 게이트 전압 인가 회로(도시하지 않음)에 의하여 제1 선택 게이트선 DL1, DL2, …, DLm마다 소정의 제1 선택 게이트 전압이 일률적으로 인가될 수 있다.
또한 이 실시 형태의 경우, 불휘발성 반도체 기억 장치(1)에서는, 1개의 메모리 게이트선 ML과, 1개의 제2 선택 게이트선 SGL과, 1개의 소스선 SL을, 하나의 반도체 기판 S1 상에 있는 모든 메모리 셀 MC11, MC12, …, MC1n, MC21, MC22, …, MC2n, MCm1, MCm2, …, MCmn에서 공유하고 있으며, 메모리 게이트 전압 인가 회로(도시하지 않음)에 의하여 메모리 게이트선 ML에 소정의 메모리 게이트 전압이 인가되고, 제2 선택 게이트 전압 인가 회로(도시하지 않음)에 의하여 제2 선택 게이트선 SGL에 소정의 제2 선택 게이트 전압이 인가되고, 소스선 전압 인가 회로(도시하지 않음)에 의하여 소스선 SL에 소정의 소스 전압이 인가될 수 있다.
또한 이 실시 형태에 있어서는, 1개의 메모리 게이트선 ML과 1개의 제2 선택 게이트선 SGL과 1개의 소스선 SL을 모든 메모리 셀 MC11, MC12, …, MC1n, MC21, MC22, …, MC2n, MCm1, MCm2, …, MCmn에서 공유하도록 한 경우에 대하여 설명하지만 본 발명은 이에 한정되지 않으며, 타 방향(행 방향)으로 배치된 메모리 셀 MC11, MC12, …, MC1n(MC21, MC22, …, MC2n)(MCm1, MCm2, …, MCmn)마다 각각 메모리 게이트선과 제2 선택 게이트선과 소스선을 공유하게 하도록 해도 된다.
게다가 메모리 셀 MC11에는 메모리 게이트 구조체(2)의 메모리 게이트 전극 MG에 메모리 게이트선 ML이 접속되고, 제1 선택 게이트 구조체(3)의 제1 선택 게이트 전극 DG에 제1 선택 게이트선 DL1이 접속되고, 제2 선택 게이트 구조체(4)의 제2 선택 게이트 전극 SG에 제2 선택 게이트선 SGL이 접속되어 있다. 또한 메모리 셀 MC11에는, 제1 선택 게이트 구조체(3)에 의하여 형성되는 제1 선택 트랜지스터 T1의 일 단부(드레인 영역)에 비트선 BL1이 접속되고, 제2 선택 게이트 구조체(4)에 의하여 형성되는 제2 선택 트랜지스터 T2의 일 단부(소스 영역)에 소스선 SL이 접속되어 있다.
(4) 불휘발성 반도체 기억 장치에 있어서의 각종 동작 시의 전압에 대하여
다음으로, 이러한 불휘발성 반도체 기억 장치(1)에 있어서의 각종 동작에 대하여 설명한다. 도 6은, 도 5에 도시한 불휘발성 반도체 기억 장치(1)에 있어서, 메모리 셀 MCxy(여기서의 x는 1, 2, …, m 중 어느 것이고 y는 1, 2, …, n 중 어느 것)의 전하 축적층 EC에 전하를 주입하는 데이터 기입 동작 시(「Prog」)와, 메모리 셀 MCxy의 전하 축적층 EC에 전하가 축적되어 있는지의 여부를 검지하는 데이터 판독 동작 시(「Read」)와, 메모리 셀 MCxy의 전하 축적층 EC 내의 전하를 방출하는 데이터 소거 동작 시(「Erase」)에 있어서의 각 부위에서의 전압값의 일례를 나타내는 표이다.
또한 도 6의 「Prog」의 난에서는, 전하 축적층 EC에 전하를 주입하는 메모리 셀 MCxy가 배치된 열을 「선택 열」로 나타내고, 전하 축적층 EC에 전하를 주입하는 메모리 셀 MCxy가 배치된 행을 「선택 행」으로 나타내고 있다. 또한 도 6의 「Prog」의 난에서는, 전하 축적층 EC에 전하를 주입하지 않는 메모리 셀 MCxy만이 배치된 열을 「비선택 열」로 나타내고, 전하 축적층 EC에 전하를 주입하지 않는 메모리 셀 MCxy만이 배치된 행을 「비선택 행」으로 나타내고 있다. 또한 도 6의 「DLx」는 제1 선택 게이트선 DL1, DL2, …, DLm을 나타내고, 「BLy」는 비트선 BL1, BL2, …, BLn을 나타내고 있다.
(4-1) 데이터의 기입 동작
예를 들어 메모리 셀 MC11의 전하 축적층 EC에 전하를 주입하는 경우에는, 도 6의 「Prog」의 「선택 열」란에 나타낸 바와 같이, 메모리 게이트선 ML로부터 메모리 셀 MC11의 메모리 게이트 전극 MG에 12[V]의 전하 축적 게이트 전압이 인가되고, 핀부 S2가 형성된 반도체 기판 S1(도 6 중, 「Back」라고 표기)에 0[V]의 기판 전압이 인가될 수 있다.
또한 이때, 메모리 셀 MC11의 제2 선택 게이트 전극 SG에는 제2 선택 게이트선 SGL로부터 0[V]의 게이트 오프 전압이 인가되고, 메모리 셀 MC11의 소스 영역에는 소스선 SL로부터 0[V]의 소스 오프 전압이 인가될 수 있다. 이것에 의하여 제2 선택 게이트 구조체(4)는 핀부 S2 내에 소스측 비도통 영역을 형성하여, 소스 영역과, 메모리 게이트 구조체(2)에 둘러싸인 핀부 S2 내의 채널층 형성 캐리어 영역(채널층을 형성할 때 캐리어가 유기되는 영역)의 전기적인 접속을 차단한다. 이렇게 하여 제2 선택 게이트 구조체(4)는 소스선 SL로부터 메모리 게이트 구조체(2)의 채널층 형성 캐리어 영역으로의 전압 인가를 저지할 수 있다.
한편, 제1 선택 게이트 전극 DG에는 제1 선택 게이트선 DL1로부터 1.5[V]의 제1 선택 게이트 전압이 인가되고, 메모리 셀 MC11의 드레인 영역에는 비트선 BL1로부터 0[V]의 전하 축적 비트 전압이 인가될 수 있다. 이것에 의하여 제1 선택 게이트 구조체(3)는 핀부 S2 내에 드레인측 도통 영역을 형성하여, 드레인 영역과, 메모리 게이트 구조체(2)의 채널층 형성 캐리어 영역을 전기적으로 접속시킬 수 있다.
메모리 게이트 구조체(2)에서는, 채널층 형성 캐리어 영역이 드레인 영역과 전기적으로 접속됨으로써 채널층 형성 캐리어 영역에 캐리어가 유기되어, 전하 축적 비트 전압과 동일한 0[V]으로 되는 채널층이 캐리어에 의하여 핀부 S2 표면에 형성될 수 있다. 이렇게 하여, 데이터를 기입하는 메모리 셀(이하, 기입 선택 메모리 셀이라고도 칭함) MC11에서는, 메모리 게이트 구조체(2)에 있어서 메모리 게이트 전극 MG 및 채널 층간에 12[V]의 큰 전압 차(12[V])가 발생하고, 이것에 의하여 발생하는 양자 터널 효과에 의하여 전하 축적층 EC 내에 전하를 주입할 수 있어, 데이터가 기입된 상태로 될 수 있다.
(4-2) 데이터의 비기입 동작
예를 들어 전하 축적층 EC에 전하를 주입하는 데 필요한 전하 축적 게이트 전압이 메모리 셀 MC12의 메모리 게이트 전극 MG에 인가되었을 때, 당해 메모리 셀 MC12에서 전하 축적층 EC로의 전하의 주입을 저지할 때는, 제1 선택 게이트선 DL1로부터 제1 선택 게이트 전극 DG에 1.5[V]의 전압이 인가되고, 비트선 BL2로부터 드레인 영역에 1.5[V]의 전압이 인가됨으로써, 핀부 S2 내의 제1 선택 게이트 구조체(3)에 걸쳐져 있는 영역에 비도통 상태의 드레인측 비도통 영역을 형성한다. 이것에 의하여, 데이터를 기입하지 않는 메모리 셀(이하, 기입 비선택 메모리 셀이라고도 칭함) MC12는, 제1 선택 게이트 구조체(3)에 의하여, 메모리 게이트 구조체(2)로 둘러싸인 핀부 S2 내의 채널층 형성 캐리어 영역과, 드레인 영역의 전기적인 접속을 차단한다.
또한 이때, 기입 비선택 메모리 셀 MC12는, 제2 선택 게이트선 SGL로부터 제2 선택 게이트 전극 SG에 0[V]의 전압이 인가되고, 소스선 SL로부터 소스 영역에 0[V]의 전압이 인가됨으로써, 핀부 S2 내의 제2 선택 게이트 구조체(4)에 걸쳐져 있는 영역에 비도통 상태의 소스측 비도통 영역을 형성한다. 이것에 의하여, 기입 비선택 메모리 셀 MC12는, 제2 선택 게이트 구조체(4)에 의하여, 메모리 게이트 구조체(2)로 둘러싸인 핀부 S2 내의 채널층 형성 캐리어 영역과, 소스 영역의 전기적인 접속을 차단한다.
이렇게 하여 기입 비선택 메모리 셀 MC12에서는, 메모리 게이트 구조체(2)에 둘러싸인 핀부 S2 내의 채널층 형성 캐리어 영역에 공핍층이 형성된 상태로 되고, 전하 축적 게이트 전압에 기초하여, 메모리 게이트 구조체(2)로 둘러싸인 핀부 S2의 표면 전위가 상승해 가서, 메모리 게이트 전극 MG 및 핀부 S2 표면의 전압 차가 작아진다.
특히 이 실시 형태의 경우, 메모리 셀 MC에서는, 도 4a 및 도 4b에 도시한 바와 같이, 핀부 S2의 전극 내 돌출 높이 Hfin과 핀부 S2의 폭 Wfin이, Hfin>Wfin의 관계가 성립하도록 형성되어 있는 점에서, 메모리 게이트 구조체(2)로 둘러싸인 핀부 내 S2의 양 측면 및 상면을 따라 공핍층이 형성될 때, 핀부 내 S2의 한쪽 측면을 따라 형성된 소정 두께의 공핍층과, 한쪽 측면과 대향 배치된 다른쪽 측면을 따라 형성된 소정 두께의 공핍층이 일체화되어, 핀부 S2 내 전체에 공핍층이 형성될 수 있다. 이렇게 하여 기입 비선택 메모리 셀 MC12에서는, 공핍층에 의하여, 메모리 게이트 전극 MG와 핀부 S2 사이에, 양자 터널 효과가 발생하는 전압 차가 발생하지 않아, 전하 축적층 EC 내로의 전하 주입을 저지할 수 있다.
이때, 기입 비선택 메모리 셀 MC12에서는, 메모리 게이트 구조체(2)에 둘러싸인 핀부 S2 내에 형성된 공핍층 D에 의하여, 메모리 게이트 구조체(2) 바로 아래의 핀부 S2 표면에 있어서의 전위가, 제1 선택 게이트 구조체(3)의 제1 선택 게이트 절연막(17a, 18a)(도 3a)이나 제2 선택 게이트 구조체(4)의 제2 선택 게이트 절연막(17b, 18b)(도 3a)에 도달하는 것을 저지할 수 있다.
이것에 의하여 제1 선택 게이트 구조체(3)에서는, 비트선 BL2로부터 드레인 영역(12a)(도 3a)에 인가되는 저전압의 비트 전압에 맞추어 제1 선택 게이트 절연막(17a, 18a)의 막 두께를 얇게 형성하더라도, 메모리 게이트 구조체(2) 바로 아래의 핀부 S2 표면의 전위가 공핍층에서 차단되는 점에서, 당해 핀부 S2 표면의 전위에 의한 제1 선택 게이트 절연막(17a, 18a)의 절연 파괴를 방지할 수 있다.
또한 마찬가지로 제2 선택 게이트 구조체(4)에서도, 소스선 SL로부터 소스 영역(12b)(도 3a)에 인가되는 저전압의 소스 전압에 맞추어 제2 선택 게이트 절연막(17b, 18b)의 막 두께를 얇게 하더라도, 메모리 게이트 구조체(2) 바로 아래의 핀부 S2 표면의 전위가 공핍층에서 차단되는 점에서, 당해 핀부 S2 표면의 전위에 의한 제2 선택 게이트 절연막(17b, 18b)의 절연 파괴를 방지할 수 있다.
(4-3) 데이터의 판독 동작
또한 도 6에 있어서의 「Read」의 난에서 나타내는 데이터의 판독 동작에서는, 예를 들어 메모리 셀 MC11을 판독의 대상으로 한 경우, 당해 메모리 셀 MC11에 접속된 비트선 BL1을, 예를 들어 1.5[V]로 프리차지하고, 소스선 SL을 0[V]으로 한다. 이것에 의하여, 데이터를 판독하는 메모리 셀 MC11의 전하 축적층 EC에 전하가 축적되어 있는 경우(데이터가 기입되어 있는 경우)에는, 메모리 게이트 구조체(2) 바로 아래의 핀부 S2에서 비도통 상태로 되어 드레인 영역과 소스 영역의 전기적인 접속이 차단될 수 있다. 이것에 의하여, 데이터를 판독하는 메모리 셀 MC11에서는, 드레인 영역에 접속된 비트선 BL1에서의 1.5[V]의 판독 전압이 그대로 유지될 수 있다.
한편, 데이터를 판독하는 메모리 셀 MC11의 전하 축적층 EC에 전하가 축적되어 있지 않은 경우(데이터가 기입되어 있지 않은 경우)에는, 메모리 게이트 구조체(2) 바로 아래의 핀부 S2가 도통 상태로 되어 드레인 영역과 소스 영역이 전기적으로 접속되고, 그 결과, 메모리 셀 MC11을 통하여 0[V]의 소스선 SL과 1.5[V]의 비트선 BL1이 전기적으로 접속된다. 이것에 의하여 불휘발성 반도체 기억 장치(1)에서는, 데이터를 판독하는 메모리 셀 MC11에 접속된 비트선 BL1의 판독 전압이 0[V]의 소스선 SL에 인가됨으로써, 당해 비트선 BL1에 인가되어 있는 1.5[V]의 판독 전압이 저하된다.
이렇게 하여 불휘발성 반도체 기억 장치(1)에서는, 비트선 BL1의 판독 전압이 변화되었는지의 여부를 검지함으로써, 메모리 셀 MC11의 전하 축적층 EC에 전하가 축적되어 있는지의 여부의 데이터 판독 동작을 실행할 수 있다. 또한 데이터를 판독하지 않는 메모리 셀 MC12, MC22, …MCm2만이 접속된 비트선 BL2에는 0[V]의 비판독 전압이 인가될 수 있다.
(4-4) 데이터의 소거 동작
게다가 메모리 셀 MC11의 전하 축적층 EC 내의 전하를 방출하는 데이터의 소거 동작 시(도 6 중, 「Erase」)에는, 메모리 게이트선 ML로부터 메모리 게이트 전극 MG에 -12[V]의 메모리 게이트 전압이 인가됨으로써, 반도체 기판 S1을 통하여 0[V]으로 되어 있는 핀부 S2를 향하여 전하 축적층 EC 내의 전하가 방출되어 데이터가 소거될 수 있다.
(5) 고전압의 전하 축적 게이트 전압이 메모리 게이트 전극에 인가된 기입 비선택 메모리 셀에 있어서의 전위에 대하여
여기서, 도 7은, 데이터의 기입이 행해지지 않는 메모리 셀(기입 비선택 메모리 셀) MC에, 고전압의 전하 축적 게이트 전압 Vg가 메모리 게이트 전극 MG에 인가되었을 때의 메모리 게이트 구조체(2) 및 핀부 S2에서의 전위의 상태를 나타낸 개략도이다. 또한 도 7에 나타낸 단면도는, 도 1 및 도 2의 C-C' 부분의 단면 구성을 도시한 도 4a와 동일하며, 메모리 게이트 구조체(2)를 설치한 핀부 S2의 위치에서의 단면 구성을 도시한다.
또한 도 7 중의 곡선 Vx는, 핀부를 설치하지 않고 반도체 기판의 평탄면에 메모리 셀 구조체, 제1 선택 게이트 구조체 및 제2 선택 게이트 구조체를 설치한 메모리 셀(비교예)의 전위의 상태를 나타낸 것이다. 비교예로 되는 메모리 셀에서는, 고전압의 전하 축적 게이트 전압이 메모리 게이트 전극 MG에 인가되었을 때, 상술한 것과 마찬가지로, 제1 선택 게이트 구조체 바로 아래의 반도체 기판과 제2 선택 게이트 구조체 바로 아래의 반도체 기판을 각각 비도통 상태로 하게 함으로써 메모리 게이트 구조체 바로 아래의 반도체 기판에 공핍층 D를 형성할 수 있고, 그 결과, 메모리 게이트 전극 및 반도체 기판 간에 발생하는 전위차 Vono1을 작게 하여 데이터의 기입을 저지할 수 있다.
이러한 비교예의 메모리 셀에서도, 메모리 게이트 구조체에 형성한 상부 메모리 게이트 절연막, 전하 축적층 및 하부 메모리 게이트 절연막의 3층의 구성 부분 ONO에서 전압이 낮아지고, 또한 공핍층 D 중에서도 기판 표면으로부터 멀어짐에 것에 따라 전압값이 낮아져 가서 0[V]의 기판 전압으로 될 수 있다. 그러나 비교예의 메모리 셀에서는 핀부 S2가 형성되어 있지 않은 점에서, 상부 메모리 게이트 절연막, 전하 축적층 및 하부 메모리 게이트 절연막의 3층의 구성 부분 ONO에 가해지는 전압과, 공핍층 D에 의한 전위 변화가, 메모리 게이트 구조체 바로 아래에 있어서의 반도체 기판 내의 불순물 농도로 정해진다.
즉, 비교예의 메모리 셀에서는, 메모리 게이트 구조체 바로 아래에 있어서의 반도체 기판의 불순물 농도를 낮출수록, 고전압의 전하 축적 게이트 전압 Vg가 메모리 게이트 전극 MG에 인가되었을 때 보다 깊은 공핍층 D를 형성할 수 있다. 이것에 의하여 비교예의 메모리 셀에서는, 공핍층 D가 깊을수록 상부 메모리 게이트 절연막, 전하 축적층 및 하부 메모리 게이트 절연막의 3층의 구성 부분 ONO에서의 전위 변화가 완만해지므로, 그만큼 메모리 게이트 전극과 반도체 기판 표면의 전위차를 작게 할 수 있어, 디스터브의 발생을 억제할 수 있다.
그러나 비교예의 메모리 셀에서는, 메모리 게이트 구조체 바로 아래에 있어서의 반도체 기판 내의 불순물 농도를 낮추어 가면, 제1 선택 게이트 구조체와 인접하는 반도체 기판 표면에 있는 드레인 영역과, 제2 선택 게이트 구조체와 인접하는 반도체 기판 표면에 있는 소스 영역 사이에, 단채널 효과에 의하여 쇼트나 누설이 발생할 우려가 생기기 때문에, 드레인 영역 및 소스 영역 사이의 거리를 벌릴 필요가 있어, 그만큼 스케일링에 의한 미세화를 도모할 수 없다.
이와 같이, 메모리 셀 구조체, 제1 선택 게이트 구조체 및 제2 선택 게이트 구조체를 반도체 기판의 평탄면에 설치한 비교예의 메모리 셀에서는, 메모리 게이트 구조체 바로 아래에 있어서의 반도체 기판 내의 불순물 농도 저감에 의한 디스터브 발생의 억제와, 드레인 영역 및 소스 영역의 근접화에 의한 소형화가 상반된 관계에 있다.
여기서, 예를 들어 메모리 셀 MC에 있어서의 드레인 영역(12a) 및 소스 영역(12b) 사이의 거리와 동일한 거리로 드레인 영역 및 소스 영역 사이의 거리를 설계한 비교예의 메모리 셀에서는, 도 7에 나타낸 바와 같이, 고전압의 전하 축적 게이트 전압 Vg가 메모리 게이트 전극 MG에 인가되었을 때, 상부 메모리 게이트 절연막, 전하 축적층 및 하부 메모리 게이트 절연막의 3층의 구성 부분 ONO에서 전하 축적 게이트 전압 Vg가 낮아지기는 하지만, 드레인 영역 및 소스 영역 사이의 거리가 규정된 것에 의하여, 반도체 기판 내의 불순물 농도를 소정값 이하로까지 낮게 할 수 없기 때문에, 메모리 게이트 전극 및 반도체 기판 간에 발생하는 전위차 Vono1을 소정값 이하로 선정하는 것이 어렵다. 그 때문에, 비교예의 메모리 셀에서는, 드레인 영역 및 소스 영역을 근접화시켜 소형화했을 때, 메모리 게이트 전극 및 반도체 기판 간에 큰 전위차 Vono1이 발생하는 분만큼, 디스터브의 발생을 억제할 수 없다.
이에 반해 메모리 셀 MC는, 데이터의 기입이 행해지지 않을 때, 도 7에 나타낸 바와 같이, 전하 축적 게이트 전압 Vg(예를 들어 Vg=12[V])가 메모리 게이트 전극 MG에 인가되면, 상부 메모리 게이트 절연막(14), 전하 축적층 EC 및 하부 메모리 게이트 절연막(13)의 3층의 구성 부분 ONO에서 전압이 낮아져, 메모리 게이트 전극 MG와 핀부 S2의 상면에 전위차 Vono가 발생하는데, 이때, 메모리 게이트 구조체(2)에 둘러싸인 핀부 S2 내 전체에 공핍층이 형성되고, 당해 공핍층 중에서도 전압값이 완만하게 낮아져, 핀부 S2의 하단부면 부근에서 0[V]의 기판 전압으로 될 수 있다.
그리고 데이터의 기입이 행해지지 않는 메모리 셀 MC에서는, 상부 메모리 게이트 절연막(14), 전하 축적층 EC 및 하부 메모리 게이트 절연막(13)의 3층의 구성 부분 ONO에 가해지는 전위차 Vono와, 공핍층에 의한 전위 변화를, 메모리 게이트 구조체(2)로 둘러싸인 영역에서의 핀부 S2의 높이(핀부 S2의 상면으로부터 하단부면까지의 거리)와, 당해 핀부 S2의 폭(메모리 게이트 구조체(2)가 핀부 S2에 걸쳐지는 x 방향에 대향 배치한 핀부 S2의 양 측면 사이의 거리)에 의하여 제어할 수 있다.
구체적으로는, 메모리 게이트 구조체(2)로 둘러싸인 핀부 내 S2의 양 측면 및 상면을 따라 공핍층이 형성되었을 때, 핀부 내 S2의 한쪽 측면을 따라 형성된 소정 두께의 공핍층과, 한쪽 측면과 대향 배치된 다른쪽 측면을 따라 형성된 소정 두께의 공핍층이 일체화되어, 핀부 S2 내 전체에 공핍층이 형성되도록 핀부 S2의 높이와 폭을 선정한다.
이것에 의하여 메모리 셀 MC에서는, 핀부 S2 내의 불순물 농도를 높게 하여, 드레인 영역(12a) 및 소스 영역(12b)을 근접시켜 소형화를 도모하더라도 핀부 S2 내 전체에 공핍층을 형성시킬 수 있어, 메모리 게이트 전극 MG 및 핀부 S2 사이에 발생하는 전위차 Vono를 작게 할 수 있다. 이렇게 하여 메모리 셀 MC에서는, 드레인 영역(12a) 및 소스 영역(12b)을 근접시켜 소형화를 도모하면서 메모리 게이트 전극 MG 및 핀부 S2 사이에 발생하는 전위차 Vono를 작게 하고, 또한 공핍층에 가해지는 전계도 작게 하여 디스터브의 발생을 억제할 수 있다.
(6) 불휘발성 반도체 기억 장치의 제조 방법
이상과 동일한 구성을 갖는 불휘발성 반도체 기억 장치(1)는 하기 제조 공정에 따라 제조할 수 있다. 이 경우, 우선 맨 처음에, 도 8a에 도시한 바와 같이, 패터닝된 하드 마스크(32a)를 이용하여, 예를 들어 Si을 포함하는 핀부 형성 기판(도시하지 않음)을 가공함으로써, 판상의 반도체 기판 S1 표면에 소정 간격을 두고 핀부 S2를 형성한다. 이어서, 하드 마스크(32a), 반도체 기판 S1 및 핀부 S2를 덮도록, 절연 재료를 포함하는 절연층을 형성한 후, CMP(Chemical Mechanical Polishing) 등의 평탄화 처리에 의하여 절연층을 평탄화하여, 핀부 S2의 상면에 있는 하드 마스크(32a)와 표면이 고르게 된 절연층 ISa를 형성한다.
이어서, 절연층 ISa를 가공함으로써, 도 9a에 도시한 바와 같이, 표면으로부터 핀부 S2가 소정 높이 돌출된 절연층 IS를 형성한 후, 도 9a와, 도 9a의 E-E' 부분에 있어서의 단면 구성을 도시하는 도 9b와 같이, 층상의 하부 메모리 게이트 절연막 형성층(13a)과 층상의 전하 축적층 형성층 ECa와 층상의 제1 더미 전극층(34)을 형성하고, CMP 등의 평탄화 처리에 의하여 제1 더미 전극층(34)의 표면을 평탄화한다.
이어서, 제1 더미 전극층(34), 전하 축적층 형성층 ECa 및 하부 메모리 게이트 절연막 형성층(13a)를 가공함으로써, 도 9c와, 도 9c의 E-E' 부분에 있어서의 단면 구성을 도시하는 도 9d와 같이, 핀부 S2에 걸쳐지도록 하여 연장된 더미 메모리 게이트 전극 DM, 전하 축적층 EC 및 하부 메모리 게이트 절연막(13)을 형성한 후, 층상의 절연막을 형성하고 에치 백함으로써, 더미 메모리 게이트 전극 DM, 전하 축적층 EC 및 하부 메모리 게이트 절연막(13)이 적층된 측벽을 따라 사이드 월 형상의 측벽 스페이서(6, 7)를 형성한다(측벽 스페이서 형성 공정).
이어서, 외부에 노출되어 있는 절연층 IS, 핀부 S2, 더미 메모리 게이트 전극 DM 및 측벽 스페이서(6, 7)를 덮도록 층상의 선택 게이트 절연막과 층상의 제2 더미 전극층을 순차 형성한 후, 에치 백함으로써, 도 9d와의 대응 부분에 동일한 부호를 붙여 도시하는 도 10a와 같이, 측벽 스페이서(6, 7)를 따라 사이드 월 형상의 더미 제1 선택 게이트 전극 DD 및 더미 제2 선택 게이트 전극 DS를 형성한다. 이어서, 이들 더미 제1 선택 게이트 전극 DD 및 더미 제2 선택 게이트 전극 DS에 덮인 영역 이외의 선택 게이트 절연막을 제거하고, 더미 제1 선택 게이트 전극 DD 및 더미 제2 선택 게이트 전극 DS의 각 하부에 각각 선택 게이트 절연막을 잔존시켜, 제1 선택 게이트 절연막(17a) 및 제2 선택 게이트 절연막(17b)를 형성한다.
이어서, 외부에 노출되어 있는 절연층 IS, 핀부 S2, 더미 메모리 게이트 전극 DM, 더미 제1 선택 게이트 전극 DD, 및 더미 제2 선택 게이트 전극 DS를 덮도록 층상의 절연막을 형성한 후, 에치 백함으로써, 도 10a와의 대응 부분에 동일한 부호를 붙여 도시하는 도 10b와 같이, 한쪽 더미 제1 선택 게이트 전극 DD 및 제1 선택 게이트 절연막(17a)의 측벽을 따라 사이드 월부(22a)를 형성함과 함께, 다른쪽 더미 제2 선택 게이트 전극 DS 및 제2 선택 게이트 절연막(17b)의 측벽을 따라 사이드 월부(22b)를 형성한다(더미 선택 게이트 전극 형성 공정).
이어서, 사이드 월부(22a, 22b)와 인접하는 핀부 S2의 표면에, 예를 들어 에피택셜 성장법이 의하여, SiGe 등을 포함하는 소정 막 두께의 드레인 영역(12a) 및 소스 영역(12b)을 형성한다. 이어서, 외부에 노출되어 있는 절연층 IS, 핀부 S2, 더미 메모리 게이트 전극 DM, 더미 제1 선택 게이트 전극 DD, 더미 제2 선택 게이트 전극 DS, 드레인 영역(12a) 및 소스 영역(12b) 등을 덮도록 층상의 층간 절연층을 형성한 후, CMP 등의 평탄화 처리에 의하여 층간 절연층의 표면을 연마하여 평탄화해 간다.
이것에 의하여, 도 10b와의 대응 부분에 동일한 부호를 붙여 도시하는 도 10c와 같이, 표면이 평탄화되고, 또한 표면으로부터 더미 메모리 게이트 전극 DM, 더미 제1 선택 게이트 전극 DD, 및 더미 제2 선택 게이트 전극 DS의 각 상면이 외부에 노출된 층간 절연층(25)을 형성한다(더미 전극 노출 공정). 이어서, 건식 에칭에 의하여, 층간 절연층(25)의 표면으로부터 노출되어 있는 더미 메모리 게이트 전극 DM, 더미 제1 선택 게이트 전극 DD, 및 더미 제2 선택 게이트 전극 DS를 각각 제거한다.
이것에 의하여, 도 9c와의 대응 부분에 동일한 부호를 붙여 도시하는 도 11a에 도시한 바와 같이, 더미 메모리 게이트 전극 DM이 형성되어 있던 영역에 더미 전극 제거 공간 ER1을 형성하고, 또한 도 11a의 E-E' 부분의 단면 구성을 도시하는 도 11b와 같이, 더미 제1 선택 게이트 전극 DD 및 더미 제2 선택 게이트 전극 DS가 형성되어 있던 영역에도 더미 전극 제거 공간 ER2, ER3을 형성한다(더미 전극 제거 공정).
이어서, 더미 전극 제거 공간 ER1, ER2, ER3 내에, 예를 들어 High-k 재료 등의 절연 재료를 포함하는 층상의 절연막을 형성함으로써, 도 3a에 도시한 바와 같이, 더미 전극 제거 공간 ER1 내에는, 전하 축적층 EC 상에 층상의 상부 메모리 게이트 절연막(14)이 형성되고, 하나의 측벽 스페이서(6)를 따라 벽 형상의 메모리 게이트 측벽 절연막(15a)이 형성되고, 다른 측벽 스페이서(7)를 따라 벽 형상의 메모리 게이트 측벽 절연막(15b)이 형성될 수 있다.
또한 더미 전극 제거 공간 ER2 내에는, 핀부 S2 상에 있는 제1 선택 게이트 절연막(17a) 상에 상부의 제1 선택 게이트 절연막(18a)이 형성되고, 사이드 월부(22a)를 따라 벽 형상의 사이드 월 측벽 절연막(20a)이 형성되고, 하나의 측벽 스페이서(6)를 따라 벽 형상의 제1 선택 게이트 측벽 절연막(19a)이 형성될 수 있다.
또한 더미 전극 제거 공간 ER3 내에는, 핀부 S2 상에 있는 제2 선택 게이트 절연막(17b) 상에 상부의 제2 선택 게이트 절연막(18b)이 형성되고, 사이드 월부(22b)를 따라 벽 형상의 사이드 월 측벽 절연막(20b)이 형성되고, 다른 측벽 스페이서(7)를 따라 벽 형상의 제2 선택 게이트 측벽 절연막(19b)이 형성될 수 있다.
이어서, 예를 들어 알루미늄(Al)이나 티타늄알루미늄(TiAl), 탄화탄탈(TaC), 질화규소탄탈륨(TaSiN) 등의 금속 재료를 포함하는 메탈 전극층을 층간 절연층(25)의 표면에 형성한다. 이것에 의하여, 더미 메모리 게이트 전극 DM, 더미 제1 선택 게이트 전극 DD, 및 더미 제2 선택 게이트 전극 DS가 제거되고, 또한 층상의 절연막이 형성된 더미 전극 제거 공간 ER1, ER2, ER3 내에 각각 메탈 전극층을 매립하고, 그 후, CMP 등의 평탄화 처리에 의하여 메탈 전극층의 표면을 연마해 가서, 층간 절연층(25)의 표면에 맞추어 메탈 전극층의 표면을 평탄화한다.
이렇게 하여, 도 3a에 도시한 바와 같이, 더미 메모리 게이트 전극 DM이 형성되어 있던 공간에 메탈 전극층이 매립되어 메모리 게이트 전극 MG가 형성되고, 더미 제1 선택 게이트 전극 DD가 형성되어 있던 공간에 메탈 전극층이 매립되어 제1 선택 게이트 전극 DG가 형성되고, 더미 제2 선택 게이트 전극 DS가 형성되어 있던 공간에 메탈 전극층이 매립되어 제2 선택 게이트 전극 SG가 형성되며, 이것에 의하여 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3), 및 제2 선택 게이트 구조체(4)를 구비한 메모리 셀 MC를 형성할 수 있다(메탈 게이트 전극 형성 공정). 그 후, 상층의 층간 절연층을 형성하는 공정 외에, 도 2에 도시하는 제1 선택 게이트 콘택트 DGC나, 제2 선택 게이트 콘택트 SGC, 메모리 게이트 콘택트 MCG 등의 각종 콘택트 등을 층간 절연층(25)이나 상층의 층간 절연층의 소정 개소에 형성하는 공정 등을 거침으로써 불휘발성 반도체 기억 장치(1)를 제조할 수 있다.
(7) 작용 및 효과
이상의 구성에 있어서, 메모리 셀 MC에서는, 절연층 IS로부터 돌출되도록 반도체 기판 S1 상에 핀부 S2를 설치하고, 이 핀부 S2에 걸쳐지도록 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)를 절연층 IS 상에 형성하도록 하였다. 또한 이 메모리 셀 MC에서는, 비트선 BL에 접속된 드레인 영역(12a)을, 제1 선택 게이트 구조체(3)와 인접한 핀부 S2의 표면에, 제1 선택 게이트 전극 DG와 절연되도록 설치하고, 한편, 소스선 SL에 접속된 소스 영역(12b)을, 제2 선택 게이트 구조체(4)와 인접한 핀부 S2의 표면에, 제2 선택 게이트 전극 SG와 절연되도록 설치하고, 이들 드레인 영역(12a)와 소스 영역(12b) 사이에 제1 선택 게이트 구조체(3), 메모리 게이트 구조체(2) 및 제2 선택 게이트 구조체(4)를 설치하도록 하였다.
이와 동일한 구성을 가진 메모리 셀 MC에서는, 전하 축적층 EC로의 전하의 주입을 저지하여 데이터의 기입을 방지할 때, 제1 선택 게이트 구조체(3)에 의하여, 메모리 게이트 구조체(2)에 둘러싸인 핀부 S2 내와, 비트선 BL의 전기적인 접속을 차단하고, 제2 선택 게이트 구조체(4)에 의하여, 메모리 게이트 구조체(2)에 둘러싸인 핀부 S2 내와, 소스선 SL의 전기적인 접속을 차단함으로써, 메모리 게이트 구조체(2)에 둘러싸인 핀부 S2의 표면을 따라 형성된 공핍층이 일체화되어 핀부 S2 내 전체에 공핍층을 형성할 수 있고, 당해 공핍층에 의하여 메모리 게이트 전극 MG와 핀부 S2 사이의 전위차를 작게 할 수 있다.
이것에 의하여 메모리 셀 MC에서는, 핀부 S2 내의 불순물 농도를 높게 하여, 핀부 S2의 표면에서 드레인 영역(12a) 및 소스 영역(12b)을 근접시켜 소형화를 도모하더라도 핀부 S2 내 전체에 공핍층이 형성되도록 핀부 S2의 형상(높이와 폭)을 선정함으로써, 메모리 게이트 전극 MG와 핀부 S2 사이의 전위차를 작게 하고, 또한 공핍층에 가해지는 전계를 작게 하여 디스터브의 발생을 억제할 수 있다. 이렇게 하여, 메모리 셀 MC는 소형화를 도모하면서 디스터브의 발생을 억제할 수 있다.
또한 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)는, 각 게이트 폭이 핀부 S2의 양 측면 및 표면을 따라 역 ㄷ자형으로 형성되고, 게이트 폭의 일부를 핀부 S2의 높이로 치환할 수 있으므로, 핀부 S2의 높이 분만큼 높아지기는 하지만 핀부 S2에 걸쳐지는 x 방향에 대해서는 각 게이트 폭의 형성 면적을 좁게 할 수 있어, 그만큼 소형화를 실현할 수 있다.
또한 메모리 셀 MC에서는, 데이터를 기입하지 않을 때, 메모리 게이트 전극 MG에 인가된 고전압의 전하 축적 게이트 전압에 구속되지 않고 제1 선택 게이트 구조체(3) 바로 아래 및 제2 선택 게이트 구조체(4) 바로 아래의 각 핀부 S2 내를 간단히 비도통 상태로 하게 하는 전압값으로까지 비트선 BL 및 소스선 SL의 전압값을 낮출 수 있으므로, 이들 비트선 및 소스선에서의 전압 저감에 맞추어 제1 선택 게이트 구조체(3)의 제1 선택 게이트 절연막(17a, 18a)이나 제2 선택 게이트 구조체(4)의 제2 선택 게이트 절연막(17b, 18b)의 각 막 두께를 얇게 할 수 있어, 그만큼 소형화를 실현할 수 있다.
또한 메모리 게이트선 ML을 공유하는 복수의 메모리 셀 MC를 행렬 형상으로 배치시킨 불휘발성 반도체 기억 장치(1)에서는, 데이터가 기입되지 않는 메모리 셀 MC에서 발생하는 메모리 게이트 전극 MG와 핀부 S2 사이의 전위차 Vono가 작고, 공핍층에 가해지는 전계도 작은 점에서, 고전압의 전하 축적 게이트 전압이 메모리 게이트선 ML을 통하여 메모리 게이트 전극 MG에 몇 번이고 인가되더라도, 데이터가 기입되지 않는 메모리 셀 MC에 있어서 디스터브의 발생을 억제할 수 있다. 따라서 불휘발성 반도체 기억 장치(1)에서는, 예를 들어 128행 이상 1024열 이상으로 배열한 메모리 셀 MC에서 메모리 게이트선 ML을 공유시키더라도 디스터브의 발생을 억제할 수 있어, 매트 일괄로 처리할 수 있는 메모리 셀의 수를 현격히 증가시킬 수 있다.
(8) 다른 실시 형태
(8-1) 메모리 게이트 전극, 제1 선택 게이트 전극 및 제2 선택 게이트 전극을 금속 재료 이외의 도전 재료로 형성했을 때의 메모리 셀 구성
또한 상술한 실시 형태에 있어서는, 메모리 게이트 전극 MG와 제1 선택 게이트 전극 DG와 제2 선택 게이트 전극 SG를 금속 재료에 의하여 형성한 경우에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 폴리실리콘 등 그 외의 다양한 도전 재료에 의하여 메모리 게이트 전극, 제1 선택 게이트 전극 및 제2 선택 게이트 전극을 형성해도 된다.
여기서, 메모리 게이트 전극 MG와 제1 선택 게이트 전극 DG와 제2 선택 게이트 전극 SG를 금속 재료 이외의 도전 재료(예를 들어 폴리실리콘)에 의하여 형성했을 때의 실시 형태에 대하여, 이하 설명한다. 이 경우, 불휘발성 반도체 기억 장치의 평면 레이아웃에 대해서는 도 2에 도시한 구성과 동일해지기는 하지만, 도 2의 A-A' 부분에 있어서의 단면 구성에 대해서는 도 12a에 도시한 바와 동일한 구성으로 되고, 도 2의 B-B' 부분에 있어서의 단면 구성에 대해서는 도 12b에 도시한 바와 동일한 구성으로 된다.
도 3a와의 대응 부분에 동일한 부호를 붙여 도시하는 도 12a와 같이, 메모리 셀 MC1은, 핀부 S2의 표면에, 불순물의 주입에 의하여 형성된 불순물 확산 영역이 드레인 영역(40a) 및 소스 영역(40b)으로서 소정의 간격을 두고 형성되며, 당해 드레인 영역(40a)에 비트선(도시하지 않음)이 접속되고, 당해 소스 영역(40b)에 소스선(도시하지 않음)이 접속되어 있다.
또한 메모리 셀 MC1은, 핀부 S2 상에 하부 메모리 게이트 절연막(13), 전하 축적층 EC, 상부 메모리 게이트 절연막(14a) 및 메모리 게이트 전극 MG1의 순으로 적층 형성된 메모리 게이트 구조체(2a)를 가지며, 하부 메모리 게이트 절연막(13)과 상부 메모리 게이트 절연막(14a)이 동일한 절연 재료(예를 들어 산화실리콘(SiO, SiO2) 등)에 의하여 형성되고, 메모리 게이트 전극 MG1이 폴리실리콘에 의하여 형성되어 있다.
드레인 영역(12a) 및 메모리 게이트 구조체(2a) 사이에는, 제1 선택 게이트 절연막(17a) 상에, 폴리실리콘을 포함하는 제1 선택 게이트 전극 DG1이 적층 형성된 구성을 포함하는 제1 선택 게이트 구조체(3a)가 설치되어 있다. 이 제1 선택 게이트 구조체(3a)는, 메모리 게이트 구조체(2a)의 하나의 측벽에 형성된 측벽 스페이서(6)에 인접하여 형성되어 있으며, 제1 선택 게이트 전극 DG1의 정상부가 메모리 게이트 전극 MG1로부터 떨어짐에 따라 핀부 S2를 향하여 하강한 사이드 월 형상으로 형성되어 있다.
또한 소스 영역(40b) 및 메모리 게이트 구조체(2a) 사이에는, 제2 선택 게이트 절연막(17b) 상에, 폴리실리콘을 포함하는 제2 선택 게이트 전극 SG1이 형성된 구성을 포함하는 제2 선택 게이트 구조체(4a)가 설치되어 있다. 이 제2 선택 게이트 구조체(4a)는, 메모리 게이트 구조체(2a)의 다른 측벽에 형성된 측벽 스페이서(7)에 인접하여 형성되어 있으며, 제2 선택 게이트 전극 SG1의 정상부가 메모리 게이트 전극 MG1로부터 떨어짐에 따라 핀부 S2를 향하여 하강한 사이드 월 형상으로 형성되어 있다.
이러한 메모리 게이트 구조체(2a), 제1 선택 게이트 구조체(3a) 및 제2 선택 게이트 구조체(4a)도 핀부 S2에 걸쳐지도록 형성되어 있으며, 핀부 S2가 형성되어 있지 않은 절연층 IS 상에서도, 도 3b와의 대응 부분과 동일한 부호를 붙여 도시하는 도 12b와 같이, 도 12a에 도시한 메모리 게이트 구조체(2a), 제1 선택 게이트 구조체(3a) 및 제2 선택 게이트 구조체(4a)가 설치될 수 있다.
또한 이러한 메모리 셀 MC1은, 제조 과정에 있어서, 예를 들어 층상의 전극 형성층이 에치 백됨으로써, 메모리 게이트 구조체(2a)의 측벽을 따라 사이드 월 형상의 제1 선택 게이트 전극 DG1 및 제2 선택 게이트 전극 SG1이 형성되어 있다. 그 때문에, 핀부 S2가 형성되어 있는 위치와, 핀부 S2가 형성되어 있지 않은 위치에서, 메모리 게이트 구조체(2a)나 제1 선택 게이트 구조체(3a), 제2 선택 게이트 구조체(4a), 측벽 스페이서(6, 7)가 동일한 두께로 형성될 수 있다. 따라서 핀부 S2가 형성되어 있는 위치에서는, 핀부 S2가 형성되어 있지 않은 위치에 비하여 핀부 S2의 높이 분만큼 메모리 게이트 구조체(2a), 제1 선택 게이트 구조체(3a), 제2 선택 게이트 구조체(4a) 및 측벽 스페이서(6, 7)가 돌출된 구성으로 될 수 있다.
게다가 이 메모리 셀 MC1에서도, 상술한 실시 형태와 마찬가지로, 핀부 S2의 상면으로부터, 절연층 IS 상에서의 메모리 게이트 전극 MG1의 저면까지의 거리(핀부 S2의 전극 내 돌출 높이) Hfin과, 메모리 게이트 구조체(2a), 제1 선택 게이트 구조체(3a) 및 제2 선택 게이트 구조체(4a)가 핀부 S2에 걸쳐지는 x 방향에 있어서의 핀부 S2의 폭 Wfin(도 4a 및 도 4b)이, Hfin>Wfin의 관계가 성립하도록 형성될 수 있다.
또한 메모리 셀 MC1은, 핀부 S2가 연장 설치되어 있는 y 방향에 있어서의 제1 선택 게이트 전극 DG1의 게이트 길이 L1과, 제2 선택 게이트 전극 SG1의 게이트 길이 L2과, 핀부 S2의 폭 Wfin이, L1≤1.5·Wfin 및 L2≤1.5·Wfin의 관계가 성립하도록 형성될 수 있다. 또한 이러한 메모리 셀 MC1도, 예를 들어 상술한 「(4) 불휘발성 반도체 기억 장치에 있어서의 각종 동작 시의 전압에 대하여」에 따라 데이터의 기입 동작이나 데이터의 비기입 동작, 데이터의 판독 동작, 데이터의 소거 동작을 실행할 수 있다.
이상과 동일한 구성을 갖는 메모리 셀 MC1이더라도, 상술한 실시 형태와 마찬가지의 효과를 얻을 수 있어, 소형화를 도모하면서 디스터브의 발생을 억제할 수 있다.
(8-2) 핀부의 상면에 캡 절연막을 형성한 메모리 셀의 구성
상술한 실시 형태에 있어서는, 핀부 S2의 상면에 하부 메모리 게이트 절연막(13)을 형성한 메모리 셀 MC에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 핀부 S2의 상면에 소정의 두께를 가진 캡 절연막을 형성하고, 당해 캡 절연막 상에 하부 메모리 게이트 절연막(13)을 형성한 메모리 셀로 해도 된다.
이 경우, 도 13은, 다른 실시 형태에 의한 불휘발성 반도체 기억 장치(31)를 도시하며, 이 불휘발성 반도체 기억 장치(31)에는, 캡 절연막(도시하지 않음)을 갖는 메모리 게이트 구조체(32)를 구비한 메모리 셀 MC2가 설치되어 있다. 이 메모리 셀 MC2는, 도 2에 도시한 메모리 셀 MC와 외관상 동일한 구성을 갖고 있지만, 메모리 게이트 구조체(32)에 덮여 있는 핀부 S2의 상면에 캡 절연막이 형성되어 있다.
여기서, 도 14a는 도 13의 A-A' 부분에 있어서의 단면 구성을 도시하고, 도 14b는 도 13의 B-B' 부분에 있어서의 단면 구성을 도시하고, 도 15a는 도 13의 C-C' 부분에 있어서의 단면 구성을 도시하고, 도 15b는 도 13의 D-D' 부분에 있어서의 단면 구성을 도시한다. 도 14a 및 도 15a에 도시한 바와 같이, 메모리 게이트 구조체(32)는, 핀부 S2의 상면이 소정의 막 두께를 포함하는 캡 절연막(35)이 형성되어 있으며, 당해 캡 절연막(35) 상에 하부 메모리 게이트 절연막(13), 전하 축적층 EC, 상부 메모리 게이트 절연막(14) 및 메모리 게이트 전극 MG가 순서대로 적층 형성된 구성을 갖는다.
게다가 이 실시 형태의 경우에 있어서는, 캡 절연막(35) 상에 하부 메모리 게이트 절연막(13)이 형성된 메모리 게이트 구조체(32)에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 예를 들어 캡 절연막(35)을 하부 메모리 게이트 절연막(13)으로서 형성하고, 당해 캡 절연막(35) 상에 전하 축적층 EC, 상부 메모리 게이트 절연막(14) 및 메모리 게이트 전극 MG가 순서대로 적층 형성되고, 캡 절연막(35)이 하부 메모리 게이트 절연막의 역할을 하는 메모리 게이트 구조체여도 된다.
한편, 도 14b에 도시한 바와 같이, 메모리 게이트 구조체(32)는, 핀부 S2가 형성되어 있지 않은 위치에는 캡 절연막(35)이 형성되어 있지 않으며, 하부 메모리 게이트 절연막(13)이 절연층 IS 상에 형성되고, 당해 하부 메모리 게이트 절연막(13) 상에 전하 축적층 EC, 상부 메모리 게이트 절연막(14) 및 메모리 게이트 전극 MG가 순서대로 적층 형성된 구성을 갖는다. 이와 같이 메모리 게이트 구조체(32)는, 핀부 S2의 상면이 배치된 영역에만 캡 절연막(35)이 형성된 구성을 가지며, 핀부 S2의 상면을 캡 절연막(35)으로 덮고 있다.
캡 절연막(35)은 산화실리콘(SiO, SiO2, SiN) 등의 절연 재료를 포함하며, 예를 들어 막 두께가 4㎚ 이상으로 선정되어 있다. 또한 캡 절연막(35)은, 1종의 절연 재료에 의하여 층상으로 형성된 구성 외에, 상이한 종류의 절연 재료가 적층된 구성으로 해도 된다.
또한 도 14a, 도 14b 및 도 15b에 도시한 바와 같이, 제1 선택 게이트 구조체(3)는 캡 절연막(35)을 갖고 있지 않으며, 핀부 S2이나 절연층 IS 상에 제1 선택 게이트 절연막(17a, 18a) 및 제1 선택 게이트 전극 DG가 순서대로 적층 형성된 구성을 갖는다. 또한 제2 선택 게이트 구조체(4)도 마찬가지로 캡 절연막(35)을 갖고 있지 않으며, 핀부 S2나 절연층 IS 상에 제2 선택 게이트 절연막(17b, 18b) 및 제2 선택 게이트 전극 SG가 순서대로 적층 형성된 구성을 갖는다.
게다가 이러한 캡 절연막(35)을 구비한 메모리 게이트 구조체(32)의 제조 방법으로서는, 예를 들어 핀부 형성 공정에 있어서, 도 8에 도시한 바와 같이, 판상의 핀부 형성 기판(도시하지 않음)을 가공하여 핀부 S2를 형성할 때 사용하는 하드 마스크(32a)를 절연 재료에 의하여 형성하고, 당해 하드 마스크(32a)를 그대로 캡 절연막(35)으로서 남긴다. 그리고 다음의 제1 더미 전극층 형성 공정에서는, 절연층 IS 상과, 핀부 S2의 상면을 덮는 캡 절연막(35)에, 층상의 하부 메모리 게이트 절연막 형성층(13a), 전하 축적층 형성층 ECa 및 제1 더미 전극층(34)(도 9a 및 도 9b 참조)을 순서대로 적층 형성한다.
또한 이때, 하부 메모리 게이트 절연막 형성층(13a)의 형성을 산화 방법에 의하여 행한 경우에는, 캡 절연막(35) 상에는 하부 메모리 게이트 절연막 형성층(13a)은 형성되지 않는 경우가 있다. 이 경우, 최종적으로 형성되는 메모리 게이트 구조체는, 캡 절연막(35)이 하부 메모리 게이트 절연막(13)으로서 형성되고, 당해 캡 절연막(35) 상에 전하 축적층 EC, 상부 메모리 게이트 절연막(14) 및 메모리 게이트 전극 MG가 순서대로 적층된 구성으로 될 수 있다.
또한 다음의 더미 메모리 게이트 구조체 형성 공정에서는, 하부 메모리 게이트 절연막 형성층(13a), 전하 축적층 형성층 ECa 및 제1 더미 전극층(34)을 패터닝하고, 캡 절연막(35)으로 상면을 덮은 핀부 S2에 걸쳐지도록 절연층 IS 상에 더미 메모리 게이트 구조체(32)를 형성하고, 그 후, 상술한 측벽 스페이서 형성 공정이나 더미 선택 게이트 전극 형성 공정, 더미 전극 노출 공정, 메탈 게이트 전극 형성 공정 등을 거침으로써 메모리 셀 MC2를 제조할 수 있다.
이상의 구성에 있어서, 메모리 셀 MC2에서는, 상술한 실시 형태와 마찬가지의 효과를 얻을 수 있는 것 외에, 핀부 S2의 상면을 덮는 캡 절연막(35)을 메모리 게이트 구조체(32)에 형성함으로써, 예를 들어 데이터 기입 동작 시, 캡 절연막(35)에 의하여, 핀부 S2의 상면 및 측면이 교차하는 뾰족한 코너부 주변에 전계가 집중되어 버리는 것을 방지할 수 있다. 이것에 의하여, 코너부 주변에만 기입 시에 전계가 집중되어, 핀 측벽을 따른 전하 축적층막에 전하를 주입할 수 없게 되는 것에 의한 기입 불량을 방지할 수 있다.
게다가 상술한 실시 형태에 있어서는, 메모리 게이트 전극 MG, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG를 금속 재료로 형성한 메모리 셀 MC2의 메모리 게이트 구조체(32)에, 핀부 S2의 상면을 덮는 캡 절연막(35)을 형성한 경우에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 도 12a 및 도 12b에 도시한 바와 같이, 메모리 게이트 전극 MG1, 제1 선택 게이트 전극 DG1 및 제2 선택 게이트 전극 SG1을 폴리실리콘 등의 도전 재료로 형성한 메모리 셀 MC1의 메모리 게이트 구조체(2a)에, 핀부 S2의 상면을 덮는 캡 절연막(35)을 형성하도록 해도 된다. 이 경우에도, 메모리 셀 MC1에 있어서, 데이터 소거 동작 시, 캡 절연막(35)에 의하여, 핀부 S2의 상면 및 측면이 교차하는 뾰족한 코너부 주변에 전계가 집중되어 버리는 것을 방지할 수 있다.
(8-3) 그 외
또한 본 발명은 상술한 각 실시 형태에 한정되는 것은 아니며, 본 발명의 요지 범위 내에서 다양한 변형 실시가 가능하고, 각 실시 형태에 대해서는 예를 들어 상술한 「(4) 불휘발성 반도체 기억 장치에 있어서의 각종 동작 시의 전압에 대하여」에 있어서의 전압값 이외의 다른 다양한 전압값을 적용해도 된다.
또한 도 3a 및 도 3b에 도시한 메모리 셀 MC에 있어서는, 제1 선택 게이트 절연막 및 제2 선택 게이트 절연막으로서, 2층 구조를 포함하는 제1 선택 게이트 절연막(17a, 18a) 및 제2 선택 게이트 절연막(17b, 18b)을 적용한 경우에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 제1 선택 게이트 절연막(17a, 18a)을 어느 한쪽의 1층 구조나, 제2 선택 게이트 절연막(17b, 18b)을 어느 한쪽의 1층 구조로 해도 된다.
또한 상술한 실시 형태에 있어서는, 메모리 게이트 측벽 절연막(15a, 15b)이 측벽을 따라 설치된 메모리 게이트 전극 MG(도 3a 및 도 3b)에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 메모리 게이트 측벽 절연막(15a, 15b) 중 어느 한쪽이 어느 측벽을 따라 형성된 메모리 게이트 전극이나, 메모리 게이트 측벽 절연막(15a, 15b)이 형성되어 있지 않은 메모리 게이트 전극으로 해도 된다.
또한 상술한 실시 형태에 있어서는, 제1 선택 게이트 측벽 절연막(19a) 및 사이드 월 측벽 절연막(20a)이 측벽을 따라 형성된 제1 선택 게이트 전극 DG(도 3a 및 도 3b)에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 제1 선택 게이트 측벽 절연막(19a) 또는 사이드 월 측벽 절연막(20a) 중 어느 한쪽이 어느 측벽을 따라 형성된 제1 선택 게이트 전극이나, 제1 선택 게이트 측벽 절연막(19a) 및 사이드 월 측벽 절연막(20a)이 형성되어 있지 않은 제1 선택 게이트 전극으로 해도 된다.
또한 상술한 실시 형태에 있어서는, 제2 선택 게이트 측벽 절연막(19b) 및 사이드 월 측벽 절연막(20b)이 측벽을 따라 형성된 제2 선택 게이트 전극 SG(도 3a 및 도 3b)에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 제2 선택 게이트 측벽 절연막(19b) 또는 사이드 월 측벽 절연막(20b) 중 어느 한쪽이 어느 측벽을 따라 형성된 제2 선택 게이트 전극이나, 제2 선택 게이트 측벽 절연막(19b) 및 사이드 월 측벽 절연막(20b)이 형성되어 있지 않은 제2 선택 게이트 전극으로 해도 된다.
또한 상술한 실시 형태에 있어서는, 상부 메모리 게이트 절연막(14), 메모리 게이트 측벽 절연막(15a, 15b), 제1 선택 게이트 측벽 절연막(19a), 사이드 월 측벽 절연막(20a), 제2 선택 게이트 측벽 절연막(19b) 및 사이드 월 측벽 절연막(20b)을, 측벽 스페이서(6, 7)와 상이한 절연 재료에 의하여 형성한 경우에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 상부 메모리 게이트 절연막(14), 메모리 게이트 측벽 절연막(15a, 15b), 제1 선택 게이트 측벽 절연막(19a), 사이드 월 측벽 절연막(20a), 제2 선택 게이트 측벽 절연막(19b) 및 사이드 월 측벽 절연막(20b)을, 측벽 스페이서(6, 7)와 동일한 절연 재료에 의하여 형성해도 된다. 또한 메모리 셀은, N형 불순물이 주입된 반도체 기판 S1 및 핀부 S2 상에 형성하도록 해도 된다.
또한 상술한 실시 형태에 있어서는, 1층의 메탈 금속층을 사용하여 메모리 게이트 전극 MG, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG를 형성하도록 한 경우에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 예를 들어 상이한 종류의 금속 재료를 포함하는 복수 종류의 메탈 금속층을 순차 적층해 가서, 적층 구조를 포함하는 메모리 게이트 전극 MG, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG를 형성하도록 해도 된다.
또한 상술한 실시 형태에 있어서는, 드레인 영역 및 소스 영역으로서, 예를 들어 에피택셜 성장법에 의하여, SiGe 등을 포함하는 소정 막 두께의 드레인 영역(12a) 및 소스 영역(12b)을 형성한 경우에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 핀부 S2의 표면에 불순물을 주입하여 불순물 확산 영역을 형성하고, 이를 드레인 영역 및 소스 영역으로 해도 된다.
또한 상술한 실시 형태에 있어서는, 제조 방법에 있어서의 더미 선택 게이트 전극 형성 공정으로서, 더미 메모리 게이트 구조체를 덮도록 선택 게이트 절연막 및 제2 더미 전극층을 형성한 후, 에치 백함으로써, 더미 메모리 게이트 구조체의 측벽에 있는 하나의 측벽 스페이서를 따라 핀부에 걸쳐지도록 사이드 월 형상의 더미 제1 선택 게이트 전극을 형성함과 함께, 더미 메모리 게이트 구조체의 측벽에 있는 다른 측벽 스페이서를 따라 핀부에 걸쳐지도록 사이드 월 형상의 더미 제2 선택 게이트 전극을 형성한 후, 선택 게이트 절연막을 가공하여, 더미 제1 선택 게이트 전극 하부에 제1 선택 게이트 절연막을 형성하고, 더미 제2 선택 게이트 전극 하부에 제2 선택 게이트 절연막을 형성하는 더미 선택 게이트 전극 형성 공정에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 선택 게이트 절연막을 형성하지 않고 더미 제1 선택 게이트 전극 및 더미 제2 선택 게이트 전극을 형성하는 더미 선택 게이트 전극 형성 공정으로 해도 된다.
(9) 제1 선택 게이트 구조체 및 제2 선택 게이트 구조체가 설치된 영역의 절연층의 막 두께를 얇게 한 메모리 셀
(9-1) 메모리 셀의 구성
도 1과의 대응 부분에 동일한 부호를 붙여 도시하는 도 16과 같이, 이 불휘발성 반도체 기억 장치(41)에 설치되는 메모리 셀 MC3은, 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)가 설치된 영역의 절연층 IS1의 막 두께가, 메모리 게이트 구조체(2)가 설치된 영역의 절연층 IS1의 막 두께보다도 얇은 점에서 상술한 실시 형태와 상이하다. 그래서 여기서는, 절연층 IS1에 주목하여 이하 설명하며, 그 외의 구성에 대해서는 상술한 실시 형태와 동일하게 때문에 설명은 생략한다.
절연층 IS1은 반도체 기판 S1의 표면에 형성되어 있으며, 당해 절연층 IS1의 표면으로부터 핀부 S2가 돌출되어 있다. 메모리 게이트 구조체(2)가 설치된 영역의 절연층 IS1의 막 두께보다도, 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)가 설치된 영역의 절연층 IS1의 막 두께를 얇게 한 것에 의하여, 절연층 IS1은, 반도체 기판 S1 표면에 형성된 층상 절연층(42)과, 메모리 게이트 구조체(2)가 설치된 영역의 층상 절연층(42) 상에 돌출되도록 형성된 볼록부 절연층(43)을 구비한 구성으로 되어 있다. 볼록부 절연층(43)은 층상 절연층(42)과 동일한 절연 재료를 포함하며, 층상 절연층(42)과 일체로 되어 있다. 볼록부 절연층(43)은 메모리 게이트 구조체(2)를 따라 형성되며, 당해 메모리 게이트 구조체(2)와 마찬가지로, 길이 방향이 핀부 S2의 길이 방향(y 방향)과 교차하는 x 방향으로 연장 설치되어 있다.
여기서, 도 3a와의 대응 부분에 동일한 부호를 붙여 도시하는 도 17a는, 도 16의 A-A' 부분에 있어서의 단면 구성을 도시하는 단면도이다. 도 17a에 도시한 바와 같이, 핀부 S2가 설치된 영역에는 층상 절연층(42) 및 볼록부 절연층(43)(도 16)이 형성되어 있지 않으며, 당해 핀부 S2의 표면에 제1 선택 게이트 구조체(3), 메모리 게이트 구조체(2) 및 제2 선택 게이트 구조체(4)가 설치되어 있다.
도 3b와의 대응 부분에 동일한 부호를 붙여 도시하는 도 17b는, 도 16의 B-B' 부분에 있어서의 단면 구성을 도시하는 단면도이다. 도 17b에 도시한 바와 같이, 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)는 층상 절연층(42) 상에 설치되어 있고, 메모리 게이트 구조체(2)는 볼록부 절연층(43) 상에 설치되어 있다.
핀부 S2가 설치되어 있지 않은 영역(도 17b)에 있어서, 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)가 설치된 영역에서는, 반도체 기판 S1의 표면으로부터 층상 절연층(42)의 상면까지가 거리 H5이다. 한편, 메모리 게이트 구조체(2)가 설치된 영역에서는, 반도체 기판 S1의 표면으로부터 볼록부 절연층(43)의 상면까지가 거리 H4이다. 거리 H4는 거리 H5보다도 볼록부 절연층(43)의 높이 분의 거리 H3만큼 커진다.
또한 반도체 기판 S1로부터 메모리 게이트 전극 MG의 하면까지의 거리 H1이, 반도체 기판 S1로부터 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG의 각 하면까지의 거리 H2보다도 볼록부 절연층(43)의 막 두께 분의 거리 H3 및, 예를 들어 전하 축적층 EC의 막 두께 분만큼 크게 되어 있다. 이렇게 하여, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG의 각 하면 위치가 메모리 게이트 전극 MG의 하면 위치보다도 반도체 기판 S1에 가까운, 낮은 위치에 배치된다.
이것에 의하여 메모리 셀 MC3에서는, 핀부 S2의 측면 영역에 있어서의, 제1 선택 트랜지스터 T1 및 제2 선택 트랜지스터 T2의 온/오프를, 하면 위치가 메모리 게이트 전극 MG의 하면 위치보다도 낮은 위치까지 형성된 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG에 의하여 충분히 제어할 수 있다. 즉, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG에 게이트 오프 전압이 인가된 경우에, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG에서 핀부 S2의 측면 영역을 확실히 덮어 비도통 상태로 할 수 있기 때문에, 메모리 트랜지스터 MT에 기입된 정보가 낮은 역치 전압 Vth인 경우에도, 핀부 S2의 측면 영역을 따라 드레인 영역(12a) 및 소스 영역(12b) 사이에 누설 전류가 흐르는 것을 방지할 수 있다. 따라서 메모리 셀 MC3에서는, 데이터의 기입 동작 시 및 데이터의 판독 시에 있어서의 오동작을 방지할 수 있다.
또한 이러한 오작동에 대해서는 상술한 「(2) 메모리 셀의 상세 구성」에 있어서, 「거리 H1<거리 H2로 하고, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG의 각 하면 위치가 메모리 게이트 전극 MG의 하면 위치보다도 높은 위치에 배치된 비교예(도시하지 않음)」를 이용하여 상세히 설명하고 있다. 여기서는, 제1 선택 트랜지스터 T1 및 제2 선택 트랜지스터 T2의 온/오프를 충분히 제어할 수 없는 비교예에 대해서는 상술한 「(2) 메모리 셀의 상세 구성」에서 설명하고 있는 점에서, 그 설명은 생략한다.
여기서 볼록부 절연층(43)의 두께인 거리 H3은 핀부 S2의 폭 Wfin(도 18a 및 도 18b)의 1/2 이상인 것이 바람직하다. 핀부 S2 내에서는, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG의 하면의 높이 위치로부터, 핀부 S2의 상면을 향하여 핀부 S2의 폭 Wfin의 절반(1/2) 정도의 높이까지는, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG에 인가한 게이트 오프 전압에 의한 핀부 S2(채널층)의 제어를 충분히 할 수 없는 영역이 남을 우려가 있다.
핀부 S2 내의 불순물 농도를 최적화함으로써 게이트 오프 전압에 의한 핀부 S2의 제어를 하기 쉽게 할 수 있지만, 이 경우에는, 제1 선택 트랜지스터 T1이나 제2 선택 트랜지스터 T2가 형성된 영역의 핀부 S2의 불순물 농도를, 메모리 트랜지스터 MT가 형성된 영역의 핀부 S2의 불순물 농도와 상이한, 최적화한 값으로 할 필요가 있다. 여기서, 볼록부 절연층(43)의 막 두께인 거리 H3을 핀부 S2의 폭 Wfin의 1/2 이상으로 하면, 게이트 오프 전압에 의한 핀부 S2(채널층)의 제어를 충분히 할 수 없는 영역이 메모리 게이트 전극 MG의 하면 위치보다도 낮은 위치로 되기 때문에, 메모리 트랜지스터 MT에 기입된 정보가 낮은 역치 전압 Vth인 경우에, 핀부 S2의 측면 영역을 따라 드레인 영역(12a) 및 소스 영역(12b) 사이에 누설 전류가 흘러 버려 오동작이 발생하는 것을 방지할 수 있다. 따라서 제1 선택 트랜지스터 T1이나 제2 선택 트랜지스터 T2가 형성된 영역의 핀부 S2의 불순물 농도를, 게이트 오프 전압에 의한 핀부 S2의 제어를 위하여 최적화하지 않고 오동작의 발생을 방지할 수 있다.
도 4a와의 대응 부분에 동일한 부호를 붙인 도 18a는, 도 16의 C-C' 부분에 있어서의 단면 구성을 도시하는 단면도이다. 메모리 게이트 구조체(2)는, 핀부 S2에 걸쳐지도록 볼록부 절연층(43) 상에 형성되어 있다. 이것에 의하여, 메모리 게이트 구조체(2)는, 당해 메모리 게이트 구조체(2)로 둘러싼 핀부 S2의 표면을 따라 메모리 트랜지스터 MT의 채널층을 형성할 수 있다.
이와 같이, 이 실시 형태에 있어서도, 메모리 게이트 구조체(2)는, 메모리 트랜지스터 MT의 게이트 폭이, 메모리 게이트 구조체(2)로 둘러싼 핀부 S2의 표면을 따른 거리로 되는 점에서, 당해 게이트 폭의 일부를, 핀부 S2의 측면을 따른 높이로 치환하여, 그만큼 메모리 트랜지스터 MT의 형성 면적을 좁게 할 수 있다.
도 4b와의 대응 부분에 동일한 부호를 붙인 도 18b는, 도 16의 D-D' 부분에 있어서의 단면 구성을 도시하는 단면도이다. 도 18b에 도시한 바와 같이, 제1 선택 게이트 구조체(3)가 형성된 영역에는, 층상 절연층(42) 상에 볼록부 절연층(43)이 형성되어 있지 않으며, 제1 선택 게이트 구조체(3)가 핀부 S2에 걸쳐지도록 층상 절연층(42) 상에 형성되어 있다. 이것에 의하여, 제1 선택 게이트 구조체(3)는 핀부 S2의 표면을 둘러싸며, 당해 제1 선택 게이트 구조체(3)로 둘러싼 핀부 S2의 표면을 따라 제1 선택 트랜지스터 T1의 채널층을 형성할 수 있다.
이와 같이, 이 실시 형태에 있어서도, 제1 선택 트랜지스터 T1의 게이트 폭이, 제1 선택 게이트 구조체(3)로 둘러싼 핀부 S2의 표면을 따른 거리로 되는 점에서, 당해 게이트 폭의 일부를 핀부 S2의 측면을 따른 높이로 치환하여, 그만큼 제1 선택 트랜지스터 T1의 형성 면적을 좁게 할 수 있다. 또한 제1 선택 트랜지스터 T1의 게이트 폭이 볼록부 절연층(43)의 막 두께 분의 거리 H3의 2배 분 커져, 그만큼 제1 선택 트랜지스터 T1의 온 전류를 증가시킬 수 있기 때문에, 고속 동작에 기여할 수 있다. 또한 제2 선택 게이트 구조체(4)에 대해서도, 핀부 S2에 걸쳐지도록 층상 절연층(42) 상에 설치된 구성으로 되어, 도 18b에 도시한 제1 선택 게이트 구조체(3)와 동일한 구성으로 되기 때문에, 여기서는 그 설명은 생략한다.
이 실시 형태에 의한 메모리 셀 MC3은, 상술한 「(3) 불휘발성 반도체 기억 장치의 회로 구성」, 「(4) 불휘발성 반도체 기억 장치에 있어서의 각종 동작 시의 전압에 대하여」에 대해서는 동일하기 때문에, 그 설명은 생략한다.
이러한 볼록부 절연층(43)이 층상 절연층(42) 상에 형성된 절연층 IS1의 제조 방법으로서는, 예를 들어 측벽 스페이서 형성 공정에 있어서, 층상의 절연막을 형성하고 에치 백함으로써 사이드 월 형상의 측벽 스페이서(6, 7)를 형성할 때 외부에 노출되어 있는 절연층 IS를, 볼록부 절연층(43)의 높이로 되는 거리 H3 분만큼 오버에칭에 의하여 깎으면 된다.
(9-2) 작용 및 효과
이상의 구성에 있어서, 이 실시 형태에 의한 메모리 셀 MC3에서도, 상술한 실시 형태와 마찬가지로, 전하 축적층 EC로의 전하의 주입을 저지하여 데이터의 기입을 방지할 때, 메모리 게이트 구조체(2)에 둘러싸인 핀부 S2 내 전체에 공핍층을 형성할 수 있고, 당해 공핍층에 의하여 메모리 게이트 전극 MG와 핀부 S2과의 사이의 전위차를 작게 할 수 있다. 이것에 의하여, 메모리 셀 MC3에서는, 핀부 S2 내의 불순물 농도를 높게 하여, 핀부 S2의 표면에서 드레인 영역(12a) 및 소스 영역(12b)을 근접시켜 소형화를 도모하더라도 핀부 S2 내 전체에 공핍층이 형성되도록 핀부 S2의 형상(높이와 폭)을 선정함으로써, 메모리 게이트 전극 MG와 핀부 S2 사이의 전위차를 작게 하고, 또한 공핍층에 가해지는 전계를 작게 하여 디스터브의 발생을 억제할 수 있다. 이렇게 하여 이 메모리 셀 MC3에서도, 소형화를 도모하면서 디스터브의 발생을 억제할 수 있다.
이에 추가하여, 이 메모리 셀 MC3에서는, 반도체 기판 S1로부터 하부 메모리 게이트 절연막(13)의 하면까지의 거리 H4가, 반도체 기판 S1로부터 제1 선택 게이트 절연막(17a) 및 제2 선택 게이트 절연막(17b)의 각 하면까지의 거리 H5보다도 커지는 절연층 IS1을 형성하도록 하였다. 이것에 의하여, 절연층 IS1이 형성된 영역에서, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG의 각 하면 위치를 메모리 게이트 전극 MG의 하면 위치보다도 반도체 기판 S1에 가까운 위치에 배치시킬 수 있다.
이로 인하여 이 메모리 셀 MC3에서는, 메모리 게이트 전극 MG의 하면 위치보다도 한층 더 낮은 위치에 하면 위치가 배치된 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG에 의하여, 핀부 S2의 측면 영역에 있어서의, 제1 선택 트랜지스터 T1 및 제2 선택 트랜지스터 T2의 온/오프를, 한층 더 확실히 제어할 수 있다. 이렇게 하여 이 메모리 셀 MC3에서는, 볼록부 절연층(43)을 설치한 분만큼, 상술한 실시 형태보다도 데이터의 기입 동작 시 및 데이터의 판독 시에 있어서의 오동작을 한층 더 확실히 방지할 수 있다.
(10) 절연층 상에 핀부가 설치된 메모리 셀
(10-1) 메모리 셀의 구성
도 1과의 대응 부분에 동일한 부호를 붙여 도시하는 도 19과 같이, 이 불휘발성 반도체 기억 장치(51)에 설치되는 메모리 셀 MC4는, 핀부 S3의 구성이 상술한 실시 형태와 상이하다. 그래서 여기서는, 핀부 S3에 주목하여 이하 설명하며, 그 외의 구성에 대해서는 상술한 실시 형태와 동일하기 때문에 설명은 생략한다.
불휘발성 반도체 기억 장치(51)에는, 반도체 기판 S1 상에 절연층 IS2가 형성되어 있으며, 당해 절연층 IS2 상에 y 방향으로 연장된 핀부 S3이 설치되어 있다. 절연층 IS2는, 반도체 기판 S1 상에 형성된 층상의 층상 절연층(52)과, 띠 형상의 하부 절연층(53)을 포함한다. 하부 절연층(53)은 층상 절연층(52)과 동일한 절연 재료를 포함하며, 층상 절연층(52)과 일체로 되어 있다. 하부 절연층(53)은 y 방향으로 연장 설치되어 있으며, 그 표면에 핀부 S3이 설치되어 있다. 또한 이 실시 형태에 있어서도 다른 실시 형태에 맞추어, 도 19에 도시한 S3을 「핀부」라 호칭하지만, 도 1의 핀부 S2와 같이 반도체 기판 S1과 연결된 의미에서의 핀 형상과는 달리, 실제로는 핀부 S3은 횡주 형상, 빔 형상(대들보 형상)으로 y 방향으로 연장 설치된 것이다.
핀부 S3은 반도체 재료에 의하여 형성되어 있으며, 하부 절연층(53)을 따라 연장 설치되어 있다. 하부 절연층(53)을 형성한 실시 형태의 경우, 핀부 S3은, 연장 설치하는 길이 방향(y 방향)과, 높이 방향(z 방향)에 직교하는 방향(x 방향)에 있어서의 폭 치수가, 하부 절연층(53)의 폭 치수 이하로 선정되어, 하부 절연층(53) 상에만 설치되어 있다.
또한 도 19에는 도시되어 있지 않지만, 메모리 셀 MC4가 설치된 핀부 S3의 상면에는 상부 절연층(54)(도 20a, 도 21을 이용하여 후술함)이 형성되어 있다. 이것에 의하여 핀부 S3은, 상면과 하면이 절연층에 끼워진 구성으로 된다.
핀부 S3에는, 제1 선택 게이트 구조체(3)와 인접한 표면에 드레인 영역(12a)이 형성되어 있고, 제2 선택 게이트 구조체(4)와 인접한 표면에 소스 영역(12b)이 형성되어 있다. 이 실시 형태의 경우, 메모리 셀 MC4가 설치되어 있지 않은 핀부 S3의 상면에 상부 절연층(54)이 존재하지 않도록 하고, 핀부 S3의 표면에 드레인 영역(12a) 및 소스 영역(12b)을 형성하고 있다.
여기서, 도 3a와의 대응 부분에 동일한 부호를 붙여 도시하는 도 20a는, 도 19의 A-A' 부분에 있어서의 단면 구성을 도시하는 단면도이다. 도 20a에 도시한 바와 같이, 핀부 S3에는, 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3), 제2 선택 게이트 구조체(4), 측벽 스페이서(6, 7) 및 사이드 월부(22a, 22b)가 설치된 영역의 표면에 상부 절연층(54)이 형성되어 있다.
이와 같이, 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3), 제2 선택 게이트 구조체(4), 측벽 스페이서(6, 7) 및 사이드 월부(22a, 22b)가 설치된 영역의 핀부 S3에서는, 절연층 IS2(이 실시 형태의 경우, 하부 절연층(53))와 상부 절연층(54)에 의하여 핀부 S3이 끼워진 구성을 갖는다.
도 3b와의 대응 부분에 동일한 부호를 붙여 도시하는 도 20b는, 도 19의 B-B' 부분에 있어서의 단면 구성을 도시하는 단면도이다. 도 20b에 도시한 바와 같이, 핀부 S3이 형성되어 있지 않은 영역에서는, 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3), 제2 선택 게이트 구조체(4), 측벽 스페이서(6, 7) 및 사이드 월부(22a, 22b)가, 반도체 기판 S1을 덮는 절연층 IS2의 층상 절연층(52) 상에 형성되어 있다.
도 4a와의 대응 부분에 동일한 부호를 붙인 도 21a는, 도 19의 C-C' 부분에 있어서의 단면 구성을 도시하는 단면도이다. 이 실시 형태의 경우, 도 21a에 도시한 바와 같이, 핀부 S3의 상면과 하면이 상부 절연층(54)과 절연층 IS2(이 실시 형태의 경우, 하부 절연층(53))에 의하여 끼워져 있으며, 핀부 S3의 측면이 메모리 게이트 전극 MG에 둘러싸여 있기 때문에, 메모리 트랜지스터 MT는, 핀부 S3의 측면에 채널층이 형성될 수 있다. 또한 핀부 S3의 상면과 하면이 상부 절연층(54)과 절연층 IS2(이 실시 형태의 경우, 하부 절연층(53))에 의하여 끼워져 있기 때문에, 메모리 트랜지스터 MT는 완전 공핍형 트랜지스터로 되어 있다. 또한 이 실시 형태에 있어서도 핀부 S3의 높이를 H1fin이라 하면, H1fin>Wfin의 관계가 성립하도록 형성되어 있다.
이 실시 형태의 경우, 도 21a에 도시한 바와 같이, 반도체 기판 S1로부터 핀부 S3의 하면 위치까지의 거리 H7이, 핀부 S3이 설치되어 있지 않은 영역에 있어서의, 반도체 기판 S1로부터 메모리 게이트 전극 MG의 하면 위치까지의 거리 H1보다 커지도록 선정되어 있다. 이것에 의하여, 핀부 S3의 하면 위치보다도 메모리 게이트 전극의 하면 위치를 낮게 하여, 핀부 S3의 측면을 메모리 게이트 전극 MG로 완전히 덮을 수 있어, 핀부 S3의 측면 영역을 따라 드레인 영역(12a) 및 소스 영역(12b) 사이에 누설 전류가 흘러 버려 오동작이 발생하는 것을 방지할 수 있다.
반도체 기판 S1로부터 핀부 S3의 하면까지의 거리 H7과 반도체 기판 S1로부터 메모리 게이트 전극 MG의 하면 위치까지의 거리 H1의 차는 핀부 S3의 폭 Wfin의 1/2 이상인 것이 바람직하다. 또한 하부 절연층(53)을 형성하지 않는 구성에 대해서는 후술한다.
도 4b와의 대응 부분에 동일한 부호를 붙인 도 21b는, 도 19의 D-D' 부분에 있어서의 단면 구성을 도시하는 단면도이다. 핀부 S3의 상면과 하면이 상부 절연층(54)과 절연층 IS2(이 실시 형태의 경우, 하부 절연층(53))에 의하여 끼워져 있으며, 핀부 S3의 측면이 제1 선택 게이트 전극 DG에 둘러싸여 있기 때문에, 제1 선택 트랜지스터 T1은, 핀부 S3의 측면에 채널층이 형성될 수 있다. 또한 핀부 S3의 상면과 하면이 상부 절연층(54)과 절연층 IS2(이 실시 형태의 경우, 하부 절연층(53))에 의하여 끼워져 반도체 기판 S1과 절연되어 있기 때문에, 제1 선택 트랜지스터 T1은 완전 공핍형 트랜지스터로 되어 있다.
이 실시 형태의 경우, 도 21b에 도시한 바와 같이, 반도체 기판 S1로부터 핀부 S3의 하면 위치까지의 거리 H7이, 핀부 S3이 설치되어 있지 않은 영역에 있어서의, 반도체 기판 S1로부터 제1 선택 게이트 전극 DG의 하면 위치까지의 거리 H2보다 커지도록 선정되어 있다. 이것에 의하여, 핀부 S3의 하면 위치보다도 제1 선택 게이트 전극 DG의 하면 위치를 낮게 하여, 핀부 S3의 측면을 제1 선택 게이트 전극 DG로 완전히 덮을 수 있어, 핀부 S3의 측면 영역을 따라 누설 전류가 흐르는 것을 방지할 수 있다.
또한 제2 선택 게이트 구조체(4)에 대해서도, 핀부 S3에 걸쳐지도록 층상 절연층(42) 상에 설치된 구성으로 되며, 도 21b에 도시한 제1 선택 게이트 구조체(3)와 동일한 구성으로 되기 때문에, 여기서는 그 설명은 생략한다.
반도체 기판 S1로부터 핀부 S3의 하면까지의 거리 H7과 반도체 기판 S1로부터 제1 선택 게이트 전극 DG의 하면 위치까지의 거리 H2의 차는 핀부 S3의 폭 Wfin의 1/2 이상인 것이 바람직하다. 또한 하부 절연층(53)을 형성하지 않는 구성에 대해서는 후술한다.
이 실시 형태에 의한 메모리 셀 MC4도, 상술한 「(3) 불휘발성 반도체 기억 장치의 회로 구성」, 「(4) 불휘발성 반도체 기억 장치에 있어서의 각종 동작 시의 전압에 대하여」에 대해서는 동일하기 때문에, 그 설명은 생략한다.
이러한 절연층 IS1 상에 핀부 S3이 설치된 메모리 셀 MC4의 제조 방법으로서는, 도 8에 도시한 핀부 형성 공정 전에 반도체 기판, 절연층, 핀부로 되는 반도체층, 상부 절연층으로 되는 절연층을 순차 적층 형성하고, 핀부 형성 공정에서 패터닝된 상부 절연층으로 되는 절연층을 하드 마스크로서 이용하여, 핀부로 되는 반도체층, 절연층의 일부를 가공하면 된다. 또한 반도체 기판, 절연층, 핀부로 되는 반도체층으로서 SOI(Silicon on Insulator) 기판을 사용해도 된다.
(10-2) 작용 및 효과
이상의 구성에 있어서, 이러한 메모리 셀 MC4에서도, 상술한 실시 형태와 마찬가지의 원리에 의하여, 전하 축적층 EC로의 전하의 주입을 저지하여 데이터의 기입을 방지할 때, 메모리 게이트 전극 MG와 핀부 S3 사이의 전위차를 작게 하고, 또한 공핍층에 가해지는 전계를 작게 하여 디스터브의 발생을 억제할 수 있으므로, 소형화를 도모하면서 디스터브의 발생을 억제할 수 있다.
이에 추가하여 메모리 셀 MC4에서는, 핀부 S3의 상면과 하면이 상부 절연층(54)과 절연층 IS2(이 실시 형태의 경우, 하부 절연층(53))에 의하여 끼워져 있기 때문에, 메모리 트랜지스터 MT, 제1 선택 트랜지스터 T1 및 제2 선택 트랜지스터 T2를 완전 공핍형 트랜지스터로 할 수 있다. 이 경우, 핀부 S3이 반도체 기판 S1로부터 절연되기 때문에, 핀부 S3의 전위가 반도체 기판 S1과 독립적으로 되어, 메모리 게이트 전극 MG 및 핀부 S3 사이에 발생하는 전위차를 더 작게 할 수 있고, 공핍층에 가해지는 전계도 더 작게 할 수 있기 때문에, 디스터브의 발생을 상술한 핀형(핀부 S2)에 비하여 더 억제할 수 있다.
또한 메모리 셀 MC4에서는, 핀부 S3의 하면 위치보다도 메모리 게이트 전극 MG, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG의 하면 위치를 낮게 하여, 핀부 S3의 측면을 메모리 게이트 전극 MG, 제1 선택 게이트 전극 DG 및 제2 선택 게이트 전극 SG로 완전히 덮을 수 있어, 핀부 S3의 측면 영역을 따라 누설 전류가 흐르는 것을 방지할 수 있다.
또한 이 메모리 셀 MC4에서도, 핀부 S3의 상면을 덮는 상부 절연층(54)을 형성함으로써, 예를 들어 데이터 기입 동작 시, 상부 절연층(54)에 의하여, 핀부 S3의 상면 및 측면이 교차하는 뾰족한 코너부 주변에 전계가 집중되어 버리는 것을 방지할 수 있다. 이것에 의하여, 코너부 주변에만 기입 시에 전계가 집중되어, 핀 측벽을 따른 전하 축적층막에 전하를 주입할 수 없게 되는 것에 의한 기입 불량을 방지할 수 있다.
(10-3) 다른 실시 형태에 의한 핀부
또한 상술한 실시 형태에 있어서는, 반도체 기판 S1로부터 핀부 S3의 하면까지의 거리 H7이, 당해 핀부 S3이 설치되어 있지 않은 영역에 있어서의, 반도체 기판 S1로부터 메모리 게이트 전극 MG의 하면까지의 거리 H1보다도 큰(H7>H1) 경우에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 반도체 기판 S1로부터 핀부 S3의 하면까지의 거리 H7이, 당해 핀부 S3이 설치되어 있지 않은 영역에 있어서의, 반도체 기판 S1로부터 메모리 게이트 전극 MG의 하면까지의 거리 H1 이하(H7≤H1)여도 된다.
예를 들어 층상 절연층(52) 상에 하부 절연층(53)을 형성한 구성에서는, 반도체 기판 S1로부터 핀부 S3의 하면까지의 거리 H7이, 반도체 기판 S1로부터 층상 절연층(52)의 표면까지의 거리 H5보다도 크고, 또한 도 21a의 반도체 기판 S1로부터 메모리 게이트 전극 MG의 하면까지의 거리 H1보다도 작은 구성으로 해도 된다(H5<H7<H1).
또한 상술한 실시 형태에 있어서는, 층상 절연층(52)으로부터 돌출되는 하부 절연층(53)을 당해 층상 절연층(52) 상에 형성하고, 반도체 기판 S1로부터 층상 절연층(52), 하부 절연층(53), 핀부 S3 및 상부 절연층(54)의 순으로 적층한 구성에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 하부 절연층(53)을 형성하지 않고 반도체 기판 S1로부터 층상 절연층(52), 핀부 S3 및 상부 절연층(54)의 순으로 적층한 구성으로 해도 된다. 이 경우, 핀부 S3의 하면 위치는 층상 절연층(52)의 표면 위치와 동등하게 해도 된다.
또한 상술한 실시 형태에 있어서는, 상부 절연층(54)을 핀부 S3 상에 형성하고, 반도체 기판 S1로부터 절연층 IS2, 핀부 S3 및 상부 절연층(54)의 순으로 적층한 구성에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 상부 절연층(54)을 형성하지 않고 반도체 기판 S1로부터 절연층 IS2 및 핀부 S3의 순으로 적층한 구성으로 해도 된다.
또한 도 16 및 도 19의 실시 형태에 있어서는, 메모리 게이트 전극 MG와, 제1 선택 게이트 전극 DG와, 제2 선택 게이트 전극 SG를 금속 재료에 의하여 형성한 경우에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 상술한 도 12와 마찬가지로 메모리 게이트 전극 MG와 제1 선택 게이트 전극 DG와 제2 선택 게이트 전극 SG를 금속 재료 이외의 도전 재료(예를 들어 폴리실리콘)에 의하여 형성해도 된다. 이 경우, 도 16 및 도 19에 도시하는 메모리 셀 MC3, MC4는, 제조 과정에 있어서, 예를 들어 층상의 전극 형성층이 에치 백됨으로써, 메모리 게이트 구조체(2a)의 측벽의 측벽 스페이서(6, 7)를 따라 사이드 월 형상의 제1 선택 게이트 전극 DG1 및 제2 선택 게이트 전극 SG1이 형성된다.
1, 31, 41, 51: 불휘발성 반도체 기억 장치
MC, MC11, MC12, …, MC1n, MC21, MC22, …, MC2n, MCm1, MCm2, …, MCmn, MC1, MC2, MC3, MC4: 메모리 셀
2, 2a: 메모리 게이트 구조체
3, 3a: 제1 선택 게이트 구조체
4, 4a: 제2 선택 게이트 구조체
12a, 40a: 드레인 영역
12b, 40b: 소스 영역
6, 7: 측벽 스페이서
13: 하부 메모리 게이트 절연막
14, 14a: 상부 메모리 게이트 절연막
EC: 전하 축적층
17a, 18a: 제1 선택 게이트 절연막
17b, 18b: 제2 선택 게이트 절연막
S1: 반도체 기판
S2, S3: 핀부
IS, IS1, IS2: 절연층
42, 52: 층상 절연층
43: 볼록부 절연층
53: 하부 절연층
54: 상부 절연층

Claims (16)

  1. 절연층으로 덮인 반도체 기판과,
    상기 절연층으로부터 돌출되도록 상기 반도체 기판 상에 형성된 핀부와,
    하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막 및 메모리 게이트 전극이 적층되고, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 메모리 게이트 구조체와,
    제1 선택 게이트 절연막 상에 제1 선택 게이트 전극이 설치되고, 상기 메모리 게이트 구조체의 한쪽 측벽에 형성된 하나의 측벽 스페이서를 따라, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 제1 선택 게이트 구조체와,
    제2 선택 게이트 절연막 상에 제2 선택 게이트 전극이 설치되고, 상기 메모리 게이트 구조체의 다른쪽 측벽에 형성된 다른 측벽 스페이서를 따라, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 제2 선택 게이트 구조체와,
    상기 제1 선택 게이트 구조체와 인접한 상기 핀부의 표면에 상기 제1 선택 게이트 전극과 절연되도록 설치되고, 비트선이 전기적으로 접속된 드레인 영역과,
    상기 제2 선택 게이트 구조체와 인접한 상기 핀부의 표면에 상기 제2 선택 게이트 전극과 절연되도록 설치되고, 소스선이 전기적으로 접속된 소스 영역
    을 구비하고,
    상기 제1 선택 게이트 구조체, 상기 메모리 게이트 구조체 및 상기 제2 선택 게이트 구조체는 상기 드레인 영역과 상기 소스 영역 사이에 설치되고,
    상기 절연층은,
    상기 반도체 기판으로부터 상기 하부 메모리 게이트 절연막의 하면까지의 거리가, 상기 반도체 기판으로부터 상기 제1 선택 게이트 절연막 및 상기 제2 선택 게이트 절연막의 각 하면까지의 거리보다도 크게 형성되어 있고,
    상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극의 각 하면 위치가, 상기 메모리 게이트 전극의 하면 위치보다도 상기 반도체 기판에 가까운 위치에 배치되어 있는 것을 특징으로 하는 메모리 셀.
  2. 제1항에 있어서,
    상기 절연층은,
    상기 반도체 기판 상에 설치된 층상(層狀) 절연층과,
    상기 메모리 게이트 구조체가 설치된 영역의 상기 층상 절연층 상에 설치된 볼록부 절연층
    을 구비하는 것을 특징으로 하는 메모리 셀.
  3. 제2항에 있어서,
    상기 볼록부 절연층은, 상기 메모리 게이트 구조체, 상기 제1 선택 게이트 구조체 및 상기 제2 선택 게이트 구조체가 상기 핀부에 걸쳐지는 방향에 있어서의 상기 핀부의 폭의 1/2 이상의 두께를 갖는 것을 특징으로 하는 메모리 셀.
  4. 절연층으로 덮인 반도체 기판과,
    상기 절연층 상에 형성된 핀부와,
    하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막 및 메모리 게이트 전극이 적층되고, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 메모리 게이트 구조체와,
    제1 선택 게이트 절연막 상에 제1 선택 게이트 전극이 설치되고, 상기 메모리 게이트 구조체의 한쪽 측벽에 형성된 하나의 측벽 스페이서를 따라, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 제1 선택 게이트 구조체와,
    제2 선택 게이트 절연막 상에 제2 선택 게이트 전극이 설치되고, 상기 메모리 게이트 구조체의 다른쪽 측벽에 형성된 다른 측벽 스페이서를 따라, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 제2 선택 게이트 구조체와,
    상기 제1 선택 게이트 구조체와 인접한 상기 핀부의 표면에 상기 제1 선택 게이트 전극과 절연되도록 설치되고, 비트선이 전기적으로 접속된 드레인 영역과,
    상기 제2 선택 게이트 구조체와 인접한 상기 핀부의 표면에 상기 제2 선택 게이트 전극과 절연되도록 설치되고, 소스선이 전기적으로 접속된 소스 영역
    을 구비하고,
    상기 제1 선택 게이트 구조체, 상기 메모리 게이트 구조체 및 상기 제2 선택 게이트 구조체는 상기 드레인 영역과 상기 소스 영역 사이에 설치되고,
    상기 핀부의, 상기 메모리 게이트 구조체, 상기 하나의 측벽 스페이서, 상기 제1 선택 게이트 구조체, 상기 다른 측벽 스페이서 및 상기 제2 선택 게이트 구조체가 설치된 영역에는, 상면에 상부 절연층이 설치되어 있고,
    상기 절연층은, 상기 반도체 기판 상에 설치된 층상 절연층과, 상기 층상 절연층 상에 설치되고, 상기 층상 절연층과 동일한 재료를 포함하며 상기 층상 절연층과 일체로 되어 있고, 표면에 상기 핀부가 설치된 하부 절연층을 구비하고, 상기 반도체 기판으로부터, 상기 층상 절연층, 상기 하부 절연층, 상기 핀부 및 상기 상부 절연층의 순으로 적층되어 있는 것을 특징으로 하는 메모리 셀.
  5. 제4항에 있어서,
    상기 핀부의 하면 위치가, 해당 핀부가 설치되어 있지 않은 영역에 있어서의 상기 메모리 게이트 전극의 하면 위치보다도 높은 위치에 있는 것을 특징으로 하는 메모리 셀.
  6. 절연층으로 덮인 반도체 기판과,
    상기 절연층으로부터 돌출되도록 상기 반도체 기판 상에 형성된 핀부와,
    하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막 및 메모리 게이트 전극이 적층되고, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 메모리 게이트 구조체와,
    제1 선택 게이트 절연막 상에 제1 선택 게이트 전극이 설치되고, 상기 메모리 게이트 구조체의 한쪽 측벽에 형성된 하나의 측벽 스페이서를 따라, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 제1 선택 게이트 구조체와,
    제2 선택 게이트 절연막 상에 제2 선택 게이트 전극이 설치되고, 상기 메모리 게이트 구조체의 다른쪽 측벽에 형성된 다른 측벽 스페이서를 따라, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 제2 선택 게이트 구조체와,
    상기 제1 선택 게이트 구조체와 인접한 상기 핀부의 표면에 상기 제1 선택 게이트 전극과 절연되도록 설치되고, 비트선이 전기적으로 접속된 드레인 영역과,
    상기 제2 선택 게이트 구조체와 인접한 상기 핀부의 표면에 상기 제2 선택 게이트 전극과 절연되도록 설치되고, 소스선이 전기적으로 접속된 소스 영역
    을 구비하고,
    상기 제1 선택 게이트 구조체, 상기 메모리 게이트 구조체 및 상기 제2 선택 게이트 구조체는 상기 드레인 영역과 상기 소스 영역 사이에 설치되어 있고,
    상기 메모리 게이트 전극 및 상기 제1 선택 게이트 전극 사이의 거리 및 상기 메모리 게이트 전극 및 상기 제2 선택 게이트 전극 사이의 거리가 5[㎚] 이상이고, 상기 제1 선택 게이트 절연막 및 상기 제2 선택 게이트 절연막의 막 두께가 3[㎚] 이하인 것을 특징으로 하는 메모리 셀.
  7. 절연층으로 덮인 반도체 기판과,
    상기 절연층으로부터 돌출되도록 상기 반도체 기판 상에 형성된 핀부와,
    하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막 및 메모리 게이트 전극이 적층되고, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 메모리 게이트 구조체와,
    제1 선택 게이트 절연막 상에 제1 선택 게이트 전극이 설치되고, 상기 메모리 게이트 구조체의 한쪽 측벽에 형성된 하나의 측벽 스페이서를 따라, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 제1 선택 게이트 구조체와,
    제2 선택 게이트 절연막 상에 제2 선택 게이트 전극이 설치되고, 상기 메모리 게이트 구조체의 다른쪽 측벽에 형성된 다른 측벽 스페이서를 따라, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 제2 선택 게이트 구조체와,
    상기 제1 선택 게이트 구조체와 인접한 상기 핀부의 표면에 상기 제1 선택 게이트 전극과 절연되도록 설치되고, 비트선이 전기적으로 접속된 드레인 영역과,
    상기 제2 선택 게이트 구조체와 인접한 상기 핀부의 표면에 상기 제2 선택 게이트 전극과 절연되도록 설치되고, 소스선이 전기적으로 접속된 소스 영역
    을 구비하고,
    상기 제1 선택 게이트 구조체, 상기 메모리 게이트 구조체 및 상기 제2 선택 게이트 구조체는 상기 드레인 영역과 상기 소스 영역 사이에 설치되어 있고,
    상기 메모리 게이트 구조체는,
    상기 핀부의 상면을 덮는 캡 절연막을 구비하고 있고,
    상기 캡 절연막 상에, 상기 하부 메모리 게이트 절연막, 상기 전하 축적층, 상기 상부 메모리 게이트 절연막 및 상기 메모리 게이트 전극이 적층된 구성으로 이루어지는 것을 특징으로 하는 메모리 셀.
  8. 절연층으로 덮인 반도체 기판과,
    상기 절연층으로부터 돌출되도록 상기 반도체 기판 상에 형성된 핀부와,
    하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막 및 메모리 게이트 전극이 적층되고, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 메모리 게이트 구조체와,
    제1 선택 게이트 절연막 상에 제1 선택 게이트 전극이 설치되고, 상기 메모리 게이트 구조체의 한쪽 측벽에 형성된 하나의 측벽 스페이서를 따라, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 제1 선택 게이트 구조체와,
    제2 선택 게이트 절연막 상에 제2 선택 게이트 전극이 설치되고, 상기 메모리 게이트 구조체의 다른쪽 측벽에 형성된 다른 측벽 스페이서를 따라, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 제2 선택 게이트 구조체와,
    상기 제1 선택 게이트 구조체와 인접한 상기 핀부의 표면에 상기 제1 선택 게이트 전극과 절연되도록 설치되고, 비트선이 전기적으로 접속된 드레인 영역과,
    상기 제2 선택 게이트 구조체와 인접한 상기 핀부의 표면에 상기 제2 선택 게이트 전극과 절연되도록 설치되고, 소스선이 전기적으로 접속된 소스 영역
    을 구비하고,
    상기 제1 선택 게이트 구조체, 상기 메모리 게이트 구조체 및 상기 제2 선택 게이트 구조체는 상기 드레인 영역과 상기 소스 영역 사이에 설치되어 있고,
    상기 메모리 게이트 구조체는,
    상기 핀부의 상면을 덮는 캡 절연막을 구비하고 있고,
    상기 캡 절연막이 상기 하부 메모리 게이트 절연막으로서 상기 핀부의 상면에 설치되고, 해당 캡 절연막 상에, 상기 전하 축적층, 상기 상부 메모리 게이트 절연막 및 상기 메모리 게이트 전극이 적층된 구성으로 이루어지는 것을 특징으로 하는 메모리 셀.
  9. 절연층으로 덮인 반도체 기판과,
    상기 절연층으로부터 돌출되도록 상기 반도체 기판 상에 형성된 핀부와,
    하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막 및 메모리 게이트 전극이 적층되고, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 메모리 게이트 구조체와,
    제1 선택 게이트 절연막 상에 제1 선택 게이트 전극이 설치되고, 상기 메모리 게이트 구조체의 한쪽 측벽에 형성된 하나의 측벽 스페이서를 따라, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 제1 선택 게이트 구조체와,
    제2 선택 게이트 절연막 상에 제2 선택 게이트 전극이 설치되고, 상기 메모리 게이트 구조체의 다른쪽 측벽에 형성된 다른 측벽 스페이서를 따라, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성된 제2 선택 게이트 구조체와,
    상기 제1 선택 게이트 구조체와 인접한 상기 핀부의 표면에 상기 제1 선택 게이트 전극과 절연되도록 설치되고, 비트선이 전기적으로 접속된 드레인 영역과,
    상기 제2 선택 게이트 구조체와 인접한 상기 핀부의 표면에 상기 제2 선택 게이트 전극과 절연되도록 설치되고, 소스선이 전기적으로 접속된 소스 영역
    을 구비하고,
    상기 제1 선택 게이트 구조체, 상기 메모리 게이트 구조체 및 상기 제2 선택 게이트 구조체는 상기 드레인 영역과 상기 소스 영역 사이에 설치되어 있고,
    상기 핀부의 상면으로부터, 상기 절연층 상에서의 상기 메모리 게이트 전극의 저면까지의 거리인 상기 핀부의 전극 내 돌출 높이를 Hfin이라 하고, 상기 제1 선택 게이트 구조체 및 상기 제2 선택 게이트 구조체가 상기 핀부에 걸쳐지는 방향에 있어서의 상기 핀부의 폭을 Wfin이라 했을 때,
    Hfin>Wfin이고,
    기입 선택 시에는, 상기 메모리 게이트 전극과 상기 핀부 사이의 전압 차에 의하여 발생하는 양자 터널 효과에 의하여 상기 전하 축적층 내에 전하가 주입되고, 기입 비선택 시에는, 상기 핀부 내에 형성된 공핍층에 의하여 상기 전하 축적층 내로의 전하 주입이 저지되는 것을 특징으로 하는 메모리 셀.
  10. 제6항에 있어서,
    상기 제1 선택 게이트 구조체 및 상기 제2 선택 게이트 구조체가 상기 핀부에 걸쳐지는 방향에 있어서의 상기 핀부의 폭을 Wfin이라 하고,
    상기 제1 선택 게이트 구조체 및 상기 제2 선택 게이트 구조체가 상기 핀부에 걸쳐지는 방향과 직교하고, 또한 상기 핀부가 연장 설치되어 있는 방향에 있어서의 상기 제1 선택 게이트 전극의 게이트 길이를 L1, 상기 제2 선택 게이트 전극의 게이트 길이를 L2라 했을 때,
    L1≤1.5·Wfin, L2≤1.5·Wfin인 것을 특징으로 하는 메모리 셀.
  11. 제6항에 있어서,
    상기 반도체 기판으로부터 상기 메모리 게이트 전극의 하면까지의 거리가, 상기 반도체 기판으로부터 상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극의 각 하면까지의 거리보다도 크게 형성되어 있고, 상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극의 각 하면 위치가, 상기 메모리 게이트 전극의 하면 위치보다도 상기 반도체 기판에 가까운 위치에 배치되어 있는 것을 특징으로 하는 메모리 셀.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 메모리 게이트 전극, 상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극은 금속 재료를 포함하는 것을 특징으로 하는 메모리 셀.
  13. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 선택 게이트 전극은 상기 하나의 측벽 스페이서를 따라 사이드 월 형상으로 형성되고, 상기 제2 선택 게이트 전극은 상기 다른 측벽 스페이서를 따라 사이드 월 형상으로 형성되어 있는 것을 특징으로 하는 메모리 셀.
  14. 메모리 게이트 전극에 메모리 게이트선이 접속된 메모리 셀이 행렬 형상으로 배치된 불휘발성 반도체 기억 장치로서,
    상기 메모리 셀이 제1항에 기재된 메모리 셀이고, 행렬 형상으로 배치된 복수의 상기 메모리 셀에서 상기 메모리 게이트선을 공유하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 절연층으로 덮인 반도체 기판에, 상기 절연층으로부터 돌출되는 핀부를 형성하는 핀부 형성 공정과,
    상기 반도체 기판을 덮는 상기 절연층 상과, 상기 절연층으로부터 돌출된 핀부에, 층상의 하부 메모리 게이트 절연막 형성층, 전하 축적층 형성층 및 제1 더미 전극층을 순서대로 적층 형성하는 제1 더미 전극층 형성 공정과,
    패터닝된 레지스트를 이용하여, 상기 제1 더미 전극층, 상기 전하 축적층 형성층 및 상기 하부 메모리 게이트 절연막 형성층을 패터닝함으로써, 하부 메모리 게이트 절연막, 전하 축적층 및 더미 메모리 게이트 전극이 순서대로 적층 형성된 더미 메모리 게이트 구조체를, 상기 핀부에 걸쳐지도록 상기 절연층 상에 형성하는 더미 메모리 게이트 구조체 형성 공정과,
    상기 더미 메모리 게이트 구조체의 대향하는 측벽을 따라 측벽 스페이서를 형성하는 측벽 스페이서 형성 공정과,
    상기 더미 메모리 게이트 구조체를 덮도록 제2 더미 전극층을 형성한 후, 에치 백함으로써, 상기 더미 메모리 게이트 구조체의 측벽에 있는 하나의 상기 측벽 스페이서를 따라 상기 핀부에 걸쳐지도록 사이드 월 형상의 더미 제1 선택 게이트 전극을 형성함과 함께, 상기 더미 메모리 게이트 구조체의 측벽에 있는 다른 상기 측벽 스페이서를 따라 상기 핀부에 걸쳐지도록 사이드 월 형상의 더미 제2 선택 게이트 전극을 형성하는 더미 선택 게이트 전극 형성 공정과,
    상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극 및 상기 더미 제2 선택 게이트 전극을 덮도록 층간 절연층을 형성한 후, 상기 층간 절연층을 가공하여, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극 및 상기 더미 제2 선택 게이트 전극의 각 상면을 상기 층간 절연층으로부터 외부로 노출시키는 더미 전극 노출 공정과,
    상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극 및 상기 더미 제2 선택 게이트 전극을 제거한 후, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극 및 상기 더미 제2 선택 게이트 전극이 형성되어 있던 각 더미 전극 제거 공간에, 상부 메모리 게이트 절연막, 제1 선택 게이트 절연막 및 제2 선택 게이트 절연막을 구성하는 층상의 절연막을 형성한 후, 각 상기 더미 전극 제거 공간의 해당 절연막에 둘러싸인 공간에, 금속 재료를 포함한 메모리 게이트 전극, 제1 선택 게이트 전극 및 제2 선택 게이트 전극을 형성하는 메탈 게이트 전극 형성 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 핀부 형성 공정에서는, 상기 핀부를 형성할 때 사용한 하드 마스크를 캡 절연막으로서 남기고,
    상기 제1 더미 전극층 형성 공정에서는, 상기 절연층 상과, 상기 핀부의 상면을 덮는 상기 캡 절연막에, 층상의 상기 하부 메모리 게이트 절연막 형성층, 상기 전하 축적층 형성층 및 상기 제1 더미 전극층을 순서대로 적층 형성하고,
    상기 더미 메모리 게이트 구조체 형성 공정에서는, 상기 캡 절연막으로 상면을 덮은 상기 핀부에 걸쳐지도록 상기 절연층 상에 상기 더미 메모리 게이트 구조체를 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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