CN112117281A - 半导体器件 - Google Patents

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Abstract

本公开的实施例涉及半导体器件。沿Y方向排列的鳍、控制栅极电极和存储器栅极电极，该控制栅极电极和存储器栅极电极中的每一个被形成为沿Y方向延伸以跨过鳍、多个第一插头，与在每个鳍中形成的漏极区域电连接，以及多个第二插头，与在每个鳍中形成的源极区域电连接。这里，沿Y方向排列的多个第一插头中的第N个插头与沿Y方向的第2N‑1个和第2N个鳍中的每一个耦合。此外，沿Y方向排列的多个第二插头中的第N个插头与沿Y方向的第2N和第2N+1个鳍中的每一个耦合。

Description

半导体器件
相关申请的交叉引用
于2019年6月20日提交的日本专利申请号2019-114431的公开包括其说明书、附图和摘要，其内容通过整体引用并入本文。
技术领域
本发明涉及一种半导体器件，并且更具体地，本发明涉及一种用于包括鳍型晶体管的半导体器件的技术
背景技术
已知鳍型晶体管是一种具有高操作速度、可以降低泄漏电流和功耗、且可以被小型化的晶体管。鳍型场效应晶体管(FINFET：鳍式场效应晶体管)例如是一种半导体器件，该半导体器件具有从衬底突出的作为沟道层的片状半导体层图案，并且具有被形成为跨过该图案的栅极电极。
EEPROM(电可擦除可编程只读存储器)被广泛用作可以进行电写入和擦除的非易失性存储器器件。以目前广泛使用的闪存为代表的存储器件具有在MISFET的栅极电极下方被氧化膜包围的导电浮置栅极电极或陷阱绝缘膜。此外，浮动栅极或陷阱绝缘膜中的电荷累积状态被用作存储信息，并且存储状态被读取为晶体管的阈值。陷阱绝缘膜是能够存储电荷的绝缘膜，例如，可以给定氮化硅膜等。通过向电荷存储区注入电荷且从中释放电荷来移位MISFET的阈值，使其操作为存储器元件。作为闪存，其存在使用MONOS(金属氧化物-氮氧化物半导体)膜的分离栅极式单元。
下面列出了公开的技术。
[专利文献1]日本未审查专利申请公开号2017-45860。
专利文献1公开了一种由FINFET制成的MONOS存储器单元。
发明内容
随着半导体器件的小型化，当多个鳍沿与其延伸方向相交的横切方向排列时，彼此相邻布置的鳍之间的距离变小。因此，形成了与在每个鳍上形成的FINFET的源极区域或漏极区域连接的接触插头，以便沿横切方向在两个或多个鳍之上延伸。因此，形成1比特部分的存储器单元所需的区域变大。因此，半导体器件的小型化变得困难。
根据本说明书和附图的描述，其他目的和新颖特征变得明显。
下面将简要描述本申请公开的实施例中的典型实施例。
根据实施例的半导体器件包括第一至第三鳍，每个鳍从半导体衬底的上表面突出并且每个鳍都沿第一方向延伸。第一至第三鳍中的每个鳍都是半导体衬底的一部分。另外，第一至第三鳍沿与第一方向相交的第二方向按顺序排列。根据本实施例的半导体器件进一步包括控制栅极电极和存储器栅极电极，它们沿第一方向彼此相邻布置。控制栅极电极和存储器栅极电极中的每一个都沿第二方向延伸，以便跨过第一至第三鳍。根据本实施例的半导体器件进一步包括被形成在每个鳍中的源极区域和漏极区域。根据本实施例的半导体器件还包括与第一鳍和第二鳍中的每一个的漏极区域连接的第一插头，以及与第二鳍和第三鳍中的每一个的源极区域连接的第二插头。此外，被形成在第二鳍中的源极区域、被形成在第二鳍中的漏极区域、在第二鳍上的控制栅极电极以及在第二鳍上的存储器栅极电极组成了存储器单元。
根据本申请公开的实施例，可以改进半导体器件的性能。特别地，可以减小鳍型MONOS存储器的每1比特面积并且可以使半导体器件小型化。
附图说明
图1是根据本申请实施例的半导体器件的平面图。
图2是根据本申请实施例的半导体器件的透视图。
图3是沿图1的线A-A和线B-B的截面图。
图4是沿图1的线C-C的截面图。
图5是沿图1的线D-D的截面图。
图6是根据本申请实施例的半导体器件的平面图。
图7是根据本申请修改示例的半导体器件的平面图。
图8是图示在“写入”、“擦除”和“读取”期间向所选存储器单元的每个部分施加电压的条件的示例表。
图9是根据本发明人进行研究的比较示例的半导体器件的平面图。
具体实施方式
为了方便起见，在以下实施例中，通过将其划分为多个章节或实施例来进行描述，但除非另有明确说明，否则这些章节或实施例是彼此不独立的，并且一个与另一个的部分或全部的修改的示例、细节、补充描述等相关。此外，在以下实施例中，除了特别指定元件的数目的情况或者原则上明显将原件数目限制为特定数目的情况之外，元件数目等(包括数量、数目、量、范围等)不限于所述的数目，并且可以等于或大于上述数目，或者可以等于或小于上述数目。
此外，在以下实施例中，除了明确指定的情况、原则上认为明显必要的情况之外，构成要素(包括元件步骤等)不一定是必要的。类似地，在以下实施例中，当提及部件等的形状、位置关系等时，除了明确指定的情况和原则上认为明显的情况之外，假定形状等基本上近似于或类似于该形状等。这同样适用于上述数值和范围。
下面将基于每个附图详细地说明实施例。在用于说明实施例的所有附图中，具有相同功能的部件由相同的参考标记表示，并且省略其重复描述。在以下实施例中，除非特别必要，原则上不会重复相同或相似部分的描述。此外，在用于说明实施例的附图中，可以将阴影应用于平面图、透视图等，以使配置易于理解。
在下文中，将参考图1至图6来描述本实施例的半导体器件的结构。图1是根据本实施例的半导体器件的平面图。图2是根据本实施例的半导体器件的透视图。图3至图5是根据本实施例的半导体器件的截面图。在图1中，仅示出了鳍、栅极电极和插头。在图2中，未示出源极和漏极区域、覆盖存储器单元的层间绝缘膜以及层间绝缘膜上的布线层。在图3中，从左侧起依次示出了沿图1的线A-A的截面和沿图1的线B-B的截面。图4是沿图1的线C-C的截面图。图5是沿图1的线D-D的横截面图。在图6中，仅示出了鳍、栅极电极、插头和一些导线。在图2中，省略了阱的说明。在图4中，省略了源极和漏极区域的说明。
图1至图2示出了包括存储器单元阵列的存储器单元区域，该存储器单元区域通过布置作为非易失性存储元件的多个存储器单元而形成。存储器单元区域是通过写入操作和擦除操作在半导体芯片中形成能够电重写所存储信息的非易失性存储器(电可擦除可编程只读存储器)的区域。在存储器单元区域中，沿X方向延伸的多个鳍F1至F4和FD1至FD4中的每一个以相等的间隔沿Y方向排列。X和Y方向中的每一个都是沿半导体衬底SB的上表面的方向，并且X方向与Y方向相交。例如，鳍F1至F4和FD1至FD4中的每一个都是从半导体衬底SB的上表面选择性地突出的长方体的突出部分，并且具有片状形状。具体地，鳍F1、FD1、F2、FD2、F3、FD3、F4和FD4按此顺序沿Y方向布置。
在平面图中，鳍F1至F4和FD1至FD4中的每一个延伸的方向是每个鳍的纵向方向(长边方向，延伸方向)，并且与该纵向方向相交的方向是每个鳍的横切方向(短边方向)。即，鳍的长度大于鳍的宽度。鳍F1至F4和FD1至FD4可以具有任何形状，只要它们是具有长度、宽度和高度的突出部分。例如，它在平面视图中可以具有曲折的布局。
在平面图中，鳍F1至F4和FD1至FD4的下端部分被覆盖半导体衬底SB的上表面的器件隔离膜EI包围。即，在鳍F1至F4和FD1至FD4之间，在平面图中彼此相邻布置的鳍之间的空间填充有器件隔离膜EI。鳍F1至F4和FD1至FD4中的每一个都是半导体衬底SB的一部分，并且是半导体衬底SB的有源区域。然而，鳍F1至F4分别是用于形成存储器单元MC1至MC8的有源区域，而在鳍FD1至FD4中未分别形成存储器单元。即，鳍FD1至FD4是虚设鳍，即伪鳍，并且在鳍FD1至FD4的每一个中未形成晶体管的沟道。
鳍F1至F4和FD1至FD4中的每一个都是通过对半导体衬底SB的上表面进行回蚀刻，并且从而在由此形成的凹槽之间以片状形状保留的半导体衬底的SB一部分。然而，在本申请中，“半导体衬底的上表面”被定义为指代位于存储器单元阵列(存储器单元区域)中彼此相邻布置的鳍之间的半导体衬底的表面，其中形成了由鳍型场效应晶体管(FINFET)组成的多个存储器单元。即，当本文使用“半导体衬底的上表面”时，上表面不是指鳍的上表面，而是指在鳍周围覆盖有器件隔离膜的沟槽的底表面。
在鳍F1至F4和FD1至FD4上形成沿Y方向延伸的多个控制栅极电极CG和多个存储器栅极电极MG。控制栅极电极CG和存储器栅极电极MG经由绝缘膜C1彼此相邻，该绝缘膜C1是包括电荷存储部分的氧化物-氮化物-氧化物(Oxide Nitride Oxide)膜。这里，在存储器栅极电极MG和鳍F1至F4和FD1至FD4中的每一个之间的绝缘膜须是包括电荷存储部分的膜，例如，ONO膜。然而，控制栅极电极CG和存储器栅极电极MG之间的绝缘膜可以是由例如氧化硅膜或氮化硅膜组成的绝缘膜。因此，控制栅极电极CG和存储器栅极电极MG之间的绝缘膜不需要与在存储器栅极电极MG正下方形成的连续的绝缘膜相同，并且可以是叠层膜或单层膜。
在鳍F1至F4和FD1至FD4中的每一个中，从鳍F1至F4和FD1至FD4的表面到源极区域SR和漏极区域DR的内部分别形成作为n型半导体区域的源极区域SR和漏极区域DR。在一个鳍中形成的源极区域SR和的漏极区域DR，在平面图中以夹持控制栅极电极CG和存储器栅极电极MG的方式布置，漏极区域DR布置在控制栅极电极CG侧，并且源极区域SR布置在存储器栅极电极侧。即，在X方向上，彼此邻近的控制栅极电极CG和存储栅极电极MG位于源极区域SR和漏极区域DR之间。
这里，在平面图中夹持控制栅极电极CG和存储器栅极电极MG的成对的半导体区域，组成一个存储器单元，并且可以根据存储器单元的操作充当源极区域或漏极区域。因此，这里，存储器栅极电极MG侧的半导体区域(扩散区域)被定义为源极区域，并且控制栅极电极CG侧的半导体区域(扩散区域)被定义为漏极区域。
如图1所示，一对彼此相邻的控制栅极电极CG和存储器栅极电极MG，相对于另一对控制栅极电极CG和存储器栅极电极MG，沿X方向以线对称方式布置。即，存储器栅极电极MG未布置在彼此邻近的控制栅极电极CG之间，并且在控制栅极电极CG之间的鳍F1至F4和鳍FD1至FD4中的每一个中形成漏极区域DR。此外，控制栅极电极CG未布置在彼此邻近的存储器栅极电极MG之间，并且在存储器栅极电极MG之间的鳍F1至F4和鳍FD1至FD4中的每一个中形成源极区域SR。
一个插头(漏极接触插头，导电连接部分)DC与鳍F1、FD1和F2中的每一个的漏极区域DR电连接。一个插头DC与鳍F3、FD3和F4中的每一个的漏极区域DR电连接。即，一个插头DC电连接至鳍F1、FD1和F2中的每一个的漏极区域DR，并且在平面图中该插头DC与鳍F1、FD1和F2重叠。类似地，另一个插头DC电连接到鳍F3、FD3和F4中的每一个的漏极区域DR，并且在平面图中该另一个插头DC与鳍F3、FD3和F4重叠。
另一方面，这些插头DC未与鳍FD2和FD4中的每一个的漏极区域DR连接。即，在平面图中多个插头DC与鳍FD2和FD4中的每一个间隔开。换言之，在平面图中鳍FD2和FD4中的每一个都布置在沿Y方向排列的插头DC之间。因此，鳍FD2和FD4与插头DC彼此绝缘。
一个插头SC连接到鳍F1和两个鳍(未显示)中的每一个的源极区域SR。一个插头SC连接到鳍F2、FD2和F3中的每一个的源极区域SR。一个插头SC连接到鳍F4、FD4和鳍FD4中的每一个的源极区域SR，并且鳍FD4与鳍的源极区域SR彼此邻近。即，一个插头SC电连接到鳍F1和未示出区域的两个鳍中的每一个的源极区域SR，并且在平面图中该插头SC与鳍F1和两个鳍重叠。一个插头SC电连接到鳍F2、FD2和F3中的每一个的源极区域SR，并且在平面图中该插头SC与鳍F2、FD2和F3重叠。类似地，另一个插头SC电连接到与鳍F4、FD4和鳍FD4邻近的每个鳍(未示出)的源极区域SR，并且在平面图中该插头SC与邻近于鳍F4、FD4和鳍FD4的鳍(未示出)重叠。
另一方面，插头SC与图5所示的鳍FD1和FD3中的每一个的源极区域SR未连接。即，在平面图中多个插头SC与鳍FD1和FD3中的每一个间隔开。换言之，在平面图中鳍FD1和FD3中的每一个在沿Y方向排列的插头SC之间布置。因此，鳍FD1和FD3与插头SC彼此绝缘。
以这种方式，多个插头DC和SC沿Y方向并排布置。沿X方向排列的插头DC和插头SC被布置在沿Y方向移动半周的位置。即，插头DC和SC以交错的方式排列。因此，在连接到一个插头DC的多个鳍中，一个插头SC连接到一些鳍，而另一个插头SC连接到其他鳍中的一些鳍。类似地，在连接到一个插头SC的多个鳍中，一个插头SC连接到一些鳍，而另一个插头SC连接到其他鳍中的一些鳍。即，沿Y方向连接到插头DC一端的第一鳍和沿Y方向连接到插头DC另一端的第二鳍中的每一个都连接有单独的插头SC。类似地，沿Y方向连接到插头SC一端的第二鳍和沿Y方向连接到插头SC另一端的第三鳍中的每一个都连接有单独的插头DC。
这里，假设不存在其中未形成沟道且不影响半导体器件的操作的鳍FD1至FD4。在这种情况下，在图1中，包括存储器单元MC1至MC8中的任何一个存储器单元的鳍F1至F4中的每一个都可以被视为沿Y方向排列的第一鳍、第二鳍、第三鳍和第四鳍。此时，沿Y方向排列的多个插头DC的第一插头DC与第一鳍和第二鳍中的每一个电连接。此外，仅关注图1所示整体的插头SC，沿Y方向排列的多个插头SC中的第一插头SC与第二鳍和第三鳍中的每一个电连接。沿Y方向排列的多个插头DC中的第二插头DC与第三鳍和第四鳍中的每一个电连接。
即，沿Y方向排列的第N个插头DC与第2N-1个和第2N个鳍耦合，沿Y方向排列的第N个插头SC与第2N个和第2N+1个鳍耦合。即，沿Y方向排列的多个插头DC的第N个插头DC电连接到在沿Y方向排列的多个鳍(突出部分)的第2N-1个鳍(突出部分)和多个鳍(突出部分)的第2N个鳍(突出部分)中的每一个中形成的漏极区域DR。此外，沿Y方向排列的多个插头SC的第N个插头SC电连接到在沿Y方向排列的多个鳍(突出部分)的第2N个鳍(突出部分)和多个鳍(突出部分)的第2N+1个鳍(突出部分)中的每一个中形成的源极区域SR。
这里，关注虚设鳍FD1至FD4的存在，在沿Y方向排列的插头DC中，第N个插头DC电连接到Y方向上的第2N-1个鳍F1和第2N个鳍F2之间的鳍FD1。此外，沿Y方向排列的多个插头SC中的第N个插头SC电连接到Y方向上的第2N个鳍F2和第2N+1个鳍F3之间的鳍FD2。
存储器单元MC1是非易失性存储元件，具有控制栅极电极CG和存储器栅极电极MG，以及在鳍F1中形成的漏极区域DR和源极区域SR。存储器单元MC2是非易失性存储元件，具有控制栅极电极CG和存储器栅极电极MG，以及在鳍F2中形成的漏极区域DR和源极区域SR。存储器单元MC3是非易失性存储元件，具有控制栅极电极CG和存储器栅极电极MG，以及在鳍F3中形成的漏极区域DR和源极区域SR。存储器单元MC4是非易失性存储元件，具有控制栅极电极CG和存储器栅极电极MG，以及在鳍F4中形成的漏极区域DR和源极区域SR。在下文中，组成一个存储器单元的漏极区域DR和源极区域SR可以被称为源极/漏极区域。
图1示出了存储器单元MC5至MC8，每个存储器单元都具有不同于前述控制栅极电极CG和前述存储器栅极电极MG的控制栅极电极CG和存储器栅极电极MG。存储器单元MC5包括在鳍F1中形成的源极/漏极区域，存储器单元MC6包括在鳍F2中形成的源极/漏极区域，存储器单元MC7包括在鳍F3中形成的源极/漏极区域，存储器单元MC8包括在鳍F4中形成的源极/漏极区域。即，存储器单元MC1和MC5被形成在鳍F1上，存储器单元MC2和MC6被形成在鳍F2上，存储器单元MC3和MC7被形成在鳍F3上，存储器单元MC4和MC8被形成在鳍F4上。
存储器单元MC1至MC4和存储器单元MC5至MC8以穿过X方向上的插头SC的中心的线为轴在X方向上对称。即，存储器单元MC1、MC5彼此共享一个源极区域SR。这也适用于存储器单元MC2和MC6之间、存储器单元MC3和MC7之间以及存储器单元MC4和MC8之间。此外，经由插头DC沿X方向布置在存储器单元MC1旁边的其它存储器单元(未示出)具有关于存储器单元MC1的线对称配置，并且上述存储器单元和存储器单元MC1共享一个漏极区域。
存储器单元MC1至MC8连接到不同组合的插头DC和SC。即，只有一个存储器单元连接到预定插头DC和预定插头SC。可以将不同的电势同时供应到沿Y方向排列的插头DC。此外，可以将不同的电势(电压)同时供应(施加)到沿Y方向排列的多个插头SC的第N个插头SC和多个插头SC的第N+1个插头SC。即，如图6所示，沿Y方向排列的多个插头SC交替地连接到不同的源极线。即，可以分别控制沿Y方向排列的多个插头SC中的第N个插头SC的电势和沿Y方向排列的多个插头SC中的第N+1个插头SC的电势。
因此，可以从存储器单元MC1至MC8中选择任何一个存储器单元，并且可以对其执行所需的操作。即，可以分别控制每个存储器单元MC1至MC8的操作。换言之，可以分别控制存储器单元MC1的操作，其包括在沿Y方向排列的多个鳍中的第2N-1个鳍F1中形成的源极区域SR和漏极区域DR对(不包括虚设鳍)，以及存储器单元MC2的操作，其包括在沿Y方向排列的多个鳍中的第2N个鳍F2中形成的源极区域SR和漏极区域DR对。因此，形成1比特存储器单元所需的区域是由图1中的虚线包围的矩形区域，并且该区域在从插头SC的中心沿Y方向到彼此邻近的插头SC的中间的范围内。
该区域在X方向上的距离(宽度)是沿X方向夹持控制栅极电极CG和存储器栅极电极MG对的插头DC和SC中的每个插头中心之间的距离。该区域在Y方向上的距离(宽度、单元间距)约为距离Ly的1.5倍。距离Ly是沿Y方向彼此邻近的插头DC之间的距离，并且还是沿Y方向彼此邻近的插头SC之间的距离。这里，由于沿Y方向排列的多个鳍以相等的间隔布置，因此沿Y方向的插头DC的长度和沿Y方向上插头SC的长度分别由沿Y方向彼此邻近的插头DC之间的距离，以及沿Y方向彼此邻近的插头SC之间的距离来确定。具体地，沿Y方向的每个插头DC和SC的长度大约为距离Ly的两倍。因此，如上所述，该区域沿Y方向的距离为1.5×Ly。即，当以插头DC或SC宽度的距离Ly为参考形成存储器单元阵列时，沿Y方向的单元间距为1.5×Ly。在不形成虚设鳍FD1至FD4的情况下(参见图7)，如稍后所述的本实施例的修改示例那样，这同样是正确的。本申请中提及的单元大小是形成1比特存储器单元所需的区域大小(面积)，并且本申请中提及的单元间距是该区域的宽度。
尽管在本实施例中没有描述，但是根据本实施例的半导体芯片除了形成存储器单元阵列的存储器单元区域之外，还有逻辑电路区域。逻辑电路区域包括多个包括逻辑电路的鳍型MISFET(金属绝缘体半导体场效应晶体管、MIS型场效应晶体管)。在逻辑电路区域中，形成MISFET的多个鳍沿每个鳍的横切方向以例如可以形成的最短距离而等间隔布置。在存储器单元区域中，形成虚设鳍FD1至FD4以匹配逻辑电路区域中的鳍的布置，从而实现了半导体器件制造工艺的简化和可靠性的改进。此外，由于形成了虚设鳍FD1至FD4，因此鳍被密集地形成。因此，可以防止诸如局部过度凹陷的缺陷发生。
在多个存储器单元沿X方向和Y方向以阵列形状布置的区域(存储器单元阵列)中，由虚线包围的1比特的存储器单元的结构沿X方向和Y方向重复排列。然而，沿X方向或Y方向彼此邻近的存储器单元，在平面图中具有以图1中虚线形成的矩形的一条边作为轴，关于彼此线对称的布局。
图3从左到右依次示出了沿鳍F2的纵向方向包括控制栅极电极CG、存储器栅极电极MG、插头DC和SC的横截面，以及沿鳍F2的横向方向包括存储器栅极电极MG的横截面。图4分别示出了沿鳍F2至F4和鳍FD1至FD4的横向方向包括插头SC的横截面。
如图2至图5，控制栅极电极CG和存储器栅极电极MG沿Y方向延伸，以跨过包括鳍F2的多个鳍。可以想象，每个控制栅极电极CG和存储器栅极电极MG的上表面都覆盖有硅化物层，但此处未示出硅化物层。硅化物层例如由镍硅化物(NiSi)组成。下面将描述鳍F2，但其他鳍具有与鳍F2相同的结构。虽然下文将主要描述存储器单元MC2，但其它存储器单元具有与存储器单元MC2相同的结构。
鳍F2侧表面的下部由被形成在半导体衬底SB的上表面上的器件隔离膜EI包围。即，鳍通过元件隔离膜EI彼此分离。在鳍F2中，从鳍F2的上表面到鳍F2的下部，形成了作为p型半导体区域的p型阱PW。
例如，鳍F2是长方体形状的突出部分，从半导体衬底SB的上表面沿垂直该上表面的方向突出。然而，鳍F2不一定必须是长方体，并且在沿横向方向的截面图中矩形的角部可以是圆角。此外，鳍F2的侧表面可以垂直于半导体衬底SB的上表面，但是也可以具有接近垂直的倾斜角度。即，鳍F2的截面形状是长方体或梯形。
控制栅极电极CG经由栅极绝缘膜GF被形成在鳍F2的上表面和侧表面，并且沿鳍F2的纵向方向(X方向)存储器栅极电极MG经由绝缘膜C1被形成在与控制栅极电极CG邻近的区域中。绝缘膜C1插入在控制栅极电极CG和存储器栅极电极MG之间，并且控制栅极电极CG和存储栅极电极MG通过绝缘膜C1而被电隔离。绝缘膜C1插入在存储器栅极电极MG和鳍F2的上表面之间。连续地形成绝缘膜C1以覆盖存储器栅极电极MG的侧面和底面。因此，绝缘膜C1具有L形的横截面形状。控制栅极电极CG和存储器栅极电极MG覆盖鳍F2的上表面和侧表面。
栅极绝缘膜GF是通过将鳍F2的上表面和侧表面(鳍F2是由硅组成的半导体衬底SB的突出部分)热氧化而形成的热氧化膜(氧化硅膜)，栅极绝缘膜GF的厚度例如为2nm。绝缘膜C1包括由通过将鳍F2的上表面和侧表面热氧化而形成的厚度为4nm的氧化膜组成的氧化硅膜X1、在氧化硅膜X1上形成的氮化硅膜NF和在氮化硅膜NF上形成的氧化硅膜X2。氮化硅膜NF是存储器单元MC2的电荷存储部分(电荷存储层、电荷存储膜层)。例如，氮化硅膜的厚度为7nm，氧化硅膜X2的厚度为9nm。
即，绝缘膜C1具有由从鳍F2的上表面侧依次堆叠的氧化硅膜X1、氮化硅膜NF和氧化硅膜X2组成叠层结构，以及控制栅极电极CG的侧表面。绝缘膜C1的厚度例如为20nm，并且大于控制栅极电极CG下的栅极绝缘膜GF的厚度。氧化硅膜X2可以由氧氮化硅膜形成。
沿鳍F2的横向方向(Y方向)，控制栅极电极CG经由栅极绝缘膜GF沿鳍F2的上表面、鳍F2的侧表面和器件隔离膜EI的上表面延伸。类似地，沿鳍F2的横向方向，存储器栅极电极MG经由绝缘膜C1沿鳍F2的上表面和侧表面以及器件隔离膜EI的上表面延伸。
包括控制栅极电极CG、存储器栅极电极MG、栅极绝缘膜GF和绝缘膜C1的图案的侧表面被侧壁间隔SW覆盖。例如，侧壁间隔SW具有氮化硅膜和氧化硅膜的堆叠结构。
从鳍F2的表面到鳍F2的内部形成源极区域SR和漏极区域DR，以便将包括控制栅极电极CG的图案正下方的鳍F2夹在中间。源极区域SR由n+型半导体区域的扩散区域DS组成，并且漏极区域由n-型半导体区域的延伸区域EX和n+型半导体区域的扩散区域DD组成。扩散区域DD和DS的杂质浓度比延伸区域EX的杂质浓度更高，延伸区域EX的深度比扩散区域DD和DS更深。延伸区域EX的深度可以比扩散区域DD和DS更浅或更深，但在任一情况下，在扩散区域DD正下方的延伸区域EX的末端部分位于鳍F2侧，即，位于沟道区域侧。延伸区域EX和扩散区域DD彼此相互接触。
如上所述，通过形成具有以下结构的漏极区域DR，可以改进具有漏极区域DR的MISFET的短沟道特性，该结构包括具有低杂质浓度的延伸区域EX和具有高杂质浓度的扩散区域DD，即LDD(轻掺杂漏)结构。
层间绝缘膜IL1例如由在鳍F2和器件隔离膜EI上形成的氧化硅膜组成。
在其中形成有组成源极区域SR的扩散域区DS的鳍F2的上表面和侧表面的一部分被外延层(外延生长层、半导体层)EPS连续覆盖。此外，在其中形成有组成漏极区域DR的扩散区域DD的鳍F2的上表面和侧表面的一部分被外延层(外延生长层、半导体层)EPD连续覆盖。与多个插头DC和SC中的每个相似，多个外延层EPD和多个外延层EPS中的每一个都沿着Y方向并排布置。每个外延层EPD和EPS都是通过将半导体层彼此连接而形成的外延层，半导体层通过外延生长方法从每个鳍的表面生长，并且从沿Y方向彼此邻近布置的鳍中生长。
即，如图4所示，外延层EPS例如与鳍F2、FD2和F3接触而形成，并且另一外延层EPS例如与鳍F4和FD4接触，但是没有外延层EPS与鳍F3和F4之间的鳍FD3接触。这是因为在未形成外延层的鳍上形成层间绝缘膜IL1后，选择性地对层间绝缘膜IL1的上表面进行回蚀刻，以露出外延层的一部分的上端，然后使用外延生长方法形成外延层EPS。即，由于在回蚀刻的过程中没有暴露鳍FD3且在鳍FD3受层间绝缘膜IL1保护时形成外延层EPS，因此鳍FD3与外延层EPS隔开。同样以与外延层EPS相同的方式来形成外延层EPD。因此，外延层EPS和EPD中的每一个都被形成在层间绝缘膜IL1的上表面中形成的沟槽内部。层间绝缘膜IL2例如由被嵌入在沟道内的外延层EPS和EPD中的每一个的氧化硅膜组成。层间绝缘膜IL1和IL2中的每一个的上表面在基本上相同的面上被平坦化。
外延层EPS和EPD中的每一个由例如SiP(磷化硅)或SiC(碳化硅)组成。外延层EPS和EPD中的每一个都是从每个鳍的表面生长的半导体层，并且由于半导体层生长且彼此接触以被集成而在沿Y方向(参见图4)的截面中具有菱形形状。
外延层EPS和EPD中的每一个都是引入n型杂质(例如，P(磷)或As(砷))的半导体层。此外，外延层EPS构成源极区域SR，并且外延层EPD构成漏极区域DR。
沿Y方向延伸的插头SC与外延层EPS的上表面连接。沿Y方向延伸的插头DC连接到外延层EPD的上表面。然而，硅化物层(未示出)可以插入在插头SC和外延层EPS之间，以及插头DC和外延层EPD之间。硅化物层具有以下功能：降低作为由金属膜(例如主要包含钨(W))制成的连接部分的插头DC或SC，与由半导体组成的外延层EPD或EPS之间的连接电阻。外延层EPD和EPS具有降低鳍和每个插头DC和SC之间的寄生电阻的功能。外延层EPD具有类似于图4所示的外延层EPS的结构。然而，在平面图中外延层EPS被形成在与图1所示的插头SC重叠的位置，并且在平面图中外延层EPD被形成在与图1所示的插头DC重叠的位置。
因此，尽管所有外延层EPS都未连接到鳍FD3，但是一个外延层EPD连接到鳍FD3沿Y方向两侧的鳍F3和F4和鳍FD3，并且所有外延层EPD未连接到图1所示的鳍FD2、FD4。即，在沿Y方向排列的两个外延层EPD中，一个外延层EPD与鳍F1、FD1和F2接触，另一个外延层EPD与鳍F3、FD3和F4接触。
换言之，沿Y方向排列的多个外延层(半导体层)EPD中的第N个外延层(半导体层)EPD，与以下表面中的每一表面接触：在沿Y方向排列的多个鳍(突出部分)的第2N-1个鳍(突出部分)和多个鳍(突出部分)的第2N个鳍(突出部分)中的每一个中形成的漏极区域DR的上表面，以及在沿Y方向排列的多个鳍(突出部分)的第2N-1个鳍(突出部分)和多个鳍(突出部分)的第2N个鳍(突出部分)中的每一个中形成的漏极区域DR的侧表面。此外，沿Y方向排列的多个外延层(半导体层)EPS的第N个外延层(半导体层)EPS与以下表面中的每一表面接触：在沿Y方向排列的多个鳍(突出部分)的第2N个鳍(突出部分)和多个鳍(突出部分)的第2N+1个鳍(突出部分)中的每一个中形成的源极区域SR的上表面，以及在沿Y第二方向排列的多个鳍(突出部分)的第2N个鳍(突出部分)和多个鳍(突出部分)的第2N+1个鳍(突出部分)中的每一个中形成的源极区域SR的侧表面。
插头DC经由外延层(半导体层)EPD与在鳍中形成的漏极区域(半导体区)DR电连接，并且插头SC经由外延层(半导体层)EPS与在鳍中形成的源极区域(半导体区)SR电连接。因此，在平面图中，插头DC和SC中的每一个无需与所有沿Y方向排列的三个鳍重叠。插头DC和SC中的每一个都被嵌入在层间绝缘膜IL2中开口的接触孔中。
图3所示的存储器单元MC2具有控制栅极电极CG和存储器栅极电极MG，以及被形成在鳍F2中的漏极区DR和源极区域SR，以便将控制栅极电极CG和存储器栅极电极MG夹在中间。控制栅极电极CG、漏极区域DR和源极区域SR组成控制晶体管，存储器栅极电极MG、漏极区域DR和源极区域SR组成存储器晶体管，此外控制晶体管和存储器晶体管组成存储器单元MC2。即，控制晶体管和存储器晶体管共享源极/漏极区域。
控制晶体管和存储器晶体管中的每一个都是具有作为沟道区域的鳍F2的侧表面和上表面的鳍型场效应晶体管(FINFET)。在控制栅极电极CG和存储器栅极电极MG中的每一个的栅极长度方向(X方向)上的漏极区域DR和源极区域SR之间的距离对应于存储器单元MC2的沟道长度。当包括存储器单元MC2的晶体管处于导通状态时，在鳍F2的上表面和侧表面上形成沟道。
在层间绝缘膜IL2上形成多个布线M1，并且布线M1经由插头DC或SC电连接到存储器单元MC2的漏极区域DR或源极区域SR。尽管图中未示出，但是在布线M1上形成了多个布线和层间绝缘膜堆叠的多层布线层。
图6分别示出了鳍F1至F4和FD0至FD4上的源极线SL1至SL4、位线BL1和位线BL2。然而，尽管可以在插头DC和位线BL1至BL2之间或者插头SC和源极线SL1至SL4之间形成较低的布线，但是图6中未示出较低的布线。图6还示出了沿X方向相对于存储器单元MC1至MC8具有线对称布局的存储器单元MC9到MC16。这里，假设图3所示的互连M1布置在图6所示的源极线SL1至SL4、位线BL1至BL2的下方。注意，布线M1可以构成位线和源极线中的一个。源极线SL1至SL4和位线BL1至BL2不是在同一高度形成的，源极线和位线中的一个位于另一个之上。在图6中，即使在位线BL1、BL2和其它图案在平面图中彼此重叠的部分中，也示出了位线BL1、BL2和其它图案的轮廓。
如图6所示，位线BL1、BL2沿X方向延伸并沿Y方向对齐。源极线SL1至SL4沿Y方向延伸并沿X方向彼此对齐。位线BL1通过插头DC电连接到存储器单元MC1、MC2、MC5、MC6、MC9、MC10、MC13和MC14的各个漏极区域DR。位线BL2通过插头DC电连接到存储器单元MC3、MC4、MC7、MC8、MC11、MC12、MC15和MC16的各个漏极区域DR。源极线SL1电连接到存储器单元MC1、MC4、MC5的源极区域SR和存储器单元MC8的SR。源极线SL2电连接到存储器单元MC2、MC3、MC6的源极区域SR和存储器单元MC7的SR。源极线SL3电连接到存储器单元MC9、MC12、MC13的源极区域SR和存储器单元MC16的SR。源极线SL4电连接到存储器单元MC10、MC11、MC14的源极区域SR和存储器单元MC15的SR。
如上所述，不同的源极线交替地连接到沿Y方向排列的插头SC。因此，可以从存储器单元MC1至MC16中选择任何一个存储器单元，并且可以对其执行所需的操作。当位线BL1至BL2中的每一个在插头DC的正上方延伸时，源极线SL1至SL4未在插头SC的正上方延伸，并且从源极线SL1至SL4沿X方向突出的部分在平面图中与插头SC重叠。
<非易失性存储器的操作>
接下来，将参考图8描述非易失性存储器的操作示例。
图8是示出在“写入”、“擦除”和“读取”时向所选择的存储器单元的每个部分施加电压的条件的示例表。在图8的表中，描述了在“写入”、“擦除”和“读取”状态的每一个状态下，被施加到图3所示的存储器单元MC2(所选存储器单元)的存储器栅极电极MG的电压Vmg、被施加到源极区域SR的电压Vs、被施加到控制栅极电极CG的电压Vcg、被施加到漏极区域DR的电压Vd和施加到p型阱PW的电压Vb。注意，图8表中所示出的内容是电压施加条件的适当示例，并不限于此，并且可以根据需要进行各种改变。此外，在本实施例中，将向作为存储器晶体管的电荷存储部分的氮化硅膜NF中注入电子定义为“写入”，并且将向氮化硅薄膜NF中注入空穴定义为“擦除”。
作为写入系统，可以使用所谓的SSI(源极侧注入)方法，即通过源极侧注入的热电子注入来执行写入的写入方法(热电子注入写入方法)。例如，通过将如图8中的“写入”栏所示的电压施加到所选择的执行写入的存储器单元的每个部分，并将电子注入所选择的存储器单元的绝缘膜C1的氮化硅膜NF来执行写入。
例如，在写入操作中，将1.5V施加到漏极区域DR，将6V施加到源极区域SR。因此，电流从源极区域SR(在存储器栅极电极MG侧)流向漏极区域DR(在控制栅极电极CG侧)。载流子(电子)从漏极区域DR(在控制栅极电极CG侧)流向源极区域SR(在存储器栅极电极MG侧)。即，这里，控制栅极电极CG侧的半导体区域(漏极区域DR)作为源极，而存储器栅极电极MG侧的半导体区域(源极区域SR)作为漏极。
此时，在平面图中位于两个栅极电极(存储器栅极电极MG和控制栅极电极CG)之间的沟道区域(源极区域和漏极区域之间)中生成热电子，并且将热电子注入氮化硅膜NF中，该氮化硅膜是栅极电极MG下方的绝缘膜C1中的电荷存储部分。注入的热电子被绝缘膜C1的氮化硅膜NF中的陷阱能级捕获，并且因此，存储器晶体管的阈值电压升高。即，存储器晶体管处于写入状态。
作为擦除方法，可以使用所谓的BTBT方法，即通过BTBT(带间隧穿(band-to-bandtunneling))的热空穴注入来执行擦除的擦除方法(热空穴注入擦除方法)。即，通过将BTBT(带间隧穿)生成的空穴注入电荷存储部分(绝缘膜C1中的氮化硅膜NF)来执行擦除。例如，将如图8中的“擦除”栏所示的电压施加到所选择的待被擦除的存储器单元的各个部分，通过BTBT现象生成空穴，并通过电场加速以将空穴注入所选择的存储器单元的绝缘膜C1的氮化硅膜NF中，从而降低存储器晶体管的阈值电压。即，存储器晶体管处于擦除状态。
例如，在读取时，将如图8中的“读取”栏所示的电压施加到所选择的待被读取的存储器单元的每个部分。通过将读取时施加到存储器栅极电极MG的电压Vmg设置为写入状态下的存储器晶体管的阈值电压和擦除状态下的存储器晶体管的阈值电压之间的值，可以识别写入状态和擦除状态。
例如，在读取操作中，将1.5V施加到漏极区域DR，并将0V施加到源极区域SR。因此，电流从漏极区域DR(在控制栅极电极CG侧)流向源极区域SR(在存储器栅极电极MG侧)。载流子(电子)从源极区域SR(在存储器栅极电极MG侧)流向漏极区域DR(在控制栅电极CG侧)。即，在写入操作中，源极和漏极的角色在源极区域SR和漏极区域DR之间是互换的。
<半导体器件的影响>
图9是本发明人研究的比较示例的半导体器件的平面图。在图1所示的本实施例的存储器单元阵列中，一个插头SC仅连接到两个存储器单元，而一个插头SC未连接到三个或更多存储器单元。另一方面，与图1所示的平面布局不同，在图9所示的存储器单元阵列的平面布局中，连接到存储器单元MC1至MC4的源极区域的一个插头(源极接触插头)SC1沿Y方向延伸，并且沿Y方向排列的三个或更多存储器单元彼此连接。
如图9所示，在存储器单元阵列中，鳍FD1、F1、F1、FD2、FD2、F2、F2和FD3沿Y方向依次排列。鳍FD1、FD2和FD3中的每一个都具有源极/漏极区域，但由于插头DC1未连接，故未形成沟道，因此不包括存储器单元。鳍F1、F2和F3中的每一个都具有源极/漏极区域，并且插头DC1和SC1都耦合到该源极/漏极区域。因此，在鳍F1、F2和F3中的每一个中形成的源极区域SR和漏极区域DR构成存储器单元。
这里，插头SC1与连接到一个插头DC1的两个鳍F1中的每一个连接。即，由于不可能将不同的漏极电压或源极电压施加到沿Y方向彼此相邻布置的上述两个鳍F1，因此上述两个鳍F1操作为一个存储器单元MC1。因此，存储器单元阵列中用于形成1比特存储器单元所需的区域是由图9所示的虚线包围的区域。该区域沿Y方向的距离(宽度、单元间距)例如是从彼此相邻布置的两个鳍FD1的中间到彼此相邻布置的两个鳍FD2的中间的距离。
比较示例的插头DC1具有从沿Y方向一端到沿Y方向的另一端的距离Lx。距离Lx是形成插头DC1的最小长度，并且当以最小间隔沿Y方向以相等间隔布置多个鳍时，在平面图中插头DC1需要与两个鳍重叠。在本实例中，沿Y方向排列的插头DC1之间的距离是与沿Y方向的插头DC1的长度相同的距离Lx。即使没有形成虚设鳍FD1、FD2和虚设鳍FD3，或者在插头DC1的正下方只形成了一个鳍，这也是相同的。因此，沿Y方向形成1比特存储器单元所需的宽度为2×Lx。即，在比较实施例中，由于以插头DC1之间的距离Lx为参考形成存储器单元阵列，因此沿Y方向的单元间距是2×Lx。在图9所示的配置中，在虚设鳍FD1、FD2或FD3中未与插头DC1连接的两个虚设鳍，并排布置在沿Y方向相邻布置的插头DC1之间。
这里，为了降低鳍和插头DC1之间的寄生电阻，在鳍上生长外延层(未示出)，以便沿Y方向延伸。因此，沿Y方向相邻布置的插头DC1之间的距离需要是宽的。在比较示例的半导体器件中，由于插头DC1沿Y方向的长度被形成为最短，因此插头DC1之间的距离为距离Lx，并且一个插头SC1与连接到沿Y方向排列的每个插头DC1的所有鳍连接。在本实例中，不能在连接到一个插头DC1的多个鳍中的每一个鳍中形成可单独控制的存储器单元。另一方面，即使在插头DC1的正下方仅形成一个鳍，也不能减小单元大小。因此，在比较示例中，出现单元大小变大的问题。
因此，在本实施例中，如图1所示，形成沿Y方向周期性排列的多个插头DC和沿Y方向周期性排列的多个插头SC，并且插头SC布置在相对于插头DC沿Y方向移动半周的位置。这里，例如，由于不同的插头SC分别与连接到一个插头DC1的鳍F1和F2连接，因此可以分别控制鳍F1上的存储器单元MC1的操作和鳍F2上的存储器单元MC2的操作。因此，可以减小1比特的存储器单元的单元大小。
特别地，由于比较示例的距离Lx(参见图9)例如为60nm，并且本实施例的距离Ly(参见图1)例如为50nm，在本实施例中沿Y方向的单元间距为1.5×Ly，与沿Y方向的单元间距为2×Lx的比较示例相比，单元大小可以减小到63％。
如上所述，在本实施例的半导体器件中，通过减小存储器单元的单元尺寸，可以使半导体器件小型化并进一步集成。因此，可以改进半导体器件的性能。
<修改示例>
如图7所示，可以不形成虚设鳍。图7是示出本实施例的半导体器件的平面图。
在图7所示的存储器单元阵列中，鳍F1、F2、F3和F4沿Y方向依次排列。本修改示例的结构与参考图1至图6所述的结构相同，不同之处在于未形成虚设鳍FD1至FD4(参见图1)。
具体地，插头DC和SC中的每一个仅连接到两个鳍。此外，在平面图中，沿Y方向彼此相邻布置的插头DC和沿Y方向彼此相邻布置的插头SC之间未布置鳍。
即使如本修改示例中那样未布置虚设鳍，也可以参考图1至图6所述的半导体器件中相同的方式减小1比特的存储器单元的单元大小。这可以改进半导体器件的性能。
虽然已经基于实施例对本发明人的发明进行了具体描述，但是本发明不限于上述实施例，并且不必说可以在不偏离其主旨的情况下进行各种修改。

Claims (7)

1.一种半导体器件，包括：
半导体衬底；
多个第一突出部分，每个第一突出部分从所述半导体衬底的上表面突出，并且每个第一突出部分沿所述半导体衬底的所述上表面在第一方向上延伸，所述多个第一突出部分中的每个第一突出部分是所述半导体衬底的一部分；
第一栅极电极，经由第一绝缘膜被形成在所述多个第一突出部分中的每个突出部分的上表面和所述多个第一突出部分中的每个突出部分的侧表面上，并且在与所述第一方向相交的所述第二方向上延伸；
第二栅极电极，经由作为电荷存储部分的第二绝缘膜被形成在所述多个第一突出部分中的每个第一突出部分的所述上表面和所述多个第一突出部分中的每个第一突出部分的所述侧表面上，并且所述第二栅极电极在所述第二方向上延伸，所述第二栅极电极经由绝缘膜与所述第一栅极电极的侧表面中的一个侧表面邻近；
第一半导体区域，以在平面图中与所述第一栅极电极相邻布置的形式，被形成在所述多个第一突出部分中的每个第一突出部分中；
第二半导体区域，以在平面图中与所述第二栅极电极相邻布置的形式，被形成在所述多个第一突出部分中的每个第一突出部分中；
多个第一插头，分别被形成在所述多个第一突出部分上，并且沿所述第二方向排列；和
多个第二插头，分别被形成在所述多个第一突出部分上，并且沿所述第二方向排列，
其中所述第一栅极电极、所述第二栅极电极、所述第一半导体区域和所述第二半导体区域组成非易失性存储元件，
其中沿所述第二方向排列的所述多个第一插头的第N个插头，与在沿所述第二方向排列的所述多个第一突出部分的第2N-1个突出部分，以及所述多个第一突出部分的第2N个突出部分中的每个突出部分中形成的所述第一半导体区域电连接，并且
其中沿所述第二方向排列的所述多个第二插头的第N个插头，与在沿所述第二方向排列的所述多个第一突出部分的第2N个突出部分，以及所述多个第一突出部分的第2N+1个突出部分中的每个突出部分中形成的所述第二半导体区域电连接。
2.根据权利要求1所述的半导体器件，进一步包括：
多个第一半导体层，被形成为沿所述第二方向排列；以及
多个第二半导体层，被形成为沿所述第二方向排列；
其中沿所述第二方向排列的所述多个第一半导体层的第N个半导体层与以下每个表面接触：
在沿所述第二方向排列的所述多个第一突出部分的所述第2N-1个突出部分，和所述多个第一突出部分的所述第2N个突出部分中的每个突出部分中形成的所述第一半导体区域的上表面；以及
在沿所述第二方向排列的所述多个第一突出部分的所述第2N-1个突出部分，和所述多个第一突出部分的所述第2N个突出部分中的每个突出部分中形成的所述第一半导体区域的侧表面，
其中沿所述第二方向排列的多个第二半导体层的第N个半导体层与以下每个表面接触：
在沿所述第二方向排列的所述多个第一突出部分的所述第2N个突出部分，和所述多个第一突出部分的所述第2N+1个突出部分中的每个突出部分中形成的所述第一半导体区域的上表面；以及
在沿所述第二方向排列的所述多个第一突出部分的所述第2N个突出部分，和所述多个第一突出部分的所述第2N+1个突出部分中的每个突出部分中形成的所述第一半导体区域的侧表面，
其中所述多个第一插头经由所述多个第一半导体层分别与在所述多个第一突出部分的每个突出部分中形成的所述第一半导体区域电连接，并且
其中所述多个第二插头经由所述多个第二半导体层分别与在所述多个第一突出部分的每个突出部分中形成的所述第二半导体区域电连接。
3.根据权利要求1所述的半导体器件，进一步包括：
多个第二突出部分，每个第二突出部分从所述半导体衬底的所述上表面突出，并且每个第二突出部分在所述第一方向上延伸，所述多个第二突出部分中的每个第二突出部分是所述半导体衬底的一部分，并且所述多个第二突出部分中的每个第二突出部分被形成在沿所述第二方向排列的所述多个第一突出部分中的两个第一突出部分之间，所述两个第一突出部分彼此相邻地布置
其中沿所述第二方向排列的所述多个第一插头中的第N个插头与所述多个第二突出部分中的第一个第二突出部分电连接，所述多个第一插头中的第N个插头位于所述多个第一突出部分中的所述第2N-1个突出部分所述多个第一突出部分中的所述第2N个突出部分之间，所述第2N-1个突出部分和所述第2N个突出部分沿所述第二方向排列，并且
其中沿所述第二方向排列的所述多个第二插头中的第N个插头与所述多个第二突出部分中的第二个突出部分电连接，所述多个第二插头中的第N个插头位于所述多个第一突出部分中的所述第2N个突出部分和所述多个第一突出部分中的所述第2N+1个突出部分之间，所述第2N个突出部分和所述第2N+1个突出部分沿所述第二方向排列。
4.根据权利要求3所述的半导体器件，
其中，在平面图中，所述多个第二突出部分中的、与所述多个第一插头中的所述第N个插头电连接的所述第一个第二突出部分与所述多个第二插头隔开，并且
其中，在平面图中，所述多个第二突出部分中的、与所述多个第二插头的所述第N个插头电连接的所述第二个第二突出部分与所述多个第一插头隔开。
5.根据权利要求1所述的半导体器件，
其中沿所述第二方向排列的所述多个第一插头彼此隔开，并且
其中沿所述第二方向排列的所述多个第二插头彼此隔开。
6.根据权利要求5所述的半导体器件，
其中所述多个第二插头的所述第N个插头的电势以及所述多个第二插头的所述第N+1个插头的电势被单独地控制，所述第N个插头和所述第N+1个插头沿所述第二方向排列。
7.根据权利要求1所述的半导体器件，
其中第一非易失性存储元件的操作和第二非易失性存储元件的操作彼此可以被单独地控制，所述第一非易失性存储元件包括在沿所述第二方向排列的所述多个第一突出部分中的所述第2N-1个突出部分中形成的成对的所述第一半导体区域和所述第二半导体区域，以及所述第二非易失性存储元件包括在沿所述第二方向排列的所述多个第一突出部分的所述第2N个突出部分中形成的成对的所述第一半导体区域和所述第二半导体区域。
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