JP2009130210A - 半導体装置 - Google Patents
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Abstract
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された所定の方向に長さ方向を有する素子領域と、前記素子領域内にそれぞれソース・ドレイン領域および前記所定の方向に略平行なチャネル方向を有するチャネル領域を有し、前記所定の方向と略垂直な方向にそれぞれゲート電極を有する複数のトランジスタと、それぞれが複数の前記トランジスタを含み、アレイ配置された複数のSRAMセルと、前記所定の方向に略垂直な方向に隣接する前記SRAMセル同士の最外側の前記素子領域の間に形成された、前記所定方向に略平行な長さ方向を有し、前記素子領域と同じ材料からなるダミー領域と、を備える。
【選択図】図1
Description
(半導体装置の構成)
図1(a)は、本発明の第1の実施の形態に係る半導体装置のSRAMハーフセルを概略的に表す上面図であり、図1(b)は、図1(a)のSRAMハーフセルを(マトリクス)アレイ配置した状態を示す上面図である。また、図2は、図1(a)の切断線II−IIにおける切断面を矢印の方向に見た断面図である。
図3(a)は、比較例としてのダミーフィンを有さない半導体装置のSRAMハーフセルを概略的に表す上面図であり、図3(b)は、図3(a)のSRAMハーフセルを(マトリクス)アレイ配置した状態を示す上面図である。比較例に係る半導体装置2は、本発明の第1の実施の形態に係る半導体装置1からダミーフィン17を省いたものに等しいものとする。
本発明の第2の実施の形態は、ダミーフィン17の形成位置において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、簡単のために説明を省略する。
図4(a)は、本発明の第2の実施の形態に係る半導体装置のSRAMハーフセルを概略的に表す上面図であり、図4(b)は、図4(a)のSRAMハーフセルを(マトリクス)アレイ配置した状態を示す上面図である。
本発明の第2の実施の形態に係る半導体装置1によると、ゲートコンタクト15の形成位置にずれが発生したり、径が大きくなったりして、ゲートコンタクト15がダミーフィン17の上面に接触してしまった場合においても、ダミーフィン17が分離部17a、17bで分離されることにより、フィン12a、12bの長さ方向に略垂直な方向に隣接するセル100にダミーフィン17を介してリーク電流が流れ込むことを抑制できる。
本発明の第3の実施の形態は、ダミーフィン17の形成位置において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、簡単のために説明を省略する。
図5(a)は、本発明の第3の実施の形態に係る半導体装置のSRAMハーフセルを概略的に表す上面図であり、図5(b)は、図5(a)のSRAMハーフセルを(マトリクス)アレイ配置した状態を示す上面図である。
本発明の第3の実施の形態に係る半導体装置1によると、ダミーフィン17は、両側からゲート電極13bに挟まれる領域である分離部17cにおいて分離されているため、ゲート電極13bとダミーフィン17の間に余計な寄生容量が発生することを抑制できる。特に、本実施の形態は、トランジスタの高速動作が必要とされる場合に効果を発揮する。
本発明の第4の実施の形態は、ダミーフィン17を挟むゲート電極13bの形状において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、簡単のために説明を省略する。
図7(a)は、本発明の第4の実施の形態に係る半導体装置のSRAMハーフセルを概略的に表す上面図であり、図7(b)は、図7(a)のSRAMハーフセルを(マトリクス)アレイ配置した状態を示す上面図である。また、図8は、図7(a)の切断線VII−VIIにおける切断面を矢印の方向に見た断面図である。
第1の実施の形態のように、ゲート電極13bをダミーフィン17と分離して形成する場合は、分離箇所をほぼ完全に(素子分離領域20の上面が露出するまで)除去する必要がある。ゲート電極13bの分離箇所をほぼ完全に除去するためには、エッチングの特性上、ゲート電極13bの高さに応じた開口幅が必要になるため、フィン12a、12bの長さ方向に略垂直な方向に隣接するSRAMセル100のドライバトランジスタD同士をあまり近くに配置することができない。
本発明の第5の実施の形態は、ゲート分離部が2箇所に設けられている点において第4の実施の形態と異なる。なお、第4の実施の形態と同様の点については、簡単のために説明を省略する。
図9(a)は、本発明の第5の実施の形態に係る半導体装置のSRAMハーフセルを概略的に表す上面図であり、図9(b)は、図9(a)のSRAMハーフセルを(マトリクス)アレイ配置した状態を示す上面図である。
本発明の第5の実施の形態に係る半導体装置1によれば、ゲート分離部19a、19bを設けることにより、ゲート電極13a、13bのほぼ完全に(素子分離領域20の上面が露出するまで)除去する箇所を無くし、より効率的にフィン12a、12b、12cを配置することができる。
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記各実施の形態においては、SRAMセル100に6つのトランジスタが含まれる6トランジスタ型のSRAMについて説明したが、SRAMセル100に含まれるトランジスタの数はこれに限られない。
Claims (5)
- 半導体基板と、
前記半導体基板上に形成された所定の方向に長さ方向を有する素子領域と、
前記素子領域内にそれぞれソース・ドレイン領域および前記所定の方向に略平行なチャネル方向を有するチャネル領域を有し、前記所定の方向と略垂直な方向にそれぞれゲート電極を有する複数のトランジスタと、
それぞれが複数の前記トランジスタを含み、アレイ配置された複数のSRAMセルと、
前記所定の方向に略垂直な方向に隣接する前記SRAMセル同士の最外側の前記素子領域の間に形成された、前記所定方向に略平行な長さ方向を有し、前記素子領域と同じ材料からなるダミー領域と、
を備えることを特徴とする半導体装置。 - 前記ダミー領域は、隣接する前記SRAMセル同士の前記所定の方向に略垂直な境界上で分離されていることを特徴とする請求項1に記載の半導体装置。
- 複数の前記トランジスタは、複数のドライバトランジスタを含み、
複数の前記SRAMセルは、それぞれ前記ドライバトランジスタを有し、
前記ダミー領域は、隣接する前記SRAMセル同士の前記ドライバトランジスタのゲート電極に両側から挟まれた領域において分離されていることを特徴とする請求項1または2に記載の半導体装置。 - 複数の前記トランジスタは、フィン型トランジスタであり、複数のドライバトランジスタを含み、
前記素子領域はそれぞれ側面にゲート絶縁膜を有する複数のフィンであり、
前記ダミー領域はそれぞれ側面にゲート絶縁膜を有する複数のダミーフィンであり、
複数の前記SRAMセルは、それぞれ前記ドライバトランジスタを有し、
隣接する前記SRAMセル同士の前記ドライバトランジスタのゲート電極は、互いの間にある前記ダミーフィンの前記ゲート絶縁膜に両側からそれぞれ接し、かつ互いに接しない、
ことを特徴とする請求項1または2に記載の半導体装置。 - 複数の前記トランジスタは、フィン型トランジスタであり、複数のトランスファトランジスタ、複数のドライバトランジスタおよび複数のロードトランジスタを含み、
前記素子領域はそれぞれ側面にゲート絶縁膜を有する複数のフィンであり、
前記ダミー領域はそれぞれ側面にゲート絶縁膜を有する複数のダミーフィンであり、
複数の前記SRAMセルは、それぞれ前記トランスファトランジスタ、ドライバトランジスタおよびロードトランジスタを有し、
それぞれの前記SRAMセルにおいて、前記トランスファトランジスタのゲート電極と前記ロードトランジスタのゲート電極は、互いの間にある前記ドライバトランジスタの前記ゲート絶縁膜に両側からそれぞれ接し、かつ互いに接しない、
ことを特徴とする請求項1から4のいずれかに1項に記載の半導体装置。
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