JP2007235037A - 半導体装置の製造方法及び半導体記憶装置 - Google Patents

Abstract

【課題】フィン状の構造を有するＳＲＡＭ等を微細な構造にし、寸法的なばらつきを抑える半導体装置及びその半導体装置を容易に製造すること半導体装置の製造方法及び半導体記憶装置を提供する。
【解決手段】基板３２を酸化して、その上にポリシリコン４４を形成し、通常のゲート加工工程でポリシリコン４４を微細なラインとし、その後、通常の工程どおりにサイドウォール４６を形成する。この後、ポリシリコン４４を除去し、サイドウォール４６のみ残し、このサイドウォール４６をマスクとして、矩形状の二本が対となる構造を形成し、次に、イオン注入をある角度をもって行うことで、二本のフィン３９をそれぞれｐ／ｎ−ＭＯＳトランジスタ３５、３９の１対を製造する。
【選択図】 図２

Description

本発明は、メモリセル構造を有するＳＲＡＭ（Static Random Access Memory）等の半導体装置の製造方法及びこの半導体装置の製造方法による半導体記憶装置に関する。

情報を記録する半導体記憶装置に用いられるＳＲＡＭのメモリセルの基本的な構造として、４個のＭＯＳトランジスタ（２個の駆動用ＭＯＳトランジスタ及び２個の転送用ＭＯＳトランジスタ）と２個の高抵抗素子とで構成される高抵抗負荷型と、６個のＭＯＳトランジスタ（２個の駆動用ＭＯＳトランジスタと２個の負荷用ＭＯＳトランジスタと２個の転送用ＭＯＳトランジスタ）で構成されるＣＭＯＳ型とが知られている。特に、ＣＭＯＳ型のＳＲＡＭは、データ保持時のリーク電流が非常に小さく信頼性が高いことから、論理ＩＣに混載される半導体記憶装置などとして広く用いられている。このＣＭＯＳ型のＳＲＡＭを回路図で示すと、Ｐ型ＭＯＳトランジスタ（以下、ｐ−ＭＯＳトランジスタと称する。）とＮ型ＭＯＳトランジスタ（以下、ｎ−ＭＯＳトランジスタと称する。）とで第１のインバータが構成され、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとで第２のインバータが構成されている。また、第１のインバータの入力端子と第２のインバータの出力端子とは転送用のｎ−ＭＯＳトランジスタを介してデータ線に接続され、第１のインバータの出力端子と第２のインバータの入力端子とは転送用のｎ−ＭＯＳトランジスタを介してデータ線に接続され、更に転送用のｎ−ＭＯＳトランジスタのゲートはワード線に接続されている。ＳＲＡＭではメモリセルの面積縮小による価格の低減と特性の安定化を図るために、メモリセル内の各ＭＯＳトランジスタを構成する拡散層やゲート電極となるポリシリコン、Ａｌ、ＴｉＮ、ＴａＮ、ＨｆＮなどの金属配線、シリサイド配線等の金属配線を効率的にレイアウトすることで、メモリセルを小さくして単位面積当たりの記憶容量を大きくすることが検討されている。

さらに、近年、単位面積当たりの記憶容量を大きくするために、フィン構造など３次元の立体構造を有するＭＯＳトランジスタとその製造方法が提案されている。フィン構造のＭＯＳトランジスタからなるＳＲＡＭでは、ソース領域およびドレイン領域として機能するシリコン層製のフィンを備えている。立体構造を有するＭＯＳトランジスタの場合、短チャネル効果の抑制など、トランジスタ特性に対する要求から、フィンの幅（厚さ）をゲート長よりも細く（薄く）形成することが不可欠であった。立体構造を有するＭＯＳトランジスタを形成する場合にも、ＣＭＰ等のプロセスに際しては、フィンの上面にストッパー層およびキャップ層を形成する必要がある。しかし、フィンの幅が細いために、これらストッパー層およびキャップ層の幅も細くなり、プロセス耐性が低くなってしまう。また、幅の細いフィンの上面ではゲート電極の幅も細くなる。しかしながら、立体構造を有するＭＯＳトランジスタにおいて、ゲート長よりも幅の細いフィンを横倒れなく、しかも、フィンの寸法ばらつきを抑えて形成するのは困難である。

したがって、半導体記憶装置に用いられるフィン構造のＭＯＳトランジスタからなるＳＲＡＭのメモリセルのメモリ容量を大きくして、かつ、精度の高い半導体装置及びその製造方法が検討された。例えば、特許文献１では、ＳＯＩ基板の表面上には、ほぼ垂直方向に絶縁膜層が設けられていて、絶縁膜層における矩形状の一対の側面には、ｎ型またはｐ型となるフィンが形成されている。このフィンは、それぞれ、絶縁膜層の突出部の長さとほぼ同じ層厚を有して形成されている。そして、フィンと絶縁膜層とによってそれぞれ構成される突起部を、その上部より挟み込むようにして、ゲート電極が設けられてなる構成となっている半導体装置が開示されている。特許文献２では、歪み緩和シリコンゲルマニウム層上に歪みシリコン層を成長させ、しかるのちに部分的にシリコンゲルマニウム層を除去することによって、歪みシリコン層によってチャネル領域を構成する絶縁ゲート型電界効果型トランジスタが開示されている。

特開２００５−６４４５９号公報 特開２００４−１２８１８５号公報

半導体記憶装置における微細化が進むにつれて、同様にＳＲＡＭ等の半導体記憶装置の微細化が重要視されている。しかし、これらの開示されたフィン構造を有する半導体記憶装置だけでは、メモリ容量を大きくするための構造としては不十分である。
また、ＳＲＡＭ等の半導体記憶装置は、通常ｐ−ＭＯＳトランジスタ２個、ｎ−ＭＯＳトランジスタ４個という複雑な構造のために、微細化がより困難である。
さらに、これまでの技術による微細化では、４５ｎｍまでは対応ができてもそれ以上の微細化は困難であり、また、リソグラフィ技術に依存した微細化も、フィン構造の矩形部分の上端角が丸くなる等の問題がある。

そこで、本発明は上記問題に鑑みてなされたものであり、その課題は、フィン構造を有する半導体装置を微細な構造にし、寸法的なばらつきを抑えながら容易に製造することができる半導体装置の製造方法及びこれによって得られる半導体記憶装置を提供することである。

上記課題を解決する手段である本発明の特徴を以下に挙げる。
本発明の半導体装置の製造方法では、基板を酸化して酸化膜を形成し、その上にポリシリコンを形成し、通常のゲート加工工程でポリシリコンを微細なラインとする。その後、通常の工程どおりにサイドウォールを形成する。この後、ポリシリコンを除去し、サイドウォールのみ残し、このサイドウォールをマスクとして、酸化膜、基板表面をエッチングして、矩形状の二本が対となる構造を形成し、次に、イオン注入をある角度をもって行うことで、二本のフィンをそれぞれＰ／Ｎ−ＭＯＳトランジスタとすることができる。
これにより、精度が高い細線形状を有するフィンを成し、隣接するトランジスタ間の寸法的なばらつき、及び、性能上のばらつきを非常に小さくした微細なインバータ、ＳＲＡＭ等の半導体装置を製造する。
本発明の半導体装置では、矩形状の二本が対となる構造を形成し、二本のフィンをそれぞれＰ／Ｎ−ＭＯＳトランジスタとし、さらに、互いに隣接したｐ／ｎ−ＭＯＳトランジスタによって１つのインバータが形成され、この２つのインバータがフリップフロップを形成していて、かつ、最も外側にあるフィンとその内側になるフィンとが形成する間隔が、内側にある２つのフィン同士の間隔より狭くする構造を有する。
これによって、精度が高い細線形状を成し、高い集積性をもってメモリセル１の面積を小さくして、特性を安定化させることができる。

本発明は、上記解決するための手段によって、これによって、フィンの精度が高い細線形状を成し、隣接トランジスタ間の寸法的なばらつき、及び、性能上のばらつきを非常に小さくした半導体装置の製造方法を提供することができる。
また、精度が高い細線形状を成し、高い集積性をもってメモリセルの面積を小さくして、特性を安定化した半導体装置を提供することができる。

以下に、本発明を実施するための最良の形態を図面に基づいて説明する。なお、いわゆる当業者は特許請求の範囲内における本発明を変更・修正をして他の実施形態をなすことは容易であり、これらの変更・修正はこの特許請求の範囲に含まれるものであり、以下の説明はこの発明における最良の形態の例であって、この特許請求の範囲を限定するものではない。

本発明は、ゲート領域に沿って矩形の断面形状をしているフィン構造を有する半導体装置の製造方法で、ｎ型、ｐ型の半導体層が平行に対で形成され、ゲート領域がその対を横断して、ｐ／ｎ−ＭＯＳトランジスタを同時に形成する。
図１は、フィン構造を有する半導体装置の構造を示す概略図である。フィン構造を有するＭＯＳトランジスタ２０は、シリコン単結晶層とＳｉＯ_２等の絶縁層を有する基板３２、ソース領域３７とドレイン領域３８とチャネル領域３３からなるフィン３９、ＳｉＯ_２酸化層のキャップ層３５、ゲート領域３６を備えている。フィン３９は、その基板３２上に略垂直に立てられており、フィン３９は、その上に形成されたキャップ層３５、側壁に形成されているゲート絶縁膜４０に囲まれている。
フィン３９を形成するチャネル領域３３の両端には、ソース領域３７、ドレイン領域３８が形成されている。また、ソース領域３７及びドレイン領域３８からは、図示しないが、ソース電極及びドレイン電極が導出されて配線層に接続されている。なお、フィン３９は、ゲート絶縁膜４０に挟まれているが、図１では、ソース領域３７等の構成を説明するために一部省略している。

また、本発明の半導体装置の製造方法では、基板３２としてＳＯＩ構造を有する基板３２を用いる。ＳＯＩ構造を有する基板３２は、絶縁層上に単結晶シリコン層を形成した基板であり、単結晶シリコン層からなる単結晶薄層（以下、「ＳＯＩ層」と称する。Silicon On Insulator層）と、ＳＯＩ層の表面からわずかに深い部分に酸素分子を埋め込んだＢＯＸ層（Buried Oxide層）からなる。ＳＯＩ層上には、それを高熱で酸化させることにより、ＳｉＯ_２酸化層であるキャップ層３５とを形成した。ここで、シリコン基板３２内の所望の場所に酸素をイオン注入することで表面にシリコンを残した絶縁層を形成し、部分的にＳＯＩ構造にすることもできる。微細ＭＯＳトランジスタでは、チャネル領域３３の下部に絶縁層を設けた構造（ＳＯＩ構造）をとることにより、寄生容量の低減や短チャネル効果を抑制することができる。

本発明の半導体装置の製造方法では、このフィン構造を有するトランジスタを同時に２個1対として製造する。以下にその製造方法を、工程を追って説明する。
図２は、本発明である半導体装置の製造方法の工程を模式的に示した概略図である。
（１）図２（１）に示すように、ＢＯＸ層４１、ＳＯＩ層４２からなる基板３２の表面（シリコン単結晶薄層であるＳＯＩ層）を熱酸化して、ＳｉＯ_２酸化層４３を形成する。ＣＶＤ、真空蒸着法等を適用することにより、その上に厚さ６０ｎｍ程度の多結晶シリコン層４４を形成する。尚、基板３２はシリコン単結晶の単層による基板を用いても良い。
次に、多結晶シリコン層４４上に、リソグラフィ技術によるレジストプロセスを適用することでレジスト層４５を設ける。

（２）図２（２）に示すように、ＲＩＥ（reactive ion etching）等のエッチング法で、レジスト層４５をマスクとして多結晶シリコン層４４のエッチングを行って細線状の素子領域のパターンを画定する。この多結晶シリコン層４４の短手方向の幅は、図１に示すフィン構造を有するトランジスタ２０の２つのフィン３９間の距離を定める。ＲＩＥ法のエッチング工程で、シリコン系のエッチングには、エッチングガスとしてＨＢｒを、また、ＳｉＮ系及びＳｉＯ_２系のエッチングには、エッチングガスとしてＣＦ_４をそれぞれ用いることにする。エッチング後、レジスト層４５を除去する。

（３）図２（３）に示すように、ＣＶＤ法で、マスク層であるＳｉＮ層を形成し、ＲＩＥ法を用いて、ＳｉＮ層の異方性エッチングを行って、多結晶シリコン層４４の側壁にサイドウォール４６を形成する。尚、ＳｉＮ層１４はＳｉＯ_２層に代替しても良い。
（４）図２（４）に示すように、ここで、サイドウォール４６を残したまま、ＲＩＥ法を適用することに依り、多結晶シリコン層４４を除去する。尚、エッチング法は、例えば、ウエットエッチング法に代替しても良い。サイドウォール４６はフィン３９を形成するためのマスクとして用いられ、また、その平面パターンは帯状に形成された素子領域である多結晶シリコン層４４の周囲を縁取って、取り巻くような形状になる。

（５）図２（５）に示すように、ＲＩＥ法を適用することに依り、サイドウォール４６をマスクとしてＳｉＯ_２酸化層４３及びＳＯＩ層４２のエッチングを行って、キャップ層３５とフィン３９を形成する。
尚、エッチングは、ＢＯＸ層４１に浅く入り込む程度行って素子間など所要箇所の絶縁分離を確保する。このようにして、フィン３９が形成される。
また、キャップ層３５、及びフィン３９を形成する際、サイドウォール４６の上からエッチングするため、上部が丸まった形状になることはない。
さらに、チャネル領域３３に相当する箇所に、イオン等のドーピングをしても良い。フィン構造を有するＭＯＳトランジスタ２０では、チャネル領域３３へのドーピングは原則的に不要である。しかしながら、必要があれば、サイドウォール４６やＳｉＯ_２からなるキャップ層３５が存在していても、斜めイオン注入によって形成することができる。ここで、フィン３９同士の間隔はサイドウォール４６の厚さを適宜に選択することで調整することが可能である。
このように、フィン３９同士の間隔はサイドウォール４６の幅で規定されるため、精密に一定の間隔が維持されている。しかし、別に形成された他の対になっているフィン３９との間隔は、リソグラフィ技術を用いて形成するため、対のフィン３９との間隔よりも広くなる。このようなＳＯＩ基板３２を用いたフィン構造を有するＭＯＳトランジスタでは、電荷のリークを減らすことができ、寄生容量の低減や短チャネル効果を抑制することができる。この間隔は、エッチングの条件、例えば、エッチングのガス、濃度、エッチング強度及び処理温度で制御することができる。

（６）図２（６）に示すように、熱酸化法を適用することで、フィン３９の側壁に厚さ１ｎｍ〜２ｎｍの熱酸化層（ＳｉＯ_２又はＳｉＯＮ）からなるゲート絶縁膜４０を形成する。ゲート絶縁膜４０を形成するには、熱酸化法のみでなく、他にプラズマ法を適用したり、ＣＶＤ法を適用することで、ＳｉＯ_２、ＳｉＮ、ＨｆＯ、ＨｆＳｉＯのような高誘電率絶縁材料などからなるゲート絶縁膜４０を形成することができ、通常の平面型の場合と同様の技法を適用して良い。
次に、ゲート絶縁膜４０上にフィン３９同士を跨ぐようにゲート領域３６を形成する。尚、図示しないが、ゲート領域３６の形状は、リソグラフィ技術を用いて形成される。
また、ゲート領域３６は、ポリシリコン膜、種々の金属膜、シリサイド膜等で形成される。ゲート領域３６の仕事関数としては、半導体チャネル領域の価電子帯、伝導帯のほぼ中央に位置していることが好ましい。ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタの動作バランスを維持すべく、しきい値電圧の絶対値がほぼ等しくなるように維持する必要がある。

図３は、図２に示す本発明である半導体装置の製造方法の工程に続く工程を模式的に示した概略図である。
（７）図３（１）に示すように、ｐ／ｎ−ＭＯＳトランジスタは、ゲート領域３６とフィン３９を形成後、不純物を斜め方向からイオン注入してドーピングすることで形成される。ゲート領域３６をマスクとしてソース／ドレイン領域３７，３８にＢイオン（ｐ−ＭＯＳトランジスタの場合）、Ｐ又はＡｓイオン（ｎ−ＭＯＳトランジスタの場合）の打ち込みを行ってｐ型又はｎ型ソース領域３７及びｐ型又はｎ型ドレイン領域３８を形成する。
このときに、対になっているフィン３９に横側の斜めからドーピングする。ドーピングする角度は、適宜選択することができる。斜めの所定の角度でドープすることで、影になるフィン３９の方には不純物がドープされない。ただし、斜めからドーピングするために、それぞれのフィン３９の上部に両方の不純物が打ち込まれてしまう。しかし、両方の不純物の打ち込まれる箇所は、フィン３９の上部にあるＳｉＯ_２からなるキャップ層３５であるため、ソース領域３７又はドレイン領域３８への影響を抑えることができる。
この後、図示しない、ゲート電極、ソース電極及びドレイン電極の引き出し、その他配線の形成などを行って完成する。
（８）図３（２）は、上記製造工程により製造したフィンの状態を示す平面図である。図３（２）に示すように、フィン構造を有する１対のｐ／ｎ−ＭＯＳトランジスタを形成することができた。

本発明の半導体装置の製造方法には、既知の技術を適用し、種々な改変を行うことは容易であり、例えば、ソース領域３７及びドレイン領域３８の抵抗を低減するためには、シリサイドを用いることができる。例えば、図について説明した工程の後、Ｎｉ−Ｓｉなどのシリサイド材料層を形成し、シリサイド化しても良い。また、配線の形成は、層間絶縁層を堆積し、コンタクトホールを形成してから金属層の形成及びそのパターン化を行えば良く、フィン構造を有するＭＯＳトランジスタであるからといって特別な技法は不要である。

図４は、本発明の半導体装置の製造方法による半導体であるＳＲＡＭの回路図である。図４に示すように、このＳＲＡＭ１は、Ｐ−ＭＯＳトランジスタ２１とＮ−ＭＯＳトランジスタ２２とで第１のインバータ１２が構成され、Ｐ−ＭＯＳトランジスタ２３とＮ−ＭＯＳトランジスタ２４とで第２のインバータ１３が構成されている。この第１のインバータ１２と第２のインバータ１３とでフリップフロップ１１が構成され、第１のインバータ１２の入力端子と第２のインバータ１３の出力端子とは転送用のｎ−ＭＯＳトランジスタ２５を介してデータ線ＢＬ１に接続され、第１のインバータ１２の出力端子と第２のインバータ１３の入力端子とは転送用のｎ−ＭＯＳトランジスタ２６を介してデータ線ＢＬ２に接続され、更に転送用のｎ―ＭＯＳトランジスタ２５、２６のゲート領域３６はワード線Ｗ１、Ｗ２に接続されている。図４中のＶｄｄは電源電位、Ｖｓｓは設置電位を示している。

図５は、本発明の半導体装置の製造方法によるＳＲＡＭの構成を示す概略図である。
図４に示すような回路構成のＳＲＡＭを基板３２上に実現する場合、様々なレイアウトが考えられる。本発明の半導体装置の製造方法による半導体装置であるＳＲＡＭ１は、ｐ／ｎ−ＭＯＳトランジスタが１対で形成された第１のインバータ１２と第２のインバータ１３とを形成し、この２つをゲート領域３６で接続して１つのフリップフロップ１１を形成する。図４に示すＳＲＡＭの回路図と比較すると、図５が対応しているのがわかる。
本発明の半導体装置の製造方法による半導体記憶装置の一つであるＳＲＡＭでは、例えば、最も外側にあるフィン３とその内側になるフィン４との間隔が、内側にある２つのフィン同士４，５の間隔より狭くする。
つまり、対になるｐ−ＭＯＳトランジスタ２１の１つとそれに隣接する対になるｎ−ＭＯＳトランジスタ２４の最近接の間隔が、対となるｐ／ｎ−ＭＯＳトランジスタ２１，２２、の間隔やｐ／ｎ−ＭＯＳトランジスタ２３，２４の間隔より広くなる。これは、リソグラフ技術の解像度を考慮すると、レジスト層４５の幅を制御するよりも、レジスト層４５間の幅を広くする必要がある。さらに、レジスト層４５にサイドウォール４５を形成した後で、キャップ層３５、フィン３９を形成する際のエッチングで広くなるために、これを考慮して、第１のインバータ１２と第２のインバータ１３とそれぞれのｐ／ｎ−ＭＯＳトランジスタよりも、第１のインバータ１２と第２のインバータ１３との間隔を広げておく方がフリップフロップ１１の動作上好ましい。とくに、流れ出る電荷のリークを減らすことができ、寄生容量の低減や短チャネル効果を抑制することができる。

さらに、図６は、（１）本発明の半導体装置の製造方法によるＳＲＡＭと（２）従来のＳＲＡＭを比較する写真である。図６中の（ａ）は、多結晶シリコン層４４上に、レジスト層４５を設けた状態を示している。図６（ａ）から明らかなように、１ｂｉｔのメモリセルのＳＲＡＭを製造する最初から、同じ幅のレジスト層４５であっても、本発明の半導体装置の製造方法によるＳＲＡＭに必要な面積が、従来のＳＲＡＭの面積よりも非常に小さいことがわかる。また、図６（ｂ）は、サイドウォール４６を利用してフィン３９を形成した領域を示している。さらに、図６（ｃ）は、ゲート領域３６を設けた状態を示している。図６（ｃ）中のｐ、ｎは、それぞれｐ−ＭＯＳトランジスタ、ｎ−ＭＯＳトランジスタを形成した領域を示している。
この写真からも明らかなように、１つのメモリセルによる１ｂｉｔを形成するためのＳＲＡＭの占有面積が、１／２以下になっているのがわかる。

また、本発明の半導体装置の製造方法による半導体装置では、ゲート領域３６の材料の仕事関数が、チャネル領域３３の価電子帯、伝導帯のほぼ中央に位置している。半導体装置では、微細化に伴ってソース／ドレイン領域３７、３８の寄生抵抗の影響が顕在化する。ソース／ドレイン領域３７、３８は、電極の抵抗は低減できるものの，ソース領域３７とチャネル領域３３の間にショットキー障壁と呼ばれるエネルギーの壁が形成されてしまい、駆動が大幅に低下してしまう。そこで、界面に不純物を偏析させて実質的にエネルギーの壁を低くすることによりショットキー接合の寄生抵抗を大幅に低減させる。そこで、不純物を活性領域界面付近の薄い領域に高濃度に偏析させる。これによって、シリコンに不純物を超低加速注入すると，接合界面を中心に不純物が高濃度に分布させ、その後、Ｃｏなどの金属を堆積して熱処理すると、Ｃｏ−Ｓｉが反応して合金化し、ゲート領域３６の材料の仕事関数が、チャネル領域３３の価電子帯、伝導帯のほぼ中央に位置させることができる。これによって、このＭＯＳトランジスタの動作させる駆動電圧を低下させることができる。

また、本発明の半導体装置の製造方法による半導体装置では、チャネル領域のフェルミ準位がほぼミッドギャップに位置している。チャネル領域３３の価電子帯、伝導帯の間の禁制帯にあるフェルミ準位は、合金元素、不純物の種類、濃度等によって調整することにより、エネルギーバンドギャップを変化することができる。このとき、チャネル領域３３のフェルミ準位にすることで、ソース／ドレイン領域３７、３８との接合させる間に位置していても、駆動電圧を低くすることができる。

フィン構造を有する半導体装置の構造を示す概略図である。 本発明である半導体装置の製造方法の工程を模式的に示した概略図である。 図２に示す本発明である半導体装置の製造方法の工程に続く工程を模式的に示した概略図である。 本発明の半導体装置の製造方法によるＳＲＡＭの構成を示す概略図である。 本発明の半導体装置の製造方法によるＳＲＡＭの構成を示す概略図である。 （１）本発明の半導体装置の製造方法によるＳＲＡＭと（２）従来のＳＲＡＭを比較する写真である。

符号の説明

１ ＳＲＡＭ
３、４、５、６ フィン
１１ メモリセル、フリップフロップ
１２、１３ インバータ
２０ ＭＯＳトランジスタ
２１、２３ ｐ−ＭＯＳトランジスタ
２２、２４、２５、２６ ｎ−ＭＯＳトランジスタ
３２ 基板
３３ チャネル領域
３５ キャップ層
３６ ゲート領域
３７ ソース領域
３８ ドレイン領域
３９ フィン
４０ ゲート絶縁膜
４１ ＢＯＸ層
４２ ＳＯＩ層
４３ ＳｉＯ_２酸化層
４４ 多結晶シリコン層
４５ レジスト層
４６ サイドウォール

Claims (5)

1. 基板上に絶縁層を形成する工程と、
   前記絶縁層上にダミーパターンを形成する工程と、
   前記ダミーパターンにサイドウォールを形成する工程と、
   前記ダミーパターンを除去する工程と、
   前記サイドウォールをマスクにして、前記絶縁層及び前記基板の表層を除去して、一対のフィンを形成する工程と、
   前記一対のフィンにゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に、前記一対のフィンを跨ぐゲート領域を形成する工程と、
   前記一対のフィンに、斜め方向から不純物を注入する工程と、を有する
   ことを特徴とする半導体装置の製造方法。
2. 前記不純物を注入する工程は、ｐ型、ｎ型で、異なる方向から不純物を注入する
   ことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記ダミーパターンは、ポリシリコンからなる
   ことを特徴とする請求項１又は２記載の半導体装置の製造方法。
4. 前記基板は、ＳＯＩ構造である
   ことを特徴とする請求項１乃至３記載の半導体装置の製造方法。
5. 第１のｐ−ＭＯＳトランジスタと第２のｎ−ＭＯＳトランジスタとからなる第１のインバータと、
   第３のｐ−ＭＯＳトランジスタと第４のｎ−ＭＯＳトランジスタとからなる第２のインバータと、
   を含むフリップフロップを備えた半導体記憶装置であって、
   前記第１のｐ−ＭＯＳトランジスタと前記第２のｎ−ＭＯＳトランジスタとの間隔又は前記第３のｐ−ＭＯＳトランジスタと前記第４のｎ−ＭＯＳトランジスタとの間隔は、前記第１のｐ−ＭＯＳトランジスタ又は前記第２のｎ−ＭＯＳトランジスタと前記第３のｐ−ＭＯＳトランジスタ又は前記第４のｎ−ＭＯＳトランジスタとの間隔より狭い
   ことを特徴とする半導体記憶装置。