KR20050121870A - 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조 및 그제조방법 - Google Patents
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Abstract
본 발명의 축소가능한 2개의 트랜지스터를 갖는 메모리(STTM) 셀 구조는, 반도체기판과, 반도체기판의 표면에서 상호 채널형성영역만큼 이격되도록 배치되는 제1 금속영역 및 제2 금속영역과, 채널형성영역 위의 게이트절연막과, 게이트절연막 위에 배치되는 플로팅 게이트도전막과, 플로팅 게이트도전막 위에 배치되는 다수의 터널접합구조와, 다수의 터널접합구조 위에 배치되는 데이터라인 도전막과, 데이터라인 도전막 위에 배치되는 절연막과, 플로팅 게이트도전막, 다수의 터널접합구조, 데이터라인 도전막 및 절연막의 측면에 배치되는 측면 절연막과, 그리고 측면절연막 및 절연막 위에 배치되는 컨트롤 게이트도전막을 포함한다.
Description
본 발명은 반도체 메모리셀 구조 및 그 제조방법에 관한 것으로서, 특히 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조 및 그 제조방법에 관한 것이다.
최근 디램(DRAM; Dynamic Random Access Memory)과 플래시 메모리소자의 장점들을 모두 갖는 축소가능한 2개의 트랜지스터를 갖는 메모리셀(Scalable two transistor memory cell; 이하 STTM 셀)에 대한 연구가 활발하게 진행되고 있다. 이 STTM 셀은 리플레쉬가 불필요한 불휘발성 메모리소자로서, 고속 동작, 낮은 전력소모 및 고집적도와 같은 장점들을 제공한다.
도 1은 일반적인 STTM 셀을 나타내 보인 등가회로도이다. 그리고 도 2는 도 1의 STTM 셀 구조를 나타내 보인 단면도이다. 도 1에 나타낸 STTM 셀의 등가회로도는 하나의 단위 셀에 대해서만 나타낸 반면에, 도 2에 나타낸 STTM 셀 구조는 공통 소스영역을 서로 공유하는 두 개의 단위 셀을 나타내었다.
먼저 도 1을 참조하면, STTM 셀은 두 개의 트랜지스터로 이루어지는데, 하나는 플래너(planer) 트랜지스터(PT)이고, 다른 하나는 수직(vertical) 트랜지스터(VT)이다. 수직 트랜지스터(VT)는 플래너 트랜지스터(PT) 위에 배치된다. 플래너 트랜지스터(PT)는, 제1 워드라인(104)에 연결되는 소스영역과 센싱라인(102)에 연결되는 드레인영역과, 그리고 소스영역 및 드레인영역 사이의 채널형성영역 위에 게이트절연막을 개재하여 배치되는 플로팅 게이트도전막(FG)을 포함하여 구성된다. 플로팅 게이트도전막(FG)은 수직 트랜지스터(VT)의 드레인영역으로도 작용한다. 수직 트랜지스터(VT)는, 드레인영역으로 작용하는 플로팅 게이트도전막(FG) 위에 배치되는 다수의 터널접합(Multiple Tunnel Junction)구조(110)와, 그리고 컨트롤라인(106) 및 제2 워드라인(108)에 각각 연결되는 컨트롤 게이트도전막 및 데이터라인 도전막을 포함하여 구성된다.
다음에 도 2를 참조하여 도 1의 STTM 셀의 단면 구조를 설명하면, 반도체기판(200) 위의 p형 웰영역(202) 상부 일정영역에는 소자분리막(204)에 의해 한정되는 액티브영역이 배치된다. 이 액티브영역에는 공통의 소스영역(206)과 이 소스영역(206) 양쪽에서 배치되는 드레인영역(208)이 배치된다. 공통의 소스영역(206)은 제1 워드라인(도 1의 104)에 연결되고, 드레인영역(208)은 센싱라인(도 1의 102)에 연결된다. 소스영역(206)과 드레인영역(208) 사이는 일정한 조건에 따라 채널이 만들어지는 채널형성영역(210)이 된다. 채널형성영역(210) 위에는 게이트절연막(212)이 배치되고, 그 위에는 플로팅 게이트도전막(214)이 배치된다. 이 플로팅 게이트도전막(214)은 플래너 트랜지스터(PT)의 게이트도전막이다. 즉 상기 소스영역(206), 드레인영역(208), 채널형성영역(210), 게이트절연막(212)은 플로팅 게이트도전막(214)과 함께 플래너 트랜지스터(도 1의 PT)를 구성한다.
플로팅 게이트도전막(214) 위에는 다수의 터널접합구조(MTJ)가 배치된다. 다수의 터널접합구조(MTJ)는, 제1 터널장벽층(216), 제1 채널도전막(218), 제2 터널장벽층(220), 제2 채널도전막(222) 및 제3 터널장벽층(224)이 순차적으로 적층된 구조체이다. 다수의 터널접합구조(MTJ) 위에는 데이터라인(도 1의 108)에 연결되는 데이터라인 도전막(226)과, 그리고 절연막(228)이 순차적으로 배치된다. 플로팅 게이트도전막(214), 다수의 터널접합구조(MTJ), 데이터라인 도전막(226) 및 절연막(228)은 측면절연막(230)에 의해 둘러싸이며, 측면절연막(230) 위에는 제2 워드라인(106)에 연결되는 컨트롤 게이트도전막(232)이 배치된다. 즉 드레인영역으로 작용하는 플로팅 게이트도전막(214), 채널영역으로 작용하는 다수의 터널접합구조(MTJ), 소스영역으로 작용하는 데이터라인 도전막(226), 게이트절연막으로 작용하는 측면절연막(230) 및 컨트롤 게이트도전막(232)은 수직 트랜지스터(도 1의 VT)를 구성한다.
이와 같은 종래의 STTM 셀 구조는, 일정한 바이어스 인가에 따라 발생하는 수직 트랜지스터(VT)의 채널도전막들 사이의 터널장벽층을 전하들이 관통하는 터널링 현상을 이용하여 플로팅 게이트도전막(214)에 전하들을 저장하며, 따라서 다수의 터널접합구조(MTJ)에서의 채널이 수직방향으로 형성된다. 그 결과 플로팅 게이트도전막(214), 다수의 터널접합구조(MTJ) 및 데이터라인 도전막(226)의 수평 폭이 감소되더라도 STTM 셀의 성능이 저하되지 않게 된다. 그러나 플래너 트랜지스터(PT)의 경우에는 소스영역(206)과 드레인영역(208) 사이의 채널형성영역(210)의 길이가 함께 감소되며, 그 결과 짧은채널효과(short channel effect)에 의한 성능열화가 여전히 나타난다. 비록 소스영역(206) 및 드레인영역(208)의 접합깊이를 매우 얕게 형성함으로써 짧은채널효과를 완화시킬 수는 있더라도 한계가 있으며, 더욱이 이 경우 소스영역(206) 및 드레인영역(208)에서의 저항이 증가하는 문제도 발생하여 소자의 성능을 열화시킨다.
본 발명이 이루고자 하는 기술적 과제는, 소자의 성능을 저하시키지 않고서도 집적도를 증가시킬 수 있도록 하는 STTM 셀 구조를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 STTM 셀 구조를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 STTM 셀 구조는, 반도체기판; 상기 반도체기판의 표면에서 상호 채널형성영역만큼 이격되도록 배치되는 제1 금속영역 및 제2 금속영역; 상기 채널형성영역 위의 게이트절연막; 상기 게이트절연막 위에 배치되는 플로팅 게이트도전막; 상기 플로팅 게이트도전막 위에 배치되는 다수의 터널접합구조; 상기 다수의 터널접합구조 위에 배치되는 데이터라인 도전막; 상기 데이터라인 도전막 위에 배치되는 절연막; 상기 플로팅 게이트도전막, 다수의 터널접합구조, 데이터라인 도전막 및 절연막의 측면에 배치되는 측면 절연막; 및 상기 측면절연막 및 상기 절연막 위에 배치되는 컨트롤 게이트도전막을 포함하는 것을 특징으로 한다.
상기 제1 금속영역 및 제2 금속영역은 금속실리사이드막으로 형성될 수 있다.
이 경우 상기 금속실리사이드막은 텅스텐실리사이드막, 니켈실리사이드막 또는 에르븀실리사이드막을 포함하는 것이 바람직하다.
상기 플로팅 게이트도전막은 n형 불순물이온이 고농도로 도핑된 폴리실리콘막일 수 있다.
상기 다수의 터널접합구조는, 상기 플로팅 게이트도전막 및 데이터라인 도전막 사이에서 복수개의 채널도전막들과 터널장벽층들이 수직방향으로 교대로 배치되는 구조일 수 있다.
이 경우, 상기 다수의 터널접합구조는, 상기 플로팅 게이트도전막 위의 제1 터널장벽층, 상기 제1 터널장벽층 위의 제1 채널도전막, 상기 제1 채널도전막 위의 제2 터널장벽층, 상기 제2 터널장벽층 위의 제2 채널도전막, 그리고 상기 제2 채널도전막 위의 제3 터널장벽층을 포함하는 것이 바람직하다.
상기 터널장벽층은 실리콘나이트라이드막일 수 있다.
상기 채널도전막은 진성의 폴리실리콘막 또는 p형의 불순물이온이 도핑된 폴리실리콘막일 수 있다.
상기 데이터라인 도전막은 n형 불순물이온이 고농도로 도핑된 폴리실리콘막일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 STTM 셀의 제조방법은, 반도체기판 위에 게이트절연막 및 플로팅게이트용 도전막을 형성하는 단계; 상기 플로팅게이트용 도전막 위에 다수의 터널접합구조 형성을 위한 터널장벽층 및 채널도전막을 교대로 형성하는 단계; 최상부의 터널장벽층 위에 데이터라인 형성용 도전막 및 마스크막패턴을 형성하는 단계; 상기 마스크막패턴을 식각마스크로 한 식각공정으로 상기 데이터라인 형성용 도전막으로부터 상기 반도체기판에 이르는 일정 깊이의 트랜치 형태의 소자분리막을 형성하는 단계; 상기 데이터라인 형성용 도전막 위에 절연성 마스크막패턴을 형성하는 단계; 상기 절연성 마스크막패턴을 식각마스크로 한 식각공정으로 데이터라인 형성용 도전막, 터널장벽층 및 채널도전막, 그리고 플로팅게이트용 도전막의 노출부분을 제거하여, 상기 게이트절연막 위에서 순차적으로 배치되는 플로팅 게이트도전막, 다수의 터널접합구조 및 데이터라인 도전막을 형성하는 단계; 상기 플로팅 게이트도전막, 다수의 터널접합구조, 데이터라인 도전막 및 절연성 마스크막패턴의 측면에 측면 절연막을 형성하되, 상기 반도체기판의 일부 표면을 노출시키는 단계; 상기 반도체기판의 노출표면 위에 금속막을 형성한 후에 실리사이드공정을 수행하여 상기 반도체기판의 노출표면부분에 금속실리사이드막을 형성하는 단계; 및 상기 측면 절연막 위에 컨트롤 게이트도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 3은 본 발명에 따른 STTM셀 구조를 나타내 보인 단면도이다. 도 3에 나타낸 STTM셀 구조는 2개의 단위 셀을 나타내었다.
도 3을 참조하면, 본 발명에 따른 STTM셀 구조는 하나의 단위 셀에 2개의 트랜지스터, 즉 플래너 트랜지스터 및 수직 트랜지스터가 포함되는 구조이다. 플래너 트랜지스터는, 제1 금속영역(306), 제2 금속영역(308), 게이트절연막(312) 및 플로팅 게이트도전막(314)으로 이루어진다. 수직 트랜지스터는, 플로팅 게이트도전막(314), 데이터라인 도전막(326), 다수의 터널접합구조(MTJ), 측면절연막(330) 및 컨트롤 게이트도전막(332)으로 이루어진다.
보다 구체적으로 설명하면, 반도체기판(300) 위에 p형 웰영역(302)이 배치된다. p형 웰영역(302)은 액티브영역을 갖는데, 이 액티브영역은 소자분리막(304)에 의해 한정된다. 소자분리막(304)은 트랜치구조이지만 다른 구조, 예컨대 로코스(LOCOS)구조일 수도 있다. 액티브영역, 즉 p형 웰영역(302)의 상부표면에는 제1 금속영역(306) 및 제2 금속영역(308)이 상호 이격되도록 배치된다. 제1 금속영역(306) 및 제2 금속영역(308) 사이는 플래너 트랜지스터의 채널형성영역(310)이 된다. 제1 금속영역(306) 및 제2 금속영역(308)은 금속실리사이드, 예컨대 코발트실리사이드(CoSi2), 니켈실리사이드(NiSi2) 또는 에르븀실리사이드(ErSi2
)로 이루어진다. 따라서 제1 금속영역(306)과 p형 웰영역(302) 사이의 접합, 그리고 제2 금속영역(308)과 p형 웰영역(302) 사이의 접합은 쇼트키접합(schottky junction)이 된다. 채널형성영역(310) 위에는 게이트절연막(312)이 배치되고, 그 위에 플로팅 게이트도전막(314)이 배치된다. 게이트절연막(312)은 실리콘산화막으로 형성되며, 플로팅 게이트도전막(314)은 폴리실리콘막으로 형성된다. 플로팅 게이트도전막(314)은 외부의 어떤 전원과도 연결되지 않는 플로팅 상태를 유지하며, 플래너 트랜지스터의 게이트전극으로 작용한다. 따라서 제1 금속영역(306), 제2 금속영역(308), 채널형성영역(310) 및 게이트절연막(312)은 플로팅 게이트도전막(314)과 함께 플래너 트랜지스터를 구성한다.
플로팅 게이트도전막(314) 위에는 다수의 터널접합구조(MTJ)가 배치된다. 다수의 터널접합구조(MTJ)는, 제1 터널장벽층(316), 제1 채널도전막(318), 제2 터널장벽층(320), 제2 채널도전막(322) 및 제3 터널장벽층(324)이 순차적으로 적층된 구조체이다. 제1 터널장벽층(316), 제2 터널장벽층(320) 및 제3 터널장벽층(324)은 실리콘나이트라이드막으로 형성한다. 제1 채널도전막(318) 및 제2 채널도전막(322)은 불순물이 도핑되지 않는 진성의(intrinsic) 폴리실리콘막이거나, 또는 p형 불순물이온들이 도핑된 폴리실리콘막으로 형성한다. 경우에 따라서 보다 많은 터널장벽층과 채널도전막을 포함할 수도 있다는 것은 당연하다.
다수의 터널접합구조(MTJ)의 최상부에 배치되는 제3 터널장벽층(324) 위에는 데이터라인에 연결되는 데이터라인 도전막(326)과, 그리고 절연막(328)이 순차적으로 배치된다. 데이터라인 도전막(326)은 폴리실리콘막과 금속실리사이드막의 2층막으로 이루어지며, 절연막(328)은 실리콘나이트라이드막과 실리콘옥사이드막의 2층막으로 이루어지지만, 반드시 이에 한정되는 것은 아니다. 플로팅 게이트도전막(314), 다수의 터널접합구조(MTJ), 데이터라인 도전막(326) 및 절연막(328)은 측면절연막(330)에 의해 둘러싸인다. 측면절연막(330)은 실리콘옥사이드막으로 형성된다. 측면절연막(330) 위에는 컨트롤 게이트도전막(332)이 배치된다. 즉 드레인영역으로 작용하는 플로팅 게이트도전막(314), 채널영역으로 작용하는 다수의 터널접합구조(MTJ), 소스영역으로 작용하는 데이터라인 도전막(326), 게이트절연막으로 작용하는 측면절연막(330) 및 컨트롤 게이트도전막(332)은 수직 트랜지스터를 구성한다.
도 4는 도 3의 메모리셀 구조에서 플래너 트랜지스터의 불순물 접합에서의 에너지밴드를 나타내 보인 도면이다.
도 4를 참조하면, 제1 금속영역(306)과 채널형성영역(310), 그리고 제2 금속영역(308)과 채널형성영역(310)의 접합은 쇼트키접합을 구성한다. 소자가 턴 오프인 상태(420 참조)에서 채널형성영역(310)은 전체적으로 높은 에너지 레벨을 나타내지만, 소자가 턴 온인 상태(410 참조)에서 채널형성영역(310)은, 제1 금속영역(306)과의 접합 부근에 에너지장벽이 남을 뿐, 전체적으로 에너지 레벨이 낮아진다. 이 상태에서 소스로서 작용하는 제1 금속영역(306)으로부터의 전자들은 에너지장벽을 관통하여 채널형성영역(310)으로 들어가고, 이 전자들은 드레인으로 작용하는 제2 금속영역(308)으로 흐르게 된다. 이와 같은 구조에 있어서, 제1 금속영역(306)과 제2 금속영역(308) 사이의 채널형성영역(310)의 길이가 줄어들더라도, 단지 에너지장벽의 폭(d)만 줄어들 뿐 에너지장벽의 높이는 동일하게 유지하며, 그 결과 제1 금속영역(306)내의 전자들이 보다 용이하게 채널형성영역(310)으로 들어갈 수 있게 되는 특성 향상을 나타낸다. 즉 집적도 증가에 따른 채널형성영역(310)의 길이를 감소시키더라도, 짧은채널효과가 발생되지 않고 오히려 소자의 동작 특성이 더 향상된다.
본 발명에 따른 STTM 셀의 프로그래밍 동작을 설명하면, 먼저 데이터라인을 통해 데이터라인 도전막(326)에 데이터전압을 인가하고, 제2 워드라인을 통해 컨트롤 게이트도전막(332)에 프로그램 전압을 인가한다. 그러면 데이터라인 도전막(326)과 플로팅 게이트도전막(314) 사이의 장벽높이가 감소되어 상기 다수의 터널접합구조(MTJ)내의 터널장벽층들(316, 320, 324)을 관통하는 터널링 전류가 발생한다. 이 터널링 전류를 구성하는 전하는 플로팅 게이트도전막(314)내에 저장되며, 이 저장된 저하에 의해 플래너 트랜지스터의 문턱전압이 변경된다. 예컨대 플로팅 게이트도전막(314) 내에 전자들이 저장되게 되면, n채널형인 플래너 트랜지스터의 문턱전압은 증가한다.
상기 STTM 셀 내에 저장된 데이터를 읽기 위해서는, 컨트롤 게이트도전막(332)에 읽기 전압을 인가하고, 플래너 트랜지스터의 소스로 작용하는 제1 금속영역에 적절한 크기의 전압을 인가한다. 그러면 컨트롤 게이트도전막(332)에 인가된 읽기 전압이 플로팅 게이트도전막(314)에 커플링되고, 이 커플링된 게이트전압에 의해 제1 금속영역(306)으로부터 제2 금속영역(308)으로 전류가 흐를 수 있다. 그런데 이때 플래너 트랜지스터의 문턱전압이 상기 커플링된 게이트전압보다 높으면, 전류가 흐르지 않게 되며, 반대의 경우, 즉 플래너 트랜지스터의 문턱전압이 커플링된 게이트전압보다 작으면, 전류가 흐르게 된다. 이때 채널형성영역(310)의 길이가 짧아질수록 쇼트키접합의 에너지장벽의 폭이 감소되며, 그 결과 제1 금속영역(306)으로부터 제2 금속영역(308)으로의 전류량이 증대되어 소자의 읽기 효율을 증대시킬 수 있다. 또한 제1 금속영역(306) 및 제2 금속영역(308)이 금속실리사이드로 이루어지므로 통상의 불순물영역에 비하여 낮은 저항을 나타낸다.
도 5 내지 도 10은 본 발명에 따른 STTM 단위셀의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 5를 참조하면, 반도체기판(300) 위에 p형 웰영역(302)을 형성한다. 다음에 p형 웰영역(302) 위에 실리콘옥사이드막(312)을 형성한다. 이 실리콘옥사이드막(312)은 플래너 트랜지스터의 게이트절연막으로 사용된다. 다음에 실리콘옥사이드막(312) 위에 제1 폴리실리콘막(313), 제1 실리콘나이트라이드막(315), 제2 폴리실리콘막(317), 제2 실리콘나이트라이드막(319), 제3 폴리실리콘막(321), 제3 실리콘나이트라이드막(323), 제4 폴리실리콘막(325) 및 제1 마스크막(510)을 순차적으로 형성한다. 제1 폴리실리콘막(313) 및 제4 폴리실리콘막(325)은 n형 불순물이온이 고농도로 도핑된 폴리실리콘막으로 형성한다. 그리고 제2 폴리실리콘막(315) 및 제3 폴리실리콘막(317)은 진성의 폴리실리콘막 또는 p형 불순물이온이 도핑된 폴리실리콘막으로 형성한다.
다음에 도 6을 참조하면, 상기 마스크막(도 5의 510)을 패터닝하여 마스크막패턴(511)을 형성한다. 이 마스크막패턴(511)은 제4 폴리실리콘막(325)의 일부 표면을 노출시키는 개구부를 갖는다. 다음에 상기 마스크막패턴(511)을 식각마스크로 한 식각공정을 수행하여, 제4 폴리실리콘막(325), 제3 실리콘나이트라이드막(323), 제3 폴리실리콘막(321), 제2 실리콘나이트라이드막(319), 제2 폴리실리콘막(317), 제1 실리콘나이트라이드막(315), 제1 폴리실리콘막(313) 및 실리콘옥사이드막(312)의 노출부분을 순차적으로 제거한다. 계속해서 p형 웰영역(302)의 노출부분을 일정깊이로 제거하여 트랜치(610)를 형성한다. 다음에 마스크막패턴(511)을 제거한 후에 트랜치(610) 내부를 절연막, 예컨대 옥사이드막으로 채워서 소자분리막(304)을 형성한다.
다음에 도 7을 참조하면, 제4 폴리실리콘막(도 6의 325) 위에 금속실리사이드막, 예컨대 텅스텐실리사이드막을 형성하고, 그 위에 제1 마스크막패턴(328a) 및 제2 마스크막패턴(328b)이 순차적으로 적층되는 절연성 마스크막패턴(328)을 형성한다. 제1 마스크막패턴(328a)은 실리콘나이트라이드막으로 형성하고, 제2 마스크막패턴(328b)은 실리콘옥사이드막으로 형성할 수 있다. 다음에 상기 절연성 마스크막패턴(328)을 식각마스크로 한 식각공정을 수행한다. 그러면 도시된 바와 같이, 제1 폴리실리콘막패턴(314), 제1 실리콘나이트라이드막패턴(316), 제2 폴리실리콘막패턴(318), 제2 실리콘나이트라이드막패턴(320), 제3 폴리실리콘막패턴(322), 제3 실리콘나이트라이드막패턴(324), 제4 폴리실리콘막패턴(326a) 및 텅스텐실리사이드막패턴(326b)이 실리콘옥사이드막(312) 위에서 순차적으로 만들어진다. 여기서 상기 제1 폴리실리콘막패턴(314)은 플로팅 게이트도전막이며, 제1 실리콘나이트라이드막패턴(316), 제2 실리콘나이트라이드막패턴(320) 및 제3 실리콘나이트라이드막패턴(324)은 터널장벽층들이고, 제2 폴리실리콘막패턴(318) 및 제3 폴리실리콘막패턴(322)은 채널도전막들이며, 그리고 제4 폴리실리콘막패턴(326a) 및 텅스텐실리사이드막패턴(326b)은 데이터라인 도전막(326)이다. 상기 터널장벽층들 및 채널도전막들은 다수의 터널접합구조(MTJ)를 구성한다.
다음에 도 8을 참조하면, 제1 폴리실리콘막패턴(314), 다수의 터널접합구조(MTJ), 데이터라인 도전막(326) 및 절연성 마스크막패턴(328)의 측벽에 측면 절연막으로서 측면 옥사이드막(330)을 산화공정 또는 적층공정을 통해 형성한다. 이어서 측면 옥사이드막(330) 위에 추가 스페이서막(331)을 형성한다. 추가 스페이서막(331)은, 먼저 추가 스페이서막용 절연막을 전면에 형성한 후에, 에치백공정 및 세정공정을 수행한다. 그러면 도시된 바와 같이 추가 스페이서막(331)이 만들어지며, 이와 함께 p형 웰영역(302)의 일부 표면이 노출된다.
다음에 도 9를 참조하면, 전면에 금속막(900)을 형성한다. 이 금속막(900)은 코발트(Co)막, 니켈(Ni)막, 에르븀(Er)막 등으로 형성할 수 있다. 상기 금속막(900)은 p형 웰영역(302)의 노출면과 직접 접촉된다. 다음에 통상의 실리사이드공정을 수행한다. 즉 일정 온도의 열공정을 수행하여 p형 웰영역(302)과 금속막(900)의 접촉부분에서 실리사이드반응이 일어나도록 한다.
다음에 도 10을 참조하면, 습식스트립(wet strip)공정을 수행하여 반응이 일어나지 않은 금속막(900)을 제거한다. 그러면 p형 웰영역(302)의 상부표면 일정영역에는 제1 금속실리사이드영역(306) 및 제2 금속실리사이드영역(308)이 각각 만들어진다. 이 제1 금속실리사이드영역(306) 및 제2 금속실리사이드영역(308)은 각각 소스영역 및 드레인영역으로 사용되고, 그 사이에는 채널형성영역(310)으로 작용한다. 끝으로 추가 스페이서막(331)을 제거한 후, 면에 컨트롤 게이트도전막을 형성하면 본 발명에 따른 STTM 셀이 만들어진다.
지금까지 설명한 바와 같이, 본 발명에 따른 STTM 셀 구조에 의하면, 집적도 증가에 한계를 제공하고 있는 플래너 트랜지스터의 소스영역 및 드레인영역을 금속실리사이드영역으로 형성하여, 채널형성영역과의 접합을 쇼트키접합으로 형성함으로써 채널형성영역의 길이를 더 짧게 하더라도 소자의 성능열화가 없으며, 오히려 소자의 읽기 효율을 증대시킬 수 있다. 이 외에도 기존의 불순물영역에 비하여 보다 낮은 소스/드레인 저항을 나타낸다는 이점도 제공한다. 그리고 본 발명에 따른 STTM 셀 구조의 제조방법에 의하면, 통상의 실리사이드공정을 통해 상기 구조의 STTM 셀 구조를 제조할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 일반적인 축소가능한 2개의 트랜지스터를 갖는 메모리셀을 나타내 보인 등가회로도이다.
도 2는 도 1의 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조를 나타내 보인 단면도이다.
도 3은 본 발명에 따른 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조를 나타내 보인 단면도이다.
도 4는 도 3의 메모리셀 구조에서 플래너 트랜지스터의 불순물 접합에서의 에너지밴드를 나타내 보인 도면이다.
도 5 내지 도 10은 본 발명에 따른 축소가능한 2개의 트랜지스터를 갖는 메모리셀의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
Claims (10)
- 반도체기판;상기 반도체기판의 표면에서 상호 채널형성영역만큼 이격되도록 배치되는 제1 금속영역 및 제2 금속영역;상기 채널형성영역 위의 게이트절연막;상기 게이트절연막 위에 배치되는 플로팅 게이트도전막;상기 플로팅 게이트도전막 위에 배치되는 다수의 터널접합구조;상기 다수의 터널접합구조 위에 배치되는 데이터라인 도전막;상기 데이터라인 도전막 위에 배치되는 절연막;상기 플로팅 게이트도전막, 다수의 터널접합구조, 데이터라인 도전막 및 절연막의 측면에 배치되는 측면 절연막; 및상기 측면절연막 및 상기 절연막 위에 배치되는 컨트롤 게이트도전막을 포함하는 것을 특징으로 하는 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조.
- 제1항에 있어서,상기 제1 금속영역 및 제2 금속영역은 금속실리사이드막으로 형성되는 것을 특징으로 하는 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조.
- 제2항에 있어서,상기 금속실리사이드막은 텅스텐실리사이드막, 니켈실리사이드막 또는 에르븀실리사이드막을 포함하는 것을 특징으로 하는 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조.
- 제1항에 있어서,상기 플로팅 게이트도전막은 n형 불순물이온이 고농도로 도핑된 폴리실리콘막인 것을 특징으로 하는 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조.
- 제1항에 있어서,상기 다수의 터널접합구조는, 상기 플로팅 게이트도전막 및 데이터라인 도전막 사이에서 복수개의 채널도전막들과 터널장벽층들이 수직방향으로 교대로 배치되는 구조인 것을 특징으로 하는 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조.
- 제5항에 있어서,상기 다수의 터널접합구조는, 상기 플로팅 게이트도전막 위의 제1 터널장벽층, 상기 제1 터널장벽층 위의 제1 채널도전막, 상기 제1 채널도전막 위의 제2 터널장벽층, 상기 제2 터널장벽층 위의 제2 채널도전막, 그리고 상기 제2 채널도전막 위의 제3 터널장벽층을 포함하는 것을 특징으로 하는 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조.
- 제5항에 있어서,상기 터널장벽층은 실리콘나이트라이드막인 것을 특징으로 하는 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조.
- 제5항에 있어서,상기 채널도전막은 진성의 폴리실리콘막 또는 p형의 불순물이온이 도핑된 폴리실리콘막인 것을 특징으로 하는 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조.
- 제1항에 있어서,상기 데이터라인 도전막은 n형 불순물이온이 고농도로 도핑된 폴리실리콘막인 것을 특징으로 하는 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조.
- 반도체기판 위에 게이트절연막 및 플로팅게이트용 도전막을 형성하는 단계;상기 플로팅게이트용 도전막 위에 다수의 터널접합구조 형성을 위한 터널장벽층 및 채널도전막을 교대로 형성하는 단계;최상부의 터널장벽층 위에 데이터라인 형성용 도전막 및 마스크막패턴을 형성하는 단계;상기 마스크막패턴을 식각마스크로 한 식각공정으로 상기 데이터라인 형성용 도전막으로부터 상기 반도체기판에 이르는 일정 깊이의 트랜치 형태의 소자분리막을 형성하는 단계;상기 데이터라인 형성용 도전막 위에 절연성 마스크막패턴을 형성하는 단계;상기 절연성 마스크막패턴을 식각마스크로 한 식각공정으로 데이터라인 형성용 도전막, 터널장벽층 및 채널도전막, 그리고 플로팅게이트용 도전막의 노출부분을 제거하여, 상기 게이트절연막 위에서 순차적으로 배치되는 플로팅 게이트도전막, 다수의 터널접합구조 및 데이터라인 도전막을 형성하는 단계;상기 플로팅 게이트도전막, 다수의 터널접합구조, 데이터라인 도전막 및 절연성 마스크막패턴의 측면에 측면 절연막을 형성하되, 상기 반도체기판의 일부 표면을 노출시키는 단계;상기 반도체기판의 노출표면 위에 금속막을 형성한 후에 실리사이드공정을 수행하여 상기 반도체기판의 노출표면부분에 금속실리사이드막을 형성하는 단계; 및상기 측면 절연막 위에 컨트롤 게이트도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조.
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