CN111223868A - 半导体非挥发性存储元件结构 - Google Patents

半导体非挥发性存储元件结构 Download PDF

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CN111223868A CN201811426110.9A CN201811426110A CN111223868A CN 111223868 A CN111223868 A CN 111223868A CN 201811426110 A CN201811426110 A CN 201811426110A CN 111223868 A CN111223868 A CN 111223868A
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温文莹
汪台成
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    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Abstract

本发明公开一种半导体非挥发性存储元件结构，包含:一第一N型金属氧化物半导体晶体管与一第二N型金属氧化物半导体晶体管，该第一N型金属氧化物半导体晶体管与该第二N型金属氧化物半导体晶体管串联；该第一N型金属氧化物半导体晶体管具有一第一栅极、一第一源极、与一第一漏极，该第一栅极为一控制栅极；该第二N型金属氧化物半导体晶体管具有一第二栅极、一第二源极、与一第二漏极，该第二栅极为一浮动栅极，该第一漏极同时做为该第二源极；其中，该第二栅极的长度小于该第一栅极的长度，且该第二源极与该第二漏极间的距离小于该第一源极与该第一漏极间的距离。

Description

半导体非挥发性存储元件结构
技术领域
本发明是有关一种半导体非挥发性存储元件结构。
背景技术
非挥发性存储器(Non-Volatile Memory，NVM)是指当电流关掉后，所存储的数据不会消失的存储器；除了早期的机械式的磁带、硬盘或光盘机等产品外，基于半导体材料(semiconductor-based)的非挥发性存储器中，最知名的当是快闪存储器(flash memory)，快闪存储器是一种允许在操作中被多次擦或写的存储器，主要用于一般性数据存储，以及在电脑与其他数字产品间交换传输数据，如存储卡与U盘。快闪存储器一般来说是归类于一种电子抹除式可复写只读存储器(Electrically-Erasable Programmable Read-OnlyMemory，EEPROM)，泛指一种可以通过电子方式多次复写的半导体存储装置。
近年来，随着资通产业与数字媒体应用的蓬勃发展，如智能手、平板电脑、智能穿戴式等便携式电子产品日益普及，非挥发性存储器应用与需求更是与日俱增。现代的非挥发性存储器基本上植基于浮动栅极(Floating-Gate)的技术；浮动栅极架构是由D.Kahng和S.M.Sze在贝尔(Bell)实验室于1967年公开，所谓浮动栅极元件的结构主要由穿遂氧化层(Tunneling Oxide Layer)、浮动栅极层(Floating Gate Layer)和控制氧化层(Controlling Oxide Layer)这三层所构成，而控制栅极(Controlling Gate)一般而言是设置于控制氧化层上面，通过控制栅极的电位改变，浮动栅极内的电子将会受到控制栅极而影响，并且使得元件原本的阈值电压(Threshold Voltage)产生位移。当施加正电压于控制栅极，电子会被注入于浮动栅极内，而阈值电压会产生右移现象，且称之为写入(Program/Write)；相反地，当施加一负电压于控制栅极，电子将会从浮动栅极内排出，而阈值电压将会产生左移现象，称之为消除(Erase)。
随着市场需求的增长与相关制程技术的演进，产业界与学术界也对浮动栅极元件的结构、材料、或制程等方面投入许多人力与资金，以符合对于外型短小轻薄、存储性能、容量、价格的日趋严苛的消费市场需求。
发明内容
本发明的实施例公开一种半导体非挥发性存储元件结构，包含:一第一N型金属氧化物半导体晶体管与一第二N型金属氧化物半导体晶体管，该第一N型金属氧化物半导体晶体管与该第二N型金属氧化物半导体晶体管串联；该第一N型金属氧化物半导体晶体管具有一第一栅极、一第一源极、与一第一漏极，该第一栅极为一控制栅极；该第二N型金属氧化物半导体晶体管具有一第二栅极、一第二源极、与一第二漏极，该第二栅极为一浮动栅极，该第一漏极同时做为该第二源极；其中，该第二栅极的长度小于该第一栅极的长度，且该第二源极与该第二漏极间的距离小于该第一源极与该第一漏极间的距离。
在一优选实施例中，该第二栅极的长度缩小的程度是足以缩短该第二型金属氧化物半导体晶体管的第二源极与第二漏极之间距离，达到短通道效应。
在一优选实施例中，该第二栅极的长度比该第一栅极的长度小10％至30％。
本发明的实施例公开一种半导体非挥发性存储元件结构，包含:一第一N型金属氧化物半导体晶体管与一第二N型金属氧化物半导体晶体管，该第一N型金属氧化物半导体晶体管与该第二N型金属氧化物半导体晶体管串联；该第一N型金属氧化物半导体晶体管具有一第一栅极、一第一源极、与一第一漏极，该第一栅极为一控制栅极；该第二N型金属氧化物半导体晶体管具有一第二栅极、一第二源极、与一第二漏极，该第二栅极为一浮动栅极，该第一漏极同时做为该第二源极；其中，该第二N型金属氧化物半导体晶体管的第二漏极延伸至该第二栅极下方，与该第二栅极形成部分重叠。
在一优选实施例中，该第二N型金属氧化物半导体晶体管的第二漏极延伸至该第二栅极下方的程度是足以缩短该第二型金属氧化物半导体晶体管的第二源极与第二漏极之间距离，达到短通道效应。
本发明的实施例公开一种半导体非挥发性存储阵列，包含多个半导体非挥发性存储元件、以及多个选择开关组；该多个半导体非挥发性存储元件是排列成一阵列；位于同一列(row)的各个半导体非挥发性存储元件的该第一N型金属氧化物半导体晶体管的第一栅极皆连接至一位址线(word line)，且该第二N型金属氧化物半导体晶体管的第二漏极皆连接至一写入线(program line)；位于同一行(column)的各个半导体非挥发性存储元件的该第一N型金属氧化物半导体晶体管的第一源极皆连接至一位元线(bit line)；每一个选择开关组包含：一第三N型金属氧化物半导体晶体管与一第四N型金属氧化物半导体晶体管，该第三N型金属氧化物半导体晶体管的一第三漏极、一第三栅极以及该第四N型金属氧化物半导体晶体管的一第四栅极皆连接外部的一选择线(select line)，该第三N型金属氧化物半导体晶体管的一第三源极与该第四N型金属氧化物半导体晶体管的一第四源极皆接地，且该第四N型金属氧化物半导体晶体管的一第四漏极连接至该位元线。
在一优选实施例中，该半导体非挥发性存储阵列的操作方式如下：
在一写入模式下：被选择的半导体非挥发性存储元件的该写入线接入一写入电压(program voltage)、该位址线接入一操作电压(operation voltage)、该选择线接入一高门限电压、该位元线的电压为浮动电压(floating voltage)；未被选择的半导体非挥发性存储元件的该写入线接地、该位址线接地、该选择线接地、该位元线的电压为浮动电压(floating voltage)；
在一消除模式下：被选择的半导体非挥发性存储元件的该写入线接入一写入电压(program voltage)、该位址线接入一操作电压(operation voltage)、该选择线接入一低门限电压、该位元线的电压为浮动电压(floating voltage)；未被选择的半导体非挥发性存储元件的该写入线接地、该位址线接地、该选择线接地、该位元线的电压为浮动电压(floating voltage)；
在一读取模式下：被选择的半导体非挥发性存储元件的该写入线接地、该位址线接入一操作电压(operation voltage)、该选择线接入地、该位元线的电压为该操作电压；未被选择的半导体非挥发性存储元件的该写入线接地、该位址线接地、该选择线接地、该位元线接地。
在一优选实施例中，该写入电压高于该操作电压；该高门限电压与该低门限电压的电位是介于该操作电压与接地电位之间，且该高门限电压高于该低门限电压。
在一优选实施例中，该高门限电压等于或略低于该操作电压。
附图说明
图1为本发明的一种半导体非挥发性存储元件结构的剖面示意图；
图2为本发明的一种半导体非挥发性存储元件结构另一实施例的剖面示意图；
图3为本发明的一种半导体非挥发性存储阵列结构示意图；
图4为本发明的一种半导体非挥发性存储阵列的相对应操作方式；
图5所示为对应于图3的结构方框示意图，用以说明图4中的操作方式。
其中，附图标记说明如下：
111 第一栅极
112 第一源极
113 第一漏极
121 第二栅极
122 第二源极
123 第二漏极
131 第三栅极
132 第三源极
133 第三漏极
141 第四栅极
142 第四源极
143 第四漏极
501 操作指令
501a 位址
501b 选择
501c 操作模式
510 位址解码器
520 位元解码器
530 写入电压切换器
BL1～BLn 位元线
SL1～SLn 选择线
Vpp1～Vppn-1 写入线
WL1～WLn 位址线
具体实施方式
以下是通过特定的具体实施例说明本发明的实施方式，熟悉此技艺的人士可由本说明书所公开的内容轻易地了解本发明的其他优点及技术效果。本发明亦可通过其他不同的具体实例加以施行或应用，本发明说明书中的各项细节亦可基于不同观点与应用在不悖离本发明的构思下进行各种修饰与变更。
须知，本说明书附图示出的结构、比例、大小等，均仅用以配合说明书所公开的内容，以供熟悉此技艺的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的技术效果及所能实现的目的下，均应落在本发明所公开的技术内容得能涵盖的范围内。
图1为本发明的一种半导体非挥发性存储元件结构的剖面示意图；如图1所示，该半导体非挥发性存储元件包含:一第一N型金属氧化物半导体晶体管与一第二N型金属氧化物半导体晶体管，该第一N型金属氧化物半导体晶体管与该第二N型金属氧化物半导体晶体管串联；该第一N型金属氧化物半导体晶体管具有一第一栅极111、一第一源极112、与一第一漏极113，该第一栅极111为一控制栅极；该第二N型金属氧化物半导体晶体管具有一第二栅极121、一第二源极122、与一第二漏极123，该第二栅极121为一浮动栅极，该第一漏极113同时做为该第二源极122。换言的，该第一漏极113与该第二源极122是为同一构件，同时由该第一N型金属氧化物半导体晶体管与该第二N型金属氧化物半导体晶体管共用。
值得注意的是，在上述的半导体非挥发性存储元件结构中，该第二栅极121的长度小于该第一栅极111的长度，且该第二源极122与该第二漏极123间的距离小于该第一源极112与该第一漏极113间的距离。
由于当金属氧化物半导体晶体管的导电沟道长度降低到深次微米量级时，晶体管会出现的一些电性效应。这些电性效应主要包括阈值电压随着沟道长度降低而降低、漏极引发位能障下降(Drain Induced Barrier Lowering,DIBL)、载流子表面散射、速度饱和、离子化和热电子效应，一般统称为短通道效应(short-channel effects)。在上述的实施例中，该第二栅极121的长度缩小的程度应足以缩短该第二型金属氧化物半导体晶体管的第二源极122与第二漏极123之间距离，达到短通道效应。
在一优选实施例中，该第二栅极121的长度比该第一栅极111的长度小10％至30％。
图2为本发明的一种半导体非挥发性存储元件结构另一实施例的剖面示意图；如图2所示，该半导体非挥发性存储元件包含:一第一N型金属氧化物半导体晶体管与一第二N型金属氧化物半导体晶体管，该第一N型金属氧化物半导体晶体管与该第二N型金属氧化物半导体晶体管串联；该第一N型晶金属氧化物半导体体管具有一第一栅极111、一第一源极112、与一第一漏极113，该第一栅极111为一控制栅极；该第二N型金属氧化物半导体晶体管具有一第二栅极121、一第二源极122、与一第二漏极123，该第二栅极121为一浮动栅极，该第一漏极113同时做为该第二源极122。换言的，该第一漏极113与该第二源极122是为同一构件，同时由该第一N型金属氧化物半导体晶体管与该第二N型金属氧化物半导体晶体管共用。
值得注意的是，在此实施例中，该第二N型金属氧化物半导体晶体管的第二漏极123延伸至该第二栅极121下方，与该第二栅极121形成部分重叠，如图中的斜线部分所示。
换言之，此实施例与前一个实施例的差别在于，在此实施例中，该第二栅极121保持与该第一栅极111大小一致，而通过将第二漏极123延伸至该第二栅极121下方的方式，缩短该第二型金属氧化物半导体晶体管的第二源极122与第二漏极123之间距离，达到短通道效应。当然，也可以同时结合此实施例与前一实施例的结构，一方面缩小该第二栅极121的大小，一方面将该第二漏极123延伸至该第二栅极121下方，与该第二栅极121形成部分重叠，借此达到短通道效应。
基于前述的两种实施例的半导体非挥发性存储元件的任一种结构，本发明也公开一种半导体非挥发性存储阵列。如图3所示，本发明的半导体非挥发性存储阵列包含多个半导体非挥发性存储元件、以及多个选择开关组；其中，该多个半导体非挥发性存储元件是排列成一阵列，且可为上述的图1或图2中的任一种半导体非挥发性记亿元件。
值得说明的是，位于同一列(row)的各个半导体非挥发性存储元件的该第一N型金属氧化物半导体晶体管的第一栅极皆连接至一位址线(wordline，如图中的WL1～WLn)，且该第二N型金属氧化物半导体晶体管的第二漏极皆连接至一写入线(program line，如图中的Vpp1～Vppn-1)；位于同一行(column)的各个半导体非挥发性存储元件的该第一N型金属氧化物半导体晶体管的第一源极皆连接至一位元线(bit line，如图中的BL1～BLn)。
承前所述，该每一个选择开关组包含：一第三N型金属氧化物半导体晶体管与一第四N型金属氧化物半导体晶体管，该第三N型金属氧化物半导体晶体管的一第三漏极133、一第三栅极131以及该第四N型金属氧化物半导体晶体管的一第四栅极141皆连接外部的一选择线(select line，如图中的SL1～SLn)，该第三N型金属氧化物半导体晶体管的一第三源极132与该第四N型金属氧化物半导体晶体管的一第四源极142皆接地，且该第四N型金属氧化物半导体晶体管的一第四漏极143连接至该位元线。
基于上述的半导体非挥发性存储阵列，本发明亦公开其相对应的操作方式。如图4所示，其相对应的操作方式包含一写入(program)模式、一消除(erase)模式、以及一读取(read)模式；其中：
在写入(program)模式下：被选择的半导体非挥发性存储元件的该写入线接入一写入电压(program voltage)Vpp、该位址线接入一操作电压(operation voltage)Vdd、该选择线接入一高门限电压H、该位元线的电压为浮动电压(floating voltage)F；未被选择的半导体非挥发性存储元件的该写入线接地、该位址线接地、该选择线接地、该位元线的电压为浮动电压F。
在消除(erase)模式下：被选择的半导体非挥发性存储元件的该写入线接入一写入电压Vpp、该位址线接入一操作电压Vdd、该选择线接入一低门限电压L、该位元线的电压为浮动电压F；未被选择的半导体非挥发性存储元件的该写入线接地、该位址线接地、该选择线接地、该位元线的电压为浮动电压F。
在读取(read)模式下：被选择的半导体非挥发性存储元件的该写入线接地、该位址线接入一操作电压Vdd、该选择线接入地、该位元线的电压为该操作电压Vdd；未被选择的半导体非挥发性存储元件的该写入线接地、该位址线接地、该选择线接地、该位元线接地。
值得说明的是，该写入电压Vpp应高于该操作电压Vdd；该高门限电压H与该低门限电压L的电位是介于该操作电压Vdd与接地电位(0V)之间，且该高门限电压H应高于该低门限电压L。
在一优选实施例中，该高门限电压H应等于或略低于该操作电压Vdd。
图5所示为对应于图3的结构方框示意图，用以说明图4中的操作方式。如图5所示，每个操作指令501具有一位址501a、一选择501b、以及一操作模式501c；其中操作模式501c可为写入、消除、或读取，该选择501b包含该多个选择线。当一操作指令501到达该半导体非挥发性存储阵列M时，其位址501a经过一位址解码器501的解码成为该多个位址线、其操作模式501c则用以控制一写入电压切换器530以依据操作模式切换写入电压(Vpp)或接地(0V)提供至该多个写入线、且其选择501b经一位元解码器解码(520)成为该多个位元线。
综上，本发明提供一种半导体非挥发性存储元件的结构，通过缩小浮动栅极或将浮动栅极与其漏极部分重叠的方式缩短其源极与其漏极间的距离，借此实现短通道效应。另外，本发明基于半导体非挥发性存储元件，亦提供一种半导体非挥发性存储阵列，并公开相关的操作方式。
然而，上述实施例仅例示性说明本发明的技术效果，而非用于限制本发明，任何熟习此项技艺的人士均可在不违背本发明的构思及范围下，对上述实施例进行修饰与改变。此外，在上述所述实施例中的元件的数量仅为例示性说明，亦非用于限制本发明。因此本发明的权利保护范围，应如以下的权利要求所列。

Claims (11)

1.一种半导体非挥发性存储元件结构，包含:一第一N型金属氧化物半导体晶体管与一第二N型金属氧化物半导体晶体管，该第一N型金属氧化物半导体晶体管与该第二N型金属氧化物半导体晶体管串联；该第一N型金属氧化物半导体晶体管具有一第一栅极、一第一源极、与一第一漏极，该第一栅极为一控制栅极；该第二N型金属氧化物半导体晶体管具有一第二栅极、一第二源极、与一第二漏极，该第二栅极为一浮动栅极，该第一漏极同时作为该第二源极；其中，该第二栅极的长度小于该第一栅极的长度，且该第二源极与该第二漏极间的距离小于该第一源极与该第一漏极间的距离。
2.如权利要求1所述的半导体非挥发性存储元件结构，其中，该第二栅极的长度缩小的程度是足以缩短该第二型金属氧化物半导体晶体管的第二源极与第二漏极之间距离，达到短通道效应。
3.如权利要求1所述的半导体非挥发性存储元件结构，其中，该第二栅极的长度比该第一栅极的长度小10％至30％。
4.一种半导体非挥发性存储元件结构，包含:一第一N型金属氧化物半导体晶体管与一第二N型金属氧化物半导体晶体管，该第一N型金属氧化物半导体晶体管与该第二N型金属氧化物半导体晶体管串联；该第一N型金属氧化物半导体晶体管具有一第一栅极、一第一源极、与一第一漏极，该第一栅极为一控制栅极；该第二N型金属氧化物半导体晶体管具有一第二栅极、一第二源极、与一第二漏极，该第二栅极为一浮动栅极，该第一漏极同时做为该第二源极；其中，该第二N型金属氧化物半导体晶体管的第二漏极延伸至该第二栅极下方，与该第二栅极形成部分重叠。
5.如权利要求4所述的半导体非挥发性存储元件结构，其中，该第二N型金属氧化物半导体晶体管的第二漏极延伸至该第二栅极下方的程度是足以缩短该第二型金属氧化物半导体晶体管的第二源极与第二漏极之间距离，达到短通道效应。
6.一种半导体非挥发性存储阵列，包含多个半导体非挥发性存储元件、以及多个选择开关组；该多个半导体非挥发性存储元件是排列成一阵列；位于同一列(row)的各个半导体非挥发性存储元件的该第一N型金属氧化物半导体晶体管的第一栅极皆连接至一位址线(word line)，且该第二N型金属氧化物半导体晶体管的第二漏极皆连接至一写入线(program line)；位于同一行(column)的各个半导体非挥发性存储元件的该第一N型金属氧化物半导体晶体管的第一源极皆连接至一位元线(bit line)；每一个选择开关组包含：一第三N型金属氧化物半导体晶体管与一第四N型金属氧化物半导体晶体管，该第三N型金属氧化物半导体晶体管的一第三漏极、一第三栅极以及该第四N型金属氧化物半导体晶体管的一第四栅极皆连接外部的一选择线(select line)，该第三N型金属氧化物半导体晶体管的一第三源极与该第四N型金属氧化物半导体晶体管的一第四源极皆接地，且该第四N型金属氧化物半导体晶体管的一第四漏极连接至该位元线。
7.如权利要求6所述的半导体非挥发性存储阵列，其中，该多个半导体非挥发性存储元件的每一个半导体非挥发性存储元件还包含：一第一N型金属氧化物半导体晶体管与一第二N型金属氧化物半导体晶体管，该第一N型金属氧化物半导体晶体管与该第二N型金属氧化物半导体晶体管串联；该第一N型金属氧化物半导体晶体管具有一第一栅极、一第一源极、与一第一漏极，该第一栅极为一控制栅极；该第二N型金属氧化物半导体晶体管具有一第二栅极、一第二源极、与一第二漏极，该第二栅极为一浮动栅极，该第一漏极同时做为该第二源极；其中，该第二栅极的长度小于该第一栅极的长度，且该第二源极与该第二漏极间的距离小于该第一源极与该第一漏极间的距离。
8.如权利要求6所述的半导体非挥发性存储阵列，其中，该多个半导体非挥发性存储元件的每一个半导体非挥发性存储元件还包含：一第一N型金属氧化物半导体晶体管与一第二N型金属氧化物半导体晶体管，该第一N型金属氧化物半导体晶体管与该第二N型金属氧化物半导体晶体管串联；该第一N型金属氧化物半导体晶体管具有一第一栅极、一第一源极、与一第一漏极，该第一栅极为一控制栅极；该第二N型金属氧化物半导体晶体管具有一第二栅极、一第二源极、与一第二漏极，该第二栅极为一浮动栅极，该第一漏极同时做为该第二源极；其中，该第二N型金属氧化物半导体晶体管的第二漏极延伸至该第二栅极下方，与该第二栅极形成部分重叠。
9.如权利要求6所述的半导体非挥发性存储阵列，其中，该半导体非挥发性存储阵列的操作方式如下：
在一写入模式下：被选择的半导体非挥发性存储元件的该写入线接入一写入电压(program voltage)、该位址线接入一操作电压(operation voltage)、该选择线接入一高门限电压、该位元线的电压为浮动电压(floating voltage)；未被选择的半导体非挥发性存储元件的该写入线接地、该位址线接地、该选择线接地、该位元线的电压为浮动电压(floating voltage)；
在一消除模式下：被选择的半导体非挥发性存储元件的该写入线接入一写入电压(program voltage)、该位址线接入一操作电压(operation voltage)、该选择线接入一低门限电压、该位元线的电压为浮动电压(floating voltage)；未被选择的半导体非挥发性存储元件的该写入线接地、该位址线接地、该选择线接地、该位元线的电压为浮动电压(floating voltage)；
在一读取模式下：被选择的半导体非挥发性存储元件的该写入线接地、该位址线接入一操作电压(operation voltage)、该选择线接入地、该位元线的电压为该操作电压；未被选择的半导体非挥发性存储元件的该写入线接地、该位址线接地、该选择线接地、该位元线接地。
10.如权利要求9所述的半导体非挥发性存储阵列，其中，该写入电压高于该操作电压；该高门限电压与该低门限电压的电位是介于该操作电压与接地电位之间，且该高门限电压高于该低门限电压。
11.如权利要求10所述的半导体非挥发性存储阵列，其中，该高门限电压等于或低于该操作电压。
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