KR100418521B1 - 계층적 섹터구조를 갖는 불휘발성 반도체 메모리 장치 - Google Patents

계층적 섹터구조를 갖는 불휘발성 반도체 메모리 장치 Download PDF

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Abstract

칩의 레이아웃 면적을 최소화하여 고집화에 보다 적합하게 채용될 수 있는 노아 타입 플래쉬 메모리의 섹터구조가 개시된다. 플로팅 게이트 메모리 셀을 복수로 가지며 섹터단위의 소거동작을 갖는 노아 타입 플래쉬 메모리 장치는, 동일한 매트 열 선택신호를 수신하는 복수의 섹터들이 하나의 센스앰프 및 라이트 드라이버를 공유하도록 각 섹터의 비트라인들을 글로벌 비트라인에 연결한 구성을 가짐을 특징으로 한다.

Description

계층적 섹터구조를 갖는 불휘발성 반도체 메모리 장치{non-volatile semiconductor memory devices having hierarchical sector structure}
본 발명은 전기적으로 소거 및 프로그램가능한 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 고집적화에 적합한 계층적 섹터구조를 갖는 불휘발성 반도체 메모리 장치에 관한 것이다.
통상적으로, 반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치는 다시 다이나믹 랜덤 억세스 메모리(dynamic random access memory)와 스태틱 랜덤 억세스 메모리 (static random access memory)로 분류될 수 있다. 그러한 휘발성 반도체 메모리 장치는 읽고 쓰는 속도 면에서는 빠르지만 외부 전원 공급이 중단되면 메모리 셀에 저장된 내용이 소실되는 단점을 갖는다. 한편, 불휘발성 반도체 메모리 장치는 마스크 롬(mask read only memory: MROM), 프로그래머블 리드 온리 메모리(programmable read only memory:PROM), 소거 및 프로그램 가능한 리드 온리 메모리(erasable programmable read only memory:EPROM), 전기적으로 소거 및 프로그램 가능한 리드 온리 메모리(electrically erasable programmable read only memory:EEPROM) 등으로 분류된다.
상기한 종류의 불휘발성 반도체 메모리 장치는 외부의 전원 공급이 중단되더라도 메모리 셀내에 그 내용을 영구적으로 보존할 수 있기 때문에 전원 공급의 여하에 관계없이 보존되어야 할 내용을 기억시키는데 주로 쓰여진다. 그렇지만, 상기 MROM, PROM, EPROM의 경우에는 일반 사용자들이 전자적 시스템을 통해 자체적으로 소거와 쓰기(또는 프로그램)를 행하는 작업이 자유롭지 않다. 즉, 온-보오드(on-board)상태에서 프로그램된 내용을 소거하거나 재프로그램 하는 것이 용이하지 않은 것이다. 이와는 달리, 상기 EEPROM의 경우에는 전기적으로 소거와 쓰기를 행하는 작업이 시스템 자체적으로 가능하므로 계속적인 내용 갱신이 필요한 시스템 프로그램 저장장치나 보조기억장치로의 응용이 지속적으로 확대되고 있는 실정이다.
즉, 최근의 컴퓨터 또는 마이크로 프로세서에 의해 제어되는 여러 전자적 장치들은 보다 고속의 전기적으로 소거 및 프로그램 가능한 상기 EEPROM의 개발을 더욱 요구하고 있는 것이다. 더우기, 휴대용 컴퓨터 또는 노트북 크기의 바테리 전원 컴퓨터 시스템에서 보조 메모리 장치로써 회전 자기 디스크를 가지는 하드 디스크 장치를 사용하는 것은 상대적으로 넓은 면적을 점유하기 때문에 그러한 시스템의 설계자들은 보다 콤팩트하면서도 고속의 동작을 갖는 EEPROM의 개발에 큰 흥미를 가져왔다.
EEPROM 설계기술이 진보됨에 따라 출현된 플래쉬 소거기능을 가지는 노아타입 플래쉬(Flash) EEPROM은 NAND 타입 또는 AND 타입의 EEPROM에 비해 빠른 프로그램(라이트)동작 및 리드동작을 가지므로 고속의 메모리를 요구하는 사용자들에게 각광을 받고 있다. 이하에서는 후술될 본 발명의 철저한 이해를 제공할 의도외에는 다른 의도없이 노아타입 플래쉬 메모리의 통상적인 구조와 동작이 설명된다.
노아타입 플래쉬 메모리의 메모리 셀 유닛을 이루는 메모리 셀 트랜지스터는 도 5에 도시된 바와 같은 수직단면 구조를 갖는다. 통상적인 노아 타입 메모리 셀 트랜지스터의 단면 구조를 도시한 도 5를 참조하면, 피(p)타입의 벌크(substrate:10)위에 엔(n)타입의 소오스 영역(12)이 형성되고, 상기 소오스 영역(12)으로부터 피 타입 채널영역을 사이에 두고 엔 타입의 드레인 영역(14)이 형성된다. 상기 피 타입 채널영역의 상부에는 100Å 이하의 얇은 절연막에 의해 절연된 플로팅 게이트(16) 전극이 형성되고, 상기 플로팅 게이트(16)전극의 상부에는 또 다른 절연막을 개재하여 워드라인으로도 불리워지는 콘트롤 게이트(18)전극이형성된다. 여기서, 상기 드레인 영역(14)은 비트라인과 연결되고, 소오스 영역(12)은 소오스 라인과 연결된다. 상기 콘트롤 게이트(18) 전극은 제조시 폴리 실리콘으로 형성되는 워드라인에 의해 만들어 지므로, 플로팅 게이트(16)의 사이즈에 대응되는 워드라인의 일부 영역이 상기 콘트롤 게이트(18)전극으로서 기능을 한다. 상기 도 5와 같은 구조를 갖는 메모리 셀 트랜지스터의 동작을 동작모드별 인가 전압을 보인 도 6을 참조하여 설명한다. 상기 메모리 셀 트랜지스터의 동작은 프로그램, 소거, 및 리드동작 모드로 나뉘어진다.
먼저, 프로그램 동작은 드레인 영역(14)과 인접한 채널영역에서 플로팅 게이트(16)로의 열전자 주입(hot electron injection)이 발생되도록 함에 의해 수행된다. 도 6에서 보여지는 바와 같이, 상기 열전자 주입은, 상기 소오스 영역(12)과 피타입의 벌크영역(10)을 접지한 상태에서, 상기 콘트롤 게이트(18) 전극에 높은 고전압 예컨대 9V를 인가하고 상기 드레인 영역(14)에는 열전자를 발생시키기 위해 적당한 양의 전압 예컨대 5V를 인가함에 의해 수행된다. 상기한 인가 조건에 의해 음의 전하가 상기 플로팅 게이트(16)전극에 충분하게 축적되면, 상기 메모리 셀 트랜지스터의 문턱전압이 프로그램 이전의 문턱전압보다 상승된다. 한편, 리드동작은 상기 소오스 영역(12)과 벌크 영역(10)을 접지한 상태에서, 메모리 셀 트랜지스터의 드레인 영역(14)에 양의 전압 예컨대 1V를 인가하고 상기 콘트롤 게이트(18) 전극에는 일정한 전압 예컨대 4.5V를 인가하여, 메모리 셀 트랜지스터를 통해 흐르는 전류량을 센스앰프로써 감지하는 것에 의해 이루어진다. 리드동작에서 상기 프로그램 동작에 의해 높아진 문턱전압을 가지는 메모리 셀 트랜지스터는 오프 셀로서 동작되어 드레인 영역(14)으로부터 소오스영역(12)으로 전류가 흐르는 것을 막게 된다. 이 경우에 상기 메모리 셀 트랜지스터는 "오프-셀"이라고 불려지며, 상기 프로그램된 메모리 셀 트랜지스터들의 문턱전압은 통상적으로 약 6V-7V사이의 전압분포를 갖는다.
상기 노아타입 플래쉬 메모리 셀 트랜지스터의 소거동작은, 기판에 형성되는 벌크영역(10)에서 콘트롤 게이트(18)로의 파울러 노드하임(Fowler-Nordheim) 터널링 (이하 F-N 터널링)현상을 발생시킴에 의해 수행된다. 상기 F-N 터널링 발생의 조건은 상기 콘트롤 게이트(18) 전극에 음의 고전압 예컨대 도 6에서 보여지는 바와 같이 -9V를 인가하고 상기의 벌크영역(10)에는 F-N 터널링을 발생시키기 위한 적당한 양의 전압 예컨대 9V를 인가하는 것이다. 이 경우에 드레인 영역(14)과 소오스 영역(12)은 소거의 효과를 높이기 위해 플로팅을 시켜 하이 임피던스(high-impedance)로 해준다. 상기한 바와 같은 소거조건은 콘트롤 게이트(18) 전극과 벌크영역(10)사이에 강한 전계를 형성시켜, 상기 F-N 터널링이 일어나게 한다. 이에 따라 상기 플로팅 게이트(16) 전극내에 포획되어 있던 음의 전하는 소오스 영역(12)으로 방출된다. 통상적인 F-N 터널링은 절연막을 사이에 두고 6-7 MV/cm의 전계가 도전층에 인가되는 경우에 발생되는 것으로 알려져 있다. 상기한 메모리 셀 트랜지스터의 경우에도 상기 게이트 절연막이 약 100Å의 두께로 형성되어 있어 상기 F-N 터널링의 발생이 가능해지는 것이다. 상기한 바와 같은 소거동작의 결과로서 상기 메모리 셀 트랜지스터의 문턱전압은 플로팅 게이트(6) 전극에 전하가 축적되어 있을 경우에 비해 낮아지게 된다.
통상적인 플래쉬 메모리의 경우에 있어 각각의 벌크영역은 메모리의 고집적화를 위해 복수개의 셀별로 형성된다. 이로 인해 상기한 소거동작시 복수개의 메모리 셀들이 동시에 소거되어지며 소거 단위는 각각의 벌크영역이 분리된 상태에 결정된다. 예컨대 64K byte 단위로 소거될 수 있는데 이 단위를 섹터(sector)라 한다. 즉, 섹터란 한꺼번에 소거되는 메모리 셀들의 단위 어레이를 말한다.
도 6과 같은 전압 인가조건에 따라 리드동작이 수행되는 동안, 상기 소거동작에 의해 문턱전압이 낮아진 메모리 셀은 드레인 영역(14)으로부터 소오스 영역(12)으로의 형성되는 전류경로를 가지므로 온-셀(on-cell)로서 동작한다. 이 경우에 상기 메모리 셀 트랜지스터는 "온-셀"이라고 불려지며, 상기 소거된 메모리 셀 트랜지스터들의 문턱전압은 통상적으로 약 1V-3V사이의 전압분포를 갖는다.
그러나, 메모리 셀 트랜지스터들의 문턱전압을 낮추는 소거동작이 진행될 때, 복수개의 메모리 셀 트랜지스터들의 문턱전압에 대한 균일성(uniformity)에 기인하여 임의의 메모리 셀 트랜지스터들은 약 1V-3V사이의 전압분포를 벗어나 0V 이하의 문턱전압을 가질 수 있다. 이와 같이 0V이하의 문턱전압을 갖는 메모리 셀 트랜지스터를 오버(over) 소거된 셀이라고 한다. 그러한 오버소거된 셀에 대하여는 문턱전압이 약 1V-3V사이의 전압분포를 갖도록 해주는 큐어링동작(소거 리페어 동작으로도 불려짐)을 필요로 한다. 상기 소거 리페어동작은 오버소거된 메모리 셀 트랜지스터의 소오스 영역(12)과 벌크 영역(10)을 접지하고 콘트롤 게이트(18) 전극에 양의 전압 예컨대 2V-5V를 인가하고 드레인 영역(14)에 양(+)의 전압 예컨대 6V-9V를 인가함에 의해 달성된다. 상기 소거 리페어의 결과로서 상기 프로그램 동작의 경우 보다는 적은 양의 음전하가 상기 부유 게이트(16) 전극에 축적되어 문턱전압이 상기 약 1V-3V사이에 있게 된다.
상기한 바와 같은 프로그램, 리드, 및 소거동작을 수행하는 메모리 셀 트랜지스터를 칩내에 복수의 섹터들로 배치한 경우에, 각 섹터간의 연결구성은 도 1에 도시된 바와 같이 된다.
컨벤셔날 기술을 나타낸 도 1을 참조하면, 각 섹터의 구성은 워드라인 방향으로 계층(Hierachical)적인 구조를 갖는다. 상기 계층적인 섹터 구조는 워드라인(W/L)을 코딩(coding)하는 로우 디코더(Row Decoder)의 수를 줄이는데 유리한데 이를 설명하면 다음과 같다. 도면에서 참조부호 101,201,301,401은 각기 다수개의 메모리 셀들로 이루어진 섹터 셀 어레이를 가리킨다. 각각의 섹터 셀 어레이내에 존재하는 각각의 워드라인(W/L)과 비트라인(B/L)에는 복수의 메모리 셀들이 연결되어 있다. 참조부호 102,202,302,402 는 각기 대응되는 섹터 셀 어레이의 비트라인(B/L)을 선택하기 위한 회로로써 통상 Y-패스 게이트(pass Gate)회로라고 불려진다. 참조부호 100은 섹터셀 어레이(101)와 Y-패스 게이트 회로(102) 및 W/L을 선택하기 위한 로우 디코더들(21,31)을 포함하는 하나의 섹터를 가리킨다. 상기 섹터(100)구성에 의해 섹터 셀 어레이(101)의 W/L과 B/L이 선택되어 일련의 프로그램/소거/리드 동작이 이루어진다. 마찬가지로 도면에서 보여지는 다른 섹터들(200,300,400)도 같은 형태의 내부 구성을 가진다.
도 1에서, 워드라인 방향 즉, 행방향으로 배치된 섹터(100)과 섹터(200)는 동일한 글로벌 W/L에 연결되어 있다. 즉, 섹터(100)과 섹터(200)의 로우디코더(21,22,31,32)로 입력되는 글로벌 워드라인(GWL)신호인 GWL0~GWLn 신호는 섹터들(100,200)의 W/L을 인에이블 하기 위해 사용된다. 즉, 하나의 GWL 신호는 각 섹터 중 한 개의 로우 디코더를 선택하기 위한 신호이다. 각 섹터내의 로우 디코더들(21,22,31,32)은 상기 글로벌 워드라인을 통해 섹터 행 선택신호를 받아서 대응되는 W/L을 인에이블 한다. 예컨대, 섹터(100)이 선택되기 위해서는 섹터의 행(X) 방향 선택신호인 MATX0가 인에이블되고 X-어드레스가 글로벌 로우 디코더(2,4)에 인가되어야 한다. 상기 글로벌 로우 디코더들(2,4)에 의해 글로벌 워드라인들 GWL0~GWLn 중 한 개의 신호가 활성화된다. 한편, 섹터의 Y 방향 선택신호인 MATY0가 섹터(100)내의 로우 디코더들(21,31)에 인가되면 그중 하나의 로우 디코더가 선택되어 그에 대응되는 W/L중 하나가 활성화된다.
같은 방법으로 컬럼 디코더 I(6)은 컬럼 어드레스(Y-address)와 매트 행 선택신호 MATX0를 수신하여 Y-패스 게이트 회로(102)를 구동한다. 이에 따라 Y-패스 게이트 회로(102)내의 선택된 패스 트랜지스터가 인에이블된다. 그럼에 의해 선택된 하나의 비트라인(B/L)은 센스 앰프(12) 및 라이트 드라이버(14)와 연결된 데이터 라인(D/L)과 전기적으로 연결되어, 선택된 메모리 셀에 데이터를 프로그램하거나 메모리 셀로부터의 데이터를 리드하는 동작이 수행된다. 결국, 동일한 매트 행 선택신호 MATX0를 사용하는 섹터 셀 어레이들(101,201)은 동일한 데이터 라인(D/L)으로 데이터를 리드하거나 프로그램하는 패스를 가지므로, 센스앰프(12)와 라이트 드라이버(14)는 동일한 글로벌 워드라인을 공유하는 행방향의 복수의 섹터들에 대하여 공통으로 사용됨을 알 수 있다. 상기한 바와 같은 방법으로 다른 매트 행 선택신호 MATXi를 사용하는 섹터들(300,400)에 대하여도 리드/프로그램 동작이 동일하게 이루어진다.
상기 도 1의 섹터 셀 어레이 구성에서 메모리 셀 트랜지스터의 드레인과 연결된 비트라인(B/L)은 메탈 1(Metal1)으로 형성되며, 메모리 셀들의 콘트롤 게이트로서도 기능하는 W/L은 폴리 실리콘으로 형성되고, 글로벌 GWL은 상기 메탈 1의 상부에 형성되는 메탈 2(Metal2)로 형성될 수 있다.
상기한 바와 같이 워드라인 방향으로 계층(Hierachical)적인 구조를 갖는 컨벤셔날 기술의 섹터 구성에 따르면 메모리 칩의 집적도가 늘어날 경우에 섹터의 개수를 늘려야 하므로, 매트 행 선택신호 MATXi의 개수도 증가하게 된다. 이 경우, 각 매트 행 선택신호 MATX가 추가될 때 마다 센스 앰프 및 라이트 드라이버를 추가하여야 하므로 그에 따라 칩의 레이아웃 면적이 그만큼 증가된다. 이는 결국, 칩 사이즈 증가문제를 야기하여 고집적화에 제한을 주는 문제점을 초래한다.
따라서, 상기한 컨벤셔날 기술에 따른 섹터 구조의 문제점을 해결하여 고집적화에 지장을 주는 요인을 해결할 수 있는 개선된 기술이 본 분야에서 절실히 요망된다.
본 발명의 목적은 고집적화에 유리한 계층적 섹터구조를 갖는 불휘발성 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 워드라인 방향으로 형성된 계층적 섹터구조에 더하여 비트라인 방향으로도 계층적 섹터구조를 갖는 노아타입 플래쉬 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 센스 앰프 및 라이트 드라이버의 설치 개수를 최소화 또는 줄일 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 고집적화시에 칩 면적을 대폭적으로 줄일 수 있는 섹터구조를 갖는 불휘발성 반도체 메모리 장치를 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명의 양상(aspect)에 따라, 플로팅 게이트 메모리 셀을 복수로 가지며, 섹터단위의 소거동작을 갖는 노아 타입 플래쉬 메모리 장치는, 동일한 매트 열 선택신호를 수신하는 복수의 섹터들이 하나의 센스앰프 및 라이트 드라이버를 공유하도록 각 섹터의 비트라인들을 글로벌 비트라인에 연결한 구성을 가짐을 특징으로 한다.
본 발명의 다른 양상에 따라, 플로팅 게이트 메모리 셀을 복수로 가지며, 섹터단위의 소거동작을 갖는 노아 타입 플래쉬 메모리 장치는, 열방향으로는 서로 다른 매트 행 선택신호를 사용하고 행방향으로는 서로 다른 매트 열 선택신호를 수신하는 매트릭스 배열형태의 복수의 섹터들이 하나의 센스앰프 및 라이트 드라이버를 공유하도록 각 섹터의 워드라인들을 글로벌 워드라인에 연결하고 비트라인들을글로벌 비트라인에 연결한 구조를 가짐을 특징으로 한다.
도 1은 컨벤셔날 기술에 따른 노아타입 플래쉬 메모리의 섹터구성도
도 2는 본 발명의 실시 예에 따라 비트라인 방향으로도 계층적 섹터구조를 가지는 노아타입 플래쉬 메모리의 섹터구성도
도 3은 도 2중 하나의 섹터에 대한 세부 구성도
도 4는 도 2에 따른 메모리의 칩 레이아웃 구조를 보인 도면
도 5는 통상적인 노아 타입 메모리 셀 트랜지스터의 단면 구조도
도 6은 도 5를 구동하기 위해 필요한 동작모드별 인가 전압을 보인 도면
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.
본 발명의 실시 예에 따른 노아타입 플래쉬 메모리의 섹터구성을 도시한 도 2를 참조하면, 섹터들(100,200,300,400)은 각 섹터의 워드라인을 구동하는 로우 디코더들(21-24,31-34)과, 복수의 워드라인들과 비트라인들에 연결된 복수의 메모리 셀 트랜지스터로 이루어진 섹터 셀 어레이들(101,201,301,401)과, 로컬 컬럼 디코딩신호에 응답하여 상기 비트라인들 중 하나를 선택하는 Y-패스 게이트 회로들(103,203,303,403)로 구성된다. 상기 로우 디코더들(21,22)과 로우 디코더들(31,32)에는 글로벌 로우 디코더(2)와 글로벌 로우 디코더(4)의 출력라인들인 글로벌 워드라인들(GWL0,GWLn)이 각기 연결되어 있고, 상기 로우 디코더들(23,24)과 로우 디코더들(33,34)에는 글로벌 로우 디코더(2)와 글로벌 로우 디코더(4)의 출력라인들인 글로벌 워드라인들(GWL0i,GWLni)이 각기 연결되어 있다. 상기 Y-패스 게이트 회로들(103,203,303,403)은 상기 섹터 셀 어레이들(101,201,301,401)에 각기 대응 연결되고, 로컬 컬럼 디코딩신호를 출력하는 로컬 컬럼 디코더(LCD;7)는 상기 Y-패스 게이트 회로들(103,203)과 Y-패스 게이트 회로들(303,403)에 각기 하나씩 공통으로 연결되어 있다. 글로벌 컬럼 디코더(GCD;700,800)는 글로벌 컬럼 패스 게이트(500,600)에 각기 연결되고, 센스 앰프(12) 및 라이트 드라이버(14)는 글로벌 컬럼 패스 게이트(500,600)의 출력라인에 공통으로 연결된다.
도면에서, 복수의 워드라인은 대응되는 로우 디코더를 통해 글로벌 워드라인과 연결되고, 복수의 비트라인은 글로벌 비트라인과 연결되어 있다. 각각의 섹터 셀 어레이내에서 각각의 W/L 과 B/L에는 복수의 메모리 셀들이 연결되어 있고, 각기 하나의 워드라인(W/L)에는 n 개의 메모리 셀들의 콘트롤 게이트가 공통으로 연결된다. 또한, 각기 하나의 비트라인(B/L)에는 m 개의 메모리 셀들의 드레인이 공통으로 연결된다. 따라서, 상기 m 개의 비트라인들은 Y-패스 게이트 회로들(103,203,303,403)과 글로벌 컬럼 패스 게이트(500,600)를 통하여 공통의 데이터 라인(D/L)에 연결되고, 상기 공통 데이터 라인(D/L)에는 하나의 센스 앰프(12)와 라이트 드라이버(14)가 연결됨을 알 수 있다.
상기한 바와 같이, 도 2의 구성은 섹터들(100,200)과 섹터들(300,400)이 각기 W/L 방향으로 계층적 구조로 이루어져 있는 도 1의 구성에 더하여, 섹터들(100,300)과 섹터들(200,400)도 각기 B/L 방향으로 계층적 구조를 형성하고 있는 것이 특징임을 알 수 있다. 그러한 계층적 구조에 의해 워드라인 방향 및 비트라인 방향으로도 각 워드라인 및 각 비트라인이 계층적으로 선택된다.
상기한 구성에 따라, 센스앰프(12)와 라이트 드라이버(14)는 서로 다른 매트 열 선택신호를 수신하는 복수의 섹터들에 대하여 공통으로 사용되므로, 도 1의 경우에 비해 레이아웃이 줄어듬은 물론, 고집적을 위해 섹터의 개수를 늘릴 경우에도 센스 앰프 및 라이트 드라이버의 추가문제가 해결되어 레이아웃 면적의 부담이 현격히 줄어든다. 결국, 칩 사이즈 증가문제가 해소된다.
도 3은 도 2중 섹터(300)에 대한 상세를 보인 도면이다. 섹터 셀 어레이(301)내에서 행방향으로 배치된 워드라인들 WL0-WLi은 제조공정을 통해 폴리 실리콘으로 형성되고, 상기 워드라인들과 대체로 직교하는 비트라인들 B/L0-B/Ln은 제1 금속증착공정을 통해 메탈 1(Metal1)으로 형성된다. 상위 레벨의 W/L인 글로벌 W/L은 제2의 메탈층인 메탈 2(Metal2)로 형성되고, 상위 레벨의 B/L인 글로벌 B/L은 제3의 메탈층인 메탈 3(Metal3)형성된다. 이와 같이 섹터 셀 어레이(301)를 구성하는 메모리 셀 상부에는 메탈 2와 메탈 3이 각각 각 W/L과 B/L 방향으로 배치된다. 여기서, 도면과는 다르게 상기 메탈 2와 메탈 3을 B/L과 W/L 방향으로 배치할 수 도 있다.
도 4는 도 2에 따른 메모리의 칩 레이아웃 구조를 보인 도면이다. 도 4를 참조하면, 실제로 본 발명에 따라 32개의 섹터를 배치한 구조가 나타나 있다. 글로벌W/L 신호인 GWL을 생성하는 글로벌 로우 디코더(2,4)는 도면에서 좌측에 배치된다. 로컬 로우 디코더(21-24,31-34)는 섹터 셀 어레이 내에 상기 글로벌 로우 디코더(2,4)와 평행하게 배치된다. 로컬 컬럼 디코더(7)는 상기 로컬 로우 디코더와 직각방향으로 배치되고, 도면에서 하단에는 글로벌 컬럼 디코더(700,800)가 배치되어 있다.
이제 도 2의 구성에 따른 데이터 억세스 동작이 이하에서 설명된다. 본 발명의 실시 예의 경우에도 마찬가지로 섹터단위의 소거가 수행되어진다. 상기 섹터단위의 소거는 동일한 벌크영역에 형성된 메모리 셀 트랜지스터들을 모두 한꺼번에 소거하는 것을 말한다. 예컨대 하나의 섹터는 64K byte의 메모리 셀 트랜지스터들을 포함할 수 있다.
임의의 섹터(100)내의 임의의 메모리 셀 (MC1)에 연결된 워드라인 W/L이 선택되는 동작과정은 다음과 같다. 우선 로우 어드레스(X-address) 또는 로우 프리디코딩 어드레스와 매트 행선택신호 MATX0 신호를 수신하는 글로벌 로우 디코더(2,4)에 의해 GWL0~GWLn 중 하나가 활성화되고, 매트 열 선택신호 MATY0가 섹터(100)내의 로우 디코더들(21,31)에 인가되면 하나의 로우 디코더(21)가 선택된다. 상기 로우 디코더(21)는 로우 어드레스에 응답하여 대응 연결된 W/L중 하나를 활성화한다. 결국, 도 2에서도 하나의 워드라인을 활성화 하는 동작은 도 1의 경우와 동일하다.
섹터(100)의 비트라인들중 하나의 비트라인(B/L)이 선택될 경우에, 컬럼 어드레스와 매트 열 선택신호 MATY0 가 글로벌 컬럼 디코더(700)에 인가된다. 이에 따라 글로벌 컬럼 디코더(700)는 글로벌 컬럼 패스 게이트(500)내의 패스 트랜지스터들 중 하나(예컨대 T1)를 선택하여 턴온을 시킨다. 그러면, 센스 앰프(12)의 입력라인과 라이트 드라이버(14)의 출력라인에 연결된 데이터 라인(D/L)은 글로벌 비트라인(이 경우에 GBL0)과 전기적으로 연결된다.
또한, 컬럼 어드레스와 매트 행 선택신호 MATX0를 수신하는 섹터(100)의 로컬 컬럼 디코더(7)는 로컬 컬럼 디코딩 신호로써 Y-패스 게이트 회로(103)를 구동하여 엔형 모오스 트랜지스터(N1)가 턴온되게 한다. 따라서, 섹터 셀 어레이(101)내의 비트라인들 중 한 개의 비트라인(B/L)이 상기 글로벌 비트라인(GBL0)과 전기적으로 연결된다. 상기한 동작에 의해 리드 동작에서는 메모리 셀 트랜지스터(MC1)에 프로그램된 데이터는 비트라인 및 글로벌 비트라인을 거쳐 데이터 라인에 연결된 센스 앰프(12)의 입력으로 제공되며, 이는 상기 센스 앰프(12)의 출력단을 통해 리드아웃된다. 또한, 프로그램 시에는 상기한 동작에 의해 라이트 드라이버(14)에 인가된 라이트용 데이터는 데이터 라인(D/L), 글로벌 비트라인(GBL0) 및 비트라인(B/L)을 차례로 통해 상기 메모리 셀 트랜지스터(MC1)에 저장된다.
상기한 바와 같이, 계층(Hierachical )적인 B/L 구조로 복수의 섹터를 B/L 방향으로 배치하면, 동일한 매트 행 선택신호를 이용하는 섹터들마다 센스앰프 및 라이트 드라이버를 설치할 필요없이, 행 및 열방향으로 배치된 복수의 섹터 셀 어레이들에 대하여 1개의 센스앰프로써 데이터 센싱을 행할 수 있고 1개의 라이트 드라이버로써 데이터 프로그램을 행할 수 있다.
상기한 바와 같은 개선된 섹터구성으로 본 발명에서는 레이아웃 면적을 최소화는 효과를 갖는다. 따라서, 섹터의 수가 많을수록 레이아웃 측면의 오버헤드를대폭적으로 줄일 수 있게 된다.
상기한 설명은 본 발명의 실시 예를 위주로 도시된 도면들을 따라 예를 들어 한정되었지만, 이는 일 예에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함은 물론이다. 예를 들어, 비트라인 방향으로의 계층적 구조를 낸드나 앤드구조를 갖는 불휘발성 반도체 메모리의 경우에도 확장 적용할 수 있음은 물론이다. 더구나, 도 3에서 보여지는 메탈라인들은 서로 바뀌거나 타의 도전성 라인들로 대치 가능함은 물론이다.
상기한 바와 같이 하나의 센스 앰프 및 라이트 드라이버를 행 및 열방향으로 배치된 복수의 섹터들이 공유하는 본 발명의 섹터구조에 따르면, 센스 앰프 및 라이트 드라이버의 수를 저감할 수 있어 레이아웃 면적을 최소화 또는 줄이는 효과가 있다. 따라서, 고속동작에 지장을 초래함이 없이 고집적화에 보다 적합한 메모리를 제공하는 장점을 갖는다.

Claims (13)

  1. 섹터단위의 소거동작을 갖는 노아 타입 플래쉬 메모리 장치에 있어서,
    대응되는 글로벌 워드라인에 각기 연결되어 각 섹터의 워드라인을 구동하기 위한 로우 디코더들과, 복수의 워드라인들과 비트라인들에 연결된 복수의 메모리 셀 트랜지스터로 이루어진 섹터 셀 어레이들과, 상기 섹터 셀 어레이들에 각기 대응 연결되며 로컬 컬럼 디코딩신호에 응답하여 상기 비트라인들 중 하나를 선택하는 Y-패스 게이트 회로들을 포함하여 이루어지며, 열방향으로는 서로 다른 매트 행 선택신호를 사용하고 행방향으로는 서로 다른 매트 열 선택신호를 수신하는 매트릭스 배열형태의 복수의 섹터들과;
    글로벌 컬럼 패스 게이트에 각기 연결된 글로벌 컬럼 디코더와;
    상기 글로벌 컬럼 패스 게이트의 출력라인인 공통 데이터 라인에 공통으로 연결된 센스 앰프 및 라이트 드라이버를 구비함에 의해,
    상기 복수의 섹터들이 각기 워드라인방향 및 비트라인방향으로 계층적 구조로 이루어져 있는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 글로벌 비트라인은 상기 비트라인의 상부층에 형성된 메탈 층에 형성되어 있고 복수의 비트라인들과 하나씩 연결되어 섹터들에 대하여 비트라인 방향으로 계층적 구조를 가짐을 특징으로 하는 장치.
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  4. (삭제)
  5. (삭제)
  6. (삭제)
  7. 복수의 워드라인들중 각기 대응되는 워드라인에 게이트들이 연결되고 복수의 비트라인들중 각기 대응되는 비트라인에 동일한 워드라인을 공유하지 않는 드레인들이 연결된 복수의 메모리 셀 트랜지스터들로 각기 이루어진 복수의 섹터 셀 어레이들과; 상기 워드라인을 선택하기 위한 로우 디코더들과; 로컬 컬럼 디코딩신호에 응답하여 상기 비트라인들 중 하나를 선택하는 Y-패스 게이트 회로들로 이루어진 단위 섹터를 행과 열의 매트릭스 형태로 복수로 구비한 노아 타입 플래쉬 메모리에 있어서:
    상기 섹터들의 외부에서 글로벌 로우 디코더 및 글로벌 컬럼 디코더를 배치하고 센스 앰프 및 라이트 드라이버를 글로벌 컬럼 패스 게이트의 출력라인에 공통으로 연결하여, 상기 복수의 비트라인들이 상기 Y-패스 게이트 회로들과 상기 글로벌 컬럼 패스 게이트를 통하여 공통의 출력라인에 연결되도록 하여, 센스 앰프 및 라이트 드라이버의 수를 감소시킨 것을 특징으로 하는 노아 타입 플래쉬 메모리.
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