CN106558343B - 操作非易失性存储装置的方法和非易失性存储装置 - Google Patents

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Abstract

提供了一种操作非易失性存储装置的方法和非易失性存储装置。所述操作非易失性存储装置的方法的步骤包括：对多个存储块中的第一存储块执行第一存储操作；当在完成第一存储操作之后在等于或大于参考区间的区间期间状态信号指示非易失性存储装置的就绪状态时，对第一存储块的一部分执行固化操作。所述非易失性存储装置包括多个存储块，每个存储块包括相对于基底沿垂直方向延伸的多个垂直串。

Description

操作非易失性存储装置的方法和非易失性存储装置
本专利申请要求于2015年9月24日提交到韩国知识产权局(KIPO)的第10-2015-0135232号韩国专利申请和于2015年12月3日提交的第10-2015-0171490号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思的示例性实施例总体上涉及半导体存储装置，更具体地，涉及一种操作非易失性存储装置的方法以及包括非易失性存储装置的存储系统。
背景技术
半导体存储装置可以被分为易失性半导体存储装置和非易失性半导体存储装置。易失性半导体存储装置可以以高速度执行读写操作，然而在电源中断的情况下会丢失存储于其中的内容。非易失性半导体存储装置可以在电源中断的情况下保留存储于其中的内容。出于这样的原因，非易失性存储装置可以用于在易于被断电的装置中存储内容。
非易失性半导体存储装置可以包括掩模只读存储器(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)等。
闪存装置是非易失性半导体存储装置的示例。闪存装置可以用作电子设备的语音和图像存储媒介，所述电子设备是诸如计算机、蜂窝电话、个人数字助理(PDA)、数码相机、摄录像机、录音机、MP3播放器、手持式个人计算机(PC)、游戏机、传真机、扫描仪、打印机等。
发明内容
根据本发明构思的示例性实施例，在操作非易失性存储装置的方法中，其中，非易失性存储装置包括多个存储块，每个存储块包括相对于基底沿垂直方向延伸的多个垂直串，对存储块中的第一存储块执行第一存储操作，当在完成第一存储操作之后在等于或大于参考区间的区间期间状态信号指示非易失性存储装置的就绪状态时，对第一存储块的一部分执行固化操作。
在本发明构思的示例性实施例中，每个垂直串可以包括：至少一个串选择晶体管，连接到与页缓冲器连接的位线；至少一个地选择晶体管，连接到共源极线；以及多个单元晶体管，在至少一个串选择晶体管与至少一个地选择晶体管之间串联连接。垂直通道可以由多个单元晶体管形成。
在执行固化操作的步骤中，垂直串中的第一垂直串的至少一个串选择晶体管可以截止，导通电压可以施加到多条字线和地选择线中的每条(第一垂直串可以包括连接到字线的单元晶体管以及连接到地选择线的至少一个地选择晶体管)；连接到至少一个地选择晶体管的共源极线的电压可以维持在地电压。
每个导通电压可以大于其施加到的单元晶体管或至少一个地选择晶体管的阈值电压。
在执行固化操作的步骤中，可以切断连接到垂直串中的第一垂直串的位线与页缓冲器之间的连接；导通电压可以分别施加到串选择线、多条字线中的每条字线以及地选择线(第一垂直串可包括连接到串选择线的至少一个串选择晶体管、连接到字线的单元晶体管以及连接到地选择线的至少一个地选择晶体管)，连接到所述至少一个地选择晶体管的共源极线的电压可以维持在地电压。
每个导通电压可以大于其施加到的所述至少一个串选择晶体管、单元晶体管或所述至少一个地选择晶体管的阈值电压。
可以同时对第一存储块中的垂直串执行固化操作。
在本发明构思的示例性实施例中，可以顺序地对包括第一存储块的存储块执行第一存储操作。当存储块包括至少一个坏存储块时，可以同时对存储块中除了所述至少一个坏存储块之外的其它存储块执行固化操作。
可以基于对用于选择存储块的块地址与包括指定所述至少一个坏存储块的地址的坏块地址组进行的比较，对除了所述至少一个坏存储块之外的所述其它存储块执行固化操作。
坏块地址组可以包括第一坏块地址和第二坏块地址，第一坏块地址可以在非易失性存储装置的上电顺序之前存储在连接到存储块的地址解码器的坏块地址寄存器中，第二坏块地址可以在非易失性存储装置正在操作时存储在坏块地址寄存器中。
在本发明构思的示例性实施例中，在完成固化操作之后，可以对第一存储块中的至少一些部分执行第二存储操作。第一存储操作可以对应于对第一存储块的所述至少一些部分执行的读取操作，第二存储操作可以对应于对第一存储块的所述至少一些部分执行的编程操作。
根据本发明构思的示例性实施例，非易失性存储装置包括存储单元阵列、电压产生器、地址解码器和控制电路。存储单元阵列包括多个存储块，每个存储块包括相对于基底沿垂直方向延伸的多个垂直串。电压产生器响应于控制信号产生字线电压。地址解码器响应于地址信号向存储单元阵列提供字线电压。控制电路控制电压产生器和地址解码器使得对存储块中的第一存储块执行第一存储操作，当在完成第一存储操作之后在等于或大于参考区间的区间期间状态信号指示非易失性存储装置的就绪状态时，响应于来自存储控制器的指令对第一存储块的一部分来执行固化操作。
在本发明构思的示例性实施例中，每个垂直串可以包括：至少一个串选择晶体管，连接到与页缓冲器连接的位线；至少一个地选择晶体管，连接到共源极线；以及多个单元晶体管，在至少一个串选择晶体管与至少一个地选择晶体管之间串联连接。垂直通道可以由多个单元晶体管形成。
在本发明构思的示例性实施例中，当地址解码器可以执行固化操作时，地址解码器可以使垂直串中的第一垂直串的至少一个串选择晶体管截止，将导通电压施加到多条字线和地选择线中的每条(第一垂直串包括连接到字线的单元晶体管以及连接到地选择线的至少一个地选择晶体管)，并且将连接到至少一个地选择晶体管的共源极线的电压维持在地电压。每个导通电压可以大于其施加到的单元晶体管或至少一个地选择晶体管的阈值电压。
在本发明构思的示例性实施例中，当地址解码器可以执行固化操作时，地址解码器可以切断连接到垂直串中的第一垂直串的位线与页缓冲器之间的连接，将导通电压施加到串选择线、多条字线中的每条字线与地选择线(第一垂直串包括连接到串选择线的至少一个串选择晶体管、连接到字线的单元晶体管以及连接到地选择线的至少一个地选择晶体管)，并且使连接到所述至少一个地选择晶体管的共源极线的电压维持在地电压。每个导通电压可以大于其施加到的所述至少一个串选择晶体管、单元晶体管或所述至少一个地选择晶体管的阈值电压。
在本发明构思的示例性实施例中，地址解码器可以包括坏块地址寄存器、地址比较器、解码器和多个选择电路。坏块地址寄存器可以存储指定存储块中的至少一个坏存储块的地址。地址比较器可以将用于选择存储块中的两个或更多个存储块的块地址与存储在坏块地址寄存器中的坏块地址组进行比较并且输出指示块地址是否匹配坏块地址组的匹配信号。解码器可以对匹配信号和块地址进行解码并且提供多个块选择信号。连接到存储块的多个选择电路可以在执行固化操作时响应于块选择信号选择性地将来自电压产生器的字线电压提供到存储块。
坏块地址组可以包括第一坏块地址和第二坏块地址，第一坏块地址可以在非易失性存储装置的上电顺序之前存储在坏块地址寄存器中，第二坏块地址可以在非易失性存储装置正在操作时存储在坏块地址寄存器中。
根据本发明构思的示例性实施例，非易失性存储装置包括：存储单元阵列，包括多个存储块，其中，存储块中的第一存储块包括多个串，其中，所述多个串中的第一串包括在基本垂直于基底的方向上堆叠的多个晶体管；控制电路，被构造为指示将要对第一存储块执行的固化操作，其中，在对第一存储块执行的第一存储操作结束之后在非易失性存储装置已经处于就绪状态预定时间之后执行固化操作。
状态信号指示就绪状态，当状态信号具有就绪状态时，控制电路提供指向固化操作的指令和地址。
在执行固化操作之后，第一串的沟道层的通过第一存储操作远离沟道层的表面移动的电子移回到沟道层的表面。
附图说明
通过参照附图详细地描述本发明构思的示例性实施例，本发明构思的上述和其它特征将变得更加清楚地理解。
图1是示出根据本发明构思的示例性实施例的存储系统的框图。
图2A示出了根据本发明构思的示例性实施例的图1的存储系统中的存储控制器。
图2B是示出根据本发明构思的示例性实施例的图1的存储系统中的非易失性存储装置的框图。
图3是示出根据本发明构思的示例性实施例的图2B中的存储单元阵列的框图。
图4是示出根据本发明构思的示例性实施例的图2B的存储块的透视图。
图5是根据本发明构思的示例性实施例的沿图4的存储块的线I-I'截取的透视图。
图6是根据本发明构思的示例性实施例的沿图4的存储块的线I-I'截取的剖视图。
图7是示出根据本发明构思的示例性实施例的包括在图4、图5和图6的存储块中的单元晶体管的图。
图8是示出根据本发明构思的示例性实施例的图4、图5和图6的存储块的等效电路的电路图。
图9是示出根据本发明构思的示例性实施例的图8的等效电路图的平面结构的图。
图10是示出根据本发明构思的示例性实施例的图2B的非易失性存储装置中的控制电路的框图。
图11是示出根据本发明构思的示例性实施例的图2B的非易失性存储装置中的电压产生器的框图。
图12A是示出操作根据本发明构思的示例性实施例的非易失性存储装置的方法的流程图。
图12B是示出根据本发明构思的示例性实施例的在执行图12A的方法时存储系统的操作的时序图。
图13是示出根据本发明构思的示例性实施例的在图12A的方法中的固化操作的流程图。
图14示出了根据本发明构思的示例性实施例的图8的存储块的垂直串。
图15示出了根据本发明构思的示例性实施例的在图13的固化操作中施加到第一垂直串的电压。
图16是示出根据本发明构思的示例性实施例在图12A的方法中的固化操作的流程图。
图17示出了根据本发明构思的示例性实施例的图8的存储块的垂直串。
图18示出了根据本发明构思的示例性实施例在图16的固化操作中施加到第一垂直串的电压。
图19A至图19F是示出本发明构思的示例性实施例的图。
图20示出了根据本发明构思的示例性实施例对包括在存储块中的多个垂直串同时执行的固化操作。
图21是示出根据本发明构思的实施例的图2B的非易失性存储装置中的地址解码器的框图。
图22详细地示出了根据本发明构思的示例性实施例的图21中的地址解码器。
图23示出了根据本发明构思的示例性实施例的图1的存储系统的构造。
图24是示出根据本发明构思的示例性实施例的固态盘或固态驱动器的框图。
图25是示出根据本发明构思的示例性实施例的嵌入式多媒体卡(eMMC)的框图。
图26是根据本发明构思的示例性实施例示出通用闪存(UFS)的框图。
图27是示出根据本发明构思的示例性实施例的移动装置的框图。
具体实施方式
在下文中将参照附图更充分地描述本发明构思的示例性实施例。然而，本发明构思可以以许多不同的形式实施并且不应该被解释为局限于这里阐述的示例性实施例。在附图中，为了清晰起见，会夸大层和区域的尺寸和相对尺寸。贯穿该申请，同样的附图标号可以指示同样的元件。附图中示出的或者下文中描述的所有的元件可以由电路组成。
将理解的是，当元件被称为“连接”或“结合”到另一元件时，该元件可以直接连接或结合到所述另一元件，或者可以存在中间元件。
如这里使用的，除非上下文另外明确指出，否则单数形式“一个(种、者)”和“所述(该)”也意图包括复数形式。
图1是示出根据本发明构思的示例性实施例的存储系统的框图。
参照图1，存储系统(或非易失性存储系统)10可以包括存储控制器20和至少一个非易失性存储装置30。
存储系统10可以包括诸如存储卡、通用串行总线(USB)存储器和固态驱动器(SSD)的闪存类数据存储媒介。
非易失性存储装置30可以在存储控制器20的控制下执行擦除操作、编程操作和读取操作。非易失性存储装置30可以从存储控制器20通过输入/输出线接收指令CMD、地址ADDR和数据DATA以执行这些操作。另外，非易失性存储装置30从存储控制器20通过电源线接收电力PWR。指令CMD可以包括指令锁存使能(CLE)、地址锁存使能(ALE)、芯片启用(CE/)、写使能(WE/)和读使能(RE)。非易失性存储装置30可以向存储控制器20发送状态信号RnB。状态信号RnB可以指示非易失性存储装置30的操作状态。例如，当状态信号RnB指示非易失性存储装置30的忙碌状态时，状态信号RnB可以具有第一逻辑电平，当状态信号RnB指示非易失性存储装置30的就绪状态(或，空闲状态)时，状态信号RnB可以具有第二逻辑电平。
当非易失性存储装置30执行编程操作时，状态信号RnB指示忙碌状态。当非易失性存储装置30不执行诸如编程操作、读取操作和擦除操作的操作时，状态信号RnB指示就绪状态。当状态信号RnB指示就绪状态时，存储控制器20可以将指示就绪状态的状态信号RnB与参考区间进行比较，并且可以向非易失性存储装置30发送指向固化操作的指令CMD和地址ADDR。非易失性存储装置30可以响应于指令CMD对由地址ADDR指定的存储区域执行固化操作。
图2A示出了根据本发明构思的示例性实施例的图1的存储系统中的存储控制器。
参照图2A，存储控制器20可以包括一个或更多个处理器21、缓冲存储器22、纠错电路(ECC)23、主机接口25、非易失性存储器接口26和计数器27。出于通信的目的，这些组件连接到总线28。
缓冲存储器22存储用来驱动存储控制器20的数据。另外，当主机向存储控制器20发出写入请求时，缓冲存储器22存储用来执行编程操作的数据。
纠错电路23在写入操作计算将要被编程的数据的纠错代码值并且在读取操作通过使用纠错代码值校正读取的数据的错误。在数据恢复操作中，纠错电路23对从非易失性存储装置30恢复的数据的错误进行纠正。存储控制器20还可以包括存储用来驱动存储控制器20的代码数据的代码存储器。代码存储器可以通过非易失性存储装置来实现。
主机接口25提供与外部主机的接口。非易失性存储器接口26提供与非易失性存储装置30的接口。
计数器27从非易失性存储器接口26接收状态信号RnB。当状态信号RnB指示就绪状态时，计数器27可以将指示就绪状态的状态信号RnB与参考区间进行比较，并且可以当就绪状态维持在等于或大于参考区间的区间时向处理器21提供决定信号DS(decisionsignal)。处理器21可以响应于指示就绪状态维持在等于或大于参考区间的区间的决定信号DS来产生指向固化操作的指令和地址。处理器21可以通过非易失性存储器接口26向非易失性存储装置30提供产生的指令和地址。
图2B是示出根据本发明构思的示例性实施例的图1的存储系统中的非易失性存储装置的框图。
参照图2B，非易失性存储装置30包括存储单元阵列100、地址解码器400、页缓冲电路460、数据输入/输出电路470、控制电路500和电压产生器600。
存储单元阵列100可以通过至少一条串选择线SSL、多条字线WL和至少一条地选择线GSL结合到地址解码器400。另外，存储单元阵列100可以通过多条位线BL结合到页缓冲电路460。
存储单元阵列100可以包括结合到多条字线WL和多条位线BL的多个存储单元。
在本发明构思的示例性实施例中，存储单元阵列100可以是以三维结构(或垂直结构)形成在基底上的三维存储单元阵列。在这种情况下，存储单元阵列100可以包括垂直取向使得至少一个存储单元位于另一个存储单元之上的垂直单元串。下面通过引用全部包含于此的专利文件描述了三维存储单元阵列的构造：第7,679,133号、第8,553,466号、第8,654,587号和第8,559,235号美国专利以及第2011/0233648号美国专利公开。
图3是示出根据本发明构思的示例性实施例的图2B中的存储单元阵列的框图。
参照图3，存储单元阵列100可以包括多个存储块BLK1至BLKz。在本发明构思的示例性实施例中，通过图2B中的地址解码器400来选择存储块BLK1至BLKz。例如，地址解码器400可以在存储块BLK1至BLKz之中选择对应于块地址的存储块BLK。另外，地址解码器400可以在存储块BLK1至BLKz之中选择对应于块地址的两个或更多个存储块。
图4是示出根据本发明构思的示例性实施例的图2B的存储块中的一个存储块的透视图。图5是根据本发明构思的示例性实施例的沿图4的存储块的线I-I'截取的透视图。图6是根据本发明构思的示例性实施例的沿图4的存储块的线I-I'截取的剖视图。
图4、图5和图6示出在图2B的存储单元阵列100中的存储块BLK1至BLKz中的存储块BLKa的一部分。
参照图4、图5和图6，存储块BLKa可以沿第一方向D1、第二方向D2和第三方向D3形成在基底111上使得存储块BLKa具有三维结构。
基底111可以是具有第一导电类型的阱。例如，基底111可以是注入有诸如硼的III族元素的p阱。在本发明构思的示例性实施例中，基底111可以是设置在n阱内的小型(pocket)p阱。在下文中，假设基底111是p阱(或，小型p阱)。然而，本发明构思的示例性实施例不限于此。
沿第一方向D1延伸且沿第二方向D2分隔开的多个掺杂区121、122和123可以形成在基底111中。在图4、图5和图6中，第一掺杂区121、第二掺杂区122和第三掺杂区123作为示例示出。
多个掺杂区121、122和123可以具有与基底111的第一导电类型不同的第二导电类型。例如，多个掺杂区121、122和123可以包括n型导电材料。在下文中，假设多个掺杂区121、122和123是n型的。然而，本发明构思的示例性实施例不限于此。
如将在随后描述的，多个掺杂区121、122和123可以结合到共源极线。
在多个掺杂区121、122和123中的相邻的掺杂区之间，多个绝缘层112和112a可以沿第三方向D3(垂直于基底111的方向)顺序地形成在基底111上。多个绝缘层112和112a可以形成为沿第三方向D3分隔开。多个绝缘层112和112a可以沿第一方向D1延伸。
在本发明构思的示例性实施例中，多个绝缘层112和112a可以包括诸如氧化硅的绝缘材料。
在本发明构思的示例性实施例中，与基底111接触的绝缘层112a的厚度可以比绝缘层112的厚度薄。
在多个掺杂区121、122和123中的相邻的掺杂区之间，可以形成沿第一方向顺序地布置并沿第三方向D3穿透多个绝缘层112和112a的多个支柱PL11、PL12、PL21和PL22。多个支柱PL11、PL12、PL21和PL22可以穿过多个绝缘层112和112a与基底111接触。
在本发明构思的示例性实施例中，多个支柱PL11、PL12、PL21和PL22可以通过垂直地图案化多个绝缘层112和112a而形成。
在本发明构思的示例性实施例中，多个支柱PL11、PL12、PL21和PL22中的每个可以包括内部材料115以及围绕内部材料115的沟道层114。
沟道层114可以包括与基底111(为第一导电类型)具有相同导电类型的半导体材料(例如，硅)。例如，沟道层114可以包括p型半导体材料。在下文中，假设沟道层114为p型。然而，本发明构思的示例性实施例不限于此。例如，沟道层114可以包括作为非导体的本征半导体。
内部材料115可以包括绝缘材料。在本发明构思的示例性实施例中，内部材料115可以包括氧化硅。在本发明构思的示例性实施例中，内部材料115可以包括气隙。
如图5和图6中示出的，在多个掺杂区121、122和123中的相邻的掺杂区之间，电荷存储层116可以沿多个绝缘层112和112a与沟道层114的暴露的表面而形成。电荷存储层116可以通过捕获来自沟道层114的电荷来存储数据。
如图5和图6中示出的，多个栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9和GEL10可以形成在被电荷存储层116围绕的空间中。多个栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9和GEL10的距基底111的高度可以相互不同。在图4、5和6中，作为示例，存储块BLKa被示出为包括第一至第十栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9和GEL10。然而，栅电极层的数量不限于此。
在本发明构思的示例性实施例中，多个栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9和GEL10可以包括诸如钨的金属导电材料。
在本发明构思的示例性实施例中，多个栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9和GEL10可以包括诸如多晶硅的非金属导电材料。
多个栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9和GEL10可以沿第一方向D1延伸。
如图5和图6中示出的，多个绝缘层112和112a与多个栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9和GEL10可以沿垂直于基底111的第三方向D3交替地布置，电荷存储层116可以形成在多个绝缘层112和112a与多个栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9和GEL10之间。另外，多个栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9和GEL10、电荷存储层116和沟道层114可以沿第二方向D2顺序地布置。
多个栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9和GEL10可以在多个掺杂区121、122和123上通过字线切口WL CUT分开。字线切口WL CUT可以暴露多个掺杂区121、122和123。字线切口WL CUT可以沿第一方向D1延伸。
在本发明构思的示例性实施例中，可以去除形成在多个绝缘层112和112a之中的最上绝缘层的上表面上的电荷存储层116。
多个漏极130可以分别形成在多个支柱PL11、PL12、PL21和PL22上。在本发明构思的示例性实施例中，多个漏极130可以包括具有第二导电类型的半导体材料(例如，硅)。例如，多个漏极130可以包括n型半导体材料。在下文中，假设多个漏极130是n型的。然而，本发明构思的示例性实施例不限于此。
沿第二方向D2延伸并沿第一方向D1分隔开的多条位线BL1和BL2可以形成在多个漏极130上。在本发明构思的示例性实施例中，多条位线BL1和BL2与多个漏极130可以通过接触插塞连接。
在本发明构思的示例性实施例中，多条位线BL1和BL2可以包括金属导电材料。
在本发明构思的示例性实施例中，多条位线BL1和BL2可以包括诸如多晶硅的非金属导电材料。
多个支柱PL11、PL12、PL21和PL22中的每个支柱与相邻的电荷存储层116以及相邻的栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9和GEL10一起可以构成一个单元串。如图4、图5和图6中示出的，因为多个支柱PL11、PL12、PL21和PL22形成在基底111上，所以存储块BLKa可以包括多个单元串。
多个单元串中的每个单元串可以包括在垂直于基底111的方向(例如，第三方向D3)上堆叠的多个单元晶体管CT。多个栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9和GEL10中的每个栅电极层可以用作单元晶体管CT的栅电极，包括在多个支柱PL11、PL12、PL21和PL22中的每个支柱中的沟道层114可以用作单元晶体管CT的主体。
图7是示出根据本发明构思的示例性实施例的包括在图4、图5和图6的存储块中的单元晶体管的图。
在图7中，作为示例示出了对应于支柱PL11并包括第五栅电极层GEL5的单元晶体管CT。
参照图7，单元晶体管CT可以包括第五栅电极层GEL5、支柱PL11的与第五栅电极层GEL5相邻的一部分以及形成在第五栅电极层GEL5与支柱PL11之间的电荷存储层116。
包括在支柱PL11中的沟道层114可以包括与基底111的p型硅相同的p型硅。沟道层114可以用作单元晶体管CT的主体。因为沟道层114形成在垂直于基底111的方向上，所以沟道层114可以用作单元晶体管CT的垂直主体。当单元晶体管CT操作时，垂直的通道可以形成在沟道层114处。
电荷存储层116可以包括第一至第三子绝缘层117、118和119。
第一子绝缘层117可以形成为相邻于支柱PL11。第一子绝缘层117可以用作单元晶体管CT的隧穿绝缘层。在本发明构思的示例性实施例中，第一子绝缘层117可以包括热氧化膜。在本发明构思的示例性实施例中，第一子绝缘层117可以包括氧化硅层。
第二子绝缘层118可以存储从沟道层114经第一子绝缘层117隧穿的电荷。例如，第二子绝缘层118可以用作单元晶体管CT的电荷捕获层。在本发明构思的示例性实施例中，第二子绝缘层118可以包括包括氮化物层。在本发明构思的示例性实施例中，第二子绝缘层118可以包括金属氧化物层。
第三子绝缘层119可以形成为相邻于第五栅电极层GEL5。第三子绝缘层119可以用作单元晶体管CT的阻挡绝缘层。第三子绝缘层119可以由单层或多层来形成。第三子绝缘层119可以是具有比第一子绝缘层117和第二子绝缘层118的介电常数大的介电常数的高介电层。在本发明构思的示例性实施例中，第三子绝缘层119可以包括氧化硅层。
在本发明构思的示例性实施例中，第一子绝缘层至第三子绝缘层117、118和119可以包括氧化物-氮化物-氧化物(ONO)。
第五栅电极层GEL5可以用作单元晶体管CT的栅电极。
例如，用作栅电极的多个栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9和GEL10、用作阻挡绝缘层的第三子绝缘层119、用作电荷捕获层的第二子绝缘层118、用作隧穿绝缘层的第一子绝缘层117以及用作垂直主体的沟道层114可以构成堆叠在垂直于基底111方向上的单元晶体管CT。
单元晶体管CT中的每个可以具有以多个支柱PL11、PL12、PL21和PL22中的对应的支柱为中心的圆柱形形状。
如下面将参照图6描述的，存储块BLKa中包括的单元晶体管CT可以根据高度而用于不同的目的。
在本发明构思的示例性实施例中，在单元晶体管CT之中，位于上部的至少一个单元晶体管可以用作串选择晶体管SST。例如，包括第十栅电极层GEL10的单元晶体管CT可以用作串选择晶体管SST。在本发明构思的示例性实施例中，电荷存储层116可以不形成在用作串选择晶体管SST的单元晶体管CT中。
在本发明构思的示例性实施例中，在单元晶体管CT之中，位于下部的至少一个单元晶体管可以用作地选择晶体管GST。例如，包括第一栅电极层GEL1的单元晶体管CT可以用作地选择晶体管GST。在本发明构思的示例性实施例中，电荷存储层116可以不形成在用作地选择晶体管GST的单元晶体管CT中。
在本发明构思的示例性实施例中，在单元晶体管CT之中，位于至少一个串选择晶体管SST与至少一个地选择晶体管GST之间的单元晶体管可以用作存储单元。例如，包括第二至第九栅电极层GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8和GEL9的单元晶体管CT可以分别用作第一至第八存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8。存储单元也可以被称为单元晶体管。
在本发明构思的示例性实施例中，与串选择晶体管SST的栅电极对应的第十栅电极层GEL10可以连接到串选择线SSL，与地选择晶体管GST的栅电极对应的第一栅电极层GEL1可以连接到地选择线GSL，与存储单元的栅电极对应的第二至第九栅电极层GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8和GEL9可以分别连接到第一至第八字线WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8。
图8是示出根据本发明构思的示例性实施例的图4、图5和图6的存储块的等效电路的电路图。
在图8中，假设图4、图5和图6的存储块BLKa包括在第十栅电极层GEL10上方的第一附加栅电极层以及在第一栅电极层GEL1下方的第二附加栅电极层。
参照图4至图8，多个掺杂区121、122和123可以连接到共源极线CSL。
多个垂直串CS11、CS12、CS21、CS22、CS31、CS32、CS41和CS42可以形成在多条位线BL1和BL2与共源极线CSL之间。垂直串CS11、CS21、CS31和CS41可以结合在第一位线BL1与共源极线CSL之间。垂直串CS12、CS22、CS32和CS42可以结合在第二位线BL2与共源极线CSL之间。
图8中示出的多个垂直串CS11、CS 12、CS21和CS22可以分别对应于多个支柱PL11、PL12、PL21和PL22。例如，四个支柱PL11、PL12、PL21和PL22、多个栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9和GEL10以及电荷存储层116可以形成四个垂直串CS11、CS12、CS21和CS22。
在本发明构思的示例性实施例中，第一栅电极层GEL1与电荷存储层116及多个支柱PL11、PL12、PL21和PL22一起可以构成地选择晶体管GST2。在本发明构思的示例性实施例中，与地选择晶体管GST2的栅电极对应的第一栅电极层GEL1可以连接到地选择线GSL12和GSL22。例如，沿第一方向D1布置的地选择晶体管GST2可以连接到同一地选择线，沿第二方向D2分隔开的地选择晶体管GST2可以连接到相互不同的地选择线。在本发明构思的示例性实施例中，包括第一栅电极层GEL1的所有的地选择晶体管GST2可以连接到同一地选择线。图8中还示出了地选择线GSL11、GSL21、GSL31、GSL32、GSL41和GSL42。
在本发明构思的示例性实施例中，第二至第九栅电极层GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8和GEL9与电荷存储层116及多个支柱PL11、PL12、PL21和PL22一起可以构成第一至第八存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8。与第一至第八存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8的栅电极对应的第二至第九栅电极层GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8和GEL9可以分别连接到第一至第八字线WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8。换而言之，形成在同一高度处的存储单元可以共同连接到同一字线。当电压施加到在多条字线WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8之中的选择的字线时，电压可以施加到在多个垂直串CS11、CS12、CS21和CS22中连接到选择的字线的所有存储单元。
在本发明构思的示例性实施例中，第一存储单元MC1和第八存储单元MC8可以用虚设存储单元DMC1和DMC2来实现。
在本发明构思的示例性实施例中，第十栅电极层GEL10与电荷存储层116及多个支柱PL11、PL12、PL21和PL22一起可以构成串选择晶体管SST2。与串选择晶体管SST2的栅电极对应的第十栅电极层GEL10可以连接到串选择线SSL11和SSL21。例如，沿第一方向D1布置的串选择晶体管SST2可以连接到同一串选择线，沿第二方向D2分隔开的串选择晶体管SST2可以连接到相互不同的串选择线。
图9是示出根据本发明构思的示例性实施例的图8的等效电路图的平面结构的图。
参照图4至图9，图8的等效电路图可以包括四个平面。在图8中，垂直串CS11和CS12可以构成第一平面PLANEa，垂直串CS21和CS22可以构成第二平面PLANEb，垂直串CS31和CS32可以构成第三平面PLANEc，垂直串CS41和CS42可以构成第四平面PLANEd。第一字线WL1可以根据平面而被划分成第一子字线WLa1至WLd1，第二字线WL2可以根据平面而被划分成第二子字线WLa2至WLd2，第三字线WL3可以根据平面划分成第三子字线WLa3至WLd3，第四字线WL4可以根据平面而被划分成第四子字线WLa4至WLd4，第五字线WL5可以根据平面而被划分成第五子字线WLa5至WLd5，第六字线WL6可以根据平面而被划分成第六子字线WLa6至WLd6，第七字线WL7可以根据平面而被划分成第七子字线WLa7至WLd7，第八字线WL8可以根据平面而被划分成第八子字线WLa8至WLd8。
布置在同一平面中的垂直串可以连接到同一串选择线，布置在不同平面中的垂直串可以连接到相互不同的串选择线。例如，布置在第一平面PLANEa中的垂直串CS11和CS12可以连接到第一串选择线SSL11和SSL12，布置在第二平面PLANEb中的垂直串CS21和CS22可以连接到第二串选择线SSL21和SSL22。
可以由通过选择串选择线SSL11、SSL12、SSL21、SSL22、SSL31、SSL32、SSL41和SS42中的一对串选择线的单位平面来选择垂直串。例如，当选择了第一串选择线SSL11和SSL12时，连接到第一串选择线SSL11和SSL12的垂直串CS11和CS12可以电连接到多条位线BL1和BL2，以及连接到没有被选择的第二串选择线SSL21和SSL22的垂直串CS21和CS22可以与多条位线BL1和BL2电断开。
沿第二方向D2布置的垂直串可以连接到同一位线，沿第一方向D1分隔开的垂直串可以连接到相互不同的位线。例如，垂直串CS11和CS21可以连接到第一位线BL1，垂直串CS12和CS22可以连接到第二位线BL2。
在图4至图8中，作为示例，每个垂直串被示出为包括两个串选择晶体管SST1和SST2、两个地选择晶体管GST1和GST2以及布置在串选择晶体管SST2与地选择晶体管GST2之间的第一至第八存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8。然而，串选择晶体管SST、地选择晶体管GST以及存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8的数量不限于此。
如上所述，存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8中的每个存储单元可以包括对应的栅电极层GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8和GEL9、电荷存储层116以及沟道层114。可以通过将电场施加在对应的栅电极层GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8和GEL9与沟道层114之间使得电荷可以在电荷存储层116与沟道层114之间隧穿来对存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8中的每个存储单元执行编程操作和擦除操作。因为沟道层114电连接到基底111，所以可以通过将具有不同大小的不同电压施加到对应的栅电极层GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8和GEL9与基底111来对存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8中的每个存储单元执行编程操作和擦除操作。
在本发明构思的示例性实施例中，可以通过将比施加到基底111的电压高的电压施加到对应的栅电极层GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8和GEL9使得负电荷可以从沟道层114隧穿到电荷存储层116来对存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8中的每个存储单元执行编程操作。
在本发明构思的示例性实施例中，可以通过将比施加到对应的栅电极层GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8和GEL9的电压高的电压施加到基底111使得负电荷可以从电荷存储层116隧穿到沟道层114来对存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8中的每个存储单元执行擦除操作。
在本发明构思的示例性实施例中，可以通过将比施加到对应的栅电极层GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8和GEL9的电压高的电压施加到基底111使得正电荷可以从沟道层114隧穿到电荷存储层116来对存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8中的每个存储单元执行擦除操作。
多个存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8中的每个存储单元可以具有以多个支柱PL11、PL12、PL21和PL22中的对应的一个支柱为中心的圆柱形形状。
因为多个支柱PL11、PL12、PL21和PL22中的每个支柱通过垂直地图案化多个绝缘层112和112a而形成，所以多个支柱PL11、PL12、PL21和PL22中的每个支柱的宽度可以随着它越靠近支柱的底部而减小。例如，如图6中示出的，多个支柱PL11、PL12、PL21和PL22的下部的直径Wb小于多个支柱PL11、PL12、PL21和PL22的上部的直径Wt使得多个支柱PL11、PL12、PL21和PL22中的每个支柱可以是具有倾角a的V形圆柱体。
多个支柱PL11、PL12、PL21和PL22的其上形成有多个存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8的部分的直径可以根据它们距基底111的高度而互不相同。换而言之，多个存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8的直径可以根据它们距基底111的高度而互不相同。例如，在多个存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8之中，布置在多个支柱PL11、PL12、PL21和PL22的较下部的存储单元可以具有相对小的直径，布置在多个支柱PL11、PL12、PL21和PL22的较上部的存储单元可以具有相对大的直径。
再次参照图2B，控制电路500可以从存储控制器20接收指令信号CMD和地址信号ADDR并基于指令信号CMD和地址信号ADDR控制非易失性存储装置30的擦除循环、编程循环和读取操作。编程循环可以包括编程操作和编程验证操作。擦除循环可以包括擦除操作和擦除验证操作。
例如，控制电路500可以基于指令信号CMD产生用于控制电压产生器600的控制信号CTL，并且基于地址信号ADDR产生行地址R_ADDR和列地址C_ADDR。控制电路500可以向地址解码器400提供行地址R_ADDR并且向数据输入/输出电路470提供列地址C_ADDR。行地址R_ADDR可以包括块地址BLK_ADDR。控制电路500可以向地址解码器400提供重置信号RST并且可以向页缓冲电路460提供控制信号PBC。
地址解码器400可以通过至少一条串选择线SSL、多条字线WL以及至少一条地选择线GSL结合到存储单元阵列100。在编程操作或读取操作期间，地址解码器400可以基于行地址R_ADDR确定多条字线WL中的一条为选择的字线并且确定多条字线WL中除了选择的字线之外的剩余的字线为未选择的字线。
电压产生器600可以从存储控制器20接收电力PWR并且可以基于控制信号CTL产生用于存储单元阵列100的操作的字线电压VWL。字线电压VWL可以通过地址解码器400施加到多条字线WL。
例如，在擦除操作期间，电压产生器600可以将擦除电压施加到存储块的井(well)并且可以施加地电压到存储块的所有字线。在擦除验证操作期间，电压产生器600可以将擦除验证电压施加到存储块的所有字线或者以单位字线为基础将擦除验证电压顺序地施加到字线。
例如，在编程操作期间，电压产生器600可以将编程电压施加到选择的字线并且可以将编程通过电压施加到未选择的字线。另外，在编程验证操作期间，电压产生器600可以将编程验证电压施加到选择的字线并且可以将验证通过电压施加到未选择的字线。
另外，在读取操作期间，电压产生器600可以将读取电压施加到选择的字线并且可以将读取通过电压施加到未选择的字线。
页缓冲电路460可以通过多条位线BL结合到存储单元阵列100。页缓冲电路460可以包括多个页缓冲器。在本发明构思的示例性实施例中，一个页缓冲器可以连接到一条位线。在本发明构思的示例性实施例中，一个页缓冲器可以连接到两条或多条位线。
页缓冲电路460可以使将被编程的数据临时存储在选择的页中或者可以临时存储从选择的页读取出的数据。
数据输入/输出电路470可以通过数据线DL结合到页缓冲电路460。在编程操作期间，数据输入/输出电路470可以从存储控制器20接收编程数据DATA并基于从控制电路500接收的列地址C ADDR将编程数据DATA提供到页缓冲电路460。在读取操作期间，数据输入/输出电路470可以基于从控制电路500接收的列地址C_ADDR向存储控制器20提供存储在页缓冲电路460中的读取数据DATA。
另外，页缓冲电路460和数据输入/输出电路470从存储单元阵列100的第一区读取数据并将读取的数据写入到存储单元阵列100的第二区。换而言之，页缓冲电路460和数据输入/输出电路470可以执行回拷贝操作。
图10是示出根据本发明构思的示例性实施例的图2B的非易失性存储装置中的控制电路的框图。
参照图10，控制电路500包括指令解码器510、地址缓冲器520、控制信号产生器530和状态信号产生器(或状态产生器)540。
指令解码器510对指令CMD解码并向控制信号产生器530提供解码后的指令D_CMD。指令解码器510也可以向状态信号产生器540提供解码后的指令D_CMD。
地址缓冲器520接收地址信号ADDR，向地址解码器400提供行地址R_ADDR，并且向数据输入/输出电路470提供列地址C_ADDR。
控制信号产生器530接收解码后的指令D_CMD，基于由解码后的指令D_CMD指向的操作产生控制信号CTL，并且向电压产生器600提供控制信号CTL。
状态信号产生器540基于指令CMD和解码后的指令D_CMD中的一个指令产生指示非易失性存储装置30的操作状态的状态信号RnB并且向存储控制器20提供状态信号RnB。当非易失性存储装置30执行诸如编程操作、读取操作和擦除操作的存储操作时，状态信号产生器540输出具有第一逻辑电平的状态信号RnB以指示非易失性存储装置30的忙碌状态。当非易失性存储装置30不执行存储操作时，状态信号产生器540输出具有第二逻辑电平的状态信号RnB以指示非易失性存储装置30的就绪状态。
图11是示出根据本发明构思的示例实施例的图2B的非易失性存储装置中的电压产生器的框图。
参照图11，电压产生器600包括高电压产生器610和低电压产生器630。电压产生器600还可以包括负电压产生器650。
高电压产生器610可以响应于第一控制信号CTL1根据由解码后的指令D_CMD指向的操作产生编程电压VPGM、编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS和擦除电压VERS。编程电压VPGM施加到选择的字线，编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS可以施加到未选择的字线，擦除电压VERS可以施加到存储块的阱。第一控制信号CTL1可以包括多个位，其中，多个位指示由解码后的指令D_CMD指向的操作以及由比较信号指示的编程/擦除周期的数量。
低电压产生器630可以响应于第二控制信号CTL2根据由解码后的指令D_CMD指向的操作产生编程验证电压VPV、读取电压VRD和擦除验证电压VER。编程验证电压VPV、读取电压VRD和擦除验证电压VER可以根据非易失性存储装置30的操作施加到选择的字线。第二控制信号CTL2可以包括指示由解码后的指令D_CMD指向的操作的多个位。
负电压产生器650可以响应于第三控制信号CTL3根据由解码后的指令D_CMD指向的操作产生具有负电平的编程验证电压VPV'、读取电压VRD'和擦除验证电压VER'。第三控制信号CTL3可以包括指示由解码后的指令D_CMD指向的操作的多个位。
图12A是示出操作根据本发明构思的示例性实施例的非易失性存储装置的方法的流程图。
例如，可以由图2B的非易失性存储装置30来执行图12A的操作的方法。
参照图1至图12A，在操作非易失性存储装置30的方法中，对存储块BLK1至BLKz中的第一存储块BLKa执行第一存储操作(S100)。当第一存储操作对应于编程操作或擦除操作时，第一存储块BLKa的一些单元晶体管的每个阈值电压可以通过第一存储操作改变成对应的目标状态。在第一存储操作完成之后当状态信号RnB在等于或大于参考区间的区间期间指示非易失性存储装置30的就绪状态时，执行固化操作。例如，对第一存储块BLKa的至少一些部分执行固化操作使得电子在第一存储块BLKa的垂直串中的至少一个垂直串的沟道层中移动(S200)。在固化操作完成之后对第一存储块BLKa的至少一些部分执行第二存储操作(S300)。
可以对第一存储块BLKa的至少一些部分执行第一存储操作。第一存储块BLKa的所述至少一些部分可以是第一存储块BLKa的一个页，或者第一存储块BLKa的垂直串CS11、CS12、CS21、CS22、CS31、CS32、CS41和CS42中的一个、一些或全部。在本发明构思的示例性实施例中，第一存储操作可以是编程操作，第二存储操作可以是读取操作。在本发明构思的示例性实施例中，第一存储操作可以是读取操作，第二存储操作可以是另一个读取操作。在本发明构思的示例性实施例中，第一存储操作可以是擦除操作，第二存储操作可以是读取操作。
图12B是示出根据本发明构思的示例性实施例的在执行图12A的方法时存储系统的操作的时序图。
参照图1、图2A、图2B、图10、图12A和图12B，在状态信号RnB为就绪状态的时刻T0与时刻T11之间，存储控制器20向非易失性存储装置30传输指令CMD、地址ADDR和数据DATA。非易失性存储装置30在时刻T11与时刻T12之间响应于指令CMD、地址ADDR和数据DATA执行第一存储操作(1st MEM_OP)。第一存储操作(1st MEM_OP)可以是编程操作，并且在执行第一存储操作(1st MEM_OP)的同时，状态信号RnB设置为指示忙碌状态的低电平。
在时刻T12完成第一存储操作(1st MEM_OP)，当状态信号RnB设置为指示就绪状态的高电平时，计数器27将设置为就绪状态的状态信号RnB与参考区间进行比较。当设置为就绪状态的状态信号RnB在时刻T13超出参考区间时，存储控制器20向非易失性存储装置30发送指向固化操作(CURING_OP)的指令CMD和地址ADDR。非易失性存储装置30在时刻T14响应于指向固化操作(CURING_OP)的指令CMD和地址ADDR来开始固化操作(CURING_OP)，并且在时刻T15完成固化操作(CURING_OP)。在完成固化操作(CURING_OP)的时刻T5，非易失性存储装置30将状态信号RnB设置为高电平。
在状态信号RnB为就绪状态的时刻T16与时刻T17之间，存储控制器20向非易失性存储装置30发送指令CMD和地址ADDR。在时刻T17与时刻T18之间，非易失性存储装置30响应于指令CMD和地址ADDR执行第二存储操作(2nd MEM_OP)。第二存储操作(2nd MEM_OP)可以是编程操作，在完成第二存储操作(2nd MEM_OP)的时刻T18，状态信号RnB设置为高电平。
如上所述，当非易失性存储装置30的就绪状态维持在等于或大于参考区间的区间期间时，存储控制器20向非易失性存储装置30指向固化操作，并且非易失性存储装置30响应于所述指向执行固化操作。因此，可以提高第二存储操作的可靠性。
图13是示出根据本发明构思的示例性实施例的图12A的操作的方法中的固化操作的流程图，图14示出了根据本发明构思的示例性实施例的图8的存储块的垂直串，图15示出了根据本发明构思的示例性实施例的在图13的固化操作中施加到第一垂直串的电压。
在图14中，以图8的存储块BLKa中的垂直串CS11、CS12、CS21、CS22、CS31、CS32、CS41和CS42中的第一垂直串CS11为例。另外，假设第一垂直串CS11包括一个地选择晶体管和一个串选择晶体管。
参照图13至图15，为了对第一存储块BLKa的至少一些部分执行固化操作(S200a)，通过向结合到第一垂直串CS 11的串选择晶体管SST的串选择线SSL1施加截止电压VTOFF来使第一垂直串CS11的串选择晶体管SST截止(S210a)。截止电压VTOFF可以是地电压GND。在时刻T21与时刻T22之间，分别将多个导通电压VTON1至VTON8施加到结合到存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8的字线WL1至WL8，将导通电压VTONG施加到结合到地选择晶体管GST的地选择线GSL1(S220a)。同时，连接到地选择晶体管GST的共源极线CSL的电压维持在地电压GND(S230a)。导通电压VTON1至VTON8以及导通电压VTONG中的每个电平可以大于存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8以及地选择晶体管GST的阈值电压的对应的电平。例如，导通电压VTON1可以大于存储单元MC1的阈值电压，导通电压VTONG可以大于地选择晶体管GST的阈值电压。
导通电压VTON1至VTON8以及导通电压VTONG可以具有彼此相同的电平，导通电压VTON1至VTON8以及导通电压VTONG中的一些或全部可以具有不同的电平。
当导通电压VTON1至VTON8以及导通电压VTONG分别施加到字线WL1至WL8以及地选择线GSL1时，存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8以及地选择晶体管GST导通。因为共源极线CSL的电压维持在地电压GND，所以可以在栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8和GEL9与沟道层114之间形成电场。电场可以将在执行第一存储操作之后在沟道层114的陷阱中俘获的电子(或空穴)移动到沟道层114的表面。在这种情况下，存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8的阈值电压中的至少一些可以恢复到接近存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8在完成第一存储操作的时刻具有的目标状态。
图16是示出根据本发明构思的示例性实施例在图12A的方法中的固化操作的流程图，图17示出了根据本发明构思的示例性实施例的图8的存储块的垂直串，图18示出了根据本发明构思的示例性实施例的在图16的固化操作中施加到第一垂直串的电压。
在图17中，以图8的存储块BLKa中的垂直串CS11、CS12、CS21、CS22、CS31、CS32、CS41和CS42中的第一垂直串CS11为例。另外，假设第一垂直串CS11包括一个地选择晶体管和一个串选择晶体管。
参照图16至图18，为了对第一存储块BLKa的至少一些部分执行固化操作(S200b)，通过将控制信号BLSHF设置为地电压GND来切断连接到垂直串中的第一垂直串CS11的位线BL1与页缓冲器PB1之间的连接。例如，在时刻T21与时刻T22之间，将处于地电压GND的控制信号BLSHF施加到晶体管PT1以切断连接(S210b)。晶体管PT1连接位线BL1与页缓冲器PB1。在时刻T21与时刻T22之间，导通电压VTONS施加到结合到串选择晶体管SST的串选择线SSL1，多个导通电压VTON1至VTON8分别施加到结合到存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8的字线WL1至WL8，导通电压VTONG施加到结合到地选择晶体管GST的地选择线GSL1(S220b)。同时，连接到地选择晶体管GST的共源极线CSL的电压维持在地电压GND(S230b)。导通电压VTONS、VTON1至VTON8以及VTONG中的每个电平可以大于串选择晶体管SST、存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8以及地选择晶体管GST的阈值电压的对应的电平。
导通电压VTONS、VTON1至VTON8以及VTONG可以具有彼此相同的电平，导通电压VTONS、VTON1至VTON8以及VTONG中的一些或全部可以具有不同的电平。
当导通电压VTONS、VTON1至VTON8以及VTONG分别施加到串选择线SSL1、字线WL1至WL8以及地选择线GSL1时，串选择晶体管SST、存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8以及地选择晶体管GST导通。因为共源极线CSL的电压维持在地电压GND，所以可以在栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9和GEL10与沟道层114之间形成电场。电场可以将在执行第一存储操作之后在沟道层114的陷阱中俘获的电子(或空穴)移动到沟道层114的表面。在这种情况下，存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8的阈值电压中的至少一些可以恢复到接近存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8在完成第一存储操作的时刻具有的目标状态。
图19A至图19F是示出本发明构思的示例性实施例的图。
在图19A至图19F中，以图7的单元晶体管CT中的附图标号140指示的部分为例。图19A至图19F中的部分140可以包括第五栅电极层GEL5、电荷捕获层118和沟道层114。
图19A示出在执行第一存储操作之前单元晶体管CT的部分140。
如上述，因为沟道层114用多晶硅来形成，所以陷阱150可以形成在硅晶体的晶界中。
图19B示出紧接在执行第一存储操作之后单元晶体管CT的部分140。
参照图19B，当对包括单元晶体管CT的第一存储块BLKa的至少一些部分执行第一存储操作时，电子在电荷捕获层118中以及相邻于沟道层114的表面而形成的陷阱中被俘获(或被捕获)。
图19C示出当执行第一存储操作之后经历一段时间时单元晶体管CT的部分140。
参照图19C，当对包括单元晶体管CT的第一存储块BLKa的至少一些部分执行第一存储操作之后经历一段时间时，在相邻于沟道层114的表面而形成的陷阱(或多个陷阱)中被俘获(或被捕获)的电子e，如通过附图标号151表示的，从沟道层114的表面沿反方向移动，并且可以改变单元晶体管CT的阈值电压的分布。反方向151可以是远离沟道层114的表面向陷阱150移动的方向。
图19D示出紧接在执行第一存储操作之后单元晶体管CT的分布GR1以及当执行第一存储操作之后经历一段时间时单元晶体管CT的分布GR2。
如参照图19D所理解的，当对包括单元晶体管CT的第一存储块BLKa的至少一些部分执行第一存储操作时，单元晶体管CT的阈值电压Vt的分布从曲线图GR1移动到曲线图GR2。
图19E示出了根据本发明构思的示例性实施例对包括单元晶体管CT的第一存储块BLKa的至少一些部分执行固化操作时的电压，图19F示出在执行固化操作之后单元晶体管CT的部分140。
参照图19E和图19F，为了使单元晶体管CT的阈值电压的改变恢复，第一电压V1施加到第五栅电极层GEL5，其电平比第一电压V1的电平低的第二电压V2经基底111施加到沟道层114。在这种情况下，沿从第五栅电极层GEL5到沟道层114的方向形成电场EF，如通过附图标号153表示的，陷阱150中俘获的电子e响应于电场EF朝向沟道层114的表面移动。因此，单元晶体管CT的阈值电压可以恢复到紧接在完成第一存储操作之后单元晶体管CT所具有的目标状态。
在对第一存储块BLKa的至少一些部分执行固化操作之后，对第一存储块BLKa的至少一些部分执行第二存储操作。
在本发明构思的示例性实施例中，第一存储操作是对第一存储块BLKa执行的编程操作(或编程循环)，第二存储操作是对第一存储块BLKa执行的读取操作。
如参照图19A至图19F描述的，在执行编程操作之后存储单元的阈值电压的分布随时间流逝而改变。当对第一存储块BLKa的一部分执行读取操作而不对其执行固化操作时，在执行读取操作时由于存储单元的阈值电压的分布的偏移造成错误位的数量可能增加。当错误位的数量超过纠错代码的纠错能力时，会使非易失性存储装置30的性能劣化。然而，根据本发明构思的示例性实施例，在对第一存储块BLKa执行第一存储操作(编程操作)之后，对第一存储块BLKa的至少一些部分执行固化操作，随后对第一存储块BLKa执行第二存储操作(读取操作)。因为在将存储单元的分布恢复到接近目标状态之后执行读取操作，所以可以减少错误位的数量。因此，可以提高非易失性存储装置30的性能。
在本发明构思的示例性实施例中，第一存储操作是对第一存储块BLKa执行的擦除操作(或擦除循环)，第二操作是在擦除操作之后对第一存储块BLKa执行的编程操作。
当对第一存储块BLKa执行擦除操作时，除了在图7中的电荷捕获层118中还可以在隧穿绝缘层117中俘获空穴。随着时间流逝，隧穿绝缘层117中俘获的空穴可以容易地移动到沟道层114中的陷阱150，因此，存储单元的阈值电压的分布可能偏移。
根据本发明构思的示例性实施例，在对第一存储块BLKa执行擦除操作之后，对第一存储块BLKa的至少一些部分执行固化操作，随后在沟道层114中的陷阱150中捕获的空穴可以往回移动到隧穿绝缘层117中。因此，存储单元的分布可以恢复到接近擦除状态。
可以对包括在存储块中的多个垂直串同时执行固化操作。
图20示出了根据本发明构思的示例性实施例正在对包括在存储块中的多个垂直串同时执行的固化操作。
在图20中，以图8的存储块BLKa中的垂直串CS11、CS12、CS21、CS22、CS31、CS32、CS41和CS42为例，另外，假设垂直串CS11、CS 12、CS21、CS22、CS31、CS32、CS41和CS42中的每个包括一个地选择晶体管和一个串选择晶体管。
参照图8和图20，在对存储块BLKa的页同时地或顺序地执行第一存储操作之后，可以对垂直串CS11、CS12、CS21、CS22、CS31、CS32、CS41和CS42同时执行固化操作。在时刻T21与时刻T22之间，在垂直串CS11、CS 12、CS21、CS22、CS31、CS32、CS41和CS42中的每个中，多个导通电压VTONS、VTON1至VTON8以及VTONG分别施加到结合到串选择晶体管SST的串选择线SSL、结合到存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8的字线WL1至WL8以及结合到地选择晶体管GST的地选择线GSL1，如参照图14和图17描述的，连接到地选择晶体管GST的共源极线CSL的电压维持在地电压GND。因此，在垂直串CS11、CS 12、CS21、CS22、CS31、CS32、CS41和CS42中的每个中，存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8的阈值电压中的至少一些可以响应于形成在栅电极层GEL1、GEL2、GEL3、GEL4、GEL5、GEL6、GEL7、GEL8、GEL9、GEL10与沟道层114之间的电场，来恢复到接近目标状态。
另外，在时刻T21与时刻T22之间，可以通过将控制信号BLSHF设置为地电压GND来切断连接到垂直串CS11、CS 12、CS21、CS22、CS31、CS32、CS41和CS42中的每个的位线与对应的页缓冲器之间的连接，由此来减小电流消耗，其中，控制信号BLSHF施加到连接位线与对应的页缓冲器的晶体管。
可以对存储块BLK1至BLKz中的两个或更多个存储块同时执行根据本发明构思的示例性实施例的固化操作。当同时对两个或更多个存储块执行固化操作并且存储块BLK1至BLKz包括至少一个坏存储块时，可以对除了所述至少一个坏存储块之外的两个或更多个存储块执行固化操作。
图21是示出根据本发明构思的示例性实施例的图2B的非易失性存储装置中的地址解码器的框图。
在图21中，为了便于解释，示出了存储单元阵列100和电压产生器600。假设存储单元阵列100包括多个存储块101至108。
参照图21，地址解码器400可以包括解码器410、地址比较器420、坏块地址寄存器(BBAR)430和多个选择电路441至448。
坏块地址寄存器430可以存储坏块地址组，坏块地址组对应于指示存储块101至108中的至少一个坏块的地址。坏块是存储块101至108中的包括具有错误位的至少一页的存储块，所述错误位通过ECC是不可纠正的。
坏块地址组可以包括第一坏块地址IBBA和第二坏块地址RTBBA。在非易失性存储装置30的上电顺序之前，第一坏块地址IBBA可以存储在坏块地址寄存器430中，并且当非易失性存储装置30正在操作时，第二坏块地址RTBBA可以存储在坏块地址寄存器430中。第二坏块地址RTBBA是在非易失性存储装置30操作时被确定为坏块的存储块的块地址并且也可以被称为运行时坏块地址。
地址比较器420将来自控制电路500的块地址BLK_ADDR与坏块地址组进行比较以输出指示块地址BLK_ADDR与坏块地址组是否匹配的匹配信号MS。匹配信号MS输出到解码器410。
解码器410对块地址BLK_ADDR进行解码，产生用于选择存储块101至108中的两个或更多个块的块选择信号并且向选择电路441至448提供块选择信号。解码器410基于匹配信号MS产生块选择信号使得没有从存储块101至108选择至少一个坏块。
选择电路441至448中的每个可以通过串选择线SSL、多条字线WL和地选择线GSL结合到存储块101至108中的对应的一个存储块。另外，选择电路441至448中的每个可以响应于块选择信号将来自电压产生器600的字线电压VWL选择性地提供到存储块101至108中的对应的一个存储块。
图22详细地示出了根据本发明构思的示例性实施例的图21中的地址解码器。
虽然在图22中，详细地示出了选择电路441的构造，但是选择电路442至448中的每个构造可以与选择电路441的构造基本相同。
参照图22，解码器410对块地址BLK_ADDR和匹配信号MS进行解码以向选择电路441至448中的每个选择电路提供用来同时选择存储块101至108中的两个或更多个存储块的块选择信号BS1至BS8中的对应的一个块选择信号。解码器410产生块选择信号BS1至BS8使得没有从存储块101至108选择至少一个坏块。选择电路441至448中的每个可以响应于块选择信号BS1至BS8中的对应的一个块选择信号将来自电压产生器600的字线电压VWL选择性地提供到存储块101至108中的对应的一个存储块。
解码器410可以基于块地址BLK_ADDR和匹配信号MS选择性地激活块选择信号BS1至BS8中的每个使得被块地址BLK_ADDR指定的存储块被选择而至少一个坏块没有被选择。
选择电路441可以包括选择信号锁存器441a和多个选择晶体管ST1至ST4。多个选择晶体管ST1至ST4可以通过串选择线SSL、字线WL和地选择线GSL结合到存储块101。选择信号锁存器441a可以锁存并存储块选择信号BS1并且可以将块选择信号BS1提供到选择晶体管ST1至ST4的栅极。
当块选择信号BS1在第一逻辑电平处启用时，来自电压产生器600的第一电压V1通过在执行固化操作时导通的选择晶体管ST1至ST4提供到存储块101。当完成固化操作时，选择信号锁存器441a响应于从控制电路500提供的重置信号RST而重置。
当块选择信号BS2在第二逻辑电平处禁用并且存储块102为坏块时，来自电压产生器600的第一电压V1没有通过(选择电路442的)在执行固化操作时截止的选择晶体管ST1至ST4提供到存储块102。
在下文中，将参照图2B、图21和图22描述同时对多个存储块执行的固化操作。
假设完成对存储块101至108中的至少一些的第一存储操作之后，在等于或大于参考区间的区间期间维持非易失性存储装置30的读取状态。当控制电路500从存储控制器20接收用于多块固化的块地址BLK_ADDR时，控制电路500将块地址BLK_ADDR提供到解码器410和地址比较器420。地址比较器420将由块地址BLK_ADDR指定的至少两个块地址中的每个块地址与存储在坏块地址寄存器430中的坏块地址组进行比较，并且向解码器410提供指示至少两个块地址中的每个块地址与坏块地址组是否匹配的匹配信号MS。解码器410对块地址BLK_ADDR和匹配信号MS进行解码并且选择性地激活块选择信号BS1至BS8中的每个以将块选择信号BS1至BS8中的每个提供到选择电路441至448中对应的一个，使得被块地址BLK_ADDR指定的存储块被选择而至少一个坏块没有被选择。
例如，当块地址BLK_ADDR指定存储块101至103且存储块102是坏存储块时，块选择信号BS1和BS3在第一逻辑电平启用，块选择信号BS2在第二逻辑电平禁用。因此，同时对存储块101和103执行固化操作。完成固化操作之后，控制电路500将重置信号RST提供到选择电路441至448中的每个中的选择信号锁存器441a以重置选择信号锁存器441a。
因为同时对两个或更多个存储块执行固化操作，所以在执行固化操作时可以最小化(或减少)存储控制器20的介入操作。
在本发明构思的示例性实施例中，选择电路441至448中的每个可以包括坏块锁存器而不是选择信号锁存器441a。在这种情况下，与图21中的坏块地址寄存器430相似，坏块锁存器可以存储第一坏块地址和第二坏块地址，第一坏块地址可以在非易失性存储装置30中被内部更新，第二坏块地址可以被存储控制器20更新。
图23示出了根据本发明构思的示例性实施例的图1的存储系统的构造。
当对多个块执行固化操作时，可以采用图23的存储系统。
参照图23，非易失性存储装置30中的地址解码器400包括第一坏块地址寄存器430，第一坏块地址寄存器430可以存储第一坏块地址IBBA。存储控制器20包括地址产生器21和第二坏块地址寄存器23，第二坏块地址寄存器23可以存储第二坏块地址RTBBA。当地址产生器21产生块地址BLK_ADDR以对至少两个存储块执行固化操作时，地址产生器21产生使得存储在第二坏块地址寄存器23中的第二坏块地址RTBBA不包括在块地址BLK_ADDR中的块地址BLK_ADDR，并且将块地址BLK_ADDR发送到非易失性存储装置30。非易失性存储装置30将块地址BLK_ADDR与第一坏块地址IBBA进行比较并且控制固化操作使得不对由第一坏块地址IBBA指定的存储块执行固化操作。
图24是示出根据本发明构思的示例性实施例的固态盘或固态驱动器(SSD)的框图。
参照图24，SSD 1000包括多个非易失性存储装置(NVM)1100和SSD控制器1200。
非易失性存储装置1100可以可选择地供应有外部高压VPP。每个非易失性存储装置1100可以采用图2B的非易失性存储装置30。因此，每个非易失性存储装置1100可以对第一存储块执行第一存储操作并且当在完成第一存储操作之后在等于或大于参考区间的区间期间维持就绪状态时，对第一存储块中的至少一些执行固化操作。每个非易失性存储装置1100可以通过在执行固化操作之后对第一存储块执行第二存储操作来减少错误位的数量以提高性能。
SSD控制器1200通过多个通道CH1至CHi连接到非易失性存储装置1100。SSD控制器1200包括一个或更多个处理器1210、缓冲存储器1220、ECC块1230、主机接口1250、非易失性存储器接口1260和计数单元1270。计数单元1270可以包括多个计数器。每个计数器可以分配给通道CH1至Chi中的每个或者非易失性存储装置1100中的每个。如参照图2A描述的，计数单元1270中的每个计数器从非易失性存储装置1100中的对应的一个接收状态信号RnB，将指示就绪状态的状态信号RnB与参考区间进行比较并且在等于或大于参考区间的区间期间维持就绪状态时向处理器1210提供决定信号。处理器1210可以响应于决定信号产生指向固化操作的指令和地址，并将指令和地址提供到对应的非易失性存储装置1100，对应的非易失性存储装置1100执行固化操作。
缓冲存储器1220存储用于驱动SSD控制器1200的数据。缓冲存储器1220包括均存储数据或指令的多条存储线。虽然图24示出缓冲存储器1220包括在SSD控制器1200中，但是本发明构思不限于此。例如，缓冲存储器1220可以位于SSD控制器1200外部。
ECC块1230在写入操作时计算将要编程的数据的纠错代码值并且在读取操作时使用纠错代码值纠正读取的数据中的错误。在数据恢复操作中，ECC块1230纠正从非易失性存储装置1100恢复的数据中的错误。还可以包括代码存储器以存储用来驱动SSD控制器1200的代码数据。代码存储器可以通过非易失性存储装置来实现。
主机接口1250提供与外部装置的接口。非易失性存储器接口1260提供与非易失性存储装置1100的接口。
图25是示出根据本发明构思的示例性实施例的嵌入式多媒体卡(eMMC)的框图。
参照图25，eMMC 2000包括一个或更多个NAND闪存装置2100和控制器2200。
NAND闪存装置2100可以采用图2B的非易失性存储装置30。因此，NAND闪存装置2100可以对第一存储块执行第一存储操作并且当在完成第一存储操作之后在等于或大于参考区间的区间期间维持就绪状态时，对第一存储块中的至少一些执行固化操作。NAND闪存装置2100可以通过在执行固化操作之后对第一存储块执行第二存储操作来减少错误位的数量以提高性能。
控制器2200通过多个通道连接到NAND闪存装置2100。控制器2200包括一个或更多个控制器核(或称为核)2210、主机接口2250和NAND接口2260。控制器核2210控制eMMC 2000的全部操作。控制器核2210包括如参照图2A描述的计数器。主机接口2250被构造为执行控制器2200与主机之间的接口。NAND接口2260被构造为提供NAND闪存装置2100与控制器2200之间的接口。在本发明构思的示例性实施例中，主机接口2250可以是并行接口(例如，MMC接口)。在本发明构思的示例性实施例中，eMMC 2000的主机接口2250可以是串行接口(例如，超高速(UHS)-II、通用闪存(UFS)等)。
eMMC 2000从主机接收电源电压Vcc和Vccq。例如，电源电压Vcc(例如，大约3.3V)供应到NAND闪存装置2100和NAND接口2260，电源电压Vccq(例如，大约1.8V/3.3V)供应到控制器2200。在本发明构思的示例性实施例中，eMMC 2000可以可选择地供应有外部高电压VPPx。
图26是示出根据本发明构思的示例性实施例的UFS的框图。
参照图26，UFS系统3000可以包括UFS主机3100、UFS装置3200和3300、嵌入式UFS装置3400以及可移动的UFS卡3500。UFS主机3100是移动装置的应用处理器。UFS主机3100、UFS装置3200和3300、嵌入式UFS装置3400以及可移动的UFS卡3500中的每个通过UFS协议与外部装置通信。UFS装置3200和3300、嵌入式UFS装置3400以及可移动的UFS卡3500中的至少一个通过图2B的非易失性存储装置30来实现。因此，UFS装置3200和3300、嵌入式UFS装置3400以及可移动的UFS卡3500中的至少一个可以对第一存储块执行第一存储操作并且当在完成第一存储操作之后在等于或大于参考区间的区间期间维持就绪状态时，对第一存储块中的至少一些执行固化操作。UFS装置3200和3300、嵌入式UFS装置3400以及可移动的UFS卡3500中的至少一个可以通过在执行固化操作之后对第一存储块执行第二存储操作来减少错误位的数量以提高性能。
另外，嵌入式UFS装置3400和可移动的UFS卡3500可以使用不同于UFS协议的协议执行通信。UFS主机3100和可移动的UFS卡3500可以通过各种卡协议(例如，USB、MMC、安全数字(SD)、迷你SD、微型SD等)来通信。
图27是示出根据本发明构思的示例性实施例的移动装置的框图。
参照图27，移动装置4000可以包括应用处理器4100、通信模块4200、显示/触摸模块4300、存储装置4400和移动随机存取存储器(RAM)4500。
应用处理器4100控制移动装置4000的操作。应用处理器4100包括计数器4110。计数器4110可以对应于上面描述的计数器(例如，27或1270)中的一个。通信模块4200实现为与外部装置执行无线或有线的通信。显示/触摸模块4300实现为显示由应用处理器4100处理的数据或实现为通过触摸面板接收数据。存储装置4400实现为存储用户数据。存储装置4400可以是eMMC、SSD、UFS装置等。存储装置4400可以采用图2B的非易失性存储装置30。存储装置4400可以对第一存储块执行第一存储操作并且当在完成第一存储操作之后在等于或大于参考区间的区间期间维持就绪状态时，对第一存储块中的至少一些执行固化操作。存储装置4400可以通过在执行固化操作之后对第一存储块执行第二存储操作来减少错误位的数量以提高性能。
移动RAM 4500暂时存储用于移动装置4000的处理操作的数据。
根据本发明构思的示例性实施例的存储器装置或存储装置可以使用各种封装类型或封装构造来封装，例如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、窝伏尔裸片封装、晶圆形式的裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、紧缩型小外形封装(SSOP)、薄型小外形(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理的堆叠封装(WSP)等。
本发明构思可以应用于各种装置和系统。例如，本发明构思可以应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视(TV)、机顶盒、便携式游戏机、导航系统等的系统。
尽管已经参照本发明构思的示例性实施例具体示出并描述了本发明构思，但是对于本领域的普通技术人员来说将明显的是，在不脱离本发明构思的如所附权利要求限定的精神和范围的情况下，在此可以做出形式和细节上的各种改变。

Claims (19)

1.一种操作非易失性存储装置的方法，其中，非易失性存储装置包括多个存储块，每个存储块包括相对于基底沿垂直方向延伸的多个垂直串，所述方法包括以下步骤：
对所述多个存储块中的第一存储块执行第一存储操作；以及
当在完成第一存储操作之后在等于或大于参考区间的区间期间状态信号指示非易失性存储装置的就绪状态时，对第一存储块的一部分执行固化操作。
2.根据权利要求1所述的方法，其中，每个垂直串包括：
至少一个串选择晶体管，连接到与页缓冲器连接的位线；
至少一个地选择晶体管，连接到共源极线；以及
多个单元晶体管，在所述至少一个串选择晶体管与所述至少一个地选择晶体管之间串联连接，
其中，通过所述多个单元晶体管形成垂直通道。
3.根据权利要求1所述的方法，其中，执行固化操作的步骤包括：
使垂直串中的第一垂直串的至少一个串选择晶体管截止；
将导通电压施加到多条字线和地选择线中的每条，其中，第一垂直串包括连接到字线的单元晶体管以及连接到地选择线的至少一个地选择晶体管；以及
将连接到所述至少一个地选择晶体管的共源极线的电压维持在地电压。
4.根据权利要求3所述的方法，其中，每个导通电压大于其施加到的单元晶体管或所述至少一个地选择晶体管的阈值电压。
5.根据权利要求1所述的方法，其中，执行固化操作的步骤包括：
切断连接到垂直串中的第一垂直串的位线与页缓冲器之间的连接；
将导通电压施加到串选择线、多条字线中的每条字线以及地选择线，其中，第一垂直串包括连接到串选择线的至少一个串选择晶体管、连接到字线的单元晶体管以及连接到地选择线的至少一个地选择晶体管；
使连接到所述至少一个地选择晶体管的共源极线的电压维持在地电压。
6.根据权利要求5所述的方法，其中，每个导通电压大于其施加到的所述至少一个串选择晶体管、单元晶体管或所述至少一个地选择晶体管的阈值电压。
7.根据权利要求5所述的方法，其中，同时对第一存储块中的所述多个垂直串执行固化操作。
8.根据权利要求1所述的方法，其中，顺序地对包括第一存储块的所述多个存储块执行第一存储操作，
当所述多个存储块包括至少一个坏存储块时，同时对所述多个存储块中除了所述至少一个坏存储块之外的其它存储块执行固化操作。
9.根据权利要求8所述的方法，其中，基于对用于选择存储块的块地址与包括指定所述至少一个坏存储块的地址的坏块地址组进行的比较，对除了所述至少一个坏存储块之外的所述其它存储块执行固化操作。
10.根据权利要求9所述的方法，其中，坏块地址组包括第一坏块地址和第二坏块地址，
第一坏块地址在非易失性存储装置的上电顺序之前存储在连接到所述多个存储块的地址解码器的坏块地址寄存器中，
第二坏块地址在非易失性存储装置正在操作时存储在坏块地址寄存器中。
11.根据权利要求1所述的方法，所述方法还包括：
在完成固化操作之后，对第一存储块中的至少一些部分执行第二存储操作，
其中，第一存储操作对应于对第一存储块的所述至少一些部分执行的读取操作，第二存储操作对应于对第一存储块的所述至少一些部分执行的编程操作。
12.一种非易失性存储装置，所述非易失性存储装置包括：
存储单元阵列，包括多个存储块，每个存储块包括相对于基底沿垂直方向延伸的多个垂直串；
电压产生器，被构造为响应于控制信号产生字线电压；
地址解码器，被构造为响应于地址信号向存储单元阵列提供字线电压；以及
控制电路，被构造为控制电压产生器和地址解码器使得对所述多个存储块中的第一存储块执行第一存储操作，当在完成第一存储操作之后在等于或大于参考区间的区间期间状态信号指示非易失性存储装置的就绪状态时，响应于来自存储控制器的指令对第一存储块的一部分来执行固化操作。
13.根据权利要求12所述的非易失性存储装置，其中，每个垂直串包括：
至少一个串选择晶体管，连接到与页缓冲器连接的位线；
至少一个地选择晶体管，连接到共源极线；以及
多个单元晶体管，在所述至少一个串选择晶体管与所述至少一个地选择晶体管之间串联连接，
其中，垂直通道由所述多个单元晶体管形成。
14.根据权利要求12所述的非易失性存储装置，其中，在地址解码器执行固化操作时，地址解码器被构造为：
使垂直串中的第一垂直串的至少一个串选择晶体管截止；
将导通电压施加到多条字线和地选择线中的每条，其中，第一垂直串包括连接到字线的单元晶体管以及连接到地选择线的至少一个地选择晶体管；
将连接到所述至少一个地选择晶体管的共源极线的电压维持在地电压，
其中，每个导通电压大于其施加到的单元晶体管或所述至少一个地选择晶体管的阈值电压。
15.根据权利要求12所述的非易失性存储装置，其中，在地址解码器执行固化操作时，地址解码器被构造为：
切断连接到垂直串中的第一垂直串的位线与页缓冲器之间的连接；
将导通电压施加到串选择线、多条字线中的每条字线与地选择线，其中，第一垂直串包括连接到串选择线的至少一个串选择晶体管、连接到字线的单元晶体管以及连接到地选择线的至少一个地选择晶体管；
使连接到所述至少一个地选择晶体管的共源极线的电压维持在地电压，
其中，每个导通电压大于其施加到的所述至少一个串选择晶体管、单元晶体管或所述至少一个地选择晶体管的阈值电压。
16.根据权利要求12所述的非易失性存储装置，其中，地址解码器包括：
坏块地址寄存器，存储指定所述多个存储块中的至少一个坏存储块的地址；
地址比较器，被构造为将用于选择所述多个存储块中的两个或更多个存储块的块地址与存储在坏块地址寄存器中的坏块地址组进行比较并且输出指示块地址是否匹配坏块地址组的匹配信号；
解码器，被构造为对匹配信号和块地址进行解码并且提供多个块选择信号；以及
多个选择电路，连接到所述多个存储块，并且被构造为在执行固化操作时响应于块选择信号选择性地将来自电压产生器的字线电压提供到所述多个存储块。
17.根据权利要求16所述的非易失性存储装置，其中，坏块地址组包括第一坏块地址和第二坏块地址，
第一坏块地址在非易失性存储装置的上电顺序之前存储在坏块地址寄存器中，
第二坏块地址在非易失性存储装置正在操作时存储在坏块地址寄存器中。
18.一种非易失性存储装置，所述非易失性存储装置包括：
存储单元阵列，包括多个存储块，其中，所述多个存储块中的第一存储块包括多个串，其中，所述多个串中的第一串包括在垂直于基底的方向上堆叠的多个晶体管；
控制电路，被构造为指示将要对第一存储块执行的固化操作，其中，在对第一存储块执行的第一存储操作结束之后在非易失性存储装置已经处于就绪状态预定时间之后执行固化操作，
其中，在执行固化操作之后，第一串的沟道层的通过第一存储操作远离沟道层的表面移动的电子移回到沟道层的表面。
19.根据权利要求18所述的非易失性存储装置，其中，状态信号指示就绪状态，当状态信号具有就绪状态时，控制电路提供指向固化操作的指令和地址。
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