JP2009146942A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセル、及び複数の選択トランジスタが直列に接続された複数のメモリストリングスMSを有する。メモリストリングスMSは、基板Baに対して垂直方向に延びるメモリ柱状半導体層34と、メモリ柱状半導体層34との間に電荷蓄積層36を挟むように形成された第1〜第4ワード線導電層32a〜32dと、メモリ柱状半導体層34の下部に接し且つ基板Baに対して垂直方向に延びるソース側柱状半導体層26と、ソース側柱状半導体層26との間に電荷蓄積層27を挟むように形成されると共にロウ方向に所定ピッチの間隔を設けてライン状に繰り返し設けられたソース側導電層22とを備える。
【選択図】図4
【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセル、及び複数の選択トランジスタが直列に接続された複数のメモリストリングスMSを有する。メモリストリングスMSは、基板Baに対して垂直方向に延びるメモリ柱状半導体層34と、メモリ柱状半導体層34との間に電荷蓄積層36を挟むように形成された第1〜第4ワード線導電層32a〜32dと、メモリ柱状半導体層34の下部に接し且つ基板Baに対して垂直方向に延びるソース側柱状半導体層26と、ソース側柱状半導体層26との間に電荷蓄積層27を挟むように形成されると共にロウ方向に所定ピッチの間隔を設けてライン状に繰り返し設けられたソース側導電層22とを備える。
【選択図】図4
Description
本発明は、電気的にデータの書き換えが可能な半導体記憶装置に関し、半導体記憶装置の中でも、特に、不揮発性半導体記憶装置に関する。
従来、シリコン基板上の2次元平面内に素子を集積して、LSIが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする(微細化する)のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを3次元的に配置した半導体記憶装置が多数提案されている(特許文献1乃至3参照)。
メモリセルを3次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある(特許文献1乃至3)。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層のポリシリコン、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル(ボディ)部として機能する。柱状半導体の周りには、トンネル絶縁層を介して設けられ且つ電荷を蓄積する複数の電荷蓄積層が設けられている。さらに、電荷蓄積層の周りにはブロック絶縁層が形成されている。これらポリシリコン、柱状半導体、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を含む構成は、メモリストリングスと呼ばれる。
上記従来技術においては、先ず、柱状半導体を形成し、その周りにトンネル絶縁層、電荷蓄積層、ブロック絶縁層、ゲート電極を各層ずつ順次形成する。しかし、このような形成方法は、その製造工程数が多く、煩雑である。
特開2003−078044号
米国特許第5599724号
米国特許第5707885号
本発明は、安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセル、及び複数の選択トランジスタが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延びる第1の柱状半導体層と、当該第1の柱状半導体層との間に電荷を蓄積する第1の電荷蓄積層を挟むようにして形成される第1の導電層と、前記第1の柱状半導体層の下部に接し且つ前記基板に対して垂直方向に延びる第2の柱状半導体層と、当該第2の柱状半導体層との間に電荷を蓄積する第2の電荷蓄積層を挟むようにして形成されると共に積層方向に直交する第1方向に所定ピッチの間隔を設けてライン状に繰り返し設けられた第2の導電層とを備え、前記第1の導電層は、前記メモリセルの制御電極として機能し、前記第2の導電層は、前記選択トランジスタの制御電極として機能することを特徴とする。
また、本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセル、及び複数の選択トランジスタが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延びる第1の柱状半導体層と、当該第1の柱状半導体層との間に電荷を蓄積する第1の電荷蓄積層を挟むようにして形成された第1の導電層と、前記第1の柱状半導体層の下部に接し且つ前記基板に対して垂直方向に延びる第3の柱状半導体層と、当該第3の柱状半導体層との間に電荷を蓄積する第3の電荷蓄積層を挟むようにして形成されると共に2次元的に広がって形成された第3の導電層と、当該第3の導電層の下方に位置し、前記第3の柱状半導体層との間に絶縁層を挟むように形成されると共に2次元的に広がって形成された第4の導電層とを備え、前記第1の導電層は、前記メモリセルの制御電極として機能し、前記第3の導電層及び前記第4の導電層は、前記選択トランジスタの制御電極として機能することを特徴とする。
本発明は、安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
[第1実施形態]
(第1実施形態に係る不揮発性半導体記憶装置100の構成)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、第1実施形態に係る不揮発性半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGS)駆動回路14、ドレイン側選択ゲート線(SGD)駆動回路15、センスアンプ16を有する。メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。ワード線駆動回路13は、ワード線WLにかける電圧を制御する。ソース側選択ゲート線(SGS)駆動回路14は、ソース側選択ゲート線SGSにかける電圧を制御する。ドレイン側選択ゲート線(SGD)駆動回路15は、ドレイン側選択ゲート線(SGD)にかける電圧を制御する。センスアンプ16は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、第1実施形態に係る不揮発性半導体記憶装置100は、ビット線BLにかける電圧を制御するビット線駆動回路、ソース線SLにかける電圧を制御するソース線駆動回路を有する(図示略)。
(第1実施形態に係る不揮発性半導体記憶装置100の構成)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、第1実施形態に係る不揮発性半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGS)駆動回路14、ドレイン側選択ゲート線(SGD)駆動回路15、センスアンプ16を有する。メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。ワード線駆動回路13は、ワード線WLにかける電圧を制御する。ソース側選択ゲート線(SGS)駆動回路14は、ソース側選択ゲート線SGSにかける電圧を制御する。ドレイン側選択ゲート線(SGD)駆動回路15は、ドレイン側選択ゲート線(SGD)にかける電圧を制御する。センスアンプ16は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、第1実施形態に係る不揮発性半導体記憶装置100は、ビット線BLにかける電圧を制御するビット線駆動回路、ソース線SLにかける電圧を制御するソース線駆動回路を有する(図示略)。
また、図1に示すように、第1実施形態に係る不揮発性半導体記憶装置100においては、メモリトランジスタ領域12を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図1に示すとおり各層のワード線WLは、ある領域で2次元的に広がっている。各層のワード線WLは、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。
図2は、第1実施形態に係る不揮発性半導体記憶装置100のメモリトランジスタ領域12の一部の概略構成図である。第1実施形態においては、メモリトランジスタ領域12は、メモリトランジスタ(nMOS)MTr1mn〜MTr4mn、ソース側選択トランジスタSSTrmn及びドレイン側選択トランジスタSDTrmnからなるメモリストリングスMSをm×n個(m、nは自然数)を有している。図2においては、m=3、n=4の一例を示している。
各メモリストリングスMSのメモリトランジスタ(MTr1mn〜MTr4mn)のゲートに接続されているワード線(WL1〜WL4)は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングスMSのメモリトランジスタMTr1mnのゲートの全てがワード線WL1に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr2mnのゲートの全てがワード線WL2に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr3mnのゲートの全てがワード線WL3に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr4mnのゲートの全てがワード線WL4に接続されている。第1実施形態に係る不揮発性半導体記憶装置100においては、図1及び図2に示すように、ワード線(WL1〜WL4)は、それぞれ、2次元的に広がっており、板状の平面構造を有している。また、ワード線(WL1〜WL4)は、それぞれ、メモリストリングスMSに略垂直に配置されている。
各メモリストリングスMSは、半導体基板BaのP−well領域Ba1に形成されたn+領域の上に柱状の柱状半導体CLmn(図2に示す場合、m=1〜3、n=1〜4)を有している。各柱状半導体CLmnは、半導体基板Baから垂直方向に形成されており、半導体基板Ba及びワード線(WL1〜WL4)の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスMSも、柱状半導体CLmnに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体CLmnは、円柱状であっても、角柱状であってもよい。また、柱状半導体CLmnとは、段々形状を有する柱状の半導体を含む。
また、図2に示すように、メモリストリングスMSの下方には、柱状半導体CLmnと電荷蓄積層(図示せず)を介してソース側選択トランジスタSSTrmnを構成するソース側選択ゲート線SGSが設けられている。ソース側選択ゲート線SGSは、互いに絶縁分離され、ワード線WL1〜WL4とは異なり、半導体基板Baに平行なロウ方向(積層方向に直交する方向)に所定ピッチの間隔を設けてライン状に繰り返し設けられている。また、ソース側選択ゲート線SGSの幅方向の中心には、その中心を貫通して形成された柱状半導体層CLmnが設けられている。
また、図2に示すように、メモリストリングスMSの上方には、柱状半導体CLmnと絶縁膜(図示せず)を介し接してドレイン側選択トランジスタSDTrmnを構成するドレイン側選択ゲート線SGD(図2に示す場合、SGD1〜SGD4)が設けられている。各ドレイン側選択ゲート線SGDは、互いに絶縁分離され、ワード線WL1〜WL4とは異なり、ロウ方向に所定ピッチの間隔を設けてライン状に繰り返し設けられている。また、ドレイン側選択ゲート線SGDの幅方向の中心には、その中心を貫通して形成された柱状半導体層CLmnが設けられている。
次に、図2及び図3を参照して、第1実施形態におけるメモリストリングスMSにより構成される回路構成及びその動作を説明する。図3は、第1実施形態における一つのメモリストリングスMSの回路図である。
図2及び図3に示すように、第1実施形態において、メモリストリングスMSは、4つのメモリトランジスタMTr1mn〜MTr4mn並びにソース側選択トランジスタSSTrm及びドレイン側選択トランジスタSDTrmnを有している。これら4つのメモリセルトランジスタMTr1mn〜MTr4mn並びにソース側選択トランジスタSSTrmn及びドレイン側選択トランジスタSDTrmnは、それぞれ直列に接続されている(図3参照)。第1実施形態のメモリストリングスMSにおいては、半導体基板Ba上のP−型領域(P−Well領域)Ba1に形成されたn+領域に柱状半導体CLmnが形成されている。
また、ソース側選択トランジスタSSTrmnのソースにはソース線SL(半導体基板BaのP−well領域Ba1に形成されたn+領域)が接続されている。また、ドレイン側選択トランジスタSDTrmnのドレインにはビット線BLが接続されている。
各メモリトランジスタMtrmnは、柱状半導体CLmn、その柱状半導体CLmnを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線WLを有する。ワード線WLの絶縁膜に囲まれた電荷蓄積層に接する端部は、メモリトランジスタMtrmnの制御ゲート電極として機能する。メモリトランジスタMTrmnのソース及びドレインは、柱状半導体CLmnに形成される。
ソース側選択トランジスタSSTrmnは、柱状半導体CLmn、その柱状半導体CLmnを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたソース側選択ゲート線SGSを有する。ソース側選択ゲート線SGSに囲まれた電荷蓄積層に接する端部は、ソース側選択トランジスタSSTrmnの制御ゲートとして機能する。
ドレイン側選択トランジスタSDTrmnは、柱状半導体CLmn、その柱状半導体CLmnを取り囲むように形成された絶縁層、その絶縁層を取り囲むように形成されたドレイン側選択ゲート線SGDを有する。ドレイン側選択ゲート線SGDに囲まれた絶縁層に接する端部は、ドレイン側選択トランジスタSDTrmnの制御ゲートとして機能する。
上記構成を有する不揮発性半導体記憶装置100においては、ビット線BL1〜BL3、ドレイン側選択ゲート線SGD、ワード線WL1〜WL4、ソース側選択ゲート線SGS、ソース線SLの電圧は、ビット線駆動回路(図示略)、ドレイン側選択ゲート線駆動回路15、ワード線駆動回路13、ソース側選択ゲート線駆動回路14、ソース線駆動回路(図示略)、及びビット線駆動回路(図示略)によって制御される。すなわち、所定のメモリトランジスタMTrmnの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。つまり、ドレイン側選択ゲート線駆動回路15、ワード線駆動回路13、ソース側選択ゲート線駆動回路14、ソース線駆動回路、及びビット線駆動回路は、メモリストリングスMSを制御する制御回路としての機能を有する。
(第1実施形態に係るメモリストリングスMSの具体的構成)
次に、図4を参照して、メモリストリングスMSの更に具体的構成を説明する。図4は、第1実施形態における一部のメモリストリングスMSの断面構造図である。図4に示すように、メモリセルストリングスMSは、下層から上層へと、ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40を有する。ソース側選択トランジスタ層20は、ソース側選択トランジスタSSTrmnとして機能する。メモリトランジスタ層30は、メモリトランジスタMtrmnとして機能する。ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrmnとして機能する。
次に、図4を参照して、メモリストリングスMSの更に具体的構成を説明する。図4は、第1実施形態における一部のメモリストリングスMSの断面構造図である。図4に示すように、メモリセルストリングスMSは、下層から上層へと、ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40を有する。ソース側選択トランジスタ層20は、ソース側選択トランジスタSSTrmnとして機能する。メモリトランジスタ層30は、メモリトランジスタMtrmnとして機能する。ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrmnとして機能する。
ソース側選択トランジスタ層20は、半導体基板Baのソース線層(ソース線SLとして機能)51上に形成されたソース側第1絶縁層21と、ソース側第1絶縁層21の上面に形成されたソース側導電層(第2の導電層)22と、ソース側導電層22の上面に形成されたソース側第2絶縁層23を有する。ソース側第1絶縁層21、ソース側導電層22、及びソース側第2絶縁層23は、ロウ方向に所定ピッチの間隔を設けてライン状に繰り返し設けられている。隣接するソース側第1絶縁層21、ソース側導電層22、及びソース側第2絶縁層23のロウ方向の間には、層間絶縁層24が設けられている。例えば、ソース側第1絶縁層21及びソース側第2絶縁層23は、酸化シリコン(SiO2)にて構成されている。また、例えば、ソース側導電層22は、ポリシリコン(p−Si)にて構成されている。なお、ソース側導電層22の一端は、上述したソース側選択トランジスタSSTrmnの制御ゲートとして機能する。
また、ソース側選択トランジスタ層20は、ソース側第1絶縁層21、ソース側導電層22、及びソース側第2絶縁層23を貫通してソース側ホール25、及びソース側ホール25内に形成されたソース側柱状半導体層(第2の柱状半導体層)26を有する。ソース側柱状半導体層26は、アモルファスシリコン(a−Si)にて形成されている。また、ソース側柱状半導体層26には、n+拡散層26aが形成されている。n+拡散層26aは、その下端がソース側導電層22の上端よりも下方に位置し且つソース側導電層22の下端よりも上方に位置するように形成されている。
更に、ソース側選択トランジスタ層20は、ソース側柱状半導体層26に接して形成されたトンネル絶縁層27、トンネル絶縁層27に接すると共に電荷を蓄積する電荷蓄積層28と、その電荷蓄積層28に接するブロック絶縁層29とを有する。このブロック絶縁層29は、ソース側導電層22と接する。トンネル絶縁層27は、酸化シリコン(SiO2)にて形成されている。電荷蓄積層28は、窒化シリコン(SiN)にて形成されている。ブロック絶縁層29は、酸化シリコン(SiO2)にて形成されている。
上記ソース側選択トランジスタ層20において、ソース側導電層22の構成を換言すると、ソース側導電層22は、ソース側柱状半導体層26との間に電荷蓄積層28を挟むように形成されている。
メモリトランジスタ層30は、ソース側第2絶縁層23の上方に設けられた第1〜第5ワード線間絶縁層(第1層間絶縁層)31a〜31eと、第1〜第5ワード線間絶縁層31a〜31eの上下間に設けられた第1〜第4ワード線導電層(第1の導電層)32a〜32dとを有する。例えば、第1〜第5ワード線間絶縁層31a〜31eは、酸化シリコン(SiO2)にて構成されている。また、例えば、第1〜第4ワード線導電層32a〜32dは、ポリシリコン(p−Si)にて構成されている。第1〜第4ワード線導電層31a〜31dは、上述したワード線WL1〜WL4として機能する。
また、メモリトランジスタ層30は、第1〜第5ワード線間絶縁層31a〜31e、及び第1〜第4ワード線導電層32a〜32dを貫通して形成されたメモリホール33、及びメモリホール33内に形成されたメモリ柱状半導体層(第1の柱状半導体層)34を有する。メモリ柱状半導体層34は、アモルファスシリコン(a−Si)にて形成されている。
更に、メモリトランジスタ層30は、メモリ柱状半導体層34に接して形成されたトンネル絶縁層35、トンネル絶縁層35に接すると共に電荷を蓄積する電荷蓄積層36と、その電荷蓄積層36に接するブロック絶縁層37とを有する。このブロック絶縁層37は、第1〜第4ワード線導電層32a〜32dと接する。トンネル絶縁層35は、酸化シリコン(SiO2)にて形成されている。電荷蓄積層36は、窒化シリコン(SiN)にて形成されている。ブロック絶縁層37は、酸化シリコン(SiO2)にて形成されている。
上記メモリトランジスタ層30において、第1〜第4ワード線導電層32a〜32dの構成を換言すると、第1〜第4ワード線導電層32a〜32dは、メモリ柱状半導体層34との間に電荷蓄積層36を挟むように形成されている。
ドレイン側選択トランジスタ層40は、第5ワード線間絶縁層31e上に形成されたドレイン側第1絶縁層41と、ドレイン側第1絶縁層41の上面に形成されたドレイン側導電層42と、ドレイン側導電層42の上面に形成されたドレイン側第2絶縁層43とを有する。ドレイン側第1絶縁層41、ドレイン側導電層42、及びドレイン側第2絶縁層43は、ロウ方向に所定ピッチの間隔を設けてライン状に繰り返し設けられている。隣接するドレイン側第1絶縁層41、ドレイン側導電層42、及びドレイン側第2絶縁層43のロウ方向の間には、層間絶縁層44が設けられている。例えば、ドレイン側第1絶縁層41及びドレイン側第2絶縁層43は、酸化シリコン(SiO2)にて形成されている。ドレイン側導電層42は、ポリシリコン(p−Si)にて形成されている。なお、ドレイン側導電層42の一端は、上述したドレイン側選択トランジスタSDTrmnの制御ゲートとして機能する。
また、ドレイン側選択トランジスタ層40には、ドレイン側第1絶縁層41、ドレイン側導電層42、及びドレイン側第2絶縁層43を貫通してドレイン側ホール45が形成されている。ドレイン側ホール45内には、ドレイン側ゲート絶縁層46を介してドレイン側柱状半導体層47が設けられている。ドレイン側ゲート絶縁層46は、酸化シリコン(SiO2)にて形成されている。ドレイン側柱状半導体層47は、アモルファスシリコン(a−Si)にて形成されている。
ドレイン側柱状半導体層47の上部には、ビット線層52が形成されている。ビット線層52は、ビット線BLとして機能する。
(第1実施形態に係る不揮発性半導体記憶装置100の動作)
図5を参照して、第1実施形態に係る不揮発性半導体記憶装置100の動作について、ここでは、読み出し動作を例に挙げながら説明する。以下、非選択のメモリストリングスMSに接続されたビット線BLを、非選択ビット線BL(nonsel)と表記する。また、選択されたメモリストリングスMSに接続されたビット線BLを、選択ビット線BL(sel)と表記する。また、非選択のドレイン側選択ゲート線SGDを、非選択ドレイン側選択ゲート線SGD(nonsel)と表記する。また、選択されたドレイン側選択ゲート線SGDを、選択ドレイン側選択ゲート線SGD(sel)と表記する。また、非選択のワード線WLを、非選択ワード線WL(nonsel)と表記する。また、選択されたワード線WLを、選択ワード線WL(sel)と表記する。また、非選択のソース側選択ゲート線SGSを、非選択ソース側選択ゲート線SGS(nonsel)と表記する。また、選択されたソース側選択ゲート線SGDを、選択ソース側選択ゲート線SGD(sel)と表記する。
図5を参照して、第1実施形態に係る不揮発性半導体記憶装置100の動作について、ここでは、読み出し動作を例に挙げながら説明する。以下、非選択のメモリストリングスMSに接続されたビット線BLを、非選択ビット線BL(nonsel)と表記する。また、選択されたメモリストリングスMSに接続されたビット線BLを、選択ビット線BL(sel)と表記する。また、非選択のドレイン側選択ゲート線SGDを、非選択ドレイン側選択ゲート線SGD(nonsel)と表記する。また、選択されたドレイン側選択ゲート線SGDを、選択ドレイン側選択ゲート線SGD(sel)と表記する。また、非選択のワード線WLを、非選択ワード線WL(nonsel)と表記する。また、選択されたワード線WLを、選択ワード線WL(sel)と表記する。また、非選択のソース側選択ゲート線SGSを、非選択ソース側選択ゲート線SGS(nonsel)と表記する。また、選択されたソース側選択ゲート線SGDを、選択ソース側選択ゲート線SGD(sel)と表記する。
先ず、時刻t1にて、ソース側選択ゲート線駆動回路14は、選択ソース側選択ゲート線SGS(sel)及び非選択ソース側選択ゲートSGS(nonsel)に正のゲート電圧(閾値上昇電圧)VSuthを印加し、全てのメモリストリングMSにおけるソース側トランジスタ層20の電荷蓄積層28に電荷を蓄積させる。つまり、全てのソース側選択トランジスタSSTrmnの閾値電圧を上昇させる。なお、この時刻t1にて行われる動作をプリプログラム動作と称する。
なお、時刻t1にて、ソース側選択ゲート線SGSに正のゲート電圧(閾値上昇電圧)VSuthが印加された場合であっても、n+型拡散層26aより上方のメモリ柱状半導体層34の第1ワード線導電層32aに囲まれる位置に形成されたチャネル電位は、0Vに近い電位に保たれる。また、ワード線WL1〜WL4(第1〜第4ワード線導電層32a〜32d)は、0Vのままであり、メモリトランジスタMTr1mn〜MTr4mnには、書き込みが行われない。
次に、時刻t2にて、ソース側選択ゲート線駆動回路14は、選択ソース側選択ゲート線SGS(sel)及び非選択ソース側選択ゲートSGS(nonsel)に印加されたゲート電圧を0Vに戻す。
続いて、時刻t3にて、ドレイン側選択ゲート線駆動回路15は、選択ドレイン側選択ゲート線SGD(sel)に正のゲート電圧を印加し、選択されたドレイン側選択トランジスタSDTrmnをオン状態にする。
次に、時刻t4にて、ワード線駆動回路13は、非選択ワード線WL(nonsel)に正の読み出し電圧Vreadを印加する。一方、ワード線駆動回路13は、選択ワード線WL(sel)に正の中間電圧Vmを印加する。
続いて、時刻t5にて、ビット線駆動回路は、ビット線BLを所定の電圧(プリチャージ電圧)まで充電する。
次に、時刻t6にて、ソース側選択ゲート線駆動回路14は、選択ソース側選択ゲート線SGS(sel)に正のゲート電圧(オン電圧)VSthを印加し、選択されたソース側選択トランジスタSDTrmnをオン状態にする。なお、オン電圧VSthは、時刻t1〜t2の間での閾値電圧の上昇を見込み設定されている。オン電圧VSthは、閾値上昇電圧VSuth以下である。
上記時刻t6の動作により、選択したメモリトランジスタが消去状態の場合、選択したメモリストリングスMSに電流が流れて、ビット線BLの電位が低下する(図5の符号”low”)。一方、選択したメモリトランジスタが書き込み状態の場合、選択したメモリストリングスに電流が流れず、ビット線BLの電位は、プリチャージ電圧付近の電圧に留まる(図5の符号”high”)。このビット線BLの電位をセンスアンプ16にて読み出すことで、データを決定する。そして、時刻t7にて、ドレイン側選択ゲート線駆動回路15は、選択ドレイン側選択ゲート線SGD(sel)に印加されたゲート電圧を0Vに戻す。また、時刻t7にて、ワード線駆動回路13は、非選択ワード線WL(nonsel)及び選択ワード線WL(sel)に印加されたワード線電圧を0Vに戻し、ソース側選択ゲート線駆動回路14は、選択ソース側選択ゲート線SGS(sel)に印加されたゲート電圧を0Vに戻す。
(第1実施形態に係る不揮発性半導体記憶装置100の効果)
次に、第1実施形態に係る不揮発性半導体記憶装置100の効果について説明する。第1実施形態に係る不揮発性半導体記憶装置100は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置100は、メモリトランジスタMTrmnとなる各層、及びソース側選択トランジスタSSTrmn,ドレイン側選択トランジスタ層SDTrmnとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置100を製造することが可能である。
次に、第1実施形態に係る不揮発性半導体記憶装置100の効果について説明する。第1実施形態に係る不揮発性半導体記憶装置100は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置100は、メモリトランジスタMTrmnとなる各層、及びソース側選択トランジスタSSTrmn,ドレイン側選択トランジスタ層SDTrmnとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置100を製造することが可能である。
ここで、例えば、ソース側選択ゲート線(ソース側導電層)が、並ぶ全てのメモリストリングスにてロウ方向・カラム方向に共通な板状構造であれば、読み出し時に、全てのメモリストリングスに電流が流れ、メモリストリングスのチャネル電位は、ソース線電位に固定され、メモリトランジスタMTrmnを構成する層(トンネル絶縁層、電荷蓄積層、ブロック絶縁層)への負荷が生じる。つまり、この負荷により、メモリトランジスタMTrmnのデータ保持特性に問題が生じる。
また、例えば、ソース側柱状半導体層26の周りに絶縁層しか形成されていない構成であれば、形成された絶縁層の膜厚の変化や柱状半導体層の径のバラツキ等に応じて、閾値電圧が大きく変動する。つまり、ソース側選択トランジスタのスイッチング特性の低下を招くおそれがある。
一方、第1実施形態に係る不揮発性半導体記憶装置100においては、ソース側選択ゲート線SGS(ソース側導電層22)が、積層方向に直交するロウ方向に所定ピッチの間隔を設けてライン状に繰り返し設けられている。したがって、読み出し時に、選択されたメモリストリングスMSのみに電流が流れ、非選択のメモリストリングスのチャネル領域はフローティングとなり、メモリトランジスタMTrmnを構成する層(トンネル絶縁層37、電荷蓄積層38、ブロック絶縁層39)への負荷を抑制することができる。つまり、メモリトランジスタMTrmnのデータ保持特性の低下を抑制することができる。
また、第1実施形態に係る不揮発性半導体記憶装置100においては、ソース側柱状半導体層26(柱状半導体CLmn)とソース側導電層22(ソース側選択ゲート線SGS)との間に電荷蓄積層28を有しており、読み出し動作前に、全てのメモリストリングスMSの電荷蓄積層28に電荷を蓄積させ、ソース側選択トランジスタSGSの閾値電圧を上昇させる。したがって、ソース側選択トランジスタSGSの閾値を上げて非選択のメモリストリングスのリーク電流を低減し、スイッチング特性の低下を抑制することができる。
以上のように、第1実施形態に係る不揮発性半導体記憶装置100は、安価に高集積化され、且つ信頼性の低下を抑制するという効果を奏する。
[第2実施形態]
(第2実施形態に係る不揮発性半導体記憶装置の構成)
次に、図6を参照して、本発明の第2実施形態に係る不揮発性半導体記憶装置の構成について説明する。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
(第2実施形態に係る不揮発性半導体記憶装置の構成)
次に、図6を参照して、本発明の第2実施形態に係る不揮発性半導体記憶装置の構成について説明する。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図6に示すように、第2実施形態に係る不揮発性半導体記憶装置では、ソース側選択トランジスタとして直列接続された2つの選択トランジスタを有している点で、第1実施形態と異なる。すなわち、第2実施形態に係る不揮発性半導体記憶装置においては、メモリストリングスMSaの下方には、柱状半導体CLmnから電荷蓄積層(図示せず)を介し接してソース側上部選択トランジスタUSSTrmnを構成するソース側上部選択ゲート線USGSが設けられている。また、ソース側上部選択トランジスタUSSTrmn及びソース側上部選択ゲート線USGSの下方には、ソース側下部選択トランジスタLSSTrmnを構成するソース側下部選択ゲート線LSGSが設けられている。ソース側上部選択ゲート線USGS及びソース側下部選択ゲート線LSGSは、ワード線WL1〜WL4と同様に2次元的に広がる平面板状の構造を有している。その他の第2実施形態に係る構成は、第1実施形態と同様であるので、その説明は省略する。
次に、図6及び図7を参照して、第2実施形態におけるメモリストリングスMSaにより構成される回路構成及びその動作を説明する。図7は、第2実施形態における一つのメモリストリングスMSaの回路図である。
図6及び図7に示すように、第2実施形態において、メモリストリングスMSaでは、第1実施形態と異なり、4つのメモリセルトランジスタMTr1mn〜MTr4mn並びにソース側上部選択トランジスタUSSTrmn、ソース側下部選択トランジスタLSSTrmn及びドレイン側選択トランジスタSDTrmnが、それぞれ直列に接続されている(図7参照)。
ソース側上部選択トランジスタUSSTrmnは、柱状半導体CLmn、その柱状半導体CLmnを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたソース側上部選択ゲート線USGSを有する。ソース側上部選択ゲート線USGSに囲まれた電荷蓄積層に接する端部は、ソース側上部選択トランジスタUSSTrmnの制御ゲートとして機能する。
ソース側下部選択トランジスタLSSTrmnは、柱状半導体CLmn、その柱状半導体CLmnを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたソース側下部選択ゲート線LSGSを有する。ソース側下部選択ゲート線LSGSに囲まれた電荷蓄積層に接する端部は、ソース側下部選択トランジスタLSSTrmnの制御ゲートとして機能する。なお、ソース側下部選択ゲート線LSGSと柱状半導体層CLmnの間には、電荷蓄積層の代わりに、単一の絶縁層(例えば、シリコン酸化膜)のみを設けてもよい。
(第2実施形態に係るメモリストリングスMSaの具体的構成)
次に、図8を参照して、第2実施形態に係るメモリストリングスMSaの更に具体的構成を説明する。図8は、第2実施形態における一部のメモリストリングスMSaの断面構造図である。第2実施形態に係るメモリストリングスMSaにおいては、図8に示すように、ソース側トランジスタ層60の構成が、第2実施形態と異なる。なお、第1実施形態と異なり、ソース側選択トランジスタ層60は、ソース側上部選択トランジスタUSSTrmn及びソース側下部選択トランジスタLSSTrmnとして機能する。
次に、図8を参照して、第2実施形態に係るメモリストリングスMSaの更に具体的構成を説明する。図8は、第2実施形態における一部のメモリストリングスMSaの断面構造図である。第2実施形態に係るメモリストリングスMSaにおいては、図8に示すように、ソース側トランジスタ層60の構成が、第2実施形態と異なる。なお、第1実施形態と異なり、ソース側選択トランジスタ層60は、ソース側上部選択トランジスタUSSTrmn及びソース側下部選択トランジスタLSSTrmnとして機能する。
ソース側選択トランジスタ層60は、半導体基板Ba上のソース線層51の上に順次積層されたソース側第1絶縁層61、下部ソース側導電層(第4の導電層)62a、ソース側第2絶縁層63、上部ソース側導電層(第3の導電層)62b、及びソース側第3絶縁層64を有する。例えば、ソース側第1絶縁層61、ソース側第2絶縁層63、及びソース側第3絶縁層64は、酸化シリコン(SiO2)にて構成されている。また、例えば、上部ソース側導電層62b及び下部ソース側導電層62aは、ポリシリコン(p−Si)にて構成されている。なお、上部ソース側導電層62bの一端は、上述したソース側上部選択トランジスタUSSTrmnの制御ゲートとして機能し、下部ソース側導電層62aの一端は、上述したソース側下部選択トランジスタLSSTrmnの制御ゲートとして機能する。
また、ソース側選択トランジスタ層60は、ソース側第3絶縁層64、上部ソース側導電層62b、ソース側第2絶縁層63、下部ソース側導電層62a、及びソース側第1絶縁層61を貫通するソース側ホール65を有し、またこのソース側ホール65内に形成されたソース側柱状半導体層(第3の柱状半導体層)66を有する。ソース側柱状半導体層66は、アモルファスシリコン(a−Si)にて形成されている。また、ソース側柱状半導体層66には、n+拡散層66aが形成されている。n+拡散層66aは、その下端が上部ソース側導電層62bの上端よりも下方に位置し且つ上部ソース側導電層62bの下端よりも上方に位置するように形成されている。
更に、ソース側選択トランジスタ層60は、ソース側柱状半導体層66に接して形成されたトンネル絶縁層67、トンネル絶縁層67に接するように形成され電荷を蓄積する電荷蓄積層68と、その電荷蓄積層68に接するように形成されたブロック絶縁層69とを有する。このブロック絶縁層69は、下部ソース側導電層62a及び上部ソース側導電層62bと接する。トンネル絶縁層67は、酸化シリコン(SiO2)にて形成されている。電荷蓄積層68は、窒化シリコン(SiN)にて形成されている。ブロック絶縁層69は、酸化シリコン(SiO2)にて形成されている。
上記ソース側選択トランジスタ層60において、上部ソース側導電層62b及び下部ソース側導電層62aの構成を換言すると、上部ソース側導電層62b及び下部ソース側導電層62aは、ソース側柱状半導体層66との間にトンネル絶縁層67、電荷蓄積層68、及びトンネル絶縁層69を挟むように形成されている。なお、下部ソース側導電層62aは、少なくともソース側柱状半導体層66との間に単一の絶縁層(例えば、シリコン酸化膜)を挟むように形成されていればよい。
(第2実施形態に係る不揮発性半導体記憶装置の動作)
図9を参照して、第2実施形態に係る不揮発性半導体記憶装置の動作について、ここでは読み出し動作を例に挙げて説明する。
図9を参照して、第2実施形態に係る不揮発性半導体記憶装置の動作について、ここでは読み出し動作を例に挙げて説明する。
先ず、時刻t11にて、ソース側選択ゲート線駆動回路14は、ソース側下部選択ゲート線LSGSに正のゲート電圧(閾値上昇電圧)VSuthを印加し、続く時刻t12にて、ソース側選択ゲート線駆動回路14は、ソース側上部選択ゲート線USGSに正のゲート電圧(閾値上昇電圧)VSuthを印加する。つまり、全てのメモリストリングMSにおいて、少なくとも、ソース側上部選択トランジスタUSSTrmnを構成する電荷蓄積層68に電荷を蓄積させ、ソース側上部選択トランジスタUSSTrmnの閾値電圧を上昇させる。
なお、時刻t12にて、ソース側上部選択ゲート線USGSに正のゲート電圧(閾値上昇電圧)VSuthが印加された場合であっても、n+型拡散層66aより上方のメモリ柱状半導体層34の第1ワード線導電層32aに囲まれる位置に形成されたチャネル電位は、0Vに近い電位に保たれる。また、ワード線WL1〜WL4(第1〜第4ワード線導電層32a〜32d)は、0Vのままであり、メモリトランジスタMTr1mn〜MTr4mnには、書き込みが行われない。
次に、時刻t13にて、ソース側選択ゲート線駆動回路14は、上部選択ソース側選択ゲート線USGSに印加されたゲート電圧を0Vに戻し、続く時刻t14にて、ソース側選択ゲート線駆動回路14は、下部選択ソース側選択ゲート線LSGSに印加されたゲート電圧を0Vに戻す。
続いて、時刻t15にて、ドレイン側選択ゲート線駆動回路15は、選択ドレイン側選択ゲート線SGD(sel)に正のゲート電圧を印加し、選択したドレイン側選択トランジスタSDTrmnをオン状態にする。なお、非選択ドレイン側選択ゲート線SGD(nonsel)は、0Vに保持し、オフ状態を保持する。
次に、時刻t16にて、ワード線駆動回路13は、選択ワード線WL(sel)及び非選択ワード線WL(nonsel)に正の読み出し電圧Vreadを印加する。
続いて、時刻t17にて、ソース側選択ゲート線駆動回路14は、ソース側上部選択ゲート線USGSに負のゲート電圧(閾値低下電圧)VSdthを印加する。ここで、選択したメモリストリングスMSa(オンとされたドレイン側選択トランジスタSDTrmnを有するメモリストリングスMSa)のソース側上部選択ゲート線USGSにおいては、その端部を起点として電荷の放出が始まり(消去動作が始まり)、その領域のソース側上部選択ゲート線USGSの閾値電圧は、0V以下に低下する。一方、非選択のメモリストリングスMSaに接する領域のソース側上部選択ゲート線USGSにおいては、ドレイン側選択トランジスタSDTrmnがオフしているためチャネルに電荷が供給されないため、消去動作が始まらず、閾値電圧は、高いまま保持される。
なお、時刻t17にて、ソース側上部選択ゲート線USGSに負のゲート電圧(閾値低下電圧)VSdthが印加された場合であっても、n+型拡散層66aにより、メモリ柱状半導体層34の第1ワード線導電層32aに囲まれる位置に形成されたチャネル電位は、より効率的に読み出し電圧に近い電位に保たれる。
次に、時刻t18にて、ソース側選択ゲート線駆動回路14は、ソース側上部選択ゲート線USGSに印加するゲート電圧を元の0Vに戻し、続いて、時刻t19にて、ソース側選択ゲート線駆動回路14は、ソース側下部選択ゲート線LSGSに正のゲート電圧(オン電圧)VSthを印加する。このとき、選択したメモリストリングスMSa(オンとされたドレイン側選択トランジスタSDTrmnを有するメモリストリングスMSa)のソース側上部選択トランジスタUSSTrmnのみの閾値電圧が低下しているので、ソース側下部選択トランジスタLSSTrmnがオン状態となることによって、選択したメモリストリングスMSaのみが導通する。一方、非選択のメモリストリングスMSaは、フローティング状態に保持される。なお、オン電圧VSthは、時刻t11〜t14の間での閾値電圧の上昇を見込み設定されている。オン電圧VSthは、閾値上昇電圧VSuth以下である。
次に、時刻t20にて、ドレイン側選択ゲート線駆動回路15は、選択ドレイン側選択ゲート線SGD(sel)のゲート電圧を元の0Vに戻し、選択したドレイン側選択トランジスタSDTrmnをオフ状態とする。続いて、時刻t21にて、ビット線駆動回路は、ビット線BLをプリチャージ電圧まで充電する。また、時刻t21にて、ワード線駆動回路13は、選択ワード線WL(sel)を読み出しのための中間電位Vmまで戻す。
続いて、時刻t22にて、ドレイン側選択ゲート線駆動回路15は、選択ドレイン側選択ゲート線SGD(sel)に正のゲート電圧を印加する。これにより、選択したメモリトランジスタが消去状態の場合、選択したメモリストリングスMSaに電流が流れて、ビット線BLの電位が低下する(図9の符号”low”)。一方、選択したメモリトランジスタが書き込み状態の場合、選択したメモリストリングスMSaに電流が流れず、ビット線BLの電位は、プリチャージ電圧付近の電圧に留まる(図9の符号”high”)。このビット線BLの電位をセンスアンプ16にて読み出すことで、データを決定する。そして、時刻t23にて、ドレイン側選択ゲート線駆動回路15は、選択ドレイン側選択ゲート線SGD(sel)に印加されたゲート電圧を0Vに戻す。また、時刻t23にて、ワード線駆動回路13は、選択ワード線WL(sel)及び非選択ワード線WL(nonsel)に印加されたワード線電圧を0Vに戻し、ソース側選択ゲート線駆動回路14は、ソース側下部選択ゲート線LSGSに印加されたゲート電圧を0Vに戻す。
(第2実施形態に係る不揮発性半導体記憶装置の効果)
次に、第2実施形態に係る不揮発性半導体記憶装置の効果について説明する。第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、高集積化可能である。また、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態のライン状に繰り返し設けられたソース側選択ゲート線SGSと異なり、板状のソース側上部選択ゲート線USGS及びソース側下部選択ゲート線LSGSを有する構成である。したがって、第2実施形態に係る不揮発性半導体記憶装置は、微細なリソグラフィ工程を必要とせず、第1実施形態よりもさらに製造工程を簡略化することができる。
次に、第2実施形態に係る不揮発性半導体記憶装置の効果について説明する。第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、高集積化可能である。また、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態のライン状に繰り返し設けられたソース側選択ゲート線SGSと異なり、板状のソース側上部選択ゲート線USGS及びソース側下部選択ゲート線LSGSを有する構成である。したがって、第2実施形態に係る不揮発性半導体記憶装置は、微細なリソグラフィ工程を必要とせず、第1実施形態よりもさらに製造工程を簡略化することができる。
さらに、第2実施形態に係る不揮発性半導体記憶装置は、ソース側上部選択ゲート線USGS(上部ソース側導電層62b)の側壁に形成された電荷蓄積層68へ蓄積させる電荷を調整することにより、第1実施形態と同様に、読み出し時に、選択されたれたメモリストリングスMSaのみを導通させることができる。つまり、第2実施形態に係る不揮発性半導体記憶装置は、読み出し時にメモリトランジスタMTrmnを構成する層(トンネル絶縁層37、電荷蓄積層38、ブロック絶縁層39)へかかる負荷を抑制し、データ保持特性の低下を抑制することができる。
また、第2実施形態に係る不揮発性半導体記憶装置においては、読み出し動作前に、全てのメモリストリングスMSaの電荷蓄積層68に電荷を蓄積させ、ソース側下部選択トランジスタLSGS及びソース側上部選択トランジスタUSGSの閾値電圧を上昇させる。したがって、ソース側下部選択トランジスタLSGSの閾値及びソース側上部選択トランジスタUSGSの閾値を一定に保ち、スイッチング特性の低下を抑制することができる。
また、第2実施形態に係る不揮発性半導体記憶装置においては、閾値上昇電圧VSuthを十分に高く設定し、閾値低下電圧VSdthを十分低く設定することで、ソース側上部選択トランジスタUSSTrmnのオン・オフ状態の制御をより正確に実行することができる。
以上のように、第2実施形態に係る不揮発性半導体記憶装置は、安価に高集積化され、且つ信頼性の低下を抑制するという効果を奏する。
[その他の実施形態]
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
例えば、上記第1実施形態において、時刻t1にて行われるプリプログラム動作は、ソース側選択ゲート線SGSをオフ状態とする必要の生じた際に毎回行うことも可能であるが、ソース側選択ゲート線SGSの閾値保持特性が高い場合には、パワーオン状態の時及び一定時間毎といったリフレッシュ動作として適宜実行可能である。
また、上記第1実施形態及び第2実施形態において、トンネル絶縁層27(67)とトンネル絶縁層35は、別々の製造工程にて形成されたものであるが、同じ製造工程にて一体形成されたものであってもよい。また、電荷蓄積層28(68)と電荷蓄積層36は、別々の製造工程にて形成されたものであるが、同じ製造工程にて一体形成されたものであってもよい。また、ブロック絶縁層29(69)とブロック絶縁層37は、別々の製造工程にて形成されたものであるが、同じ製造工程にて一体形成されたものであってもよい。また、ソース側柱状半導体層26(66)とメモリ柱状半導体層34は、別々の製造工程にて形成されたものであるが、同じ製造工程にて一体形成されたものであってもよい。このような構成とすることにより、更に製造コストを安価にすることが可能となる。
また、上記第1及び第2実施形態において、ドレイン側選択トランジスタ層40は、ドレイン側ゲート絶縁層46を有する構成であるが、ドレイン側ゲート絶縁層46の代わりに、ソース側選択トランジスタ層20(60)と同様に、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を有する構成としてもよい。さらに、ドレイン側選択トランジスタ層40、メモリトランジスタ20、及びドレイン側選択トランジスタ層20(60)のトンネル絶縁層、電荷蓄積層、ブロック絶縁層を同一工程にて一体形成すれば、更に製造コストを安価にすることが可能となる。
また、上記第1実施形態及び第2実施形態は、ソース側導電層22(下部ソース側導電層62a、上部ソース側導電層62b)、ブロック絶縁層29(69)、電荷蓄積層28(68)、トンネル絶縁層27(67)及びソース側柱状半導体層26(66)の順に形成された構造(MONOS構造)を有するものであったが、電荷を蓄積可能な構造であればよい。例えば、MONOS構造からトンネル絶縁層27(67)を省略した構造(MONS構造)、或いは、MONOS構造からトンネル絶縁層27(67)及びブロック絶縁層29(69)を省略し、トラップ準位を複数有する電荷蓄積層のみとする構造であってもよい。
また、上記第1実施形態及び第2実施形態において、メモリトランジスタMTrmnは、nMOS型であったが、pMOS型に変更することも可能である。なお、そのような場合、電位関係が正負逆になることは言うまでもない。
100…不揮発性半導体記憶装置、12…メモリトランジスタ領域、13…ワード線駆動回路、14…ソース側選択ゲート線駆動回路、15…ドレイン側選択ゲート線駆動回路、16…センスアンプ、20,60…ソース側選択トランジスタ層、30…メモリトランジスタ層、40…ドレイン側選択トランジスタ層、21,61…ソース側第1絶縁層、22…ソース側導電層、62a…下部ソース側導電層、62b…上部ソース側導電層、23,62…ソース側第2絶縁層、63…ソース側第3絶縁層、24…層間絶縁層、25…ソース側ホール、26…ソース側柱状半導体層、27,67…トンネル絶縁層、28,68…電荷蓄積層、29,69…ブロック絶縁層、31a〜31e…第1〜第5ワード線間絶縁層、32a〜32d…第1〜第4ワード線導電層、33…メモリホール、34…メモリ柱状半導体層、35…トンネル絶縁層、36…電荷蓄積層、37…ブロック絶縁層、41…ドレイン側第1絶縁層、42…ドレイン側導電層、43…ドレイン側第2絶縁層、44…層間絶縁層、45…ドレイン側ホール、46…ドレイン側ゲート絶縁層、47…ドレイン側柱状半導体層、51…ソース線層、52…ビット線層、Ba…半導体基板、CLmn…柱状半導体、MTr1〜MTr4…メモリトランジスタ、SSTrmn…ソース側選択トランジスタ、LSSTrmn…ソース側下部選択トランジスタ、USSTrmn…ソース側上部選択トランジスタ、SDTrmn…ドレイン側選択トランジスタ。
Claims (5)
- 電気的に書き換え可能な複数のメモリセル、及び複数の選択トランジスタが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板に対して垂直方向に延びる第1の柱状半導体層と、
当該第1の柱状半導体層との間に電荷を蓄積する第1の電荷蓄積層を挟むようにして形成される第1の導電層と、
前記第1の柱状半導体層の下部に接し且つ前記基板に対して垂直方向に延びる第2の柱状半導体層と、
当該第2の柱状半導体層との間に電荷を蓄積する第2の電荷蓄積層を挟むようにして形成されると共に積層方向に直交する第1方向に所定ピッチの間隔を設けてライン状に繰り返し設けられた第2の導電層と
を備え、
前記第1の導電層は、前記メモリセルの制御電極として機能し、
前記第2の導電層は、前記選択トランジスタの制御電極として機能する
ことを特徴とする不揮発性半導体記憶装置。 - 前記メモリストリングスに印加する電圧を制御する制御回路を備え、
当該制御回路は、
任意の前記メモリセルに対する動作が実行される前に、全ての前記メモリストリングスの前記第2の電荷蓄積層に所定の電荷を蓄積させる
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記第2の電荷蓄積層は、窒化シリコンから構成されていることを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。
- 電気的に書き換え可能な複数のメモリセル、及び複数の選択トランジスタが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板に対して垂直方向に延びる第1の柱状半導体層と、
当該第1の柱状半導体層との間に電荷を蓄積する第1の電荷蓄積層を挟むようにして形成された第1の導電層と、
前記第1の柱状半導体層の下部に接し且つ前記基板に対して垂直方向に延びる第3の柱状半導体層と、
当該第3の柱状半導体層との間に電荷を蓄積する第3の電荷蓄積層を挟むようにして形成されると共に2次元的に広がって形成された第3の導電層と、
当該第3の導電層の下方に位置し、前記第3の柱状半導体層との間に絶縁層を挟むように形成されると共に2次元的に広がって形成された第4の導電層と
を備え、
前記第1の導電層は、前記メモリセルの制御電極として機能し、
前記第3の導電層及び前記第4の導電層は、前記選択トランジスタの制御電極として機能する
ことを特徴とする不揮発性半導体記憶装置。 - 前記メモリストリングスに印加する電圧を制御する制御回路を備え、
当該制御回路は、
任意の前記メモリセルに対する動作が実行される前に、全ての前記メモリストリングスの前記第3の電荷蓄積層に所定の電荷を蓄積させ、任意の前記メモリストリングスの前記第3の電荷蓄積層から電荷を放出させる
ことを特徴とする請求項4記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007319731A JP2009146942A (ja) | 2007-12-11 | 2007-12-11 | 不揮発性半導体記憶装置 |
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