JP4592575B2 - 不揮発性半導体メモリとその製造方法 - Google Patents
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Description
本発明は、電気的書き換え可能な不揮発性半導体メモリに関するものである。
従来、半導体基板上に浮遊ゲート電極と制御ゲート電極が積層され、浮遊ゲート電極と半導体基板との間でトンネル現象による電荷の授受が行われ、それにより書込み及び消去を行う電気的書き換え可能な不揮発性半導体メモリ（フラッシュメモリ）が知られている（特許文献１参照）。
電気的書き換え可能な不揮発性半導体メモリにおいて、ＮＡＮＤ型メモリの概念図を図１５に示す。ＮＡＮＤ型メモリは、半導体基板ａの表面にトンネル電流が流れる絶縁膜であるトンネル絶縁膜ｆを介して、浮遊ゲート電極ＦＧ、ゲート間絶縁膜ｅ、制御ゲート電極ＣＧからなる積層ゲート領域ｄが形成されている。積層ゲート領域ｄの下方の半導体基板表面にチャネル領域ｃが形成されている。チャネル領域ｃ、ｃ間の半導体基板表面領域には、不純物からなるソース・ドレイン領域（拡散層）ｂが形成されている。積層ゲート領域ｄ、チャネル領域ｃとソース・ドレイン領域ｂ、ｂによりメモリセルを構成している。半導体基板ａから浮遊ゲート電極ＦＧに量子力学的トンネル現象を利用して電荷を書込む。浮遊ゲート電極ＦＧの電荷の有無によって半導体基板表面に流れる電流量が異なることを利用して、情報を読み出す。電荷の消去は、量子力学的トンネル現象を利用して、浮遊ゲート電極ＦＧから半導体基板ａに向けて電荷を抜き去ることによって行う。なお、ＷＬ０〜ＷＬ３は、メモリセルの制御ゲート電極ＣＧに接続された４本のワードラインを示している。
この不揮発性半導体メモリには、以下のような問題点がある。大容量の不揮発性半導体メモリを形成するためには、チャネル領域ｃおよびチャネル領域ｃ、ｃ間の間隔を狭くして、同一チップ面積に多数のメモリセルを形成する必要がある。それにより、微細化が進んだ結果、チャネル領域ｃが接近しすぎて、チャネル領域ｃ、ｃ間が容量結合によって電気的に干渉して、誤動作を起こす恐れが生じる。また、チャネル領域ｃ、ｃ間の間隔が狭くなり、図１５のようにチャネル領域ｃ、ｃ間の間隔に比して積層ゲート領域ｄが高いことにより、ソース・ドレイン領域ｂに十分な数の不純物を導入することができなくなる。そのため、この不揮発性半導体メモリの構造では、十分な読み出し電流を得ることが出来なくなりつつある。
特開平２−１０５９７
（１）本発明は、高密度な不揮発性半導体メモリを提供することにある。
（２）又は、本発明は、ソース・ドレイン領域に不純物を注入できる不揮発性半導体メモリを提供することにある。
（２）又は、本発明は、ソース・ドレイン領域に不純物を注入できる不揮発性半導体メモリを提供することにある。
（１）本発明は、半導体基板と、前記半導体基板表面から前記半導体基板の厚さ方向に形成され、前記半導体基板表面に開口部を有するトレンチと、前記トレンチの壁面に沿って形成された第１絶縁膜と、前記第１絶縁膜上で、かつ前記トレンチ内に形成された浮遊ゲート電極と、前記半導体基板、前記第１絶縁膜、及び前記浮遊ゲート電極上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲート電極と、を備える不揮発性半導体メモリであって、前記半導体基板は、前記半導体基板内に形成された一対のソース・ドレイン領域と、前記一対のソース・ドレイン領域間に形成されたチャネル領域と、を更に備え、前記一対のソース・ドレイン領域、前記チャネル領域、前記浮遊ゲート電極、及び前記制御ゲート電極はメモリセルを構成し、前記メモリセルが行列状に複数配置され、複数の列選択ラインと前記列選択ラインと交差する複数の行選択ラインを備え、前記列選択ライン方向において、前記トレンチ、前記第１絶縁膜、及び前記浮遊ゲート電極は、２つの前記チャネル領域によって挟まれ、前記制御ゲート電極は、前記第２絶縁膜上及び前記第２絶縁膜上に位置し、前記行選択ライン方向において、前記チャネル領域は、前記一対のソース・ドレイン領域に挟まれ、前記制御ゲート電極は、前記チャネル領域上及び前記第２絶縁膜上に位置する不揮発性半導体メモリにある。
（２）また、本発明は、半導体基板上に第１絶縁膜を形成し、前記第１絶縁膜表面に開口部を有するように、前記第１絶縁膜及び前記半導体基板に互いに平行な複数のトレンチを形成し、前記トレンチの壁面に沿って第２絶縁膜を形成し、前記半導体基板及び前記第２絶縁膜上に浮遊ゲート電極を形成し、前記浮遊ゲート電極を前記第１絶縁膜の表面が露出するまで除去し、前記第２絶縁膜を介して２つの前記浮遊ゲート電極に挟まれる前記半導体基板をチャネル領域とし、前記チャネル領域上の前記第１絶縁膜上と、前記浮遊ゲート電極上に前記複数のトレンチに交差する互いに平行な複数の制御ゲート電極を形成し、前記第１絶縁膜と前記制御ゲート電極をマスクにして前記半導体基板内に前記チャネル領域を挟むソース・ドレイン領域を形成し、前記ソース・ドレイン領域、前記浮遊ゲート電極、前記制御ゲート電極によりメモリセルを構成する、不揮発性半導体メモリの製造方法にある。
（２）また、本発明は、半導体基板上に第１絶縁膜を形成し、前記第１絶縁膜表面に開口部を有するように、前記第１絶縁膜及び前記半導体基板に互いに平行な複数のトレンチを形成し、前記トレンチの壁面に沿って第２絶縁膜を形成し、前記半導体基板及び前記第２絶縁膜上に浮遊ゲート電極を形成し、前記浮遊ゲート電極を前記第１絶縁膜の表面が露出するまで除去し、前記第２絶縁膜を介して２つの前記浮遊ゲート電極に挟まれる前記半導体基板をチャネル領域とし、前記チャネル領域上の前記第１絶縁膜上と、前記浮遊ゲート電極上に前記複数のトレンチに交差する互いに平行な複数の制御ゲート電極を形成し、前記第１絶縁膜と前記制御ゲート電極をマスクにして前記半導体基板内に前記チャネル領域を挟むソース・ドレイン領域を形成し、前記ソース・ドレイン領域、前記浮遊ゲート電極、前記制御ゲート電極によりメモリセルを構成する、不揮発性半導体メモリの製造方法にある。
以下、図面を用いて、本発明の実施形態による不揮発性半導体メモリについて説明する。
（不揮発性半導体メモリ）
図１は、本発明の第１の実施形態に係る不揮発性半導体メモリの構造を示している。図１（Ａ）、図１（Ｂ）と図１（Ｄ）は、それぞれ、図１（Ｃ）に示す上面図における、ＡＡ’、ＢＢ’とＤＤ’の断面図である。半導体基板２０に２つ以上の素子分離領域であるトレンチ３６、３６、・・・が形成され、トレンチ３６内部に第１絶縁膜３２を介して浮遊ゲート電極３０が形成され、半導体基板２０およびトレンチ３６の表面に第２絶縁膜２６を介して制御ゲート電極２８が形成され、半導体基板２０に複数のソース・ドレイン領域２２、２２、・・・が形成されている。トレンチ３６は、半導体基板２０内の溝である。第１絶縁膜３２は、トレンチ３６の壁面に形成され、トンネル電流を流すことができる。浮遊ゲート電極３０は、半導体基板２０に対して第１絶縁膜３２を介してトレンチ３６内に形成される。以下に、半導体基板２０をｐ型とし、ソース・ドレイン領域２２をｎ型とする不揮発性半導体メモリを例として説明するが、本発明は、ｐ型とｎ型を逆にしてもよく、又は、半導体基板に島領域を形成し、その中に半導体メモリを形成してもよい。また、以下に、ＮＡＮＤ型不揮発性半導体メモリを例として説明するが、本発明は、トレンチ３６内に第１絶縁膜３２を介して浮遊ゲート電極３０が形成される不揮発性半導体メモリであれば、種々の公知の構成の不揮発性半導体メモリにも適用できる。なお、領域３４は、ＳＴＩ（Shallow Trench Isolation）であり、トレンチにより半導体メモリ領域を分離するものである。
図１は、本発明の第１の実施形態に係る不揮発性半導体メモリの構造を示している。図１（Ａ）、図１（Ｂ）と図１（Ｄ）は、それぞれ、図１（Ｃ）に示す上面図における、ＡＡ’、ＢＢ’とＤＤ’の断面図である。半導体基板２０に２つ以上の素子分離領域であるトレンチ３６、３６、・・・が形成され、トレンチ３６内部に第１絶縁膜３２を介して浮遊ゲート電極３０が形成され、半導体基板２０およびトレンチ３６の表面に第２絶縁膜２６を介して制御ゲート電極２８が形成され、半導体基板２０に複数のソース・ドレイン領域２２、２２、・・・が形成されている。トレンチ３６は、半導体基板２０内の溝である。第１絶縁膜３２は、トレンチ３６の壁面に形成され、トンネル電流を流すことができる。浮遊ゲート電極３０は、半導体基板２０に対して第１絶縁膜３２を介してトレンチ３６内に形成される。以下に、半導体基板２０をｐ型とし、ソース・ドレイン領域２２をｎ型とする不揮発性半導体メモリを例として説明するが、本発明は、ｐ型とｎ型を逆にしてもよく、又は、半導体基板に島領域を形成し、その中に半導体メモリを形成してもよい。また、以下に、ＮＡＮＤ型不揮発性半導体メモリを例として説明するが、本発明は、トレンチ３６内に第１絶縁膜３２を介して浮遊ゲート電極３０が形成される不揮発性半導体メモリであれば、種々の公知の構成の不揮発性半導体メモリにも適用できる。なお、領域３４は、ＳＴＩ（Shallow Trench Isolation）であり、トレンチにより半導体メモリ領域を分離するものである。
複数のソース・ドレイン領域２２、２２、・・・は、図１に示すように、半導体基板２０の表面領域に形成されている。一対のソース・ドレイン領域２２、２２間の半導体基板２０にチャネル領域２４が形成されている。制御ゲート電極２８は、半導体基板２０上に第２絶縁膜２６を介して形成されている。また、制御ゲート電極２８は、浮遊ゲート電極３０とチャネル領域２４を覆うように第２絶縁膜２６を介して形成されている。一対のソース・ドレイン領域２２、２２、チャネル領域２４、第２絶縁膜２６、制御ゲート電極２８、第１絶縁膜３２と浮遊ゲート電極３０によりメモリセル３８を構成し、トランジスタとして作用する。隣接するメモリセル３８は、相互にソース・ドレイン領域２２を共有する。
メモリセル３８は、図１（Ｃ）に示されているように、半導体基板２０に行列状に配列されている。図１（Ｃ）では、行選択ラインをビットラインＢＬとし、列選択ラインをワードラインＷＬとしている。ビットラインＢＬは、ソース・ドレイン領域２２とチャネル領域２４で構成され、例えば４行、ＢＬ０〜ＢＬ３からなっている。ワードラインＷＬは、制御ゲート電極２８に接続して構成され、例えば４列、ＷＬ０〜ＷＬ３からなっている。メモリセル３８は、ＮＡＮＤ型に配置されている。浮遊ゲート電極３０は、ビットラインＢＬの側面にビットラインＢＬに沿って配置されている。浮遊ゲート電極３０は、ワードラインＷＬとビットラインＢＬに沿って配置されている。浮遊ゲート電極３０は、ＬＦＧ００、ＦＧ０１、・・、ＦＧ１０、ＦＧ１１、・・・、ＦＧ３２、ＦＧ３３と行列状に配置される。このように、半導体基板２０内にトレンチ３６を形成し、そこに浮遊ゲート電極３０を配置することで、浮遊ゲート電極３０に多く電荷を蓄積でき、安定した記憶状態を維持できる不揮発性半導体メモリを得ることができる。また、トレンチ３６がチャネル領域２４、２４間の電気的干渉を減少できるので、メモリセル３８を高密度に配置することができる。
浮遊ゲート電極３０は、図１では、トレンチ３６の中央でビットラインＢＬに対して左右対称の構造に配置してある。しかし、浮遊ゲート電極３０は、少なくとも一面でチャネル領域２４に隣接し、ゲート電流に影響を付与でき、半導体基板２０間でトンネル電流を流せる構造であれば、任意の構造を取ることができる。例えば、浮遊ゲート電極３０は、トレンチ３６内で隣接するチャネル領域２４の一方側に偏った構造を取ることもできる。
浮遊ゲート電極３０は、図１では、トレンチ３６の中央でビットラインＢＬに対して左右対称の構造に配置してある。しかし、浮遊ゲート電極３０は、少なくとも一面でチャネル領域２４に隣接し、ゲート電流に影響を付与でき、半導体基板２０間でトンネル電流を流せる構造であれば、任意の構造を取ることができる。例えば、浮遊ゲート電極３０は、トレンチ３６内で隣接するチャネル領域２４の一方側に偏った構造を取ることもできる。
図２は、不揮発性半導体メモリの回路ブロック図を示しており、４×４のメモリセルアレイを示している。しかし、本発明の不揮発性半導体メモリは、この４×４の数に制限されるものではない。ワードラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３は、セレクタ４０、４０に接続されて、後述する書き込み用電圧ＶＰＲＧ、パスゲート電圧ＶＰＡＳＳ、読み出し用電圧ＶＣＧＲなどの電圧が印加される。それにより、書き込み用電圧ＶＰＲＧ、パスゲート電圧ＶＰＡＳＳ、読み出し用電圧ＶＣＧＲなどの電圧がメモリセル３８の制御ゲート電極２８に印加される。ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、駆動検出回路４１、４１に接続されて、ソース側選択ゲート４２のＳＧＳ０、ＳＧＳ１、ＳＧＳ２、ＳＧＳ３を介してソース電圧が印加される。それにより、ソース電圧がメモリセル３８のソース側のソース・ドレイン領域２２に印加される。また、ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、ドレイン側選択ゲート４４のＳＧＤ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３を介してドレイン電圧が印加される。それにより、ドレイン電圧がメモリセル３８のドレイン側のソース・ドレイン領域２２に印加される。駆動検出回路４１は、不揮発性半導体メモリの書き込み、消去、及び読み出しなどの回路（書き込み回路、消去回路、及び読み出し回路など）を含み、ビットラインＢＬへの電圧の印加や、ビットラインＢＬからの読み出し電流の検出などを行うことができる。
（メモリセルへの書き込み）
個々のメモリセル３８への書き込みは、例えば以下の方法で行うことができる。先ず、書き込みは、特定のメモリセル３８の浮遊ゲート電極３０に電子を注入して行う。図３は、特定の浮遊ゲート電極ＦＧ１１への書き込む際の電圧条件を示す。ワードラインＷＬ１に書き込み用ＷＬ電圧ＶＰＲＧを印加する。書き込み用ＷＬ電圧ＶＰＲＧは、比較的高電圧であり、例えば２０Ｖとする。他のワードラインＷＬ０、ＷＬ２、ＷＬ３には、メモリセル３８のトランジスタを導通させる導通電圧ＶＰＡＳＳを印加する。それと共に、図３（Ｃ）に示すように、浮遊ゲート電極ＦＧ１１の一側面のビットラインＢＬ１、ＢＬ０に０Ｖ、他側面のビットラインＢＬ２、ＢＬ３に書き込み用ＢＬ電圧ＶＰＰを印加する。
個々のメモリセル３８への書き込みは、例えば以下の方法で行うことができる。先ず、書き込みは、特定のメモリセル３８の浮遊ゲート電極３０に電子を注入して行う。図３は、特定の浮遊ゲート電極ＦＧ１１への書き込む際の電圧条件を示す。ワードラインＷＬ１に書き込み用ＷＬ電圧ＶＰＲＧを印加する。書き込み用ＷＬ電圧ＶＰＲＧは、比較的高電圧であり、例えば２０Ｖとする。他のワードラインＷＬ０、ＷＬ２、ＷＬ３には、メモリセル３８のトランジスタを導通させる導通電圧ＶＰＡＳＳを印加する。それと共に、図３（Ｃ）に示すように、浮遊ゲート電極ＦＧ１１の一側面のビットラインＢＬ１、ＢＬ０に０Ｖ、他側面のビットラインＢＬ２、ＢＬ３に書き込み用ＢＬ電圧ＶＰＰを印加する。
この結果、図３（Ｂ）に示すように、浮遊ゲート電極ＦＧ１１の上面の制御ゲート電極２８に書き込み用ＷＬ電圧ＶＰＲＧが印加される。同時に、図３（Ｃ）に示すように、浮遊ゲート電極ＦＧ１１の一側面のビットラインＢＬ１に０Ｖが印加され、他側面のビットラインＢＬ２に書き込み用ＢＬ電圧ＶＰＰが印加される。これにより、図３（Ｂ）の白抜きの矢印のように、ビットラインＢＬ１のチャネル領域から浮遊ゲート電極ＦＧ１１に向けて負のトンネル電流Ｉtunnelが流れ、浮遊ゲート電極ＦＧ１１に電子が蓄積され、書き込みが行われる。この際、浮遊ゲート電極ＦＧ１１の上面の制御ゲート電極２８に書き込み用ＷＬ電圧ＶＰＲＧが印加しているので、浮遊ゲート電極ＦＧ１１に正の電圧が誘起され、同時に、浮遊ゲート電極ＦＧ１１の両側面間に書き込み用ＢＬ電圧ＶＰＰが印加されるので、負のトンネル電流はビットラインＢＬ１から第１絶縁膜を通して浮遊ゲート電極ＦＧ１１に流れる。しかし、トンネル電流は、浮遊ゲート電極ＦＧ１１からビットラインＢＬ２のチャネル領域には流れない。ワードラインＷＬ１で選択された他のメモリセル３８の浮遊ゲート電極ＦＧ１０、ＦＧ１２、ＦＧ１３では、それらの両側のビットラインＢＬには、浮遊ゲート電極ＦＧ１１の両側のビットラインＢＬとは異なった電圧が印加されるので、書き込みが行われることはない。
図４は、浮遊ゲート電極ＦＧ１１へ書き込む際の電圧印加シーケンスを示している。先ず、ビットラインＢＬにつながるソース電圧とドレイン電圧を印加する。図２〜図４に示すように、ソース電圧ＶＳ０＝ＶＳ1＝０Ｖとし、ＶＳ２＝ＶＳ３＝ＶＰＰとする。ドレイン電圧ＶＤ０＝ＶＤ1＝０Ｖとし、ＶＤ２＝ＶＤ３＝ＶＰＰとする。次に、ソース側の選択ゲートＳＧＳ０、ＳＧＳ１、ＳＧＳ２、ＳＧＳ３とドレイン側の選択ゲートＳＧＤ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３を導通状態にして、ビットラインＢＬ０とＢＬ１には、０Ｖを印加し、ビットラインＢＬ２とＢＬ３には、書き込み用ＢＬ電圧ＶＰＰを印加する。次に、浮遊ゲート電極ＦＧ１１の制御ゲート電極２８に書き込み用ＷＬ電圧ＶＰＲＧが印加するように、ワードラインＷＬ１にＶＰＲＧを印加する。その他のワードラインＷＬ０、ＷＬ２、ＷＬ３には、ビットラインＢＬに繋がっているトランジスタが導通するように導通電圧ＶＰＡＳＳを印加する。半導体基板２０には基板電圧ＶＳＵＢ＝０Ｖを印加する。ワードラインのＷＬ１には、浮遊ゲート電極ＦＧ１１に十分な電荷が書き込まれる間、電圧ＶＰＲＧを維持する。維持時間は、例えば１００μｓｅｃ程度とする。一例として、ＶＰＰとＶＰＡＳＳは、１０Ｖとする。
図５は、書き込みのシミュレーション結果を示す。縦軸は、浮遊ゲート電極３０の電位（Ｖ）を示しており、横軸は、制御ゲート電極２８に印加する時間（秒）を示している。ワードラインＷＬ１をＶＰＲＧ＝２０Ｖ、とＶＰＲＧ＝１０Ｖの２種類とする。その他の条件は、図４と同じにする。浮遊ゲート電極ＦＧ１１とＦＧ１０の電位を測定した。その結果、浮遊ゲート電極ＦＧ１１については、ＶＰＲＧ＝２０Ｖの場合（実線の曲線）、ＶＰＲＧ＝１０Ｖの場合（一点破線の曲線）に比して、ＶＰＲＧの印加後、０．６秒付近から、ＦＧ１１の電位が上昇している。このことにより、制御ゲート電極２８に印加する電圧値が異なると、浮遊ゲート電極３０に発生する電位が異なって現れることを示している。それに対して、浮遊ゲート電極ＦＧ１０について、浮遊ゲート電極ＦＧ１１に比して、浮遊ゲート電極の電位の上昇率が低い。更に、ＶＰＲＧの印加後、０．６秒を経過しても、ＶＰＲＧ＝２０Ｖ（実線の曲線）とＶＰＲＧ＝１０Ｖ（一点破線の曲線）の場合で、浮遊ゲート電極ＦＧ１０の電位に差異が見られない（実線と破線が重なっている）。このことは、ワードラインＷＬとビットラインＢＬを選択することにより、浮遊ゲート電極３０の電位を選択的に制御して、情報を書き込むメモリセル３８を選択できることを示している。
（メモリセルの消去）
図６には、全部のメモリセルの一括消去の電圧条件を示している。全てのビットラインＢＬ０〜ＢＬ３のソース・ドレイン領域を開放し（Ｖopenとし）、全てのワードラインＷＬ０〜ＷＬ３を接地して、全てのメモリセルの制御ゲート電極２８を接地し、半導体基板に正の電圧Ｖsubを印加する。この基板に印加する電圧Ｖsubは、例えば２０Ｖとする。これにより、全ての浮遊ゲート電極３０に書き込まれていた電子を半導体基板２０に引き抜くことができる。図７は、全部のメモリセルの一括消去の印加電圧シーケンスを示す。まず、各ビットラインＢＬに接続するソース電圧ＶＳ０〜ＶＳ３とドレイン電圧ＶＤ０〜ＶＤ３を開放する（Ｖopenとする）。次ぎに、ソース側の選択ゲートに電圧ＶＳＧＳ０〜ＶＳＧＳ３と、ドレイン側の選択ゲートに電圧ＶＤＳＧ０〜ＶＳＧＳ３とを印加する。全てのワードラインＷＬ０〜ＷＬ３は、０Ｖとする。次ぎに、半導体基板２０に正の電圧ＶＳＵＢを印加する。これにより、浮遊ゲート電極３０に蓄積していた電子が、トンネル電流（負の電流）として半導体基板２０に取り出される。
図６には、全部のメモリセルの一括消去の電圧条件を示している。全てのビットラインＢＬ０〜ＢＬ３のソース・ドレイン領域を開放し（Ｖopenとし）、全てのワードラインＷＬ０〜ＷＬ３を接地して、全てのメモリセルの制御ゲート電極２８を接地し、半導体基板に正の電圧Ｖsubを印加する。この基板に印加する電圧Ｖsubは、例えば２０Ｖとする。これにより、全ての浮遊ゲート電極３０に書き込まれていた電子を半導体基板２０に引き抜くことができる。図７は、全部のメモリセルの一括消去の印加電圧シーケンスを示す。まず、各ビットラインＢＬに接続するソース電圧ＶＳ０〜ＶＳ３とドレイン電圧ＶＤ０〜ＶＤ３を開放する（Ｖopenとする）。次ぎに、ソース側の選択ゲートに電圧ＶＳＧＳ０〜ＶＳＧＳ３と、ドレイン側の選択ゲートに電圧ＶＤＳＧ０〜ＶＳＧＳ３とを印加する。全てのワードラインＷＬ０〜ＷＬ３は、０Ｖとする。次ぎに、半導体基板２０に正の電圧ＶＳＵＢを印加する。これにより、浮遊ゲート電極３０に蓄積していた電子が、トンネル電流（負の電流）として半導体基板２０に取り出される。
（メモリセルの読み出し）
図８は、メモリセル３８の読み出しの電圧条件を示している。読み出したい浮遊ゲート電極３０をビットラインＢＬとワードラインＷＬで選択する。読み出したい浮遊ゲート電極３０がＦＧ１１の場合、ビットラインＢＬ１のソース側には０Ｖを付与し、ドレイン側には、読み出し用電圧ＶＲＤを印加する。ビットラインＢＬ２のソース側には０Ｖを付与し、ドレイン側には、ＶＰＤを印加する。その他のビットラインＢＬ０とＢＬ３については、ソース側とドレイン側とも、０Ｖを付与する。ワードラインＷＬ１にはＶＣＧＲを印加する。他のワードラインＷＬ０、ＷＬ２〜ＷＬ３にはＶＰＡＳＳを印加する。このように２本のビットラインＢＬと１本のワードラインＷＬでメモリセル３８を選択する。一例として、ＶＲＤ、ＶＰＤ、ＶＣＧＲの電圧は、それぞれ、５Ｖ、５Ｖ、１０Ｖである。これらの電圧条件により、ＦＧ１１の状態をＢＬ１の電流の変化で検出できる。すなわち、ＦＧ１０がどのような状態であっても、ＶＲＤ、ＶＰＤ、ＶＣＧＲに十分に高い電位を与えることによって、ＢＬ１のチャネルを導通状態にすることができる。
図８は、メモリセル３８の読み出しの電圧条件を示している。読み出したい浮遊ゲート電極３０をビットラインＢＬとワードラインＷＬで選択する。読み出したい浮遊ゲート電極３０がＦＧ１１の場合、ビットラインＢＬ１のソース側には０Ｖを付与し、ドレイン側には、読み出し用電圧ＶＲＤを印加する。ビットラインＢＬ２のソース側には０Ｖを付与し、ドレイン側には、ＶＰＤを印加する。その他のビットラインＢＬ０とＢＬ３については、ソース側とドレイン側とも、０Ｖを付与する。ワードラインＷＬ１にはＶＣＧＲを印加する。他のワードラインＷＬ０、ＷＬ２〜ＷＬ３にはＶＰＡＳＳを印加する。このように２本のビットラインＢＬと１本のワードラインＷＬでメモリセル３８を選択する。一例として、ＶＲＤ、ＶＰＤ、ＶＣＧＲの電圧は、それぞれ、５Ｖ、５Ｖ、１０Ｖである。これらの電圧条件により、ＦＧ１１の状態をＢＬ１の電流の変化で検出できる。すなわち、ＦＧ１０がどのような状態であっても、ＶＲＤ、ＶＰＤ、ＶＣＧＲに十分に高い電位を与えることによって、ＢＬ１のチャネルを導通状態にすることができる。
図９は、浮遊ゲート電極ＦＧ１１の読み出しの印加電圧シーケンスを示す。まず、ビットラインＢＬ０〜ＢＬ１、ＢＬ３のソース側電圧ＶＳ０〜ＶＳ１とＶＳ３を接地する（０Ｖとする）。ビットラインＢＬ２のソース側電圧ＶＳ２とドレイン側電圧ＶＤ２とをＶＰＤとする。次に、ビットラインＢＬ１のドレイン側電圧ＶＤ１＝ＶＲＤとする。他のビットラインＢＬ０とＢＬ３のドレイン側電圧ＶＤ０とＶＤ３を接地する（０Ｖとする）。次に、ソース側の選択ゲートＳＧＳ１、ＳＧＳ２を導通状態とし、ドレイン側の選択ゲートＳＧＤ１、ＳＧＤ２を導通状態とする。これにより、ビットラインＢＬ２のソース側とドレイン側には、電圧ＶＰＤが印加し、ビットラインＢＬ２全体に電圧ＶＰＤが印加する。ビットラインＢＬ１のソース側には、０Ｖが印加し、ビットラインＢＬ１のドレイン側には、読み出し用電圧ＶＲＤが印加する。次にワードラインＷＬ１には、ＶＣＧＲを印加し、他のワードラインＷＬ０、ＷＬ２、ＷＬ３には、ＶＰＡＳＳが印加される。これにより、浮遊ゲート電極ＦＧ１１に電子が蓄積されている場合、ビットラインＢＬ１に流れる読み出し電流が小さく、また、電子が蓄積されていない場合、読み出し電流が大きい。この電流の差を検出して、浮遊ゲート電極ＦＧ１１の記憶の状態を読み出すことができる。このように、ビットラインＢＬ２に電圧ＶＰＤを印加することにより、ＦＧ１０とＦＧ１２の電荷の有無に関らず、ＦＧ１１の状態を読み出すことができる。即ち、電圧ＶＰＤを印加することにより、ＦＧ１１側の半導体表面にチャネルを形成して、ＦＧ１１のみの電荷の有無を検出できる。これは、書き込み時に浮遊ゲート電極ＦＧを識別すると同様のメカニズムによる。
（メモリセルの製造方法）
本発明の実施の形態の不揮発性半導体メモリの製造方法は、半導体装置一般の公知の製造方法の技術を適用できる。図１０と図１１には、メモリセル３８の製造方法の一例を示している。先ず、図１０（Ａ）のように半導体基板２０表面にＳｉＮやＳｉＯＮやその他高誘電体材料などの第２絶縁膜２６を形成した後、半導体基板２０中に浮遊ゲート電極を配置するためのトレンチ３６を形成する。次に、図１０（Ｂ）のようにトレンチ３６内の表面を含めて半導体基板２０の表面に酸化膜などの絶縁膜４６を形成する。この絶縁膜４６の一部は、第１絶縁膜３２として利用される。第１絶縁膜３２は、特にトレンチ３６の壁面に薄く形成し、半導体基板２０と後で形成される浮遊ゲート電極間でトンネル電流が流れるようにする。第１絶縁膜の表面にｎ＋ポリシリコンなどの導電材料４８を形成する。この導電材料４８は、一部浮遊ゲート電極３０として使用される。次に、図１０（Ｃ）のように半導体基板２０の表面を平坦化するために、例えばＣＭＰで第２絶縁膜２６が露出する程度に表面上の導電材料４８や絶縁膜４６を除去する。
本発明の実施の形態の不揮発性半導体メモリの製造方法は、半導体装置一般の公知の製造方法の技術を適用できる。図１０と図１１には、メモリセル３８の製造方法の一例を示している。先ず、図１０（Ａ）のように半導体基板２０表面にＳｉＮやＳｉＯＮやその他高誘電体材料などの第２絶縁膜２６を形成した後、半導体基板２０中に浮遊ゲート電極を配置するためのトレンチ３６を形成する。次に、図１０（Ｂ）のようにトレンチ３６内の表面を含めて半導体基板２０の表面に酸化膜などの絶縁膜４６を形成する。この絶縁膜４６の一部は、第１絶縁膜３２として利用される。第１絶縁膜３２は、特にトレンチ３６の壁面に薄く形成し、半導体基板２０と後で形成される浮遊ゲート電極間でトンネル電流が流れるようにする。第１絶縁膜の表面にｎ＋ポリシリコンなどの導電材料４８を形成する。この導電材料４８は、一部浮遊ゲート電極３０として使用される。次に、図１０（Ｃ）のように半導体基板２０の表面を平坦化するために、例えばＣＭＰで第２絶縁膜２６が露出する程度に表面上の導電材料４８や絶縁膜４６を除去する。
次に、トレンチ３６内に形成された不必要な導電材料４８を除去し、半導体基板２０の表面領域にソース・ドレイン領域２２を形成する。第２絶縁膜２６表面に、ｎ＋ポリシリコン層などの導電材料（制御ゲート電極２８）、フォトレジスト層５０を順次形成し、図１１（Ａ）のように半導体基板面が露出するように、第２絶縁膜２６、制御ゲート電極２８、フォトレジスト層５０のパターンを形成する。この２層のパターンをマスクにして、トレンチ３６内の不要な導電材料を選択エッチングなどの方法で除去し、除去した穴に酸化膜などの埋設絶縁膜５２を埋め込む。次に、図１１（Ｂ）のように２層のパターンの上部のフォトレジスト層５０を除去して、次いで、ソース・ドレイン領域２２上の第２絶縁膜２６を除去する。得られたパターンをマスクにイオン注入などの不純物注入方法でソース・ドレイン領域２２を形成する。次に、図１１（Ｃ）のように酸化膜などの被覆層５４で半導体基板表面を被覆する。このような不揮発性半導体メモリは、従来の種々の半導体製造方法で製造することができる。このように、浮遊ゲート電極３０が半導体基板のトレンチ３６内に形成されるので、ソース・ドレイン領域２２を形成する際のマスクパターンの厚さが、従来のチャンネル上にある積層ゲート領域（浮遊ゲートを含む）の構造よりも、薄くできる。それにより、不純物の量を多くソース・ドレイン領域に注入することができる。その結果、ソース・ドレイン領域２２、２２間に多くの電流を流すことができ、不揮発性半導体メモリの検出誤動作を少なくすることができる。なお、上記製造方法では、第１絶縁膜３２、第２絶縁膜２６、制御ゲート電極２８は、特定の製造工程で形成しているが、他の種々の製造工程により製造することもできる。
（第２実施形態）
図１２は、本発明の第２実施形態を示す。半導体基板２０の表面領域にトレンチ３６が形成され、トレンチ３６の内部に第１絶縁膜３２を介して浮遊ゲート電極３０が形成される。半導体基板２０およびトレンチ３６の表面に第１絶縁膜３２よりも誘電率の高いＨｉｇｈ−Ｋ膜の第２絶縁膜２６を介して制御ゲート２８が形成される。第１絶縁膜３２よりも誘電率の高い第２絶縁膜２６を設けることにより、チャネル領域２４を狭くしても、制御ゲート電極２８のチャネル領域２４に対する電気的な支配力を維持可能である。
図１２は、本発明の第２実施形態を示す。半導体基板２０の表面領域にトレンチ３６が形成され、トレンチ３６の内部に第１絶縁膜３２を介して浮遊ゲート電極３０が形成される。半導体基板２０およびトレンチ３６の表面に第１絶縁膜３２よりも誘電率の高いＨｉｇｈ−Ｋ膜の第２絶縁膜２６を介して制御ゲート２８が形成される。第１絶縁膜３２よりも誘電率の高い第２絶縁膜２６を設けることにより、チャネル領域２４を狭くしても、制御ゲート電極２８のチャネル領域２４に対する電気的な支配力を維持可能である。
（第３実施形態）
図１３は、本発明の第３実施形態を示す。埋め込み絶縁膜領域ＢＯＸを有する半導体基板２０の表面領域に複数のトレンチ３６が形成され、トレンチ３６の内部に第１絶縁膜３２を介して浮遊ゲート電極３０が形成され、半導体基板２０およびトレンチ３６の表面に第２絶縁膜２６を介して制御ゲート電極２８が形成される。半導体基板領域に埋め込み絶縁膜領域ＢＯＸを設けることにより、ソース・ドレイン領域２２の間隔を狭め、チャネル領域２４を短くしても、所謂短チャネル効果抑制により、制御ゲート電極２８および浮遊ゲート電極３０のチャネル領域２４に対する電気的な支配力を維持可能である。
図１３は、本発明の第３実施形態を示す。埋め込み絶縁膜領域ＢＯＸを有する半導体基板２０の表面領域に複数のトレンチ３６が形成され、トレンチ３６の内部に第１絶縁膜３２を介して浮遊ゲート電極３０が形成され、半導体基板２０およびトレンチ３６の表面に第２絶縁膜２６を介して制御ゲート電極２８が形成される。半導体基板領域に埋め込み絶縁膜領域ＢＯＸを設けることにより、ソース・ドレイン領域２２の間隔を狭め、チャネル領域２４を短くしても、所謂短チャネル効果抑制により、制御ゲート電極２８および浮遊ゲート電極３０のチャネル領域２４に対する電気的な支配力を維持可能である。
（第４実施形態）
図１４に本発明の第３実施の形態を示す。第３実施形態は、第２と第３の実施形態を組み合わせたものである。埋め込み絶縁膜領域ＢＯＸを有する半導体基板表面領域に複数のトレンチ３６が形成され、トレンチ３６の内部に第１絶縁膜３２を介して浮遊ゲート電極３０が形成され、半導体基板２０およびトレンチ３６の表面に第１絶縁膜３２よりも誘電率の高いＨｉｇｈ−Ｋ膜の第２絶縁膜２６を介して制御ゲート電極２８が形成される。第１絶縁膜３２よりも誘電率の高い第２絶縁膜２６を設け、半導体基板２０に埋め込み絶縁膜領域ＢＯＸを設ける。このことにより、チャネル領域２４を狭くしても、制御ゲート電極２８のチャネル領域２４に対する電気的な支配力を維持可能である。また、ソース・ドレイン領域２２の間隔を狭め、チャネル領域２４を短くしても、所謂短チャネル効果抑制により、制御ゲート電極２８および浮遊ゲート電極３０のチャネル領域２４に対する電気的な支配力を維持可能である。
図１４に本発明の第３実施の形態を示す。第３実施形態は、第２と第３の実施形態を組み合わせたものである。埋め込み絶縁膜領域ＢＯＸを有する半導体基板表面領域に複数のトレンチ３６が形成され、トレンチ３６の内部に第１絶縁膜３２を介して浮遊ゲート電極３０が形成され、半導体基板２０およびトレンチ３６の表面に第１絶縁膜３２よりも誘電率の高いＨｉｇｈ−Ｋ膜の第２絶縁膜２６を介して制御ゲート電極２８が形成される。第１絶縁膜３２よりも誘電率の高い第２絶縁膜２６を設け、半導体基板２０に埋め込み絶縁膜領域ＢＯＸを設ける。このことにより、チャネル領域２４を狭くしても、制御ゲート電極２８のチャネル領域２４に対する電気的な支配力を維持可能である。また、ソース・ドレイン領域２２の間隔を狭め、チャネル領域２４を短くしても、所謂短チャネル効果抑制により、制御ゲート電極２８および浮遊ゲート電極３０のチャネル領域２４に対する電気的な支配力を維持可能である。
なお、本発明は、上記実施の形態に限定されるものではなく、発明の要旨を逸脱しない範囲で、構成要素を変形することは可能である。
２０・・半導体基板
２２・・ソース・ドレイン領域
２４・・チャネル領域
２６・・第２絶縁膜
２８・・制御ゲート電極
３０・・浮遊ゲート電極
３２・・第１絶縁膜
３４・・ＳＴＩ
３６・・トレンチ
３８・・メモリセル
４０・・セレクタ
４１・・駆動検出回路
４２・・ソース側選択ゲート
４４・・ドレイン側選択ゲート
４６・・絶縁膜
４８・・導電材料
５０・・フォトレジスト層
５２・・埋設絶縁膜
５４・・被覆層
ＢＬ・・ビットライン
ＷＬ・・ワードライン
ＢＯＸ・埋め込み絶縁膜領域
Ｈigh-Ｋ・高誘電率膜
２２・・ソース・ドレイン領域
２４・・チャネル領域
２６・・第２絶縁膜
２８・・制御ゲート電極
３０・・浮遊ゲート電極
３２・・第１絶縁膜
３４・・ＳＴＩ
３６・・トレンチ
３８・・メモリセル
４０・・セレクタ
４１・・駆動検出回路
４２・・ソース側選択ゲート
４４・・ドレイン側選択ゲート
４６・・絶縁膜
４８・・導電材料
５０・・フォトレジスト層
５２・・埋設絶縁膜
５４・・被覆層
ＢＬ・・ビットライン
ＷＬ・・ワードライン
ＢＯＸ・埋め込み絶縁膜領域
Ｈigh-Ｋ・高誘電率膜
Claims (10)
- 半導体基板と、
前記半導体基板表面から前記半導体基板の厚さ方向に形成され、前記半導体基板表面に開口部を有するトレンチと、
前記トレンチの壁面に沿って形成された第１絶縁膜と、
前記第１絶縁膜上で、かつ前記トレンチ内に形成された浮遊ゲート電極と、
前記半導体基板、前記第１絶縁膜、及び前記浮遊ゲート電極上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された制御ゲート電極と、を備える不揮発性半導体メモリであって、
前記半導体基板は、前記半導体基板内に形成された一対のソース・ドレイン領域と、
前記一対のソース・ドレイン領域間に形成されたチャネル領域と、を更に備え、
前記一対のソース・ドレイン領域、前記チャネル領域、前記浮遊ゲート電極、及び前記制御ゲート電極はメモリセルを構成し、
前記メモリセルが行列状に複数配置され、
複数の列選択ラインと前記列選択ラインと交差する複数の行選択ラインを備え、
前記列選択ライン方向において、
前記トレンチ、前記第１絶縁膜、及び前記浮遊ゲート電極は、２つの前記チャネル領域によって挟まれ、
前記制御ゲート電極は、前記第１絶縁膜上及び前記第２絶縁膜上に位置し、
前記行選択ライン方向において、
前記チャネル領域は、前記一対のソース・ドレイン領域に挟まれ、
前記制御ゲート電極は、前記チャネル領域上及び前記第２絶縁膜上に位置する不揮発性半導体メモリ。 - 請求項１に記載の不揮発性半導体メモリにおいて、
隣接する前記メモリセルの前記一対のソース・ドレイン領域は、２つの前記メモリセルに共通に使用され、ＮＡＮＤ型メモリを構成する、不揮発性半導体メモリ。 - 請求項１に記載の不揮発性半導体メモリにおいて、
隣接する２つの前記行選択ラインと前記列選択ラインにより前記メモリセルを選択する、不揮発性半導体メモリ。 - 請求項３に記載の不揮発性半導体メモリにおいて、
隣接する２つの前記行選択ライン間に電位差を付与し、前記列選択ラインと前記半導体基板間に電位差を付与して、選択した前記メモリセルに情報を書き込む、不揮発性半導体メモリ。 - 請求項３に記載の不揮発性半導体メモリにおいて、
前記半導体基板と前記列選択ライン間に電位差を付与して、前記メモリセルの情報を消去する、不揮発性半導体メモリ。 - 請求項３に記載の不揮発性半導体メモリにおいて、
隣接する前記行選択ラインに各々電位を付与し、前記列選択ラインに電位を付与して、前記行選択ラインに流れる電流により、選択した前記メモリセルの記憶状態を読み出す、不揮発性半導体メモリ。 - 請求項１に記載の不揮発性半導体メモリにおいて、
前記第２絶縁膜は、前記第１絶縁膜より高い誘電率を有する、不揮発性半導体メモリ。 - 請求項１に記載の不揮発性半導体メモリにおいて、
前記半導体基板は埋め込み絶縁膜領域を有する、不揮発性半導体メモリ。 - 請求項１に記載の不揮発性半導体メモリにおいて、
前記第２絶縁膜は、前記第１絶縁膜より高い誘電率を有すると共に、前記半導体基板は埋め込み絶縁膜領域を有する、不揮発性半導体メモリ。 - 半導体基板上に第１絶縁膜を形成し、
前記第１絶縁膜表面に開口部を有するように、前記第１絶縁膜及び前記半導体基板に互いに平行な複数のトレンチを形成し、
前記トレンチの壁面に沿って第２絶縁膜を形成し、
前記半導体基板及び前記第２絶縁膜上に浮遊ゲート電極を形成し、
前記浮遊ゲート電極を前記第１絶縁膜の表面が露出するまで除去し、
前記第２絶縁膜を介して２つの前記浮遊ゲート電極に挟まれる前記半導体基板をチャネル領域とし、前記チャネル領域上の前記第１絶縁膜上と、前記浮遊ゲート電極上に前記複数のトレンチに交差する互いに平行な複数の制御ゲート電極を形成し、
前記第１絶縁膜と前記制御ゲート電極をマスクにして前記半導体基板内に前記チャネル領域を挟むソース・ドレイン領域を形成し、
前記ソース・ドレイン領域、前記浮遊ゲート電極、前記制御ゲート電極によりメモリセルを構成する、不揮発性半導体メモリの製造方法。
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