JPH09321156A - スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ - Google Patents
スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリInfo
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- JPH09321156A JPH09321156A JP8258980A JP25898096A JPH09321156A JP H09321156 A JPH09321156 A JP H09321156A JP 8258980 A JP8258980 A JP 8258980A JP 25898096 A JP25898096 A JP 25898096A JP H09321156 A JPH09321156 A JP H09321156A
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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-
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-
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
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- General Physics & Mathematics (AREA)
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】特性のバラツキのない高性能で微細なスプリッ
トゲート型トランジスタを提供する。 【解決手段】単結晶シリコン基板２上に複数のスプリッ
トゲート型メモリセル（スプリットゲート型トランジス
タ）３１ａ，３１ｂが配置されている。各メモリセル３
１ａ，３１ｂは、ソース領域３、ドレイン領域４、チャ
ネル領域５、浮遊ゲート電極３２、制御ゲート電極９か
ら構成されている。制御ゲート電極９は浮遊ゲート電極
３２を完全に覆い、コンタクトホール１３の内壁の各部
（パッシベーション膜１２、制御ゲート電極９、トンネ
ル絶縁膜８、絶縁膜１９、制御ゲート電極３２、ゲート
絶縁膜６）の端面は面一に形成されている。また、絶縁
膜１９により、浮遊ゲート電極３２の上部における制御
ゲート電極９側のカド部分には突起３２ａが形成されて
いる。ソース領域３はコンタクトホール１３を介してソ
ース電極１４と接続されている。
トゲート型トランジスタを提供する。 【解決手段】単結晶シリコン基板２上に複数のスプリッ
トゲート型メモリセル（スプリットゲート型トランジス
タ）３１ａ，３１ｂが配置されている。各メモリセル３
１ａ，３１ｂは、ソース領域３、ドレイン領域４、チャ
ネル領域５、浮遊ゲート電極３２、制御ゲート電極９か
ら構成されている。制御ゲート電極９は浮遊ゲート電極
３２を完全に覆い、コンタクトホール１３の内壁の各部
（パッシベーション膜１２、制御ゲート電極９、トンネ
ル絶縁膜８、絶縁膜１９、制御ゲート電極３２、ゲート
絶縁膜６）の端面は面一に形成されている。また、絶縁
膜１９により、浮遊ゲート電極３２の上部における制御
ゲート電極９側のカド部分には突起３２ａが形成されて
いる。ソース領域３はコンタクトホール１３を介してソ
ース電極１４と接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、スプリットゲート
型トランジスタ、スプリットゲート型トランジスタの製
造方法、不揮発性半導体メモリに関するものである。
型トランジスタ、スプリットゲート型トランジスタの製
造方法、不揮発性半導体メモリに関するものである。
【０００２】
【従来の技術】近年、ＦＲＡＭ（Ferro-electric Rando
m Access Memory ）、ＥＰＲＯＭ（Erasable and Progr
ammable Read Only Memory），ＥＥＰＲＯＭ（Electric
ally Erasable and Programmable Read Only Memory ）
などの不揮発性半導体メモリが注目されている。ＥＰＲ
ＯＭやＥＥＰＲＯＭでは、浮遊ゲート電極に電荷を蓄積
し、電荷の有無による閾値電圧の変化を制御ゲート電極
によって検出することで、データの記憶を行わせるよう
になっている。また、ＥＥＰＲＯＭには、メモリセルア
レイ全体でデータの消去を行うか、あるいは、メモリセ
ルアレイを任意のブロックに分けてその各ブロック単位
でデータの消去を行うフラッシュＥＥＰＲＯＭがある。
m Access Memory ）、ＥＰＲＯＭ（Erasable and Progr
ammable Read Only Memory），ＥＥＰＲＯＭ（Electric
ally Erasable and Programmable Read Only Memory ）
などの不揮発性半導体メモリが注目されている。ＥＰＲ
ＯＭやＥＥＰＲＯＭでは、浮遊ゲート電極に電荷を蓄積
し、電荷の有無による閾値電圧の変化を制御ゲート電極
によって検出することで、データの記憶を行わせるよう
になっている。また、ＥＥＰＲＯＭには、メモリセルア
レイ全体でデータの消去を行うか、あるいは、メモリセ
ルアレイを任意のブロックに分けてその各ブロック単位
でデータの消去を行うフラッシュＥＥＰＲＯＭがある。
【０００３】フラッシュＥＥＰＲＯＭを構成するメモリ
セル（メモリセルトランジスタ）は、スタックトゲート
型とスプリットゲート型に大きく分類される。スタック
トゲート型メモリセルを用いたフラッシュＥＥＰＲＯＭ
は、個々のメモリセルにそれ自身を選択する機能がな
い。そのため、データ消去時に浮遊ゲート電極から電荷
を引き抜く際、電荷を過剰に抜き過ぎると、メモリセル
を非導通状態にするための所定の電圧（例えば、０Ｖ）
を制御ゲート電極に印加したときでも、チャネル領域が
導通状態になる。その結果、そのメモリセルが常に導通
状態になり、記憶されたデータの読み出しが不可能にな
るという問題、いわゆる過剰消去の問題が起こる。過剰
消去を防止するには、消去手順に工夫が必要で、メモリ
デバイスの周辺回路で消去手順を制御するか、またはメ
モリデバイスの外部回路で消去手順を制御する必要があ
る。
セル（メモリセルトランジスタ）は、スタックトゲート
型とスプリットゲート型に大きく分類される。スタック
トゲート型メモリセルを用いたフラッシュＥＥＰＲＯＭ
は、個々のメモリセルにそれ自身を選択する機能がな
い。そのため、データ消去時に浮遊ゲート電極から電荷
を引き抜く際、電荷を過剰に抜き過ぎると、メモリセル
を非導通状態にするための所定の電圧（例えば、０Ｖ）
を制御ゲート電極に印加したときでも、チャネル領域が
導通状態になる。その結果、そのメモリセルが常に導通
状態になり、記憶されたデータの読み出しが不可能にな
るという問題、いわゆる過剰消去の問題が起こる。過剰
消去を防止するには、消去手順に工夫が必要で、メモリ
デバイスの周辺回路で消去手順を制御するか、またはメ
モリデバイスの外部回路で消去手順を制御する必要があ
る。
【０００４】このようなスタックトゲート型メモリセル
における過剰消去の問題を回避するために開発されたの
が、スプリットゲート型メモリセルである。スプリット
ゲート型メモリセルを用いたフラッシュＥＥＰＲＯＭ
は、ＷＯ９２／１８９８０（G11C 13/00）に開示されて
いる。
における過剰消去の問題を回避するために開発されたの
が、スプリットゲート型メモリセルである。スプリット
ゲート型メモリセルを用いたフラッシュＥＥＰＲＯＭ
は、ＷＯ９２／１８９８０（G11C 13/00）に開示されて
いる。
【０００５】図１０は、従来のスプリットゲート型メモ
リセルを用いたフラッシュＥＥＰＲＯＭのメモリセルア
レイの一部断面図である。メモリセルアレイ１５２は、
Ｐ型単結晶シリコン基板２上に形成された複数のスプリ
ットゲート型メモリセル（スプリットゲート型トランジ
スタ）１によって構成されている。各メモリセル１は、
ソース領域３、ドレイン領域４、チャネル領域５、浮遊
ゲート電極７、制御ゲート電極９から構成されている。
リセルを用いたフラッシュＥＥＰＲＯＭのメモリセルア
レイの一部断面図である。メモリセルアレイ１５２は、
Ｐ型単結晶シリコン基板２上に形成された複数のスプリ
ットゲート型メモリセル（スプリットゲート型トランジ
スタ）１によって構成されている。各メモリセル１は、
ソース領域３、ドレイン領域４、チャネル領域５、浮遊
ゲート電極７、制御ゲート電極９から構成されている。
【０００６】Ｐ型単結晶シリコン基板２上にＮ型のソー
ス領域３およびドレイン領域４が形成されている。ソー
ス領域３とドレイン領域４に挟まれたチャネル領域５上
に、ゲート絶縁膜６を介して浮遊ゲート電極７が形成さ
れている。浮遊ゲート電極７上にＬＯＣＯＳ（Local Ox
idation on Silicon）法によって形成された絶縁膜１９
およびトンネル絶縁膜８を介して制御ゲート電極９が形
成されている。制御ゲート電極９は浮遊ゲート電極７の
全部を覆ってはおらず、各ゲート電極７，９を基板２の
上部から見ると、浮遊ゲート電極７の半分が制御ゲート
電極９からはみ出している。絶縁膜１９により、浮遊ゲ
ート電極７の上部の両カド部分には突起７ａが形成され
ている。
ス領域３およびドレイン領域４が形成されている。ソー
ス領域３とドレイン領域４に挟まれたチャネル領域５上
に、ゲート絶縁膜６を介して浮遊ゲート電極７が形成さ
れている。浮遊ゲート電極７上にＬＯＣＯＳ（Local Ox
idation on Silicon）法によって形成された絶縁膜１９
およびトンネル絶縁膜８を介して制御ゲート電極９が形
成されている。制御ゲート電極９は浮遊ゲート電極７の
全部を覆ってはおらず、各ゲート電極７，９を基板２の
上部から見ると、浮遊ゲート電極７の半分が制御ゲート
電極９からはみ出している。絶縁膜１９により、浮遊ゲ
ート電極７の上部の両カド部分には突起７ａが形成され
ている。
【０００７】ここで、制御ゲート電極９の一部は、各絶
縁膜６，８を介してチャネル領域５上に配置され、選択
ゲート１０を構成している。その選択ゲート１０とソー
ス領域３およびドレイン領域４とにより、選択トランジ
スタ１１が構成される。すなわち、スプリットゲート型
メモリセル１は、各ゲート電極７，９と各領域３，４か
ら構成されるトランジスタと、選択トランジスタ１１と
が直列に接続された構成となっている。
縁膜６，８を介してチャネル領域５上に配置され、選択
ゲート１０を構成している。その選択ゲート１０とソー
ス領域３およびドレイン領域４とにより、選択トランジ
スタ１１が構成される。すなわち、スプリットゲート型
メモリセル１は、各ゲート電極７，９と各領域３，４か
ら構成されるトランジスタと、選択トランジスタ１１と
が直列に接続された構成となっている。
【０００８】基板２上の占有面積を小さく抑えることを
目的に、２つのメモリセル１（以下、２つを区別するた
め「１ａ」「１ｂ」と表記する）は、ソース領域３を共
通にし、その共通のソース領域３に対して浮遊ゲート電
極７および制御ゲート電極９が反転した形で配置されて
いる。
目的に、２つのメモリセル１（以下、２つを区別するた
め「１ａ」「１ｂ」と表記する）は、ソース領域３を共
通にし、その共通のソース領域３に対して浮遊ゲート電
極７および制御ゲート電極９が反転した形で配置されて
いる。
【０００９】メモリセル１上にパッシベーション膜１２
が形成されている。ドレイン領域４はコンタクトホール
１６においてドレイン電極１７と接続されている。コン
タクトホール１６の内壁には絶縁膜から成るサイドウォ
ールスペーサ１８が形成されている。
が形成されている。ドレイン領域４はコンタクトホール
１６においてドレイン電極１７と接続されている。コン
タクトホール１６の内壁には絶縁膜から成るサイドウォ
ールスペーサ１８が形成されている。
【００１０】図１１に、スプリットゲート型メモリセル
１を用いたフラッシュＥＥＰＲＯＭ１５１の全体構成を
示す。メモリセルアレイ１５２は、複数のメモリセル１
がマトリックス状に配置されて構成されている。行（ロ
ウ）方向に配列された各メモリセル１の制御ゲート電極
９により、共通のワード線ＷＬａ〜ＷＬｚが形成されて
いる。列（カラム）方向に配列された各メモリセル１の
ドレイン電極１７により、共通のビット線ＢＬａ〜ＢＬ
ｚが形成されている。
１を用いたフラッシュＥＥＰＲＯＭ１５１の全体構成を
示す。メモリセルアレイ１５２は、複数のメモリセル１
がマトリックス状に配置されて構成されている。行（ロ
ウ）方向に配列された各メモリセル１の制御ゲート電極
９により、共通のワード線ＷＬａ〜ＷＬｚが形成されて
いる。列（カラム）方向に配列された各メモリセル１の
ドレイン電極１７により、共通のビット線ＢＬａ〜ＢＬ
ｚが形成されている。
【００１１】奇数番のワード線（ＷＬａ…ＷＬｍ…ＷＬ
ｙ）に接続された各メモリセル１ｂと、偶数番のワード
線（ＷＬｂ…ＷＬｎ…ＷＬｚ）に接続された各メモリセ
ル１ａとはソース領域３を共通にし、その共通のソース
領域３によって各ソース線ＲＳＬａ〜ＲＳＬｍが形成さ
れている。例えば、ワード線ＷＬａに接続された各メモ
リセル１ｂと、ワード線ＷＬｂに接続された各メモリセ
ル１ａとはソース領域３を共通にし、その共通のソース
領域３によってソース線ＲＳＬａが形成されている。各
ソース線ＲＳＬａ〜ＲＳＬｍは共通ソース線ＳＬに接続
されている。
ｙ）に接続された各メモリセル１ｂと、偶数番のワード
線（ＷＬｂ…ＷＬｎ…ＷＬｚ）に接続された各メモリセ
ル１ａとはソース領域３を共通にし、その共通のソース
領域３によって各ソース線ＲＳＬａ〜ＲＳＬｍが形成さ
れている。例えば、ワード線ＷＬａに接続された各メモ
リセル１ｂと、ワード線ＷＬｂに接続された各メモリセ
ル１ａとはソース領域３を共通にし、その共通のソース
領域３によってソース線ＲＳＬａが形成されている。各
ソース線ＲＳＬａ〜ＲＳＬｍは共通ソース線ＳＬに接続
されている。
【００１２】各ワード線ＷＬａ〜ＷＬｚはロウデコーダ
１５３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１５４に接続されている。外部から指定された
ロウアドレスおよびカラムアドレスは、アドレスピン１
５５に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン１５５からアドレスバッファ１５
６を介してアドレスラッチ１５７へ転送される。アドレ
スラッチ１５７でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ１５３へ転送され、カラムアド
レスはカラムデコーダ１５４へ転送される。
１５３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１５４に接続されている。外部から指定された
ロウアドレスおよびカラムアドレスは、アドレスピン１
５５に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン１５５からアドレスバッファ１５
６を介してアドレスラッチ１５７へ転送される。アドレ
スラッチ１５７でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ１５３へ転送され、カラムアド
レスはカラムデコーダ１５４へ転送される。
【００１３】ロウデコーダ１５３は、アドレスラッチ１
５７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬａ〜ＷＬｚ（例えば、ＷＬｍ）を選択し、その
選択したワード線ＷＬｍの電位を、図１２に示す各動作
モードに対応して制御する。
５７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬａ〜ＷＬｚ（例えば、ＷＬｍ）を選択し、その
選択したワード線ＷＬｍの電位を、図１２に示す各動作
モードに対応して制御する。
【００１４】カラムデコーダ１５４は、アドレスラッチ
１５７でラッチされたカラムアドレスに対応したビット
線ＢＬａ〜ＢＬｚ（例えば、ＢＬｍ）を選択し、その選
択したビット線ＢＬｍの電位を、図１２に示す各動作モ
ードに対応して制御する。
１５７でラッチされたカラムアドレスに対応したビット
線ＢＬａ〜ＢＬｚ（例えば、ＢＬｍ）を選択し、その選
択したビット線ＢＬｍの電位を、図１２に示す各動作モ
ードに対応して制御する。
【００１５】共通ソース線ＳＬはソース線バイアス回路
１６２に接続されている。ソース線バイアス回路１６２
は、共通ソース線ＳＬを介して各ソース線ＲＳＬａ〜Ｒ
ＳＬｍの電位を、図１２に示す各動作モードに対応して
制御する。
１６２に接続されている。ソース線バイアス回路１６２
は、共通ソース線ＳＬを介して各ソース線ＲＳＬａ〜Ｒ
ＳＬｍの電位を、図１２に示す各動作モードに対応して
制御する。
【００１６】外部から指定されたデータは、データピン
１５８に入力される。そのデータは、データピン１５８
から入力バッファ１５９を介してカラムデコーダ１５４
へ転送される。カラムデコーダ１５４は、前記のように
選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデータ
に対応して後記するように制御する。
１５８に入力される。そのデータは、データピン１５８
から入力バッファ１５９を介してカラムデコーダ１５４
へ転送される。カラムデコーダ１５４は、前記のように
選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデータ
に対応して後記するように制御する。
【００１７】任意のメモリセル１から読み出されたデー
タは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ１５
４を介してセンスアンプ群１６０へ転送される。センス
アンプ群１６０は、数個のセンスアンプ（図示略）から
構成されている。カラムデコーダ１５４は、選択したビ
ット線ＢＬｍと各センスアンプとを接続する。後記する
ように、センスアンプ群１６０で判別されたデータは、
出力バッファ１６１からデータピン１５８を介して外部
へ出力される。
タは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ１５
４を介してセンスアンプ群１６０へ転送される。センス
アンプ群１６０は、数個のセンスアンプ（図示略）から
構成されている。カラムデコーダ１５４は、選択したビ
ット線ＢＬｍと各センスアンプとを接続する。後記する
ように、センスアンプ群１６０で判別されたデータは、
出力バッファ１６１からデータピン１５８を介して外部
へ出力される。
【００１８】尚、上記した各回路（１５３〜１６２）の
動作は制御コア回路１６３によって制御される。次に、
フラッシュＥＥＰＲＯＭ１５１の各動作モード（消去モ
ード、書き込みモード、読み出しモード、スタンバイモ
ード）について、図１２を参照して説明する。
動作は制御コア回路１６３によって制御される。次に、
フラッシュＥＥＰＲＯＭ１５１の各動作モード（消去モ
ード、書き込みモード、読み出しモード、スタンバイモ
ード）について、図１２を参照して説明する。
【００１９】（ａ）消去モード 消去モードにおいて、全てのソース線ＲＳＬａ〜ＲＳＬ
ｍおよび全てのビット線ＢＬａ〜ＢＬｚの電位はグラン
ドレベル（＝０Ｖ）に保持される。選択されたワード線
ＷＬｍには１４〜１５Ｖが供給され、それ以外のワード
線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬ
ｚの電位はグランドレベルにされる。そのため、選択さ
れたワード線ＷＬｍに接続されている各メモリセル１の
制御ゲート電極９は１４〜１５Ｖに持ち上げられる。
ｍおよび全てのビット線ＢＬａ〜ＢＬｚの電位はグラン
ドレベル（＝０Ｖ）に保持される。選択されたワード線
ＷＬｍには１４〜１５Ｖが供給され、それ以外のワード
線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬ
ｚの電位はグランドレベルにされる。そのため、選択さ
れたワード線ＷＬｍに接続されている各メモリセル１の
制御ゲート電極９は１４〜１５Ｖに持ち上げられる。
【００２０】ところで、ソース領域３および基板２と浮
遊ゲート電極７との間の静電容量と、制御ゲート電極９
と浮遊ゲート電極７の間の静電容量とを比べると、前者
の方が圧倒的に大きい。そのため、制御ゲート電極９が
１４〜１５Ｖ、ドレインが０Ｖの場合、制御ゲート電極
９と浮遊ゲート電極７の間には高電界が生じる。その結
果、ファウラー−ノルドハイム・トンネル電流（Fowler
-Nordheim Tunnel Current、以下、ＦＮトンネル電流と
いう）が流れ、図１０の矢印Ａに示すように、浮遊ゲー
ト電極７中の電子が制御ゲート電極９側へ引き抜かれ
て、メモリセル１に記憶されたデータの消去が行われ
る。このとき、浮遊ゲート電極７には突起７ａが形成さ
れているため、浮遊ゲート電極７中の電子は突起７ａか
ら飛び出して制御ゲート電極９側へ移動する。従って、
電子の移動が容易になり、浮遊ゲート電極７中の電子を
効率的に引き抜くことができる。
遊ゲート電極７との間の静電容量と、制御ゲート電極９
と浮遊ゲート電極７の間の静電容量とを比べると、前者
の方が圧倒的に大きい。そのため、制御ゲート電極９が
１４〜１５Ｖ、ドレインが０Ｖの場合、制御ゲート電極
９と浮遊ゲート電極７の間には高電界が生じる。その結
果、ファウラー−ノルドハイム・トンネル電流（Fowler
-Nordheim Tunnel Current、以下、ＦＮトンネル電流と
いう）が流れ、図１０の矢印Ａに示すように、浮遊ゲー
ト電極７中の電子が制御ゲート電極９側へ引き抜かれ
て、メモリセル１に記憶されたデータの消去が行われ
る。このとき、浮遊ゲート電極７には突起７ａが形成さ
れているため、浮遊ゲート電極７中の電子は突起７ａか
ら飛び出して制御ゲート電極９側へ移動する。従って、
電子の移動が容易になり、浮遊ゲート電極７中の電子を
効率的に引き抜くことができる。
【００２１】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル１に対して行われ
る。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選択す
ることにより、その各ワード線に接続されている全ての
メモリセル１に対して消去動作を行うこともできる。こ
のように、メモリセルアレイ１５２を複数組のワード線
ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてその各ブロ
ック単位でデータの消去を行う消去動作は、ブロック消
去と呼ばれる。
ｍに接続されている全てのメモリセル１に対して行われ
る。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選択す
ることにより、その各ワード線に接続されている全ての
メモリセル１に対して消去動作を行うこともできる。こ
のように、メモリセルアレイ１５２を複数組のワード線
ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてその各ブロ
ック単位でデータの消去を行う消去動作は、ブロック消
去と呼ばれる。
【００２２】（ｂ）書き込みモード 書き込みモードにおいて、選択されたメモリセル１のド
レイン領域４に接続されているビット線ＢＬｍの電位は
グランドレベルにされ、それ以外のビット線（非選択の
ビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚには４Ｖが
供給される。選択されたメモリセル１の制御ゲート電極
９に接続されているワード線ＷＬｍには２Ｖが供給さ
れ、それ以外のワード線（非選択のワード線）ＷＬａ〜
ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされ
る。全てのソース線ＲＳＬａ〜ＲＳＬｍには１２Ｖが供
給される。
レイン領域４に接続されているビット線ＢＬｍの電位は
グランドレベルにされ、それ以外のビット線（非選択の
ビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚには４Ｖが
供給される。選択されたメモリセル１の制御ゲート電極
９に接続されているワード線ＷＬｍには２Ｖが供給さ
れ、それ以外のワード線（非選択のワード線）ＷＬａ〜
ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされ
る。全てのソース線ＲＳＬａ〜ＲＳＬｍには１２Ｖが供
給される。
【００２３】ところで、メモリセル１において、選択ト
ランジスタ１１の閾値電圧Ｖｔｈは０．５Ｖである。従
って、選択されたメモリセル１では、ドレイン領域４中
の電子は反転状態のチャネル領域５中へ移動する。その
ため、ソース領域３からドレイン領域４に向かってセル
電流が流れる。一方、ソース領域３に１２Ｖが印加され
るため、ソース領域３と浮遊ゲート電極７との間の容量
を介したカップリングにより、浮遊ゲート電極７の電位
が持ち上げられる。そのため、チャネル領域５と浮遊ゲ
ート電極７の間には高電界が生じる。従って、チャネル
領域５中の電子は加速されてホットエレクトロンとな
り、図１０の矢印Ｂに示すように、浮遊ゲート電極７へ
注入される。その結果、選択されたメモリセル１の浮遊
ゲート電極７には電荷が蓄積され、１ビットのデータが
書き込まれて記憶される。
ランジスタ１１の閾値電圧Ｖｔｈは０．５Ｖである。従
って、選択されたメモリセル１では、ドレイン領域４中
の電子は反転状態のチャネル領域５中へ移動する。その
ため、ソース領域３からドレイン領域４に向かってセル
電流が流れる。一方、ソース領域３に１２Ｖが印加され
るため、ソース領域３と浮遊ゲート電極７との間の容量
を介したカップリングにより、浮遊ゲート電極７の電位
が持ち上げられる。そのため、チャネル領域５と浮遊ゲ
ート電極７の間には高電界が生じる。従って、チャネル
領域５中の電子は加速されてホットエレクトロンとな
り、図１０の矢印Ｂに示すように、浮遊ゲート電極７へ
注入される。その結果、選択されたメモリセル１の浮遊
ゲート電極７には電荷が蓄積され、１ビットのデータが
書き込まれて記憶される。
【００２４】この書き込み動作は、消去動作と異なり、
選択されたメモリセル１毎に行うことができる。 （ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル１の制
御ゲート電極９に接続されているワード線ＷＬｍには４
Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。選択されたメモリセル１のドレイン領
域４に接続されているビット線ＢＬｍには２Ｖが供給さ
れ、それ以外のビット線（非選択のビット線）ＢＬａ〜
ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされ
る。
選択されたメモリセル１毎に行うことができる。 （ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル１の制
御ゲート電極９に接続されているワード線ＷＬｍには４
Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。選択されたメモリセル１のドレイン領
域４に接続されているビット線ＢＬｍには２Ｖが供給さ
れ、それ以外のビット線（非選択のビット線）ＢＬａ〜
ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされ
る。
【００２５】前記したように、消去状態にあるメモリセ
ル１の浮遊ゲート電極７中からは電子が引き抜かれてい
る。また、書き込み状態にあるメモリセル１の浮遊ゲー
ト電極７中には電子が注入されている。従って、消去状
態にあるメモリセル１の浮遊ゲート電極７直下のチャネ
ル領域５はオンしており、書き込み状態にあるメモリセ
ル１の浮遊ゲート電極７直下のチャネル領域５はオフし
ている。そのため、制御ゲート電極９に４Ｖが印加され
たとき、ドレイン領域４からソース領域３に向かって流
れるセル電流は、消去状態のメモリセル１の方が書き込
み状態のメモリセル１よりも大きくなる。
ル１の浮遊ゲート電極７中からは電子が引き抜かれてい
る。また、書き込み状態にあるメモリセル１の浮遊ゲー
ト電極７中には電子が注入されている。従って、消去状
態にあるメモリセル１の浮遊ゲート電極７直下のチャネ
ル領域５はオンしており、書き込み状態にあるメモリセ
ル１の浮遊ゲート電極７直下のチャネル領域５はオフし
ている。そのため、制御ゲート電極９に４Ｖが印加され
たとき、ドレイン領域４からソース領域３に向かって流
れるセル電流は、消去状態のメモリセル１の方が書き込
み状態のメモリセル１よりも大きくなる。
【００２６】この各メモリセル１間のセル電流の大小を
センスアンプ群１６０内の各センスアンプで判別するこ
とにより、メモリセル１に記憶されたデータの値を読み
出すことができる。例えば、消去状態のメモリセル１の
データの値を「１」、書き込み状態のメモリセル１のデ
ータの値を「０」として読み出しを行う。つまり、各メ
モリセル１に、消去状態のデータ値「１」と、書き込み
状態のデータ値「０」の２値を記憶させることができ
る。
センスアンプ群１６０内の各センスアンプで判別するこ
とにより、メモリセル１に記憶されたデータの値を読み
出すことができる。例えば、消去状態のメモリセル１の
データの値を「１」、書き込み状態のメモリセル１のデ
ータの値を「０」として読み出しを行う。つまり、各メ
モリセル１に、消去状態のデータ値「１」と、書き込み
状態のデータ値「０」の２値を記憶させることができ
る。
【００２７】（ｄ）スタンバイモード スタンバイモードにおいて、共通ソース線ＳＬ、全ての
ワード線ＷＬａ〜ＷＬｚ、全てのビット線ＢＬａ〜ＢＬ
ｚの電位はグランドレベルに保持されている。このスタ
ンバイモードでは、全てのメモリセル１に対していかな
る動作（消去動作、書き込み動作、読み出し動作）も行
われない。
ワード線ＷＬａ〜ＷＬｚ、全てのビット線ＢＬａ〜ＢＬ
ｚの電位はグランドレベルに保持されている。このスタ
ンバイモードでは、全てのメモリセル１に対していかな
る動作（消去動作、書き込み動作、読み出し動作）も行
われない。
【００２８】このように構成されたスプリットゲート型
メモリセルを用いたフラッシュＥＥＰＲＯＭは、選択ト
ランジスタ１１が設けられているため、個々のメモリセ
ル１にそれ自身を選択する機能がある。つまり、データ
消去時にフローティングゲート電極７から電荷を引き抜
く際に電荷を過剰に抜き過ぎても、選択ゲート１０によ
ってチャネル領域５を非導通状態にすることができる。
従って、過剰消去が発生したとしても、選択トランジス
タ１１によってメモリセル１の導通・非導通を制御する
ことができ、過剰消去が問題にならない。すなわち、メ
モリセル１の内部に設けられた選択トランジスタ１１に
よって、そのメモリセル自身の導通・非導通を選択する
ことができる。
メモリセルを用いたフラッシュＥＥＰＲＯＭは、選択ト
ランジスタ１１が設けられているため、個々のメモリセ
ル１にそれ自身を選択する機能がある。つまり、データ
消去時にフローティングゲート電極７から電荷を引き抜
く際に電荷を過剰に抜き過ぎても、選択ゲート１０によ
ってチャネル領域５を非導通状態にすることができる。
従って、過剰消去が発生したとしても、選択トランジス
タ１１によってメモリセル１の導通・非導通を制御する
ことができ、過剰消去が問題にならない。すなわち、メ
モリセル１の内部に設けられた選択トランジスタ１１に
よって、そのメモリセル自身の導通・非導通を選択する
ことができる。
【００２９】ところで、図１０に示すスプリットゲート
型メモリセル１において、ソース領域３をドレイン領域
とし、ドレイン領域４をソース領域としたフラッシュＥ
ＥＰＲＯＭが、ＵＳＰ−５０２９１３０（G11C 11/40）
に開示されている。
型メモリセル１において、ソース領域３をドレイン領域
とし、ドレイン領域４をソース領域としたフラッシュＥ
ＥＰＲＯＭが、ＵＳＰ−５０２９１３０（G11C 11/40）
に開示されている。
【００３０】図１３は、その場合のスプリットゲート型
メモリセル２１を用いたフラッシュＥＥＰＲＯＭのメモ
リセルアレイの一部断面図である。図１４に、スプリッ
トゲート型メモリセル２１を用いたフラッシュＥＥＰＲ
ＯＭ１７１の全体構成を示す。
メモリセル２１を用いたフラッシュＥＥＰＲＯＭのメモ
リセルアレイの一部断面図である。図１４に、スプリッ
トゲート型メモリセル２１を用いたフラッシュＥＥＰＲ
ＯＭ１７１の全体構成を示す。
【００３１】図１５に、フラッシュＥＥＰＲＯＭ１７１
の各動作モードにおける各部の電位を示す。スプリット
ゲート型メモリセル２１において、スプリットゲート型
メモリセル１と異なるのは、ソース領域３およびドレイ
ン領域４の呼び方が逆になっている点である。つまり、
メモリセル２１のソース領域３はメモリセル１において
はドレイン領域４と呼ばれ、メモリセル２１のドレイン
領域４はメモリセル１においてはソース領域３と呼ばれ
る。
の各動作モードにおける各部の電位を示す。スプリット
ゲート型メモリセル２１において、スプリットゲート型
メモリセル１と異なるのは、ソース領域３およびドレイ
ン領域４の呼び方が逆になっている点である。つまり、
メモリセル２１のソース領域３はメモリセル１において
はドレイン領域４と呼ばれ、メモリセル２１のドレイン
領域４はメモリセル１においてはソース領域３と呼ばれ
る。
【００３２】フラッシュＥＥＰＲＯＭ１７１において、
フラッシュＥＥＰＲＯＭ１５１と異なるのは、共通ソー
ス線ＳＬが接地されている点だけである。従って、いず
れの動作モードにおいても、共通ソース線ＳＬを介して
各ソース線ＲＳＬａ〜ＲＳＬｍの電位はグランドレベル
に保持される。
フラッシュＥＥＰＲＯＭ１５１と異なるのは、共通ソー
ス線ＳＬが接地されている点だけである。従って、いず
れの動作モードにおいても、共通ソース線ＳＬを介して
各ソース線ＲＳＬａ〜ＲＳＬｍの電位はグランドレベル
に保持される。
【００３３】また、書き込みモードにおいて、選択され
たメモリセル２１のドレイン領域４に接続されているビ
ット線ＢＬｍには１２Ｖが供給され、それ以外のビット
線（非選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬ
ｚの電位はグランドレベルにされる。
たメモリセル２１のドレイン領域４に接続されているビ
ット線ＢＬｍには１２Ｖが供給され、それ以外のビット
線（非選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬ
ｚの電位はグランドレベルにされる。
【００３４】ところで、メモリセル２１においても、選
択トランジスタ１１の閾値電圧Ｖｔｈは０．５Ｖであ
る。従って、選択されたメモリセル２１では、ソース領
域３中の電子は反転状態のチャネル領域５中へ移動す
る。そのため、ドレイン領域４からソース領域３に向か
ってセル電流が流れる。一方、ドレイン領域４に１２Ｖ
が印加されるため、ドレイン領域４と浮遊ゲート電極７
との間の容量を介したカップリングにより、浮遊ゲート
電極７の電位が持ち上げられる。そのため、チャネル領
域５と浮遊ゲート電極７の間には高電界が生じる。従っ
て、チャネル領域５中の電子は加速されてホットエレク
トロンとなり、図１３の矢印Ｂに示すように、浮遊ゲー
ト電極７へ注入される。その結果、選択されたメモリセ
ル２１の浮遊ゲート電極７には電荷が蓄積され、１ビッ
トのデータが書き込まれて記憶される。
択トランジスタ１１の閾値電圧Ｖｔｈは０．５Ｖであ
る。従って、選択されたメモリセル２１では、ソース領
域３中の電子は反転状態のチャネル領域５中へ移動す
る。そのため、ドレイン領域４からソース領域３に向か
ってセル電流が流れる。一方、ドレイン領域４に１２Ｖ
が印加されるため、ドレイン領域４と浮遊ゲート電極７
との間の容量を介したカップリングにより、浮遊ゲート
電極７の電位が持ち上げられる。そのため、チャネル領
域５と浮遊ゲート電極７の間には高電界が生じる。従っ
て、チャネル領域５中の電子は加速されてホットエレク
トロンとなり、図１３の矢印Ｂに示すように、浮遊ゲー
ト電極７へ注入される。その結果、選択されたメモリセ
ル２１の浮遊ゲート電極７には電荷が蓄積され、１ビッ
トのデータが書き込まれて記憶される。
【００３５】
【発明が解決しようとする課題】近年、半導体メモリの
記憶容量の増大に伴って、スプリットゲート型メモリセ
ル１，２１においてもさらなる微細化が求められてい
る。メモリセル１，２１を微細化するには、形状を変更
することなく、単純に各部の寸法を縮小する方法があ
る。しかし、現在開発されている製造装置の加工能力を
考慮すると、この方法には限界がある。
記憶容量の増大に伴って、スプリットゲート型メモリセ
ル１，２１においてもさらなる微細化が求められてい
る。メモリセル１，２１を微細化するには、形状を変更
することなく、単純に各部の寸法を縮小する方法があ
る。しかし、現在開発されている製造装置の加工能力を
考慮すると、この方法には限界がある。
【００３６】１〕特性のバラツキのない高性能で微細な
スプリットゲート型トランジスタおよびその製造方法を
提供する。 ２〕過剰消去の問題がなく高集積化が可能な不揮発性半
導体メモリを提供する。
スプリットゲート型トランジスタおよびその製造方法を
提供する。 ２〕過剰消去の問題がなく高集積化が可能な不揮発性半
導体メモリを提供する。
【００３７】
【課題を解決するための手段】請求項１に記載の発明
は、浮遊ゲート電極（３２）が制御ゲート電極（９）に
対して自己整合的に形成されたことをその要旨とする。
は、浮遊ゲート電極（３２）が制御ゲート電極（９）に
対して自己整合的に形成されたことをその要旨とする。
【００３８】請求項２に記載の発明は、制御ゲート電極
（９）の端面と、浮遊ゲート電極（３２）の端面とが面
一に形成されたことをその要旨とする。請求項３に記載
の発明は、半導体基板（２）上に形成されたソース領域
（３）およびドレイン領域（４）と、ソース領域とドレ
イン領域に挟まれたチャネル領域（５）と、チャネル領
域上に形成された浮遊ゲート電極（３２）と、浮遊ゲー
ト電極を覆うように形成された制御ゲート電極（９）
と、その制御ゲート電極の一部がチャネル領域上に配置
されて選択ゲート（１０）を構成していることとを備
え、制御ゲート電極の選択ゲートとは反対側の端面と、
浮遊ゲート電極の端面とが面一に形成されたことをその
要旨とする。
（９）の端面と、浮遊ゲート電極（３２）の端面とが面
一に形成されたことをその要旨とする。請求項３に記載
の発明は、半導体基板（２）上に形成されたソース領域
（３）およびドレイン領域（４）と、ソース領域とドレ
イン領域に挟まれたチャネル領域（５）と、チャネル領
域上に形成された浮遊ゲート電極（３２）と、浮遊ゲー
ト電極を覆うように形成された制御ゲート電極（９）
と、その制御ゲート電極の一部がチャネル領域上に配置
されて選択ゲート（１０）を構成していることとを備
え、制御ゲート電極の選択ゲートとは反対側の端面と、
浮遊ゲート電極の端面とが面一に形成されたことをその
要旨とする。
【００３９】請求項４に記載の発明は、半導体基板
（２）上に形成されたソース領域（３）およびドレイン
領域（４）と、ソース領域とドレイン領域に挟まれたチ
ャネル領域（５）と、チャネル領域上にゲート絶縁膜
（６）を介して形成された浮遊ゲート電極（３２）と、
トンネル絶縁膜（８）を介して浮遊ゲート電極を覆うよ
うに形成された制御ゲート電極（９）と、その制御ゲー
ト電極の一部がゲート絶縁膜およびトンネル絶縁膜を介
してチャネル領域上に配置されて選択ゲート（１０）を
構成していることとを備え、制御ゲート電極の選択ゲー
トとは反対側の端面と、トンネル絶縁膜の端面と、浮遊
ゲート電極の端面と、ゲート絶縁膜の端面とが全て面一
に形成されたことをその要旨とする。
（２）上に形成されたソース領域（３）およびドレイン
領域（４）と、ソース領域とドレイン領域に挟まれたチ
ャネル領域（５）と、チャネル領域上にゲート絶縁膜
（６）を介して形成された浮遊ゲート電極（３２）と、
トンネル絶縁膜（８）を介して浮遊ゲート電極を覆うよ
うに形成された制御ゲート電極（９）と、その制御ゲー
ト電極の一部がゲート絶縁膜およびトンネル絶縁膜を介
してチャネル領域上に配置されて選択ゲート（１０）を
構成していることとを備え、制御ゲート電極の選択ゲー
トとは反対側の端面と、トンネル絶縁膜の端面と、浮遊
ゲート電極の端面と、ゲート絶縁膜の端面とが全て面一
に形成されたことをその要旨とする。
【００４０】請求項２〜４のいずれか１項に記載の発明
によれば、浮遊ゲート電極の幅が小さくなる。請求項５
に記載の発明は、半導体基板（２）上に形成されたソー
ス領域（３）およびドレイン領域（４）と、ソース領域
とドレイン領域に挟まれたチャネル領域（５）と、チャ
ネル領域上に形成された浮遊ゲート電極（３２）と、浮
遊ゲート電極を覆うように形成された制御ゲート電極
（９）と、その制御ゲート電極の一部がチャネル領域上
に配置されて選択ゲート（１０）を構成していること
と、制御ゲート電極の選択ゲートとは反対側の端面に形
成された絶縁膜から成るサイドウォールスペーサ（６
１）とを備え、サイドウォールスペーサによって浮遊ゲ
ート電極の端面が規定されることをその要旨とする。
によれば、浮遊ゲート電極の幅が小さくなる。請求項５
に記載の発明は、半導体基板（２）上に形成されたソー
ス領域（３）およびドレイン領域（４）と、ソース領域
とドレイン領域に挟まれたチャネル領域（５）と、チャ
ネル領域上に形成された浮遊ゲート電極（３２）と、浮
遊ゲート電極を覆うように形成された制御ゲート電極
（９）と、その制御ゲート電極の一部がチャネル領域上
に配置されて選択ゲート（１０）を構成していること
と、制御ゲート電極の選択ゲートとは反対側の端面に形
成された絶縁膜から成るサイドウォールスペーサ（６
１）とを備え、サイドウォールスペーサによって浮遊ゲ
ート電極の端面が規定されることをその要旨とする。
【００４１】請求項６に記載の発明は、半導体基板
（２）上に形成されたソース領域（３）およびドレイン
領域（４）と、ソース領域とドレイン領域に挟まれたチ
ャネル領域（５）と、チャネル領域上にゲート絶縁膜
（６）を介して形成された浮遊ゲート電極（３２）と、
トンネル絶縁膜（８）を介して浮遊ゲート電極を覆うよ
うに形成された制御ゲート電極（９）と、その制御ゲー
ト電極の一部がゲート絶縁膜およびトンネル絶縁膜を介
してチャネル領域上に配置されて選択ゲート（１０）を
構成していることと、制御ゲート電極の選択ゲートとは
反対側の端面およびトンネル絶縁膜の端面に形成された
絶縁膜から成るサイドウォールスペーサ（６１）とを備
え、サイドウォールスペーサにより、浮遊ゲート電極の
端面およびゲート絶縁膜の端面が規定されることをその
要旨とする。
（２）上に形成されたソース領域（３）およびドレイン
領域（４）と、ソース領域とドレイン領域に挟まれたチ
ャネル領域（５）と、チャネル領域上にゲート絶縁膜
（６）を介して形成された浮遊ゲート電極（３２）と、
トンネル絶縁膜（８）を介して浮遊ゲート電極を覆うよ
うに形成された制御ゲート電極（９）と、その制御ゲー
ト電極の一部がゲート絶縁膜およびトンネル絶縁膜を介
してチャネル領域上に配置されて選択ゲート（１０）を
構成していることと、制御ゲート電極の選択ゲートとは
反対側の端面およびトンネル絶縁膜の端面に形成された
絶縁膜から成るサイドウォールスペーサ（６１）とを備
え、サイドウォールスペーサにより、浮遊ゲート電極の
端面およびゲート絶縁膜の端面が規定されることをその
要旨とする。
【００４２】請求項５または請求項６に記載の発明によ
れば、サイドウォールスペーサの幅によって浮遊ゲート
電極が規定されるため、サイドウォールスペーサの幅を
小さくすれば、浮遊ゲート電極の幅も小さくなる。
れば、サイドウォールスペーサの幅によって浮遊ゲート
電極が規定されるため、サイドウォールスペーサの幅を
小さくすれば、浮遊ゲート電極の幅も小さくなる。
【００４３】請求項７に記載の発明は、半導体基板
（２）上に第１の導電膜（４１）を形成する工程と、第
１の導電膜上に第２の導電膜（４３）を形成する工程
と、第２の導電膜上に第３の膜（１２）を形成する工程
と、制御ゲート電極（９）を形成するためのエッチング
用マスク（４４）を用いた異方性エッチングにより、第
３の膜をパターニングする工程と、第３の膜をエッチン
グ用マスクとして用いた異方性エッチングにより、第２
の導電膜と第１の導電膜とをパターニングすることで、
第２の導電膜から制御ゲート電極を形成し、第１の導電
膜から浮遊ゲート電極（３２）を形成する工程とを備え
たことをその要旨とする。
（２）上に第１の導電膜（４１）を形成する工程と、第
１の導電膜上に第２の導電膜（４３）を形成する工程
と、第２の導電膜上に第３の膜（１２）を形成する工程
と、制御ゲート電極（９）を形成するためのエッチング
用マスク（４４）を用いた異方性エッチングにより、第
３の膜をパターニングする工程と、第３の膜をエッチン
グ用マスクとして用いた異方性エッチングにより、第２
の導電膜と第１の導電膜とをパターニングすることで、
第２の導電膜から制御ゲート電極を形成し、第１の導電
膜から浮遊ゲート電極（３２）を形成する工程とを備え
たことをその要旨とする。
【００４４】請求項８に記載の発明は、半導体基板
（２）上にゲート絶縁膜（６）を介して第１の導電膜
（４１）を形成する工程と、第１の導電膜上にトンネル
絶縁膜（８）を介して第２の導電膜（４３）を形成する
工程と、第２の導電膜上に第３の膜（１２）を形成する
工程と、制御ゲート電極（９）を形成するためのエッチ
ング用マスク（４４）を用いた異方性エッチングによ
り、第３の膜をパターニングする工程と、第３の膜をエ
ッチング用マスクとして用いた異方性エッチングによ
り、第２の導電膜とトンネル絶縁膜と第１の導電膜とゲ
ート絶縁膜とをパターニングすることで、第２の導電膜
から制御ゲート電極を形成し、第１の導電膜から浮遊ゲ
ート電極（３２）を形成する工程とを備えたことをその
要旨とする。
（２）上にゲート絶縁膜（６）を介して第１の導電膜
（４１）を形成する工程と、第１の導電膜上にトンネル
絶縁膜（８）を介して第２の導電膜（４３）を形成する
工程と、第２の導電膜上に第３の膜（１２）を形成する
工程と、制御ゲート電極（９）を形成するためのエッチ
ング用マスク（４４）を用いた異方性エッチングによ
り、第３の膜をパターニングする工程と、第３の膜をエ
ッチング用マスクとして用いた異方性エッチングによ
り、第２の導電膜とトンネル絶縁膜と第１の導電膜とゲ
ート絶縁膜とをパターニングすることで、第２の導電膜
から制御ゲート電極を形成し、第１の導電膜から浮遊ゲ
ート電極（３２）を形成する工程とを備えたことをその
要旨とする。
【００４５】請求項７または請求項８に記載の発明によ
れば、浮遊ゲート電極が制御ゲート電極に対して自己整
合的に形成される。請求項９に記載の発明は、半導体基
板（２）上に第１の導電膜（４１）を形成する工程と、
第１の導電膜上に第２の導電膜（４３）を形成する工程
と、第２の導電膜上に第３の膜（１２）を形成する工程
と、制御ゲート電極（９）を形成するためのエッチング
用マスク（４４）を用いた異方性エッチングにより、第
３の膜をパターニングする工程と、第３の膜をエッチン
グ用マスクとして用いた異方性エッチングにより、第２
の導電膜をエッチングする工程と、そのエッチングされ
た第２の導電膜の端面に絶縁膜から成るサイドウォール
スペーサ（６１）を形成する工程と、第３の膜およびサ
イドウォールスペーサをエッチング用マスクとして用い
た異方性エッチングにより、第２の導電膜と第１の導電
膜とをパターニングすることで、第２の導電膜から制御
ゲート電極を形成し、第１の導電膜から浮遊ゲート電極
（３２）を形成する工程とを備えたことをその要旨とす
る。
れば、浮遊ゲート電極が制御ゲート電極に対して自己整
合的に形成される。請求項９に記載の発明は、半導体基
板（２）上に第１の導電膜（４１）を形成する工程と、
第１の導電膜上に第２の導電膜（４３）を形成する工程
と、第２の導電膜上に第３の膜（１２）を形成する工程
と、制御ゲート電極（９）を形成するためのエッチング
用マスク（４４）を用いた異方性エッチングにより、第
３の膜をパターニングする工程と、第３の膜をエッチン
グ用マスクとして用いた異方性エッチングにより、第２
の導電膜をエッチングする工程と、そのエッチングされ
た第２の導電膜の端面に絶縁膜から成るサイドウォール
スペーサ（６１）を形成する工程と、第３の膜およびサ
イドウォールスペーサをエッチング用マスクとして用い
た異方性エッチングにより、第２の導電膜と第１の導電
膜とをパターニングすることで、第２の導電膜から制御
ゲート電極を形成し、第１の導電膜から浮遊ゲート電極
（３２）を形成する工程とを備えたことをその要旨とす
る。
【００４６】請求項１０に記載の発明は、半導体基板
（２）上にゲート絶縁膜（６）を介して第１の導電膜
（４１）を形成する工程と、第１の導電膜上にトンネル
絶縁膜（８）を介して第２の導電膜（４３）を形成する
工程と、第２の導電膜上に第３の膜（１２）を形成する
工程と、制御ゲート電極（９）を形成するためのエッチ
ング用マスク（４４）を用いた異方性エッチングによ
り、第３の膜をパターニングする工程と、第３の膜をエ
ッチング用マスクとして用いた異方性エッチングによ
り、第２の導電膜とトンネル絶縁膜とをエッチングする
工程と、そのエッチングされた第２の導電膜の端面およ
びトンネル絶縁膜の端面に絶縁膜から成るサイドウォー
ルスペーサ（６１）を形成する工程と、第３の膜および
サイドウォールスペーサをエッチング用マスクとして用
いた異方性エッチングにより、第２の導電膜とトンネル
絶縁膜と第１の導電膜とゲート絶縁膜とをパターニング
することで、第２の導電膜から制御ゲート電極を形成
し、第１の導電膜から浮遊ゲート電極（３２）を形成す
る工程とを備えたことをその要旨とする。
（２）上にゲート絶縁膜（６）を介して第１の導電膜
（４１）を形成する工程と、第１の導電膜上にトンネル
絶縁膜（８）を介して第２の導電膜（４３）を形成する
工程と、第２の導電膜上に第３の膜（１２）を形成する
工程と、制御ゲート電極（９）を形成するためのエッチ
ング用マスク（４４）を用いた異方性エッチングによ
り、第３の膜をパターニングする工程と、第３の膜をエ
ッチング用マスクとして用いた異方性エッチングによ
り、第２の導電膜とトンネル絶縁膜とをエッチングする
工程と、そのエッチングされた第２の導電膜の端面およ
びトンネル絶縁膜の端面に絶縁膜から成るサイドウォー
ルスペーサ（６１）を形成する工程と、第３の膜および
サイドウォールスペーサをエッチング用マスクとして用
いた異方性エッチングにより、第２の導電膜とトンネル
絶縁膜と第１の導電膜とゲート絶縁膜とをパターニング
することで、第２の導電膜から制御ゲート電極を形成
し、第１の導電膜から浮遊ゲート電極（３２）を形成す
る工程とを備えたことをその要旨とする。
【００４７】請求項９または請求項１０に記載の発明に
よれば、浮遊ゲート電極が制御ゲート電極に対して自己
整合的に形成される。また、サイドウォールスペーサの
幅を調整することで、浮遊ゲート電極の幅を調節するこ
とができる。
よれば、浮遊ゲート電極が制御ゲート電極に対して自己
整合的に形成される。また、サイドウォールスペーサの
幅を調整することで、浮遊ゲート電極の幅を調節するこ
とができる。
【００４８】請求項１１に記載の発明は、請求項３〜６
のいずれか１項に記載のスプリットゲート型トランジス
タにおいて、前記ソース領域（３）と接続されるソース
電極（１４）を備えたことをその要旨とする。
のいずれか１項に記載のスプリットゲート型トランジス
タにおいて、前記ソース領域（３）と接続されるソース
電極（１４）を備えたことをその要旨とする。
【００４９】請求項１２に記載の発明は、請求項１〜
６，１１のいずれか１項に記載のスプリットゲート型ト
ランジスタをメモリセルとして用いることをその要旨と
する。請求項１３に記載の発明は、請求項７〜１０のい
ずれか１項に記載のスプリットゲート型トランジスタの
製造方法によって製造されたスプリットゲート型トラン
ジスタをメモリセルとして用いることをその要旨とす
る。
６，１１のいずれか１項に記載のスプリットゲート型ト
ランジスタをメモリセルとして用いることをその要旨と
する。請求項１３に記載の発明は、請求項７〜１０のい
ずれか１項に記載のスプリットゲート型トランジスタの
製造方法によって製造されたスプリットゲート型トラン
ジスタをメモリセルとして用いることをその要旨とす
る。
【００５０】
（第１実施形態）以下、本発明を具体化した第１実施形
態を図面に従って説明する。尚、本実施形態において、
図１０に示した従来の形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。
態を図面に従って説明する。尚、本実施形態において、
図１０に示した従来の形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。
【００５１】図１は、本実施形態のフラッシュＥＥＰＲ
ＯＭのメモリセルアレイの一部断面図である。図１にお
いて、図１０と異なるのは以下の点だけである。 （１）基板２上に複数のスプリットゲート型メモリセル
（スプリットゲート型トランジスタ）３１が配置されて
いる。各メモリセル３１は、ソース領域３、ドレイン領
域４、チャネル領域５、浮遊ゲート電極３２、制御ゲー
ト電極９から構成されている。
ＯＭのメモリセルアレイの一部断面図である。図１にお
いて、図１０と異なるのは以下の点だけである。 （１）基板２上に複数のスプリットゲート型メモリセル
（スプリットゲート型トランジスタ）３１が配置されて
いる。各メモリセル３１は、ソース領域３、ドレイン領
域４、チャネル領域５、浮遊ゲート電極３２、制御ゲー
ト電極９から構成されている。
【００５２】基板２上の占有面積を小さく抑えることを
目的に、２つのメモリセル３１（以下、２つを区別する
ため「３１ａ」「３１ｂ」と表記する）は、ソース領域
３を共通にし、その共通のソース領域３に対して浮遊ゲ
ート電極３２および制御ゲート電極９が反転した形で配
置されている。
目的に、２つのメモリセル３１（以下、２つを区別する
ため「３１ａ」「３１ｂ」と表記する）は、ソース領域
３を共通にし、その共通のソース領域３に対して浮遊ゲ
ート電極３２および制御ゲート電極９が反転した形で配
置されている。
【００５３】（２）浮遊ゲート電極３２の形状は、図１
０に示すメモリセル１の浮遊ゲート電極７を縦方向に２
分割して制御ゲート電極９と重なる部分だけを残した状
態になっている。つまり、浮遊ゲート電極７から制御ゲ
ート電極９と重ならない部分を取り除いたものが、浮遊
ゲート電極３２となる。従って、制御ゲート電極９は浮
遊ゲート電極３２を完全に覆い、コンタクトホール１３
の内壁の各部（パッシベーション膜１２、制御ゲート電
極９、トンネル絶縁膜８、絶縁膜１９、制御ゲート電極
３２、ゲート絶縁膜６）の端面は面一に形成されてい
る。つまり、制御ゲート電極９の選択ゲート１０とは反
対側の端面と、浮遊ゲート電極３２の端面とが面一に形
成されている。
０に示すメモリセル１の浮遊ゲート電極７を縦方向に２
分割して制御ゲート電極９と重なる部分だけを残した状
態になっている。つまり、浮遊ゲート電極７から制御ゲ
ート電極９と重ならない部分を取り除いたものが、浮遊
ゲート電極３２となる。従って、制御ゲート電極９は浮
遊ゲート電極３２を完全に覆い、コンタクトホール１３
の内壁の各部（パッシベーション膜１２、制御ゲート電
極９、トンネル絶縁膜８、絶縁膜１９、制御ゲート電極
３２、ゲート絶縁膜６）の端面は面一に形成されてい
る。つまり、制御ゲート電極９の選択ゲート１０とは反
対側の端面と、浮遊ゲート電極３２の端面とが面一に形
成されている。
【００５４】（３）絶縁膜１９により、浮遊ゲート電極
３２の上部における制御ゲート電極９側のカド部分には
突起３２ａが形成されている。 （４）ソース領域３は、コンタクトホール１３において
ソース電極１４と接続されている。コンタクトホール１
３の内壁には絶縁膜から成るサイドウォールスペーサ１
５が形成されている。そして、各ソース線ＲＳＬａ〜Ｒ
ＳＬｍは、ソース領域３とソース電極１４とによって構
成されている。
３２の上部における制御ゲート電極９側のカド部分には
突起３２ａが形成されている。 （４）ソース領域３は、コンタクトホール１３において
ソース電極１４と接続されている。コンタクトホール１
３の内壁には絶縁膜から成るサイドウォールスペーサ１
５が形成されている。そして、各ソース線ＲＳＬａ〜Ｒ
ＳＬｍは、ソース領域３とソース電極１４とによって構
成されている。
【００５５】尚、本実施形態のスプリットゲート型メモ
リセル３１を用いたフラッシュＥＥＰＲＯＭ５１の全体
構成は、図１１に示した従来の形態と同じである。ま
た、本実施形態のフラッシュＥＥＰＲＯＭ５１の各動作
モードにおける各部の電位は、図１２に示した従来の形
態と同じである。
リセル３１を用いたフラッシュＥＥＰＲＯＭ５１の全体
構成は、図１１に示した従来の形態と同じである。ま
た、本実施形態のフラッシュＥＥＰＲＯＭ５１の各動作
モードにおける各部の電位は、図１２に示した従来の形
態と同じである。
【００５６】次に、本実施形態の製造方法を図２〜図５
に従い順を追って説明する。 工程１（図２（ａ）（ｂ）参照）；熱酸化法を用い、基
板２上にシリコン酸化膜から成るゲート絶縁膜６を形成
する。次に、ゲート絶縁膜６上に浮遊ゲート電極３２と
成るドープドポリシリコン膜４１を形成する。続いて、
ＬＯＣＯＳ法を用い、ドープドポリシリコン膜４１上に
シリコン窒化膜４２を形成した後でシリコン窒化膜４２
に開口部を形成し、シリコン窒化膜４２を酸化用マスク
としてドープドポリシリコン膜４１を酸化することで、
絶縁膜１９を形成する。このとき、シリコン窒化膜４２
の端部に絶縁膜１９の端部が侵入し、バーズビーク１９
ａが形成される。
に従い順を追って説明する。 工程１（図２（ａ）（ｂ）参照）；熱酸化法を用い、基
板２上にシリコン酸化膜から成るゲート絶縁膜６を形成
する。次に、ゲート絶縁膜６上に浮遊ゲート電極３２と
成るドープドポリシリコン膜４１を形成する。続いて、
ＬＯＣＯＳ法を用い、ドープドポリシリコン膜４１上に
シリコン窒化膜４２を形成した後でシリコン窒化膜４２
に開口部を形成し、シリコン窒化膜４２を酸化用マスク
としてドープドポリシリコン膜４１を酸化することで、
絶縁膜１９を形成する。このとき、シリコン窒化膜４２
の端部に絶縁膜１９の端部が侵入し、バーズビーク１９
ａが形成される。
【００５７】工程２（図２（ｃ）（ｄ）参照）；シリコ
ン窒化膜４２を除去する。次に、絶縁膜１９をエッチン
グ用マスクとして用いた異方性エッチングにより、ドー
プドポリシリコン膜４１をエッチングする。このとき、
絶縁膜１９の端部にはバーズビーク１９ａが形成されて
いるため、ドープドポリシリコン膜４１の上縁部はバー
ズビーク１９ａの形状に沿って尖鋭になり、突起３２ａ
が形成される。ここで、エッチングされた後のドープド
ポリシリコン膜４１の形状は、ソース領域３を共通にす
る各メモリセル１ａ，１ｂの浮遊ゲート電極３２をつな
いだ状態になる。
ン窒化膜４２を除去する。次に、絶縁膜１９をエッチン
グ用マスクとして用いた異方性エッチングにより、ドー
プドポリシリコン膜４１をエッチングする。このとき、
絶縁膜１９の端部にはバーズビーク１９ａが形成されて
いるため、ドープドポリシリコン膜４１の上縁部はバー
ズビーク１９ａの形状に沿って尖鋭になり、突起３２ａ
が形成される。ここで、エッチングされた後のドープド
ポリシリコン膜４１の形状は、ソース領域３を共通にす
る各メモリセル１ａ，１ｂの浮遊ゲート電極３２をつな
いだ状態になる。
【００５８】工程３（図３（ａ）参照）；熱酸化法もし
くはＬＰＣＶＤ（Low Pressure Chemical Vaper Deposi
tion）法またはこれらを併用し、上記の工程で形成され
たデバイスの全面に、シリコン酸化膜から成るトンネル
絶縁膜８を形成する。このとき、積層された各絶縁膜
６，８は一体化される。
くはＬＰＣＶＤ（Low Pressure Chemical Vaper Deposi
tion）法またはこれらを併用し、上記の工程で形成され
たデバイスの全面に、シリコン酸化膜から成るトンネル
絶縁膜８を形成する。このとき、積層された各絶縁膜
６，８は一体化される。
【００５９】工程４（図３（ｂ）参照）；上記の工程で
形成されたデバイスの全面に、制御ゲートと成るドープ
ドポリシリコン膜４３を形成する。次に、ＣＶＤ法を用
い、ドープドポリシリコン膜４３上にシリコン酸化膜か
ら成るパッシベーション膜１２を形成する。
形成されたデバイスの全面に、制御ゲートと成るドープ
ドポリシリコン膜４３を形成する。次に、ＣＶＤ法を用
い、ドープドポリシリコン膜４３上にシリコン酸化膜か
ら成るパッシベーション膜１２を形成する。
【００６０】尚、ドープドポリシリコン膜４１，４３の
形成方法には以下のものがある。 方法１；ＬＰＣＶＤ法を用いてポリシリコン膜を形成す
る際に、不純物を含んだガスを混入する。
形成方法には以下のものがある。 方法１；ＬＰＣＶＤ法を用いてポリシリコン膜を形成す
る際に、不純物を含んだガスを混入する。
【００６１】方法２；ＬＰＣＶＤ法を用いてノンドープ
のポリシリコン膜を形成した後に、ポリシリコン膜上に
不純物拡散源層（ＰＯＣｌ3 など）を形成し、その不純
物拡散源層からポリシリコン膜に不純物を拡散させる。
のポリシリコン膜を形成した後に、ポリシリコン膜上に
不純物拡散源層（ＰＯＣｌ3 など）を形成し、その不純
物拡散源層からポリシリコン膜に不純物を拡散させる。
【００６２】方法３；ＬＰＣＶＤ法を用いてノンドープ
のポリシリコン膜を形成した後に、不純物イオンを注入
する。 工程５（図３（ｃ）参照）；上記の工程で形成されたデ
バイスの全面にレジストを塗布した後、通常のフォトリ
ソグラフィー技術を用いて、制御ゲート電極９を形成す
るためのエッチング用マスク４４を形成する。
のポリシリコン膜を形成した後に、不純物イオンを注入
する。 工程５（図３（ｃ）参照）；上記の工程で形成されたデ
バイスの全面にレジストを塗布した後、通常のフォトリ
ソグラフィー技術を用いて、制御ゲート電極９を形成す
るためのエッチング用マスク４４を形成する。
【００６３】工程６（図４（ａ）参照）；エッチング用
マスク４４を用いた異方性エッチングにより、パッシベ
ーション膜１２をエッチングする。 工程７（図４（ｂ）参照）；上記の工程で形成されたデ
バイスの全面にレジストを塗布した後、通常のフォトリ
ソグラフィー技術を用いて、後にコンタクトホール１３
と成る部分だけが露出した形状のエッチング用マスク４
５を形成する。
マスク４４を用いた異方性エッチングにより、パッシベ
ーション膜１２をエッチングする。 工程７（図４（ｂ）参照）；上記の工程で形成されたデ
バイスの全面にレジストを塗布した後、通常のフォトリ
ソグラフィー技術を用いて、後にコンタクトホール１３
と成る部分だけが露出した形状のエッチング用マスク４
５を形成する。
【００６４】工程８（図４（ｃ）参照）；各エッチング
用マスク４４，４５を用いた異方性エッチングにより、
ドープドポリシリコン膜４３、トンネル絶縁膜８、絶縁
膜１９をエッチングする。
用マスク４４，４５を用いた異方性エッチングにより、
ドープドポリシリコン膜４３、トンネル絶縁膜８、絶縁
膜１９をエッチングする。
【００６５】工程９（図５（ａ）参照）；各エッチング
用マスク４４，４５を除去する。 工程１０（図５（ｂ）参照）；パッシベーション膜１２
をエッチング用マスクとして用いた異方性エッチングに
より、各ドープドポリシリコン膜４３，４１および各絶
縁膜８，６をエッチングする。その結果、残ったドープ
ドポリシリコン膜４３から制御ゲート電極９が形成さ
れ、残ったドープドポリシリコン膜４１から浮遊ゲート
電極３２が形成される。
用マスク４４，４５を除去する。 工程１０（図５（ｂ）参照）；パッシベーション膜１２
をエッチング用マスクとして用いた異方性エッチングに
より、各ドープドポリシリコン膜４３，４１および各絶
縁膜８，６をエッチングする。その結果、残ったドープ
ドポリシリコン膜４３から制御ゲート電極９が形成さ
れ、残ったドープドポリシリコン膜４１から浮遊ゲート
電極３２が形成される。
【００６６】工程１１（図５（ｃ）参照）；ＣＶＤ法を
用い、上記の工程で形成されたデバイスの全面にシリコ
ン酸化膜を形成する。次に、全面エッチバック法を用
い、そのシリコン酸化膜をエッチバックすることで、シ
リコン酸化膜から成る各サイドウォールスペーサ１５，
１８を形成する。その結果、浮遊ゲート電極３２と制御
ゲート電極９とは電気的に分離される。また、全面エッ
チバック法によって各コンタクトホール１３，１６も形
成され、後にソース領域３およびドレイン領域４と成る
基板２の表面が露出する。
用い、上記の工程で形成されたデバイスの全面にシリコ
ン酸化膜を形成する。次に、全面エッチバック法を用
い、そのシリコン酸化膜をエッチバックすることで、シ
リコン酸化膜から成る各サイドウォールスペーサ１５，
１８を形成する。その結果、浮遊ゲート電極３２と制御
ゲート電極９とは電気的に分離される。また、全面エッ
チバック法によって各コンタクトホール１３，１６も形
成され、後にソース領域３およびドレイン領域４と成る
基板２の表面が露出する。
【００６７】工程１２（図１参照）；イオン注入法を用
い、コンタクトホール１３の底部に露出した基板２の表
面にリンイオン（Ｐ+ ）を注入することで、ソース領域
３を形成する。次に、コンタクトホール１６の底部に露
出した基板２の表面にヒ素イオン（Ａｓ+ ）を注入する
ことで、ドレイン領域４を形成する。続いて、ＰＶＤ
（Physical Vaper Deposition ）法を用い、各コンタク
トホール１３，１６の内部を含む上記の工程で形成され
たデバイスの全面にアルミ合金膜を形成し、そのアルミ
合金膜をパターニングすることでソース電極１４および
ドレイン電極１７を形成する。
い、コンタクトホール１３の底部に露出した基板２の表
面にリンイオン（Ｐ+ ）を注入することで、ソース領域
３を形成する。次に、コンタクトホール１６の底部に露
出した基板２の表面にヒ素イオン（Ａｓ+ ）を注入する
ことで、ドレイン領域４を形成する。続いて、ＰＶＤ
（Physical Vaper Deposition ）法を用い、各コンタク
トホール１３，１６の内部を含む上記の工程で形成され
たデバイスの全面にアルミ合金膜を形成し、そのアルミ
合金膜をパターニングすることでソース電極１４および
ドレイン電極１７を形成する。
【００６８】このように本実施形態によれば、以下の作
用および効果を得ることができる。 （１）スプリットゲート型メモリセル３１には、スプリ
ットゲート型メモリセル１と同様に、選択トランジスタ
１１が設けられている。そのため、個々のメモリセル３
１にそれ自身を選択する機能がある。そのため、スプリ
ットゲート型メモリセル３１を用いたフラッシュＥＥＰ
ＲＯＭ５１において過剰消去が発生したとしても、選択
トランジスタ１１によってメモリセル３１の導通・非導
通を制御することができる。従って、過剰消去の問題が
なくなる。
用および効果を得ることができる。 （１）スプリットゲート型メモリセル３１には、スプリ
ットゲート型メモリセル１と同様に、選択トランジスタ
１１が設けられている。そのため、個々のメモリセル３
１にそれ自身を選択する機能がある。そのため、スプリ
ットゲート型メモリセル３１を用いたフラッシュＥＥＰ
ＲＯＭ５１において過剰消去が発生したとしても、選択
トランジスタ１１によってメモリセル３１の導通・非導
通を制御することができる。従って、過剰消去の問題が
なくなる。
【００６９】（２）本実施形態のメモリセル３１の浮遊
ゲート電極３２の幅は、従来の形態のメモリセル１の浮
遊ゲート電極７の幅の半分になる。従って、本実施形態
によれば、微細なスプリットゲート型メモリセル３１を
得ることができる。例えば、図１０において隣合う２つ
のメモリセル１ａ，１ｂの各ドレイン領域４の間の幅Ｗ
２が２．４μｍの場合、図１において隣合う２つのメモ
リセル３１ａ，３１ｂの各ドレイン領域４の間の幅Ｗ１
は１．８μｍとなる。つまり、メモリセル３１の各ドレ
イン領域４の間の幅Ｗ１を、メモリセル１の各ドレイン
領域４の間の幅Ｗ２に対して７５％に縮小することがで
きる。
ゲート電極３２の幅は、従来の形態のメモリセル１の浮
遊ゲート電極７の幅の半分になる。従って、本実施形態
によれば、微細なスプリットゲート型メモリセル３１を
得ることができる。例えば、図１０において隣合う２つ
のメモリセル１ａ，１ｂの各ドレイン領域４の間の幅Ｗ
２が２．４μｍの場合、図１において隣合う２つのメモ
リセル３１ａ，３１ｂの各ドレイン領域４の間の幅Ｗ１
は１．８μｍとなる。つまり、メモリセル３１の各ドレ
イン領域４の間の幅Ｗ１を、メモリセル１の各ドレイン
領域４の間の幅Ｗ２に対して７５％に縮小することがで
きる。
【００７０】（３）ソース領域３および基板２と浮遊ゲ
ート電極３２との間の静電容量と、制御ゲート電極９と
浮遊ゲート電極３２の間の静電容量とを比べると、前者
の方が圧倒的に大きい。そのため、消去モードにおい
て、制御ゲート電極９が１４〜１５Ｖ、ドレインが０Ｖ
の場合、制御ゲート電極９と浮遊ゲート電極３２の間に
は高電界が生じる。その結果、ＦＮトンネル電流が流
れ、図１の矢印Ａに示すように、浮遊ゲート電極３２中
の電子が制御ゲート電極９側へ引き抜かれて、メモリセ
ル３１に記憶されたデータの消去が行われる。このと
き、浮遊ゲート電極３２には突起３２ａが形成されてい
るため、浮遊ゲート電極３２中の電子は突起３２ａから
飛び出して制御ゲート電極９側へ移動する。従って、電
子の移動が容易になり、浮遊ゲート電極３２中の電子を
効率的に引き抜くことができる。
ート電極３２との間の静電容量と、制御ゲート電極９と
浮遊ゲート電極３２の間の静電容量とを比べると、前者
の方が圧倒的に大きい。そのため、消去モードにおい
て、制御ゲート電極９が１４〜１５Ｖ、ドレインが０Ｖ
の場合、制御ゲート電極９と浮遊ゲート電極３２の間に
は高電界が生じる。その結果、ＦＮトンネル電流が流
れ、図１の矢印Ａに示すように、浮遊ゲート電極３２中
の電子が制御ゲート電極９側へ引き抜かれて、メモリセ
ル３１に記憶されたデータの消去が行われる。このと
き、浮遊ゲート電極３２には突起３２ａが形成されてい
るため、浮遊ゲート電極３２中の電子は突起３２ａから
飛び出して制御ゲート電極９側へ移動する。従って、電
子の移動が容易になり、浮遊ゲート電極３２中の電子を
効率的に引き抜くことができる。
【００７１】また、メモリセル３１において、選択トラ
ンジスタ１１の閾値電圧Ｖｔｈは０．５Ｖである。従っ
て、書き込みモードにおいて、選択されたメモリセル３
１では、ドレイン領域４中の電子は反転状態のチャネル
領域５中へ移動する。そのため、ソース領域３からドレ
イン領域４に向かってセル電流が流れる。一方、ソース
領域３に１２Ｖが印加されるため、ソース領域３と浮遊
ゲート電極３２との間の容量を介したカップリングによ
り、浮遊ゲート電極３２の電位が持ち上げられる。その
ため、チャネル領域５と浮遊ゲート電極３２の間には高
電界が生じる。従って、チャネル領域５中の電子は加速
されてホットエレクトロンとなり、図１の矢印Ｂに示す
ように、浮遊ゲート電極３２へ注入される。その結果、
選択されたメモリセル３１の浮遊ゲート電極３２には電
荷が蓄積され、１ビットのデータが書き込まれて記憶さ
れる。
ンジスタ１１の閾値電圧Ｖｔｈは０．５Ｖである。従っ
て、書き込みモードにおいて、選択されたメモリセル３
１では、ドレイン領域４中の電子は反転状態のチャネル
領域５中へ移動する。そのため、ソース領域３からドレ
イン領域４に向かってセル電流が流れる。一方、ソース
領域３に１２Ｖが印加されるため、ソース領域３と浮遊
ゲート電極３２との間の容量を介したカップリングによ
り、浮遊ゲート電極３２の電位が持ち上げられる。その
ため、チャネル領域５と浮遊ゲート電極３２の間には高
電界が生じる。従って、チャネル領域５中の電子は加速
されてホットエレクトロンとなり、図１の矢印Ｂに示す
ように、浮遊ゲート電極３２へ注入される。その結果、
選択されたメモリセル３１の浮遊ゲート電極３２には電
荷が蓄積され、１ビットのデータが書き込まれて記憶さ
れる。
【００７２】（４）上記（３）より、消去モードおよび
書き込みモードにおいて用いられるのは、浮遊ゲート電
極３２における制御ゲート電極９と重なる部分だけであ
る。つまり、浮遊ゲート電極７における制御ゲート電極
９と重ならない部分は、メモリセル１の動作に対してほ
とんど寄与しない。従って、浮遊ゲート電極７から制御
ゲート電極９と重ならない部分を取り除いた形状の浮遊
ゲート電極３２においても、各動作モードにおける作用
については浮遊ゲート電極７と何ら変わるところはな
い。
書き込みモードにおいて用いられるのは、浮遊ゲート電
極３２における制御ゲート電極９と重なる部分だけであ
る。つまり、浮遊ゲート電極７における制御ゲート電極
９と重ならない部分は、メモリセル１の動作に対してほ
とんど寄与しない。従って、浮遊ゲート電極７から制御
ゲート電極９と重ならない部分を取り除いた形状の浮遊
ゲート電極３２においても、各動作モードにおける作用
については浮遊ゲート電極７と何ら変わるところはな
い。
【００７３】（５）工程６において、エッチング用マス
ク４４を用いてパッシベーション膜１２をエッチングす
る。次に、工程８において、エッチング用マスク４４を
用いてドープドポリシリコン膜４３をエッチングするこ
とで、コンタクトホール１３の内壁における制御ゲート
９の端面を形成する。続いて、工程１０において、パッ
シベーション膜１２をエッチング用マスクとしてドープ
ドポリシリコン膜４１をエッチングすることで、コンタ
クトホール１３の内壁における浮遊ゲート３２の端面を
形成する。その結果、コンタクトホール１３の内壁にお
いて、各ゲート電極９，３２の端面は面一になる。つま
り、浮遊ゲート電極３２は制御ゲート電極９に対して自
己整合的に形成される。従って、各ゲート電極９，３２
の相対的な位置ズレが起こることはなく、寸法精度の再
現性を高くすることができる。
ク４４を用いてパッシベーション膜１２をエッチングす
る。次に、工程８において、エッチング用マスク４４を
用いてドープドポリシリコン膜４３をエッチングするこ
とで、コンタクトホール１３の内壁における制御ゲート
９の端面を形成する。続いて、工程１０において、パッ
シベーション膜１２をエッチング用マスクとしてドープ
ドポリシリコン膜４１をエッチングすることで、コンタ
クトホール１３の内壁における浮遊ゲート３２の端面を
形成する。その結果、コンタクトホール１３の内壁にお
いて、各ゲート電極９，３２の端面は面一になる。つま
り、浮遊ゲート電極３２は制御ゲート電極９に対して自
己整合的に形成される。従って、各ゲート電極９，３２
の相対的な位置ズレが起こることはなく、寸法精度の再
現性を高くすることができる。
【００７４】（６）上記（１）（２）より、過剰消去の
問題を解消した上で、フラッシュＥＥＰＲＯＭ５１の高
集積化を図ることができる。 （７）ソース領域３は、コンタクトホール１３において
ソース電極１４と接続されている。そして、各ソース線
ＲＳＬａ〜ＲＳＬｍは、ソース領域３とソース電極１４
とによって構成されている。従って、ソース領域３だけ
で各ソース線ＲＳＬａ〜ＲＳＬｍを構成した場合に比
べ、アルミ合金膜から成るソース電極１４を設ける分だ
け、各ソース線ＲＳＬａ〜ＲＳＬｍを低抵抗化すること
ができる。
問題を解消した上で、フラッシュＥＥＰＲＯＭ５１の高
集積化を図ることができる。 （７）ソース領域３は、コンタクトホール１３において
ソース電極１４と接続されている。そして、各ソース線
ＲＳＬａ〜ＲＳＬｍは、ソース領域３とソース電極１４
とによって構成されている。従って、ソース領域３だけ
で各ソース線ＲＳＬａ〜ＲＳＬｍを構成した場合に比
べ、アルミ合金膜から成るソース電極１４を設ける分だ
け、各ソース線ＲＳＬａ〜ＲＳＬｍを低抵抗化すること
ができる。
【００７５】ところで、各ソース線ＲＳＬａ〜ＲＳＬｍ
の電気抵抗が高い場合、各ソース線ＲＳＬａ〜ＲＳＬｍ
における電圧降下により、同じソース線ＲＳＬａ〜ＲＳ
Ｌｍに接続されるメモリセル１間において、特性のバラ
ツキが生じる恐れがある。
の電気抵抗が高い場合、各ソース線ＲＳＬａ〜ＲＳＬｍ
における電圧降下により、同じソース線ＲＳＬａ〜ＲＳ
Ｌｍに接続されるメモリセル１間において、特性のバラ
ツキが生じる恐れがある。
【００７６】しかし、本実施形態によれば、ソース電極
１４によって各ソース線ＲＳＬａ〜ＲＳＬｍが低抵抗化
されるため、当該ソース線の電気抵抗に起因する各メモ
リセル１間の特性のバラツキを防止することができる。
１４によって各ソース線ＲＳＬａ〜ＲＳＬｍが低抵抗化
されるため、当該ソース線の電気抵抗に起因する各メモ
リセル１間の特性のバラツキを防止することができる。
【００７７】（８）コンタクトホール１３は、浮遊ゲー
ト電極３２、制御ゲート電極９、ソース領域３に対して
自己整合的に形成される。ところで、従来の形態では、
ソース領域３を形成する際に、ソース領域３と制御ゲー
ト電極９との間に合わせずれが発生することがある。ソ
ース領域３だけで各ソース線ＲＳＬａ〜ＲＳＬｍを構成
した場合、そのような合わせずれが発生すると、奇数番
のワード線（ＷＬａ…ＷＬｍ…ＷＬｙ）に接続された各
メモリセル１ｂと、偶数番のワード線（ＷＬｂ…ＷＬｎ
…ＷＬｚ）に接続された各メモリセル１ａとの間でカッ
プリング比が異なったものになる。その結果、書き込み
モードにおいて、浮遊ゲート電極３２へ注入されるホッ
トエレクトロンの量が各メモリセル１ｂ，１ａ間で異な
ったものになり、特性のバラツキが生じる恐れがある。
ト電極３２、制御ゲート電極９、ソース領域３に対して
自己整合的に形成される。ところで、従来の形態では、
ソース領域３を形成する際に、ソース領域３と制御ゲー
ト電極９との間に合わせずれが発生することがある。ソ
ース領域３だけで各ソース線ＲＳＬａ〜ＲＳＬｍを構成
した場合、そのような合わせずれが発生すると、奇数番
のワード線（ＷＬａ…ＷＬｍ…ＷＬｙ）に接続された各
メモリセル１ｂと、偶数番のワード線（ＷＬｂ…ＷＬｎ
…ＷＬｚ）に接続された各メモリセル１ａとの間でカッ
プリング比が異なったものになる。その結果、書き込み
モードにおいて、浮遊ゲート電極３２へ注入されるホッ
トエレクトロンの量が各メモリセル１ｂ，１ａ間で異な
ったものになり、特性のバラツキが生じる恐れがある。
【００７８】しかし、本実施形態によれば、コンタクト
ホール１３内に充填したアルミ合金によってソース電極
１４が形成されるため、ソース領域３と制御ゲート電極
９との間に合わせずれは発生せず、その合わせずれに起
因した各メモリセル１ｂ，１ａ間の特性のバラツキが生
じることはない。
ホール１３内に充填したアルミ合金によってソース電極
１４が形成されるため、ソース領域３と制御ゲート電極
９との間に合わせずれは発生せず、その合わせずれに起
因した各メモリセル１ｂ，１ａ間の特性のバラツキが生
じることはない。
【００７９】（９）上記（７）（８）より、特性のバラ
ツキのない高性能なメモリセル１を得ることができる。 （第２実施形態）以下、本発明を具体化した第２実施形
態を図面に従って説明する。尚、本実施形態において、
図１〜図５，図１１，図１２に示した第１実施形態と同
じ構成部材については符号を等しくしてその詳細な説明
を省略する。
ツキのない高性能なメモリセル１を得ることができる。 （第２実施形態）以下、本発明を具体化した第２実施形
態を図面に従って説明する。尚、本実施形態において、
図１〜図５，図１１，図１２に示した第１実施形態と同
じ構成部材については符号を等しくしてその詳細な説明
を省略する。
【００８０】図６は、本実施形態のフラッシュＥＥＰＲ
ＯＭのメモリセルアレイの一部断面図である。図６にお
いて、図１と異なるのは以下の点だけである。 （１）コンタクトホール１３の内壁の各部（パッシベー
ション膜１２、制御ゲート電極９、トンネル絶縁膜８、
絶縁膜１９）の端面において、サイドウォールスペーサ
１５の内側にサイドウォールスペーサ６１が設けられて
いる。そのため、制御ゲート電極９は浮遊ゲート電極３
２の全部を覆ってはおらず、各ゲート電極３２，９を基
板２の上部から見ると、サイドウォールスペーサ６１の
幅の分だけ浮遊ゲート電極３２が制御ゲート電極９から
はみ出している。
ＯＭのメモリセルアレイの一部断面図である。図６にお
いて、図１と異なるのは以下の点だけである。 （１）コンタクトホール１３の内壁の各部（パッシベー
ション膜１２、制御ゲート電極９、トンネル絶縁膜８、
絶縁膜１９）の端面において、サイドウォールスペーサ
１５の内側にサイドウォールスペーサ６１が設けられて
いる。そのため、制御ゲート電極９は浮遊ゲート電極３
２の全部を覆ってはおらず、各ゲート電極３２，９を基
板２の上部から見ると、サイドウォールスペーサ６１の
幅の分だけ浮遊ゲート電極３２が制御ゲート電極９から
はみ出している。
【００８１】（２）コンタクトホール１６の内壁の各部
（パッシベーション膜１２、制御ゲート電極９）の端面
において、サイドウォールスペーサ１８の内側にサイド
ウォールスペーサ６２が設けられている。
（パッシベーション膜１２、制御ゲート電極９）の端面
において、サイドウォールスペーサ１８の内側にサイド
ウォールスペーサ６２が設けられている。
【００８２】次に、本実施形態の製造方法を図２〜図
５，図７に従い順を追って説明する。 工程１〜工程９（図５（ａ）参照）；第１実施形態の工
程１〜工程９と同じである。
５，図７に従い順を追って説明する。 工程１〜工程９（図５（ａ）参照）；第１実施形態の工
程１〜工程９と同じである。
【００８３】工程１０（図７（ａ）参照）；ＣＶＤ法を
用い、上記の工程で形成されたデバイスの全面にシリコ
ン酸化膜を形成する。次に、全面エッチバック法を用
い、そのシリコン酸化膜をエッチバックすることで、シ
リコン酸化膜から成る各サイドウォールスペーサ６１，
６２を形成する。
用い、上記の工程で形成されたデバイスの全面にシリコ
ン酸化膜を形成する。次に、全面エッチバック法を用
い、そのシリコン酸化膜をエッチバックすることで、シ
リコン酸化膜から成る各サイドウォールスペーサ６１，
６２を形成する。
【００８４】工程１１（図７（ｂ）参照）；パッシベー
ション膜１２および各サイドウォールスペーサ６１，６
２をエッチング用マスクとして用いた異方性エッチング
により、各ドープドポリシリコン膜４３，４１および各
絶縁膜８，６をエッチングする。その結果、残ったドー
プドポリシリコン膜４３から制御ゲート電極９が形成さ
れ、残ったドープドポリシリコン膜４１から浮遊ゲート
電極３２が形成される。
ション膜１２および各サイドウォールスペーサ６１，６
２をエッチング用マスクとして用いた異方性エッチング
により、各ドープドポリシリコン膜４３，４１および各
絶縁膜８，６をエッチングする。その結果、残ったドー
プドポリシリコン膜４３から制御ゲート電極９が形成さ
れ、残ったドープドポリシリコン膜４１から浮遊ゲート
電極３２が形成される。
【００８５】工程１２（図７（ｃ）参照）；ＣＶＤ法を
用い、上記の工程で形成されたデバイスの全面にシリコ
ン酸化膜を形成する。次に、全面エッチバック法を用
い、そのシリコン酸化膜をエッチバックすることで、シ
リコン酸化膜から成る各サイドウォールスペーサ１５，
１８を形成する。
用い、上記の工程で形成されたデバイスの全面にシリコ
ン酸化膜を形成する。次に、全面エッチバック法を用
い、そのシリコン酸化膜をエッチバックすることで、シ
リコン酸化膜から成る各サイドウォールスペーサ１５，
１８を形成する。
【００８６】工程１３（図１参照）；第１実施形態の工
程１２と同じである。このように本実施形態によれば、
第１実施形態の作用および効果に加えて、以下の作用お
よび効果を得ることができる。
程１２と同じである。このように本実施形態によれば、
第１実施形態の作用および効果に加えて、以下の作用お
よび効果を得ることができる。
【００８７】〔１〕サイドウォールスペーサ６１の幅を
調整することにより、浮遊ゲート電極３２において制御
ゲート電極９からはみ出す部分の幅を調節することがで
きる。ここで、サイドウォールスペーサ６１の幅を正確
に制御するには、工程１０において、シリコン酸化膜の
膜厚とエッチバック量とを正確に制御すればよい。従っ
て、サイドウォールスペーサ６１の幅を調整するのは極
めて容易である。
調整することにより、浮遊ゲート電極３２において制御
ゲート電極９からはみ出す部分の幅を調節することがで
きる。ここで、サイドウォールスペーサ６１の幅を正確
に制御するには、工程１０において、シリコン酸化膜の
膜厚とエッチバック量とを正確に制御すればよい。従っ
て、サイドウォールスペーサ６１の幅を調整するのは極
めて容易である。
【００８８】〔２〕上記〔１〕より、浮遊ゲート電極３
２の幅を変更することが可能になり、浮遊ゲート電極３
２に蓄積可能な電荷の量を調節することができる。 〔３〕工程１１において、パッシベーション膜１２およ
びサイドウォールスペーサ６１をエッチング用マスクと
してドープドポリシリコン膜４１をエッチングすること
で、コンタクトホール１３の内壁における浮遊ゲート３
２の端面を形成する。つまり、浮遊ゲート電極３２は制
御ゲート電極９に対して自己整合的に形成される。従っ
て、サイドウォールスペーサ６１の幅を正確に制御すれ
ば、各ゲート電極９，３２の相対的な位置ズレが起こる
ことはなく、寸法精度の再現性を高くすることができ
る。
２の幅を変更することが可能になり、浮遊ゲート電極３
２に蓄積可能な電荷の量を調節することができる。 〔３〕工程１１において、パッシベーション膜１２およ
びサイドウォールスペーサ６１をエッチング用マスクと
してドープドポリシリコン膜４１をエッチングすること
で、コンタクトホール１３の内壁における浮遊ゲート３
２の端面を形成する。つまり、浮遊ゲート電極３２は制
御ゲート電極９に対して自己整合的に形成される。従っ
て、サイドウォールスペーサ６１の幅を正確に制御すれ
ば、各ゲート電極９，３２の相対的な位置ズレが起こる
ことはなく、寸法精度の再現性を高くすることができ
る。
【００８９】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）各絶縁膜６，８をそれぞれ、シリコン窒化膜など
の他の絶縁膜に置き代える。また、これらの異なる絶縁
膜を複数積層した構造に置き代える。
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）各絶縁膜６，８をそれぞれ、シリコン窒化膜など
の他の絶縁膜に置き代える。また、これらの異なる絶縁
膜を複数積層した構造に置き代える。
【００９０】（２）各ゲート電極３２，９の材質をそれ
ぞれ、ドープドポリシリコン以外の導電性材料（高融点
金属を含む各種金属、シリサイドなど）に置き代える。 （３）パッシベーション膜１２の材質は、浮遊ゲート電
極３２とはエッチングレートの異なる膜であればどのよ
うなものでもよい。
ぞれ、ドープドポリシリコン以外の導電性材料（高融点
金属を含む各種金属、シリサイドなど）に置き代える。 （３）パッシベーション膜１２の材質は、浮遊ゲート電
極３２とはエッチングレートの異なる膜であればどのよ
うなものでもよい。
【００９１】従って、浮遊ゲート電極３２にドープドポ
リシリコンを用いた場合、パッシベーション膜１２の材
質をシリコン窒化膜に置き代えてもよい。また、パッシ
ベーション膜１２を、浮遊ゲート電極３２とはエッチン
グレートの異なる導電膜に置き代える。この場合、ソー
ス電極１４およびドレイン電極１７を形成する前に、別
途パッシベーション膜を形成して各電極１４，１７と制
御ゲート電極９との絶縁をとる必要がある。
リシリコンを用いた場合、パッシベーション膜１２の材
質をシリコン窒化膜に置き代えてもよい。また、パッシ
ベーション膜１２を、浮遊ゲート電極３２とはエッチン
グレートの異なる導電膜に置き代える。この場合、ソー
ス電極１４およびドレイン電極１７を形成する前に、別
途パッシベーション膜を形成して各電極１４，１７と制
御ゲート電極９との絶縁をとる必要がある。
【００９２】（４）第２実施形態において、サイドウォ
ールスペーサ６１の材質は、浮遊ゲート電極３２とはエ
ッチングレートの異なるものであればどのようなもので
もよい。従って、浮遊ゲート電極３２にドープドポリシ
リコンを用いた場合、サイドウォールスペーサ６１の材
質をシリコン窒化膜に置き代える。
ールスペーサ６１の材質は、浮遊ゲート電極３２とはエ
ッチングレートの異なるものであればどのようなもので
もよい。従って、浮遊ゲート電極３２にドープドポリシ
リコンを用いた場合、サイドウォールスペーサ６１の材
質をシリコン窒化膜に置き代える。
【００９３】（５）Ｐ型単結晶シリコン基板２をＰ型ウ
ェルに置き代える。 （６）ソース領域３を形成するために注入する不純物イ
オンを、リンイオン以外のＮ型不純物イオン（ヒ素、ア
ンチモンなど）に置き代える。また、ドレイン領域４を
形成するために注入する不純物イオンを、ヒ素イオン以
外のＮ型不純物イオン（リン、アンチモンなど）に置き
代える。
ェルに置き代える。 （６）ソース領域３を形成するために注入する不純物イ
オンを、リンイオン以外のＮ型不純物イオン（ヒ素、ア
ンチモンなど）に置き代える。また、ドレイン領域４を
形成するために注入する不純物イオンを、ヒ素イオン以
外のＮ型不純物イオン（リン、アンチモンなど）に置き
代える。
【００９４】（７）Ｐ型単結晶シリコン基板２をＮ型単
結晶シリコン基板またはＮ型ウェルに置き代え、ソース
領域３およびドレイン領域４を形成するために注入する
不純物イオンとしてＰ型不純物イオン（ホウ素、インジ
ウムなど）を用いる。
結晶シリコン基板またはＮ型ウェルに置き代え、ソース
領域３およびドレイン領域４を形成するために注入する
不純物イオンとしてＰ型不純物イオン（ホウ素、インジ
ウムなど）を用いる。
【００９５】（８）第１実施形態において、スプリット
ゲート型メモリセル３１のソース領域３をドレイン領域
とし、ドレイン領域４をソース領域とする。図８に、そ
の場合のメモリセル３１の一部断面図を示す。また、第
２実施形態においても同様にする。図９に、その場合の
メモリセル３１の一部断面図を示す。これらの場合のフ
ラッシュＥＥＰＲＯＭ８１の全体構成は、図１４に示し
た従来の形態と同じである。また、これらの場合のフラ
ッシュＥＥＰＲＯＭ８１の各動作モードにおける各部の
電位は、図１５に示した従来の形態と同じである。
ゲート型メモリセル３１のソース領域３をドレイン領域
とし、ドレイン領域４をソース領域とする。図８に、そ
の場合のメモリセル３１の一部断面図を示す。また、第
２実施形態においても同様にする。図９に、その場合の
メモリセル３１の一部断面図を示す。これらの場合のフ
ラッシュＥＥＰＲＯＭ８１の全体構成は、図１４に示し
た従来の形態と同じである。また、これらの場合のフラ
ッシュＥＥＰＲＯＭ８１の各動作モードにおける各部の
電位は、図１５に示した従来の形態と同じである。
【００９６】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 （イ）請求項１〜６のいずれか１項に記載のスプリット
ゲート型トランジスタにおいて、浮遊ゲート電極（３
２）上にＬＯＣＯＳ法によって形成された絶縁膜（１
９）が形成され、浮遊ゲート電極の上部のカドに突起
（３２ａ）が形成されたスプリットゲート型トランジス
タ。
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 （イ）請求項１〜６のいずれか１項に記載のスプリット
ゲート型トランジスタにおいて、浮遊ゲート電極（３
２）上にＬＯＣＯＳ法によって形成された絶縁膜（１
９）が形成され、浮遊ゲート電極の上部のカドに突起
（３２ａ）が形成されたスプリットゲート型トランジス
タ。
【００９７】（ロ）請求項７〜１０のいずれか１項に記
載のスプリットゲート型トランジスタの製造方法におい
て、ＬＯＣＯＳ法を用い、浮遊ゲート電極（３２）上に
絶縁膜（１９）を形成し、その絶縁膜の端部に形成され
たバーズビーク（１９ａ）により、浮遊ゲート電極の上
部のカドに突起（３２ａ）を形成する工程を備えたスプ
リットゲート型トランジスタの製造方法。
載のスプリットゲート型トランジスタの製造方法におい
て、ＬＯＣＯＳ法を用い、浮遊ゲート電極（３２）上に
絶縁膜（１９）を形成し、その絶縁膜の端部に形成され
たバーズビーク（１９ａ）により、浮遊ゲート電極の上
部のカドに突起（３２ａ）を形成する工程を備えたスプ
リットゲート型トランジスタの製造方法。
【００９８】上記（イ）（ロ）のようにすれば、浮遊ゲ
ート電極に突起が形成されるため、浮遊ゲート電極に蓄
積された電子を制御ゲート電極へ引き抜く際に電子の移
動が容易になり、効率的に引き抜くことができる。
ート電極に突起が形成されるため、浮遊ゲート電極に蓄
積された電子を制御ゲート電極へ引き抜く際に電子の移
動が容易になり、効率的に引き抜くことができる。
【００９９】ところで、本明細書において、発明の構成
に係る部材は以下のように定義されるものとする。 （ａ）半導体基板とは、単結晶シリコン基板だけでなく
ウェルをも含むものとする。
に係る部材は以下のように定義されるものとする。 （ａ）半導体基板とは、単結晶シリコン基板だけでなく
ウェルをも含むものとする。
【０１００】（ｂ）第１または第２の導電膜とは、ドー
プドポリシリコン膜だけでなく、高融点金属を含む各種
金属膜やシリサイド膜をも含むものとする。 （ｃ）ゲート絶縁膜またはトンネル絶縁膜とは、シリコ
ン酸化膜だけでなく、シリコン窒化膜や複数の絶縁膜を
複数積層した構造の膜をも含むものとする。
プドポリシリコン膜だけでなく、高融点金属を含む各種
金属膜やシリサイド膜をも含むものとする。 （ｃ）ゲート絶縁膜またはトンネル絶縁膜とは、シリコ
ン酸化膜だけでなく、シリコン窒化膜や複数の絶縁膜を
複数積層した構造の膜をも含むものとする。
【０１０１】
【発明の効果】請求項１〜６のいずれか１項に記載の発
明によれば、微細なスプリットゲート型トランジスタを
提供することができる。
明によれば、微細なスプリットゲート型トランジスタを
提供することができる。
【０１０２】請求項７〜１０のいずれか１項に記載の発
明によれば、微細なスプリットゲート型トランジスタの
製造方法を提供することができる。請求項１１に記載の
発明によれば、ソース領域とソース電極とが接続されて
いるため、両者を合わせた電気抵抗を小さくすることが
可能になり、特性のバラツキのない高性能なトランジス
タを得ることができる。
明によれば、微細なスプリットゲート型トランジスタの
製造方法を提供することができる。請求項１１に記載の
発明によれば、ソース領域とソース電極とが接続されて
いるため、両者を合わせた電気抵抗を小さくすることが
可能になり、特性のバラツキのない高性能なトランジス
タを得ることができる。
【０１０３】請求項１２または請求項１３に記載の発明
によれば、過剰消去の問題がなく高集積化が可能な不揮
発性半導体メモリを提供することができる。
によれば、過剰消去の問題がなく高集積化が可能な不揮
発性半導体メモリを提供することができる。
【図１】第１実施形態の概略断面図。
【図２】第１実施形態の製造工程を説明するための概略
断面図。
断面図。
【図３】第１実施形態の製造工程を説明するための概略
断面図。
断面図。
【図４】第１実施形態の製造工程を説明するための概略
断面図。
断面図。
【図５】第１実施形態の製造工程を説明するための概略
断面図。
断面図。
【図６】第２実施形態の概略断面図。
【図７】第２実施形態の製造工程を説明するための概略
断面図。
断面図。
【図８】別の実施形態の概略断面図。
【図９】別の実施形態の概略断面図。
【図１０】従来の形態の概略断面図。
【図１１】第１，第２実施形態および従来の形態のブロ
ック回路図。
ック回路図。
【図１２】第１，第２実施形態および従来の形態の説明
図。
図。
【図１３】従来の形態の概略断面図。
【図１４】別の実施形態および従来の形態のブロック回
路図。
路図。
【図１５】別の実施形態および従来の形態の説明図。
２…Ｐ型単結晶シリコン基板 ３…ソース領域 ４…ドレイン領域 ５…チャネル領域 ６…ゲート絶縁膜 ８…トンネル絶縁膜 ９…制御ゲート電極 １０…選択ゲート １２…第３の膜としてのパッシベーション膜 １４…ソース電極 ３２…浮遊ゲート電極 ４１…第１の導電膜としてのドープドポリシリコン膜 ４３…第２の導電膜としてのドープドポリシリコン膜 ４４…エッチング用マスク ６１…サイドウォールスペーサ
Claims (13)
- 【請求項１】 浮遊ゲート電極（３２）が制御ゲート電
極（９）に対して自己整合的に形成されたスプリットゲ
ート型トランジスタ。 - 【請求項２】 制御ゲート電極（９）の端面と、浮遊ゲ
ート電極（３２）の端面とが面一に形成されたスプリッ
トゲート型トランジスタ。 - 【請求項３】 半導体基板（２）上に形成されたソース
領域（３）およびドレイン領域（４）と、 ソース領域とドレイン領域に挟まれたチャネル領域
（５）と、 チャネル領域上に形成された浮遊ゲート電極（３２）
と、 浮遊ゲート電極を覆うように形成された制御ゲート電極
（９）と、その制御ゲート電極の一部がチャネル領域上
に配置されて選択ゲート（１０）を構成していることと
を備え、 制御ゲート電極の選択ゲートとは反対側の端面と、浮遊
ゲート電極の端面とが面一に形成されたスプリットゲー
ト型トランジスタ。 - 【請求項４】 半導体基板（２）上に形成されたソース
領域（３）およびドレイン領域（４）と、 ソース領域とドレイン領域に挟まれたチャネル領域
（５）と、 チャネル領域上にゲート絶縁膜（６）を介して形成され
た浮遊ゲート電極（３２）と、 トンネル絶縁膜（８）を介して浮遊ゲート電極を覆うよ
うに形成された制御ゲート電極（９）と、その制御ゲー
ト電極の一部がゲート絶縁膜およびトンネル絶縁膜を介
してチャネル領域上に配置されて選択ゲート（１０）を
構成していることとを備え、 制御ゲート電極の選択ゲートとは反対側の端面と、トン
ネル絶縁膜の端面と、浮遊ゲート電極の端面と、ゲート
絶縁膜の端面とが全て面一に形成されたスプリットゲー
ト型トランジスタ。 - 【請求項５】 半導体基板（２）上に形成されたソース
領域（３）およびドレイン領域（４）と、 ソース領域とドレイン領域に挟まれたチャネル領域
（５）と、 チャネル領域上に形成された浮遊ゲート電極（３２）
と、 浮遊ゲート電極を覆うように形成された制御ゲート電極
（９）と、その制御ゲート電極の一部がチャネル領域上
に配置されて選択ゲート（１０）を構成していること
と、 制御ゲート電極の選択ゲートとは反対側の端面に形成さ
れた絶縁膜から成るサイドウォールスペーサ（６１）と
を備え、 サイドウォールスペーサによって浮遊ゲート電極の端面
が規定されるスプリットゲート型トランジスタ。 - 【請求項６】 半導体基板（２）上に形成されたソース
領域（３）およびドレイン領域（４）と、 ソース領域とドレイン領域に挟まれたチャネル領域
（５）と、 チャネル領域上にゲート絶縁膜（６）を介して形成され
た浮遊ゲート電極（３２）と、 トンネル絶縁膜（８）を介して浮遊ゲート電極を覆うよ
うに形成された制御ゲート電極（９）と、その制御ゲー
ト電極の一部がゲート絶縁膜およびトンネル絶縁膜を介
してチャネル領域上に配置されて選択ゲート（１０）を
構成していることと、 制御ゲート電極の選択ゲートとは反対側の端面およびト
ンネル絶縁膜の端面に形成された絶縁膜から成るサイド
ウォールスペーサ（６１）とを備え、 サイドウォールスペーサにより、浮遊ゲート電極の端面
およびゲート絶縁膜の端面が規定されるスプリットゲー
ト型トランジスタ。 - 【請求項７】 半導体基板（２）上に第１の導電膜（４
１）を形成する工程と、 第１の導電膜上に第２の導電膜（４３）を形成する工程
と、 第２の導電膜上に第３の膜（１２）を形成する工程と、 制御ゲート電極（９）を形成するためのエッチング用マ
スク（４４）を用いた異方性エッチングにより、第３の
膜をパターニングする工程と、 第３の膜をエッチング用マスクとして用いた異方性エッ
チングにより、第２の導電膜と第１の導電膜とをパター
ニングすることで、第２の導電膜から制御ゲート電極を
形成し、第１の導電膜から浮遊ゲート電極（３２）を形
成する工程とを備えたスプリットゲート型トランジスタ
の製造方法。 - 【請求項８】 半導体基板（２）上にゲート絶縁膜
（６）を介して第１の導電膜（４１）を形成する工程
と、 第１の導電膜上にトンネル絶縁膜（８）を介して第２の
導電膜（４３）を形成する工程と、 第２の導電膜上に第３の膜（１２）を形成する工程と、 制御ゲート電極（９）を形成するためのエッチング用マ
スク（４４）を用いた異方性エッチングにより、第３の
膜をパターニングする工程と、 第３の膜をエッチング用マスクとして用いた異方性エッ
チングにより、第２の導電膜とトンネル絶縁膜と第１の
導電膜とゲート絶縁膜とをパターニングすることで、第
２の導電膜から制御ゲート電極を形成し、第１の導電膜
から浮遊ゲート電極（３２）を形成する工程とを備えた
スプリットゲート型トランジスタの製造方法。 - 【請求項９】 半導体基板（２）上に第１の導電膜（４
１）を形成する工程と、 第１の導電膜上に第２の導電膜（４３）を形成する工程
と、 第２の導電膜上に第３の膜（１２）を形成する工程と、 制御ゲート電極（９）を形成するためのエッチング用マ
スク（４４）を用いた異方性エッチングにより、第３の
膜をパターニングする工程と、 第３の膜をエッチング用マスクとして用いた異方性エッ
チングにより、第２の導電膜をエッチングする工程と、 そのエッチングされた第２の導電膜の端面に絶縁膜から
成るサイドウォールスペーサ（６１）を形成する工程
と、 第３の膜およびサイドウォールスペーサをエッチング用
マスクとして用いた異方性エッチングにより、第２の導
電膜と第１の導電膜とをパターニングすることで、第２
の導電膜から制御ゲート電極を形成し、第１の導電膜か
ら浮遊ゲート電極（３２）を形成する工程とを備えたス
プリットゲート型トランジスタの製造方法。 - 【請求項１０】 半導体基板（２）上にゲート絶縁膜
（６）を介して第１の導電膜（４１）を形成する工程
と、 第１の導電膜上にトンネル絶縁膜（８）を介して第２の
導電膜（４３）を形成する工程と、 第２の導電膜上に第３の膜（１２）を形成する工程と、 制御ゲート電極（９）を形成するためのエッチング用マ
スク（４４）を用いた異方性エッチングにより、第３の
膜をパターニングする工程と、 第３の膜をエッチング用マスクとして用いた異方性エッ
チングにより、第２の導電膜とトンネル絶縁膜とをエッ
チングする工程と、 そのエッチングされた第２の導電膜の端面およびトンネ
ル絶縁膜の端面に絶縁膜から成るサイドウォールスペー
サ（６１）を形成する工程と、 第３の膜およびサイドウォールスペーサをエッチング用
マスクとして用いた異方性エッチングにより、第２の導
電膜とトンネル絶縁膜と第１の導電膜とゲート絶縁膜と
をパターニングすることで、第２の導電膜から制御ゲー
ト電極を形成し、第１の導電膜から浮遊ゲート電極（３
２）を形成する工程とを備えたスプリットゲート型トラ
ンジスタの製造方法。 - 【請求項１１】 請求項３〜６のいずれか１項に記載の
スプリットゲート型トランジスタにおいて、前記ソース
領域（３）と接続されるソース電極（１４）を備えたス
プリットゲート型トランジスタ。 - 【請求項１２】 請求項１〜６，１１のいずれか１項に
記載のスプリットゲート型トランジスタをメモリセルと
して用いる不揮発性半導体メモリ。 - 【請求項１３】 請求項７〜１０のいずれか１項に記載
のスプリットゲート型トランジスタの製造方法によって
製造されたスプリットゲート型トランジスタをメモリセ
ルとして用いる不揮発性半導体メモリ。
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