JPH10107166A - 不揮発性半導体メモリ及びその製法 - Google Patents

Abstract

(57)【要約】 【課題】スプリットゲート型メモリセルを用いたフラッ
シュＥＥＰＲＯＭの高集積化を図る。 【解決手段】半導体基板（１）に形成された凹部（１
０）と、凹部（１０）の側壁部分（１４）に形成された
フローティングゲート電極（８）及びコントロールゲー
ト電極（９）と、半導体基板（１）とフローティングゲ
ート電極（８）との間に形成された絶縁膜（６）と、フ
ローティングゲート電極（８）とコントロールゲート電
極（９）との間に形成された絶縁膜（７）と、半導体基
板（１）とコントロールゲート電極（９）の選択ゲート
（１５）に対応する部位との間に形成された絶縁膜
（６、７）と、フローティングゲート電極（８）とコン
トロールゲート電極（９）の間に形成されたチャネル領
域（５）と、チャネル領域（５）を挟んでその両側に形
成されたソース・ドレイン領域（３、４）とから構成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ及びその製法に関するものである。

【０００２】

【従来の技術】近年、ＦＲＡＭ（Ferro-electric Rando
m Access Memory ）、ＥＰＲＯＭ（Erasable and Progr
ammable Read Only Memory），ＥＥＰＲＯＭ（Electric
ally Erasable and Programmable Read Only Memory ）
などの不揮発性半導体メモリが注目されている。ＥＰＲ
ＯＭやＥＥＰＲＯＭでは、フローティングゲート電極に
電荷を蓄積し、電荷の有無による閾値電圧の変化をコン
トロールゲート電極で検出することで、データの記憶を
行わせるようになっている。また、ＥＥＰＲＯＭには、
メモリセルアレイ全体でデータの消去を行うか、あるい
は、メモリセルアレイを任意のブロックに分けてその各
ブロック単位でデータの消去を行うフラッシュＥＥＰＲ
ＯＭがある。

【０００３】フラッシュＥＥＰＲＯＭを構成するメモリ
セル（メモリセルトランジスタ）は、スタックトゲート
型とスプリットゲート型に大きく分類される。

【０００４】図１７に、スタックトゲート型メモリセル
（スタックトゲート型トランジスタ）の断面構造を示
す。Ｐ型単結晶シリコン基板１０１上にはＮ型のソース
領域１０２およびドレイン領域１０３が形成されてい
る。ソース領域１０２とドレイン領域１０３に挟まれた
チャネル領域１０４上には、シリコン酸化膜１０５を介
してフローティングゲート電極１０６が形成されてい
る。フローティングゲート電極１０６上にはシリコン酸
化膜１０７を介してコントロールゲート電極１０８が形
成されている。ここで、各ゲート電極１０６，１０８の
図面左右方向の寸法は同一で、相互にずれることなく積
み重ねられた配置になっている。一方、図面前後方向に
おいて、コントロールゲート電極１０８は長く延長され
て各フローティングゲート電極１０６で共通となってお
り、そのコントロールゲート電極１０８でワード線が構
成される。

【０００５】このように構成されたスタックトゲート型
メモリセルを用いたフラッシュＥＥＰＲＯＭは、個々の
メモリセルにそれ自身を選択する機能がない。そのた
め、データ消去時にフローティングゲート電極１０６か
ら電荷を引き抜く際、電荷を過剰に抜き過ぎると、メモ
リセルを非導通状態にするための所定の電圧（＝０Ｖ）
をコントロールゲート電極１０８に印加したときでも、
チャネル領域１０４が導通状態になる。その結果、その
メモリセルが常に導通状態になり、記憶されたデータの
読み出しが不能になるという問題、いわゆる過剰消去の
問題が起こる。過剰消去を防止するには、消去手順に工
夫が必要で、メモリデバイスの周辺回路で消去手順を制
御するか、またはメモリデバイスの外部回路で消去手順
を制御する必要がある。

【０００６】このようなスタックトゲート型メモリセル
における過剰消去の問題を回避するために開発されたの
が、スプリットゲート型メモリセルである。

【０００７】図１８に、スプリットゲート型メモリセル
（スプリットゲート型トランジスタ）の断面構造を示
す。Ｐ型単結晶シリコン基板１０１上にはＮ型のソース
領域１０２およびドレイン領域１０３が形成されてい
る。ソース領域１０２とドレイン領域１０３に挟まれた
チャネル領域１０４上には、薄いシリコン酸化膜１０５
を介してフローティングゲート電極１１１が形成されて
いる。フローティングゲート電極１１１上には厚いシリ
コン酸化膜１１２を介してコントロールゲート電極１１
３が形成されている。ここで、コントロールゲート電極
１１３の一部は、シリコン酸化膜１０５，１１２を介し
てチャネル領域１０４上に配置され、選択ゲート１１４
を構成している。その選択ゲート１１４と、ソース領域
１０２およびドレイン領域１０３とにより、選択トラン
ジスタ１１５が構成される。すなわち、スプリットゲー
ト型メモリセルは、各電極１１１，１１３と各領域１０
２，１０３から構成されるトランジスタと、選択トラン
ジスタ１１５とが直列に接続された構成となっている。

【０００８】このように構成されたスプリットゲート型
メモリセルを用いたフラッシュＥＥＰＲＯＭは、選択ト
ランジスタ１１５が設けられているため、個々のメモリ
セルにそれ自身を選択する機能がある。つまり、データ
消去時にフローティングゲート電極１１１から電荷を引
き抜く際に電荷を過剰に抜き過ぎても、選択ゲート１１
４によってチャネル領域１０４を非導通状態にすること
ができる。従って、過剰消去が発生したとしても、選択
トランジスタ１１５によってメモリセルの導通・非導通
を制御することができ、過剰消去が問題にならない。す
なわち、メモリセルの内部に設けられた選択トランジス
タ１１５によって、そのメモリセル自身の導通・非導通
を選択することができる。

【０００９】尚、このようなスプリットゲート型メモリ
セルを用いたフラッシュＥＥＰＲＯＭは、ＷＯ９２／１
８９８０に開示されている。ちなみに、図１８に示すス
プリットゲート型メモリセルにおいて、ソース領域１０
２をドレイン領域とし、ドレイン領域１０３をソース領
域としたフラッシュＥＥＰＲＯＭは、ＵＳＰ−５０２９
１３０に開示されている。

【００１０】

【発明が解決しようとする課題】ところで、スプリット
ゲート型メモリセルを製造する際には、各ゲート電極１
１１，１１３をイオン注入用マスクとして用い、シリコ
ン基板１０１に不純物をイオン注入することで、各領域
１０２，１０３を形成する。従って、ドレイン領域１０
３の位置は、コントロールゲート電極１１３における選
択ゲート１１４の端部によって規定される。また、ソー
ス領域１０２の位置は、フローティングゲート電極１１
１の端部によって規定される。

【００１１】ここで、各ゲート電極１１１，１１３はそ
れぞれ別々に、電極材料膜堆積→リソグラフィ→エッチ
ングという工程を経て形成される。そのため、各ゲート
電極１１１，１１３の位置はリソグラフィの重ね合わせ
工程で決定される。つまり、スプリットゲート型メモリ
セルでは、各ゲート電極１１１，１１３と各領域１０
２，１０３の位置決定にリソグラフィの重ね合わせ工程
が関与し、自己整合（セルフアライン）構造になってい
ない。

【００１２】従って、図１９（ａ）に示すように、コン
トロールゲート電極１１３を形成するためのエッチング
用マスク１２１の位置が各メモリセル１２２，１２３に
対してずれている場合、コントロールゲート電極１１３
の形状は各メモリセル１２２，１２３毎に異なったもの
になる。

【００１３】そして、コントロールゲート電極１１３を
イオン注入用マスクとして用い、シリコン基板１０１に
不純物をイオン注入することで、ドレイン領域１０３が
形成される。その結果、図１９（ｂ）に示すように、各
メモリセル１２２，１２３における選択トランジスタ１
１５のチャネル長Ｌ１，Ｌ２が異なったものになってし
まう。すなわち、メモリセル１２２のように、コントロ
ールゲート電極１１３に対して選択ゲート１１４の寸法
が小さい場合には、選択トランジスタ１１５のチャネル
長Ｌ１が短くなる。また、メモリセル１２３のように、
コントロールゲート電極１１３に対して選択ゲート１１
４の寸法が大きい場合には、選択トランジスタ１１５の
チャネル長Ｌ２が長くなる。

【００１４】選択トランジスタ１１５のチャネル長Ｌ２
が長くなった場合には、チャネル領域１０４の抵抗が高
くなるため、フローティングゲート１１１への電荷の注
入に時間がかかり、データの書き込み特性が悪化すると
いう問題がある。また、選択トランジスタ１１５のチャ
ネル長Ｌ１が短くなった場合には、チャネル領域１０４
の抵抗が低くなるため、選択トランジスタ１１５が常に
オン状態となり、メモリセルとして動作しなくなるとい
う問題がある。

【００１５】このため、スプリットゲート型メモリセル
の設計に当っては、各ゲート電極１１１，１１３の加工
線幅寸法精度だけでなく、各ゲート電極１１１，１１３
の重ね合わせ寸法精度をも考慮して、各ゲート電極１１
１，１１３と各領域１０２，１０３の位置関係に予め余
裕を持たせておく必要がある。しかしながら、近年の半
導体微細加工技術においては、０. ５μｍ前後の線幅の
細線を加工する場合、加工線幅寸法精度は０. ０５μｍ
程度まで得られるのに対し、重ね合わせ寸法精度は０.
１〜０. ２μｍ程度までしか得られない。つまり、スプ
リットゲート型メモリセルでは、各ゲート電極１１１，
１１３の重ね合わせ寸法精度の低さがネックとなって微
細化が妨げられるという問題がある。

【００１６】また、スプリットゲート型メモリセルを用
いたフラッシュＥＥＰＲＯＭは、スタックゲート型メモ
リセルを用いたフラッシュＥＥＰＲＯＭに比して、一般
にメモリセルの面積が大きくなり、微細化が妨げられる
という問題がある。

【００１７】このように、スプリットゲート型メモリセ
ルを用いるフラッシュＥＥＰＲＯＭには、過剰消去の問
題はないものの、上述の重ね合わせ寸法精度の問題及び
メモリセルの面積の問題により、高集積化が困難であ
る。

【００１８】本発明は上記問題点を解決するためになさ
れたものであって、過剰消去の問題がなく高集積化が可
能な不揮発性半導体メモリを提供することを目的とす
る。

【００１９】

【課題を解決するための手段】請求項１に記載の発明
は、半導体基板に形成された凹部と、凹部の側壁部分に
形成されたフローティングゲート電極及びコントロール
ゲート電極と、半導体基板とフローティングゲート電極
との間に形成された絶縁膜と、フローティングゲート電
極とコントロールゲート電極との間に形成された絶縁膜
と、半導体基板とコントロールゲート電極の選択ゲート
に対応する部位との間に形成された絶縁膜と、フローテ
ィングゲート電極とコントロールゲート電極の間に形成
されたチャネル領域と、チャネル領域を挟んでその両側
に形成されたソース・ドレイン領域とを備えたことをそ
の要旨とする。

【００２０】請求項２に記載の発明は、半導体基板に凹
部を形成する工程と、半導体基板上に絶縁膜を形成する
工程と、上記の工程で形成されたデバイスの上に導電性
材料膜を形成し、その導電性材料膜をエッチングするこ
とにより、フローティングゲート電極を形成する工程と
を備えたことをその要旨とする。

【００２１】請求項３に記載の発明は、半導体基板に凹
部を形成する工程と、半導体基板上に絶縁膜及びフロー
ティングゲート電極を形成する工程と、上記の工程で形
成されたデバイスの上に絶縁膜を形成し、上記の工程で
形成されたデバイスの上に導電性材料膜を形成し、その
導電性材料膜をエッチングすることにより、コントロー
ルゲート電極を形成する工程とを備えたことをその要旨
とする。

【００２２】請求項１に記載の発明によれば、微細なス
プリットゲート型の不揮発性半導体メモリを提供するこ
とができる。

【００２３】請求項２、３のいずれか１項に記載の発明
によれば、微細なスプリットゲート型の不揮発性半導体
メモリの製造方法を提供することができる。

【００２４】

【発明の実施の形態】以下、本発明をスプリットゲート
型メモリセルを用いたフラッシュＥＥＰＲＯＭに具体化
した実施形態を図面に従って説明する。

【００２５】図１は、本実施形態のフラッシュＥＥＰＲ
ＯＭのメモリセルアレイの一部斜視図である。

【００２６】Ｐ型単結晶シリコン基板１には、凹部１０
及び凸部１１が形成され、当該凹部１０及び凸部１１上
にはスプリットゲート型メモリセル２が配置されてい
る。各メモリセル２は、ソース領域３、ドレイン領域
４、チャネル領域５、シリコン酸化膜６，７、フローテ
ィングゲート電極８、コントロールゲート電極９、素子
分離領域１３から構成される。

【００２７】Ｐ型単結晶シリコン基板１の凹部１０に
は、ドレイン領域４が形成され、凸部１１には、 ソー
ス領域３が形成されている。ソース領域３とドレイン領
域４に挟まれた凹部１０の側壁部分１４には、薄いシリ
コン酸化膜６を介してフローティングゲート電極８が形
成されている。フローティングゲート電極８上には厚い
シリコン酸化膜７を介してコントロールゲート電極９が
形成されている。ここで、コントロールゲート電極９
は、シリコン酸化膜６，７を介してチャネル領域５（凹
部１０の底面部分）上に配置され、選択ゲート１５を構
成している。その選択ゲート１５により、個々のメモリ
セル自身を選択するための選択トランジスタ１６が構成
される。尚、シリコン基板１の側壁部分１４において、
フローティングゲート電極８が存在する部分以外の各シ
リコン酸化膜６，７は積層されて一体化している。

【００２８】次に、本実施形態の製造方法を図２〜図１
０に従い順を追って説明する。

【００２９】ドライエッチング法を用い、シリコン基板
１を選択エッチングして、素子分離領域１３となる溝１
７を形成する（図２参照）。この時のエッチングは、Ｒ
ＩＥ（Reactive Ion Etching）法により、Ｈｂｒ／Ｃｌ
２で行った。溝１７の深さは４０００〜６０００Åとし
た。

【００３０】次に、ＬＰＣＶＤ（Low Pressure Chemica
l Vaper Deposition）法あるいはＨＤＰ（High-Density
Plasma）法を用い、シリコン基板１全面に４０００〜
６０００Å以上のシリコン酸化膜（絶縁膜）１８を形成
し、溝１７を埋める。その後、上記の絶縁膜１８は、シ
リコン基板１の平坦部１９にも堆積されるので、ＣＭＰ
（Chemical Mecanical Polishing法）により、平坦部１
９上の絶縁膜１８を除去するとともに、平坦部１９と溝
１７内の絶縁膜１８の表面を面一化する（図３参照）。

【００３１】ＲＩＥ法を用い、シリコン基板１を選択エ
ッチングして、溝１７と直行する方向に凹部１０を形成
する（図４参照）。この時のエッチングには、ＣＨＦ３
／ＳＦ６系のガスを用いた。

【００３２】上述の実施形態では、埋め込んだ絶縁膜１
８により、素子の分離を行ったが、例えば以下の方法で
も素子分離は可能である。

【００３３】上記溝１７を形成することなく、シリコン
基板１に凹部１０を形成した後、シリコン酸化膜及びシ
リコン窒化膜を形成する。続いて、凹部１０と直交する
方向にリソグラフィー技術を用い、シリコン酸化膜及び
シリコン窒化膜をエッチング（等方性エッチング）する
ことにより開口部を形成し、シリコン基板１を露出させ
る。次に、開口部により露出したシリコン基板１を選択
酸化（ＬＯＣＯＳ：Local Oxidation on Silicon）法に
より酸化して、開口部下に素子分離領域としてのシリコ
ン酸化膜を形成する。

【００３４】次に、図４にて説明した工程に続いて、シ
リコン基板１上に、熱酸化法を用いてシリコン酸化膜６
（膜厚；１０〜１５ｎｍ程度）を形成する（図５参
照）。

【００３５】シリコン酸化膜６上にドープドポリシリコ
ン膜（図示略、膜厚；２００ｎｍ程度）を形成した後、
マスクレスでＲＩＥ法を用い、凹部１０の底面及び凸部
１１上の当該ドープドポリシリコン膜をその堆積膜厚と
同じ２００ｎｍ程度だけエッチングする。その結果、フ
ローティングゲート電極８となるドープドポリシリコン
膜が側壁部分１４に残る。この時のエッチングには、Ｈ
ｂｒ／Ｃｌ２系のガスを用いた。

【００３６】尚、ドープドポリシリコン膜の形成方法に
は以下のものがある。

【００３７】方法１；ＬＰＣＶＤ法を用いてポリシリコ
ン膜を形成する際に、不純物を含んだガスを混入する。

【００３８】方法２；ＬＰＣＶＤ法を用いてノンドープ
のポリシリコン膜を形成した後に、ポリシリコン膜上に
不純物拡散源層を形成し、その不純物拡散源層からポリ
シリコン膜に不純物を拡散させる。

【００３９】方法３；ＬＰＣＶＤ法を用いてノンドープ
のポリシリコン膜を形成した後に、不純物イオンを注入
する。

【００４０】次に、リソグラフィ技術を用い、凹部１０
と直交する方向にストライプ状のレジストパターンを形
成し、このレジストパターンをマスクとしてシリコン酸
化膜６上のドープドポリシリコン膜を除去し、シリコン
酸化膜６を露出させ、フローティングゲート電極８を形
成する（図６参照）。すなわち、この工程により、ドー
プドポリシリコン膜が分割され、１つ１つのフローティ
ングゲート電極８が形成される。

【００４１】熱酸化法若しくはＬＰＣＶＤ法またはこれ
らを併用して用い、フローティングゲート電極８または
シリコン酸化膜６の上にシリコン酸化膜７（膜厚；３０
〜４０ｎｍ）を形成する（図７参照）。このとき、各シ
リコン酸化膜６，７は積層されて一体化される。

【００４２】シリコン酸化膜７上にドープドポリシリコ
ン膜２０（図８参照、膜厚；３００ｎｍ程度）を形成す
る。

【００４３】尚、ドープドポリシリコン膜２０の形成方
法には上述したものがある。

【００４４】次に、リソグラフィ技術を用い、凹部１０
上及び凸部１１上にこれらと同方向にストライプ状のレ
ジストパターンを形成し、このレジストパターンをマス
クとしてシリコン酸化膜６上のドープドポリシリコン膜
２０を除去し、フローティングゲート電極８を形成する
（図９参照）。

【００４５】上記の工程において、凹部１０のエッチン
グ条件及びドープドポリシリコン膜２０の形成条件を同
じにすれば、フローティングゲート電極８の幅Ｌ１１
（＝０．６μｍ）は、凹部１０のチッチングの深さによ
り決定され、また、フローティングゲート電極８とコン
トロールゲート電極９のズレ幅Ｌ２２（＝０．３μｍ）
は、ドープドポリシリコン膜２４の膜厚により決定され
る。つまり、幅Ｌ１１及びの幅Ｌ２２の制御性および再
現性は極めて高い。

【００４６】上記の工程で形成されたデバイスの全面に
レジストを塗布した後、通常のフォトリソグラフィー技
術を用いて、ソース領域３を形成するためのイオン注入
用マスクを形成する。次に、通常のイオン注入法を用
い、リンイオン（Ｐ+ ）を注入エネルギー；４０ｋｅＶ
程度でドーズ量；１〜４×１０15atoms/cm2 程度注入し
てソース領域３を形成する。その後、イオン注入用マス
クを剥離する。

【００４７】このとき、イオン注入用マスクは、少なく
ともシリコン基板１上のドレイン領域４と成る部分を覆
うように形成する。その結果、ソース領域３の位置は、
フローティングゲート電極８の端部によって規定され
る。

【００４８】上記の工程で形成されたデバイスの全面に
レジストを塗布した後、通常のフォトリソグラフィー技
術を用いて、ドレイン領域４を形成するためのイオン注
入用マスクを形成する。次に、通常のイオン注入法を用
い、コントロールゲート電極９及びシリコン酸化膜７の
庇部２２をスルーさせて、ヒ素イオン（Ａｓ+ ）を注入
エネルギー；５００ｋｅＶ程度でドーズ量；１〜４×１
０15atoms/cm2 程度注入する。

【００４９】このとき、イオン注入用マスクは、少なく
ともソース領域３を覆うように形成する。 その後、イ
オン注入用マスクを剥離すると、本実施形態のフラッシ
ュＥＥＰＲＯＭのメモリセルアレイが完成する（図１０
参照）。

【００５０】また、図８及び図９を用いて説明したコン
トロールゲート電極９の製造方法に変えて、以下の製造
方法を用いることもできる。

【００５１】Ａ．リソグラフィ技術を用い、凹部１０上
及び凸部１１上にこれらと同方向のストライプ状のレジ
ストパターンを形成し、このレジストパターンをマスク
としてシリコン酸化膜６上のシリコン酸化膜７を除去
し、シリコン酸化膜６を露出させる。その後、全面にド
ープドポリシリコン膜２０（膜厚；３００ｎｍ程度）を
形成する。続いて、ドープドポリシリコン膜２０をＲＩ
Ｅ法によりエッチングしてコントロールゲート電極９を
形成する。完成したデバイスを図１１に示す。この時の
エッチングには、Ｈｂｒ／Ｃｌ２系のガスを用いた。

【００５２】この方法によれば、ドレイン領域４形成に
際して、コントロールゲート電極９及びシリコン酸化膜
７の庇部２２をスルーさせる必要がないので、３０ｋｅ
Ｖ程度の注入エネルギーでドレイン領域の形成が可能と
なる。

【００５３】Ｂ．リソグラフィ技術を用い、凹部１０上
及び凸部１１上にストライプ状のレジストパターンを形
成し、このレジストパターンをマスクとしてシリコン酸
化膜６上のシリコン酸化膜７を除去し、シリコン酸化膜
６を露出させる。その後、全面にドープドポリシリコン
膜２０（膜厚；３００ｎｍ程度）及びシリコン酸化膜２
１（図１２、膜厚；３０００Å）を形成する。

【００５４】続いて、シリコン酸化膜２１及びドープド
ポリシリコン膜２４及びをエッチバックしてコントロー
ルゲート電極９を形成する。完成したデバイスを図１２
に示す。

【００５５】この方法によれば、上記Ａに記した注入エ
ネルギーを低くできるという効果に加えて、コントロー
ルゲート電極９を薄く作成することができる。

【００５６】尚、上記Ａ、Ｂの図１１、１２において、
図１と同一部分に同一番号を付し、その詳細な説明は省
略する。

【００５７】図１３に、本実施形態のフラッシュＥＥＰ
ＲＯＭ１５１の全体構成を示す。尚、フラッシュＥＥＰ
ＲＯＭ１５１については、ＷＯ９２／１８９８０に開示
されている。

【００５８】メモリセルアレイ１５２は、複数のスプリ
ットゲート型メモリセル２がマトリックス状に配置され
て構成されている。行（ロウ）方向に配列された各メモ
リセル２の共通のコントロールゲート電極９は、共通の
ワード線ＷＬａ〜ＷＬｚを構成している。列（カラム）
方向に配列された各メモリセル２の共通のドレイン領域
４は、共通のビット線ＢＬａ〜ＢＬｚに接続されてい
る。全てのメモリセル２のソース領域３は共通ソース線
ＳＬに接続されている。

【００５９】各ワード線ＷＬａ〜ＷＬｚはロウデコーダ
１５３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１５４に接続されている。

【００６０】外部から指定されたロウアドレスおよびカ
ラムアドレスは、アドレスピン１５５に入力される。そ
のロウアドレスおよびカラムアドレスは、アドレスピン
１５５からアドレスバッファ１５６を介してアドレスラ
ッチ１５７へ転送される。アドレスラッチ１５７でラッ
チされた各アドレスのうち、ロウアドレスはロウデコー
ダ１５３へ転送され、カラムアドレスはカラムデコーダ
１５４へ転送される。ロウデコーダ１５３は、そのロウ
アドレスに対応した１本のワード線ＷＬａ〜ＷＬｚを選
択し、その選択したワード線の電位を、図１０に示す各
動作モード（書き込みモード、消去モード、読み出しモ
ード）に対応して制御する。カラムデコーダ１５４は、
そのカラムアドレスに対応したビット線ＢＬａ〜ＢＬｚ
を選択し、その選択したビット線の電位を図１０に示す
各動作モードに対応して制御する。

【００６１】共通ソース線ＳＬはソース線バイアス回路
１６２に接続されている。ソース線バイアス回路１６２
は、共通ソース線ＳＬの電位を、図１０に示す各動作モ
ードに対応して制御する。

【００６２】外部から指定されたデータは、データピン
１５８に入力される。そのデータは、データピン１５８
から入力バッファ１５９を介してカラムデコーダ１５４
へ転送される。カラムデコーダ１５４は、前記のように
選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデータ
に対応して制御する。

【００６３】任意のメモリセル２から読み出されたデー
タは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ１５
４を介してセンスアンプ群１６０へ転送される。センス
アンプ群１６０は、数個のセンスアンプ（図示略）から
構成されている。カラムデコーダ１５４は、選択したビ
ット線ＢＬａ〜ＢＬｚと各センスアンプとを接続する。
センスアンプ群１６０で判別されたデータは、出力バッ
ファ１６１からデータピン１５８を介して外部へ出力さ
れる。

【００６４】尚、上記した各回路（１５３〜１６２）の
動作は制御コア回路１６３によって制御される。

【００６５】このように、本実施形態によれば以下の作
用および効果を得ることができる。

【００６６】（１）スプリットゲート型メモリセル２に
は選択トランジスタ１６が設けられているため、個々の
メモリセル２にそれ自身を選択する機能がある。そのた
め、スプリットゲート型メモリセル２を用いたフラッシ
ュＥＥＰＲＯＭにおいて過剰消去が発生したとしても、
選択トランジスタ１６によってメモリセル２の導通・非
導通を制御することができる。従って、過剰消去の問題
がなくなる。

【００６７】（２）幅Ｌ２２の制御性および再現性は極
めて高いため、フローティングゲート電極８の選択トラ
ンジスタ１６を構成する選択ゲート１５は、常に同じ長
さになる。

【００６８】つまり、本実施形態によれば、ドープドポ
リシリコン膜２４の膜厚を制御することにより、選択ト
ランジスタ１６のチャネル長を一定にするこができる。
従って、微細なスプリットゲート型メモリセル２を容易
に形成することが可能になる。

【００６９】（３）フローティングゲート電極８及びコ
ントロールゲート電極９が、側壁部分１４に形成されて
いるために、過剰消去の問題を解消した上で、フラッシ
ュＥＥＰＲＯＭ１５１の高集積化を図ることができる。

【００７０】（４）フローティングゲート電極８の長さ
Ｌ１１を、凹部１０のエッチング精度により制御できる
ので、従来のリソグラフィ技術を使用するよりも精度が
上がる。

【００７１】尚、上記実施形態は以下のように変更して
もよく、その場合でも同様の作用および効果を得ること
ができる。 （１）各シリコン酸化膜６，７をそれぞれ、シリコン窒
化膜などの他の絶縁膜に置き代える。また、これらの異
なる絶縁膜を複数積層した構造に置き代える。 （２）フローティングゲート電極８，コントロールゲー
ト電極９の材質をそれぞれ、ドープドポリシリコン以外
の導電性材料（高融点金属を含む各種金属、シリサイド
など）に置き代える。 （３）Ｐ型単結晶シリコン基板１をＰ型ウェルに置き代
える。 （４）ソース領域３を形成するために注入する不純物イ
オンを、リンイオン以外のＮ型不純物イオン（ヒ素、ア
ンチモンなど）に置き代える。また、ドレイン領域４を
形成するために注入する不純物イオンを、ヒ素イオン以
外のＮ型不純物イオン（リン、アンチモンなど）に置き
代える。 （５）Ｐ型単結晶シリコン基板１をＮ型単結晶シリコン
基板またはＮ型ウェルに置き代え、ソース領域３および
ドレイン領域を形成するために注入する不純物イオンと
してＰ型不純物イオン（ホウ素、インジウムなど）を用
いる。 （６）スプリットゲート型メモリセル２のソース領域３
をドレイン領域とし、ドレイン領域４をソース領域とす
る。

【００７２】図１５に、この場合のフラッシュＥＥＰＲ
ＯＭ１７１の全体構成を示す。尚、フラッシュＥＥＰＲ
ＯＭ１７１については、ＵＳＰ−５０２９１３０に開示
されている。

【００７３】フラッシュＥＥＰＲＯＭ１７１においてフ
ラッシュＥＥＰＲＯＭ１５１と異なるのは、以下の点だ
けである。

【００７４】〔１〕列方向に配列された各メモリセル２
の共通のソース領域３はドレイン領域として機能し、共
通のビット線ＢＬａ〜ＢＬｚに接続されている。全ての
メモリセル２のドレイン領域４はソース領域として機能
し、共通ソース線ＳＬに接続されている。

【００７５】〔２〕ソース線バイアス回路１６２は省か
れており、共通ソース線ＳＬは接地されている。

【００７６】図１６に、フラッシュＥＥＰＲＯＭ１７１
の各動作モード（書き込みモード、消去モード、読み出
しモード）における、共通ソース線ＳＬ、ビット線ＢＬ
ａ〜ＢＬｚ、ワード線ＷＬａ〜ＷＬｚの電位を示す。
（７）ドレイン領域４の裏打ちを作成する。

【００７７】

【発明の効果】請求項１に記載の発明によれば、微細な
スプリットゲート型の不揮発性半導体メモリを提供する
ことができる。

【００７８】請求項２、３のいずれか１項に記載の発明
によれば、微細なスプリットゲート型の不揮発性半導体
メモリの製造方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施形態の一部断面図。

【図２】実施形態の製造工程を説明するための断面図。

【図３】実施形態の製造工程を説明するための断面図。

【図４】実施形態の製造工程を説明するための断面図。

【図５】実施形態の製造工程を説明するための断面図。

【図６】実施形態の製造工程を説明するための断面図。

【図７】実施形態の製造工程を説明するための断面図。

【図８】実施形態の製造工程を説明するための断面図。

【図９】実施形態の製造工程を説明するための断面図。

【図１０】実施形態の製造工程を説明するための断面
図。

【図１１】本発明の実施形態の一部断面図。

【図１２】本発明の実施形態の一部断面図。

【図１３】実施形態のブロック回路図。

【図１４】実施形態の動作を説明するための説明図。

【図１５】実施形態のブロック回路図。

【図１６】実施形態の動作を説明するための説明図。

【図１７】従来の形態の断面図。

【図１８】従来の形態の断面図。

【図１９】従来の形態の断面図。

【符号の説明】

１…Ｐ型単結晶シリコン基板 ２…スプリットゲート型メモリセル（スプリットゲート
型トランジスタ） ３…ソース領域 ４…ドレイン領域 ５…チャネル領域 ６…絶縁膜としてのシリコン酸化膜 ７…絶縁膜としてのシリコン酸化膜 ８…フローティングゲート電極 ９…コントロールゲート電極 １０…凹部 １１…凸部 １４…側壁部分 １5…選択ゲート １6…選択トランジスタ １７…溝 １８…シリコン酸化膜 １９…平坦部 ２０…ドープドポリシリコン膜 ２１…シリコン酸化膜 ２２…庇部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/115

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成された凹部と、 凹部の側壁部分に形成されたフローティングゲート電極
   及びコントロールゲート電極と、 半導体基板とフローティングゲート電極との間に形成さ
   れた絶縁膜と、 フローティングゲート電極とコントロールゲート電極と
   の間に形成された絶縁膜と、 半導体基板とコントロールゲート電極の選択ゲートに対
   応する部位との間に形成された絶縁膜と、 フローティングゲート電極とコントロールゲート電極の
   間に形成されたチャネル領域と、 チャネル領域を挟んでその両側に形成されたソース・ド
   レイン領域とを備えた不揮発性半導体メモリ。
2. 【請求項２】 半導体基板に凹部を形成する工程と、 半導体基板上に絶縁膜を形成する工程と、 上記の工程で形成されたデバイスの上に導電性材料膜を
   形成し、その導電性材料膜をエッチングすることによ
   り、フローティングゲート電極を形成する工程とを備え
   た不揮発性半導体メモリの製造方法。
3. 【請求項３】 半導体基板に凹部を形成する工程と、 半導体基板上に絶縁膜を形成する工程と、 凹部の側壁部分にフローティングゲート電極及び絶縁膜
   を形成する工程と、 上記の工程で形成されたデバイスの上に導電性材料膜を
   形成し、その導電性材料膜をエッチングすることによ
   り、コントロールゲート電極を形成する工程とを備えた
   不揮発性半導体メモリの製造方法。