JP2928986B2 - 半導体メモリデバイス、半導体メモリアレイ、半導体メモリデバイスの製造方法および半導体メモリデバイスの書込み方法 - Google Patents

半導体メモリデバイス、半導体メモリアレイ、半導体メモリデバイスの製造方法および半導体メモリデバイスの書込み方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本願に係わる発明は、半導体メモ
リデバイス、半導体メモリアレイ、半導体メモリデバイ
スの製造方法および半導体メモリデバイスの書込み方法
に関する。さらに詳しくは、本願に係わるプロセスフロ
ーを用いて製造される単一トランジスタのＥＥＰＲＯＭ
に関する。さらに、Fowler-Nordheim トンネリングによ
って、コモンワードラインを分合うメモリセルのフラッ
シュプログラミングや個々のメモリセルの選択的なイレ
ージングが可能な新規なメモリアレイに関する。
【０００２】
【従来の技術】不揮発性半導体メモリは、コンピュー
タ、テレコミュニケーションあるいは工業用および医療
用機器等のエレクトロニクスシステムにおける重要なプ
ログラムやデータを記憶するために用いられている。不
揮発性メモリは、技術内容によって異なったタイプに分
類される。ＲＯＭ（Read-Only Memory）は、製造業者に
よって１回だけプログラムされるものである。ＰＲＯＭ
（Programmable Read-OnlyMemory ）は、顧客によって
１回だけプログラムされるものである。ＥＰＲＯＭ（Er
asable Programmable Read-Only Memory）は、顧客によ
るプログラム、ＵＶ（紫外線）イレーズおよび再プログ
ラムができるが、再プログラムの回数は一般的にはＵＶ
露光の累積効果がデバイスやデバイスの信頼性に与える
影響から１００回よりも少ない。ＥＥＰＲＯＭ（Electr
ically Erasable Programmable Read-Only Memory ）
は、1,000 〜1,000,000 回のプログラムおよび電気的イ
レーズが顧客によって行うことができる。
【０００３】いわゆるフラッシュメモリは、高密度を実
現するためのＥＥＰＲＯＭの態様であり、バイトレベル
ではなくブロックあるいはセクタレベルで電気的イレー
ズを行うものである。図１は、ワードラインおよびビッ
トラインに沿って接続された複数のメモリセルで構成さ
れるメモリアレイを示したものである。ブロックあるい
はセクタは、例えばすべてのセルがコモンソースライン
に沿っているものとして定義することができる。フラッ
シュメモリ技術によれば、図２（Ａ）および（Ｂ）にそ
れぞれ示されるように、スタックゲートあるいはスプリ
ット／ステップゲートセル構成によって実現されるセル
サイズの縮小化によって高密度を実現することができ
る。図２（Ａ）は、スタックゲートメモリセルの構成を
示したものであり、ポリシリコンの抵抗を下げるために
適量のドーピング材料をドーピングされたポリシリコン
で構成されたフローティングゲート１１およびコントロ
ールゲート１３（それぞれ、“ＰＯＬＹ１”および“Ｐ
ＯＬＹ２”という）を有している。フローティングゲー
トは、絶縁材料であるオキサイド層１５によって基板領
域と電気的に分離されている。このオキサイド層はデバ
イスによってゲートまたはトンネルオキサイドと呼ばれ
る。当業者であれば理解できることであるが、製造工程
の詳細に対する特別の目的のために、“トンネルオキサ
イド”の語は以後トンネルおよびゲートオキサイドの双
方について適宜用いるものとする。図２（Ａ）はさら
に、拡散ソースおよびドレイン領域１７、１９を示して
おり、これらは基板内のチャネルを定義するものであ
る。フローティングゲートおよびコンントロールゲート
は、絶縁材料の層１２（典型的にはシリコンオキサイド
のインターポリ層）によって分離されている。動作状態
においては、このフローティングゲートに電子が蓄えら
れることになる。同様に、図２（Ｂ）に示したスプリッ
トゲート構成では、フローティングポリシリコンゲート
１４およびコントロールゲート１６（それぞれ、“ＰＯ
ＬＹ１”および“ＰＯＬＹ２”という）は、インターポ
リ誘電体によって分離されている。
【０００４】スタックゲート構成は、小さい面積で構成
できるという利点があるが、オーバーイレージングされ
やすい傾向にあり、負のスレッショルド電圧のときには
セルが容易にデプレッション型のメモリデバイスになっ
てしまう。一方、スプリットゲート構成はセルの信頼性
では優れているが、スタックゲートセルよりも大きな表
面積が必要となる。スタックゲート構成におけるセルの
信頼性の問題は、現在の標準的な工程によって製造され
るスタックゲート構成においては本質的に遭遇するセル
構造上の特徴によるものである。例えば、図３に示した
典型的なスタックゲートセル構造においては二つの特
徴、すなわちオキサイドが薄くなることおよびエッジリ
ークというデバイスの信頼性に有害となる特徴が示され
ている。図３に示したスタックゲート構造はワードライ
ン方向で示したものであり、これは同一構造をビットラ
イン方向で示した図２（Ａ）に対して垂直方向となって
いる。図３において図２（Ａ）と対応するものには同一
の番号を付している。
【０００５】
【発明が解決しようとする課題】図２（Ａ）に示されて
いるように、トンネルオキサイド層１５は第１ポリシリ
コン層（“ＰＯＬＹ１”）を基板から絶縁している。ま
た、図３において、フィールドオキサイド領域１８はア
レイ中の互いに隣接したセルを電気的に分離している。
標準的なプロセスにおいては、まずフィールドオキサイ
ド領域を形成し、その後にフィールドオキサイド領域間
の基板上にトンネルオキサイドを成長させる。幾何学的
な“bird's beak ”効果および“Kooi”効果やいわゆる
“white ribbon”効果により、トンネルオキサイド層１
５およびフィールドオキサイド領域１８間の接合点にお
いてトンネルオキサイドの層が薄くなっていることが認
められる。幾何学的効果による厚さの減少は通常少なく
とも１０％から１５％であり、これに“Kooi”効果を加
えると全体の厚さの減少は２０％から３０％になる。最
新のＭＯＳデバイス例えばＥＥＰＲＯＭやフラッシュＥ
ＥＰＲＯＭメモリデバイスにおいては、ゲートオキサイ
ドあるいはトンネルオキサオイドの厚さは１２０オング
ストローム以下の範囲となっているため、オキサイド層
の厚さが２０％から３０％減少すると、トンネルオキサ
イド層およびフィールドオキサイド領域間の接合点にお
ける強い電界により、デバイスの信頼性に対して深刻な
問題が生じることになる。
【０００６】さらに、ＰＯＬＹ１層１１のフィールドオ
キサイド領域１８とオーバーラップする箇所のエッジに
おいて、電流のリークが認められるという信頼性上の問
題がある。ＰＯＬＹ１層はコンフォーマルに堆積されて
フローティングゲート構造をを形成するため、ＰＯＬＹ
１の相対的に厚い層がフィールドオキサイド領域にかぶ
さることになる。さらに、最適なＰＯＬＹ１層の厚さと
して1000〜2500オングストロームを用いた場合には、Ｐ
ＯＬＹ１層がかぶさっている箇所はシャープなエッジを
有する傾向となる。このような急峻なエッジは、相対的
に低い温度（１０５０度Ｃ以下）の標準的な酸化工程に
よってＰＯＬＹ１層上にインターポリ層を形成した後に
顕著なものとなる。急峻なエッジあるいはごつごつした
箇所は、ＰＯＬＹ１およびＰＯＬＹ２層間に過大なリー
ク電流を生じさせ、デバイスの信頼性に悪影響を与える
こととなる。
【０００７】そこで、本願に係わる発明の目的は、上記
セルの信頼性上の問題点を排除したスタックゲートメモ
リセルの高密度のアレイを製造することが可能な半導体
メモリデバイス、半導体メモリアレイおよび半導体メモ
リデバイスの製造方法を提供することである。
【０００８】また、本願に係わる発明の目的は、メモリ
アレイ構成およびプログラム方法を提供することによ
り、個々のセルをイレーズすることが可能であるととも
に、高信頼性、プログラム可能性あるいは多値論理を実
現することも可能なメモリデバイスの書込み方法を提供
することである。
【０００９】
【発明の概要】本願の発明に係わるプロセスフローによ
って製造される新規なスタックゲートセル構造を有する
メモリセルを用いた本願に係わる発明により、上記ある
いはそれ以外の目的が達成される。
【００１０】デバイスの構成は、トンネルオキサイド層
のエッジに接続されるフィールドオキサイド領域を有す
る基板上に形成されたトンネルオキサイドを有するもの
となっている。
【００１１】フィールドオキサイド領域をトンネルオキ
サイドの形成の後に形成した場合には、トンネルオキサ
イドのエッジが薄くならないことが認められる。第１ゲ
ートすなわちフローティングゲートは、ポリシリコンあ
るいはこれに類似した材料を用いた二つの層からなり、
第１の層はフィールドオキサイド領域間のトンネルオキ
サイド上に堆積され、第２の層はそのエッジがフィール
ドオキサイド領域にかぶさる。かぶさったフローティン
グゲートの材料は従来技術のものよりも薄く、その後の
プロセスにおいてスムーズなエッジを示す。インターポ
リ誘電体材料はフローティングゲート上に堆積され、イ
ンターポリ誘電体上にコントロールゲートを形成するこ
とによってゲート構造が完成する。ソースおよびドレイ
ン領域は、スタックゲートの下側の基板内に対称または
非対称に形成される。
【００１２】メモリアレイ内の発明に係わる構成におけ
るプログラミング方法においては、選択されたメモリセ
ルのバイトアドレスにおいて、選択されたワードライン
に交差するビットラインに沿って適切な電圧を印加する
ことにより、選択されたワードラインに沿ったフラッシ
ュプログラミングが選択的なイレージングとともに行わ
れる。
【００１３】
【実施例】本願に係わる発明によって製造されるスタッ
クゲートメモリセルは、図４および図５に示されるよう
に、ＰＯＬＹ２層で構成されるコントロールゲート２
３、インターポリ誘電層２２および二つの層２１および
２４で構成されるＰＯＬＹ１のフローティングゲートを
含み、“ラウンドエッジ”を有するＰＯＬＹ１層２４の
薄い第２の層のみがフィールドオキサイド領域２８にか
ぶさっている。トンネルオキサイド層２５は、フローテ
ィングゲートと基板との間に位置し、その接続される箇
所において薄くなることなくフィールドオキサイド領域
２８に接続されている。ソース領域３０は第１ドーパン
ト２６（例えば、ひ素）が導入されたＰ型シリコン基板
の領域で構成され、ドレイン領域３１は第１ドーパント
２６および第２ドーパント２７（例えばそれぞれ、ひ素
およびリン）が導入された基板領域で構成される。当業
者であればわかるように、ドーパントの種類、ドーパン
トの組み合わせあるいはドーパントの濃度等を適宜変更
したものを、対称または非対称のソースおよびドレイン
領域に用いることができる。図４にはドレイン領域のド
ーピングの様子が示されているが、図５にはさらに図４
に示されていないオキサイドスペーサ２９が示されてい
る。
【００１４】従来の信頼性上の問題点を低減することが
可能な本願に係わるメモリセルの製造方法を、図６から
図１５を参照して詳細に説明する。当業者にとっては明
白なことであるが、メモリアレイの製造においては個々
のセルに対するスタックゲートの形成のみならず、同一
の基板にペリフェラルデバイスも同時に形成でき、ＮＭ
ＯＳおよびＰＭＯＳトランジスタの形成に限定されな
い。また、プロセスフローがＥＰＲＯＭメモリデバイス
の製造に応用することができることは、当業者にとって
は明白なことである。図示したプロセスフローによって
図１５に示した構造が得られ、また図には基板内および
基板上に形成される以下のものが示されている。第１メ
モリセルはビットラインに沿った断面で示され、隣接す
る第２メモリセルはワードラインに沿った断面で示さ
れ、さらにＮＭＯＳロジックデバイスおよびＰＭＯＳロ
ジックデバイスが示されている。以下の説明ではまず、
ＮウエルＣＭＯＳ技術によって形成されるペリフェラル
デバイスについて述べているが、これは説明上の観点か
らそのようにしただけである。本願出願人は、発明に係
わるメモリデバイスおよびアレイの発明に係わる製造
を、例示されたペリフェラルデバイスの製造との関連に
おいてのみ限定するつもりではなく、できるだけ完全か
つ機能的に実施例を説明するためにペリフェラルのプロ
セスの記載を含ませているわけである。
【００１５】図６は、公知の技術によってＮウエル領域
４０が形成された基板２０を示したものである。すでに
述べたように基板はＰ型シリコンであり、これは周知の
ように、メモリセルおよびアレイの製造および動作の双
方にとって最も好ましいものである。図７において、基
板２０上に厚さ６〜１２ｎｍのトンネルオキサイドの層
２５が形成される。本実施例のＰ型シリコン基板におい
ては、トンネル誘電体はシリコンダイオキサイドの層で
あり、これは公知のプロセス条件（例えば、９００〜１
０７０度Ｃのドライ酸素雰囲気中での２０〜５０分間の
熱酸化）においてシリコン基板の表面を酸化雰囲気にさ
らすことにより形成される。
【００１６】つぎに、図７に示したように、トンネル誘
電体上にアモルファスシリコンの層を堆積する。このア
モルファスシリコンは第１ＰＯＬＹ１層２１となるもの
であり、その詳細については後述する。アモルファスシ
リコン層は、５０〜１５０ｎｍの厚さを有し、例えば５
５０度Ｃの温度で減圧ＣＶＤ（ＬＰＣＶＤ）により形成
される。ＰＯＬＹ１層としてポリシリコンを用いること
（６２０度Ｃの減圧ＣＶＤによって形成）もできるが、
ここではそのすぐれた平坦性からアモルファスシリコン
が好ましい。
【００１７】つぎに、アモルファスシリコン上にＬＰＣ
ＶＤにより１００〜２００ｎｍのナイトライド層４１を
堆積する。フォトレジシト材料４２を公知のプロセスに
よってナイトライド層上に堆積してパターニングし、ナ
イトライド、アモルファスシリコンおよび誘電体をアク
ティブ領域とならない領域から除去する。図８はこの状
態を示したものであり、非アクティブ領域の基板表面が
選択的に露出している。ナイトライド、アモルファスシ
リコンおよび誘電体をドライエッチングした後、パター
ン形成されたレジスト４２をナイトライド表面から除去
する。この工程において、ナイトライドおよびシリコン
のみの除去を行い、誘電体を残しておくこともできる。
【００１８】つぎに、ドライ−ウエット−ドライプロセ
スを用いた９００〜１１００度Ｃの熱酸化により、露出
している非アクティブ領域の基板全体が酸化される。こ
の酸化工程によって形成されたフィールドオキサイド領
域２８は、すべてのアクティブ領域およびデバイスを互
いに電気的に絶縁する。図９に示したように、フィール
ドオキサイド領域の上表面は基板表面が存在していたレ
ベルよりも上方に延びている。これは、酸化工程によ
り、基板表面の上方には３００〜４００ｎｍの酸化が行
われ、基板内部には２００〜５００ｎｍの酸化が行われ
るためであり、その結果、フィールドオキサイドのトー
タルの厚さのおよそ半分が基板表面から上方に形成され
る。フィールドオキサイド領域の上表面の高さは最適化
され、その結果フィールドオキサイド領域の上表面はア
モルファスシリコンの上表面のレベルよりも高くなって
いる。すでに述べたように、発明に係わる構成では、ト
ンネルオキサイド層とフィールドオキサイド領域との接
合部においてトンネルオキサイドが薄くなるという問題
点が生じない。薄くなることを避けることができるの
は、従来技術とは逆にトンネルオキサイドの形成後にフ
ィールドオキサイドの成長を行うからである。
【００１９】フィールドオキサイド領域が形成された
後、ナイトライドが除去されてアクティブ領域のアモル
ファスシリコンが露出する。図１０に示した次の工程で
は、セルのスレッショルド用インプラとしてシリコン基
板にドーピングが行われる。５０〜１５０ｋｅｖのイン
プラエネルギーでシリコンにボロンをインプラすること
が好ましい。これはアモルファスシリコンおよびトンネ
ル誘電体を通過する。フィールドオキサイド領域は一定
領域においてボロンをブロックし、さらにＮＭＯＳおよ
びＰＭＯＳ領域はさえぎられ、基板は選択的にドーピン
グされる。
【００２０】つぎに、３０〜７０ｎｍと薄い第２のアモ
ルファスシリコン層がコンフォーマルに全体に堆積さ
れ、その後にアモルファスシリコン層の抵抗を下げるた
めに選択的なドーピングが行われる。ひ素インプラは、
１×１０ 15 ／ｃｍ 2 〜５×１０ 15 ／ｃｍ 2 のひ素を３０
〜５０ｋｅｖで層２１および２４に行う。当業者であれ
ばわかるように、第１に関連する層が十分にドーピング
されて導電性となるように、第２にひ素（あるいは他の
ドーパント）がＰＯＬＹ１層に残るように、インプラの
エネルギーは最適化される。
【００２１】層２４は選択的にエッチングされ、メモリ
セルのフローティングゲートが部分的に決定される。ド
ーピングされたシリコンのエッチングは、フォトレジス
トマスクを用いてドライエッチプロセスによって行わ
れ、層２４はメモリセル領域以外のすべての領域におい
て除去される。メモリセルをアイソレートするフィール
ドオキサイド領域上においては、パターニングされた層
２４のエッジがフィールドオキサイドとオーバーラップ
する。二つの隣接するメモリセルをアイソレートするフ
ィールドオキサイド上においては、層２４のオープニン
グあるいはチャネル４３のエッチングによってフィール
ドオキサイドは露出し、このオープニングはつぎの工程
において埋められる。図１１に示されているるように、
層２１および２４はともにスタックゲートメモリセルの
ＰＯＬＹ１フローティングゲートを構成している。
【００２２】図１２に示すように、ポリオキサイド（こ
こでは、オキサイド−ナイトライド−オキサイド（ＯＮ
Ｏ）とする。）のインターポリ誘電層２２を形成する。
１０００〜１１００度Ｃの温度でドライＯ2 を用いた熱
酸化を行い５〜２０ｎｍのオキサイドを形成し、続いて
７５０〜７９０度Ｃの温度でＬＰＣＶＤにより１０〜２
５ｎｍのナイトライドを形成し、最後に９００〜１００
０度Ｃの温度でウエットＯ2 を用いた熱酸化を行い２〜
６ｎｍのオキサイドを成長させる。ＯＮＯは、ＰＯＬＹ
１層上に形成され、フィールドオキサイド領域上のオー
プニング４３を埋め、その結果ＰＯＬＹ１層を完全に分
離してＰＯＬＹ１層のエッジにおいてチャージがリーク
する可能性を取り除く。また、ＯＮＯインターポリ誘電
体の形成において、層２４が相対的に薄いため、フィー
ルドオキサイド上の層２４のエッジに沿ってすべての方
向に酸化が生じることからパターニングされた層２４の
エッジはラウンド状となる。薄いＰＯＬＹ１層のラウン
ド状のエッジにより、すでに述べたリークの低減をはか
ることができる。すなわち、従来例おけるインターポリ
誘電体の下側の厚いＰＯＬＹ１層のシャープなエッジに
起因して生じるリークを低減することができる。
【００２３】図１２からわかるように、ＯＮＯ層を形成
した後にレジスト層の形成およびパターニングを行い、
メモリセルの場所以外のすべて表面からＯＮＯを除去す
る。さらに、ＰＯＬＹ１層をペリフェラルデバイスが形
成される領域から除去する。ペリフェラルデバイス領域
を露出させた後、公知の方法によりゲート酸化を行う。
ゲート酸化は関連する基板領域において通常は１５〜３
５ｎｍの深さに達するが、その他の領域はＯＮＯ層によ
って効果的に絶縁される。これにより、ペリフェラルデ
バイスのためのゲートオキサイド層２５Ａが形成され
る。
【００２４】つぎに、アモルファスシリコンまたはポリ
シリコンのコンフォ―マルな層２３を全体に堆積して、
メモリセル領域およびペリフェラルデバイス領域の両方
を覆う。コントロ―ルゲ―トのためのポリシリコンまた
はアモルファスシリコンのＰＯＬＹ２層は、ＬＰＣＶＤ
により２５０〜４００ｎｍの層厚で形成される。その
後、ひ素またはリンのイオン注入または拡散によりＰＯ
ＬＹ２層にド―ピングを行う。つぎに、層厚１００〜１
５０ｎｍのオキサイド層を堆積する。レジストマスクを
形成し、オキサイド２９およびＰＯＬＹ２層２３を順次
ドライエッチすることにより、図１３に示すように、Ｎ
ＭＯＳ、ＰＭＯＳおよびメモリデバイスが定義される。
別のレジストマスクをペリフェラルトランジスタ領域上
に形成し、セルフアラインのエッチングマスクとしてＰ
ＯＬＹ２を用い、図１４に示すように、ＯＮＯ層２２並
びにＰＯＬＹ１層２４および２１を除去する。
【００２５】最後のスタックゲートメモリセルの製造工
程として、ソースおよびドレインインプラをメモリセル
の関連する領域の基板に対して行う。ペリフェラルデバ
イスはインプラ工程においてマスクされ、このマスクに
は前の工程と同一のマスクを用いることができる。その
結果、図１５に示すように、例えばリンおよびひ素を用
いたインプラ領域２７および２６が形成され、これは対
称なメモリセルにおけるソースおよびドレイン領域を形
成する。当業者であれば容易にわかるように、ソースお
よびドレインのインプラは、以下詳細に述べるように、
ひ素およびリンの組み合わせ以外のものでもよい。例え
ば、図５に示したメモリセルでは、ひ素のみのセルソー
ス領域３０とひ素およびリンのセルドレイン領域３１に
より非対称となっている。以後、標準的なＣＭＯＳ製造
工程を用いてＮＭＯＳおよびＰＭＯＳデバイス並びに相
互配線等の全体構成が完成する。
【００２６】ペリフェラルデバイスの製造を同一基板内
のＥＥＰＲＯＭあるいはＥＰＲＯＭの製造と同時に行う
ことにより、プロセスフローを能率化することができ
る。
【００２７】図２０は、本願に係わる発明に基く代表的
なＥＥＰＲＯＭペリフェラルデバイスのレイアウトを示
したものである。Ｃ−ＣおよびＤ−Ｄに沿った断面によ
って図２１〜図３０の製造工程が示されており、Ｃ−Ｃ
断面によってソース／ドレイン方向に沿ったペリフェラ
ルデバイスの構成が示され、Ｄ−Ｄ断面によってポリシ
リコンゲート方向に沿ったペリフェラルデバイスの構成
が示される。
【００２８】図２１〜図３０は、ペリフェラルデバイス
をメモリデバイスの製造と同時に製造したときのプロセ
スフローを示したものである。プロセスおよび材料は、
すでに説明した図６〜図１５と同一であるものについて
は、同一の番号を付し詳細な説明は省略する。図６に対
応する図２０に示した最初の工程においては、基板２０
内にＮウエル領域４０が形成される。引き続き図２２に
示した工程では、基板表面にゲートオキサイドとして機
能する均一な層２５が形成される。ＥＥＰＲＯＭ型のデ
バイスでは、メモリデバイスにおけるゲートあるいはト
ンネルオキサイド２５の厚さは、ペリフェラルデバイス
において必要とされるゲートオキサイド２５Ａの厚さと
は異なっている。したがって、ＥＥＰＲＯＭへの応用に
おいては、厚さ１０〜２５ｎｍのゲートオキサイドを基
板全体に形成し、レジストマスクを用いてメモリデバイ
スエリアからゲートオキサイドを除去する。
【００２９】レジストを基板から除去し、メモリデバイ
スのためのゲートオキサイド層２５を６〜１２ｎｍの厚
さで形成する。同時にこの酸化工程において、ペリフェ
ラルデバイス領域におけるゲートオキサイド２５Ａの厚
さは１５〜３５ｎｍになり、この様子は図２２において
ステップ形状で示されている。
【００３０】ＥＰＲＯＭやＯＴＰ（one-time program E
PROM）デバイスにおいては、メモリデバイスにおけるゲ
ートオキサイドの厚さをペリフェラルデバイスのそれと
同じにしてもよい。この場合においては、図７に示した
ように、均一なゲートオキサイドを１回の工程で１０〜
３０ｎｍの厚さに成長する。説明を簡単化するため、以
後はＥＥＰＲＯＭデバイスおよびペリフェラルＮＭＯＳ
トランジスタについて、図２２〜図３０を参照して説明
する。
【００３１】ゲートオキサイド２５を形成した後、図２
２に示すように、アモルファスシリコン層２１およびＬ
ＰＣＶＤで形成したナイトライド層４１を順次堆積す
る。その後の図２３〜図２５に示した工程は図８〜図１
０に示したと工程と同様であるため、説明を繰り返すこ
とは省略する。
【００３２】図２６に示した工程は図１１とは異なって
いる。ＰＯＬＹ１の薄い層２４を厚さ３０〜７０ｎｍで
図２５の構成上にコンフォーマルに堆積する。レジスト
マスクをＰＯＬＹ１の薄い層上に形成し、ドライエッチ
ングによりＰＯＬＹ１の薄い層を選択的に除去する。こ
れは図１１の工程とは異なるものであり、ＰＯＬＹ１の
薄い層は図２６のペリフェラルデバイス領域上に残され
る。図２７に示すように、ポリオキサイドのインターポ
リ層すなわちＯＮＯ層を形成し、レジストマスクを用い
てドライエッチング工程により一定領域からＯＮＯ層を
選択的に除去する。図２７においては、ＯＮＯ層２２は
特にペリフェラルデバイスの拡散領域を覆っている。
【００３３】図２８に示した工程では、これに対応する
図１３の工程とは異なり、オキサイド（すなわち、層２
９）の堆積は行っていない。レジストマスクをドーピン
グされたＰＯＬＹ２層上に直接形成している。図２８と
同一のレジストマスクを用いて、図２９に示すように、
メモリおよびペリフェラルデバイス双方のＯＮＯおよび
ＰＯＬＹ１層をエッチングし、プロセスフローを簡単化
している。
【００３４】図３０は、メモリデバイスのソースおよび
ドレインを形成するためのインプラを行った後の状態を
示している。そして、公知の標準的なＣＭＯＳプロセス
を用いてペリファラルデバイスを完成させる。
【００３５】本プロセスフローにおいては、不揮発性メ
モリデバイスの製造におけるプロセス技術の簡単化、Ｅ
ＰＲＯＭおよびＥＥＰＲＯＭデバイス双方の製造に対す
るフレキシビリティ、および、同一の基板上へのＥＰＲ
ＯＭおよびＥＥＰＲＯＭ双方の形成に対する経済性を含
んでいる。
【００３６】本願に係わる発明のスタックゲートメモリ
セルは、Fowler-Nordheim （Ｆ−Ｎ）トンネリングメカ
ニズムに基いて動作し、以下図５をに示した構成を参照
して説明する。セルプログラミング、すなわち電子をス
トレージのためにメモリセルのフローティングゲートに
供給する場合には、電子がセルのチャネル領域（ソース
およびドレイン領域３０および３１によって定義され
る。）からセルチャネル上部のフローティングゲート
（層２１および２４で構成されるＰＯＬＹ１）に薄いト
ンネル誘電体２５をトンネルすることにより注入され
る。チャネル領域からフローティングゲートに電子を注
入するためには、ＰＯＬＹ２層２３に高電圧を印加する
一方基板２０をグランドまたは負バイアスに保持し、セ
ルソースおよびセルドレイン３０および３１はフローテ
ィングまたはグランドにしておく。ＰＯＬＹ２に印加さ
れる高電圧はフローティングゲート（ＰＯＬＹ１）にキ
ャパシティブにカップリングしているため、高電界が生
じてＦ−Ｎトンネリングを誘起する。Ｆ−Ｎトンネリン
グを効率的に生じさせるためには、すでに述べた製造プ
ロセスフローに記載したように、トンネル誘電体の厚さ
を１０ｎｍ以下に保つ。
【００３７】セルイレーズを行う場合には、蓄積されて
いる電子をフローティングゲート（ＰＯＬＹ１）から下
側のドレイン領域３１にリバースＦ−Ｎトンネリングを
用いて移動させなければならない。原理的には、セルソ
ース領域においてもセルはイレーズすることができ、こ
れはブロックあるいはアレイイレーズを望む場合に有用
である。しかしながら、本実施例においては、バイトイ
レーズモードを実行することおよびメモリセルにおける
多値論理を行うことが望ましい。したがって、セルドレ
インを通してイレーズすることが好ましい。電子をフロ
ーティングゲートからセルドレインに移動させるために
は、層２４および２１からなるフローティングゲートお
よびセルドレイン３１間のトンネル誘電体２５を横切る
電界を生じさせるために、高電圧（すなわち、ＰＯＬＹ
２層２３の電圧よりも高い電圧）をセルドレイン領域に
印加しなければならない。セルイレーズ動作中、基板２
０はグランドポテンシャルに維持され、セルソース領域
３０はフローティング状態に維持される。
【００３８】上述したメモリセルプログラミングおよび
イレーズ動作は、図１に示したようなメモリセルアレイ
においても実行することができ、その詳細を図１６〜１
８を参照して説明する。図１および図１６〜１８のメモ
リアレイは複数のメモリセルで構成されており、これら
において、同一列（コラム）のすべてのセルドレインは
ビットラインｊ、ｊ＋１、……によって互いに接続さ
れ、同一行（ロウ）のすべてのＰＯＬＹ２ゲートはワー
ドラインｉ、ｉ＋１、……によって互いに接続され、セ
ルソースはコモンラインＣによって接続されている。ビ
ットラインおよびワードラインはまた、アドレスデコー
ダ回路に接続され、アレイ内のメモリセルの位置を決定
する。ビットラインはさらに、選択されたメモリセルか
らセル情報を読み出すために、センスアンプあるいはこ
れと等価な回路に接続されている。メモリアレイは、ア
レイ内のいかなるメモリセルにおいてもフローティング
ゲート内に余分な電荷が存在しないようにするため、ま
ず最初にバージン状態にされる。図１６および１７を参
照して以下に詳述するプログラミング動作の実行によっ
て、メモリは要求される情報を含むことができる。
【００３９】図６はフラッシュプログラミングを示した
ものであり、ワードラインｉ＋１が選択されて、セルｊ
に対して“０”、セルｊ＋１に対して“１”、セルｊ＋
２に対して“０”が記憶される。選択されたワードライ
ンｉ＋１に対しては高電圧が印加され、その他のすべて
の非選択ワードラインはグランドに保持される。図１６
に示されるように、すべてのビットラインおよびコモン
ソースラインはフローティング状態とされ、基板はグラ
ンドまたは負バイアスとされる。ワードラインｉ＋１は
高電圧なので、ワードラインｉ＋１に割り当てられたす
べてのメモリセルに対して、電子がセルチャネルからフ
ローティングゲートに注入される。したがって、選択さ
れたワードラインｉ＋１に対してフラッシュプログラミ
ングをした後は、図１７に示すようにフローティングゲ
ートには電子が蓄積される。メモリセルはフローティン
グゲートに余分な電子を有し、高いセルスレッショルド
電圧を意味し、これは図１７において状態“０”を指定
する。
【００４０】ワードラインｉ＋１に記憶される情報は選
択されたセルｊ、ｊ＋１およびｊ＋２に対してそれぞれ
“０ １ ０”であるため、ビットラインｊ＋１とワー
ドラインｉ＋１に位置するセルをイレーズする（すなわ
ち、余分な電子をフローティングゲートから移動させ
る。）と状態“１”であるニュートラル状態（すなわ
ち、余分な電子が存在せず、低いセルスレッショルド電
圧を意味）になる。上記の処理を達成させるためには、
第２のアレイオペレーションすなわち選択的なイレーズ
を実行しなければならない。
【００４１】選択されたメモリセル（図では、ワードラ
イｉ＋１とビットラインｊ＋１に位置するメモリセル）
から蓄積された電荷を選択的にイレーズするために、ア
レイは図１８に示すようにバイアスされる。選択された
ワードラインｉ＋１には−７Ｖ〜−１０Ｖの負バイアス
が印加され、非選択のワードラインはグランドまたは３
Ｖ〜５Ｖに保持され、選択されたビットラインｊ＋１は
３Ｖ〜５Ｖにバイアスされ、非選択のビットラインはグ
ランドまたはフローティングに保持され、ソースライン
はフローティングまたはグランドに保持される。電子は
選択されたセルのフローティングゲート（選択されたワ
ードライン上の−７Ｖ〜−１０Ｖのバイアスに基く低い
ポテンシャルである。）から基板のドレイン領域（正の
ポテンシャルである。）にトンネルする。上述した方法
により、フラッシュプログラミングおよび単数または複
数の高密度のスタックゲートセルの選択的イレージング
により、バイトレベルのメモリプログラミングを達成す
ることができる。
【００４２】上述したように、個々のメモリセルのイレ
ーズは多値論理を実現する可能性を示している。選択さ
れたビットラインに各イレーズパルスを印加した後にセ
ル電流をモニタする、例えば検出した電流をリファレン
スセルのセル電流と比較することにより、フィードバッ
クコントロールを行ってセルのオーバーイレーズを防止
する。セルイレーズ動作を行っている間フィードバック
ループ制御回路を実行することにより、セル電流を合理
的に制御することができ、セルスレッショルド電圧は一
定のレンジ内になる。さらに、種々の電流レンジを別々
の範囲に分別することもできる。例えばＩをセル電流と
して、 Ｉ＜５０μＡ ； ５０μＡ≦Ｉ＜１００μＡ
； １００μＡ≦Ｉ＜１５０μＡ ； １５０μＡ≦
Ｉ とすることができる。各電流範囲は、論理状態とし
て、例えば“００”、“０１”、“１０”、“１１”と
して示すことができる。この４値論理に対しては、四つ
のリファレンスセルを関連する電流レベルに対応させて
フィードバック制御の検出のために用いることができ
る。
【００４３】アレイ密度の点、トンネル誘電体およびイ
ンターポリ誘電体膜が両者とも非常に薄いという事実か
ら、アレイプログラミングおよび読出し動作が行われて
いる間にメモリセル障害の問題が生じ、同一のビットラ
インまたはワードラインに割り当てることのできるメモ
リセルの数が一定の制限を受ける。このような場合に
は、例えばビットラインをいくつかのセクションに分割
し、図１９に示すように、各セクションをビットライン
に接続するためのパストランジスタを有するより少ない
数のメモリセルで構成する。パストランジスタによって
接続されたセクションは、パストランジスタのゲートに
高電圧を印加することにより選択される。同様にして、
ゲート障害が問題である場合にはワードラインに沿って
パストランジスタを用いればよい。
【００４４】上述したセル構成（アレイ構造およびアレ
イ動作）から明らかなように、インテリジェントなアレ
イプログラミングのアルゴリズムが、回路デザインによ
るオンチップ構成あるいは外部のマイクロコントローラ
によるオフチップ構成（すなわち、ソフトウエアによる
実行）によって実行することができる。図３１は、上述
のプログラミング機能を行う代表的なプログラミングア
ルゴリズムを示したものである。
【００４５】本願に係わる発明のプログラミングプロセ
スフローにおけるステップ１０１は、プログラミングの
スタートを示している。メモリセルアレイのプログラミ
ングをスタートさせる前に、記憶されるべきデジタル情
報は、オペレータ／プログラマが知っているかあるい
は、オペレータ入力のプログラムによって充当するデジ
タルパターンに翻訳される。したがって、プログラムさ
れるセルの位置がわかっていると仮定すると、そのセル
に関係するワードおよびビットラインもわかっている。
したがって、ステップ１０２において、プログラムはプ
ログラムされる第１のセルに沿ったワードラインを選択
する。ステップ１０３において選択されたワードライン
のフラッシュプログラミングが行われると、その後ステ
ップ１０４において選択されたワードラインからデータ
が読み出される。フラッシュプログラミングは、図１６
〜１８に示されているように、選択されたワードライン
に高電圧を印加するとともにその他のラインをフローテ
ィング、グランドあるいは低電圧に保持することにより
行われる。ワードラインに沿ってデータを読み出す場合
には、ステップ１０５に示されているように、プログラ
ムは選択されたワードラインに沿ったすべてのデータが
値“０”を有しているか否かを検証する。当業者であれ
ば容易にわかるように、すべてのセルが値“１”（この
値を希望する場合）を有しているか否かを検証すること
もできる。ステップ１０５に続くステップは、ステップ
１０５の結果に依存する。選択されたワードラインに沿
ったすべてのデータが値“０”であるという条件を満た
していない場合は（ライン１０６）、選択されたワード
ラインに沿ったすべてのセルが同一の値となるまでステ
ップ１０３のフラッシュプログラミングが繰り返され
る。関連するすべてのセルが充当する値を有しているこ
とが検証された場合には（ライン１０７）、選択的なイ
レージングが必要に応じて開始されることになる。
【００４６】ステップ１０８においてワードラインに沿
った第１のバイトアドレスが選択され、ステップ１０９
において選択されたアドレスにおけるセルからデータが
読み出される。つぎにステップ１１０において、そのバ
イトアドレスにおけるデータ値が意図した値であるか否
かが検証される（すなわち、本実施例においては、選択
されたバイトアドレスにおける選択されたワードライン
に沿ったセルが“０”か否か）。意図した値でない場合
には（ライン１１１）、関連するバイトアドレスを有す
るセルがそれに沿って位置するビットラインをプログラ
ムが選択する（ステップ１１２）。図１６〜１８を参照
して詳述したようにしてイレーズ動作が行われる（ステ
ップ１１３）。単一のバイトアドレスに対するデータ検
証ステップにおいてセルが充当するデータ値を有するこ
とが示されるまで、何回かのイレーズの繰り返しが必要
かもしれない。
【００４７】バイトアドレスにおけるデータが意図した
ものである場合には（ライン１１４）、ステップ１１５
において、選択されたワードラインにおけるすべてのバ
イトアドレスが読み出されて検証されたか否かをプログ
ラムが判断する。すべてのバイトアドレスが検証された
という条件が満たされていない場合には（ライン１１
７）、ステップ１１８においてバイトアドレスが更新さ
れ（すなわち、ワードラインに沿ったつぎのバイトアド
レスが選択される。）、その後必要に応じてステップ１
０９〜１１５が繰り返される。選択されたワードライン
の最後のバイトアドレスにおけるデータ値の検証が終了
すると（ライン１１６）、プログラミングは完了する。
【００４８】当業者であれば容易に理解されるように、
以上説明したプログラミングフロー、構造、材料あるい
はプロセスは、特許請求の範囲に記載した本願に係わる
発明の範囲内において適宜変更可能である。
【００４９】
【発明の効果】本願に係わる半導体メモリデバイス、半
導体メモリアレイおよび半導体メモリデバイスの製造方
法では、セルの信頼性上の問題点を排除したスタックゲ
ートメモリセルの高密度のアレイを製造することが可能
となる。すなわち、ソース領域、チャネル領域およびド
レイン領域に隣接したフィールド絶縁領域のエッジ間に
形成された第１半導体層と部分的に上記フィールド絶縁
領域の上記エッジ上に延びた第２半導体層によりフロー
ティングゲートを構成するため、厚いフィールド絶縁領
域を有するセルにおいてもフローティングゲートのエッ
ジを平坦なものとでき、フィールド絶縁領域とオーバー
ラップする部分でのフローティングゲート、コントロー
ルゲート間の電流のリークが抑えられる。
【００５０】また、第１半導体層、第１誘電層およびフ
ィールド絶縁領域となる第１絶縁領域を形成した後に、
これらを通して基板にドーパントを注入する。このた
め、セルのスレッショルド用インプラとして基板にドー
ピングを行う際、ドーパントは第１半導体層および第１
誘電層を通過し、フィールド絶縁領域の一定領域におい
てブロックされるため、基板を選択的にドーピングする
ことが可能となり、不要なドーパントが注入されること
なくセルの信頼性を向上させることができる。
【００５１】本願に係わる半導体メモリデバイスの書込
み方法では、個々のセルをイレーズすることが可能であ
るとともに、高信頼性、プログラム可能性あるいは多値
論理を実現することも可能となる。
【図面の簡単な説明】
【図１】マルチセルのメモリアレイのセグメントを示し
た図。
【図２】メモリセルにおける標準的なスタックゲート
（Ａ）およびスプリットゲート（Ｂ）の形状をビットラ
インに沿って見た図。
【図３】公知技術によるスタックゲートメモリセルをワ
ードラインから見た図。
【図４】本願の発明に係わるスタックゲートメモリセル
デバイスをワードラインに沿って見た図。
【図５】本願の発明に係わるスタックゲートメモリセル
デバイスをビットラインに沿って見た図。
【図６】本願の発明に係わるメモリセルを製造するプロ
セスフローを示した図。
【図７】本願の発明に係わるメモリセルを製造するプロ
セスフローを示した図。
【図８】本願の発明に係わるメモリセルを製造するプロ
セスフローを示した図。
【図９】本願の発明に係わるメモリセルを製造するプロ
セスフローを示した図。
【図１０】本願の発明に係わるメモリセルを製造するプ
ロセスフローを示した図。
【図１１】本願の発明に係わるメモリセルを製造するプ
ロセスフローを示した図。
【図１２】本願の発明に係わるメモリセルを製造するプ
ロセスフローを示した図。
【図１３】本願の発明に係わるメモリセルを製造するプ
ロセスフローを示した図。
【図１４】本願の発明に係わるメモリセルを製造するプ
ロセスフローを示した図。
【図１５】本願の発明に係わるメモリセルを製造するプ
ロセスフローを示した図。
【図１６】本願に係わる発明によって達成されるバイト
レベルのメモリセルプログラミングおよびイレージング
の機能を示した図。
【図１７】本願に係わる発明によって達成されるバイト
レベルのメモリセルプログラミングおよびイレージング
の機能を示した図。
【図１８】本願に係わる発明によって達成されるバイト
レベルのメモリセルプログラミングおよびイレージング
の機能を示した図。
【図１９】メモリアレイの区分をより小さいセクターま
たはブロックにする場合について示した図。
【図２０】本願の実施例によって同時に形成されるペリ
フェラルデバイスの典型的なレイアウトを示した図。
【図２１】本願の発明に係わるメモリセルの製造と同時
に行われるペリフェラルデバイスの形成を容易にするた
めのプロセスフローを示した図。
【図２２】本願の発明に係わるメモリセルの製造と同時
に行われるペリフェラルデバイスの形成を容易にするた
めのプロセスフローを示した図。
【図２３】本願の発明に係わるメモリセルの製造と同時
に行われるペリフェラルデバイスの形成を容易にするた
めのプロセスフローを示した図。
【図２４】本願の発明に係わるメモリセルの製造と同時
に行われるペリフェラルデバイスの形成を容易にするた
めのプロセスフローを示した図。
【図２５】本願の発明に係わるメモリセルの製造と同時
に行われるペリフェラルデバイスの形成を容易にするた
めのプロセスフローを示した図。
【図２６】本願の発明に係わるメモリセルの製造と同時
に行われるペリフェラルデバイスの形成を容易にするた
めのプロセスフローを示した図。
【図２７】本願の発明に係わるメモリセルの製造と同時
に行われるペリフェラルデバイスの形成を容易にするた
めのプロセスフローを示した図。
【図２８】本願の発明に係わるメモリセルの製造と同時
に行われるペリフェラルデバイスの形成を容易にするた
めのプロセスフローを示した図。
【図２９】本願の発明に係わるメモリセルの製造と同時
に行われるペリフェラルデバイスの形成を容易にするた
めのプロセスフローを示した図。
【図３０】本願の発明に係わるメモリセルの製造と同時
に行われるペリフェラルデバイスの形成を容易にするた
めのプロセスフローを示した図。
【図３１】本願に係わる発明の代表的なプログラミング
プロセスフローを示した図。
【図３２】本願に係わる発明の代表的なプログラミング
プロセスフローを示した図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 八木 厚夫 栃木県那須郡塩原町大字下田野531−１ 日本プレシジョン・サーキッツ株式会 社内 (56)参考文献 特開 平６−318710（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792

Claims (26)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板は第１導電型であり、 第２導電型のソース領域は上記基板に形成され、 第２導電型のドレイン領域は上記基板に形成され、上記
    ソースおよび上記ドレイン領域は上記第１導電型の半導
    体のチャネル領域によって分離され、 二つのフィールド絶縁領域は上記ソース領域、上記チャ
    ネル領域および上記ドレイン領域が形成される上記基板
    の表面に上記ソース領域、上記チャネル領域および上記
    ドレイン領域に隣接して形成され、上記フィールド絶縁
    領域は上記基板の表面の上方および下方に延びたエッジ
    を有し、 均一な厚さの第１誘電層は上記フィールド絶縁領域間の
    上記ソース領域、上記チャネル領域および上記ドレイン
    領域の表面上に形成され、 第１半導体層は上記フィールド絶縁領域のエッジ間の上
    記第１誘電層上に形成され、 第２半導体層は上記第１半導体層上に形成されるととも
    に部分的に上記フィールド絶縁領域の上記エッジ上に延
    び、上記第２半導体層の上記エッジ上の部分は上記記フ
    ィールド絶縁領域のエッジよりも平坦な表面となってお
    り、上記第１および第２半導体層により、上記フィール
    ド絶縁領域の上記エッジ上に延びた部分の厚さが上記第
    １誘電層上の部分の厚さより薄い不均一な厚さのフロー
    ティングゲートを構成し、 第２誘電層は上記フローティングゲート上に形成され、 第３半導体層は上記第２誘電層上に形成されてコントロ
    ールゲートを構成していることを特徴とする半導体メモ
    リデバイス。
  2. 【請求項２】 上記第１および第２半導体層はポリシリ
    コンおよびアモルファスシリコンで構成されるグループ
    から選択されたものであることを特徴とする請求項１に
    記載の半導体メモリデバイス。
  3. 【請求項３】 上記第３半導体層はポリシリコンおよび
    アモルファスシリコンで構成されるグループから選択さ
    れたものであることを特徴とする請求項１に記載の半導
    体メモリデバイス。
  4. 【請求項４】 上記第１誘電層はシリコンダイオキサイ
    ドで構成されたものであることを特徴とする請求項１に
    記載の半導体メモリデバイス。
  5. 【請求項５】 上記フィールド絶縁領域はシリコンダイ
    オキサイドで構成されたものであることを特徴とする請
    求項１に記載の半導体メモリデバイス。
  6. 【請求項６】 上記第２誘電層はポリオキサイドで構成
    されたものであることを特徴とする請求項１に記載の半
    導体メモリデバイス。
  7. 【請求項７】 上記第２誘電層はオキサイド−ナイトラ
    イド−オキサイドのサンドイッチ層で構成されたもので
    あることを特徴とする請求項１に記載の半導体メモリデ
    バイス。
  8. 【請求項８】 上記ソース領域および上記ドレイン領域
    はひ素およびリンドープシリコンで構成されたものであ
    ることを特徴とする請求項１に記載の半導体メモリデバ
    イス。
  9. 【請求項９】 上記ソース領域はひ素ドープシリコンで
    構成され、上記ドレイン領域はひ素およびリンドープシ
    リコンで構成されたものであることを特徴とする請求項
    １に記載の半導体メモリデバイス。
  10. 【請求項１０】 複数行のワードラインを有し、 上記ワード線に対して直交関係に配置された複数列のビ
    ットラインを有し、 上記ワード線に対して平行する複数行のコモンソースラ
    インを有し、 複数のメモリセルを有し、 上記複数のメモリセルの間に設けられて当該複数のメモ
    リセルを互いに絶縁するとともに、エッジを有する複数
    のフィールド絶縁領域を有し、 上記複数のメモリセルはそれぞれ、基板に形成されたソ
    ース領域と、上記基板に形成されたドレイン領域と、半
    導体材料の第１の層で構成された第１半導体ゲートと、 半導体材料の第２および第３の層で構成された不均一な
    厚さの第２半導体ゲートを有し、 上記第２半導体層は上記フィールド絶縁領域間に形成さ
    れ、 上記第３半導体層は上記第２半導体層上に形成されると
    ともに一部が２つの上記フィールド絶縁領域の上記エッ
    ジ上に延び、上記第３半導体層の上記エッジ上の部分は
    上記フィールド絶縁領域のエッジよりも平坦な表面とな
    っており、 上記第２半導体ゲートは上記フィールド絶縁領域の上記
    エッジ上に延びた部分の厚さが上記第フィールド絶縁領
    域の間の部分の厚さより薄いものであるとともに、上記
    第１半導体ゲートと上記ソースおよびドレイン領域との
    間に位置するものであり、上記第２半導体ゲートは第１
    誘電層によって上記第１半導体ゲートから絶縁され、上
    記第２半導体ゲートは第２誘電層によって上記ソースお
    よびドレイン領域から絶縁されており、 列方向の上記各メモリセルのドレインは同一のビットラ
    インに接続され、行方向の上記各メモリセルの第１半導
    体ゲートはワードラインに接続され、行方向の上記各メ
    モリセルのソースはコモンソースラインに接続されてい
    ることを特徴とする電気的消去可能な半導体メモリアレ
    イ。
  11. 【請求項１１】 均一な厚さの薄い誘電層が基板と上記
    半導体材料の第２の層との間において上記複数のフィー
    ルド絶縁領域の上記隣接したフィールド絶縁領域間に配
    置されていることを特徴とする請求項１０に記載の半導
    体メモリアレイ。
  12. 【請求項１２】 基板上における消去可能なメモリデバ
    イスを製造する方法であり、 薄いコンフォーマルな第１誘電層を基板の表面上に形成
    し、 第１半導体層を上記第１誘電層の表面上に堆積し、 第１ナイトライド層を上記第１半導体層上に堆積し、 上記第１ナイトライド層および第１半導体層を選択的に
    除去して選択された領域における上記基板の表面を露出
    させ、 上記選択的に露出された上記基板の表面にメモリデバイ
    スを分離するためのフィールド絶縁領域となる第１絶縁
    領域を形成し、 上記ナイトライド層を除去し、 上記第１半導体層、上記第１誘電層および上記第１絶縁
    領域を通して上記基板にドーパントを注入し、 コンフォーマルな第２半導体層を上記第１半導体層上お
    よび上記第１絶縁領域上に形成し、 上記第２半導体層にドーピングを行い、 上記第２半導体層を選択的にエッチングして各上記第１
    絶縁領域の中央部を露出させ、 第２誘電層を上記第２半導体層上に堆積し、 第３半導体層を上記第２誘電層上に堆積し、 上記第３半導体層にドーピングを行い、 上記基板へのイオン注入によりソースおよびドレイン領
    域を形成することを特徴とする半導体メモリデバイスの
    製造方法。
  13. 【請求項１３】 請求項１２に記載の製造方法はさら
    に、上記基板に同時にペリフェラルデバイスを形成する
    ものであり、上記第１絶縁領域の形成と同時にに上記ペ
    リフェラルデバイスのフィールド絶縁領域を形成し、上
    記第３半導体層の形成と同時に上記ペリフェラルデバイ
    スのゲート電極となる半導体層を形成することを特徴と
    する半導体メモリデバイスの製造方法。
  14. 【請求項１４】 複数のワードラインと上記ワードライ
    ンに対して直交関係の複数のビットラインと複数のコモ
    ンソースラインとによって相互接続された複数のメモリ
    セルで構成されたメモリアレイ内におけるソースおよび
    ドレイン領域と第１ゲートとフローティングゲートとを
    有する選択されたセルの書込み方法において、 選択されたセルに接続されたワードラインおよびビット
    ラインを特定し、 上記特定されたワードラインに接続されたセルに対して
    フラッシュプログラミングを行い、 上記選択されたセル上の電流をセンシングし、 センシングされた電流を所望のリファレンス値と比較
    し、 上記センシングされた電流が上記リファレンス値よりも
    小さい場合に上記プログラミングを繰り返すことを特徴
    とする半導体メモリデバイスの書込み方法。
  15. 【請求項１５】 上記プログラミングは上記特定された
    ワードラインに上記基板上の電圧よりも高い電圧を印加
    するものであることを特徴とする請求項１４に記載の半
    導体メモリデバイスの書込み方法。
  16. 【請求項１６】 上記プログラミングは上記セルのフロ
    ーティングゲートに電子を注入するものであることを特
    徴とする請求項１４に記載の半導体メモリデバイスの書
    込み方法。
  17. 【請求項１７】 請求項１４に記載の書込み方法はさら
    に、上記センシングされた電流が上記リファレンス値よ
    りも大きい場合に上記選択されたセルを選択的にイレー
    ジングするものであることを特徴とする半導体メモリデ
    バイスの書込み方法。
  18. 【請求項１８】 上記イレージングは上記特定されたビ
    ットラインに上記選択されたワードライン上の電圧より
    も高い電圧を印加するものであることを特徴とする請求
    項１７に記載のセルの書込み方法。
  19. 【請求項１９】 上記イレージングは上記フローティン
    グゲートから電子を取り去るものであることを特徴とす
    る請求項１７に記載の半導体メモリデバイスの書込み方
    法。
  20. 【請求項２０】 複数のワードラインと上記ワードライ
    ンに対して直交関係の複数のビットラインと複数のコモ
    ンソースラインとによって相互接続された複数のメモリ
    セルで構成されたメモリアレイ内におけるソースおよび
    ドレイン領域と第１ゲートとフローティングゲートとを
    有する選択されたセルの書込み方法において、 選択されたセルに接続されたワードラインおよびビット
    ラインを特定し、 上記特定されたワードラインに接続されたセルに対して
    フラッシュプログラミングを行い、 上記選択されたセル上の電流をセンシングし、上記セン
    シングされた電流に応じて記選択されたセルを選択的に
    イレージングするものであることを特徴とする半導体メ
    モリデバイスの書込み方法。
  21. 【請求項２１】 上記イレージングは上記特定されたビ
    ットラインに上記選択されたワードライン上の電圧より
    も高い電圧を印加するものであることを特徴とする請求
    項２０に記載のセルの書込み方法。
  22. 【請求項２２】 上記イレージングは上記フローティン
    グゲートから電子を取り去るものであることを特徴とす
    る請求項２０に記載の半導体メモリデバイスの書込み方
    法。
  23. 【請求項２３】 請求項２０に記載の書込み方法はさら
    に、上記センシングされた電流値を比較するための複数
    の電流リファレンスレンジを特定するものであることを
    特徴とする半導体メモリデバイスの書込み方法。
  24. 【請求項２４】 上記選択されたセルのイレージング
    は、上記センシングされた電流値を比較するための複数の電
    流リファレンスレンジ のなかから上記選択されたセルに
    対する適切な電流リファレンスレンジを決定し、 上記選択されたセルから電子を取り去り、 上記選択されたセル上の電流をセンシングし、 センシングされた電流を適切な電流リファレンスレンジ
    と比較し、 上記取り去る過程、上記センシングする過程および上記
    比較する過程を上記センシングされた電流が上記適切な
    電流リファレンスレンジ内になるまで繰り返すものであ
    ることを特徴とする請求項２０に記載の半導体メモリデ
    バイスの書込み方法。
  25. 【請求項２５】 電気的プログラム可能なリードオンリ
    メモリトランジスタとペリフェラル回路のためのＭＯＳ
    トランジスタとを同一の半導体基板に形成する方法であ
    り、 第１誘電膜をリードオンリメモリトランジスタのソース
    領域、ドレイン領域が形成される第１アクティブおよび
    ペリフェラル回路のＭＯＳトランジスタのソース領域、
    ドレイン領域が形成される第２アクティブ領域に均一な
    厚さの第１誘電膜を形成し、 上記第１誘電膜上に第１半導体層を堆積し、上記第１半
    導体層および第１誘電膜を選択的にエッチングして上記
    基板の第１および第２アクティブ領域を定め，上記第１
    および第２アクティブ領域を構成しない上記基板の領域
    にフィールド絶縁領域を形成し、 上記１半導体層上および上記フィールド絶縁領域上に第
    ２半導体層を堆積し、上記第１および第２半導体層によ
    り上記第１アクティブ領域における上記リードオンリメ
    モリトランジスタのフローティングゲートを構成し、 上記第２半導体層を選択的にエッチングして上記第１ア
    クティブ領域における上記フィールド絶縁領域の部分を
    露出させ、 第２誘電層を上記第２半導体層上および上記フィールド
    絶縁領域の露出した部分上に形成し、 上記第２誘電層を選択的にエッチングして上記第２アク
    ティブ領域における上記フィールド絶縁領域の部分上の
    上記第２半導体層を露出させ、 第３半導体層を上記第２誘電層上及び上記第２半導体層
    上に堆積し、上記第２アクティブ領域において互いに接
    続された上記第１、上記第２および上記第３半導体層に
    よって上記ＭＯＳトランジスタのゲートを構成し、 上記第３半導体層と上記第２誘電層と上記第２および上
    記第１半導体層とを選択的にエッチングして上記第１お
    よび上記第２アクティブ領域の部分を選択的に露出さ
    せ、 上記第１アクティブ領域にドーパントを注入することを
    特徴とする半導体メモリデバイスの製造方法。
  26. 【請求項２６】 請求項２５に記載の製造方法におい
    て、上記メモリトランジスタはＥＥＰＲＯＭであり、さ
    らに、上記第１半導体層の堆積よりも前に上記第１誘電
    層上に第３誘電層を上記第２アクティブ領域となる領域
    上に形成するものであることを特徴とする半導体メモリ
    デバイスの製造方法。
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