JP2871593B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置およ
びその製造方法に関し、特にチャージポンプ回路の半導
体装置の構造とその製造方法に関する。
びその製造方法に関し、特にチャージポンプ回路の半導
体装置の構造とその製造方法に関する。
【０００２】
【従来の技術】従来、たとえばＥＥＰＲＯＭあるいはフ
ラッシュメモリのような不揮発性半導体記憶装置におい
て、メモりセルのワード線あるいはＭＯＳトランジスタ
のドレインに印加される電圧が、電源電圧より高くなる
場合には、昇圧回路が使用される。この昇圧回路の１つ
にチャージポンプ回路がある。
ラッシュメモリのような不揮発性半導体記憶装置におい
て、メモりセルのワード線あるいはＭＯＳトランジスタ
のドレインに印加される電圧が、電源電圧より高くなる
場合には、昇圧回路が使用される。この昇圧回路の１つ
にチャージポンプ回路がある。
【０００３】このようなチャージポンプ回路の半導体装
置について、以下図５および図６に基づいて説明する。
ここで、図５はこの半導体装置の断面図であり、図６は
その等価回路図と動作時のクロック信号のタイムチャー
トである。
置について、以下図５および図６に基づいて説明する。
ここで、図５はこの半導体装置の断面図であり、図６は
その等価回路図と動作時のクロック信号のタイムチャー
トである。
【０００４】図５に示すように、シリコン基板３１の表
面に選択的に素子分離絶縁膜３２が形成されている。そ
して、シリコン基板３１の表面にゲート絶縁膜３３が形
成されている。さらに、複数のゲート電極３４が形成さ
れる。このゲート電極３４および素子分離絶縁膜３２を
マスクにして自己整合的に拡散層３５ａ，３５，３５ｂ
が形成される。
面に選択的に素子分離絶縁膜３２が形成されている。そ
して、シリコン基板３１の表面にゲート絶縁膜３３が形
成されている。さらに、複数のゲート電極３４が形成さ
れる。このゲート電極３４および素子分離絶縁膜３２を
マスクにして自己整合的に拡散層３５ａ，３５，３５ｂ
が形成される。
【０００５】このようにして、シリコン基板３１の表面
領域に複数のＭＯＳトランジスタが形成される。そし
て、これらのＭＯＳトランジスタは直列に接続される。
ここで、図５に示すように、これらのＭＯＳトランジス
タのゲート電極３４と拡散層とは互いに電気接続され
る。そして、このゲート電極と拡散層の接続ノード３６
に昇圧用キャパシタ３７がそれぞれ直列に接続される。
この昇圧用キャパシタには２相のクロック信号が印加さ
れる。すなわち、図５に示すように、２相クロックΦ1
とΦ2 とが交互に印加される。
領域に複数のＭＯＳトランジスタが形成される。そし
て、これらのＭＯＳトランジスタは直列に接続される。
ここで、図５に示すように、これらのＭＯＳトランジス
タのゲート電極３４と拡散層とは互いに電気接続され
る。そして、このゲート電極と拡散層の接続ノード３６
に昇圧用キャパシタ３７がそれぞれ直列に接続される。
この昇圧用キャパシタには２相のクロック信号が印加さ
れる。すなわち、図５に示すように、２相クロックΦ1
とΦ2 とが交互に印加される。
【０００６】この直列接続されたＭＯＳトランジスタは
所定の数接続され、初段のＭＯＳトランジスタの拡散層
３５ａに接続される接続ノード３６に入力電圧Ｖｉｎが
１個のＭＯＳトランジスタを介して接続される。また、
最終段となるＭＯＳトランジスタの拡散層３５ｂから出
力電圧Ｖｏｕｔが取り出される。
所定の数接続され、初段のＭＯＳトランジスタの拡散層
３５ａに接続される接続ノード３６に入力電圧Ｖｉｎが
１個のＭＯＳトランジスタを介して接続される。また、
最終段となるＭＯＳトランジスタの拡散層３５ｂから出
力電圧Ｖｏｕｔが取り出される。
【０００７】次に、図６に基づいて動作方法を説明す
る。図６（ａ）に示すように、そのゲート電極とドレイ
ンとが接続ノード３６でショートされたＭＯＳトランジ
スタが所定の数直列に接続されている。この場合には、
それぞれの接続ノード３６には寄生容量３８が付加され
るようになる。この寄生容量３８は、主に、図５で説明
した拡散層とシリコン基板との間の接合容量およびＭＯ
Ｓトランジスタのゲート容量の一部より構成される。な
お、この接続ノード３６は昇圧用キャパシタ３７を介し
てクロック信号Φ1 あるいはΦ2 に接続されている。こ
のようにして直列接続されたＭＯＳトランジスタの初段
のＭＯＳトランジスタの拡散層３５ａに接続される接続
ノード３６に入力電圧Ｖｉｎが１段落ちで入力される。
そして、最終段となるＭＯＳトランジスタの拡散層３５
ｂから出力電圧Ｖｏｕｔが取り出される。
る。図６（ａ）に示すように、そのゲート電極とドレイ
ンとが接続ノード３６でショートされたＭＯＳトランジ
スタが所定の数直列に接続されている。この場合には、
それぞれの接続ノード３６には寄生容量３８が付加され
るようになる。この寄生容量３８は、主に、図５で説明
した拡散層とシリコン基板との間の接合容量およびＭＯ
Ｓトランジスタのゲート容量の一部より構成される。な
お、この接続ノード３６は昇圧用キャパシタ３７を介し
てクロック信号Φ1 あるいはΦ2 に接続されている。こ
のようにして直列接続されたＭＯＳトランジスタの初段
のＭＯＳトランジスタの拡散層３５ａに接続される接続
ノード３６に入力電圧Ｖｉｎが１段落ちで入力される。
そして、最終段となるＭＯＳトランジスタの拡散層３５
ｂから出力電圧Ｖｏｕｔが取り出される。
【０００８】この昇圧用キャパシタ３７には２相のクロ
ック信号が印加される。すなわち、図６（ｂ）に示すよ
うに、逆相のクロック信号Φ1 とΦ2 が交互に印加され
る。例えば、初段のＭＯＳトランジスタに接続された昇
圧用キャパシタ３７にＶｃｃのクロック信号Φ1 が印加
されると、チャージポンプ回路の定常状態では、初段の
ＭＯＳトランジスタの接続ノード３６の電位は（１）式
で表される電圧ΔＶ1だけ上昇するようになる。
ック信号が印加される。すなわち、図６（ｂ）に示すよ
うに、逆相のクロック信号Φ1 とΦ2 が交互に印加され
る。例えば、初段のＭＯＳトランジスタに接続された昇
圧用キャパシタ３７にＶｃｃのクロック信号Φ1 が印加
されると、チャージポンプ回路の定常状態では、初段の
ＭＯＳトランジスタの接続ノード３６の電位は（１）式
で表される電圧ΔＶ1だけ上昇するようになる。
【０００９】
【００１０】ここで、Ｃ1 は昇圧用キャパシタ３７の容
量値であり、Ｃs は寄生容量３８の容量値であり、Ｖｃ
ｃはクロック信号Φ1 およびΦ2 の電圧値である。この
時、次段のＭＯＳトランジスタの昇圧用キャパシタ３７
には、逆相のクロック信号Φ2 が印加される。そして、
この接続ノード３６の電位は下がり、初段のＭＯＳトラ
ンジスタの接続ノード３６の電荷が次段のＭＯＳトラン
ジスタに転送される。このようにして、複数のＭＯＳト
ランジスタを経由し電圧が昇圧されることになる。
量値であり、Ｃs は寄生容量３８の容量値であり、Ｖｃ
ｃはクロック信号Φ1 およびΦ2 の電圧値である。この
時、次段のＭＯＳトランジスタの昇圧用キャパシタ３７
には、逆相のクロック信号Φ2 が印加される。そして、
この接続ノード３６の電位は下がり、初段のＭＯＳトラ
ンジスタの接続ノード３６の電荷が次段のＭＯＳトラン
ジスタに転送される。このようにして、複数のＭＯＳト
ランジスタを経由し電圧が昇圧されることになる。
【００１１】
【発明が解決しようとする課題】このような従来の技術
では、以下のような理由からチャージポンプ回路の消費
電力が増大する。あるいは、このようなチャージポンプ
回路の半導体装置の所要面積が増大する。
では、以下のような理由からチャージポンプ回路の消費
電力が増大する。あるいは、このようなチャージポンプ
回路の半導体装置の所要面積が増大する。
【００１２】この大きな理由は、従来の技術では拡散層
の接合容量が大きくＣs が大きくなりΔＶ1 が小さくな
ることにある。そこで、所定の昇圧した電圧を得るため
に、昇圧用キャパシタ３７の値を非常に大きくする必要
がある。あるいは、直列に接続されるＭＯＳトランジス
タの段数を大きくする必要が生じる。そして、上記のよ
うな問題が発生するようになる。
の接合容量が大きくＣs が大きくなりΔＶ1 が小さくな
ることにある。そこで、所定の昇圧した電圧を得るため
に、昇圧用キャパシタ３７の値を非常に大きくする必要
がある。あるいは、直列に接続されるＭＯＳトランジス
タの段数を大きくする必要が生じる。そして、上記のよ
うな問題が発生するようになる。
【００１３】このようなチャージポンプ回路の消費電力
の増大は、半導体記憶装置の動作の低電圧化および低消
費電力化を困難にするものである。
の増大は、半導体記憶装置の動作の低電圧化および低消
費電力化を困難にするものである。
【００１４】また、チャージポンプ回路の半導体装置の
所要面積の増大は、半導体記憶装置のチップ面積を増大
させる。このため、半導体記憶装置の高集積化あるいは
大容量化に制限が加わるようになる。
所要面積の増大は、半導体記憶装置のチップ面積を増大
させる。このため、半導体記憶装置の高集積化あるいは
大容量化に制限が加わるようになる。
【００１５】本発明の目的は、上記の問題点を解決し、
昇圧能力の高いチャージポンプ回路を有する半導体記憶
装置とその製造方法を提供することにある。
昇圧能力の高いチャージポンプ回路を有する半導体記憶
装置とその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】このために本発明の半導
体記憶装置では、半導体基板の主面上に第１ゲート絶縁
膜を介して設けられた浮遊ゲート電極と前記浮遊ゲート
電極上に第２ゲート絶縁膜を介して設けられた制御ゲー
ト電極とを有する浮遊ゲート型トランジスタで半導体記
憶装置のメモリセル部が構成され、厚い絶縁膜上に形成
され直列接続された複数のダイオード素子と、前記ダイ
オード素子の各端子に接続されたキャパシタとでチャー
ジポンプ回路が形成されている。
体記憶装置では、半導体基板の主面上に第１ゲート絶縁
膜を介して設けられた浮遊ゲート電極と前記浮遊ゲート
電極上に第２ゲート絶縁膜を介して設けられた制御ゲー
ト電極とを有する浮遊ゲート型トランジスタで半導体記
憶装置のメモリセル部が構成され、厚い絶縁膜上に形成
され直列接続された複数のダイオード素子と、前記ダイ
オード素子の各端子に接続されたキャパシタとでチャー
ジポンプ回路が形成されている。
【００１７】ここで、前記浮遊ゲート電極は前記第１ゲ
ート絶縁膜上の第１のシリコン膜に形成され、前記ダイ
オード素子は前記厚い絶縁膜上の前記第１のシリコン膜
に設けられたＰ型領域とＮ型領域とで構成されるＰＮ接
合ダイオードで形成されるようになる。
ート絶縁膜上の第１のシリコン膜に形成され、前記ダイ
オード素子は前記厚い絶縁膜上の前記第１のシリコン膜
に設けられたＰ型領域とＮ型領域とで構成されるＰＮ接
合ダイオードで形成されるようになる。
【００１８】そして、前記第１のシリコン膜に設けられ
たＰ型領域が前記キャパシタの一電極となり、前記Ｐ型
領域上に容量絶縁膜を介して形成された第２のシリコン
膜が前記キャパシタの対向電極となっている。
たＰ型領域が前記キャパシタの一電極となり、前記Ｐ型
領域上に容量絶縁膜を介して形成された第２のシリコン
膜が前記キャパシタの対向電極となっている。
【００１９】あるいは、前記第２ゲート絶縁膜と前記容
量絶縁膜とが同一層の薄い絶縁膜で構成され、前記制御
ゲート電極と前記キャパシタの対向電極とが同一層の第
２のシリコン膜で構成されている。
量絶縁膜とが同一層の薄い絶縁膜で構成され、前記制御
ゲート電極と前記キャパシタの対向電極とが同一層の第
２のシリコン膜で構成されている。
【００２０】さらには、前記第１のシリコン膜に設けら
れたＮ型領域の不純物濃度が前記Ｐ型領域の不純物濃度
より高くなるように設定されている。
れたＮ型領域の不純物濃度が前記Ｐ型領域の不純物濃度
より高くなるように設定されている。
【００２１】あるいは、前記厚い絶縁膜が半導体基板の
表面に選択的に形成された素子分離絶縁膜である。
表面に選択的に形成された素子分離絶縁膜である。
【００２２】本発明の半導体記憶装置の製造方法は、選
択的に素子分離絶縁膜の形成された半導体基板の主面に
第１ゲート絶縁膜を形成する工程と、前記素子分離絶縁
膜と第１ゲート絶縁膜を被覆する第１のシリコン膜を形
成し前記第１のシリコン膜の所定の領域をＰ型領域にし
残りの領域をＮ型領域にする工程と、前記第１のシリコ
ン膜を被覆する第２ゲート絶縁膜を形成する工程と、前
記第２ゲート絶縁膜を被覆する第２のシリコン膜を形成
し所定の形状にパターニングする工程とを含むようにな
る。
択的に素子分離絶縁膜の形成された半導体基板の主面に
第１ゲート絶縁膜を形成する工程と、前記素子分離絶縁
膜と第１ゲート絶縁膜を被覆する第１のシリコン膜を形
成し前記第１のシリコン膜の所定の領域をＰ型領域にし
残りの領域をＮ型領域にする工程と、前記第１のシリコ
ン膜を被覆する第２ゲート絶縁膜を形成する工程と、前
記第２ゲート絶縁膜を被覆する第２のシリコン膜を形成
し所定の形状にパターニングする工程とを含むようにな
る。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態を図１
および図２に基づいて説明する。ここで、図１は本発明
のチャージポンプ回路の半導体装置の断面図であり、図
２はその等価回路図と動作時のクロック信号のタイムチ
ャートである。
および図２に基づいて説明する。ここで、図１は本発明
のチャージポンプ回路の半導体装置の断面図であり、図
２はその等価回路図と動作時のクロック信号のタイムチ
ャートである。
【００２４】図１に示すように、シリコン基板１の表面
に選択的に素子分離絶縁膜２が形成されている。そし
て、シリコン基板１の表面に第１ゲート絶縁膜３が形成
されている。さらに、この第１ゲート絶縁膜３上に浮遊
ゲート電極４が形成されている。この浮遊ゲート電極４
上には第２ゲート絶縁膜５と制御ゲート電極６が形成さ
れている。そして、この制御ゲート電極６および素子分
離絶縁膜２をマスクにして自己整合的に拡散層７が形成
される。このようにして、シリコン基板表面に浮遊ゲー
ト型トランジスタが形成されている。
に選択的に素子分離絶縁膜２が形成されている。そし
て、シリコン基板１の表面に第１ゲート絶縁膜３が形成
されている。さらに、この第１ゲート絶縁膜３上に浮遊
ゲート電極４が形成されている。この浮遊ゲート電極４
上には第２ゲート絶縁膜５と制御ゲート電極６が形成さ
れている。そして、この制御ゲート電極６および素子分
離絶縁膜２をマスクにして自己整合的に拡散層７が形成
される。このようにして、シリコン基板表面に浮遊ゲー
ト型トランジスタが形成されている。
【００２５】さらに、素子分離絶縁膜２上に、ＰＮ接合
ダイオードと昇圧用キャパシタとが複数個形成される。
すなわち、Ｐ型シリコン膜４ａとＮ型シリコン膜４ｂと
が形成され、このＰ型シリコン膜４ａの所定の領域を被
覆して第２ゲート絶縁膜５が形成されている。ここで、
このＰ型シリコン膜４ａおよびＮ型シリコン膜４ｂは所
定の数形成されて所定の個数のＰＮ接合ダイオードが設
けられる。そして、Ｐ型シリコン膜４ａの所定の領域上
に第２ゲート絶縁膜５を介して昇圧用キャパシタ電極６
ａが形成されている。また、図１に示すように、ＰＮ接
合ダイオードの隣り合うＮ型シリコン膜４ｂとＰ型シリ
コン膜４ａとは接続電極８で互いに電気接続されてい
る。
ダイオードと昇圧用キャパシタとが複数個形成される。
すなわち、Ｐ型シリコン膜４ａとＮ型シリコン膜４ｂと
が形成され、このＰ型シリコン膜４ａの所定の領域を被
覆して第２ゲート絶縁膜５が形成されている。ここで、
このＰ型シリコン膜４ａおよびＮ型シリコン膜４ｂは所
定の数形成されて所定の個数のＰＮ接合ダイオードが設
けられる。そして、Ｐ型シリコン膜４ａの所定の領域上
に第２ゲート絶縁膜５を介して昇圧用キャパシタ電極６
ａが形成されている。また、図１に示すように、ＰＮ接
合ダイオードの隣り合うＮ型シリコン膜４ｂとＰ型シリ
コン膜４ａとは接続電極８で互いに電気接続されてい
る。
【００２６】ここで、昇圧用キャパシタ電極６ａにはク
ロック信号Φ1 およびΦ2 が印加されるようになる。
ロック信号Φ1 およびΦ2 が印加されるようになる。
【００２７】このような構造において、浮遊ゲート電極
４とＰ型シリコン膜４ａおよびＮ型シリコン膜４ｂと
は、後述するように同一層である第１のシリコン膜に形
成される。また、浮遊ゲート型トランジスタの制御ゲー
ト電極６と昇圧用キャパシタ電極６ａとは、同一層の第
２のシリコン膜に形成される。
４とＰ型シリコン膜４ａおよびＮ型シリコン膜４ｂと
は、後述するように同一層である第１のシリコン膜に形
成される。また、浮遊ゲート型トランジスタの制御ゲー
ト電極６と昇圧用キャパシタ電極６ａとは、同一層の第
２のシリコン膜に形成される。
【００２８】このようにして、本発明の半導体記憶装置
では、半導体記憶装置の構成されるシリコン基板１上に
おいて、その活性領域に浮遊ゲート型トランジスタが形
成され、素子分離絶縁膜２のような膜厚の厚い絶縁膜上
の領域にＰＮ接合ダイオードと昇圧用キャパシタとが形
成されている。
では、半導体記憶装置の構成されるシリコン基板１上に
おいて、その活性領域に浮遊ゲート型トランジスタが形
成され、素子分離絶縁膜２のような膜厚の厚い絶縁膜上
の領域にＰＮ接合ダイオードと昇圧用キャパシタとが形
成されている。
【００２９】次に、本発明の半導体記憶装置の動作方法
を図２に基づいて説明する。図２（ａ）に示すように、
ＰＮ接合ダイオード９が所定の数だけ直列に接続されて
いる。ここで、このＰＮ接合ダイオード９は、図１で説
明したＰ型シリコン膜４ａとＮ型シリコン膜４ｂとで構
成される。
を図２に基づいて説明する。図２（ａ）に示すように、
ＰＮ接合ダイオード９が所定の数だけ直列に接続されて
いる。ここで、このＰＮ接合ダイオード９は、図１で説
明したＰ型シリコン膜４ａとＮ型シリコン膜４ｂとで構
成される。
【００３０】そして、図２に示すように、それぞれの接
続ノード１０には昇圧用キャパシタ１１が付加されるよ
うになる。この昇圧用キャパシタ１１は、図１で説明し
たＰ型シリコン膜４ａと昇圧用キャパシタ電極６ａを容
量電極とし第２ゲート絶縁膜５を容量絶縁膜として構成
されるものである。この直列接続されたＰＮ接合ダイオ
ードの初段のＰＮ接合ダイオードのＰ側端子に入力電圧
Ｖｉｎが印加される。また、最終段となるＰＮ接合ダイ
オードのＮ領域側の端子に出力電圧Ｖｏｕｔが取り出さ
れる。
続ノード１０には昇圧用キャパシタ１１が付加されるよ
うになる。この昇圧用キャパシタ１１は、図１で説明し
たＰ型シリコン膜４ａと昇圧用キャパシタ電極６ａを容
量電極とし第２ゲート絶縁膜５を容量絶縁膜として構成
されるものである。この直列接続されたＰＮ接合ダイオ
ードの初段のＰＮ接合ダイオードのＰ側端子に入力電圧
Ｖｉｎが印加される。また、最終段となるＰＮ接合ダイ
オードのＮ領域側の端子に出力電圧Ｖｏｕｔが取り出さ
れる。
【００３１】これらの昇圧用キャパシタ１１には２相の
クロック信号が印加される。すなわち、図２（ｂ）に示
すように、逆相のクロック信号Φ1 とΦ2 が交互に印加
される。例えば、初段のＰＮ接合ダイオードに接続され
た昇圧用キャパシタ１１にＶｃｃのクロック信号Φ1 が
印加されると、本発明のチャージポンプ回路の定常状態
では、初段のＰＮ接合ダイオードのＮ側端子の電位は
（２）式で表される電圧ΔＶ2 だけ上昇するようにな
る。
クロック信号が印加される。すなわち、図２（ｂ）に示
すように、逆相のクロック信号Φ1 とΦ2 が交互に印加
される。例えば、初段のＰＮ接合ダイオードに接続され
た昇圧用キャパシタ１１にＶｃｃのクロック信号Φ1 が
印加されると、本発明のチャージポンプ回路の定常状態
では、初段のＰＮ接合ダイオードのＮ側端子の電位は
（２）式で表される電圧ΔＶ2 だけ上昇するようにな
る。
【００３２】
【００３３】ここで、Ｃ1 は昇圧用キャパシタ１１の容
量値であり、Ｃd はＰＮ接合ダイオードの接合容量値で
ある。本発明の場合には、ＰＮ接合ダイオード９は薄膜
の第１のシリコン膜に形成されるため、ＰＮ接合面積は
非常に小さくなり、それとともにＣd も非常に小さくな
る。
量値であり、Ｃd はＰＮ接合ダイオードの接合容量値で
ある。本発明の場合には、ＰＮ接合ダイオード９は薄膜
の第１のシリコン膜に形成されるため、ＰＮ接合面積は
非常に小さくなり、それとともにＣd も非常に小さくな
る。
【００３４】さらに同時に、次段のＰＮ接合ダイオード
の昇圧用キャパシタ１１には、逆相のクロック信号Φ2
が印加される。そして、この接続ノード１０の電位が下
がり、初段のＰＮ接合ダイオードの接続ノード１０の電
荷が次段のＰＮ接合ダイオードに転送される。このよう
にして、複数のＰＮ接合ダイオードを経由し電圧が昇圧
されることになる。
の昇圧用キャパシタ１１には、逆相のクロック信号Φ2
が印加される。そして、この接続ノード１０の電位が下
がり、初段のＰＮ接合ダイオードの接続ノード１０の電
荷が次段のＰＮ接合ダイオードに転送される。このよう
にして、複数のＰＮ接合ダイオードを経由し電圧が昇圧
されることになる。
【００３５】本発明のようなチャージポンプ回路の半導
体装置では、寄生容量値Ｃd が非常に低減される。この
ため、昇圧効率が大幅に向上するようになる。そして、
昇圧用キャパシタの面積は縮小され、ＰＮ接合ダイオー
ドの所要段数は減少するようになる。これに伴い半導体
装置の消費電力が大幅に減少する。
体装置では、寄生容量値Ｃd が非常に低減される。この
ため、昇圧効率が大幅に向上するようになる。そして、
昇圧用キャパシタの面積は縮小され、ＰＮ接合ダイオー
ドの所要段数は減少するようになる。これに伴い半導体
装置の消費電力が大幅に減少する。
【００３６】次に、本発明の半導体記憶装置の構造の製
法を図３および図４に基づいて説明する。図３および図
４は製造工程順の断面図である。
法を図３および図４に基づいて説明する。図３および図
４は製造工程順の断面図である。
【００３７】図３（ａ）に示すように、導電型がＰ型の
シリコン基板１の表面に選択的に素子分離絶縁膜２が形
成される。この素子分離絶縁膜２はＬＯＣＯＳ法で形成
される膜厚５００ｎｍのシリコン酸化膜である。次に、
図３（ｂ）に示すようにシリコン基板１表面に第１ゲー
ト絶縁膜３が形成される。ここで、この第１ゲート絶縁
膜３は、熱酸化法で形成される膜厚１０ｎｍのシリコン
酸化膜である。そして、この第１ゲート絶縁膜３および
素子分離絶縁膜２上に、導電型がＰ型の第１のシリコン
膜１２が形成される。この第１のシリコン膜１２は化学
気相成長（ＣＶＤ）法により堆積された膜厚５０ｎｍ〜
１００ｎｍの無定結晶型のシリコン薄膜である。
シリコン基板１の表面に選択的に素子分離絶縁膜２が形
成される。この素子分離絶縁膜２はＬＯＣＯＳ法で形成
される膜厚５００ｎｍのシリコン酸化膜である。次に、
図３（ｂ）に示すようにシリコン基板１表面に第１ゲー
ト絶縁膜３が形成される。ここで、この第１ゲート絶縁
膜３は、熱酸化法で形成される膜厚１０ｎｍのシリコン
酸化膜である。そして、この第１ゲート絶縁膜３および
素子分離絶縁膜２上に、導電型がＰ型の第１のシリコン
膜１２が形成される。この第１のシリコン膜１２は化学
気相成長（ＣＶＤ）法により堆積された膜厚５０ｎｍ〜
１００ｎｍの無定結晶型のシリコン薄膜である。
【００３８】次に、図３（ｃ）に示すように第１のシリ
コン膜１２の所定の領域に第１レジストマスク１３が形
成される。そして、第１レジストマスク１３をイオン注
入のマスクにして砒素イオン１４がイオン注入される。
ここで、イオンの注入エネルギーは５０ｋｅＶ程度の設
定される。また、イオンのドーズ量は１×１０15イオン
／ｃｍ2 である。このようにしてＰ型シリコン膜４ａと
Ｎ型シリコン膜４ｂとが形成される。ここで、この砒素
イオンのイオン注入でＮ型シリコン膜４ｂに存在する結
晶成長核が除去されるようになる。
コン膜１２の所定の領域に第１レジストマスク１３が形
成される。そして、第１レジストマスク１３をイオン注
入のマスクにして砒素イオン１４がイオン注入される。
ここで、イオンの注入エネルギーは５０ｋｅＶ程度の設
定される。また、イオンのドーズ量は１×１０15イオン
／ｃｍ2 である。このようにしてＰ型シリコン膜４ａと
Ｎ型シリコン膜４ｂとが形成される。ここで、この砒素
イオンのイオン注入でＮ型シリコン膜４ｂに存在する結
晶成長核が除去されるようになる。
【００３９】次に、図３（ｄ）に示すように第２ゲート
絶縁膜５が形成される。この第２ゲート絶縁膜５は薄膜
のシリコン酸化膜とシリコン窒化膜の積層膜である。す
なわち、ＣＶＤ法で膜厚が１０ｎｍのシリコン酸化膜が
堆積され、その上にＣＶＤ法で膜厚が１５ｎｍのシリコ
ン窒化膜が堆積される。そして、このシリコン窒化膜が
熱酸化されてこの第２ゲート絶縁膜が形成されることに
なる。
絶縁膜５が形成される。この第２ゲート絶縁膜５は薄膜
のシリコン酸化膜とシリコン窒化膜の積層膜である。す
なわち、ＣＶＤ法で膜厚が１０ｎｍのシリコン酸化膜が
堆積され、その上にＣＶＤ法で膜厚が１５ｎｍのシリコ
ン窒化膜が堆積される。そして、このシリコン窒化膜が
熱酸化されてこの第２ゲート絶縁膜が形成されることに
なる。
【００４０】ここで、上記薄膜のシリコン酸化膜のＣＶ
Ｄによる堆積温度は６００℃〜７００℃に設定される。
このような設定温度では、無定型の第１のシリコン膜の
結晶化の進行が促進され結晶粒が非常に大きくなる。ま
た、上記シリコン窒化膜の熱酸化の温度は９００℃程度
に設定される。この９００℃の温度で、上記結晶化され
た第１のシリコン膜の結晶性がさらに向上するようにな
る。この熱処理では結晶粒の大きさは変化しないが、結
晶粒内部の結晶性がよくなるからである。
Ｄによる堆積温度は６００℃〜７００℃に設定される。
このような設定温度では、無定型の第１のシリコン膜の
結晶化の進行が促進され結晶粒が非常に大きくなる。ま
た、上記シリコン窒化膜の熱酸化の温度は９００℃程度
に設定される。この９００℃の温度で、上記結晶化され
た第１のシリコン膜の結晶性がさらに向上するようにな
る。この熱処理では結晶粒の大きさは変化しないが、結
晶粒内部の結晶性がよくなるからである。
【００４１】次に、図４（ａ）に示すように第２ゲート
絶縁膜５上に第２のシリコン膜１５が形成される。この
第２のシリコン膜１５はＣＶＤ法で堆積されるリン不純
物を含有する多結晶シリコン膜である。ここで、この第
２のシリコン膜１５の膜厚は１００ｎｍ程度に設定され
る。
絶縁膜５上に第２のシリコン膜１５が形成される。この
第２のシリコン膜１５はＣＶＤ法で堆積されるリン不純
物を含有する多結晶シリコン膜である。ここで、この第
２のシリコン膜１５の膜厚は１００ｎｍ程度に設定され
る。
【００４２】次に、図４（ｂ）に示すように第２レジス
トマスク１６が形成される。この第２レジストマスク１
６をエッチングマスクにして第２のシリコン膜１５がド
ライエッチングされ、制御ゲート電極６および昇圧用キ
ャパシタ電極６ａが形成される。
トマスク１６が形成される。この第２レジストマスク１
６をエッチングマスクにして第２のシリコン膜１５がド
ライエッチングされ、制御ゲート電極６および昇圧用キ
ャパシタ電極６ａが形成される。
【００４３】次に、図４（ｃ）に示すように第３レジス
トマスク１７が形成される。この第３レジストマスク１
７と第２レジストマスク１６とをエッチングマスクにし
て第２ゲート絶縁膜５がドライエッチングされ、さら
に、Ｎ型シリコン膜４ｂの所定の領域がエッチングされ
る。このようにして、浮遊ゲート電極４が形成され、Ｐ
型シリコン膜４ａとＮ型シリコン膜４ｂとが形成され
る。
トマスク１７が形成される。この第３レジストマスク１
７と第２レジストマスク１６とをエッチングマスクにし
て第２ゲート絶縁膜５がドライエッチングされ、さら
に、Ｎ型シリコン膜４ｂの所定の領域がエッチングされ
る。このようにして、浮遊ゲート電極４が形成され、Ｐ
型シリコン膜４ａとＮ型シリコン膜４ｂとが形成され
る。
【００４４】次に、第２レジストマスク１６および第３
レジストマスク１７が除去される。このようにして図４
（ｄ）に示すように、シリコン基板１上の活性領域に、
第１ゲート絶縁膜３、浮遊ゲート電極４、第２ゲート絶
縁膜５および浮遊ゲート電極６とで構成される浮遊ゲー
ト型トランジスタが形成される。同時に、素子分離絶縁
膜２上領域に、Ｐ型シリコン膜４ａ，Ｎ型シリコン膜４
ｂ、第２ゲート絶縁膜５および昇圧用キャパシタ電極６
ａとで構成されるＰＮ接合ダイオードと昇圧用キャパシ
タとが形成される。
レジストマスク１７が除去される。このようにして図４
（ｄ）に示すように、シリコン基板１上の活性領域に、
第１ゲート絶縁膜３、浮遊ゲート電極４、第２ゲート絶
縁膜５および浮遊ゲート電極６とで構成される浮遊ゲー
ト型トランジスタが形成される。同時に、素子分離絶縁
膜２上領域に、Ｐ型シリコン膜４ａ，Ｎ型シリコン膜４
ｂ、第２ゲート絶縁膜５および昇圧用キャパシタ電極６
ａとで構成されるＰＮ接合ダイオードと昇圧用キャパシ
タとが形成される。
【００４５】
【発明の効果】このような本発明の半導体記憶装置で
は、チャージポンプ回路の消費電力は大幅に低減され
る。また、このようなチャージポンプ回路の半導体装置
の所要面積も減少する。
は、チャージポンプ回路の消費電力は大幅に低減され
る。また、このようなチャージポンプ回路の半導体装置
の所要面積も減少する。
【００４６】これは、本発明のようなチャージポンプ回
路の半導体装置では、寄生容量値Ｃｄが非常に低減さ
れ、昇圧効率が大幅に向上するようになるからである。
路の半導体装置では、寄生容量値Ｃｄが非常に低減さ
れ、昇圧効率が大幅に向上するようになるからである。
【００４７】また、このようなチャージポンプ回路の消
費電力の減少は、半導体記憶装置動作の低電圧化および
低消費電力化を促進させるものである。さらに、チャー
ジポンプ回路の半導体装置の所要面積の減少は、半導体
記憶装置のチップ面積の縮小を容易にする。そして、半
導体記憶装置の高集積化あるいは大容量化を促進させる
ようになる。
費電力の減少は、半導体記憶装置動作の低電圧化および
低消費電力化を促進させるものである。さらに、チャー
ジポンプ回路の半導体装置の所要面積の減少は、半導体
記憶装置のチップ面積の縮小を容易にする。そして、半
導体記憶装置の高集積化あるいは大容量化を促進させる
ようになる。
【００４８】また、本発明の製造方法では、チャージポ
ンプ回路を有する半導体記憶装置は工程数の増加をあま
り必要とせず形成される。このため、製造コストの上昇
が抑制されコストパフォーマンスが向上するようにな
る。
ンプ回路を有する半導体記憶装置は工程数の増加をあま
り必要とせず形成される。このため、製造コストの上昇
が抑制されコストパフォーマンスが向上するようにな
る。
【図１】本発明の実施の形態を説明するための半導体装
置の断面図である。
置の断面図である。
【図２】上記半導体装置の動作方法を説明する回路図と
タイムチャートである。
タイムチャートである。
【図３】上記半導体装置の形成方法を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図４】上記半導体装置の形成方法を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図５】従来の技術を説明するための半導体装置の断面
図である。
図である。
【図６】従来の技術を説明する上記半導体装置の回路図
とタイムチャートである。
とタイムチャートである。
１，３１ シリコン基板 ２，３２ 素子分離絶縁膜 ３，３３ 第１ゲート絶縁膜 ４ 浮遊ゲート電極 ４ａ Ｐ型シリコン膜 ４ｂ Ｎ型シリコン膜 ５ 第２ゲート絶縁膜 ６ 制御ゲート電極 ６ａ 昇圧用キャパシタ電極 ７，３５，３５ａ，３５ｂ 拡散層 ８ 接続配線 ９ ＰＮ接合ダイオード １０，３６ 接続ノード １１，３７ 昇圧用キャパシタ １２ 第１のシリコン膜 １３ 第１レジストマスク １４ 砒素イオン １５ 第２のシリコン膜 １６ 第２レジストマスク １７ 第３レジストマスク Φ1 ，Φ2 クロック信号 Ｖｉｎ 入力電圧 Ｖｏｕｔ 出力電圧 ３４ ゲート電極 ３８ 寄生容量
Claims (7)
- 【請求項１】 半導体基板の主面上に第１ゲート絶縁膜
を介して設けられた浮遊ゲート電極と、前記浮遊ゲート
電極上に第２ゲート絶縁膜を介して設けられた制御ゲー
ト電極とを有する浮遊ゲート型トランジスタで半導体記
憶装置のメモリセル部が構成され、厚い絶縁膜上に形成
され直列接続された複数のダイオード素子と、前記ダイ
オード素子の各端子に接続されたキャパシタとでチャー
ジポンプ回路が形成されている半導体記憶装置。 - 【請求項２】 前記浮遊ゲート電極が前記第１ゲート絶
縁膜上の第１のシリコン膜に形成され、前記ダイオード
素子が前記厚い絶縁膜上の前記第１のシリコン膜に設け
られたＰ型領域とＮ型領域とで構成されるＰＮ接合ダイ
オードで形成されていることを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項３】 前記第１のシリコン膜に設けられたＰ型
領域が前記キャパシタの一電極となり、前記Ｐ型領域上
に容量絶縁膜を介して形成された第２のシリコン膜が前
記キャパシタの対向電極となっていることを特徴とする
請求項２記載の半導体記憶装置。 - 【請求項４】 前記第２ゲート絶縁膜と前記容量絶縁膜
とが同一層の薄い絶縁膜で構成され、前記制御ゲート電
極と前記キャパシタの対向電極とが同一層の第２のシリ
コン膜で構成されていることを特徴とする請求項３記載
の半導体記憶装置。 - 【請求項５】 前記第１のシリコン膜に設けられたＮ型
領域の不純物濃度が前記Ｐ型領域の不純物濃度より高く
なるように設定されていることを特徴とする請求項２、
請求項３または請求項４記載の半導体記憶装置。 - 【請求項６】 前記厚い絶縁膜が半導体基板の表面に選
択的に形成された素子分離絶縁膜であることを特徴とす
る請求項１または請求項５記載の半導体記憶装置。 - 【請求項７】 選択的に素子分離絶縁膜の形成された半
導体基板の主面に第１ゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜と第１ゲート絶縁膜を被覆する第１
のシリコン膜を形成し前記第１のシリコン膜の所定の領
域をＰ型領域にし残りの領域をＮ型領域にする工程と、
前記第１のシリコン膜を被覆する第２ゲート絶縁膜を形
成する工程と、前記第２ゲート絶縁膜を被覆する第２の
シリコン膜を形成し所定の形状にパターニングする工程
とを含むことを特徴とする半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13722196A JP2871593B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体記憶装置およびその製造方法 |
| KR1019970022320A KR100263867B1 (ko) | 1996-05-30 | 1997-05-30 | 반도체기억장치및그의제조방법 |
| US08/866,272 US6396098B2 (en) | 1996-05-30 | 1997-05-30 | Semiconductor memory device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13722196A JP2871593B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体記憶装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09321232A JPH09321232A (ja) | 1997-12-12 |
| JP2871593B2 true JP2871593B2 (ja) | 1999-03-17 |
Family
ID=15193622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13722196A Expired - Fee Related JP2871593B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6396098B2 (ja) |
| JP (1) | JP2871593B2 (ja) |
| KR (1) | KR100263867B1 (ja) |
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| JP2003031703A (ja) * | 2001-07-17 | 2003-01-31 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| KR100719178B1 (ko) | 2003-08-29 | 2007-05-17 | 주식회사 하이닉스반도체 | 비휘발성 디램의 구동방법 |
| US7880267B2 (en) * | 2006-08-28 | 2011-02-01 | Micron Technology, Inc. | Buried decoupling capacitors, devices and systems including same, and methods of fabrication |
| US7782651B2 (en) * | 2006-10-24 | 2010-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including storage device and method for driving the same |
| WO2011060199A1 (en) * | 2009-11-11 | 2011-05-19 | Anacor Pharmaceuticals, Inc. | Boron-containing small molecules |
| FR3051969A1 (fr) * | 2016-05-31 | 2017-12-01 | Stmicroelectronics Rousset | Procede de fabrication de diodes de puissance, en particulier pour former un pont de graetz, et dispositif correspondant |
| US10971633B2 (en) | 2019-09-04 | 2021-04-06 | Stmicroelectronics (Rousset) Sas | Structure and method of forming a semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5783471A (en) * | 1992-10-30 | 1998-07-21 | Catalyst Semiconductor, Inc. | Structure and method for improved memory arrays and improved electrical contacts in semiconductor devices |
| US5319593A (en) * | 1992-12-21 | 1994-06-07 | National Semiconductor Corp. | Memory array with field oxide islands eliminated and method |
| JPH06334119A (ja) * | 1993-02-17 | 1994-12-02 | Seiko Instr Inc | 昇圧用半導体集積回路及びその半導体集積回路を用いた電子機器 |
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| US5548551A (en) * | 1995-03-24 | 1996-08-20 | Catalyst Semiconductor Corp. | Negative voltage decoding in non-volatile memories |
| US5617357A (en) * | 1995-04-07 | 1997-04-01 | Advanced Micro Devices, Inc. | Flash EEPROM memory with improved discharge speed using substrate bias and method therefor |
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1996
- 1996-05-30 JP JP13722196A patent/JP2871593B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-30 US US08/866,272 patent/US6396098B2/en not_active Expired - Lifetime
- 1997-05-30 KR KR1019970022320A patent/KR100263867B1/ko not_active IP Right Cessation
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| KR100263867B1 (ko) | 2000-09-01 |
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