JP2003031703A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 信頼性の高い不揮発性半導体記憶装置を提供
する。 【解決手段】 不揮発性半導体記憶装置は、キャパシタ
２５０を備える。キャパシタ２５０は、下部電極２０３
と、第２の誘電体層２０４と、下部電極２０３上に第２
の誘電体層２０４を介在させて形成された部分を有する
上部電極２０５とを含む。上部電極２０５は、シリコン
基板１から相対的に遠い部分に位置する第１頂面２４１
ｔと、シリコン基板１に相対的に近い部分に位置する第
２頂面２４２ｔとを有する。第２の誘電体層２０４は、
第１のシリコン酸化膜１０４aと、シリコン窒化膜１０
４bと、第２のシリコン酸化膜１０４cとが順に積層され
た構造を有する。
する。 【解決手段】 不揮発性半導体記憶装置は、キャパシタ
２５０を備える。キャパシタ２５０は、下部電極２０３
と、第２の誘電体層２０４と、下部電極２０３上に第２
の誘電体層２０４を介在させて形成された部分を有する
上部電極２０５とを含む。上部電極２０５は、シリコン
基板１から相対的に遠い部分に位置する第１頂面２４１
ｔと、シリコン基板１に相対的に近い部分に位置する第
２頂面２４２ｔとを有する。第２の誘電体層２０４は、
第１のシリコン酸化膜１０４aと、シリコン窒化膜１０
４bと、第２のシリコン酸化膜１０４cとが順に積層され
た構造を有する。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、特に、キャパシタを有する不揮発性半
導体記憶装置に関するものである。
記憶装置に関し、特に、キャパシタを有する不揮発性半
導体記憶装置に関するものである。
【０００２】
【従来の技術】不揮発性半導体装置のうち、キャパシタ
を有する不揮発性半導体装置が従来知られている。図６
１は、米国特許第６，０１５，９８４号に開示された、
従来の不揮発性半導体記憶装置の断面図である。図６１
を参照して、従来の不揮発性半導体記憶装置は、基板６
０１と、基板６０１上に形成されたトンネル酸化膜６０
３と、トンネル酸化膜６０３上に形成されたフローティ
ングゲート６０６と、フローティングゲート６０６上に
形成されたＯＮＯ（Oxide Nitride Oxide）層６２０
と、ＯＮＯ層６２０上に形成されたコントロールゲート
６１３とを備える。
を有する不揮発性半導体装置が従来知られている。図６
１は、米国特許第６，０１５，９８４号に開示された、
従来の不揮発性半導体記憶装置の断面図である。図６１
を参照して、従来の不揮発性半導体記憶装置は、基板６
０１と、基板６０１上に形成されたトンネル酸化膜６０
３と、トンネル酸化膜６０３上に形成されたフローティ
ングゲート６０６と、フローティングゲート６０６上に
形成されたＯＮＯ（Oxide Nitride Oxide）層６２０
と、ＯＮＯ層６２０上に形成されたコントロールゲート
６１３とを備える。
【０００３】基板６０１上にはフィールド酸化膜６０２
が形成されている。フィールド酸化膜６０２上にトンネ
ル酸化膜６０３が形成されている。トンネル酸化膜６０
３上にはボトム電極６０７が形成されている。ボトム電
極６０７上にはＯＮＯ層６２０が形成されている。ＯＮ
Ｏ層６２０上にはトップ電極６１５が形成されている。
が形成されている。フィールド酸化膜６０２上にトンネ
ル酸化膜６０３が形成されている。トンネル酸化膜６０
３上にはボトム電極６０７が形成されている。ボトム電
極６０７上にはＯＮＯ層６２０が形成されている。ＯＮ
Ｏ層６２０上にはトップ電極６１５が形成されている。
【０００４】不揮発性メモリセルトランジスタは、トン
ネル酸化膜６０３と、フローティングゲート６０６と、
ＯＮＯ層６２０と、コントロールゲート６１３とを有す
る。キャパシタは、ボトム電極６０７と、ＯＮＯ層６２
０と、トップ電極６１５とにより構成される。フローテ
ィングゲート６０６とボトム電極６０７とは、同一の導
電層により構成される。コントロールゲート６１３とト
ップ電極６１５とは、同一の導電層により構成される。
ネル酸化膜６０３と、フローティングゲート６０６と、
ＯＮＯ層６２０と、コントロールゲート６１３とを有す
る。キャパシタは、ボトム電極６０７と、ＯＮＯ層６２
０と、トップ電極６１５とにより構成される。フローテ
ィングゲート６０６とボトム電極６０７とは、同一の導
電層により構成される。コントロールゲート６１３とト
ップ電極６１５とは、同一の導電層により構成される。
【０００５】
【発明が解決しようとする課題】図６２は、問題点を説
明するために示す不揮発性半導体記憶装置の断面図であ
る。図６２を参照して、基板６０１上に層間絶縁膜６３
０を形成する。層間絶縁膜６３０上にレジストパターン
６３１を形成し、レジストパターン６３１をマスクとし
て層間絶縁膜６３０をエッチングしてコンタクトホール
６３０ａおよび６３０ｂを形成する。このとき、コンタ
クトホール６３０ａと、コンタクトホール６３０ｂとの
深さが大きく異なる。そのため、コンタクトホール６３
０ａを形成するために層間絶縁膜６３０を長時間エッチ
ングすると、本来はエッチングされないはずのトップ電
極６１５およびＯＮＯ層６２０までがエッチングされ、
コンタクトホール６３０ｂがボトム電極６０７にまで達
する。これにより、キャパシタが機能しなくなり、不揮
発性半導体装置の信頼性が低下するという問題があっ
た。
明するために示す不揮発性半導体記憶装置の断面図であ
る。図６２を参照して、基板６０１上に層間絶縁膜６３
０を形成する。層間絶縁膜６３０上にレジストパターン
６３１を形成し、レジストパターン６３１をマスクとし
て層間絶縁膜６３０をエッチングしてコンタクトホール
６３０ａおよび６３０ｂを形成する。このとき、コンタ
クトホール６３０ａと、コンタクトホール６３０ｂとの
深さが大きく異なる。そのため、コンタクトホール６３
０ａを形成するために層間絶縁膜６３０を長時間エッチ
ングすると、本来はエッチングされないはずのトップ電
極６１５およびＯＮＯ層６２０までがエッチングされ、
コンタクトホール６３０ｂがボトム電極６０７にまで達
する。これにより、キャパシタが機能しなくなり、不揮
発性半導体装置の信頼性が低下するという問題があっ
た。
【０００６】そこで、本発明は上述のような問題点を解
決するためになされたものであり、信頼性の高い不揮発
性半導体記憶装置を提供することを目的とする。
決するためになされたものであり、信頼性の高い不揮発
性半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に従った不揮発
性半導体記憶装置は、半導体基板と、半導体基板の上に
形成された不揮発性メモリセルトランジスタと、半導体
基板の上に形成されたキャパシタとを備える。不揮発性
メモリセルトランジスタは、ゲート絶縁膜を介在させて
半導体基板の上に形成されたフローティングゲート電極
と、フローティングゲート電極の上に形成された第１の
誘電体層と、第１の誘電体層の上に形成されたコントロ
ールゲート電極とを含む。キャパシタは、半導体基板の
上に形成された下部電極と、下部電極の上に形成された
第２の誘電体層と、下部電極の上に第２の誘電体層を介
在させて形成された部分を有する上部電極とを含む。フ
ローティングゲート電極と下部電極とは、同一層に配置
された導電層を含む。第１の誘電体層と第２の誘電体層
とは、同一層に配置された誘電体層を含む。コントロー
ルゲート電極と上部電極とは、同一層に配置された導電
層を含む。上部電極は、半導体基板から相対的に遠い部
分に位置する第１頂面と、第１頂面に連なるように半導
体基板の上に形成されて半導体基板に相対的に近い部分
に位置する第２頂面とを有する。
性半導体記憶装置は、半導体基板と、半導体基板の上に
形成された不揮発性メモリセルトランジスタと、半導体
基板の上に形成されたキャパシタとを備える。不揮発性
メモリセルトランジスタは、ゲート絶縁膜を介在させて
半導体基板の上に形成されたフローティングゲート電極
と、フローティングゲート電極の上に形成された第１の
誘電体層と、第１の誘電体層の上に形成されたコントロ
ールゲート電極とを含む。キャパシタは、半導体基板の
上に形成された下部電極と、下部電極の上に形成された
第２の誘電体層と、下部電極の上に第２の誘電体層を介
在させて形成された部分を有する上部電極とを含む。フ
ローティングゲート電極と下部電極とは、同一層に配置
された導電層を含む。第１の誘電体層と第２の誘電体層
とは、同一層に配置された誘電体層を含む。コントロー
ルゲート電極と上部電極とは、同一層に配置された導電
層を含む。上部電極は、半導体基板から相対的に遠い部
分に位置する第１頂面と、第１頂面に連なるように半導
体基板の上に形成されて半導体基板に相対的に近い部分
に位置する第２頂面とを有する。
【０００８】このように構成された不揮発性半導体記憶
装置では、上部電極は、半導体基板から相対的に遠い部
分に位置する第１頂面と、第１頂面に連なるように半導
体基板の上に形成されて半導体基板に相対的に近い部分
を有する第２頂面とを有する。これにより、半導体基板
に相対的に近い部分に第２頂面が位置するため、半導体
基板の上に層間絶縁膜を形成し、この層間絶縁膜に、半
導体基板に達する孔と、第２頂面に達する孔とを形成す
ると、それらの孔の深さの差は小さくなる。そのため、
第２頂面に達する孔が、上部電極と第２の誘電体層とを
突き抜ける可能性が少なくなるため、不揮発性半導体記
憶装置の信頼性が向上する。
装置では、上部電極は、半導体基板から相対的に遠い部
分に位置する第１頂面と、第１頂面に連なるように半導
体基板の上に形成されて半導体基板に相対的に近い部分
を有する第２頂面とを有する。これにより、半導体基板
に相対的に近い部分に第２頂面が位置するため、半導体
基板の上に層間絶縁膜を形成し、この層間絶縁膜に、半
導体基板に達する孔と、第２頂面に達する孔とを形成す
ると、それらの孔の深さの差は小さくなる。そのため、
第２頂面に達する孔が、上部電極と第２の誘電体層とを
突き抜ける可能性が少なくなるため、不揮発性半導体記
憶装置の信頼性が向上する。
【０００９】また、フローティングゲート電極と下部電
極とは同一の導電層を含み、第１の誘電体層と第２の誘
電体層とは同一の誘電体層を含み、コントロールゲート
電極と上部電極とは同一の導電層を含むため、これらを
同一の工程で製造することができる。そのため、少ない
製造工程で不揮発性半導体記憶装置を製造することがで
きる。
極とは同一の導電層を含み、第１の誘電体層と第２の誘
電体層とは同一の誘電体層を含み、コントロールゲート
電極と上部電極とは同一の導電層を含むため、これらを
同一の工程で製造することができる。そのため、少ない
製造工程で不揮発性半導体記憶装置を製造することがで
きる。
【００１０】また好ましくは、第１の誘電体層と第２の
誘電体層とは、第１のシリコン酸化膜と、シリコン窒化
膜と、第２のシリコン酸化膜とが順に積層された構造を
有する。この場合、第１の誘電体層および第２の誘電体
層は、ともにシリコン窒化膜を有するため、第１の誘電
体層と第２の誘電体層とがシリコン酸化膜のみで形成さ
れる場合に比べて誘電率を向上させることができる。
誘電体層とは、第１のシリコン酸化膜と、シリコン窒化
膜と、第２のシリコン酸化膜とが順に積層された構造を
有する。この場合、第１の誘電体層および第２の誘電体
層は、ともにシリコン窒化膜を有するため、第１の誘電
体層と第２の誘電体層とがシリコン酸化膜のみで形成さ
れる場合に比べて誘電率を向上させることができる。
【００１１】また好ましくは、不揮発性半導体記憶装置
は、半導体基板の上に形成された層間絶縁膜をさらに備
える。層間絶縁膜には、半導体基板に達する第１の孔
と、上部電極の第２頂面に達する第２の孔とが形成され
ている。この場合、上部電極の第２頂面は、半導体基板
に相対的に近い部分に位置するため、第１の孔の深さと
第２の孔の深さとが相対的に小さくなる。その結果、第
２の孔を形成する際に第２の孔が上部電極およびその下
に形成される第２の誘電体層を突き抜ける可能性が小さ
くなり、不揮発性半導体記憶装置の信頼性が向上する。
は、半導体基板の上に形成された層間絶縁膜をさらに備
える。層間絶縁膜には、半導体基板に達する第１の孔
と、上部電極の第２頂面に達する第２の孔とが形成され
ている。この場合、上部電極の第２頂面は、半導体基板
に相対的に近い部分に位置するため、第１の孔の深さと
第２の孔の深さとが相対的に小さくなる。その結果、第
２の孔を形成する際に第２の孔が上部電極およびその下
に形成される第２の誘電体層を突き抜ける可能性が小さ
くなり、不揮発性半導体記憶装置の信頼性が向上する。
【００１２】また好ましくは、半導体基板は主表面を有
し、主表面と第１頂面と第２頂面とは、ほぼ平行であ
る。
し、主表面と第１頂面と第２頂面とは、ほぼ平行であ
る。
【００１３】また好ましくは、不揮発性半導体記憶装置
は、半導体基板の上に形成された分離絶縁膜をさらに備
える。分離絶縁膜の上に下部電極および上部電極が形成
されている。この場合、下部電極および上部電極が分離
絶縁膜上に形成されるため、半導体基板とキャパシタと
を電気的に分離することができる。
は、半導体基板の上に形成された分離絶縁膜をさらに備
える。分離絶縁膜の上に下部電極および上部電極が形成
されている。この場合、下部電極および上部電極が分離
絶縁膜上に形成されるため、半導体基板とキャパシタと
を電気的に分離することができる。
【００１４】また好ましくは、不揮発性半導体記憶装置
は、下部電極に接続されたダイオードをさらに備える。
この場合、キャパシタとダイオードが接続されるため、
キャパシタとダイオードを用いて昇圧回路を構成するこ
とができ、不揮発性メモリセルトランジスタに印加する
高電圧を生成することができる。
は、下部電極に接続されたダイオードをさらに備える。
この場合、キャパシタとダイオードが接続されるため、
キャパシタとダイオードを用いて昇圧回路を構成するこ
とができ、不揮発性メモリセルトランジスタに印加する
高電圧を生成することができる。
【００１５】また好ましくは、ダイオードと下部電極と
は、直接接触するように同一の層により形成される。こ
の場合、ダイオードと下部電極が同一の層で形成される
ため、これらが別の層で形成される場合に比べてダイオ
ードと下部電極の製造工程を少なくすることができる。
は、直接接触するように同一の層により形成される。こ
の場合、ダイオードと下部電極が同一の層で形成される
ため、これらが別の層で形成される場合に比べてダイオ
ードと下部電極の製造工程を少なくすることができる。
【００１６】また好ましくは、不揮発性半導体記憶装置
は、半導体基板の上に形成された層間絶縁膜をさらに備
える。層間絶縁膜には、半導体基板に達する第１の孔
と、上部電極の第２頂面の部分に達する第２の孔と、ダ
イオードに達する第３の孔とが形成されている。この場
合、半導体基板に達する第１の孔と、半導体基板に相対
的に近い部分に位置する第２頂面に達する第２の孔と、
上部電極よりも半導体基板に近い部分に位置するダイオ
ードに達する第３の孔との深さの差は小さくなる。その
ため、これらの孔を形成する際にキャパシタをエッチン
グしすぎる可能性が少なくなる。そのため不揮発性半導
体記憶装置の信頼性がさらに向上する。
は、半導体基板の上に形成された層間絶縁膜をさらに備
える。層間絶縁膜には、半導体基板に達する第１の孔
と、上部電極の第２頂面の部分に達する第２の孔と、ダ
イオードに達する第３の孔とが形成されている。この場
合、半導体基板に達する第１の孔と、半導体基板に相対
的に近い部分に位置する第２頂面に達する第２の孔と、
上部電極よりも半導体基板に近い部分に位置するダイオ
ードに達する第３の孔との深さの差は小さくなる。その
ため、これらの孔を形成する際にキャパシタをエッチン
グしすぎる可能性が少なくなる。そのため不揮発性半導
体記憶装置の信頼性がさらに向上する。
【００１７】また好ましくは、下部電極は頂面と側面と
を有する。上部電極は、第２の誘電体層を介在させて下
部電極の頂面の一部分と側面の一部分とに向かい合う。
この場合、上部電極が下部電極の頂面にのみ向かい合う
場合に比べて、側面に向かい合う部分の対向面積を大き
くすることができ、キャパシタの容量を向上させること
ができる。
を有する。上部電極は、第２の誘電体層を介在させて下
部電極の頂面の一部分と側面の一部分とに向かい合う。
この場合、上部電極が下部電極の頂面にのみ向かい合う
場合に比べて、側面に向かい合う部分の対向面積を大き
くすることができ、キャパシタの容量を向上させること
ができる。
【００１８】また好ましくは、上部電極は、第２の誘電
体層を介在させて側面の全体に向かい合う。この場合、
上部電極と下部電極の対向面積をさらに増加させること
ができ、キャパシタの容量がさらに向上する。
体層を介在させて側面の全体に向かい合う。この場合、
上部電極と下部電極の対向面積をさらに増加させること
ができ、キャパシタの容量がさらに向上する。
【００１９】また好ましくは、不揮発性半導体記憶装置
は、上部電極と下部電極とを取囲むように半導体基板の
上に形成された外周層をさらに備える。外周層の頂面の
高さと上部電極の第１頂面の高さとはほぼ等しい。この
場合、外周層が上部電極と下部電極とを取囲むように形
成されるため上部電極および下部電極を加工する際に周
辺部との段差が少なくなり上部電極および下部電極を確
実に加工することができる。
は、上部電極と下部電極とを取囲むように半導体基板の
上に形成された外周層をさらに備える。外周層の頂面の
高さと上部電極の第１頂面の高さとはほぼ等しい。この
場合、外周層が上部電極と下部電極とを取囲むように形
成されるため上部電極および下部電極を加工する際に周
辺部との段差が少なくなり上部電極および下部電極を確
実に加工することができる。
【００２０】さらに、外周層の頂面の高さと上部電極の
第１頂面との高さがほぼ等しくなるため上部電極と下部
電極を形成する際に周囲の部分との段差を低減すること
ができ、上部電極および下部電極を確実に加工すること
ができる。
第１頂面との高さがほぼ等しくなるため上部電極と下部
電極を形成する際に周囲の部分との段差を低減すること
ができ、上部電極および下部電極を確実に加工すること
ができる。
【００２１】また好ましくは、外周層は、下部電極、第
２の誘電体層および上部電極を構成する層と同一の層に
より構成される。この場合、外周層を、下部電極、第２
の誘電体層および上部電極を形成する工程と同一の工程
で製造することができるため、製造工程を増加させるこ
となく外周層を形成することができる。
２の誘電体層および上部電極を構成する層と同一の層に
より構成される。この場合、外周層を、下部電極、第２
の誘電体層および上部電極を形成する工程と同一の工程
で製造することができるため、製造工程を増加させるこ
となく外周層を形成することができる。
【００２２】また好ましくは、不揮発性半導体記憶装置
は、不揮発性メモリセルトランジスタが形成されるメモ
リセル領域と、キャパシタが形成される周辺領域とをさ
らに備える。
は、不揮発性メモリセルトランジスタが形成されるメモ
リセル領域と、キャパシタが形成される周辺領域とをさ
らに備える。
【００２３】
【発明の実施の形態】（実施の形態１）図１は、この発
明の実施の形態１に従った不揮発性半導体記憶装置の平
面図である。図１を参照して、この発明の実施の形態１
に従った不揮発性半導体記憶装置１０は、半導体基板と
してのシリコン基板１と、シリコン基板１の上に形成さ
れたメモリセル領域１００と、シリコン基板１の上に形
成された周辺領域２００と、シリコン基板１上に形成さ
れた周辺回路領域３００とを有する。
明の実施の形態１に従った不揮発性半導体記憶装置の平
面図である。図１を参照して、この発明の実施の形態１
に従った不揮発性半導体記憶装置１０は、半導体基板と
してのシリコン基板１と、シリコン基板１の上に形成さ
れたメモリセル領域１００と、シリコン基板１の上に形
成された周辺領域２００と、シリコン基板１上に形成さ
れた周辺回路領域３００とを有する。
【００２４】メモリセル領域１００は、情報を記憶する
領域であり、所望のデータがメモリセル領域１００に記
憶される。周辺領域２００および周辺回路領域３００
は、メモリセル領域１００の動作を制御する領域であ
り、トランジスタ、キャパシタ、ダイオードなどが設け
られている。なお、メモリセル領域１００、周辺領域２
００および周辺回路領域３００の配置は、図１に示すも
のに限られず、たとえばメモリセル領域１００が図１で
示す面積よりもさらに大きい面積を占めてもよい。ま
た、これらの３つの領域の配置は適宜変更することが可
能である。
領域であり、所望のデータがメモリセル領域１００に記
憶される。周辺領域２００および周辺回路領域３００
は、メモリセル領域１００の動作を制御する領域であ
り、トランジスタ、キャパシタ、ダイオードなどが設け
られている。なお、メモリセル領域１００、周辺領域２
００および周辺回路領域３００の配置は、図１に示すも
のに限られず、たとえばメモリセル領域１００が図１で
示す面積よりもさらに大きい面積を占めてもよい。ま
た、これらの３つの領域の配置は適宜変更することが可
能である。
【００２５】図２は、この発明の実施の形態１に従った
不揮発性半導体記憶装置のメモリセル領域を示す平面図
である。図２を参照して、メモリセル領域１００には、
複数個の不揮発性メモリセルトランジスタ１５０が形成
されている。不揮発性メモリセルトランジスタ１５０
は、電気的に書込および消去が可能なＥＥＰＲＯＭ（el
ectrically erasable programmable read-only memor
y）であり、たとえばフラッシュメモリである。シリコ
ン基板上に不揮発性メモリセルトランジスタ１５０のソ
ース領域１１０とドレイン領域１１１が複数個形成され
ている。ソース領域１１０およびドレイン領域１１１
は、能動領域（活性領域ともいう）を構成しており、一
方向に延びるように形成されている。
不揮発性半導体記憶装置のメモリセル領域を示す平面図
である。図２を参照して、メモリセル領域１００には、
複数個の不揮発性メモリセルトランジスタ１５０が形成
されている。不揮発性メモリセルトランジスタ１５０
は、電気的に書込および消去が可能なＥＥＰＲＯＭ（el
ectrically erasable programmable read-only memor
y）であり、たとえばフラッシュメモリである。シリコ
ン基板上に不揮発性メモリセルトランジスタ１５０のソ
ース領域１１０とドレイン領域１１１が複数個形成され
ている。ソース領域１１０およびドレイン領域１１１
は、能動領域（活性領域ともいう）を構成しており、一
方向に延びるように形成されている。
【００２６】ソース領域１１０およびドレイン領域１１
１は、分離絶縁膜としてのフィールド酸化膜１０１によ
り互いに分離されている。
１は、分離絶縁膜としてのフィールド酸化膜１０１によ
り互いに分離されている。
【００２７】ソース領域１１０およびドレイン領域１１
１間には、フローティングゲート電極１０３が形成され
ている。フローティングゲート電極１０３は、ソース領
域１１０およびドレイン領域１１１が延びる方向とほぼ
直交するように延びるように島状に形成されている。
１間には、フローティングゲート電極１０３が形成され
ている。フローティングゲート電極１０３は、ソース領
域１１０およびドレイン領域１１１が延びる方向とほぼ
直交するように延びるように島状に形成されている。
【００２８】フローティングゲート電極１０３の上に
は、コントロールゲート電極１０５が帯状に形成されて
いる。なお、図２では、コントロールゲート電極１０５
の幅を、フローティングゲート電極１０３の幅よりも大
きく記載しているが、実際には、コントロールゲート電
極１０５の幅と、フローティングゲート電極１０３の幅
とはほぼ等しい。
は、コントロールゲート電極１０５が帯状に形成されて
いる。なお、図２では、コントロールゲート電極１０５
の幅を、フローティングゲート電極１０３の幅よりも大
きく記載しているが、実際には、コントロールゲート電
極１０５の幅と、フローティングゲート電極１０３の幅
とはほぼ等しい。
【００２９】コントロールゲート電極１０５はソース領
域１１０およびドレイン領域１１１の延びる方向とほぼ
直交するように延び、かつ島状のフローティングゲート
電極１０３が延びる方向とほぼ平行に延びるように形成
されている。なお、コントロールゲート電極１０５は、
いわゆるワード線を構成する。
域１１０およびドレイン領域１１１の延びる方向とほぼ
直交するように延び、かつ島状のフローティングゲート
電極１０３が延びる方向とほぼ平行に延びるように形成
されている。なお、コントロールゲート電極１０５は、
いわゆるワード線を構成する。
【００３０】コントロールゲート電極１０５上には配線
層１０７が形成されている。配線層１０７は、コントロ
ールゲート電極１０５が延びる方向とほぼ直交するよう
に延びている。配線層１０７は、コンタクトホール１０
６ａによりドレイン領域１１１と電気的に接続されてい
る。すなわち、ドレイン領域１１１の電位と配線層１０
７の電位とが等しくなっている。
層１０７が形成されている。配線層１０７は、コントロ
ールゲート電極１０５が延びる方向とほぼ直交するよう
に延びている。配線層１０７は、コンタクトホール１０
６ａによりドレイン領域１１１と電気的に接続されてい
る。すなわち、ドレイン領域１１１の電位と配線層１０
７の電位とが等しくなっている。
【００３１】図３は、この発明の実施の形態１に従った
不揮発性半導体記憶装置の周辺領域を示す平面図であ
る。図３を参照して、周辺領域２００は、キャパシタ２
５０を有する。キャパシタ２５０は、シリコン基板上に
形成された下部電極２０３と、下部電極２０３の上に第
２の誘電体層（図３では示さず）を介在させて形成され
た上部電極２０５とを有する。下部電極２０３は、ダイ
オード２６０と接続されており、ダイオード２６０と下
部電極２０３とは同一の層により構成される。ダイオー
ド２６０は、ｎ型の不純物がドープされたｎ型領域２２
１と、ｐ型の不純物がドープされたｐ型領域２２２とが
直列に接続された構造となっている。ｎ型領域２２１に
コンタクトホール１０６ｃが接続されており、ｐ型領域
２２２にコンタクトホール１０６ｄが接続されている。
上部電極２０５は、下部電極２０３の一部分を覆い、か
つダイオード２６０を覆わないように構成されている。
不揮発性半導体記憶装置の周辺領域を示す平面図であ
る。図３を参照して、周辺領域２００は、キャパシタ２
５０を有する。キャパシタ２５０は、シリコン基板上に
形成された下部電極２０３と、下部電極２０３の上に第
２の誘電体層（図３では示さず）を介在させて形成され
た上部電極２０５とを有する。下部電極２０３は、ダイ
オード２６０と接続されており、ダイオード２６０と下
部電極２０３とは同一の層により構成される。ダイオー
ド２６０は、ｎ型の不純物がドープされたｎ型領域２２
１と、ｐ型の不純物がドープされたｐ型領域２２２とが
直列に接続された構造となっている。ｎ型領域２２１に
コンタクトホール１０６ｃが接続されており、ｐ型領域
２２２にコンタクトホール１０６ｄが接続されている。
上部電極２０５は、下部電極２０３の一部分を覆い、か
つダイオード２６０を覆わないように構成されている。
【００３２】図４は、この発明の実施の形態１に従った
不揮発性半導体記憶装置の周辺回路領域を示す平面図で
ある。図４を参照して、周辺回路領域３００には、電界
効果型トランジスタ３５１および３５２が形成されてい
る。電界効果型トランジスタ３５１は、ゲート電極３０
３と、ゲート電極３０３の両側に構成されたｎ型不純物
領域３１０とにより構成される。電界効果型トランジス
タ３５１は、いわゆるｎ型のトランジスタである。電界
効果型トランジスタ３５２は、ゲート電極３０３と、ゲ
ート電極３０３の両側に設けられたｐ型不純物領域３１
１とを有する。電界効果型トランジスタ３５２は、いわ
ゆるｐ型のトランジスタである。電界効果型トランジス
タ３５１および３５２上に配線層３０７が形成されてい
る。配線層３０７は、ゲート電極３０３の延びる方向と
ほぼ直交するように延びる。
不揮発性半導体記憶装置の周辺回路領域を示す平面図で
ある。図４を参照して、周辺回路領域３００には、電界
効果型トランジスタ３５１および３５２が形成されてい
る。電界効果型トランジスタ３５１は、ゲート電極３０
３と、ゲート電極３０３の両側に構成されたｎ型不純物
領域３１０とにより構成される。電界効果型トランジス
タ３５１は、いわゆるｎ型のトランジスタである。電界
効果型トランジスタ３５２は、ゲート電極３０３と、ゲ
ート電極３０３の両側に設けられたｐ型不純物領域３１
１とを有する。電界効果型トランジスタ３５２は、いわ
ゆるｐ型のトランジスタである。電界効果型トランジス
タ３５１および３５２上に配線層３０７が形成されてい
る。配線層３０７は、ゲート電極３０３の延びる方向と
ほぼ直交するように延びる。
【００３３】図５は、図２中のＶ−Ｖ線に沿って見た断
面を示す図である。図５を参照して、シリコン基板１上
に形成された不揮発性メモリセルトランジスタ１５０
は、ゲート絶縁膜としてのトンネル酸化膜１０２を介在
させて半導体基板としてのシリコン基板１上に形成され
たフローティングゲート電極１０３と、フローティング
ゲート電極１０３上に形成された第１の誘電体層１０４
と、第１の誘電体層１０４上に形成されたコントロール
ゲート電極１０５とを含む。
面を示す図である。図５を参照して、シリコン基板１上
に形成された不揮発性メモリセルトランジスタ１５０
は、ゲート絶縁膜としてのトンネル酸化膜１０２を介在
させて半導体基板としてのシリコン基板１上に形成され
たフローティングゲート電極１０３と、フローティング
ゲート電極１０３上に形成された第１の誘電体層１０４
と、第１の誘電体層１０４上に形成されたコントロール
ゲート電極１０５とを含む。
【００３４】シリコン基板１の主表面１ｆには、複数個
のフィールド酸化膜１０１が形成されている。シリコン
基板１の主表面１ｆ上と、フィールド酸化膜１０１上と
には、トンネル酸化膜１０２が形成されている。トンネ
ル酸化膜１０２上に島状のフローティングゲート電極１
０３が形成されている。フローティングゲート電極１０
３は、不純物がドープされて導電性を有するポリシリコ
ンにより構成されている。フローティングゲート電極１
０３とトンネル酸化膜１０２とを覆うように、第１の誘
電体層１０４が形成されている。
のフィールド酸化膜１０１が形成されている。シリコン
基板１の主表面１ｆ上と、フィールド酸化膜１０１上と
には、トンネル酸化膜１０２が形成されている。トンネ
ル酸化膜１０２上に島状のフローティングゲート電極１
０３が形成されている。フローティングゲート電極１０
３は、不純物がドープされて導電性を有するポリシリコ
ンにより構成されている。フローティングゲート電極１
０３とトンネル酸化膜１０２とを覆うように、第１の誘
電体層１０４が形成されている。
【００３５】図６は、図５中のＶＩで囲んだ部分を拡大
して示す断面図である。図６を参照して、第１の誘電体
層１０４は、第１のシリコン酸化膜１０４ａと、シリコ
ン窒化膜１０４ｂと、第２のシリコン酸化膜１０４ｃと
を有する。第１の誘電体層１０４上にコントロールゲー
ト電極１０５が形成されている。コントロールゲート電
極１０５は、第２のシリコン酸化膜１０４ｃと接触して
いる。
して示す断面図である。図６を参照して、第１の誘電体
層１０４は、第１のシリコン酸化膜１０４ａと、シリコ
ン窒化膜１０４ｂと、第２のシリコン酸化膜１０４ｃと
を有する。第１の誘電体層１０４上にコントロールゲー
ト電極１０５が形成されている。コントロールゲート電
極１０５は、第２のシリコン酸化膜１０４ｃと接触して
いる。
【００３６】再度図５を参照して、コントロールゲート
電極１０５上にシリコン酸化膜からなる層間絶縁膜１０
６が形成されている。層間絶縁膜１０６には、ボロンお
よびリンなどの不純物が若干添加されてもよい。層間絶
縁膜１０６上には配線層１０７が形成されている。配線
層１０７は、銅を含むアルミニウム合金により構成され
る。コントロールゲート電極１０５は、紙面の左側から
右側へ向かって延び、配線層１０７は、コントロールゲ
ート電極１０５と直交する方向、すなわち紙面の手前側
から奥側へ向かって延びる。
電極１０５上にシリコン酸化膜からなる層間絶縁膜１０
６が形成されている。層間絶縁膜１０６には、ボロンお
よびリンなどの不純物が若干添加されてもよい。層間絶
縁膜１０６上には配線層１０７が形成されている。配線
層１０７は、銅を含むアルミニウム合金により構成され
る。コントロールゲート電極１０５は、紙面の左側から
右側へ向かって延び、配線層１０７は、コントロールゲ
ート電極１０５と直交する方向、すなわち紙面の手前側
から奥側へ向かって延びる。
【００３７】図７は、図２中のＶＩＩ−ＶＩＩ線に沿っ
て見た断面を示す図である。図７を参照して、メモリセ
ル領域１００では、複数個の不揮発性メモリセルトラン
ジスタ１５０が形成されている。不揮発性メモリセルト
ランジスタ１５０の構成要素の１つであるソース領域１
１０およびドレイン領域１１１がシリコン基板１に形成
されている。ソース領域１１０およびドレイン領域１１
１は、シリコン基板１の主表面１ｆに不純物を注入する
ことにより形成されている。シリコン基板１の主表面１
ｆであって、ソース領域１１０およびドレイン領域１１
１に挟まれる領域にトンネル酸化膜１０２が形成されて
いる。トンネル酸化膜１０２上には、矩形状の断面を有
するフローティングゲート電極１０３、第１の誘電体層
１０４およびコントロールゲート電極１０５が形成され
ている。図７で示す断面では、フローティングゲート電
極１０３の幅と、コントロールゲート電極１０５の幅と
が等しい。
て見た断面を示す図である。図７を参照して、メモリセ
ル領域１００では、複数個の不揮発性メモリセルトラン
ジスタ１５０が形成されている。不揮発性メモリセルト
ランジスタ１５０の構成要素の１つであるソース領域１
１０およびドレイン領域１１１がシリコン基板１に形成
されている。ソース領域１１０およびドレイン領域１１
１は、シリコン基板１の主表面１ｆに不純物を注入する
ことにより形成されている。シリコン基板１の主表面１
ｆであって、ソース領域１１０およびドレイン領域１１
１に挟まれる領域にトンネル酸化膜１０２が形成されて
いる。トンネル酸化膜１０２上には、矩形状の断面を有
するフローティングゲート電極１０３、第１の誘電体層
１０４およびコントロールゲート電極１０５が形成され
ている。図７で示す断面では、フローティングゲート電
極１０３の幅と、コントロールゲート電極１０５の幅と
が等しい。
【００３８】層間絶縁膜１０６は、フローティングゲー
ト電極１０３と、第１の誘電体層１０４と、コントロー
ルゲート電極１０５とを覆うようにシリコン基板１の主
表面１ｆ上に形成されている。層間絶縁膜１０６には、
ドレイン領域１１１に達するコンタクトホール１０６ａ
が形成されている。コンタクトホール１０６ａを充填し
てドレイン領域１１１に接触するように配線層１０７が
形成されている。
ト電極１０３と、第１の誘電体層１０４と、コントロー
ルゲート電極１０５とを覆うようにシリコン基板１の主
表面１ｆ上に形成されている。層間絶縁膜１０６には、
ドレイン領域１１１に達するコンタクトホール１０６ａ
が形成されている。コンタクトホール１０６ａを充填し
てドレイン領域１１１に接触するように配線層１０７が
形成されている。
【００３９】図８は、図３中のＶＩＩＩ−ＶＩＩＩ線に
沿って見た断面を示す図である。図９は、図８中のＩＸ
で囲んだ部分を拡大して示す断面図である。図８を参照
して、シリコン基板１の表面に分離絶縁膜としてのフィ
ールド酸化膜２０１が形成されている。フィールド酸化
膜２０１上には、キャパシタ２５０が形成されている。
キャパシタ２５０は、フィールド酸化膜２０１上にトン
ネル酸化膜２０２を介在させて形成された下部電極２０
３と、下部電極２０３上に形成された第２の誘電体層２
０４と、第２の誘電体層２０４上に形成された上部電極
２０５とにより構成される。
沿って見た断面を示す図である。図９は、図８中のＩＸ
で囲んだ部分を拡大して示す断面図である。図８を参照
して、シリコン基板１の表面に分離絶縁膜としてのフィ
ールド酸化膜２０１が形成されている。フィールド酸化
膜２０１上には、キャパシタ２５０が形成されている。
キャパシタ２５０は、フィールド酸化膜２０１上にトン
ネル酸化膜２０２を介在させて形成された下部電極２０
３と、下部電極２０３上に形成された第２の誘電体層２
０４と、第２の誘電体層２０４上に形成された上部電極
２０５とにより構成される。
【００４０】下部電極２０３は頂面２０３ｔと側面２０
３ｓとを有する。頂面２０３ｔは主表面１ｆとほぼ平行
に位置し、側面２０３ｓは、主表面１ｆに対してほぼ垂
直に位置する。頂面２０３ｔと側面２０３ｓとに接触す
るように第２の誘電体層２０４が設けられている。第２
の誘電体層２０４は、下部電極２０３上に形成された第
１のシリコン酸化膜１０４ａと、第１のシリコン酸化膜
１０４ａ上に形成されたシリコン窒化膜１０４ｂと、シ
リコン窒化膜１０４ｂ上に形成された第２のシリコン酸
化膜１０４ｃとにより構成される。第２の誘電体層２０
４は、いわゆるＯＮＯ膜である。
３ｓとを有する。頂面２０３ｔは主表面１ｆとほぼ平行
に位置し、側面２０３ｓは、主表面１ｆに対してほぼ垂
直に位置する。頂面２０３ｔと側面２０３ｓとに接触す
るように第２の誘電体層２０４が設けられている。第２
の誘電体層２０４は、下部電極２０３上に形成された第
１のシリコン酸化膜１０４ａと、第１のシリコン酸化膜
１０４ａ上に形成されたシリコン窒化膜１０４ｂと、シ
リコン窒化膜１０４ｂ上に形成された第２のシリコン酸
化膜１０４ｃとにより構成される。第２の誘電体層２０
４は、いわゆるＯＮＯ膜である。
【００４１】第２の誘電体層２０４上に上部電極２０５
が設けられる。上部電極２０５は、シリコン基板１から
相対的に遠い部分に位置する第１頂面２４１ｔと、シリ
コン基板１に相対的に近い部分に位置する第２頂面２４
２ｔとを有する。
が設けられる。上部電極２０５は、シリコン基板１から
相対的に遠い部分に位置する第１頂面２４１ｔと、シリ
コン基板１に相対的に近い部分に位置する第２頂面２４
２ｔとを有する。
【００４２】下部電極２０３を構成する層と同一の層に
よりダイオード２６０が形成されている。ダイオード２
６０は、ｎ型の不純物が注入されたｎ型領域２２１と、
ｐ型の不純物が注入されたｐ型領域２２２とにより構成
される。ｎ型領域２２１とｐ型領域２２２とが直接接触
することでｐｎ接合を形成している。キャパシタ２５０
およびダイオード２６０を覆うように層間絶縁膜１０６
が形成されている。層間絶縁膜１０６には、コンタクト
ホール１０６ｂ、１０６ｃおよび１０６ｄが形成されて
おり、コンタクトホール１０６ｂは上部電極２０５の第
２頂面２４２ｔに達する。コンタクトホール１０６ｃ
は、ダイオード２６０のｎ型領域２２１に達する。コン
タクトホール１０６ｄは、ダイオード２６０のｎ型領域
２２２に達する。コンタクトホール１０６ｂ、１０６ｃ
および１０６ｄを充填して上部電極２０５、ｎ型領域２
２１およびｐ型領域２２２に接触するように配線層２０
７が形成されている。
よりダイオード２６０が形成されている。ダイオード２
６０は、ｎ型の不純物が注入されたｎ型領域２２１と、
ｐ型の不純物が注入されたｐ型領域２２２とにより構成
される。ｎ型領域２２１とｐ型領域２２２とが直接接触
することでｐｎ接合を形成している。キャパシタ２５０
およびダイオード２６０を覆うように層間絶縁膜１０６
が形成されている。層間絶縁膜１０６には、コンタクト
ホール１０６ｂ、１０６ｃおよび１０６ｄが形成されて
おり、コンタクトホール１０６ｂは上部電極２０５の第
２頂面２４２ｔに達する。コンタクトホール１０６ｃ
は、ダイオード２６０のｎ型領域２２１に達する。コン
タクトホール１０６ｄは、ダイオード２６０のｎ型領域
２２２に達する。コンタクトホール１０６ｂ、１０６ｃ
および１０６ｄを充填して上部電極２０５、ｎ型領域２
２１およびｐ型領域２２２に接触するように配線層２０
７が形成されている。
【００４３】図１０は、図４中のＸ−Ｘ線に沿って見た
断面を示す図である。図１０を参照して、周辺回路領域
３００では、複数の電界効果型トランジスタ３５１およ
び３５２が形成されている。電界効果型トランジスタ３
５１および３５２は、シリコン基板１に形成されたフィ
ールド酸化膜３０１により分離されている。シリコン基
板１の主表面１ｆには、ｎ型不純物領域３１０と、ｐ型
不純物領域３１１が形成されている。１対のｎ型不純物
領域３１０の間では、シリコン基板１の主表面１ｆ上に
ゲート酸化膜３０２を介在させてゲート電極３０３が形
成されている。１対のｐ型不純物領域３１１の間では、
シリコン基板１の主表面１ｆ上にゲート酸化膜３０２を
介在させてゲート電極３０３が形成されている。ゲート
電極３０３を覆うようにシリコン基板１の主表面１ｆ上
に層間絶縁膜１０６が形成されている。層間絶縁膜１０
６上には、ゲート電極３０３の延びる方向とほぼ直交す
るように延びる配線層３０７が形成されている。
断面を示す図である。図１０を参照して、周辺回路領域
３００では、複数の電界効果型トランジスタ３５１およ
び３５２が形成されている。電界効果型トランジスタ３
５１および３５２は、シリコン基板１に形成されたフィ
ールド酸化膜３０１により分離されている。シリコン基
板１の主表面１ｆには、ｎ型不純物領域３１０と、ｐ型
不純物領域３１１が形成されている。１対のｎ型不純物
領域３１０の間では、シリコン基板１の主表面１ｆ上に
ゲート酸化膜３０２を介在させてゲート電極３０３が形
成されている。１対のｐ型不純物領域３１１の間では、
シリコン基板１の主表面１ｆ上にゲート酸化膜３０２を
介在させてゲート電極３０３が形成されている。ゲート
電極３０３を覆うようにシリコン基板１の主表面１ｆ上
に層間絶縁膜１０６が形成されている。層間絶縁膜１０
６上には、ゲート電極３０３の延びる方向とほぼ直交す
るように延びる配線層３０７が形成されている。
【００４４】図５から図８を参照して、不揮発性半導体
記憶装置は、半導体基板としてのシリコン基板１と、シ
リコン基板１の上に形成された不揮発性メモリセルトラ
ンジスタ１５０と、シリコン基板１の上に形成されたキ
ャパシタ２５０とを備える。
記憶装置は、半導体基板としてのシリコン基板１と、シ
リコン基板１の上に形成された不揮発性メモリセルトラ
ンジスタ１５０と、シリコン基板１の上に形成されたキ
ャパシタ２５０とを備える。
【００４５】不揮発性メモリセルトランジスタ１５０
は、ゲート絶縁膜としてのトンネル酸化膜１０２を介在
させてシリコン基板１の上に形成されたフローティング
ゲート電極１０３と、フローティングゲート電極１０３
上に形成された第１の誘電体層１０４と、第１の誘電体
層１０４上に形成されたコントロールゲート電極１０５
とを含む。
は、ゲート絶縁膜としてのトンネル酸化膜１０２を介在
させてシリコン基板１の上に形成されたフローティング
ゲート電極１０３と、フローティングゲート電極１０３
上に形成された第１の誘電体層１０４と、第１の誘電体
層１０４上に形成されたコントロールゲート電極１０５
とを含む。
【００４６】キャパシタ２５０は、シリコン基板１の上
に形成された下部電極２０３と、下部電極２０３の上に
形成された第２の誘電体層２０４と、下部電極２０３上
に第２の誘電体層２０４を介在させて形成された部分を
有する上部電極２０５とを含む。
に形成された下部電極２０３と、下部電極２０３の上に
形成された第２の誘電体層２０４と、下部電極２０３上
に第２の誘電体層２０４を介在させて形成された部分を
有する上部電極２０５とを含む。
【００４７】フローティングゲート電極１０３と下部電
極２０３とは、同一層に配置された導電層を含む。第１
の誘電体層１０４と第２の誘電体層２０４とは同一層に
配置された誘電体層を含む。コントロールゲート電極１
０５と上部電極２０５とは同一層に配置された導電層を
含む。上部電極２０５は、シリコン基板１から相対的に
遠い部分に位置する第１頂面２４１ｔと、第１頂面２４
１ｔに連なるようにシリコン基板１の上に形成されてシ
リコン基板１に相対的に近い部分に位置する第２頂面２
４２ｔとを有する。
極２０３とは、同一層に配置された導電層を含む。第１
の誘電体層１０４と第２の誘電体層２０４とは同一層に
配置された誘電体層を含む。コントロールゲート電極１
０５と上部電極２０５とは同一層に配置された導電層を
含む。上部電極２０５は、シリコン基板１から相対的に
遠い部分に位置する第１頂面２４１ｔと、第１頂面２４
１ｔに連なるようにシリコン基板１の上に形成されてシ
リコン基板１に相対的に近い部分に位置する第２頂面２
４２ｔとを有する。
【００４８】第１の誘電体層１０４と第２の誘電体層２
０４とは、第１のシリコン酸化膜１０４ａと、シリコン
窒化膜１０４ｂと、第２のシリコン酸化膜１０４ｃとが
順に積層された構造を有する。不揮発性半導体記憶装置
は、シリコン基板１の上に形成された層間絶縁膜１０６
をさらに含む。層間絶縁膜１０６には、シリコン基板１
に達する第１の孔としてのコンタクトホール１０６ａ
と、上部電極２０５の第２頂面２０４ｔに達する第２の
孔としてのコンタクトホール１０６ｂとが形成されてい
る。
０４とは、第１のシリコン酸化膜１０４ａと、シリコン
窒化膜１０４ｂと、第２のシリコン酸化膜１０４ｃとが
順に積層された構造を有する。不揮発性半導体記憶装置
は、シリコン基板１の上に形成された層間絶縁膜１０６
をさらに含む。層間絶縁膜１０６には、シリコン基板１
に達する第１の孔としてのコンタクトホール１０６ａ
と、上部電極２０５の第２頂面２０４ｔに達する第２の
孔としてのコンタクトホール１０６ｂとが形成されてい
る。
【００４９】シリコン基板１は主表面１ｆを有し、主表
面１ｆと第１頂面２４１ｔと第２頂面２４２ｔとは、ほ
ぼ平行である。
面１ｆと第１頂面２４１ｔと第２頂面２４２ｔとは、ほ
ぼ平行である。
【００５０】不揮発性半導体記憶装置は、シリコン基板
１の上に形成された分離絶縁膜としてのフィールド酸化
膜２０１をさらに備える。フィールド酸化膜２０１上に
下部電極２０３および上部電極２０５が形成されてい
る。なお、下部電極２０３および上部電極２０５は、主
表面１ｆ上に形成されていてもよい。
１の上に形成された分離絶縁膜としてのフィールド酸化
膜２０１をさらに備える。フィールド酸化膜２０１上に
下部電極２０３および上部電極２０５が形成されてい
る。なお、下部電極２０３および上部電極２０５は、主
表面１ｆ上に形成されていてもよい。
【００５１】不揮発性半導体記憶装置は、下部電極２０
３に接続されたダイオード２６０をさらに含む。ダイオ
ード２６０と下部電極２０３とは直接接触するように同
一の層により構成される。
３に接続されたダイオード２６０をさらに含む。ダイオ
ード２６０と下部電極２０３とは直接接触するように同
一の層により構成される。
【００５２】不揮発性半導体記憶装置は、シリコン基板
１の上に形成された層間絶縁膜１０６をさらに備える。
層間絶縁膜１０６には、シリコン基板１に達する第１の
孔としてのコンタクトホール１０６ａと、上部電極２０
５の第２頂面２４２ｔに達する第２の孔としてのコンタ
クトホール１０６ｂと、ダイオード２６０に達する第３
の孔としてのコンタクトホール１０６ｃおよび１０６ｄ
とが形成されている。
１の上に形成された層間絶縁膜１０６をさらに備える。
層間絶縁膜１０６には、シリコン基板１に達する第１の
孔としてのコンタクトホール１０６ａと、上部電極２０
５の第２頂面２４２ｔに達する第２の孔としてのコンタ
クトホール１０６ｂと、ダイオード２６０に達する第３
の孔としてのコンタクトホール１０６ｃおよび１０６ｄ
とが形成されている。
【００５３】下部電極２０３は頂面２０３ｔと側面２０
３ｓとを有する。上部電極２０５は、第２の誘電体層２
０４を介在させて下部電極２０３の頂面２０３ｔの一部
分と側面２０３ｓの一部分とに向かい合う。
３ｓとを有する。上部電極２０５は、第２の誘電体層２
０４を介在させて下部電極２０３の頂面２０３ｔの一部
分と側面２０３ｓの一部分とに向かい合う。
【００５４】不揮発性半導体記憶装置は、不揮発性メモ
リセルトランジスタ１５０が形成されるメモリセル領域
１００と、キャパシタ２５０が形成される周辺領域２０
０とをさらに含む。
リセルトランジスタ１５０が形成されるメモリセル領域
１００と、キャパシタ２５０が形成される周辺領域２０
０とをさらに含む。
【００５５】次に、図５〜図１０で示す不揮発性半導体
記憶装置の製造方法について以下に説明する。図１１〜
図５０は、図５〜図１０で示す不揮発性半導体記憶装置
の製造方法を説明するための図である。なお、図１１、
図１５、図１９、図２３、図２７、図３１、図３５、図
３９、図４３および図４７が図５で示す断面に対応す
る。図１２、図１６、図２０、図２４、図２８、図３
２、図３６、図４０、図４４および図４８は、図７で示
す断面に対応する。図１３、図１７、図２１、図２５、
図２９、図３３、図３７、図４１、図４５および図４９
で示す断面は、図８で示す断面に対応する。図１４、図
１８、図２２、図２６、図３０、図３４、図３８、図４
２、図４６および図５０で示す断面は、図１０で示す断
面に対応する。
記憶装置の製造方法について以下に説明する。図１１〜
図５０は、図５〜図１０で示す不揮発性半導体記憶装置
の製造方法を説明するための図である。なお、図１１、
図１５、図１９、図２３、図２７、図３１、図３５、図
３９、図４３および図４７が図５で示す断面に対応す
る。図１２、図１６、図２０、図２４、図２８、図３
２、図３６、図４０、図４４および図４８は、図７で示
す断面に対応する。図１３、図１７、図２１、図２５、
図２９、図３３、図３７、図４１、図４５および図４９
で示す断面は、図８で示す断面に対応する。図１４、図
１８、図２２、図２６、図３０、図３４、図３８、図４
２、図４６および図５０で示す断面は、図１０で示す断
面に対応する。
【００５６】図１１〜図１４を参照して、シリコン基板
１の表面に、分離絶縁膜としてのフィールド酸化膜１０
１、２０１および３０１を形成する。フィールド酸化膜
１０１の形成方法としては、部分酸化法（ＬＯＣＯＳ
法）を用いてもよい。また、シリコン基板１の主表面１
ｆ上にレジストパターンを形成した後、このレジストパ
ターンに従ってシリコン基板１をエッチングしてトレン
チを形成する。このトレンチを埋込むようにフィールド
酸化膜１０１、２０１および３０１を形成してもよい。
１の表面に、分離絶縁膜としてのフィールド酸化膜１０
１、２０１および３０１を形成する。フィールド酸化膜
１０１の形成方法としては、部分酸化法（ＬＯＣＯＳ
法）を用いてもよい。また、シリコン基板１の主表面１
ｆ上にレジストパターンを形成した後、このレジストパ
ターンに従ってシリコン基板１をエッチングしてトレン
チを形成する。このトレンチを埋込むようにフィールド
酸化膜１０１、２０１および３０１を形成してもよい。
【００５７】シリコン基板１上にトンネル酸化膜１０２
および２０２を形成する。トンネル酸化膜１０２および
２０２上に不純物がドープされたポリシリコン膜３を堆
積する。なお、ポリシリコン膜３は、不純物が添加され
たアモルファスシリコン膜で構成されていてもよい。
および２０２を形成する。トンネル酸化膜１０２および
２０２上に不純物がドープされたポリシリコン膜３を堆
積する。なお、ポリシリコン膜３は、不純物が添加され
たアモルファスシリコン膜で構成されていてもよい。
【００５８】図１５から図１８を参照して、ポリシリコ
ン膜３上にレジストを塗布する。このレジストをフォト
リソグラフィ工程によってパターニングすることによ
り、レジストパターン４０１を形成する。レジストパタ
ーン４０１は、メモリセル領域１００および周辺領域２
００の一部分を覆う。レジストパターン４０１をマスク
としてポリシリコン膜３をエッチングする。これによ
り、図１５および図１６で示すメモリセル領域１００で
は、ポリシリコン膜３がパターニングされる。図１７で
示す周辺領域２００では、ポリシリコン膜３がパターニ
ングされて下部電極２０３が形成される。周辺回路領域
３００では、ポリシリコン膜がすべて除去されてトンネ
ル酸化膜２０２が露出する。
ン膜３上にレジストを塗布する。このレジストをフォト
リソグラフィ工程によってパターニングすることによ
り、レジストパターン４０１を形成する。レジストパタ
ーン４０１は、メモリセル領域１００および周辺領域２
００の一部分を覆う。レジストパターン４０１をマスク
としてポリシリコン膜３をエッチングする。これによ
り、図１５および図１６で示すメモリセル領域１００で
は、ポリシリコン膜３がパターニングされる。図１７で
示す周辺領域２００では、ポリシリコン膜３がパターニ
ングされて下部電極２０３が形成される。周辺回路領域
３００では、ポリシリコン膜がすべて除去されてトンネ
ル酸化膜２０２が露出する。
【００５９】図１９〜図２２を参照して、シリコン基板
１上に第１のシリコン酸化膜、シリコン窒化膜および第
２のシリコン酸化膜を形成する。第２のシリコン酸化膜
上にレジストを塗布し、レジストをフォトリソグラフィ
工程に従ってパターニングする。これによりレジストパ
ターン４０２を形成する。レジストパターン４０２をマ
スクとして第２のシリコン酸化膜、シリコン窒化膜およ
び第１のシリコン酸化膜をパターニングすることによ
り、第１の誘電体層１０４と、第２の誘電体層２０４と
を形成する。なお、周辺回路領域３００では、第１のシ
リコン酸化膜、シリコン窒化膜および第２のシリコン酸
化膜はすべて除去される。第１の誘電体層１０４と第２
の誘電体層２０４とは、いわゆるＯＮＯ膜である。
１上に第１のシリコン酸化膜、シリコン窒化膜および第
２のシリコン酸化膜を形成する。第２のシリコン酸化膜
上にレジストを塗布し、レジストをフォトリソグラフィ
工程に従ってパターニングする。これによりレジストパ
ターン４０２を形成する。レジストパターン４０２をマ
スクとして第２のシリコン酸化膜、シリコン窒化膜およ
び第１のシリコン酸化膜をパターニングすることによ
り、第１の誘電体層１０４と、第２の誘電体層２０４と
を形成する。なお、周辺回路領域３００では、第１のシ
リコン酸化膜、シリコン窒化膜および第２のシリコン酸
化膜はすべて除去される。第１の誘電体層１０４と第２
の誘電体層２０４とは、いわゆるＯＮＯ膜である。
【００６０】図２３〜図２６を参照して、周辺領域２０
０および周辺回路領域３００にゲート酸化膜３０２を形
成する。第１および第２の誘電体層１０４および２０４
と、ゲート酸化膜３０２とを覆うようにポリシリコン層
を形成する。ポリシリコン層の上にレジストを塗布す
る。このレジストをフォトリソグラフィ工程に従ってパ
ターニングすることによりレジストパターン４０３を形
成する。レジストパターン４０３に従ってポリシリコン
膜をパターニングすることによりコントロールゲート電
極１０５、上部電極２０５およびゲート電極３０３を形
成する。
０および周辺回路領域３００にゲート酸化膜３０２を形
成する。第１および第２の誘電体層１０４および２０４
と、ゲート酸化膜３０２とを覆うようにポリシリコン層
を形成する。ポリシリコン層の上にレジストを塗布す
る。このレジストをフォトリソグラフィ工程に従ってパ
ターニングすることによりレジストパターン４０３を形
成する。レジストパターン４０３に従ってポリシリコン
膜をパターニングすることによりコントロールゲート電
極１０５、上部電極２０５およびゲート電極３０３を形
成する。
【００６１】図２７〜図３０を参照して、シリコン基板
１の上にレジストを塗布する。このレジストをフォトリ
ソグラフィ工程によってパターニングすることにより、
周辺回路領域３００にレジストパターン４０４を形成す
る。コントロールゲート電極１０５および上部電極２０
５をマスクとして自己整合的に第１の誘電体層１０４お
よび第２の誘電体層２０４をエッチングする。
１の上にレジストを塗布する。このレジストをフォトリ
ソグラフィ工程によってパターニングすることにより、
周辺回路領域３００にレジストパターン４０４を形成す
る。コントロールゲート電極１０５および上部電極２０
５をマスクとして自己整合的に第１の誘電体層１０４お
よび第２の誘電体層２０４をエッチングする。
【００６２】図３１〜図３４を参照して、シリコン基板
１上にレジストを塗布し、このレジストをフォトリソグ
ラフィ工程に従ってパターニングする。これによりレジ
ストパターン４０５を周辺領域２００および周辺回路領
域３００に形成する。メモリセル領域１００において、
コントロールゲート電極をマスクとしてポリシリコン膜
３を自己整合的にエッチングする。これにより、フロー
ティングゲート電極１０３を形成する。
１上にレジストを塗布し、このレジストをフォトリソグ
ラフィ工程に従ってパターニングする。これによりレジ
ストパターン４０５を周辺領域２００および周辺回路領
域３００に形成する。メモリセル領域１００において、
コントロールゲート電極をマスクとしてポリシリコン膜
３を自己整合的にエッチングする。これにより、フロー
ティングゲート電極１０３を形成する。
【００６３】図３５から図３８を参照して、シリコン基
板１の主表面１ｆに矢印４５１で示す方向からコントロ
ールゲート電極１０５をマスクとしてシリコン基板１に
不純物イオンを注入する。これにより、フローティング
ゲート電極１０３の両側にソース領域１１０およびドレ
イン領域１１１を形成する。なお、ソース領域１１０お
よびドレイン領域１１１は不純物領域により構成され
る。これにより、フローティングゲート電極１０３と、
コントロールゲート電極１０５と、ソース領域１１０と
ドレイン領域１１１とにより構成される不揮発性メモリ
セルトランジスタ１５０を形成する。なお、図３７およ
び図３８で示すように、周辺領域（ＯＮＯキャパシタ領
域）２００および周辺回路領域３００はレジストパター
ン４０５で覆われているため、不純物イオンは注入され
ない。
板１の主表面１ｆに矢印４５１で示す方向からコントロ
ールゲート電極１０５をマスクとしてシリコン基板１に
不純物イオンを注入する。これにより、フローティング
ゲート電極１０３の両側にソース領域１１０およびドレ
イン領域１１１を形成する。なお、ソース領域１１０お
よびドレイン領域１１１は不純物領域により構成され
る。これにより、フローティングゲート電極１０３と、
コントロールゲート電極１０５と、ソース領域１１０と
ドレイン領域１１１とにより構成される不揮発性メモリ
セルトランジスタ１５０を形成する。なお、図３７およ
び図３８で示すように、周辺領域（ＯＮＯキャパシタ領
域）２００および周辺回路領域３００はレジストパター
ン４０５で覆われているため、不純物イオンは注入され
ない。
【００６４】図３９から図４２を参照して、シリコン基
板１上にレジストを塗布し、このレジストをフォトリソ
グラフィ工程に従ってパターニングする。これによりレ
ジストパターン４０７を形成する。レジストパターン４
０７とゲート電極３０３とをマスクとして矢印４５２で
示す方向から砒素などのｎ型不純物を注入することによ
りｎ型領域２２１と、ｎ型不純物領域３１０を形成す
る。これにより、図４２で示すようにシリコン基板１上
にゲート酸化膜３０２を介在させて形成されたゲート電
極３０３と、ゲート電極３０３の両側に形成された１対
のｎ型不純物領域により構成される電界効果型トランジ
スタ３５１を形成する。
板１上にレジストを塗布し、このレジストをフォトリソ
グラフィ工程に従ってパターニングする。これによりレ
ジストパターン４０７を形成する。レジストパターン４
０７とゲート電極３０３とをマスクとして矢印４５２で
示す方向から砒素などのｎ型不純物を注入することによ
りｎ型領域２２１と、ｎ型不純物領域３１０を形成す
る。これにより、図４２で示すようにシリコン基板１上
にゲート酸化膜３０２を介在させて形成されたゲート電
極３０３と、ゲート電極３０３の両側に形成された１対
のｎ型不純物領域により構成される電界効果型トランジ
スタ３５１を形成する。
【００６５】図４３から図４６を参照して、シリコン基
板１上にレジストを塗布し、このレジストをフォトリソ
グラフィ工程に従ってパターニングする。これによりレ
ジストパターン４０８を形成する。レジストパターン４
０８とゲート電極３０３とをマスクとして矢印４５３で
示す方向からボロンなどのｐ型不純物を注入する。これ
により、ｐ型領域２２２と、ｐ型不純物領域３１１とを
形成する。シリコン基板１の主表面１ｆ上にゲート酸化
膜３０２を介在させて形成されたゲート電極３０３と、
ゲート電極３０３の両側のシリコン基板１に形成された
位置のｐ型不純物領域３１１とにより構成されるｐ型の
電界効果型トランジスタ３５２が完成する。また、ｎ型
領域２２１とｐ型領域２２２とが接続された構造を有す
るダイオード２６０が完成する。
板１上にレジストを塗布し、このレジストをフォトリソ
グラフィ工程に従ってパターニングする。これによりレ
ジストパターン４０８を形成する。レジストパターン４
０８とゲート電極３０３とをマスクとして矢印４５３で
示す方向からボロンなどのｐ型不純物を注入する。これ
により、ｐ型領域２２２と、ｐ型不純物領域３１１とを
形成する。シリコン基板１の主表面１ｆ上にゲート酸化
膜３０２を介在させて形成されたゲート電極３０３と、
ゲート電極３０３の両側のシリコン基板１に形成された
位置のｐ型不純物領域３１１とにより構成されるｐ型の
電界効果型トランジスタ３５２が完成する。また、ｎ型
領域２２１とｐ型領域２２２とが接続された構造を有す
るダイオード２６０が完成する。
【００６６】図４７から図５０を参照して、シリコン基
板１上にシリコン酸化膜からなる層間絶縁膜１０６を堆
積する。層間絶縁膜１０６上にレジストを塗布し、この
レジストをフォトリソグラフィ工程に従ってパターニン
グする。これによりレジストパターン４０９を形成す
る。レジストパターン４０９をマスクとして層間絶縁膜
１０６をエッチングする。これによりドレイン領域１１
１に達するコンタクトホール１０６ａと、上部電極２０
５の第２頂面２４２ｔに達するコンタクトホール１０６
ｂと、ダイオード２６０のｎ型領域２２１に達するコン
タクトホール１０６ｃと、ダイオード２６０のｐ型領域
２２２に達するコンタクトホール１０６ｄとを形成す
る。なお、ここでは、図５０で示すように、周辺回路領
域３００は全面レジストパターン４０９で覆われている
ため、コンタクトホールは形成されないが、必要に応じ
てソース／ドレイン領域３１０または３１１上にコンタ
クトホールを形成してもよい。
板１上にシリコン酸化膜からなる層間絶縁膜１０６を堆
積する。層間絶縁膜１０６上にレジストを塗布し、この
レジストをフォトリソグラフィ工程に従ってパターニン
グする。これによりレジストパターン４０９を形成す
る。レジストパターン４０９をマスクとして層間絶縁膜
１０６をエッチングする。これによりドレイン領域１１
１に達するコンタクトホール１０６ａと、上部電極２０
５の第２頂面２４２ｔに達するコンタクトホール１０６
ｂと、ダイオード２６０のｎ型領域２２１に達するコン
タクトホール１０６ｃと、ダイオード２６０のｐ型領域
２２２に達するコンタクトホール１０６ｄとを形成す
る。なお、ここでは、図５０で示すように、周辺回路領
域３００は全面レジストパターン４０９で覆われている
ため、コンタクトホールは形成されないが、必要に応じ
てソース／ドレイン領域３１０または３１１上にコンタ
クトホールを形成してもよい。
【００６７】その後、コンタクトホール１０６ａから１
０６ｄを充填するように層間絶縁膜１０６上にアルミニ
ウム層を形成する。アルミニウム層上にレジストを塗布
し、このレジストをフォトリソグラフィ工程に従ってパ
ターニングすることによりレジストパターンを形成す
る。レジストパターンをマスクとしてアルミニウム層を
エッチングすることにより配線層１０７、２０７および
３０７を形成する。このようにして、図５〜図１０で示
す半導体装置が完成する。
０６ｄを充填するように層間絶縁膜１０６上にアルミニ
ウム層を形成する。アルミニウム層上にレジストを塗布
し、このレジストをフォトリソグラフィ工程に従ってパ
ターニングすることによりレジストパターンを形成す
る。レジストパターンをマスクとしてアルミニウム層を
エッチングすることにより配線層１０７、２０７および
３０７を形成する。このようにして、図５〜図１０で示
す半導体装置が完成する。
【００６８】このように構成された、この発明の実施の
形態１に従った不揮発性半導体記憶装置では、図８で示
すように、上部電極２０５は、フィールド酸化膜２０１
近傍に形成されて相対的に低い位置に設けられた第２頂
面２４２ｔと、下部電極２０３上に乗り上げて相対的に
高い部分に設けられた第１頂面２４１ｔとにより構成さ
れる。第２頂面２４２ｔの高さが第１頂面２４１ｔの高
さよりも低いため、第２頂面２４２ｔは、第１頂面２４
１ｔに比べてシリコン基板１の主表面１ｆに近くなる。
そのため、第２頂面２４２ｔに達するコンタクトホール
１０６ｂの深さと、主表面１ｆに達するコンタクトホー
ル１０６ａの深さとの差が小さくなるため、コンタクト
ホール１０６ａおよび１０６ｂを形成する際のエッチン
グで上部電極２０５をエッチングしすぎることがない。
そのためコンタクトホール１０６ｂを充填する配線層２
０７が下部電極２０３と接触することがなく、不揮発性
半導体記憶装置の信頼性を高めることができる。
形態１に従った不揮発性半導体記憶装置では、図８で示
すように、上部電極２０５は、フィールド酸化膜２０１
近傍に形成されて相対的に低い位置に設けられた第２頂
面２４２ｔと、下部電極２０３上に乗り上げて相対的に
高い部分に設けられた第１頂面２４１ｔとにより構成さ
れる。第２頂面２４２ｔの高さが第１頂面２４１ｔの高
さよりも低いため、第２頂面２４２ｔは、第１頂面２４
１ｔに比べてシリコン基板１の主表面１ｆに近くなる。
そのため、第２頂面２４２ｔに達するコンタクトホール
１０６ｂの深さと、主表面１ｆに達するコンタクトホー
ル１０６ａの深さとの差が小さくなるため、コンタクト
ホール１０６ａおよび１０６ｂを形成する際のエッチン
グで上部電極２０５をエッチングしすぎることがない。
そのためコンタクトホール１０６ｂを充填する配線層２
０７が下部電極２０３と接触することがなく、不揮発性
半導体記憶装置の信頼性を高めることができる。
【００６９】また、コンタクトホール１０６ｂの真下に
は上部電極２０５と、第２の誘電体層１０４とトンネル
酸化膜２０２とフィールド酸化膜２０１とが形成されて
おり、コンタクトホール１０６ｂの真下には下部電極２
０３が形成されていない。このため、仮にコンタクトホ
ール１０６ｂをエッチングで形成する際に上部電極２０
５および第２の誘電体層２０４をエッチングしすぎたと
しても、コンタクトホール１０６ｂが下部電極２０３へ
到達することがない。その結果、さらに不揮発性半導体
記憶装置の信頼性を高めることができる。
は上部電極２０５と、第２の誘電体層１０４とトンネル
酸化膜２０２とフィールド酸化膜２０１とが形成されて
おり、コンタクトホール１０６ｂの真下には下部電極２
０３が形成されていない。このため、仮にコンタクトホ
ール１０６ｂをエッチングで形成する際に上部電極２０
５および第２の誘電体層２０４をエッチングしすぎたと
しても、コンタクトホール１０６ｂが下部電極２０３へ
到達することがない。その結果、さらに不揮発性半導体
記憶装置の信頼性を高めることができる。
【００７０】また、フローティングゲート電極１０３と
下部電極２０３とダイオード２６０とは同一のポリシリ
コン膜により構成される。第１の誘電体層１０４と第２
の誘電体層２０４とは同一の誘電体層により構成され
る。コントロールゲート電極１０５と上部電極２０５と
ゲート電極３０３とは同一のポリシリコン膜により形成
される。このため、製造工程を減らすことができる。ま
た、第１および第２の誘電体層１０４および２０４は、
第１のシリコン酸化膜１０４ａと、シリコン窒化膜１０
４ｂと、第２のシリコン酸化膜１０４ｃとが積層され
た、いわゆるＯＮＯ膜であるため、シリコン酸化膜のみ
で形成されている場合に比べて容量を向上させることが
できる。
下部電極２０３とダイオード２６０とは同一のポリシリ
コン膜により構成される。第１の誘電体層１０４と第２
の誘電体層２０４とは同一の誘電体層により構成され
る。コントロールゲート電極１０５と上部電極２０５と
ゲート電極３０３とは同一のポリシリコン膜により形成
される。このため、製造工程を減らすことができる。ま
た、第１および第２の誘電体層１０４および２０４は、
第１のシリコン酸化膜１０４ａと、シリコン窒化膜１０
４ｂと、第２のシリコン酸化膜１０４ｃとが積層され
た、いわゆるＯＮＯ膜であるため、シリコン酸化膜のみ
で形成されている場合に比べて容量を向上させることが
できる。
【００７１】また、絶縁体であるフィールド酸化膜２０
１上にキャパシタ２５０およびダイオード２６０が形成
されているため、キャパシタ２５０およびダイオード２
６０が直接シリコン基板１に接触することがない。その
結果、これらの素子としてのキャパシタ２５０およびダ
イオード２６０が他の素子とショートすることがないた
め、不揮発性半導体記憶装置の信頼性が向上する。な
お、キャパシタ２５０およびダイオード２６０は、コン
トロールゲート電極１０５に印加するための高電圧を発
生させるチャージアップ回路の構成要素として用いられ
る。
１上にキャパシタ２５０およびダイオード２６０が形成
されているため、キャパシタ２５０およびダイオード２
６０が直接シリコン基板１に接触することがない。その
結果、これらの素子としてのキャパシタ２５０およびダ
イオード２６０が他の素子とショートすることがないた
め、不揮発性半導体記憶装置の信頼性が向上する。な
お、キャパシタ２５０およびダイオード２６０は、コン
トロールゲート電極１０５に印加するための高電圧を発
生させるチャージアップ回路の構成要素として用いられ
る。
【００７２】さらに、ダイオード２６０のｎ型領域２２
１およびｐ型領域２２２に達するコンタクトホール１０
６ｃおよび１０６ｄが層間絶縁膜１０６に形成される。
このコンタクトホール１０６ｃおよび１０６ｄは、下部
電極２０３の頂面２０３ｔと同じ高さの部分に達するた
め、コンタクトホール１０６ｃおよび１０６ｄの深さ
と、コンタクトホール１０６ａの深さとの差が小さくな
る。その結果、コンタクトホール１０６ｃおよび１０６
ｄを形成する際に、ｎ型領域２２１およびｐ型領域２２
２をエッチングしすぎることがないため、さらに不揮発
性半導体記憶装置の信頼性が向上する。
１およびｐ型領域２２２に達するコンタクトホール１０
６ｃおよび１０６ｄが層間絶縁膜１０６に形成される。
このコンタクトホール１０６ｃおよび１０６ｄは、下部
電極２０３の頂面２０３ｔと同じ高さの部分に達するた
め、コンタクトホール１０６ｃおよび１０６ｄの深さ
と、コンタクトホール１０６ａの深さとの差が小さくな
る。その結果、コンタクトホール１０６ｃおよび１０６
ｄを形成する際に、ｎ型領域２２１およびｐ型領域２２
２をエッチングしすぎることがないため、さらに不揮発
性半導体記憶装置の信頼性が向上する。
【００７３】（実施の形態２）図５１は、この発明の実
施の形態２に従った不揮発性半導体記憶装置の周辺領域
を示す平面図である。図５１を参照して、この発明の実
施の形態２に従った不揮発性半導体記憶装置では、周辺
領域２００に、キャパシタ２５０を取囲む外周層２３０
が形成されている点で、実施の形態１に従った周辺領域
２００と異なる。外周層２３０は、リング状に構成さ
れ、下部電極２３１と、上部電極２３２とを含む。
施の形態２に従った不揮発性半導体記憶装置の周辺領域
を示す平面図である。図５１を参照して、この発明の実
施の形態２に従った不揮発性半導体記憶装置では、周辺
領域２００に、キャパシタ２５０を取囲む外周層２３０
が形成されている点で、実施の形態１に従った周辺領域
２００と異なる。外周層２３０は、リング状に構成さ
れ、下部電極２３１と、上部電極２３２とを含む。
【００７４】外周層２３０はキャパシタ２５０を取囲む
ようにほぼ四角形状に形成されているが、外周層２３０
の形状はこれに限られるものではなく、たとえば円形
状、三角形状または五角形状などのさまざまな形状とす
ることが可能である。
ようにほぼ四角形状に形成されているが、外周層２３０
の形状はこれに限られるものではなく、たとえば円形
状、三角形状または五角形状などのさまざまな形状とす
ることが可能である。
【００７５】図５２は、図５１中のＬＩＩ−ＬＩＩ線に
沿って見た断面を示す図である。図５２を参照して、こ
の発明の実施の形態２に従った不揮発性半導体記憶装置
では、周辺領域２００に外周層２３０が形成されている
点で、実施の形態１に従った周辺領域２００と異なる。
外周層２３０は、フィールド酸化膜２０１上に形成され
る。外周層２３０は、下部電極２３１と、下部電極２３
１上に形成された第２の誘電体層２０４と、第２の誘電
体層２０４上に形成された上部電極２３２とを有する。
上部電極２３２は、外周層２３０の頂面２３０ｔを有す
る。頂面２３０ｔの高さは、第１頂面２４１ｔの高さと
ほぼ等しい。下部電極２３１と下部電極２０３とは同一
の層により構成される。上部電極２３２と上部電極２０
５とは同一の層により構成される。
沿って見た断面を示す図である。図５２を参照して、こ
の発明の実施の形態２に従った不揮発性半導体記憶装置
では、周辺領域２００に外周層２３０が形成されている
点で、実施の形態１に従った周辺領域２００と異なる。
外周層２３０は、フィールド酸化膜２０１上に形成され
る。外周層２３０は、下部電極２３１と、下部電極２３
１上に形成された第２の誘電体層２０４と、第２の誘電
体層２０４上に形成された上部電極２３２とを有する。
上部電極２３２は、外周層２３０の頂面２３０ｔを有す
る。頂面２３０ｔの高さは、第１頂面２４１ｔの高さと
ほぼ等しい。下部電極２３１と下部電極２０３とは同一
の層により構成される。上部電極２３２と上部電極２０
５とは同一の層により構成される。
【００７６】次に、図５１および図５２で示す周辺領域
２００を有する不揮発性半導体記憶装置の製造方法につ
いて説明する。図５３および図５４は、図５２で示す周
辺領域の製造方法を説明するための断面図である。図５
３を参照して、実施の形態１と同様の工程に従ってシリ
コン基板１上にフィールド酸化膜２０１、トンネル酸化
膜２０２を形成し、トンネル酸化膜２０２上にポリシリ
コン膜を形成する。ポリシリコン膜上にレジストを塗布
し、このレジストを所定の形状にパターニングすること
によりレジストパターン４０１を形成する。レジストパ
ターン４０１をマスクとしてポリシリコン膜をエッチン
グすることによりキャパシタの下部電極２０３と、外周
層の下部電極２３１を形成する。
２００を有する不揮発性半導体記憶装置の製造方法につ
いて説明する。図５３および図５４は、図５２で示す周
辺領域の製造方法を説明するための断面図である。図５
３を参照して、実施の形態１と同様の工程に従ってシリ
コン基板１上にフィールド酸化膜２０１、トンネル酸化
膜２０２を形成し、トンネル酸化膜２０２上にポリシリ
コン膜を形成する。ポリシリコン膜上にレジストを塗布
し、このレジストを所定の形状にパターニングすること
によりレジストパターン４０１を形成する。レジストパ
ターン４０１をマスクとしてポリシリコン膜をエッチン
グすることによりキャパシタの下部電極２０３と、外周
層の下部電極２３１を形成する。
【００７７】その後、実施の形態１と同様の工程に従い
第２の誘電体層２０４を形成し、第２の誘電体層２０４
上にポリシリコン膜を形成する。ポリシリコン膜上にレ
ジストを塗布し、このレジストをフォトリソグラフィ工
程に従ってパターニングすることによりレジストパター
ン４０３を形成する。レジストパターン４０３をマスク
としてポリシリコン膜をエッチングすることにより、上
部電極２０５および２３２を形成する。これにより、キ
ャパシタ２５０と外周層２３０とを形成する。その後、
実施の形態１の工程と同様の工程に従い、図５１および
図５２で示す不揮発性半導体記憶装置が完成する。
第２の誘電体層２０４を形成し、第２の誘電体層２０４
上にポリシリコン膜を形成する。ポリシリコン膜上にレ
ジストを塗布し、このレジストをフォトリソグラフィ工
程に従ってパターニングすることによりレジストパター
ン４０３を形成する。レジストパターン４０３をマスク
としてポリシリコン膜をエッチングすることにより、上
部電極２０５および２３２を形成する。これにより、キ
ャパシタ２５０と外周層２３０とを形成する。その後、
実施の形態１の工程と同様の工程に従い、図５１および
図５２で示す不揮発性半導体記憶装置が完成する。
【００７８】このように構成された不揮発性半導体記憶
装置では、まず、実施の形態１に従った不揮発性半導体
記憶装置と同様の効果がある。さらに、キャパシタ２５
０を覆うように外周層２３０が形成される。外周層２３
０の頂面２３０ｔの高さは、、キャパシタ２５０の上部
電極２０５の第１頂面２４１ｔの高さとほぼ等しいた
め、図５４で示す工程において、レジストを塗布する場
合であっても、このレジストが上部電極２０５から周囲
に流れることはない。さらに、後の工程で上部電極の上
に層間絶縁膜を形成する場合でも、層間絶縁膜を構成す
るシリコン酸化膜がキャパシタ２５０の外周部へ流れる
ことはない。すなわち、キャパシタ２５０と、外周層２
３０との高さをほぼ等しくできるため、フィールド酸化
膜２０１上での素子の平坦性を向上させることができ
る。その結果、後の工程での平坦化処理を行なう必要が
なくなる。これにより、不揮発性半導体記憶装置の信頼
性が向上する。
装置では、まず、実施の形態１に従った不揮発性半導体
記憶装置と同様の効果がある。さらに、キャパシタ２５
０を覆うように外周層２３０が形成される。外周層２３
０の頂面２３０ｔの高さは、、キャパシタ２５０の上部
電極２０５の第１頂面２４１ｔの高さとほぼ等しいた
め、図５４で示す工程において、レジストを塗布する場
合であっても、このレジストが上部電極２０５から周囲
に流れることはない。さらに、後の工程で上部電極の上
に層間絶縁膜を形成する場合でも、層間絶縁膜を構成す
るシリコン酸化膜がキャパシタ２５０の外周部へ流れる
ことはない。すなわち、キャパシタ２５０と、外周層２
３０との高さをほぼ等しくできるため、フィールド酸化
膜２０１上での素子の平坦性を向上させることができ
る。その結果、後の工程での平坦化処理を行なう必要が
なくなる。これにより、不揮発性半導体記憶装置の信頼
性が向上する。
【００７９】さらに、後の工程で第２の誘電体層２０４
をウエットエッチングで除去する際に、キャパシタ２５
０が外周層２３０で取囲まれているために、エッチング
液が過剰にキャパシタ２５０に接触することがない。そ
の結果、キャパシタ２５０を構成する第２の誘電体層２
０４が過剰にエッチングされることなくキャパシタの容
量の低下を防止することができる。
をウエットエッチングで除去する際に、キャパシタ２５
０が外周層２３０で取囲まれているために、エッチング
液が過剰にキャパシタ２５０に接触することがない。そ
の結果、キャパシタ２５０を構成する第２の誘電体層２
０４が過剰にエッチングされることなくキャパシタの容
量の低下を防止することができる。
【００８０】（実施の形態３）図５５は、この発明の実
施の形態３に従った不揮発性半導体記憶装置の周辺領域
の平面図である。図５５を参照して、この発明の実施の
形態３に従った不揮発性半導体記憶装置の周辺領域２０
０では、上部電極２０５が実施の形態１および２の上部
電極２０５に比べて大きくなり、上部電極２０５が、下
部電極２０３の大部分を覆っている点で、実施の形態１
に従ったキャパシタ２５０と異なる。上部電極２０５は
板状に形成されており、その平面積は、実施の形態１の
上部電極２０５に比べて大きい。
施の形態３に従った不揮発性半導体記憶装置の周辺領域
の平面図である。図５５を参照して、この発明の実施の
形態３に従った不揮発性半導体記憶装置の周辺領域２０
０では、上部電極２０５が実施の形態１および２の上部
電極２０５に比べて大きくなり、上部電極２０５が、下
部電極２０３の大部分を覆っている点で、実施の形態１
に従ったキャパシタ２５０と異なる。上部電極２０５は
板状に形成されており、その平面積は、実施の形態１の
上部電極２０５に比べて大きい。
【００８１】このように構成された、この発明の実施の
形態３に従った不揮発性半導体記憶装置では、まず、実
施の形態１に従った不揮発性半導体記憶装置と同様の効
果がある。さらに、周辺領域２００において、上部電極
２０５の面積が大きくなるため、上部電極２０５と下部
電極２０３の対向面積が大きくなる。その結果、キャパ
シタ２５０の容量をさらに増加させることができる。
形態３に従った不揮発性半導体記憶装置では、まず、実
施の形態１に従った不揮発性半導体記憶装置と同様の効
果がある。さらに、周辺領域２００において、上部電極
２０５の面積が大きくなるため、上部電極２０５と下部
電極２０３の対向面積が大きくなる。その結果、キャパ
シタ２５０の容量をさらに増加させることができる。
【００８２】（実施の形態４）図５６は、この発明の実
施の形態４に従った不揮発性半導体記憶装置の周辺領域
の平面図である。図５６を参照して、この発明の実施の
形態４に従った不揮発性半導体記憶装置の周辺領域２０
０では、キャパシタ２５０を覆うように外周層２３０が
設けられている点で、実施の形態３に従った周辺領域２
００と異なる。外周層２３０は、実施の形態２で示した
外周層２３０と同様に構成されている。
施の形態４に従った不揮発性半導体記憶装置の周辺領域
の平面図である。図５６を参照して、この発明の実施の
形態４に従った不揮発性半導体記憶装置の周辺領域２０
０では、キャパシタ２５０を覆うように外周層２３０が
設けられている点で、実施の形態３に従った周辺領域２
００と異なる。外周層２３０は、実施の形態２で示した
外周層２３０と同様に構成されている。
【００８３】このように構成された不揮発性半導体記憶
装置では、実施の形態１から３で示したすべての効果が
ある。
装置では、実施の形態１から３で示したすべての効果が
ある。
【００８４】（実施の形態５）図５７は、この発明の実
施の形態５に従った不揮発性半導体記憶装置の周辺領域
の平面図である。図５７を参照して、この発明の実施の
形態５に従った不揮発性半導体記憶装置の周辺領域２０
０では、上部電極２０５に、ガードリングゲート２７１
が設けられており、下部電極２０３の全外周部が上部電
極２０５で覆われている点で、実施の形態１で示した周
辺領域２００と異なる。上部電極２０５は、下部電極２
０３のほぼすべてを覆い、上部電極２０５に覆われてい
ない部分にダイオード２６０が構成されている。
施の形態５に従った不揮発性半導体記憶装置の周辺領域
の平面図である。図５７を参照して、この発明の実施の
形態５に従った不揮発性半導体記憶装置の周辺領域２０
０では、上部電極２０５に、ガードリングゲート２７１
が設けられており、下部電極２０３の全外周部が上部電
極２０５で覆われている点で、実施の形態１で示した周
辺領域２００と異なる。上部電極２０５は、下部電極２
０３のほぼすべてを覆い、上部電極２０５に覆われてい
ない部分にダイオード２６０が構成されている。
【００８５】図５８は、図５７中のＬＶＩＩＩ−ＬＶＩ
ＩＩ線に沿って見た断面を示す図である。図５８を参照
して、周辺領域２００において、上部電極２０５により
構成されるガードリングゲート２７１が設けられている
点で、実施の形態１に従った周辺領域２００と異なる。
これにより、上部電極２０５は、第２の誘電体層２０４
を介在させて、下部電極２０３の側面２０３ｓ全面に向
かい合う。上部電極２０５により覆われていない領域に
ダイオード２６０が形成されている。
ＩＩ線に沿って見た断面を示す図である。図５８を参照
して、周辺領域２００において、上部電極２０５により
構成されるガードリングゲート２７１が設けられている
点で、実施の形態１に従った周辺領域２００と異なる。
これにより、上部電極２０５は、第２の誘電体層２０４
を介在させて、下部電極２０３の側面２０３ｓ全面に向
かい合う。上部電極２０５により覆われていない領域に
ダイオード２６０が形成されている。
【００８６】このように構成された、この発明の実施の
形態５に従った不揮発性半導体記憶装置では、まず、実
施の形態１に従った不揮発性半導体記憶装置と同様の効
果がある。さらに、下部電極２０３の側面２０３ｓ全体
が上部電極２０５で覆われるため、下部電極２０３と上
部電極２０５との対向面積を大きくすることができ、キ
ャパシタ２５０の容量をさらに増加させることができ
る。
形態５に従った不揮発性半導体記憶装置では、まず、実
施の形態１に従った不揮発性半導体記憶装置と同様の効
果がある。さらに、下部電極２０３の側面２０３ｓ全体
が上部電極２０５で覆われるため、下部電極２０３と上
部電極２０５との対向面積を大きくすることができ、キ
ャパシタ２５０の容量をさらに増加させることができ
る。
【００８７】図５９は、図５７および図５８で示す周辺
領域の製造方法を説明するための断面図である。まず、
実施の形態１と同様に、シリコン基板１上にフィールド
酸化膜２０１、トンネル酸化膜２０２、下部電極２０
３、第２の誘電体層２０４を形成する。第２の誘電体層
２０４上にポリシリコン膜を形成する。ポリシリコン膜
上にレジストを塗布し、レジストをフォトリソグラフィ
工程に従ってパターニングする。これによりレジストパ
ターン４０３を形成する。レジストパターン４０３に従
ってポリシリコン膜をエッチングすることにより上部電
極２０５を形成する。上部電極２０５は下部電極２０３
の側面２０３ｓ全体を覆う。上部電極２０５はガードリ
ングゲート２７１を有する。その後、実施の形態１の工
程と同様の工程に従い図５７および図５８で示す周辺領
域を有する不揮発性半導体記憶装置が完成する。
領域の製造方法を説明するための断面図である。まず、
実施の形態１と同様に、シリコン基板１上にフィールド
酸化膜２０１、トンネル酸化膜２０２、下部電極２０
３、第２の誘電体層２０４を形成する。第２の誘電体層
２０４上にポリシリコン膜を形成する。ポリシリコン膜
上にレジストを塗布し、レジストをフォトリソグラフィ
工程に従ってパターニングする。これによりレジストパ
ターン４０３を形成する。レジストパターン４０３に従
ってポリシリコン膜をエッチングすることにより上部電
極２０５を形成する。上部電極２０５は下部電極２０３
の側面２０３ｓ全体を覆う。上部電極２０５はガードリ
ングゲート２７１を有する。その後、実施の形態１の工
程と同様の工程に従い図５７および図５８で示す周辺領
域を有する不揮発性半導体記憶装置が完成する。
【００８８】（実施の形態６）図６０は、この発明の実
施の形態６に従った不揮発性半導体記憶装置の周辺領域
の平面図である。図６０を参照して、この発明の実施の
形態６に従った不揮発性半導体記憶装置の周辺領域２０
０では、キャパシタ２５０を取囲む外周層２３０が形成
されている点で、実施の形態５に従った不揮発性半導体
記憶装置の周辺領域２００と異なる。
施の形態６に従った不揮発性半導体記憶装置の周辺領域
の平面図である。図６０を参照して、この発明の実施の
形態６に従った不揮発性半導体記憶装置の周辺領域２０
０では、キャパシタ２５０を取囲む外周層２３０が形成
されている点で、実施の形態５に従った不揮発性半導体
記憶装置の周辺領域２００と異なる。
【００８９】このように構成された実施の形態６に従っ
た不揮発性半導体記憶装置では、実施の形態５に従った
不揮発性半導体記憶装置と実施の形態２に従った不揮発
性半導体記憶装置の効果がある。
た不揮発性半導体記憶装置では、実施の形態５に従った
不揮発性半導体記憶装置と実施の形態２に従った不揮発
性半導体記憶装置の効果がある。
【００９０】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。まず、導電層としては、たとえば、
上述のポリシリコンだけでなくポリシリコン層の上にチ
タンシリサイドやタングステンシリサイドなどの金属層
を設けてもよい。さらに、配線層としてはアルミニウム
合金だけでなくタングステンなどを用いてもよい。ま
た、周辺領域に複数のキャパシタとダイオードを形成
し、これらを接続することによりチャージアップ回路を
構成してもよい。
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。まず、導電層としては、たとえば、
上述のポリシリコンだけでなくポリシリコン層の上にチ
タンシリサイドやタングステンシリサイドなどの金属層
を設けてもよい。さらに、配線層としてはアルミニウム
合金だけでなくタングステンなどを用いてもよい。ま
た、周辺領域に複数のキャパシタとダイオードを形成
し、これらを接続することによりチャージアップ回路を
構成してもよい。
【００９１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００９２】
【発明の効果】この発明に従えば、信頼性の高い不揮発
性半導体記憶装置を提供することができる。
性半導体記憶装置を提供することができる。
【図１】 この発明の実施の形態１に従った不揮発性半
導体記憶装置の平面図である。
導体記憶装置の平面図である。
【図２】 この発明の実施の形態１に従った不揮発性半
導体記憶装置のメモリセル領域を示す平面図である。
導体記憶装置のメモリセル領域を示す平面図である。
【図３】 この発明の実施の形態１に従った不揮発性半
導体記憶装置の周辺領域を示す平面図である。
導体記憶装置の周辺領域を示す平面図である。
【図４】 この発明の実施の形態１に従った不揮発性半
導体記憶装置の周辺回路領域を示す平面図である。
導体記憶装置の周辺回路領域を示す平面図である。
【図５】 図２中のＶ−Ｖ線に沿って見た断面を示す図
である。
である。
【図６】 図５中のＶＩで囲んだ部分を拡大して示す断
面図である。
面図である。
【図７】 図２中のＶＩＩ−ＶＩＩ線に沿って見た断面
を示す図である。
を示す図である。
【図８】 図３中のＶＩＩＩ−ＶＩＩＩ線に沿って見た
断面を示す図である。
断面を示す図である。
【図９】 図８中のＩＸで囲んだ部分を拡大して示す断
面図である。
面図である。
【図１０】 図４中のＸ−Ｘ線に沿って見た断面を示す
図である。
図である。
【図１１】 図５で示すメモリセル領域の製造方法の第
１工程を示す断面図である。
１工程を示す断面図である。
【図１２】 図７で示すメモリセル領域の製造方法の第
１工程を示す断面図である。
１工程を示す断面図である。
【図１３】 図８で示す周辺領域の製造方法の第１工程
を示す断面図である。
を示す断面図である。
【図１４】 図１０で示す周辺回路領域の製造方法の第
１工程を示す断面図である。
１工程を示す断面図である。
【図１５】 図５で示すメモリセル領域の製造方法の第
２工程を示す断面図である。
２工程を示す断面図である。
【図１６】 図７で示すメモリセル領域の製造方法の第
２工程を示す断面図である。
２工程を示す断面図である。
【図１７】 図８で示す周辺領域の製造方法の第２工程
を示す断面図である。
を示す断面図である。
【図１８】 図１０で示す周辺回路領域の製造方法の第
２工程を示す断面図である。
２工程を示す断面図である。
【図１９】 図５で示すメモリセル領域の製造方法の第
３工程を示す断面図である。
３工程を示す断面図である。
【図２０】 図７で示すメモリセル領域の製造方法の第
３工程を示す断面図である。
３工程を示す断面図である。
【図２１】 図８で示す周辺領域の製造方法の第３工程
を示す断面図である。
を示す断面図である。
【図２２】 図１０で示す周辺回路領域の製造方法の第
３工程を示す断面図である。
３工程を示す断面図である。
【図２３】 図５で示すメモリセル領域の製造方法の第
４工程を示す断面図である。
４工程を示す断面図である。
【図２４】 図７で示すメモリセル領域の製造方法の第
４工程を示す断面図である。
４工程を示す断面図である。
【図２５】 図８で示す周辺領域の製造方法の第４工程
を示す断面図である。
を示す断面図である。
【図２６】 図１０で示す周辺回路領域の製造方法の第
４工程を示す断面図である。
４工程を示す断面図である。
【図２７】 図５で示すメモリセル領域の製造方法の第
５工程を示す断面図である。
５工程を示す断面図である。
【図２８】 図７で示すメモリセル領域の製造方法の第
５工程を示す断面図である。
５工程を示す断面図である。
【図２９】 図８で示す周辺領域の製造方法の第５工程
を示す断面図である。
を示す断面図である。
【図３０】 図１０で示す周辺回路領域の製造方法の第
５工程を示す断面図である。
５工程を示す断面図である。
【図３１】 図５で示すメモリセル領域の製造方法の第
６工程を示す断面図である。
６工程を示す断面図である。
【図３２】 図７で示すメモリセル領域の製造方法の第
６工程を示す断面図である。
６工程を示す断面図である。
【図３３】 図８で示す周辺領域の製造方法の第６工程
を示す断面図である。
を示す断面図である。
【図３４】 図１０で示す周辺回路領域の製造方法の第
６工程を示す断面図である。
６工程を示す断面図である。
【図３５】 図５で示すメモリセル領域の製造方法の第
７工程を示す断面図である。
７工程を示す断面図である。
【図３６】 図７で示すメモリセル領域の製造方法の第
７工程を示す断面図である。
７工程を示す断面図である。
【図３７】 図８で示す周辺領域の製造方法の第７工程
を示す断面図である。
を示す断面図である。
【図３８】 図１０で示す周辺回路領域の製造方法の第
７工程を示す断面図である。
７工程を示す断面図である。
【図３９】 図５で示すメモリセル領域の製造方法の第
８工程を示す断面図である。
８工程を示す断面図である。
【図４０】 図７で示すメモリセル領域の製造方法の第
８工程を示す断面図である。
８工程を示す断面図である。
【図４１】 図８で示す周辺領域の製造方法の第８工程
を示す断面図である。
を示す断面図である。
【図４２】 図１０で示すメモリセル領域の製造方法の
第８工程を示す断面図である。
第８工程を示す断面図である。
【図４３】 図５で示すメモリセル領域の製造方法の第
９工程を示す断面図である。
９工程を示す断面図である。
【図４４】 図７で示すメモリセル領域の製造方法の第
９工程を示す断面図である。
９工程を示す断面図である。
【図４５】 図８で示す周辺領域の製造方法の第９工程
を示す断面図である。
を示す断面図である。
【図４６】 図１０で示す周辺回路領域の製造方法の第
９工程を示す断面図である。
９工程を示す断面図である。
【図４７】 図５で示すメモリセル領域の製造方法の第
１０工程を示す断面図である。
１０工程を示す断面図である。
【図４８】 図７で示すメモリセル領域の製造方法の第
１０工程を示す断面図である。
１０工程を示す断面図である。
【図４９】 図８で示す周辺領域の製造方法の第１０工
程を示す断面図である。
程を示す断面図である。
【図５０】 図１０で示す周辺回路領域の製造方法の第
１０工程を示す断面図である。
１０工程を示す断面図である。
【図５１】 この発明の実施の形態２に従った不揮発性
半導体記憶装置の周辺領域を示す平面図である。
半導体記憶装置の周辺領域を示す平面図である。
【図５２】 図５１中のＬＩＩ−ＬＩＩ線に沿って見た
断面を示す図である。
断面を示す図である。
【図５３】 図５２で示す周辺領域の製造方法の第１工
程を示す断面図である。
程を示す断面図である。
【図５４】 図５２で示す周辺領域の製造方法の第２工
程を示す断面図である。
程を示す断面図である。
【図５５】 この発明の実施の形態３に従った不揮発性
半導体記憶装置の周辺領域の平面図である。
半導体記憶装置の周辺領域の平面図である。
【図５６】 この発明の実施の形態４に従った不揮発性
半導体記憶装置の周辺領域の平面図である。
半導体記憶装置の周辺領域の平面図である。
【図５７】 この発明の実施の形態５に従った不揮発性
半導体記憶装置の周辺領域の平面図である。
半導体記憶装置の周辺領域の平面図である。
【図５８】 図５７中のＬＶＩＩＩ−ＬＶＩＩＩ線に沿
って見た断面を示す図である。
って見た断面を示す図である。
【図５９】 図５７および図５８で示す周辺領域の製造
方法を示す断面図である。
方法を示す断面図である。
【図６０】 この発明の実施の形態６に従った不揮発性
半導体記憶装置の周辺領域の平面図である。
半導体記憶装置の周辺領域の平面図である。
【図６１】 従来の不揮発性半導体記憶装置の断面図で
ある。
ある。
【図６２】 問題点を説明するために示す不揮発性半導
体記憶装置の断面図である。
体記憶装置の断面図である。
１ シリコン基板、１ｆ 主表面、１０２ トンネル酸
化膜、１０３ フローティングゲート電極、１０４ 第
１の誘電体層、１０４ａ 第１のシリコン酸化膜、１０
４ｂ シリコン窒化膜、１０４ｃ 第２のシリコン酸化
膜、１０５ コントロールゲート電極、１０６ 層間絶
縁膜、１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ コン
タクトホール、２００ 周辺領域、２０１ フィールド
酸化膜、２０３ 下部電極、２０３ｓ 側面、２０３ｔ
頂面、２０４ 第２の誘電体層、２０５ 上部電極、
２４１ｔ 第１頂面、２４２ｔ 第２頂面、２５０ キ
ャパシタ、２６０ ダイオード。
化膜、１０３ フローティングゲート電極、１０４ 第
１の誘電体層、１０４ａ 第１のシリコン酸化膜、１０
４ｂ シリコン窒化膜、１０４ｃ 第２のシリコン酸化
膜、１０５ コントロールゲート電極、１０６ 層間絶
縁膜、１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ コン
タクトホール、２００ 周辺領域、２０１ フィールド
酸化膜、２０３ 下部電極、２０３ｓ 側面、２０３ｔ
頂面、２０４ 第２の誘電体層、２０５ 上部電極、
２４１ｔ 第１頂面、２４２ｔ 第２頂面、２５０ キ
ャパシタ、２６０ ダイオード。
フロントページの続き
Ｆターム(参考） 5F083 EP02 EP23 EP55 EP56 ER22
JA04 JA33 JA36 JA56 MA06
MA15 MA16 MA20 PR29 PR42
PR49 PR52 ZA01
5F101 BA05 BA07 BA29 BA36 BB05
BD02 BD35 BD37 BE07 BH19
BH21
Claims (13)
- 【請求項１】 半導体基板と、 前記半導体基板の上に形成された不揮発性メモリセルト
ランジスタと、 前記半導体基板の上に形成されたキャパシタとを備え、 前記不揮発性メモリセルトランジスタは、ゲート絶縁膜
を介在させて前記半導体基板の上に形成されたフローテ
ィングゲート電極と、 前記フローティングゲート電極の上に形成された第１の
誘電体層と、 前記第１の誘電体層の上に形成されたコントロールゲー
ト電極とを含み、 前記キャパシタは、前記半導体基板の上に形成された下
部電極と、 前記下部電極の上に形成された第２の誘電体層と、 前記下部電極の上に前記第２の誘電体層を介在させて形
成された部分を有する上部電極とを含み、 前記フローティングゲート電極と前記下部電極とは、同
一層に配置された導電層を含み、 前記第１の誘電体層と前記第２の誘電体層とは、同一層
に配置された誘電体層を含み、 前記コントロールゲート電極と前記上部電極とは、同一
層に配置された導電層を含み、 前記上部電極は、前記半導体基板から相対的に遠い部分
に位置する第１頂面と、前記第１頂面に連なるように前
記半導体基板の上に形成されて前記半導体基板に相対的
に近い部分に位置する第２頂面とを有する、不揮発性半
導体記憶装置。 - 【請求項２】 前記第１の誘電体層と前記第２の誘電体
層とは、第１のシリコン酸化膜と、シリコン窒化膜と、
第２のシリコン酸化膜とが順に積層された構造を有す
る、請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記半導体基板の上に形成された層間絶
縁膜をさらに備え、前記層間絶縁膜には、前記半導体基
板に達する第１の孔と、前記上部電極の前記第２頂面に
達する第２の孔とが形成されている、請求項１または２
に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記半導体基板は主表面を有し、前記主
表面と前記第１頂面と前記第２頂面とは、ほぼ平行であ
る、請求項１から３のいずれか１項に記載の不揮発性半
導体記憶装置。 - 【請求項５】 前記半導体基板の上に形成された分離絶
縁膜をさらに備え、前記分離絶縁膜の上に前記下部電極
および前記上部電極が形成されている、請求項１から４
のいずれか１項に記載の不揮発性半導体記憶装置。 - 【請求項６】 前記下部電極に接続されたダイオードを
さらに備えた、請求項１から５のいずれか１項に記載の
不揮発性半導体記憶装置。 - 【請求項７】 前記ダイオードと前記下部電極とは、直
接接触するように同一の層により形成される、請求項６
に記載の不揮発性半導体記憶装置。 - 【請求項８】 前記半導体基板の上に形成された層間絶
縁膜をさらに備え、前記層間絶縁膜には、前記半導体基
板に達する第１の孔と、前記上部電極の前記第２頂面に
達する第２の孔と、前記ダイオードに達する第３の孔と
が形成されている、請求項７に記載の不揮発性半導体記
憶装置。 - 【請求項９】 前記下部電極は頂面と側面とを有し、前
記上部電極は、前記第２の誘電体層を介在させて前記下
部電極の前記頂面の一部分と前記側面の一部分とに向か
い合う、請求項１から８のいずれか１項に記載の不揮発
性半導体記憶装置。 - 【請求項１０】 前記上部電極は、前記第２の誘電体層
を介在させて前記側面の全体に向かい合う、請求項９に
記載の不揮発性半導体記憶装置。 - 【請求項１１】 前記上部電極と前記下部電極とを取囲
むように前記半導体基板の上に形成された外周層をさら
に備え、前記外周層の頂面の高さと前記上部電極の第１
頂面の高さとはほぼ等しい、請求項１から１０のいずれ
か１項に記載の不揮発性半導体記憶装置。 - 【請求項１２】 前記外周層は、前記下部電極、前記第
２の誘電体層および前記上部電極を構成する層と同一の
層により構成される、請求項１１に記載の不揮発性半導
体記憶装置。 - 【請求項１３】 前記不揮発性メモリセルトランジスタ
が形成されるメモリセル領域と、前記キャパシタが形成
される周辺領域とをさらに備えた、請求項１から１２の
いずれか１項に記載の不揮発性半導体記憶装置。
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|---|---|---|---|---|
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| JP5129541B2 (ja) * | 2007-10-15 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN113594167B (zh) * | 2021-07-29 | 2024-03-12 | 上海集成电路制造创新中心有限公司 | 非易失性可编程异质结存储器 |
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|---|---|---|---|---|
| JP2871593B2 (ja) * | 1996-05-30 | 1999-03-17 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US6037216A (en) * | 1998-11-02 | 2000-03-14 | Vanguard International Semiconductor Corporation | Method for simultaneously fabricating capacitor structures, for giga-bit DRAM cells, and peripheral interconnect structures, using a dual damascene process |
-
2001
- 2001-07-17 JP JP2001216581A patent/JP2003031703A/ja not_active Withdrawn
-
2002
- 2002-04-09 US US10/118,139 patent/US20030015754A1/en not_active Abandoned
- 2002-04-11 TW TW091107327A patent/TW561625B/zh active
- 2002-04-16 KR KR1020020020559A patent/KR20030006942A/ko active IP Right Grant
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|---|---|---|---|---|
| KR100874927B1 (ko) | 2007-07-09 | 2008-12-19 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| US7868371B2 (en) | 2007-07-09 | 2011-01-11 | Samsung Electronics Co., Ltd. | Non-volatile memory device and fabrication method thereof |
Also Published As
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|---|---|
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| US20030015754A1 (en) | 2003-01-23 |
| KR20030006942A (ko) | 2003-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081007 |