CN113270413A - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN113270413A
CN113270413A CN202110183995.XA CN202110183995A CN113270413A CN 113270413 A CN113270413 A CN 113270413A CN 202110183995 A CN202110183995 A CN 202110183995A CN 113270413 A CN113270413 A CN 113270413A
Authority
CN
China
Prior art keywords
electrode
region
substrate
memory device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110183995.XA
Other languages
English (en)
Inventor
郑承宰
金哉勋
朴光浩
孙龙勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN113270413A publication Critical patent/CN113270413A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种半导体器件包括在第一方向上延伸的位线、在第二方向上延伸的栅电极、在第三方向上延伸并连接到位线的半导体图案、以及电容器。电容器包括连接到半导体图案的第一电极以及在第一电极和第二电极之间的电介质膜。第一方向或第二方向垂直于衬底的上表面。第一电极包括平行于衬底的上表面的上板区域和下板区域以及连接上板区域和下板区域的连接区域。第一电极的上板区域和下板区域中的每个包括彼此面对的上表面和下表面。电介质膜沿着第一电极的上板区域和下板区域中的每个的上表面和下表面延伸。

Description

半导体存储器件
技术领域
发明构思涉及半导体存储器件和/或其制造方法，并且更具体地，涉及具有改善的电特性的三维半导体存储器件和/或其制造方法。
背景技术
为了对于消费者满意的性能和降低的价格，可能需要增加半导体元件的集成度。在半导体元件的情况下，由于集成度是确定产品价格的重要因素，因此可能特别需要增加的密度。
在常规的二维或平面半导体元件的情况下，由于集成度主要取决于单位存储单元所占据的面积，因此，其极大地受到形成精细图案的技术水平的影响。但是，由于超昂贵的装置用于图案的小型化，因此二维半导体元件的集成度正在增加但仍然受到限制。因此，已经提出了包括三维布置的存储单元的三维半导体存储元件。
发明内容
发明构思的方面提供了一种三维半导体存储器件，其中通过设计制造电极的形状来改善元件特性。
发明构思的各方面还提供一种用于制造三维半导体存储器件的方法，其中，通过设计制造电极的形状来改善元件特性。
根据发明构思的示例实施方式，一种半导体器件包括：衬底；在该衬底上并在第一方向上延伸的位线；栅电极，在衬底上并且在与第一方向不同的第二方向上延伸；半导体图案，连接到位线并在与第一方向和第二方向不同的第三方向上延伸；电容器，包括连接到半导体图案的第一电极、与第一电极间隔开的第二电极以及在第一电极与第二电极之间的电介质膜。第一方向和第二方向中的一个垂直于衬底的上表面。第一电极包括平行于衬底的上表面的上板区域和下板区域以及连接上板区域和下板区域的连接区域。第一电极的上板区域和第一电极的下板区域中的每个包括彼此面对的上表面和下表面。电介质膜沿着第一电极的上板区域的上表面和第一电极的上板区域的下表面延伸，并且电介质膜沿着第一电极的下板区域的上表面和第一电极的下板区域的下表面延伸。
根据发明构思的示例实施方式，一种半导体器件包括：衬底；在衬底上并在第一方向上延伸的位线；栅电极，在衬底上并在与第一方向不同的第二方向上延伸；半导体图案，连接到位线并在与第一方向和第二方向不同的第三方向上延伸；以及电容器，包括：连接到半导体图案的第一电极、与第一电极间隔开的第二电极以及位于第一电极与第二电极之间的电介质膜。第一方向和第二方向中的一个垂直于衬底的上表面。在沿第三方向截取的截面图中，第一电极包括在两侧的第一子电极区域和第二子电极区域并且第二电极位于其间。第一子电极区域和第二子电极区域中的每个包括在垂直于衬底的上表面的方向上延伸的连接部、从连接部的一端在第三方向上突出的第一突出部以及从连接部的另一端在第三方向上突出的第二突出部。电介质膜沿着第一子电极区域的第一突出部和第二突出部的轮廓延伸，并且电介质膜沿着第二子电极区域的第一突出部和第二突出部的轮廓延伸。
根据发明构思的一些示例实施方式，一种半导体存储器件包括：衬底；位线，位于衬底上并在垂直于衬底的上表面的第一方向上延伸；在衬底上的栅电极，该栅电极包括在平行于衬底的上表面的第二方向上延伸的上栅电极和下栅电极，上栅电极在第一方向上与下栅电极间隔开；半导体图案，设置在下栅电极和上栅电极之间并且电连接到位线；以及电容器，包括连接到半导体图案的第一电极、与第一电极间隔开的第二电极以及在第一电极和第二电极之间的电介质膜。第一电极包括平行于衬底的上表面的上板区域和下板区域以及连接上板区域和下板区域的连接区域。第一电极的连接区域具有闭环形状。第一电极的上板区域和第一电极的下板区域中的每个包括彼此面对的上表面和下表面。电介质膜沿着第一电极的上板区域的上表面和下表面延伸，并且电介质膜沿着第一电极的下板区域的上表面和下表面延伸。
然而，发明构思的方面不限于本文阐述的方面。通过以下示例实施方式的描述，本发明构思的上述和其他方面对于本领域普通技术人员将变得更加明显。
附图说明
通过参考附图详细描述其示例实施方式，发明构思的上述和其他方面以及特征将变得更加明显，其中：
图1是示出根据一些实施方式的三维半导体存储器件的单元阵列的示意性电路图；
图2是示出根据一些实施方式的半导体存储器件的平面图；
图3a至图3c分别是沿图2的线A-A、B-B和C-C截取的截面图；
图4a是以三维方式示出图2的第一电极的分解透视图；
图4b是沿图4a的线D-D截取并组合的截面图；
图5至图7是用于说明根据一些实施方式的半导体存储器件的图；
图8至图9b是用于说明根据一些实施方式的半导体存储器件的图；
图10至图11b是用于说明根据一些实施方式的半导体存储器件的图；
图12至图13b是用于说明根据一些实施方式的半导体存储器件的图；
图14a和图14b是用于说明根据一些实施方式的半导体存储器件的图；
图15是示出根据一些实施方式的三维半导体存储器件的单元阵列的示意性电路图；
图16至图17c是用于说明根据一些实施方式的半导体存储器件的图；
图18至图20是用于说明根据一些实施方式的半导体存储器件的图；
图21至图22c是用于说明根据一些实施方式的半导体存储器件的图；
图23是用于说明根据一些实施方式的半导体存储器件的图；
图24a至图30是用于说明根据一些实施方式的制造半导体存储器件的方法的中间阶段图；
图31a至图32b是用于说明根据一些实施方式的制造半导体存储器件的方法的中间阶段图；和
图33a至图34b是用于说明根据一些实施方式的制造半导体存储器件的方法的中间阶段图。
具体实施方式
图1是示出根据一些实施方式的三维半导体存储器件的单元阵列的示意性电路图。
参照图1，根据发明构思的实施方式的三维半导体存储器件的单元阵列CA可以包括多个子单元阵列SCA。作为示例，子单元阵列SCA可以沿着第二方向D2布置。
每个子单元阵列SCA可以包括多条位线BL、多条字线WL和多个存储单元晶体管MCT。单个存储单元晶体管MCT可以设置在单条字线WL和单条位线BL之间。
位线BL可以是在第三方向D3上堆叠在衬底上的导电图案(例如，金属线)。每条位线BL可以在第一方向D1上延伸。彼此相邻的位线BL可以在第三方向D3上彼此间隔开。
字线WL可以是在垂直于衬底的方向上(例如，在第三方向D3上)延伸的导电图案(例如，金属线)。一个子单元阵列SCA中的字线WL可以在第一方向D1上布置。彼此相邻的字线WL可以在第一方向D1上彼此间隔开。
存储单元晶体管MCT的栅极可以连接到字线WL，并且存储单元晶体管MCT的第一源极/漏极可以连接到位线BL。存储单元晶体管MCT的第二源极/漏极可以连接到信息存储元件DS。
信息存储元件DS可以是可以存储数据的存储元件。每个信息存储元件DS可以是使用电容器的存储元件、使用磁隧道结图案的存储元件或使用包括相变材料的可变电阻器的存储元件。作为示例，每个信息存储元件DS可以是电容器。在根据一些实施方式的半导体存储器件中，信息存储元件DS可以是电容器。存储单元晶体管MCT的第二源极/漏极可以连接到电容器的第一电极。
使用图2至图14b说明的半导体存储器件可以具有如图1所示的单元阵列电路图。
图2是示出根据一些实施方式的半导体存储器件的平面图。图3a至图3c分别是沿图2的线A-A、B-B和C-C截取的截面图。图4a是以三维方式示出图2的第一电极的分解透视图。图4b是沿图4a的线D-D截取并组合的截面图。
作为参考，图2可以示出图1中说明的半导体存储器件的一些子单元阵列SCA。图4a可以是图2中示出的第一电极的示例形状。
作为示例，第一方向D1、第二方向D2和第三方向D3可以彼此垂直，但是不限于此。此外，第一方向D1和第二方向D2可以平行于衬底SUB的上表面，并且第三方向D3可以垂直于衬底SUB的上表面。
参照图2至图4b，根据一些实施方式的半导体存储器件可以包括半导体图案SP、位线BL、栅电极GE、信息存储元件DS和垂直绝缘结构VIP。
多个第一模制绝缘层ILD1可以设置在衬底SUB上。每个第一模制绝缘层ILD1可以被布置为在第三方向D3上彼此间隔开。尽管示出了四个第一模制绝缘层ILD1，但这仅是为了便于说明，并且其数量不限于此。
第一模制绝缘层ILD1可以包括绝缘材料。第一模制绝缘层ILD1可以包括例如硅氧化物膜、硅氮化物膜、硅氮氧化物膜、含碳的硅氧化物膜、含碳的硅氮化物膜和含碳的硅氮氧化物膜中的至少一种。例如，第一模制绝缘层ILD1可以包括硅氧化物膜。
衬底SUB可以是体硅或SOI(绝缘体上硅)。替代地，衬底SUB可以是硅衬底，或者可以包括但不限于其他材料例如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。在下面的描述中，衬底SUB将被说明为硅衬底。
多个半导体图案SP可以设置在衬底SUB上。半导体图案SP可以被设置为沿着第一方向D1彼此间隔开。此外，半导体图案SP可以沿着第三方向D3堆叠。在第三方向D3上堆叠的半导体图案SP可以彼此间隔开。在第三方向D3上堆叠的半导体图案SP可以设置在相邻的第一模制绝缘层ILD之间。
每个半导体图案SP可以具有在第二方向D2上延伸的线形或条形。每个半导体图案SP可以包括沟道区CH以及在第二方向D2上设置并且沟道区CH在其间的第一杂质区SD1和第二杂质区SD2。第一杂质区SD1与位线BL相邻并且可以连接到位线BL。第二杂质区SD2与信息存储元件DS相邻并且可以连接到信息存储元件DS。
在第三方向D3上彼此面对的每个半导体图案SP可以包括在第三方向D3上彼此面对的上表面SPus和下表面SPbs。每个半导体图案SP可以包括在第一方向D1上彼此面对的侧壁SPsw。
半导体图案SP可以包括诸如硅、锗、硅锗或金属氧化物的半导体材料。作为示例，半导体图案SP可以包括多晶硅。作为另一示例，半导体图案SP可以包括非晶金属氧化物、多晶金属氧化物、非晶金属氧化物和多晶金属氧化物的组合等。当半导体图案SP包括金属氧化物时，半导体图案SP可以包括基于In-Ga的氧化物(IGO)、基于In-Zn的氧化物(IZO)和基于In-Ga-Zn的氧化物(IGZO)中的至少一种。
栅电极GE可以具有在第三方向D3上延伸的线形或条形。栅电极GE可以沿着第一方向D1彼此间隔开。每个栅电极GE可以跨过在第三方向D3上堆叠的半导体图案SP在第三方向D3上延伸。
每个栅电极GE可以设置在半导体图案的侧壁SPsw上。栅电极GE可以设置在半导体图案的彼此面对的侧壁SPsw的每个上。例如，根据一些实施方式的半导体存储器件可以具有但不限于双栅晶体管结构。与示出的情况不同，栅电极GE当然可以设置在半导体图案的彼此面对的侧壁SPsw中的一个上。
栅电极GE可以包括导电材料。作为示例，栅电极GE可以是掺杂的半导体材料(掺杂的硅、掺杂的锗等)、导电金属氮化物(钛氮化物、钽氮化物等)、金属(钨、钛、钽等)和金属半导体化合物(钨硅化物、钴硅化物、钛硅化物等)中的一种。
栅极绝缘膜GI可以插设在栅电极GE和半导体图案SP之间。栅极绝缘膜GI可以包括高介电常数绝缘膜、硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一种。作为示例，高介电常数绝缘膜可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸锌铅中的至少一种。
在第一方向D1上延伸的多条位线BL可以设置在衬底SUB上。每条位线BL可以具有在第一方向D1上延伸的线形或条形。位线BL沿着第三方向D3布置。每条位线BL可以电连接到沿第一方向D1布置的半导体图案SP的第一杂质区SD1。
在第三方向D3上堆叠的位线BL可以设置在相邻的第一模制绝缘层ILD1之间。尽管每条位线BL被示出为包括在第二方向D2上朝着半导体图案SP突出的部分，但是实施方式不限于此。
位线BL可以包括导电材料，并且可以是例如掺杂的半导体材料、导电金属氮化物、金属、金属-半导体化合物中的一种。
多个垂直绝缘结构VIP可以设置在衬底SUB上。每个垂直绝缘结构VIP可以在第三方向D3上延伸得长。可以通过垂直绝缘结构VIP限定在第一方向D1和第三方向D3上布置的半导体图案SP。即，在根据一些实施方式的半导体存储器件中，半导体图案SP的包括沟道区CH的区域可以由垂直绝缘结构VIP限定。
垂直绝缘结构VIP可以包括例如硅氧化物膜、硅氮化物膜、硅氮氧化物膜、含碳的硅氧化物膜、含碳的硅氮化物膜和含碳的硅氮氧化物膜中的至少一种。
信息存储元件DS可以分别包括第一电极EL1、电介质膜DL和第二电极EL2。第一电极EL1可以与第二电极EL2间隔开。电介质膜DL可以插设在第一电极EL1和第二电极EL2之间。每个信息存储元件DS可以分别连接到半导体图案SP。第一电极EL1可以连接到每个半导体图案SP。
电连接到在第三方向D3上堆叠的半导体图案SP的信息存储元件DS可以共用单个电介质膜DL和单个第二电极EL2。换句话说，可以设置连接到在第三方向D3上堆叠的多个半导体图案SP中的每个的多个第一电极EL1，并且可以沿着多个第一电极EL1的表面形成单个电介质膜DL。而且，单个第二电极EL2可以设置在单个电介质膜DL上。
每个第一电极EL1可以电连接到每个半导体图案SP的第二杂质区SD2。每个第一电极EL1可以设置在相邻的第一模制绝缘层ILD1之间。每个第一电极EL1可以具有环形形状，并且可以具有例如闭环形状。
在根据一些实施方式的半导体存储器件中，信息存储元件DS可以穿透半导体图案SP。
在图4a和图4b中，第一电极EL1可以包括在第三方向D3上彼此间隔开的上板区域EL11和下板区域EL12以及连接上板区域EL11和下板区域EL12的连接区域EL13。
第一电极的上板区域EL11和第一电极的下板区域EL12可以平行于衬底SUB的上表面。第一电极的连接区域EL13可以在垂直于衬底SUB的上表面的方向上延伸。
在平面图中，第一电极的上板区域EL11、第一电极的下板区域EL12和第一电极的连接区域EL13中的每个可以具有闭环形状。
第一电极的上板区域EL11可以包括在第三方向D3上彼此面对的第一表面EL11u和第二表面EL11b。第一电极的下板区域EL12可以包括在第三方向D3上彼此面对的第三表面EL12u和第四表面EL12b。第一电极的连接区域EL13可以包括彼此面对的外壁EL13o和内壁EL13i。
第一电极EL1可以通过第一电极的连接区域EL13的外壁EL130o连接到半导体图案SP。例如，第一电极的连接区域EL13的外壁EL13o可以连接到第二杂质区SD2。
在根据一些实施方式的半导体存储器件中，半导体图案SP可以沿着第一电极的连接区域EL13的整个周边设置。换句话说，第一电极EL1可以穿透半导体图案SP。半导体图案SP中的一些可以设置在第一电极的连接区域EL13与垂直绝缘结构VIP之间。
电介质膜DL可以设置在第一电极EL1上。电介质膜DL可以沿着第一电极的连接区域的内壁EL13i、第一电极的上板区域的第一表面EL11u、第一电极的上板区域的第二表面EL11b、第一电极的下板区域的第三表面EL12u和第一电极的下板区域的第四表面EL12b延伸。
电介质膜DL包括沿着第一电极EL1的轮廓延伸的部分以及沿着相邻的第一电极EL1之间的第一模制绝缘层ILD1的轮廓延伸的部分。
第二电极EL2可以设置在电介质膜DL上。第二电极EL2可以穿透在第三方向D3上堆叠的第一电极EL1。第二电极EL2可以穿透第一电极的上板区域EL11、第一电极的下板区域EL12以及第一电极的连接区域EL13。第二电极EL2可以具有例如在第三方向D3上延伸的柱形。换句话说，第一电极EL1可以沿着第二电极EL2的周边设置。
例如，从截面图的角度来看，第二电极EL2可以具有在第三方向D3上延伸的鱼骨形。
第一电极的连接区域的内壁EL13i、第一电极的上板区域的第一表面EL11u、第一电极的上板区域的第二表面EL11b、第一电极的下板区域的第三表面EL12u以及第一电极的下板区域的第四表面EL12b可以用作电容器的电极。因此，彼此面对的第一电极EL1和第二电极EL2之间的面积可以增加。结果，在平面图中的小面积内，电容器的电容可以显著增加。
从沿着第二方向D2截取的截面图的角度来看，信息存储元件DS的形状也可以描述如下。
在图3a和图4b中，第一电极EL1可以包括第一子电极区域EL1s1和第二子电极区域EL1s2。第一子电极区域EL1s1和第二子电极区域EL1s2可以彼此面对，并且第二电极EL2插设在其间。第一子电极区域EL1s1和第二子电极区域EL1s2可以分别具有“U”形。
第一子电极区域EL1s1可以包括在第三方向D3上延伸的第一连接部EL131p、从第一连接部EL131p的一端在第二方向D2上突出的第一_1突出部EL111p和从第一连接部EL131p的另一端在第二方向D2上突出的第一_2突出部EL121p。
第二子电极区域EL1s2可以包括在第三方向D3上延伸的第二连接部EL132p、从第二连接部EL132p的一端在第二方向D2上突出的第二_1突出部EL112p和从第二连接部EL132p的另一端在第二方向D2上突出的第二_2突出部EL122p。
第一连接部EL131p和第二连接部EL132p被包括在第一电极的连接区域EL13中。第一_1突出部EL111p和第二_1突出部EL112p被包括在第一电极的上板区域EL11中。第一_2突出部EL121p和第二_2突出部EL122p被包括在第一电极的下板区域EL12中。
第一子电极区域EL1s1可以比第二子电极区域EL1s2更靠近位线BL。第一子电极区域EL1s1和第二子电极区域EL1s2可以连接到半导体图案SP。在截面图中，第一子电极区域EL1s1可以连接到位线BL。然而，第二子电极区域EL1s2可以被示出为不连接到位线BL。
电介质膜DL可以沿着第一连接部EL131p、第一_1突出部EL111p和第一_2突出部EL121p的轮廓延伸。电介质膜DL可以沿着第二连接部EL132p、第二_1突出部EL112p和第二_2突出部EL122p的轮廓延伸。
第二电极EL2可以设置在彼此面对的第一子电极区域EL1s1和第二子电极区域EL1s2之间。
第一电极EL1和第二电极EL2可以包括例如但不限于掺杂的半导体材料、导电金属氮化物(例如，钛氮化物、钽氮化物、铌氮化物或钨氮化物等)、金属(例如钌、铱、钛或钽等)和导电金属氧化物(例如铱氧化物或铌氧化物)。此处，导电金属氮化物、金属和导电金属氧化物可以被包括在金属性导电膜中。
电介质膜DL可以包括例如高介电常数材料(例如，铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物、铌酸铅锌或其组合)。在根据一些实施方式的半导体存储器件中，电介质膜DL可以包括其中锆氧化物、铝氧化物和锆氧化物顺序地堆叠的堆叠膜结构。在根据一些实施方式的半导体存储器件中，电介质膜DL可以包括铪(Hf)。
在图2和图4a中，在平面图中，第一电极的连接区域EL13可以具有在面对位线BL的部分处朝着位线BL凸出的形状。
图5至图7是示出根据一些实施方式的半导体存储器件的图。为了便于说明，将主要说明与使用图2至图4b说明的实施方式的差异。
参照图5和图6，在根据一些实施方式的半导体存储器件中，第二电极EL2可以包括第二下电极EL21和第二上电极EL22。
第二下电极EL21可以设置在电介质膜DL上。第二上电极EL22可以设置在第二下电极EL21上。第二下电极EL21可以插设在电介质膜DL和第二上电极EL22之间。
第二下电极EL21可以包括例如导电金属氮化物(例如，钛氮化物、钽氮化物、铌氮化物或钨氮化物等)、金属(例如，钌、铱、钛或钽等)和导电金属氧化物(例如铱氧化物或铌氧化物等)中的至少一种。第二上电极EL22可以包括例如掺杂的半导体材料。
在图5中，第二上电极EL22可以具有在第三方向D3上延伸得长的柱形。第二上电极EL22可以不包括在平行于衬底SUB的上表面的方向上突出的部分。
在图6中，第二上电极EL22可以包括在第三方向D3上延伸的柱形部和在平行于衬底SUB的上表面的方向上突出的突出部。在截面图中，第二上电极EL22可以具有在第三方向D3上延伸的鱼骨形状。
参照图2、图4a和图7，在根据一些实施方式的半导体存储器件中，第一电极EL1可以与垂直绝缘结构VIP接触。
半导体图案SP可以不沿着第一电极的连接区域EL13的周边的一部分设置。半导体图案(图2的SP)可以不覆盖第一电极的连接区域EL13的外壁EL13o的一部分。
尽管在第三方向D3上彼此相邻的第一电极EL1之间的电介质膜DL被示为沿着垂直绝缘结构VIP的侧壁延伸，但是不限于此。在制造工艺中，根据第一模制绝缘层(图3c的ILD1)的凹陷程度，第一模制绝缘层ILD1当然可以被插设于在第三方向D3上彼此相邻的第一电极EL1之间。
图8至图9b是用于说明根据一些实施方式的半导体存储器件的图。图8是平面图。图9a和图9b分别是沿图8的线A-A和B-B截取的截面图。为了便于说明，将主要说明与使用图2至图4b说明的实施方式的差异。
参照图8至图9b，在根据一些实施方式的半导体存储器件中，栅电极GE可以围绕半导体图案SP的周边。
栅电极GE可以围绕半导体图案的侧壁SPsw、半导体图案的上表面SPus和半导体图案的下表面SPbs。例如，根据一些实施方式的半导体存储器件可以包括具有全环绕栅结构的晶体管。
栅极绝缘膜GI可以沿着半导体图案的侧壁SPsw、半导体图案的上表面SPus和半导体图案的下表面SPbs延伸。此外，栅极绝缘膜GI可以沿着衬底SUB的上表面延伸。
尽管栅极绝缘膜GI被示出为沿着垂直绝缘结构VIP的侧壁延伸，但是不限于此。取决于形成栅电极GE的步骤和形成垂直绝缘结构VIP的步骤，在垂直绝缘结构VIP的侧壁上可以不存在栅极绝缘膜GI。
图10至图11b是用于说明根据一些实施方式的半导体存储器件的图。图10是平面图。图11a和图11b分别是沿图10的线A-A和B-B截取的截面图。为了便于说明，将主要说明与使用图2至图4b说明的实施方式的差异。
参照图10至图11b，在根据一些实施方式的半导体存储器件中，栅电极GE可以穿透半导体图案SP。
在平面图中，栅电极GE可以被半导体图案SP围绕。此外，栅电极GE也可以穿透第一模制绝缘层ILD1。
像栅电极GE一样，栅极绝缘膜GI也可以穿透半导体图案SP。
图12至图13b是用于说明根据一些实施方式的半导体存储器件的图。图12是平面图。图13a和图13b分别是沿图12的线A-A和C-C截取的截面图。为了便于说明，将主要说明与使用图2至图4b说明的实施方式的差异。
参照图4a、图4b、图12和图13b，在根据一些实施方式的半导体存储器件中，信息存储元件DS可以形成在模制结构MIL中。
模制结构MIL可以设置在衬底SUB上。模制结构MIL可以包括第一模制绝缘层ILD1和第二模制绝缘层ILD2。模制结构MIL可以包括交替地堆叠在衬底SUB上的第一模制绝缘层ILD1和第二模制绝缘层ILD2。尽管图13a和图13b示出第一模制绝缘层ILD1的数量为四个并且第二模制绝缘层ILD2的数量为三个，但这仅是为了便于说明，并且发明构思不限于此。此外，尽管将与衬底SUB直接相邻的模制结构MIL示出为第一模制绝缘层ILD1，但是本发明构思不限于此。
包括在第一模制绝缘层ILD1中的第一绝缘材料可以相对于包括在第二模制绝缘层ILD2中的第二绝缘材料具有蚀刻选择性。第二模制绝缘层ILD2可以包括例如硅氧化物膜、硅氮化物膜、硅氮氧化物膜、含碳的硅氧化物膜、含碳的硅氮化物膜和含碳的硅氮氧化物膜中的至少一种。作为示例，第一模制绝缘层ILD1可以包括硅氧化物膜，并且第二模制绝缘层ILD2可以包括硅氮化物膜。例如，模制结构MIL可以是ON(氧化物/氮化物)模制结构。
第一电极EL1可以形成在模制结构MIL中。因此，第一电极EL1的一部分可以与模制结构MIL接触。例如，第一电极的连接区域EL13的一部分可以被半导体图案SP围绕。第一电极的连接区域EL的其余部分可以被模制结构MIL例如第二模制绝缘层ILD2围绕。换句话说，第一电极的连接区域的外壁EL13o的一部分可以被半导体图案SP覆盖。第一电极的连接区域的外壁EL13o的其余部分可以由模制结构MIL覆盖。
从沿着第二方向D2截取的截面图的角度来看，第一子电极区域EL1s1可以连接到半导体图案SP。然而，由于第二子电极区域EL1s2与模制结构MIL接触，因此第二子电极区域EL1s2不连接到半导体图案SP。换句话说，第一子电极区域EL1s1的第一连接部EL131p连接到半导体图案SP，但是第二子电极区域EL1s2的第二连接部EL132p与模制结构MIL接触。
在图12中，在平面图中，第一电极的连接区域EL13可以具有在面对位线BL的部分处朝向第二电极EL2凸出的形状。
图14a和图14b是用于说明根据一些实施方式的半导体存储器件的图。为了便于说明，将主要说明与使用图12至图13b说明的实施方式的差异。
作为参考，图14a和图14b可以分别是沿着图12的线A-A和C-C截取的截面图。
参照图4a、图4b、图14a和图14b，根据一些实施方式的半导体存储器件可以进一步包括半导体衬垫SLP。
半导体衬垫SLP可以设置在第一电极EL1与半导体图案SP之间以及第一电极EL1与模制结构MIL之间。半导体衬垫SLP可以沿着第一电极的连接区域的外壁EL13o、第一电极的上板区域的第一表面EL11u和第一电极的下板区域的第四表面EL12b延伸。在制造过程中，可以比第一电极EL1更早地形成半导体衬垫SLP。
从沿着第二方向D2截取的截面图的角度来看，半导体衬垫SLP可以沿着第一子电极区域EL1s1和第二子电极区域EL1s2的轮廓延伸。第一子电极区域EL1s1和第二子电极区域EL1s2可以分别设置在半导体衬垫SLP和电介质膜DL之间。
半导体衬垫SLP可以包括例如半导体材料。为了减小第一电极EL1和半导体图案SP之间的接触电阻，半导体衬垫SLP可以包括掺杂的杂质。半导体衬垫SLP还可以用作信息存储元件DS的第一电极EL1。
图15是示出根据一些实施方式的三维半导体存储器件的单元阵列的示意性电路图。为了便于说明，将主要说明与使用图1说明的实施方式的差异。
位线BL可以是在垂直于衬底的方向上(例如，在第三方向D3上)延伸的导电图案(例如，金属线)。单个子单元阵列SCA中的位线BL可以在第一方向D1上布置。彼此相邻的位线BL可以在第一方向D1上彼此间隔开。
字线WL可以是在第三方向D3上堆叠在衬底上的导电图案(例如，金属线)。每条字线WL可以在第一方向D1上延伸。彼此相邻的字线WL可以在第三方向D3上彼此间隔开。
使用图16至图23说明的半导体存储器件可以具有如图15所示的单元阵列电路图。
图16至图17c是示出根据一些实施方式的半导体存储器件的图。图16是平面图。图17a至图17c分别是沿图16的线A-A、B-B和C-C截取的截面图。为了便于说明，将主要说明与使用图2至图14b说明的实施方式的差异。
参照图4a、图4b和图16至图17c，在根据一些实施方式的半导体存储器件中，半导体图案SP可以具有环形状，例如，闭环形状。
每个半导体图案SP可以包括连接半导体图案的上表面SPus和半导体图案的下表面SPbs的外壁SPos和内壁SPis。在每个半导体图案SP中，第一杂质区SD1和第二杂质区SD2可以形成于在第二方向D2上彼此面对的位置处。
每个栅电极GE可以包括在半导体图案的上表面SPus上的上栅电极GE1和在半导体图案的下表面SPbs上的下栅电极GE2。每个栅电极GE可以包括连接上栅电极GE1和下栅电极GE2的多个连接栅电极GE3。像半导体图案SP一样，在第三方向D3上彼此相邻的栅电极GE可以设置在彼此相邻的第一模制绝缘层ILD1之间。每个栅电极GE可以构成单条字线(图15的WL)。
上栅电极GE1和下栅电极GE2可以在第三方向D3上彼此间隔开，并且半导体图案SP插设在其间。上栅电极GE1和下栅电极GE2可以在第一方向D1上彼此并排延伸。
半导体图案SP可以设置于在第一方向D1上彼此相邻的连接栅电极GE3之间。连接栅电极GE3可以将在第一方向D1上彼此相邻的半导体图案SP分开。连接栅电极GE3可以设置于在第一方向D1上彼此相邻的半导体图案的外壁SPos之间。在根据一些实施方式的半导体存储器件中，每个栅电极GE未设置在半导体图案的内壁SPis上。
每个栅电极GE可以包括在第一方向D1上延伸的内栅电极GEin和沿着内栅电极GEin的一部分延伸的外栅电极GEout。外栅电极GEout可以与内栅电极GEin电绝缘。插入绝缘膜GE_SI可以设置在内栅电极GEin与外栅电极GEout之间。外栅电极GEout和内栅电极GEin可以通过插入绝缘膜GE_SI彼此电绝缘。
内栅电极GEin包括上栅电极GE1、下栅电极GE2和连接栅电极GE3。例如，外栅电极GEout可以设置在连接栅电极GE3的侧壁上。插入绝缘膜GE_SI可以设置在连接栅电极GE3和外栅电极GEout之间。内栅电极GEin可以是普通栅电极。外栅电极GEout可以是不用作字线的虚设栅电极。
阻挡绝缘膜GE_BI可以设置在上栅电极GE1和第一模制绝缘层ILD1之间以及下栅电极GE2和第一模制绝缘层ILD1之间。从制造工艺的角度来看，阻挡绝缘膜GE_BI可以包括与插入绝缘膜GE_SI相同的材料。
与所示情况不同，可以省略阻挡绝缘膜GE_BI和插入绝缘膜GE_SI。在这种情况下，内栅电极GEin和外栅电极GEout可以彼此电连接。
栅极绝缘膜GI可以沿着半导体图案的上表面SPus、半导体图案的下表面SPbs以及半导体图案的外壁SPos延伸。栅极绝缘膜GI未设置在半导体图案的内壁SPis上。
多个垂直绝缘结构VIP可以沿着第一方向D1布置。每个垂直绝缘结构VIP可以在第三方向D3上延伸得长。垂直绝缘结构VIP可以具有柱形。垂直绝缘结构VIP可以穿透在第三方向D3上布置的半导体图案SP。换句话说，在第三方向D3上布置的半导体图案SP可以沿着垂直绝缘结构VIP的周边布置。半导体图案的内壁SPis可以面对垂直绝缘结构VIP。例如，垂直绝缘结构VIP可以与半导体图案的内壁SPis接触。
垂直绝缘结构VIP可以穿透栅电极GE。垂直绝缘结构VIP可以与栅电极GE相交。垂直绝缘结构VIP可以穿透下栅电极GE2和上栅电极GE1。
多条位线BL可以在第一方向D1上布置。每条位线BL可以在垂直于衬底SUB的上表面的第三方向D3上延伸。位线BL可以连接到半导体图案SP的第一杂质区SD1。第一间隔物SPC1可以插设在位线BL和栅电极GE之间。第一间隔物SPC1可以使位线BL和栅电极GE绝缘。
第一电极EL1可以形成在模制结构MIL中。第一电极EL1的一部分可以与模制结构MIL接触。例如，第一电极的连接区域EL13的一部分可以被半导体图案SP围绕。第一电极的连接区域EL13的其余部分可以被模制结构MIL例如第二模制绝缘层ILD2围绕。换句话说，第一电极的连接区域的外壁EL130的一部分可以被半导体图案SP覆盖。第一电极的连接区域的外壁EL13o的其余部分可以由模制结构MIL覆盖。
第二间隔物SPC2可以插设在第一电极EL1和栅电极GE之间。第二间隔物SPC2可以使第一电极EL1和栅电极GE绝缘。
图18至图20是用于说明根据一些实施方式的半导体存储器件的图。为了便于说明，将主要说明与使用图16至图17说明的实施方式的差异。
参照图18，在根据一些实施方式的半导体存储器件中，衬底SUB可以包括下半导体膜SUB_LP、上半导体膜SUB_UP以及在下半导体膜SUB_LP和上半导体膜SUB_UP之间的掩埋绝缘膜BOX。衬底SUB可以是例如SOI(绝缘体上硅)衬底。
参照图19，可以将使用图15说明的单元阵列CA提供在衬底SUB上。可以在单元阵列CA和衬底SUB之间提供外围电路区域PER。外围电路区域PER可以包括用于操作单元阵列CA的电路。
具体地，外围电路区域PER可以包括外围晶体管PTR、在外围晶体管PTR上的外围布线PIL以及垂直连接外围布线PIL的外围接触PCNT。尽管未示出，但是外围布线PIL可以通过穿通电极电连接到单元阵列CA。
作为示例，可以在单元阵列CA和外围电路区域PER之间另外插设蚀刻停止层ESL。作为另一示例，蚀刻停止层ESL可以不插设在单元阵列CA与外围电路区域PER之间。
根据一些实施方式的半导体存储器件可以具有外围上单元(COP)结构，其中存储单元提供在外围电路区域上。通过三维堆叠外围电路区域PER和单元阵列CA，可以减小半导体存储芯片的面积，并且可以实现电路的高度集成。
参照图20，单元阵列CA可以提供在第一衬底SUB1上。第二衬底SUB2可以提供在单元阵列CA上。外围电路区域PER可以提供在第二衬底SUB2上。外围电路区域PER可以包括用于操作单元阵列CA的电路。
根据一些实施方式的半导体存储器件的形成可以包括在第一衬底SUB1上形成单元阵列CA、在第二衬底SUB2上形成外围电路区域PER以及以晶片键合方式将第二衬底SUB2附接到单元阵列CA上。
根据一些实施方式的半导体存储器件可以具有单元上外围(POC)结构，其中外围电路区域PER提供在存储单元上。通过三维堆叠单元阵列CA和外围电路区域PER，可以减小半导体存储芯片的面积，并且可以实现电路的高集成度。
图21至图22c是用于说明根据一些实施方式的半导体存储器件的图。图21是平面图。图22a至图22c分别是沿图21的线A-A、B-B和C-C截取的截面图。
参照图21至图22c，在根据一些实施方式的半导体存储器件中，每个半导体图案SP可以具有在第二方向D2上延伸的条形。每个半导体图案SP可以由垂直绝缘结构VIP限定。
上栅电极GE1、半导体图案SP和下栅电极GE2可以顺序地设置于在第三方向D3上彼此相邻的第一模制绝缘层ILD1之间。在第一方向D1上彼此相邻的半导体图案SP可以被插入模制绝缘层ILD_SI分隔开。栅电极GE可以不包括位于在第一方向D1上彼此相邻的半导体图案SP之间的连接栅电极(图17b的GE3)。
上栅电极GE1和下栅电极GE2包括位于插入模制绝缘层ILD_SI上方和下方的栅极连接部GE_CNT。
一些第二模制绝缘层ILD2可以插设在彼此相邻的半导体图案SP和第一模制绝缘层ILD1之间。即，第二模制绝缘层ILD2可以分别设置在半导体图案SP的上方和下方。
第一电极EL1可以分别设置在半导体图案SP的上方和下方。第一电极EL1可以包括在第三方向D3上彼此相邻并且连接到单个半导体图案SP的两个结构。
设置为使得半导体图案SP插设在其间的第一电极EL1可以不彼此直接连接。设置为使得半导体图案SP插设在其间的第一电极EL1可以经由半导体图案SP电连接。第一电极EL1可以形成在设置在半导体图案SP上方和下方的第二模制绝缘层ILD2中。
位于半导体图案SP上方的第一电极EL1和位于半导体图案SP下方的第一电极EL1可以分别具有与图4a中相同的形状。在根据一些实施方式的半导体存储器件中，第一电极EL1可以具有这样的形状，其中具有闭环形状的两个结构(如图4a所示的形状)经由半导体图案SP连接。
电介质膜DL的一部分可以沿着半导体图案SP的侧壁延伸。
与所示情况不同，半导体图案SP可以不位于连接到单个半导体图案SP的两个第一电极EL1之间。当然，通过对半导体图案SP进行硅化而获得的硅化物图案可以位于连接到半导体图案SP的两个第一电极EL1之间。
图23是用于说明根据一些实施方式的半导体存储器件的图。为了便于说明，将主要说明与使用图21至图22c说明的实施方式的差异。
参照图23，在根据一些实施方式的半导体存储器件中，设置为使得半导体图案SP插设在其间的第一电极EL1可以彼此直接连接。
基于沿着第二方向D2截取的截面图，第一电极EL1可以沿着半导体图案SP的在第二方向D2上突出超过第二模制绝缘层ILD2的上表面、侧壁和下表面延伸。
图24a至图30是用于说明根据一些实施方式的制造半导体存储器件的方法的中间阶段图。以下描述的制造工艺可以是在形成位线BL和栅电极GE之后执行的工艺。然而，发明构思不限于此，并且在形成信息存储元件(图2的DS)之后，当然可以形成位线BL和/或栅电极GE。
参考图24a和图24b，可以在衬底SUB上形成包括第一模制绝缘层ILD1和半导体图案SP的模制层。可以在衬底SUB上形成包括多个模制层的堆叠结构。
半导体图案SP可以包括例如硅膜。第一模制绝缘层ILD1可以包括硅氧化物膜。在根据一些实施方式的制造半导体存储器件的方法中，堆叠结构的区域可以由垂直绝缘结构VIP限定。
可以形成穿透堆叠结构的穿透孔THO。可以由第一模制绝缘层ILD1和半导体图案SP限定穿透孔THO。
参照图25a和图25b，通过部分地蚀刻通过穿透孔THO暴露的半导体图案SP，可以在第一模制绝缘层ILD1之间形成下电极凹部ELR1。
下电极凹部ELR1可以连接到穿透孔THO。
参考图26a和图26b，可以沿着穿透孔THO的轮廓和下电极凹部ELR1的轮廓形成预电极膜PEL1。
可以沿着穿透孔THO的轮廓和下电极凹部ELR1的轮廓共形地形成预电极膜PEL1。
参照图27a和图27b，可以在预电极膜PEL1上形成牺牲绝缘膜SDP，该牺牲绝缘膜SDP填充下电极凹部ELR1和穿透孔THO中的至少一些。
牺牲绝缘膜SDP可以覆盖沿着穿透孔THO的轮廓和下电极凹部ELR1的轮廓形成的预电极膜PEL1。
参考图28，可以通过去除牺牲绝缘膜SDP的一部分而在牺牲绝缘膜SDP中形成牺牲孔SC_HO。牺牲孔SC_HO的侧壁的一部分可以由填充下电极凹部ELR1的牺牲绝缘膜SDP限定。
牺牲孔SC_HO可以暴露形成在第一模制绝缘层ILD1的侧壁上的预电极膜PEL1。
参照图29，可以去除被牺牲孔SC_HO暴露的预电极膜PEL1。因此，第一电极EL1可以沿着下电极凹部ELR1的轮廓形成。
通过去除第一模制绝缘层ILD1的侧壁上的预电极膜PEL1，可以形成在第三方向D3上堆叠并且彼此间隔开的多个第一电极EL1。
第一电极EL1可以沿着限定下电极凹部ELR1的第一模制绝缘层ILD1延伸。第一电极EL1可以包括沿着第一模制绝缘层ILD1延伸的上板区域(图4a的EL11)和下板区域(图4a的EL12)。第一电极EL1可以具有闭环形状。
参照图30，可以通过部分地蚀刻由穿透孔THO暴露的第一模制绝缘层ILD1来形成模制凹部ELR2。
可以通过同时去除设置在第一电极EL1之间的牺牲绝缘膜SDP、以及第一模制绝缘层ILD1的一部分来形成模制凹部ELR2。
参照图11a，可以沿着第一电极EL1的轮廓和模制凹部ELR2的轮廓形成电介质膜DL。
随后，可以在电介质膜DL上形成填充模制凹部ELR2的第二电极EL2。
图31a至图32b是用于说明根据一些实施方式的用于制造半导体存储器件的方法的中间阶段图。
参考图31a和图31b，可以在衬底SUB上形成包括第一模制绝缘层ILD1和第二模制绝缘层ILD2的模制层。可以在衬底SUB上形成包括多个模制层的堆叠结构。
包括第一模制绝缘层ILD1和第二模制绝缘层ILD2的堆叠结构可以是模制结构MIL。
第一模制绝缘层ILD1可以包括硅氧化物膜。第二模制绝缘层ILD2可以包括硅氮化物膜。
可以形成穿透模制结构MIL的穿透孔THO。可以由第一模制绝缘层ILD1和第二模制绝缘层ILD2限定穿透孔THO。
参照图32a和图32b，可以通过部分地蚀刻由穿透孔THO暴露的第二模制绝缘层ILD2而在第一模制绝缘层ILD1之间形成下电极凹部ELR1。
在与第二模制绝缘层ILD2相同的水平处形成的半导体图案SP可以通过下电极凹部ELR1暴露。
随后，可以执行使用图26a至图30说明的制造工艺。
图33a至图34b是用于说明根据一些实施方式的制造半导体存储器件的方法的中间阶段图。
参照图33a和图33b，可以在衬底SUB上形成其中第一模制绝缘层ILD1、第二模制绝缘层ILD2、半导体图案SP和第二模制绝缘层ILD2依次堆叠的模制层。可以在衬底SUB上形成包括多个模制层的堆叠结构。
第一模制绝缘层ILD1可以包括硅氧化物膜。第二模制绝缘层ILD2可以包括硅氮化物膜。半导体图案SP可以包括硅膜。
可以形成穿透堆叠结构的穿透孔THO。可以由第一模制绝缘层ILD1、第二模制绝缘层ILD2和半导体图案SP限定穿透孔THO。
参照图34a和图34b，通过部分地蚀刻由穿透孔THO暴露的第二模制绝缘层ILD2，可以在第一模制绝缘层ILD1和半导体图案SP之间形成下电极凹部ELR1。
下电极凹部ELR1可以分别形成在半导体图案SP的上方和下方。
随后，可以执行使用图26a至图30说明的制造工艺。
或者，另外地，在执行图26a和图26b中的操作之前，可以部分地蚀刻由穿透孔THO暴露的半导体图案SP。
尽管已经描述了发明构思的一些实施方式，但是本文中描述的实施方式应仅在描述性意义上考虑，而不是出于限制的目的。本领域技术人员将理解，可以在形式和细节上进行许多变型和修改，而实质上不脱离如所附权利要求书所限定的发明构思的精神和范围。
本申请要求于2020年2月17日提交的韩国专利申请第10-2020-0018974的优先权，其全部公开内容通过引用合并于此。

Claims (20)

1.一种半导体存储器件，包括：
衬底；
在所述衬底上的位线，所述位线在第一方向上延伸；
在所述衬底上的栅电极，所述栅电极在与所述第一方向不同的第二方向上延伸；
连接到所述位线的半导体图案，所述半导体图案在与所述第一方向和所述第二方向不同的第三方向上延伸，所述第一方向和所述第二方向中的一个垂直于所述衬底的上表面；以及
电容器，包括连接到所述半导体图案的第一电极、与所述第一电极间隔开的第二电极以及在所述第一电极和所述第二电极之间的电介质膜，
所述第一电极包括平行于所述衬底的所述上表面的上板区域和下板区域以及连接所述上板区域和所述下板区域的连接区域；
所述第一电极的所述上板区域和所述第一电极的所述下板区域中的每个包括彼此面对的上表面和下表面，以及
所述电介质膜沿着所述第一电极的所述上板区域的所述上表面和所述第一电极的所述上板区域的所述下表面延伸，并且所述电介质膜沿着所述第一电极的所述下板区域的所述上表面和所述第一电极的所述下板区域的所述下表面延伸。
2.根据权利要求1所述的半导体存储器件，其中所述第一电极具有闭环形状。
3.根据权利要求1所述的半导体存储器件，其中所述半导体图案沿着所述第一电极的所述连接区域的整个周边。
4.根据权利要求1所述的半导体存储器件，其中
所述第一电极的所述连接区域包括面对所述半导体图案的外壁和与所述外壁相对的内壁，以及
所述半导体图案覆盖所述第一电极的所述连接区域的所述外壁的一部分。
5.根据权利要求1所述的半导体存储器件，其中所述第二电极穿透所述第一电极的所述上板区域和所述第一电极的所述下板区域。
6.根据权利要求5所述的半导体存储器件，其中所述第二电极包括金属性导电膜和半导体材料膜中的至少一种。
7.根据权利要求1所述的半导体存储器件，其中
所述第一方向平行于所述衬底的所述上表面，以及
所述第二方向垂直于所述衬底的所述上表面。
8.根据权利要求7所述的半导体存储器件，其中所述栅电极穿透所述半导体图案。
9.根据权利要求7所述的半导体存储器件，其中
所述半导体图案包括在所述第一方向上彼此面对的侧壁，以及
所述栅电极在所述半导体图案的所述侧壁上。
10.根据权利要求1所述的半导体存储器件，其中，
所述第一方向垂直于所述衬底的所述上表面，以及
所述第二方向平行于所述衬底的所述上表面。
11.根据权利要求10所述的半导体存储器件，其中，
所述栅电极包括上栅电极和下栅电极，
所述上栅电极在所述半导体图案的第一表面上，以及
所述下栅电极在所述半导体图案的面对所述半导体图案的所述第一表面的第二表面上。
12.一种半导体存储器件，包括：
衬底；
在所述衬底上的位线，所述位线在第一方向上延伸；
在所述衬底上的栅电极，所述栅电极在与所述第一方向不同的第二方向上延伸；
连接到所述位线的半导体图案，所述半导体图案在与所述第一方向和所述第二方向不同的第三方向上延伸，所述第一方向和所述第二方向中的一个垂直于所述衬底的上表面；以及
电容器，包括连接到所述半导体图案的第一电极、与所述第一电极间隔开的第二电极以及在所述第一电极和所述第二电极之间的电介质膜，
在沿所述第三方向截取的截面图中，所述第一电极包括在两侧的第一子电极区域和第二子电极区域并且所述第二电极位于其间，
所述第一子电极区域和所述第二子电极区域中的每个包括在垂直于所述衬底的所述上表面的方向上延伸的连接部、在所述第三方向上从所述连接部的一端突出的第一突出部、以及在所述第三方向上从所述连接部的另一端突出的第二突出部，以及
所述电介质膜沿着所述第一子电极区域的所述第一突出部和所述第二突出部的轮廓延伸，并且电介质膜沿着所述第二子电极区域的所述第一突出部和所述第二突出部的轮廓延伸。
13.根据权利要求12所述的半导体存储器件，其中
所述第一子电极区域比所述第二子电极区域更靠近所述位线，以及
所述第一子电极区域和所述第二子电极区域连接到所述半导体图案。
14.根据权利要求12所述的半导体存储器件，还包括：
模制绝缘膜，其中
所述第一子电极区域比所述第二子电极区域更靠近所述位线，
所述第一子电极区域的所述连接部连接到所述半导体图案，以及
所述第二子电极区域的所述连接部与所述模制绝缘膜接触。
15.根据权利要求12所述的半导体存储器件，还包括：
沿着所述第一子电极区域和所述第二子电极区域的轮廓延伸的半导体衬垫，其中
所述第一子电极区域和所述第二子电极区域中的每个在所述半导体衬垫和所述电介质膜之间。
16.根据权利要求12所述的半导体存储器件，其中
所述第一方向平行于所述衬底的所述上表面，以及
所述第二方向垂直于所述衬底的所述上表面。
17.根据权利要求12所述的半导体存储器件，其中
所述第一方向垂直于所述衬底的所述上表面，以及
所述第二方向平行于所述衬底的所述上表面。
18.一种半导体存储器件，包括：
衬底；
位于所述衬底上的位线，所述位线在垂直于所述衬底的上表面的第一方向上延伸；
在所述衬底上的栅电极，所述栅电极包括在平行于所述衬底的所述上表面的第二方向上延伸的上栅电极和下栅电极，所述上栅电极在所述第一方向上与所述下栅电极间隔开；
在所述下栅电极和所述上栅电极之间的半导体图案，所述半导体图案电连接到所述位线；以及
电容器，包括连接到所述半导体图案的第一电极、与所述第一电极间隔开的第二电极以及在所述第一电极和所述第二电极之间的电介质膜，
所述第一电极包括平行于所述衬底的所述上表面的上板区域和下板区域以及连接所述上板区域和所述下板区域的连接区域；
所述第一电极的所述连接区域具有闭环形状，
所述第一电极的所述上板区域和所述第一电极的所述下板区域中的每个包括彼此面对的上表面和下表面，以及
所述电介质膜沿着所述第一电极的所述上板区域的上表面和下表面以及所述第一电极的所述下板区域的上表面和下表面延伸。
19.根据权利要求18所述的半导体存储器件，还包括：
垂直绝缘结构，其中
所述垂直绝缘结构穿透所述上栅电极、所述下栅电极和所述半导体图案，以及
所述垂直绝缘结构在所述第一方向上延伸。
20.根据权利要求18所述的半导体存储器件，其中，
所述第一电极的所述连接区域包括外壁和内壁，
所述外壁面对所述半导体图案，
所述内壁与所述外壁相对，以及
所述半导体图案覆盖所述第一电极的所述连接区域的一部分。
CN202110183995.XA 2020-02-17 2021-02-10 半导体存储器件 Pending CN113270413A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0018974 2020-02-17
KR1020200018974A KR20210104348A (ko) 2020-02-17 2020-02-17 반도체 메모리 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
CN113270413A true CN113270413A (zh) 2021-08-17

Family

ID=77228175

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110183995.XA Pending CN113270413A (zh) 2020-02-17 2021-02-10 半导体存储器件

Country Status (3)

Country Link
US (2) US11315929B2 (zh)
KR (1) KR20210104348A (zh)
CN (1) CN113270413A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230082919A (ko) * 2021-12-02 2023-06-09 삼성전자주식회사 반도체 메모리 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0179799B1 (ko) * 1995-12-29 1999-03-20 문정환 반도체 소자 구조 및 그 제조방법
KR100713065B1 (ko) * 2004-07-30 2007-05-02 주식회사 하이닉스반도체 실린더형 스토리지노드를 포함하는 반도체메모리장치의제조 방법
US8502340B2 (en) 2010-12-09 2013-08-06 Tessera, Inc. High density three-dimensional integrated capacitors
KR101924861B1 (ko) 2012-08-30 2018-12-05 에스케이하이닉스 주식회사 반도체 소자 및 제조 방법
US9379126B2 (en) * 2013-03-14 2016-06-28 Macronix International Co., Ltd. Damascene conductor for a 3D device
KR102295481B1 (ko) 2015-07-14 2021-09-01 삼성전자주식회사 반도체 소자
US9892800B2 (en) * 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US9859337B2 (en) 2016-02-26 2018-01-02 Sandisk Technologies Llc Three-dimensional memory device with vertical semiconductor bit lines located in recesses and method of making thereof
US10079235B2 (en) * 2016-08-31 2018-09-18 Micron Technology, Inc. Memory cells and memory arrays
KR102369776B1 (ko) * 2016-08-31 2022-03-03 마이크론 테크놀로지, 인크. 강유전 메모리 셀
EP3646379A4 (en) * 2017-06-29 2020-07-01 Micron Technology, Inc. STORAGE ARRANGEMENTS WITH VERTICAL ALTERNATING LAYERS OF INSULATING MATERIAL AND STORAGE CELLS AND METHOD FOR PRODUCING A STORAGE ARRANGEMENT WITH STORAGE CELLS THAT INDIVIDUALLY INCLUDE A TRANSISTOR AND A CAPACITOR
KR102524614B1 (ko) 2017-11-24 2023-04-24 삼성전자주식회사 반도체 메모리 소자
KR102237739B1 (ko) 2018-02-06 2021-04-08 삼성전자주식회사 삼차원 수직 셀 구조를 갖는 디램
US10950618B2 (en) * 2018-11-29 2021-03-16 Micron Technology, Inc. Memory arrays
EP3891805B1 (en) * 2019-04-30 2023-09-27 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory device having bent backside word lines

Also Published As

Publication number Publication date
US20220208768A1 (en) 2022-06-30
KR20210104348A (ko) 2021-08-25
US20210257368A1 (en) 2021-08-19
US11315929B2 (en) 2022-04-26

Similar Documents

Publication Publication Date Title
US11289488B2 (en) Semiconductor memory device
US10748923B2 (en) Vertical memory devices and methods of manufacturing the same
KR102369630B1 (ko) 메모리 소자 및 이의 제조방법
US11101283B2 (en) Semiconductor memory device
US12004353B2 (en) Semiconductor devices including a contact structure that contacts a dummy channel structure
KR102644525B1 (ko) 수직형 반도체 소자
KR20210077098A (ko) 반도체 메모리 소자 및 그의 제조 방법
US12063787B2 (en) Three-dimensional memory device and manufacturing method thereof
US11637104B2 (en) Semiconductor memory devices including stacked transistors and methods of fabricating the same
KR102657082B1 (ko) 반도체 메모리 소자
EP3985672B1 (en) Semiconductor structure, and fabrication method and control method therefor
KR20210050630A (ko) 반도체 메모리 소자
US20220208768A1 (en) Semiconductor memory device and method for fabricating thereof
CN109390346B (zh) 3d存储器件及其制造方法
US20240179914A1 (en) Semiconductor device
US11930631B2 (en) Semiconductor memory device and method of fabricating the same
US20240357828A1 (en) Three-dimensional memory device and manufacturing method thereof
US20240081079A1 (en) Semiconductor device
US20240234486A1 (en) Semiconductor device and fabricating method thereof
US20240147692A1 (en) Semiconductor memory devices and method of manufacturing the same
US20240107743A1 (en) Semiconductor device
KR20230020611A (ko) 반도체 메모리 소자 및 이의 제조 방법
KR20240130663A (ko) 반도체 메모리 장치
CN118678655A (zh) 存储器及其制备方法、电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination