KR20230020611A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
셀 어레이 영역과 경계 영역을 포함하는 기판을 제공하는 것, 상기 셀 어레이 영역에서 상기 기판의 상부에 활성 영역들을 정의하는 소자 분리막을 형성하는 것, 상기 경계 영역에서 상기 기판 상에 중간층을 형성하는 것, 상기 기판 상에 전극막을 형성하는 것, 상기 전극막은 상기 경계 영역에서 상기 중간층을 덮고, 상기 전극막 상에 캡핑막을 형성하는 것, 상기 경계 영역에서 상기 캡핑막에 제 1 단차를 제공하여 추가 캡핑 패턴을 형성하는 것, 및 상기 추가 캡핑 패턴, 상기 캡핑막 및 상기 전극막에 식각 공정을 수행하여 상기 활성 영역들을 가로지르는 비트 라인들을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법을 제공하되, 상기 식각 공정 중, 상기 셀 어레이 영역 및 상기 경계 영역에서 상기 전극막이 동시에 노출될 수 있다.
Description
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 패턴 형성의 어려움 및 패턴들의 단선 등의 문제가 발생하고 있으며, 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 불량의 발생이 적은 반도체 메모리 소자의 제조 방법 및 이를 통해 제조된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 구조적 안정성 및 신뢰성이 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법은 셀 어레이 영역과 경계 영역을 포함하는 기판을 제공하는 것, 상기 셀 어레이 영역에서 상기 기판의 상부에 활성 영역들을 정의하는 소자 분리막을 형성하는 것, 상기 경계 영역에서 상기 기판 상에 중간층을 형성하는 것, 상기 기판 상에 전극막을 형성하는 것, 상기 전극막은 상기 경계 영역에서 상기 중간층을 덮고, 상기 전극막 상에 캡핑막을 형성하는 것, 상기 경계 영역에서 상기 캡핑막에 제 1 단차를 제공하여 추가 캡핑 패턴을 형성하는 것, 및 상기 추가 캡핑 패턴, 상기 캡핑막 및 상기 전극막에 식각 공정을 수행하여 상기 활성 영역들을 가로지르는 비트 라인들을 형성하는 것을 포함할 수 있다. 상기 식각 공정 중, 상기 셀 어레이 영역 및 상기 경계 영역에서 상기 전극막이 동시에 노출될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 메모리 소자는 셀 어레이 영역과 경계 영역을 포함하는 기판, 상기 셀 어레이 영역에서 상기 기판을 가로지르고, 상기 경계 영역으로 연장되는 비트 라인, 상기 비트 라인 상에 배치되는 비트 라인 캡핑 패턴, 및 상기 경계 영역 상에서 상기 비트 라인 캡핑 패턴 상에 배치되는 추가 캡핑 패턴을 포함할 수 있다. 상기 비트 라인 캡핑 패턴의 상부면은 상기 기판의 상부면에 대해 평행한 평탄면일 수 있다. 상기 셀 어레이 영역에서의 상기 비트 라인 캡핑 패턴의 제 1 두께는 상기 경계 영역에서의 상기 비트 라인 캡핑 패턴의 제 2 두께와 상기 추가 캡핑 패턴의 제 3 두께의 합과 동일할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법은 기판의 셀 어레이 영역에 활성 영역들을 정의하는 소자 분리막을 형성하는 것, 상기 기판의 주변 회로 영역에 게이트 절연 구조체를 형성하는 것, 상기 게이트 절연 구조체는 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 경계 영역 상으로 연장되고, 상기 기판의 전면 상에 버퍼막을 형성하는 것, 상기 버퍼막은 상기 경계 영역 상에서 단차를 갖고, 상기 버퍼막 상에 전극막을 형성하는 것, 상기 전극막은 상기 경계 영역 상에서 단차를 갖고, 상기 전극막 상에 제 1 캡핑막을 형성하는 것, 상기 제 1 캡핑막 상에 평탄화 공정을 수행하는 것, 상기 주변 회로 영역에서 상기 제 1 캡핑막 및 전극막에 제 1 식각 공정을 수행하여 주변 게이트 패턴을 형성하는 것, 상기 제 1 캡핑막 상에 제 2 캡핑막을 형성하는 것, 상기 제 1 캡핑막 및 상기 제 2 캡핑막 상에서 추가 캡핑 패턴을 형성하는 것, 상기 추가 캡핑 패턴은 상기 단차를 덮고, 및 상기 추가 캡핑 패턴, 상기 캡핑막 및 상기 전극막에 식각 공정을 수행하여 상기 활성 영역들을 가로지르는 비트 라인들을 형성하는 것을 포함할 수 있다. 상기 식각 공정은 상기 캡핑막 또는 상기 추가 캡핑 패턴을 식각하여 상기 전극막을 노출시키는 제 1 페이즈, 및 상기 전극막을 식각하는 제 2 페이즈를 포함할 수 있다. 상기 셀 어레이 영역에서 상기 제 2 페이즈가 수행되는 시간은 상기 주변 회로 영역에서 상기 제 2 페이즈가 수행되는 시간과 동일할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법은 경계 영역과 셀 어레이 영역에서 전극막 또는 폴리 실리콘 패턴이 식각액에 노출되는 시간이 동일함에 따라, 비트 라인을 형성하는 식각 공정 중 경계 영역에서 비트 라인이 과도하게 식각되는 것을 방지할 수 있다. 즉, 불량 발생이 적은 반도체 메모리 소자의 제조 방법이 제공될 수 있으며, 구조적 안정성이 향상된 반도체 메모리 소자가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 레이아웃도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도이다.
도 3a 내지 도 11a 및 도 14a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로, 도 2를 제 1 방향으로 자른 단면들에 해당한다.
도 3b 내지 도 11b 및 도 14b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로, 도 2를 제 2 방향으로 자른 단면들에 해당한다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도이다.
도 3a 내지 도 11a 및 도 14a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로, 도 2를 제 1 방향으로 자른 단면들에 해당한다.
도 3b 내지 도 11b 및 도 14b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로, 도 2를 제 2 방향으로 자른 단면들에 해당한다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 메모리 소자를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 레이아웃도이다. 도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도이다. 도 3a 내지 도 11a 및 도 14a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로, 도 2를 제 1 방향으로 자른 단면들에 해당한다. 도 3a 내지 도 11a 및 도 14a에서, A-A'단면은 셀 어레이 영역에서 경계 영역과 인접한 부분의 단면에 해당하며, B-B'단면은 셀 어레이 영역의 중심부의 단면에 해당한다. 도 3b 내지 도 11b 및 도 14b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로, 도 2를 제 2 방향으로 자른 단면들에 해당한다. 도 3b 내지 도 11b 및 도 14b에서, C-C'단면은 셀 어레이 영역과 경계 영역을 가로지르는 단면에 해당하며, D-D'단면은 주변 회로 영역의 단면에 해당한다. 도 12a, 도 12b, 도 13a 및 도 13b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법에서, 비트 라인의 형성을 설명하기 위한 단면도들이다. 도 15는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 1, 도 2, 도 3a 및 도 3b를 참조하여, 반도체 기판(100, 이하 기판이라 함)이 제공될 수 있다. 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘 게르마늄 기판, 3-5족 화합물 반도체 기판 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다. 이하, 도면들에서 제 1 방향(X) 및 제 2 방향(Y)은 기판(100)의 상부면에 평행하고, 상호 수직한 방향들로 정의된다. 제 3 방향(S)은 기판(100)의 상부면에 평행하고, 제 1 방향(X) 및 제 2 방향(Y)과 모두 교차하는 방향으로 정의된다. 제 4 방향(Z)은 기판(100)의 상부면에 수직한 방향으로 정의된다.
기판(100)은 셀 어레이 영역(CAR), 주변 회로 영역(PER) 및 상기 셀 어레이 영역(CAR)과 상기 주변 회로 영역(PER) 사이의 경계 영역(INT)을 포함할 수 있다. 셀 어레이 영역(CAR)은 반도체 셀들이 어레이를 이루며 배치되는 영역이고, 주변 회로 영역(PER)은 셀 어레이 영역(CAR)에 배치되는 워드 라인들(WL)과 비트 라인들(BL)에/로부터 전기적 신호를 인가/감지하는 주변 회로들(일 예로, 워드 라인 디코더 또는 감지 증폭 회로 등)이 배치되는 영역일 수 있다. 상기 주변 회로들은 적어도 하나의 주변 트랜지스터(PTR)를 가질 수 있다. 경계 영역(INT)은 셀 어레이 영역(CAR)의 주변부에 해당하며, 셀 어레이 영역(CAR)에 배치되는 워드 라인들(WL)의 단부들 또는 비트 라인들(BL)의 단부들이 위치할 수 있다. 본 명세서에서는 경계 영역(INT)이 셀 어레이 영역(CAR)의 제 1 방향(X)에 위치하는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 경계 영역(INT)은 셀 어레이 영역(CAR)의 제 2 방향(Y)에 위치할 수 있으며, 또는 경계 영역(INT)은 방향과 무관하게 셀 어레이 영역(CAR)의 외각을 따라 셀 어레이 영역(CAR)을 감쌀 수 있다.
기판(100) 내에 절연 물질을 포함하는 소자 분리막(102)이 형성될 수 있다. 소자 분리막(102)은 기판(100)을 식각하여 기판(100) 내에 소자 분리 트렌치(미도시)를 형성하고, 상기 소자 분리 트렌치 내에 절연 물질(예를 들어, 실리콘 산화물)을 채워 형성될 수 있다. 소자 분리막(102)은 셀 어레이 영역(CAR)에서 기판(100)의 셀 활성 영역들(ACT)을 정의하고, 주변 회로 영역(PER)에서 주변 활성 영역(AR)을 정의할 수 있다. 평면적 관점에서, 셀 활성 영역들(ACT)은 소자 분리막(102)에 의해 둘러싸인 기판(100)의 일부분들에 각각 해당할 수 있다. 셀 활성 영역들(ACT)의 각각은 고립된 형상을 가질 수 있다. 셀 활성 영역들(ACT)은 제 3 방향(S)으로 길쭉한 바(bar) 형태를 가질 수 있다. 셀 활성 영역들(ACT)은 제 3 방향(S)으로 서로 평행할 수 있다. 하나의 셀 활성 영역들(ACT)의 단부는 이에 이웃하는 다른 셀 활성 영역들(ACT)의 중심에 인접하도록 배열될 수 있다. 셀 활성 영역들(ACT) 중 일부 셀 활성 영역(ACTa)은 셀 어레이 영역(CAR) 내에서 경계 영역(INT)에 인접하여 위치하거나, 또는 경계 영역(INT)에 위치할 수 있다. 상기 일부 셀 활성 영역(ACTa)은 셀 활성 영역들(ACT) 중 후술되는 공정에서 형성되는 비트 라인(BL, 도 2 참조)의 일단에 인접하게 배치되는 셀 활성 영역(ACTa)일 수 있다. 다르게 설명하자면, 상기 일부 셀 활성 영역(ACTa)은 셀 활성 영역들(ACT) 중 후술되는 공정에서 형성되는 워드 라인들(WL) 중 경계 영역(INT)에 가장 인접한 워드 라인(WL)과 교차되는 셀 활성 영역(ACTa)일 수 있다.
셀 활성 영역들(ACT) 내에 제 1 및 제 2 불순물 주입 영역들(104a, 104b)이 형성될 수 있다. 제 1 및 제 2 불순물 주입 영역들(104a, 104b)은 기판(100) 상에 제공된 이온 주입 마스크에 의해 노출된 셀 활성 영역들(ACT) 내에 이온 주입 공정을 통해 불순물을 도핑하여 형성될 수 있다. 각 셀 활성 영역들(ACT)의 중심 영역 내에 제 1 불순물 주입 영역(104a)이 형성될 수 있으며, 각 셀 활성 영역들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 불순물 주입 영역들(104b)이 각각 형성될 수 있다. 제 1 및 제 2 불순물 주입 영역들(104a, 104b)은 기판(100)과 다른 도전형을 가질 수 있다. 제 1 불순물 주입 영역(104a)은 공통 드레인 영역에 해당될 수 있고, 제 2 불순물 주입 영역들(104b)은 소오스 영역에 해당될 수 있다.
기판(100) 내에 셀 활성 영역들(ACT)을 가로지르는 워드 라인 트렌치들(105)을 형성할 수 있다. 워드 라인 트렌치들(105)은 제 1 방향(X)으로 배열되며, 제 2 방향(Y)으로 연장될 수 있다. 두 개의 워드 라인 트렌치들(105)이 각각의 셀 활성 영역들(ACT)을 가로지르며 형성될 수 있다. 워드 라인 트렌치들(105)의 바닥면은 소자 분리막(102)의 바닥면 보다 높은 레벨에 위치할 수 있다. 도시하지는 않았지만, 워드 라인 트렌치들(105)의 바닥은 소자 분리막(102) 내에서 상대적으로 깊고 셀 활성 영역들(ACT) 내에서 상대적으로 얕도록 형성될 수 있다.
워드 라인 트렌치들(105)의 표면을 컨포말하게 덮는 워드 라인 절연막(106)이 형성될 수 있다. 워드 라인 절연막(106)은 절연 물질을 포함할 수 있다. 워드 라인 절연막(106)은 예를 들어, 실리콘 산화막, 열 산화막 또는 고유전막을 포함할 수 있다.
워드 라인 절연막(106)으로 둘러싸인 워드 라인 트렌치들(105) 내에 워드 라인들(WL)이 형성될 수 있다. 예를 들어, 워드 라인 트렌치들(105) 내를 채우는 도전막을 형성할 수 있다. 이후, 상기 도전막 및 워드 라인 절연막(106)에 에치 백(etch-back)과 같은 공정을 수행하여, 워드 라인 트렌치들(105) 내에 국부적으로 잔여하는 워드 라인들(WL)이 형성될 수 있다. 이때, 워드 라인들(WL)의 상부면들은 기판(100)의 상부면보다 낮은 레벨에 위치하도록 형성될 수 있다. 워드 라인들(WL)은 도전 물질을 포함할 수 있다. 예를 들어, 워드 라인(WL)은 폴리 실리콘 또는 도핑된 폴리 실리콘, 금속 물질, 또는 금속 실리사이드 물질을 포함할 수 있다.
각 워드 라인들(WL) 및 이에 인접한 제 1 및 제 2 불순물 주입 영역들(104a, 104b)은 셀 트랜지스터를 구성할 수 있다. 워드 라인들(WL)은 워드 라인 트렌치들(105) 내에 배치됨으로써, 워드 라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다.
워드 라인 절연막(106) 및 워드 라인들(WL)의 상부 부분들이 제거되어 형성된 워드 라인 트렌치들(105)의 상부 공간 내에 워드 라인 캡핑 패턴들(108)이 형성될 수 있다. 워드 라인 캡핑 패턴들(108)은 워드 라인들(WL) 상에 형성되며, 워드 라인 트렌치들(105)을 완전히 채울 수 있다. 워드 라인 캡핑 패턴들(108)은 워드 라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 워드 라인들(WL)의 상부면 전체를 덮을 수 있다. 워드 라인 캡핑 패턴들(108)의 상부면은 기판(100)과 상부면과 동일한 레벨에 위치할 수 있다. 워드 라인 캡핑 패턴들(108)은 절연 물질을 포함할 수 있다. 예를 들어, 워드 라인 캡핑 패턴들(108)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
도 1, 도 2, 도 4a 및 도 4b를 참조하여, 기판(100) 상에 주변 게이트 절연막(202)이 형성될 수 있다. 주변 게이트 절연막(202)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다. 주변 게이트 절연막(202)은 셀 어레이 영역(CAR), 경계 영역(INT) 및 주변 회로 영역(PER)에 모두 형성될 수 있다.
주변 게이트 절연막(202) 상에 주변 고유전막(204)이 형성될 수 있다. 예를 들어, 주변 고유전막(204)은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition)과 같은 증착 공정으로 형성될 수 있다. 주변 고유전막(204)은 주변 게이트 절연막(202) 보다 높은 유전율을 가지는 물질(일 예로, 금속 산화막 등)로 형성될 수 있다. 예를 들어, 주변 고유전막(204)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란탄 산화물(LaO), 란탄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 타이타늄 산화물(TiO), 바륨 스트론튬 타이타늄 산화물(BaSrTiO), 바륨 타이타늄 산화물(BaTiO), 스트론튬 타이타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 주변 고유전막(204)은 셀 어레이 영역(CAR), 경계 영역(INT) 및 주변 회로 영역(PER)에 모두 형성될 수 있다.
주변 고유전막(204) 상에 금속 함유막(206)이 형성될 수 있다. 금속 함유막(206)은 N 일함수를 가지는 금속 함유막 또는 P 일함수를 가지는 금속 함유막으로 형성될 수 있다. 예를 들어, 상기 N형 일함수를 갖는 금속 함유막(206)은 란탄(La), 란탄 산화물(LaO), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 나이오븀(Nb) 또는 타이타늄 질화물(TiN) 중에서 선택되는 적어도 하나를 포함할 수 있다. 예를 들어, 상기 N형 일함수를 갖는 금속 함유막(206)은 알루미늄(Al), 알루미늄 산화막, 타이타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 루테늄 산화물(RuO2) 중에서 선택되는 적어도 하나를 포함할 수 있다. 금속 함유막(206)은 주변 회로 영역(PER)에 형성되는 주변 트랜지스터들(PTR, 도 8a 및 도 8b 참조)의 문턱 전압을 조절하기 위하여 제공될 수 있다. 금속 함유막(206)은 셀 어레이 영역(CAR), 경계 영역(INT) 및 주변 회로 영역(PER)에 모두 형성될 수 있다.
주변 게이트 절연막(202), 주변 고유전막(204) 및 금속함유막(206)는 주변 회로 영역(PER)에서 주변 게이트 절연 구조체(210)를 구성할 수 있다.
이후, 마스크를 이용한 식각 공정을 수행하여, 셀 어레이 영역(CAR)에서 주변 게이트 절연막(202), 주변 고유전막(204) 및 금속함유막(206)을 제거하되, 주변 게이트 절연막(202), 주변 고유전막(204) 및 금속함유막(206)은 주변 회로 영역(PER) 상에 남을 수 있다. 주변 게이트 절연막(202), 주변 고유전막(204) 및 금속함유막(206)은 주변 회로 영역(PER)에서 주변 활성 영역(AR)을 덮을 수 있다. 이때, 주변 게이트 절연 구조체(210)의 일단은 경계 영역(INT)에 위치할 수 있다.
도시하지는 않았으나, 기판(100) 상에 주변 게이트 절연막(202)을 형성하기 전에, 기판(100) 상에 채널막을 형성할 수 있다. 예를 들어, 상기 채널막은 SEG(Selective Epitaxial Growth) 방법으로 형성될 수 있다. 상기 채널막의 격자 상수는 기판(100)의 격자 상수보다 클 수 있다. 일 예로, 상기 채널막은 실리콘 게르마늄(SiGe)으로 형성될 수 있다.
도 1, 도 2, 도 4a 및 도 4b를 계속 참조하여, 기판(100) 상에 중간층(118)이 형성될 수 있다. 중간층(118)은 경계 영역(INT)에 형성될 수 있다. 중간층(118)은 셀 어레이 영역(CAR)에 메모리 셀들을 형성하는 공정 또는 주변 회로 영역(PER)에 주변 회로들을 형성하는 공정에서 생성되는 부산물층일 수 있다. 일 예로, 중간층(118)은 경계 영역(INT)에 잔여하는 주변 게이트 절연 구조체(210) 또는 상기 채널막의 일부일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
기판(100)의 전면 상에 제 1 절연막(112), 제 2 절연막(114) 및 제 3 절연막(116)이 순차적으로 적층될 수 있다. 제 1 절연막(112), 제 2 절연막(114) 및 제 3 절연막(116)은 셀 어레이 영역(CAR)에 버퍼막(110)을 구성할 수 있다. 제 2 절연막(114)은 제 1 절연막(112) 및 제 3 절연막(116)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들어, 제 2 절연막(114)은 실리콘 질화막으로 형성될 수 있다. 제 1 및 제 3 절연막들(112, 116)은 실리콘 산화막으로 형성될 수 있다. 제 1 절연막(112), 제 2 절연막(114) 및 제 3 절연막(116)은 주변 회로 영역(PER) 상에서 주변 게이트 절연 구조체(210)를 덮을 수 있다.
중간층(118, 일 예로 주변 게이트 절연 구조체(210)의 일단)이 경계 영역(INT)에 위치함에 따라, 버퍼막(110)은 경계 영역(INT)에서 단차를 가질 수 있다. 즉, 버퍼막(110)의 상부면은 셀 어레이 영역(CAR)에서보다 주변 회로 영역(PER)에서 더 높은 레벨에 위치할 수 있다.
다른 실시예들에 따르면, 주변 고유전막(204) 및 금속함유막(206)의 식각 공정 시, 주변 게이트 절연막(202)은 셀 어레이 영역(CAR)에서 제거되지 않을 수 있다. 즉, 주변 게이트 절연막(202)은 식각되지 않을 수 있다. 셀 어레이 영역(CAR)에 위치하는 주변 게이트 절연막(202)은 제 1 절연막(112)의 역할을 할 수 있다. 이 경우, 셀 어레이 영역(CAR)에서 주변 게이트 절연막(202) 상에 제 2 절연막(114) 및 제 3 절연막(116)이 순차적으로 적층될 수 있다. 이하, 도 4a 및 도 4b를 기준으로 계속 설명하도록 한다.
도 1, 도 2, 도 5a 및 도 5b를 참조하여, 기판(100)의 전면 상에 하부 전극막(120)을 형성할 수 있다. 예를 들어, 하부 전극막(120)은 불순물이 도핑된 폴리 실리콘막으로 형성될 수 있다. 보다 상세하게는, 하부 전극막(120)을 형성하기 위하여 폴리 실리콘막을 전면적으로 증착할 수 있다. 이후, 상기 폴리 실리콘막 상에 이온 주입 공정을 복수 회 진행하여, 상기 폴리 실리콘막에 N형의 불순물 또는 P형의 불순물을 도핑할 수 있다.
중간층(118, 일 예로 주변 게이트 절연 구조체(210)의 일단)이 경계 영역(INT)에 위치함에 따라, 하부 전극막(120)은 경계 영역(INT)에서 단차를 가질 수 있다. 즉, 하부 전극막(120)의 상부면은 셀 어레이 영역(CAR)에서보다 주변 회로 영역(PER)에서 더 높은 레벨에 위치할 수 있다. 경계 영역(INT)에서, 셀 어레이 영역(CAR)과 인접한 하부 전극막(120)의 상부면은 주변 회로 영역(PER)과 인접한 하부 전극막(120)의 상부면보다 낮은 레벨에 위치할 수 있다.
하부 전극막(120) 상에 제 1 마스크막(122)을 형성할 수 있다. 제 1 마스크막(122)은 비트 라인 콘택(DCC)의 위치를 개략적으로 한정하는 개구부를 가질 수 있다. 제 1 마스크막(122)은, 예를 들면, 포토 레지스트막, ACL, SOH 또는 SOC일 수 있다. 제 1 마스크막(122)을 식각 마스크로 이용하여 셀 어레이 영역(CAR)에서 하부 전극막(120), 버퍼막(110) 및 기판(100)의 제 1 불순물 주입 영역(104a)의 일부를 식각하여, 리세스 영역(124)을 형성할 수 있다. 이때 소자 분리막(102)의 상부도 일부 제거될 수 있다.
도 5a에 도시된 바와 같이, 경계 영역(INT)과 인접한 활성 영역(ACTa)의 제 1 불순물 주입 영역(104a)에는 리세스 영역(124)이 형성되지 않을 수 있다. 다르게 설명하자면, 경계 영역(INT)을 향하는 비트 라인(BL, 도 2, 도 11a 및 도 11b 참조)의 단부에서는 리세스 영역(124)이 형성되지 않을 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 경계 영역(INT)과 인접한 활성 영역(ACTa)의 제 1 불순물 주입 영역(104a)에도 리세스 영역(124)이 형성되거나, 또는 비트 라인(BL)의 단부에 활성 영역(ACTa)이 형성되지 않을 수 있다.
도 1, 도 2, 도 6a 및 도 6b를 참조하여, 제 1 마스크막(122)을 제거하여 하부 전극막(120)의 상부를 노출시킬 수 있다. 기판(100)의 전면 상에 불순물이 도핑된 폴리 실리콘막을 적층하여 리세스 영역(124)을 채울 수 있다. 이후 에치백(etch back) 공정을 수행하여, 리세스 영역(124) 내를 채우는 폴리 실리콘 패턴(125)을 형성할 수 있다.
하부 전극막(120)과 폴리 실리콘 패턴(125) 상에 확산 방지막(126), 상부 전극막(128) 및 제 1 캡핑막(130)을 차례로 적층할 수 있다. 확산 방지막(126)은 타이타늄 질화막, 텅스텐 질화막 및 탄탈륨 질화막 중 적어도 하나일 수 있다. 상부 전극막(128)은 텅스텐, 알루미늄 및 구리 중 하나를 포함할 수 있다. 제 1 캡핑막(130)은 실리콘 질화막으로 형성될 수 있다. 설명의 편의를 위하여, 서로 적층되는 하부 전극막(120), 확산 방지막(126) 및 상부 전극막(128)을 한데 묶어 전극막(120, 126, 128)으로 지칭하도록 한다.
중간층(118, 일 예로 주변 게이트 절연 구조체(210)의 일단)이 경계 영역(INT)에 위치함에 따라, 전극막(120, 126, 128)은 중간층(118)의 상방에서 제 1 단차(STP1)를 가질 수 있으며, 전극막(120, 126, 128) 상에 형성되는 제 1 캡핑막(130) 또한 단차를 가질 수 있다. 전극막(120, 126, 128)의 제 1 단차(STP1)는 경계 영역(INT)과 인접한 셀 어레이 영역(CAR) 상에 위치하거나, 경계 영역(INT) 상에 위치할 수 있다. 전극막(120, 126, 128)의 제 1 단차(STP1)의 위치는 중간층(118)의 위치, 버퍼막(110)의 두께 및 전극막(120, 126, 128)의 두께 등에 따라 달라질 수 있다. 이하 설명의 편의를 위하여, 전극막(120, 126, 128)의 제 1 단차(STP1)가 경계 영역(INT) 상에 위치하는 것을 기준으로 설명한다. 전극막(120, 126, 128) 및 제 1 캡핑막(130)의 상부면들은 셀 어레이 영역(CAR)에서보다 주변 회로 영역(PER)에서 더 높은 레벨에 위치할 수 있다. 경계 영역(INT)에서, 셀 어레이 영역(CAR)과 인접한 전극막(120, 126, 128) 및 제 1 캡핑막(130)의 상부면들은 주변 회로 영역(PER)과 인접한 확산 방지막(126), 상부 전극막(128) 및 제 1 캡핑막(130)의 상부면들보다 낮은 레벨에 위치할 수 있다. 일 예로, 셀 어레이 영역(CAR)에서의 전극막(120, 126, 128)의 제 1 상부면(UPS1)은 경계 영역(INT)에서의 전극막(120, 126, 128)의 제 2 상부면(UPS2)보다 기판(100)으로부터 낮은 레벨에 위치할 수 있다.
도 1, 도 2, 도 7a 및 도 7b를 참조하여, 제 1 캡핑막(130) 상에 평탄화 공정이 수행될 수 있다. 예를 들어, 제 1 캡핑막(130) 상에 위한 CMP(Chemical Mechanical Polishing) 공정이 수행되어 제 1 캡핑막(130)의 상부면은 실질적으로 평탄(flat)해질 수 있다. 이때, 제 1 캡핑막(130)의 상기 상부면은 기판(100)과 평행할 수 있다. 상기 평탄화 공정은 주변 회로 영역(PER)에 형성되는 주변 트랜지스터(PTR, 도 8a 및 도 8b 참조)의 주변 게이트 패턴(GP, 도 8a 및 도 8b 참조)의 높이를 조절하기 위하여 수행될 수 있다. 상기 평탄화 공정에 의해 경계 영역(INT)에서 제 1 캡핑막(130)의 상부 일부가 제거될 수 있다. 보다 상세하게는, 제 1 캡핑막(130)은 셀 어레이 영역(CAR)보다 경계 영역(INT)에서 보다 많이 식각될 수 있다. 이에 따라, 셀 어레이 영역(CAR)에서의 제 1 캡핑막(130)의 제 1 두께(t1)는 경계 영역(INT)에서의 제 1 캡핑막(130)의 제 2 두께(t2)보다 두꺼울 수 있다. 제 1 캡핑막(130)의 두께가 변화하는 지점은 상부 전극막(128)의 제 1 단차(STP1)에 수직으로 대응될 수 있다.
도 1, 도 2, 도 8a 및 도 8b를 참조하여, 마스크(MP)를 이용하여 상기 주변 회로 영역(PER)에서 제 1 캡핑막(130), 전극막(120, 126, 128) 및 주변 게이트 절연 구조체(210)를 식각하여 주변 게이트 패턴(GP)을 형성할 수 있다. 이때, 제 1 캡핑막(130), 전극막(120, 126, 128), 버퍼막(110) 및 중간층(118)은 셀 어레이 영역(CAR)에 잔여할 수 있다. 제 1 캡핑막(130) 및 전극막(120, 126, 128)은 경계 영역(INT)의 일부를 덮을 수 있다. 보다 구체적으로는, 상기 식각 공정에 의해 형성되는 제 1 캡핑막(130), 전극막(120, 126, 128), 버퍼막(110) 및 중간층(118)의 일단(SEP)은 경계 영역(INT)에 위치할 수 있다. 경계 영역(INT)에서 제 1 캡핑막(130), 전극막(120, 126, 128), 버퍼막(110) 및 중간층(118)이 식각되어 경계 영역(INT)의 소자 분리막(102)의 상부면 일부가 노출될 수 있다.
주변 게이트 패턴(GP)에 인접한 기판(100) 내에 불순물을 도핑하여 주변 소오스/드레인 영역들(220)을 형성할 수 있다. 주변 게이트 패턴(GP) 및 주변 소오스/드레인 영역들(220)은 주변 트랜지스터(PTR)를 구성할 수 있다.
도 1, 도 2, 도 9a 및 도 9b를 참조하여, 기판(100)의 전면 상에 스페이서막을 콘포멀(conformal)하게 적층하고 이방성 식각 공정을 진행하여 주변 게이트 패턴(GP)의 측벽들을 덮는 주변 스페이서들(215)을 형성할 수 있다. 이때, 상기 스페이서막은 셀 어레이 영역(CAR)에서 제 1 캡핑막(130)을 덮을 수 있으며, 제 1 캡핑막(130), 전극막(120, 126, 128), 버퍼막(110) 및 중간층(118)의 일단(SEP) 상에도 콘포멀하게 형성될 수 있다. 이후, 상기 이방석 식각 공정에 의해 제 1 캡핑막(130), 전극막(120, 126, 128), 버퍼막(110) 및 중간층(118)의 일단(SEP) 상에 경계 스페이서(132)가 형성될 수 있다.
도 1, 도 2, 도 10a 및 도 10b를 참조하여, 제 2 캡핑막(134)이 형성될 수 있다. 예를 들어, 기판(100)의 전면 상에 절연막을 콘포멀(conformal)하게 증착하여 제 2 캡핑막(134)이 형성될 수 있다. 제 2 캡핑막(134)은 셀 어레이 영역(CAR) 상에서 제 1 캡핑막(130)을 덮을 수 있다. 제 2 캡핑막(134)은 주변 회로 영역(PER)에서 주변 트랜지스터(PTR)를 덮을 수 있다. 제 2 캡핑막(134)은 경계 영역(INT)에서 제 1 캡핑막(130) 및 경계 스페이서(132)를 덮을 수 있다.
기판(100)의 상기 전면 상에 절연 물질을 증착하여 주변 층간 절연막(230)이 형성될 수 있다. 이후, 주변 층간 절연막(230) 상에 CMP 공정을 진행하여 적어도 제 2 캡핑막(134)의 상부면을 노출시킬 수 있다. 주변 층간 절연막(230)은 주변 회로 영역(PER)에서 주변 트랜지스터(PTR)를 둘러쌀 수 있다. 주변 층간 절연막(230)은 주변 트랜지스터(PTR)와 경계 스페이서(132) 사이의 공간을 채울 수 있다. 주변 층간 절연막(230)의 상부면은 제 2 캡핑막(134)의 상부면과 공면(coplanar)을 이룰 수 있다.
제 2 캡핑막(134) 및 주변 층간 절연막(230) 상에 제 3 캡핑막(136)이 형성될 수 있다. 예를 들어, 기판(100)의 전면 상에 절연 물질을 증착하여 제 3 캡핑막(136)이 형성될 수 있다. 제 3 캡핑막(136)은 실리콘 질화막으로 형성될 수 있다. 제 3 캡핑막(136)의 상부면은 실질적으로 평탄할 수 있으며, 기판(100)과 실질적으로 평행할 수 있다. 제 3 캡핑막(136)은 평판 형상을 가질 수 있다. 예를 들어, 제 3 캡핑막(136)의 두께는 셀 어레이 영역(CAR) 및 경계 영역(INT)에서 실질적으로 균일할 수 있다. 설명의 편의를 위하여, 전극막(120, 126, 128) 상에 위치하는 제 1 캡핑막(130), 제 2 캡핑막(134) 및 제 3 캡핑막(136)을 한데 묶어 캡핑막(130, 134, 136)으로 지칭하도록 한다.
도 1, 도 2, 도 11a 및 도 11b를 참조하여, 경계 영역(INT) 또는 경계 영역(INT)과 인접한 셀 어레이 영역(CAR)에서 제 3 캡핑막(136)에 제 2 단차(STP2)가 형성될 수 있다. 제 3 캡핑막(136)의 제 2 단차(STP2)는 셀 어레이 영역(CAR)에서 경계 영역(INT)으로 지남에 따라 더 높아지도록 형성될 수 있다. 본 명세서에서는 제 3 캡핑막(136)의 제 2 단차(STP2)를 기준으로, 제 3 캡핑막(136)의 낮은 상부면(일 예로, 셀 어레이 영역(CAR)에서의 제 3 캡핑막(136)의 상부면)보다 높은 레벨에 위치하는 제 3 캡핑막(136)의 일부를 추가 캡핑 패턴(138)으로 정의하도록 한다. 즉, 경계 영역(INT)에서 제 3 캡핑막(136)의 상부면 상으로 돌출되는 부분인 추가 캡핑 패턴(138)이 형성될 수 있다. 일 예로, 경계 영역(INT)에서 제 3 캡핑막(136) 상에 일 물질층을 제공하여 제 2 단차(STP2)가 형성될 수 있다. 구체적으로는, 제 3 캡핑막(136) 상에 추가 캡핑 패턴(138)이 형성될 영역을 정의하는 개구를 갖는 제 1 마스크 패턴을 형성한 후, 상기 개구 내부를 채우도록 상기 제 1 마스크 패턴 상에 절연막을 증착하고, 이후 제 1 마스크 패턴을 리프트 오프(lift off)하여 추가 캡핑 패턴(138)이 형성될 수 있다. 추가 캡핑 패턴(138)은 제 3 캡핑막(136)과 동일한 물질을 포함할 수 있다. 예를 들어, 추가 캡핑 패턴(138)은 실리콘 질화물을 포함할 수 있다. 이와는 다르게, 제 3 캡핑막(136) 상에 절연막을 증착한 후, 상기 절연막을 패터닝하여 추가 캡핑 패턴(138)이 형성될 수 있다. 이 경우, 추가 캡핑 패턴(138)은 제 3 캡핑막(136)과 다른 물질을 포함할 수 있다. 예를 들어, 추가 캡핑 패턴(138)은 실리콘 산화물을 포함할 수 있다. 다른 일 예로, 경계 영역(INT)을 제외한 영역에서, 제 3 캡핑막(136)의 상부 일부를 제거하여 제 2 단차(STP2)가 형성될 수 있다. 구체적으로는, 제 3 캡핑막(136) 상에 추가 캡핑 패턴(138)이 형성될 영역을 덮는 제 2 마스크 패턴을 형성한 후, 상기 제 2 마스크 패턴에 의해 노출되는 제 3 캡핑막(136)에 식각 공정을 수행하고, 이후 상기 제 2 마스크 패턴이 제거될 수 있다. 이에 따라, 셀 어레이 영역(CAR)에서 제 3 캡핑막(136)의 상부면이 낮아질 수 있으며, 경계 영역(INT)에서 제 2 단차(STP2)가 형성될 수 있다. 이 경우, 추가 캡핑 패턴(138)은 제 3 캡핑막(136)의 일부에 해당할 수 있으며, 추가 캡핑 패턴(138)과 제 3 캡핑막(136)은 일체로 제공될 수 있다.
도 11에서는 추가 캡핑 패턴(138)이 주변 회로 영역(PER) 상에도 형성되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 추가 캡핑 패턴(138)은 경계 영역(INT) 상에만 형성되고, 주변 회로 영역(PER)은 덮지 않을 수 있다.
추가 캡핑 패턴(138)은 경계 영역(INT)에서 캡핑막(130, 134, 136)의 두께가 전극막(120, 126, 128)의 제 1 단차(STP1)에 의해 감소하는 것을 보상하기 위하여 제공될 수 있다. 예를 들어, 추가 캡핑 패턴(138)은 중간층(118) 상방에 위치할 수 있다. 보다 바람직하게는, 추가 캡핑 패턴(138)은 전극막(120, 126, 128)의 제 1 단차(STP1) 상에 위치할 수 있다. 평면적 관점에서, 추가 캡핑 패턴(138)은 전극막(120, 126, 128)의 제 2 상부면(UPS2)을 덮을 수 있다. 추가 캡핑 패턴(138)의 일단은 전극막(120, 126, 128)의 제 1 단차(STP1)와 수직으로 정렬될 수 있다. 추가 캡핑 패턴(138)의 제 3 두께(t3)는 전극막(120, 126, 128)의 제 1 단차(STP1)의 제 4 두께(t4)와 실질적으로 동일할 수 있다. 이에 따라, 셀 어레이 영역(CAR)에서 캡핑막(130, 134, 136)의 제 5 두께(t5)는 경계 영역(INT)에서 캡핑막(130, 134, 136)의 제 6 두께(t6)와 추가 캡핑 패턴(138)의 제 3 두께(t3)의 합(즉, 캡핑막(130, 134, 136)의 하부면으로부터 추가 캡핑 패턴(128)의 상부면까지의 거리)과 실질적으로 동일할 수 있다. 다르게 설명하자면, 제 1 단차(STP1)의 높이는 제 2 단차(STP2)의 높이와 실질적으로 동일할 수 있다. 셀 어레이 영역(CAR)에서 전극막(120, 126, 128)의 제 1 상부면(UPS1)으로부터 캡핑막(130, 134, 136)의 상부면까지의 거리는 경계 영역(INT)에서 전극막(120, 126, 128)의 제 2 상부면(UPS2)으로부터 추가 캡핑 패턴(138)의 상부면까지의 거리는 실질적으로 동일할 수 있다. 즉, 캡핑막(130, 134, 136)의 제 5 두께(t5)와 추가 캡핑 패턴(138)의 제 3 두께(t3)의 합은 셀 어레이 영역(CAR)(셀 어레이 영역(CAR)의 경우 제 3 두께(t3)는 0에 해당한다.) 및 경계 영역(INT)에서 일정할 수 있다.
비트 라인 마스크 패턴(BMP)을 식각 마스크로 이용하여, 셀 어레이 영역(CAR)에서 캡핑막(130, 134, 136) 및 전극막(120, 126, 128)을 식각하여 비트 라인 캡핑 패턴(140)과 비트 라인(BL)이 형성될 수 있다. 상기 식각 공정 시, 리세스 영역(124) 안의 폴리 실리콘 패턴(125)도 식각되어 비트 라인 콘택(DCC)이 형성될 수 있다. 이때, 리세스 영역(124)의 측벽과 바닥면의 일부가 노출될 수 있다.
도 12a, 도 12b, 도 13a 및 도 13b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법에서, 비트 라인의 형성을 설명하기 위한 단면도들로, 도 11a의 A영역 및 B영역을 확대 도시한 도면들이다. 이하, 도 12a 및 도 12b를 참조하여 비트 라인(BL) 및 비트 라인 콘택(DCC)의 형성 과정을 상세하게 설명하도록 한다.
비트 라인 캡핑 패턴(140)과 비트 라인(BL)을 형성하기 위한 식각 공정은 캡핑막(130, 134, 136)을 식각하는 제 1 페이즈, 및 전극막(120, 126, 128)을 식각하는 제 2 페이즈를 가질 수 있다.
도 12a를 참조하여, 상기 식각 공정의 상기 제 1 페이즈에서, 셀 어레이 영역(CAR) 및 경계 영역(INT)에서 비트 라인 마스크 패턴(BMP)을 식각 마스크로 이용한 식각 공정이 수행될 수 있다.
A영역에 표시된 바와 같이, 셀 어레이 영역(CAR) 중 경계 영역(INT)과 인접한 부분 또는 경계 영역(INT)에서 식각 공정의 제 1 페이즈가 수행될 수 있다. 이하, 편의상 경계 영역(INT)을 기준으로 설명하도록 한다. 우선, 추가 캡핑 패턴(138) 상에 상기 식각 공정이 수행되어, 추가 캡핑 패턴(138)이 제 1 식각 깊이(ETD1)로 식각될 수 있다. 이후, 노출되는 캡핑막(130, 134, 136) 상에 식각 공정이 계속 수행되어, 캡핑막(130, 134, 136)이 제 2 식각 깊이(ETD2)로 식각될 수 있다. 상기 식각 공정의 상기 제 1 페이즈가 진행되어, 경계 영역(INT)에서 전극막(120, 126, 128)의 상부면이 노출될 수 있다. 경계 영역(INT)에서 상기 제 1 페이즈 동안 총 식각되는 제 3 식각 깊이(ETD3)는 제 1 식각 깊이(ETD1) 및 제 2 식각 깊이(ETD2)의 합에 해당할 수 있다.
B영역에 표시된 바와 같이, 셀 어레이 영역(CAR)에서 식각 공정의 제 1 페이즈가 수행될 수 있다. 캡핑막(130, 134, 136) 상에 식각 공정이 수행되어, 캡핑막(130, 134, 136)이 제 4 식각 깊이(ETD4)로 식각될 수 있다. 상기 식각 공정의 상기 제 1 페이즈가 진행되어, 셀 어레이 영역(CAR)에서 전극막(120, 126, 128)의 상부면이 노출될 수 있다.
제 1 페이즈 동안 수행되는 식각 공정에서, 경계 영역(INT)에서의 제 3 식각 깊이(ETD3)와 셀 어레이 영역(CAR)에서의 제 4 식각 깊이(ETD4)는 동일할 수 있다. 따라서, 경계 영역(INT)에서 추가 캡핑 패턴(138) 및 캡핑막(130, 134, 136)이 식각되어 전극막(120, 126, 128)의 상부면이 노출되기까지의 제 1 공정 시간은 셀 어레이 영역(CAR)에서 캡핑막(130, 134, 136)이 식각되어 전극막(120, 126, 128)의 상부면이 노출되기까지의 제 2 공정 시간과 동일할 수 있다. 즉, 상기 식각 공정의 상기 제 1 페이즈가 진행됨에 따라, 경계 영역(INT)과 셀 어레이 영역(CAR)에서 전극막(120, 126, 128)의 상부면이 동시에 노출될 수 있다.
도 12B를 참조하여, 상기 식각 공정의 상기 제 2 페이즈에서, 셀 어레이 영역(CAR) 및 경계 영역(INT)에서 비트 라인 마스크 패턴(BMP) 및 비트 라인 캡핑 패턴(140)을 식각 마스크로 이용한 식각 공정이 수행될 수 있다.
A영역에 표시된 바와 같이, 경계 영역(INT)에서 식각 공정의 제 2 페이즈가 수행될 수 있다. 전극막(120, 126, 128) 상에 상기 식각 공정이 수행되어 비트 라인(BL)이 형성될 수 있다. 상기 식각 공정의 상기 제 2 페이즈가 진행되어, 경계 영역(INT)에서 버퍼막(110)의 상부면이 노출될 수 있다.
B영역에 표시된 바와 같이, 셀 어레이 영역(CAR)에서 식각 공정의 제 2 페이즈가 수행될 수 있다. 상부 전극막(128), 확산 방지막(126) 및 폴리 실리콘 패턴(125) 상에 식각 공정이 수행되어, 비트 라인(BL) 및 비트 라인 콘택(DCC)이 형성될 수 있다. 상기 식각 공정의 상기 제 2 페이즈가 진행되어, 셀 어레이 영역(CAR)에서 버퍼막(110)의 상부면이 노출될 수 있다.
상기 제 1 페이즈에서, 경계 영역(INT)과 셀 어레이 영역(CAR)에서 전극막(120, 126, 128)의 상부면이 동시에 노출됨에 따라, 경계 영역(INT)과 셀 어레이 영역(CAR)에서 상기 제 2 페이즈가 동시에 시작될 수 있다. 즉, 전극막(120, 126, 128)은 경계 영역(INT)과 셀 어레이 영역(CAR)에서 동시에 식각이 시작될 수 있다. 이에 따라, 경계 영역(INT)과 셀 어레이 영역(CAR)에서 전극막(120, 126, 128) 또는 폴리 실리콘 패턴(125)이 식각액에 노출되는 시간(즉, 제 2 페이즈의 공정 시간)이 동일할 수 있다.
실시예들에 따르면, 상기 식각 공정 중, 비트 라인(BL) 또는 비트 라인 콘택들(DCC)의 측면이 과식각될 수 있다. 즉, 상기 식각 공정 후, 비트 라인(BL) 또는 비트 라인 콘택들(DCC)의 중심부가 과식각되거나, 하부는 일부 식각이 되지 않을 수 있다. 이에 따라 비트 라인(BL) 또는 비트 라인 콘택들(DCC)의 측면은 오목한(concave) 형상을 갖도록 형성될 수 있다.
경계 영역(INT)과 셀 어레이 영역(CAR)에서 전극막(120, 126, 128) 또는 폴리 실리콘 패턴(125)이 식각액에 노출되는 시간이 동일함에 따라, 경계 영역(INT)에서 비트 라인(BL)의 폭(w1)은 셀 어레이 영역(CAR)에서 비트 라인(BL)의 폭(w2)과 실질적으로 동일 또는 유사할 수 있다. 여기서 비트 라인(BL)의 폭이라 함은 상기 과식각에 의해 가장 얇아진 부분의 폭을 의미한다.
캡핑막(130, 134, 136) 상에 추가 캡핑 패턴(138)이 제공되지 않는 경우, 경계 영역(INT)에서 비트 라인(BL)이 과도하게 식각될 수 있다.
도 13a를 참조하여, 셀 어레이 영역(CAR) 중 경계 영역(INT)과 인접한 부분 또는 경계 영역(INT)에 추가 캡핑 패턴(138)이 제공되지 않을 수 있다. 이하, 편의상 경계 영역(INT)을 기준으로 설명하도록 한다. 이 경우, 비트 라인 마스크 패턴(BMP)은 경계 영역(INT)에서 제 3 캡핑막(136) 상에 형성될 수 있다.
도 13a를 참조하여, 상기 식각 공정의 상기 제 1 페이즈에서, 셀 어레이 영역(CAR) 및 경계 영역(INT)에서 비트 라인 마스크 패턴(BMP)을 식각 마스크로 이용한 식각 공정이 수행될 수 있다.
A'영역에 표시된 바와 같이, 경계 영역(INT)에서 식각 공정의 제 1 페이즈가 수행될 수 있다. 캡핑막(130, 134, 136) 상에 식각 공정이 수행되어, 캡핑막(130, 134, 136)이 제 5 식각 깊이(ETD5)로 식각될 수 있다. 상기 식각 공정의 상기 제 1 페이즈가 진행되어, 경계 영역(INT)에서 전극막(120, 126, 128)의 상부면이 노출될 수 있다.
B'영역에 표시된 바와 같이, 셀 어레이 영역(CAR)에서 식각 공정의 제 1 페이즈가 수행될 수 있다. 캡핑막(130, 134, 136) 상에 식각 공정이 수행되어, 캡핑막(130, 134, 136)이 제 6 식각 깊이(ETD6)로 식각될 수 있다. 상기 식각 공정의 상기 제 1 페이즈가 진행되어, 셀 어레이 영역(CAR)에서 전극막(120, 126, 128)의 상부면이 노출될 수 있다.
캡핑막(130, 134, 136)의 두께가 경계 영역(INT)과 셀 어레이 영역(CAR)에서 서로 다름에 따라, 캡핑막(130, 134, 136)이 식각되어 전극막(120, 126, 128)의 상부면이 노출되기까지의 공정 시간이 셀 어레이 영역(CAR)과 경계 영역(INT)에서 서로 다를 수 있다. 예를 들어, 식각 깊이가 더 작은 경계 영역(INT)에서 전극막(120, 126, 128)의 상부면이 먼저 노출될 수 있다. 이후, 셀 어레이 영역(CAR)에서 캡핑막(130, 134, 136)이 식각되어 전극막(120, 126, 128)의 상부면이 노출될 때까지, 상기 식각 공정이 계속 수행될 수 있으며, 이때 경계 영역(INT)에서는 상부 전극막(128)이 일부 식각될 수 있다. 다르게 표현하자면, 전극막(120, 126, 128)을 식각하는 제 2 페이즈는 셀 어레이 영역(CAR)보다 경계 영역(INT)에서 먼저 시작될 수 있다.
도 13B를 참조하여, 상기 식각 공정의 상기 제 2 페이즈에서, 셀 어레이 영역(CAR) 및 경계 영역(INT)에서 비트 라인 마스크 패턴(BMP) 및 비트 라인 캡핑 패턴(140)을 식각 마스크로 이용한 식각 공정이 수행될 수 있다.
A영역에 표시된 바와 같이, 경계 영역(INT)에서 식각 공정의 제 2 페이즈가 수행될 수 있다. 전극막(120, 126, 128) 상에 상기 식각 공정이 수행되어 비트 라인(BL)이 형성될 수 있다. 상기 식각 공정의 상기 제 2 페이즈가 진행되어, 경계 영역(INT)에서 버퍼막(110)의 상부면이 노출될 수 있다.
B영역에 표시된 바와 같이, 셀 어레이 영역(CAR)에서 식각 공정의 제 2 페이즈가 수행될 수 있다. 상부 전극막(128), 확산 방지막(126) 및 폴리 실리콘 패턴(125) 상에 식각 공정이 수행되어, 비트 라인(BL) 및 비트 라인 콘택(DCC)이 형성될 수 있다. 상기 식각 공정의 상기 제 2 페이즈가 진행되어, 셀 어레이 영역(CAR)에서 버퍼막(110)의 상부면이 노출될 수 있다.
상기 제 1 페이즈에서, 셀 어레이 영역(CAR)보다 경계 영역(INT)에서 전극막(120, 126, 128)의 상부면이 먼저 노출됨에 따라, 경계 영역(INT)에서 셀 어레이 영역(CAR)보다 상기 제 2 페이즈가 먼저 시작될 수 있다. 이에 따라, 전극막(120, 126, 128) 또는 폴리 실리콘 패턴(125)이 식각액에 노출되는 시간(즉, 제 2 페이즈의 공정 시간)은 셀 어레이 영역(CAR)보다 경계 영역(INT)에서 길 수 있다.
상기 식각 공정 중, 비트 라인(BL) 또는 비트 라인 콘택들(DCC)의 측면이 과식각될 수 있다. 셀 어레이 영역(CAR)보다 경계 영역(INT)에서 전극막(120, 126, 128) 또는 폴리 실리콘 패턴(125)이 식각액에 노출되는 시간이 길기 때문에, 경계 영역(INT)에서 비트 라인(BL)의 폭(w3)은 셀 어레이 영역(CAR)에서 비트 라인(BL)의 폭(w4)보다 작을 수 있다. 이 경우, 경계 영역(INT)에서 비트 라인(BL)의 폭(w3)이 과도하게 얇아져서, 비트 라인(BL)이 끊어지거나 또는 무너질 수 있다.
본 발명의 실시예들에 따르면, 경계 영역(INT)과 셀 어레이 영역(CAR)에서 전극막(120, 126, 128) 또는 폴리 실리콘 패턴(125)이 식각액에 노출되는 시간이 동일함에 따라, 경계 영역(INT)에서 비트 라인(BL)의 폭(w1)은 셀 어레이 영역(CAR)에서 비트 라인(BL)의 폭(w2)과 실질적으로 동일 또는 유사할 수 있다. 이에 따라, 비트 라인(BL)을 형성하는 식각 공정 중 경계 영역(INT)에서 비트 라인(BL)이 과도하게 식각되는 것을 방지할 수 있다. 즉, 불량 발생이 적은 반도체 메모리 소자의 제조 방법이 제공될 수 있으며, 구조적 안정성이 향상된 반도체 메모리 소자가 제공될 수 있다.
도 1, 도 2, 도 14a 및 도 14b를 참조하여, 기판(100) 상에 제 1 스페이서막이 콘포멀(conformal)하게 형성될 수 있다. 상기 제 1 스페이서막은 리세스 영역(124)의 바닥면과 내측벽을 콘포멀하게 덮을 수 있다. 상기 제 1 스페이서막은 실리콘 질화막일 수 있다. 이후, 기판(100) 상에 실리콘 질화막과 같은 절연막을 적층하여 리세스 영역(124)을 채우고, 상기 절연막 상에 이방성 식각 공정을 수행하여 리세스 영역(124) 안에 매립 절연 패턴(152)을 남길 수 있다. 이때, 상기 이방성 식각 공정에 의해 상기 제 1 스페이서막도 함께 식각되어 제 1 스페이서(151)가 형성될 수 있다.
기판(100) 상에 희생 스페이서막을 콘포멀(conformal)하게 형성한 후, 이방성 식각 공정을 진행하여 제 1 스페이서(151)의 측벽을 덮는 희생 스페이서(153)가 형성될 수 있다. 희생 스페이서(153)는 제 1 스페이서(151)와 식각 선택비를 갖는 물질을 가질 수 있다. 예를 들어, 희생 스페이서(153)는 실리콘 산화막으로 형성될 수 있다.
희생 스페이서(153)의 측벽을 덮는 제 2 스페이서(155)가 형성될 수 있다. 예를 들어, 기판(100) 상에 제 2 스페이서막이 콘포멀(conformal)하게 형성한 후, 이방성 식각 공정을 진행하여 제 2 스페이서(155)가 형성될 수 있다. 제 2 스페이서(155)는 실리콘 질화막으로 형성될 수 있다.
도 1, 도 2 및 도 15를 참조하여, 제 2 불순물 주입 영역(104b)이 노출될 수 있다. 예를 들어, 제 2 스페이서(155)의 형성 이후에, 비트 라인(BL) 사이에서 버퍼막(110)이 식각되어 콘택 홀(CH)이 형성될 수 있다. 이때, 제 2 불순물 주입 영역(104b) 및 소자 분리막(102)의 일부가 함께 식각될 수 있다. 버퍼막(110)의 식각 공정은 제 2 스페이서(155)가 형성된 후, 별도의 식각 공정을 통해 수행될 수 있다. 또는, 버퍼막(110)은 제 2 스페이서(155)를 형성하기 위한 상기 이방성 식각 공정 시 함께 식각될 수 있다.
이와는 다르게, 희생 스페이서(153)의 형성 이후에, 제 2 불순물 주입 영역(104b)이 노출될 수 있다. 예를 들어, 희생 스페이서(153)의 형성 이후에, 비트 라인(BL) 사이에서 버퍼막(110)이 식각되어 콘택 홀(CH)이 형성될 수 있다. 이때, 제 2 불순물 주입 영역(104b) 및 소자 분리막(102)의 일부가 함께 식각될 수 있다. 이후, 제 2 스페이서(155)가 형성될 수 있다. 이 경우, 제 2 스페이서(155)는 콘택 홀(CH) 내측으로 노출되는 버퍼막(110)의 측면을 덮을 수 있다. 이하, 도 15의 실시예를 기준으로 계속 설명하도록 한다.
콘택 홀들(CH) 내에 스토리지 노드 콘택(BC)이 형성될 수 있다. 구체적으로는, 스토리지 노드 콘택(BC)은 콘택 홀들(CH)에 의해 노출되는 제 2 불순물 주입 영역(104b)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여, 제 2 불순물 주입 영역(104b)으로부터 성장하여 형성될 수 있다. 이후, 성장된 선택적 에피텍시얼 성장층을 식각하여 이웃하는 제 2 스페이서들(155) 사이에 비트 라인 캡핑 패턴(140)보다 낮은 상부면을 갖는 스토리지 노드 콘택(BC)을 형성할 수 있다. 스토리지 노드 콘택(BC)은 단결정 실리콘(single crystal Si)을 포함할 수 있다.
도시하지는 않았으나, 이후 식각 공정을 진행하여 스토리지 노드 콘택(BC)에 의해 측면이 덮이지 않은 상기 제 2 스페이서(155)와 희생 스페이서(153)를 제거하고 상기 제 1 스페이서(151)의 상부 측벽을 노출시킬 수 있다. 이에 의해 제 1 스페이서(151)의 상부가 노출될 수 있다. 이러한 공정으로 후술하는 랜딩 패드(LP)를 형성할 때 공정 마진을 증가시킬 수 있다. 희생 스페이서(153)와 제 2 스페이서(155)의 상부를 제거할 때, 제 1 스페이서(151)의 상부도 일부 제거되어 제 1 스페이서(151)의 폭이 얇아질 수 있다.
도시하지는 않았으나, 스토리지 노드 콘택(BC) 상에 오믹층을 형성할 수 있고, 기판(100) 상에 확산 방지막을 콘포멀(conformal)하게 형성할 수 있다.
기판(100) 상에 랜딩 패드막을 형성하여 비트 라인 캡핑 패턴들(140) 사이의 공간을 채울 수 있다. 상기 랜딩 패드막은 텅스텐(W)을 포함할 수 있다. 상기 랜딩 패드막 상에 마스크 패턴들을 형성한 후, 상기 마스크 패턴들을 식각 마스크로 이용하는 이방성 식각 공정을 진수행하여, 상기 랜딩 패드막의 일부를 제거할 수 있다. 이에 따라, 상기 랜딩 패드막이 분리되어 랜딩 패드들(LP)이 형성될 수 있고, 비트 라인 캡핑 패턴들(140)의 일부를 노출시키는 개구부들이 형성될 수 있다. 확산 방지막이 제공되는 경우, 상기 개구부들에 의해 확산 방지막이 노출될 수 있다.
이방성 식각 공정을 수행하여 상기 개구부들에 노출된 비트 라인 캡핑 패턴들(140)의 일부들과 제 1 스페이서들(151)의 일부를 제거하여 희생 스페이서들(153)을 노출시킬 수 있다.
등방성 식각 공정을 수행하여 희생 스페이서(153)가 제거될 수 있다. 희생 스페이서(153)가 제거되어 제 1 스페이서(151)와 제 2 스페이서(155) 사이에 에어 갭을 형성할 수 있다.
이후, 상기 개구부들을 채우는 패드 분리막(162)을 형성할 수 있다. 패드 분리막(162)은 랜딩 패드들(LP) 상에도 형성될 수 있다. 패드 분리막(162)은 상기 에어 갭의 상부를 폐쇄할 수 있다.
랜딩 패드(LP) 상에 셀 콘택(164)이 형성될 수 있다. 이후 필요에 따라, 셀 콘택(164)과 연결되는 데이터 저장 요소가 형성될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 1, 도 2 및 15를 참조하여, 반도체 기판(100, 이하 기판이라 함)이 제공될 수 있다. 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘 게르마늄 기판, 3-5족 화합물 반도체 기판 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
기판(100)은 셀 어레이 영역(CAR), 주변 회로 영역(PER) 및 상기 셀 어레이 영역(CAR)과 상기 주변 회로 영역(PER) 사이의 경계 영역(INT)을 포함할 수 있다. 셀 어레이 영역(CAR)은 반도체 셀들이 어레이를 이루며 배치되는 영역이고, 주변 회로 영역(PER)은 셀 어레이 영역(CAR)에 배치되는 워드 라인들(WL)과 비트 라인들(BL)에/로부터 전기적 신호를 인가/감지하는 주변 회로들(일 예로, 워드 라인 디코더, 감지 증폭회로 등)이 배치되는 영역일 수 있다. 상기 주변 회로들은 적어도 하나의 주변 트랜지스터(PTR)를 가질 수 있다. 경계 영역(INT)은 셀 어레이 영역(CAR)의 주변부에 해당하며, 셀 어레이 영역(CAR)에 배치되는 워드 라인들(WL)의 단부들과 비트 라인들(BL)의 단부들이 위치할 수 있다.
소자 분리막(102)이 기판(100) 내에 제공될 수 있다. 소자 분리막(102)은 셀 어레이 영역(CAR)에서 기판(100)의 셀 활성 영역들(ACT)을 정의하고, 주변 회로 영역(PER)에서 주변 활성 영역(AR)을 정의할 수 있다. 평면적 관점에서, 셀 활성 영역들(ACT)은 소자 분리막(102)에 의해 둘러싸인 기판(100)의 일부분들에 각각 해당할 수 있다. 셀 활성 영역들(ACT)의 각각은 고립된 형상을 가질 수 있다. 셀 활성 영역들(ACT)은 제 3 방향(S)으로 길쭉한 바(bar) 형태를 가질 수 있다. 셀 활성 영역들(ACT)은 제 3 방향(S)으로 서로 평행할 수 있다. 하나의 셀 활성 영역들(ACT)의 단부는 이에 이웃하는 다른 셀 활성 영역들(ACT)의 중심에 인접하도록 배열될 수 있다. 셀 활성 영역들(ACT) 중 일부 셀 활성 영역(ACTa)은 셀 어레이 영역(CAR) 내에서 경계 영역(INT)에 인접하여 위치하거나, 또는 경계 영역(INT)에 위치할 수 있다. 상기 일부 셀 활성 영역(ACTa)은 셀 활성 영역들(ACT) 중 비트 라인(BL)의 일단에 인접하게 배치되는 셀 활성 영역(ACTa)일 수 있다. 다르게 설명하자면, 상기 일부 셀 활성 영역(ACTa)은 워드 라인들(WL) 중 경계 영역(INT)에 가장 인접한 워드 라인(WL)과 교차되는 셀 활성 영역(ACTa)일 수 있다.
셀 활성 영역들(ACT) 내에 제 1 및 제 2 불순물 주입 영역들(104a, 104b)이 제공될 수 있다. 각 셀 활성 영역들(ACT)의 중심 영역 내에 제 1 불순물 주입 영역(104a)이 제공될 수 있으며, 각 셀 활성 영역들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 불순물 주입 영역들(104b)이 각각 제공될 수 있다. 제 1 및 제 2 불순물 주입 영역들(104a, 104b)은 기판(100)과 다른 도전형을 가질 수 있다. 제 1 불순물 주입 영역(104a)은 공통 드레인 영역에 해당될 수 있고, 제 2 불순물 주입 영역들(104b)은 소오스 영역에 해당될 수 있다.
기판(100) 내에 워드 라인(WL)이 제공될 수 있다. 예를 들어, 셀 활성 영역들(ACT)을 가로지르는 워드 라인 트렌치들(105) 내에 워드 라인들(WL)이 제공될 수 있다. 워드 라인들(WL)은 제 1 방향(X)으로 배열되며, 제 2 방향(Y)으로 연장될 수 있다. 워드 라인들(WL)이 각각의 셀 활성 영역들(ACT)을 가로지르며 형성될 수 있다. 워드 라인 트렌치들(105)의 바닥면은 소자 분리막(102)의 바닥면 보다 높은 레벨에 위치할 수 있다. 도시하지는 않았지만, 워드 라인 트렌치들(105)의 바닥은 소자 분리막(102) 내에서 상대적으로 깊고 셀 활성 영역들(ACT) 내에서 상대적으로 얕도록 형성될 수 있다. 워드 라인들(WL)은 도전 물질을 포함할 수 있다. 예를 들어, 워드 라인(WL)은 폴리 실리콘 또는 도핑된 폴리 실리콘, 금속 물질, 또는 금속 실리사이드 물질을 포함할 수 있다.
워드 라인들(WL)과 워드 라인 트렌치들(105) 사이에 워드 라인 절연막(106)이 개재될 수 있다. 워드 라인 절연막(106)은 절연 물질을 포함할 수 있다. 워드 라인 절연막(106)은 예를 들어, 실리콘 산화막, 열 산화막 또는 고유전막을 포함할 수 있다.
워드 라인 트렌치들(105)의 상부 공간 내에 워드 라인 캡핑 패턴들(108)이 형성될 수 있다. 워드 라인 캡핑 패턴들(108)은 워드 라인들(WL) 상에 배치되어, 워드 라인 트렌치들(105)을 완전히 채울 수 있다. 워드 라인 캡핑 패턴들(108)은 워드 라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 워드 라인들(WL)의 상부면 전체를 덮을 수 있다. 워드 라인 캡핑 패턴들(108)의 상부면은 기판(100)과 상부면과 동일한 레벨에 위치할 수 있다. 워드 라인 캡핑 패턴들(108)은 절연 물질을 포함할 수 있다. 예를 들어, 워드 라인 캡핑 패턴들(108)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
각 워드 라인들(WL) 및 이에 인접한 제 1 및 제 2 불순물 주입 영역들(104a, 104b)은 셀 트랜지스터를 구성할 수 있다. 워드 라인들(WL)은 워드 라인 트렌치들(105) 내에 배치됨으로써, 워드 라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다.
주변 회로 영역(PER)에서 기판(100) 상에 주변 게이트 절연 구조체(210)가 제공될 수 있다. 예를 들어, 주변 게이트 절연 구조체(210)는 주변 회로 영역(PER)에서 주변 활성 영역(AR) 상에 배치될 수 있다.
주변 게이트 절연 구조체(210)는 주변 게이트 절연막(202), 주변 고유전막(204) 및 금속함유막(206)를 포함할 수 있다. 주변 게이트 절연막(202)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 주변 고유전막(204)은 주변 게이트 절연막(202) 보다 높은 유전율을 가지는 물질(일 예로, 금속 산화막 등)로 형성될 수 있다. 예를 들어, 주변 고유전막(204)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란탄 산화물(LaO), 란탄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 타이타늄 산화물(TiO), 바륨 스트론튬 타이타늄 산화물(BaSrTiO), 바륨 타이타늄 산화물(BaTiO), 스트론튬 타이타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 금속 함유막(206)은 주변 회로 영역(PER)에 형성되는 주변 트랜지스터들(PTR)의 문턱 전압을 조절하기 위하여 제공될 수 있다. 금속 함유막(206)은 N 일함수를 가지는 금속 함유막 또는 P 일함수를 가지는 금속 함유막으로 형성될 수 있다. 예를 들어, 상기 N형 일함수를 갖는 금속 함유막(206)은 란탄(La), 란탄 산화물(LaO), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 나이오븀(Nb) 또는 타이타늄 질화물(TiN) 중에서 선택되는 적어도 하나를 포함할 수 있다. 예를 들어, 상기 N형 일함수를 갖는 금속 함유막(206)은 알루미늄(Al), 알루미늄 산화막, 타이타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 루테늄 산화물(RuO2) 중에서 선택되는 적어도 하나를 포함할 수 있다.
도시하지는 않았으나, 기판(100)과 주변 게이트 절연 구조체(210) 사이에 채널막이 개재될 수 있다. 상기 채널막의 격자 상수는 기판(100)의 격자 상수보다 클 수 있다. 일 예로, 상기 채널막은 실리콘 게르마늄(SiGe)으로 형성될 수 있다.
주변 게이트 절연 구조체(210)에 인접한 주변 활성 영역(AR) 내에 주변 소오스/드레인 영역들(220)이 제공될 수 있다. 주변 소오스/드레인 영역들(220)은 주변 활성 영역(AR)과 다른 도전형을 가질 수 있다.
주변 게이트 절연 구조체(210) 상에 주변 게이트 패턴(GP)이 제공될 수 있다. 주변 게이트 패턴(GP)은 주변 게이트 절연 구조체(210) 상에 순차적으로 적층되는 하부 전극막(120), 확산 방지막(126), 상부 전극막(128) 및 제 1 캡핑막(130)을 포함할 수 있다. 하부 전극막(120)은 불순물이 도핑된 폴리 실리콘을 포함할 수 있다. 확산 방지막(126)은 타이타늄 질화막, 텅스텐 질화막 및 탄탈륨 질화막 중 적어도 하나일 수 있다. 상부 전극막(128)은 텅스텐, 알루미늄 및 구리 중 하나를 포함할 수 있다. 제 1 캡핑막(130)은 실리콘 질화막으로 형성될 수 있다.
주변 게이트 패턴(GP) 및 주변 소오스/드레인 영역들(220)은 주변 트랜지스터(PTR)를 구성할 수 있다.
주변 게이트 패턴(GP)의 일측에 주변 스페이서들(215)이 제공될 수 있다. 주변 스페이서들(215)은 주변 게이트 패턴(GP)의 측벽들을 덮되, 주변 소오스/드레인 영역들(220)을 적어도 일부 노출시킬 수 있다.
기판(100) 상에 중간층(118)이 제공될 수 있다. 중간층(118)은 경계 영역(INT)에 배치될 수 있다. 중간층(118)은 반도체 메모리 소자의 제조 공정 중 셀 어레이 영역(CAR)에 메모리 셀들을 형성하는 공정 또는 주변 회로 영역(PER)에 주변 회로들을 형성하는 공정에서 생성되는 부산물층일 수 있다. 일 예로, 중간층(118)은 경계 영역(INT)에 잔여하는 주변 게이트 절연 구조체(210) 또는 상기 채널막의 일부일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
기판(100) 상에 버퍼막(110)이 제공될 수 있다. 버퍼막(110)은 셀 어레이 영역(CAR)에서 인접하는 두 개의 활성 영역들(ACT)의 단부들을 동시에 덮을 수 있다. 버퍼막(110)은 워드 라인 캡핑 패턴들(108)의 상부면을 덮을 수 있다. 버퍼막(110)은 경계 영역(INT) 상으로 연장되어 중간층(118)의 적어도 일부를 덮을 수 있다. 이에 따라, 버퍼막(110)은 중간층(118)의 단부 상에서 단차를 가질 수 있다. 즉, 버퍼막(110)의 상기 단부는 셀 어레이 영역(CAR) 중 경계 영역(INT)과 인접한 부분 또는 경계 영역(INT) 상에 위치할 수 있다. 버퍼막(110)의 상기 단부의 위치는 중간층(118)의 위치에 따라 달라질 수 있으나, 이하 편의상 경계 영역(INT)을 기준으로 설명하도록 한다. 버퍼막(110)의 상부면은 셀 어레이 영역(CAR)보다 경계 영역(INT)에서 더 높은 레벨에 위치할 수 있다. 버퍼막(110)은 기판(100) 상에 순차적으로 적층되는 제 1 절연막(112), 제 2 절연막(114) 및 제 3 절연막(116)을 가질 수 있다. 제 2 절연막(114)은 실리콘 질화막으로 형성될 수 있다. 제 1 및 제 3 절연막들(112, 116)은 실리콘 산화막으로 형성될 수 있다.
비트 라인 콘택(DCC)이 두 개의 워드 라인들(WL) 사이에 배치된 각 셀 활성 영역들(ACT)의 중심부 내에 배치될 수 있다. 비트 라인 콘택(DCC)은 버퍼막(110)을 관통하여 두 개의 워드 라인들(WL) 사이의 각 셀 활성 영역들(ACT) 내에 배치된 하나의 제 1 불순물 주입 영역(104a)과 전기적으로 연결될 수 있다. 비트 라인 콘택(DCC)의 일 측벽은 버퍼막(110)의 측면과 접할 수 있다. 비트 라인 콘택(DCC)의 하부면은 워드 라인들(WL)의 상부면들과 기판(100)의 상부면 사이의 레벨에 위치할 수 있다. 예를 들어, 비트 라인 콘택들(DCC)은 제 1 절연막(112)을 관통하고 기판(100)과 소자 분리막(102)의 일부에 형성되어 한 쌍의 워드 라인들(WL) 사이에 배치된 제 1 불순물 주입 영역(104a)을 노출시키는 리세스 영역(124) 내에 각각 배치될 수 있다. 비트 라인 콘택(DCC)은 리세스 영역(124)의 일부 영역 내에 국부적으로 형성될 수 있다. 예를 들어, 비트 라인 콘택(DCC)은 제 1 방향(X)으로 상기 콘택 홀의 내벽과 접하고, 제 2 방향(Y)으로 리세스 영역(124)의 내벽으로부터 이격될 수 있다. 비트 라인 콘택(DCC)은 불순물이 도핑된 폴리 실리콘을 포함할 수 있다.
셀 어레이 영역(CAR)에서 버퍼막(110) 상에 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 제 1 방향(X)을 따라 연장되고, 제 2 방향(Y)으로 상호 이격될 수 있다. 이때, 비트 라인들(BL)은 셀 어레이 영역(CAR)으로부터 경계 영역(INT)을 향하여 연장될 수 있으며, 비트 라인들(BL)의 일단들은 경계 영역(INT) 상에 위치할 수 있다. 비트 라인들(BL) 각각은 제 1 방향(X)으로 배열된 복수 개의 비트 라인 콘택(DCC) 상을 지날 수 있다. 하나의 비트 라인(BL)은 제 1 방향(X)으로 배열된 복수 개의 비트 라인 콘택(DCC)과 전기적으로 연결될 수 있다. 비트 라인들(BL)은 비트 라인 콘택(DCC)을 통하여 제 1 불순물 주입 영역(104a)에 전기적으로 접속될 수 있다. 버퍼막(110)이 단차를 가짐에 따라, 버퍼막(110)을 덮는 비트 라인들(BL)도 중간층(118)의 단부 상에서 또는 중간층(118)의 단부와 인접한 위치에서 제 1 단차(STP1)를 가질 수 있다. 즉, 비트 라인들(BL)의 상부면들은 셀 어레이 영역(CAR)보다 경계 영역(INT)에서 더 높은 레벨에 위치할 수 있다.
비트 라인들(BL) 각각은 비트 라인 콘택(DCC) 상에 순차적으로 적층되는 하부 전극막(120), 확산 방지막(126) 및 상부 전극막(128)을 포함할 수 있다. 비트 라인 콘택(DCC)은 하부 전극막(120)을 관통하여 확산 방지막(126)에 접할 수 있다. 하부 전극막(120)은 불순물이 도핑된 폴리 실리콘막을 포함할 수 있다. 확산 방지막(126)은 타이타늄 질화막, 텅스텐 질화막 및 탄탈륨 질화막 중 적어도 하나일 수 있다. 상부 전극막(128)은 텅스텐, 알루미늄 및 구리 중 하나를 포함할 수 있다.
비트 라인들(BL) 상에는 각각 비트 라인 캡핑 패턴들(140)이 배치될 수 있다. 비트 라인 캡핑 패턴들(140)의 상부면들은 실질적으로 평탄할 수 있으며, 기판(100)과 평행할 수 있다. 비트 라인들(BL)이 제 1 단차(STP1)를 가짐에 따라, 비트 라인 캡핑 패턴들(140)의 두께는 셀 어레이 영역(CAR)과 경계 영역(INT)에서 서로 다를 수 있다. 예를 들어, 셀 어레이 영역(CAR)에서의 비트 라인 캡핑 패턴들(140)의 두께는 경계 영역(INT)에서의 비트 라인 캡핑 패턴들(140)의 두께보다 두꺼울 수 있다. 다르게 설명하자면, 셀 어레이 영역(CAR)에서 비트 라인들(BL)의 상부면으로부터 비트 라인 캡핑 패턴들(140)의 상부면까지의 거리는 경계 영역(INT)에서 비트 라인들(BL)의 상기 상부면으로부터 비트 라인 캡핑 패턴들(140)의 상기 상부면까지의 거리보다 클 수 있다. 비트 라인 캡핑 패턴(140)은 비트 라인(BL) 상에 차례로 적층되는 제 1 캡핑막(130), 제 2 캡핑막(134) 및 제 3 캡핑막(136)을 포함할 수 있다. 제 2 캡핑막(134)은 제 1 캡핑막(130) 상에서 경계 영역(INT)으로 연장될 수 있다. 제 2 캡핑막(134)은 경계 영역(INT)에서 비트 라인들(BL) 및 제 1 캡핑막(130)을 콘포멀(conformal)하게 덮을 수 있다. 예를 들어, 제 2 캡핑막(134)은 경계 영역(INT)에서 비트 라인들(BL) 및 제 1 캡핑막(130)의 단부 및 제 1 캡핑막(130)의 단부를 덮을 수 있다. 제 2 캡핑막(134)의 일부는 주변 회로 영역(PER)으로 연장되어 주변 트랜지스터(PTR)를 콘포멀(conformal)하게 덮을 수 있다. 경계 영역(INT) 및 주변 회로 영역(PER)에서 주변 트랜지스터(PTR)와 비트 라인들(BL) 사이의 공간은 주변 층간 절연막(230)에 의해 채워질 수 있다. 주변 층간 절연막(230)의 상부면과 제 2 캡핑막(134)의 상부면은 공면을 이룰 수 있다. 제 3 캡핑막(136)의 일부는 경계 영역(INT) 및 주변 회로 영역(PER)으로 연장되어 주변 층간 절연막(230) 및 주변 트랜지스터(PTR)를 덮을 수 있다. 제 1 캡핑막(130) 및 제 3 캡핑막(136)은 실리콘 질화막을 포함할 수 있다. 제 2 캡핑막(134)은 실리콘 산화막을 포함할 수 있다.
비트 라인 캡핑 패턴(140) 상에 추가 캡핑 패턴(138)이 제공될 수 있다. 추가 캡핑 패턴(138)은 경계 영역(INT) 상에서 비트 라인 캡핑 패턴(140)을 덮을 수 있다. 추가 캡핑 패턴(138)의 일단은 비트 라인들(BL)의 제 1 단차(STP1)와 수직으로 정렬될 수 있다. 추가 캡핑 패턴(138)의 두께는 비트 라인들(BL)의 제 1 단차(STP1)의 높이와 동일할 수 있다. 이에 따라, 셀 어레이 영역(CAR)에서 비트 라인 캡핑 패턴들(140)의 두께는 경계 영역(INT)에서 비트 라인 캡핑 패턴들(140)의 두께와 추가 캡핑 패턴(138)의 두께의 합과 동일할 수 있다. 즉, 비트 라인 캡핑 패턴들(140)의 두께와 추가 캡핑 패턴(138)의 두께의 합은 셀 어레이 영역(CAR)(셀 어레이 영역(CAR)의 경우 추가 캡핑 패턴(138)의 두께는 0에 해당한다.) 및 경계 영역(INT)에서 일정할 수 있다. 추가 캡핑 패턴(138)은 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다. 도 15에서는 추가 캡핑 패턴(138)이 주변 회로 영역(PER) 상에도 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 추가 캡핑 패턴(138)은 경계 영역(INT) 상에만 제공되고, 주변 회로 영역(PER)은 덮지 않을 수 있다.
매립 절연 패턴(152)은 비트 라인 콘택(DCC)이 배치되지 않는 리세스 영역(124) 내에 배치될 수 있다. 매립 절연 패턴(152)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다.
인접한 한 쌍의 비트 라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 스토리지 노드 콘택들(BC) 각각은 셀 활성 영역들(ACT)의 각 단부들 내에 배치될 수 있다. 구체적으로는, 스토리지 노드 콘택들(BC)은 셀 활성 영역들(ACT)의 제 2 불순물 주입 영역(104b)과 연결될 수 있다. 스토리지 노드 콘택들(BC)의 하부는 버퍼막(110)을 관통하여 각각의 셀 활성 영역들(ACT) 내에 배치될 수 있다. 스토리지 노드 콘택들(BC)의 상부면은 버퍼막(110)의 상부면보다 높은 레벨에 위치할 수 있다. 스토리지 노드 콘택(BC)은 단결정 실리콘(single crystal Si)을 포함할 수 있다.
비트 라인(BL)과 스토리지 노드 콘택(BC) 사이에는 에어 갭에 의해 서로 이격된 제 1 스페이서(151)와 제 2 스페이서(155)를 포함하는 비트 라인 스페이서가 배치될 수 있다. 제 1 스페이서(151)는 비트 라인(BL)의 측벽과 비트 라인 캡핑 패턴(140)의 측벽을 덮을 수 있다. 제 2 스페이서(155)는 스토리지 노드 콘택(BC)에 인접할 수 있다. 제 1 스페이서(151)와 제 2 스페이서(155)는 동일 물질을 포함할 수 있다. 예를 들면 제 1 스페이서(151)와 제 2 스페이서(155)는 실리콘 질화물을 포함할 수 있다. 제 1 스페이서(151)는 연장되어 비트 라인 콘택(DCC)의 측벽, 그리고 리세스 영역(124)의 측벽과 바닥을 덮을 수 있다.
도시하지는 않았으나, 스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층이 배치될 수 있다. 상기 스토리지 노드 오믹층은 금속 실리사이드(metal silicide)를 포함할 수 있다. 상기 스토리지 노드 오믹층, 제 1 및 제 2 스페이서들(151, 155) 및 비트 라인 캡핑 패턴(140)은 확산 방지 패턴으로 덮일 수 있다. 상기 확산 방지 패턴은 타이타늄 질화물(TiN), 탄탈륨 질화물(TaN)과 같은 금속 질화물을 포함할 수 있다.
상기 확산 방지 패턴 상에는 랜딩 패드들(LP)이 배치될 수 있다. 랜딩 패드들(LP) 각각의 상부는 비트 라인 캡핑 패턴(140)의 상부면을 덮을 수 있다. 랜딩 패드들(LP) 각각의 일부는 비트 라인들(BL) 사이로 연장되어 스토리지 노드 콘택들(BC)에 접속될 수 있다. 스토리지 노드 콘택들(BC) 상에서, 랜딩 패드들(LP)은 스토리지 노드 콘택들(BC)보다 넓은 폭을 가질 수 있다. 랜딩 패드들(LP)의 중심은, 도 1에 도시된 바와 같이, 스토리지 노드 콘택들(BC)의 중심으로부터 제 2 방향(Y)으로 쉬프트(shift)될 수 있다. 비트 라인(BL)의 일부는 랜딩 패드들(LP)과 수직적으로 중첩될 수 있다. 랜딩 패드(LP)는 텅스텐(W)과 같은 금속 함유 물질을 포함할 수 있다.
랜딩 패드들(LP) 사이에는 패드 분리막(162)이 개재될 수 있다. 패드 분리막(162)은 실리콘 질화막, 실리콘 산화막, 실리콘 산질화막 또는 다공성 막을 포함할 수 있다. 패드 분리막(162)은 제 1 스페이서(151)와 제 2 스페이서(155) 사이에 제공되는 상기 에어 갭의 상단을 정의할 수 있다.
랜딩 패드들(LP) 상에는 각각 셀 콘택(164)이 배치될 수 있다. 셀 콘택(164)은 불순물이 도핑된 폴리 실리콘막, 금속 질화막, 및 금속막 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 금속 질화막은 타이타늄 질화막 등을 포함할 수 있다. 예를 들어, 상기 금속막은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등을 포함할 수 있다. 셀 콘택(164)은 데이터 저장 요소와 연결되기 위한 패드 역할을 할 수 있다. 또는 셀 콘택(164)은 데이터 저장 요소의 어느 하나의 전극일 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 버퍼막
118: 중간층 120, 126, 128: 전극막
130: 제 1 캡핑막 134: 제 2 캡핑막
136: 제 3 캡핑막 138: 추가 캡핑 패턴
210: 주변 게이트 절연 구조체 220: 주변 소오스/드레인 영역
230: 주변 층간 절연막
ACT: 셀 활성 영역 AR: 주변 활성 영역
BL: 비트 라인 BC: 스토리지 노드 콘택
DCC: 비트 라인 콘택 LP: 랜딩 패드
WL: 워드 라인
CAR: 셀 어레이 영역 INT: 경계 영역
PER: 주변 회로 영역
118: 중간층 120, 126, 128: 전극막
130: 제 1 캡핑막 134: 제 2 캡핑막
136: 제 3 캡핑막 138: 추가 캡핑 패턴
210: 주변 게이트 절연 구조체 220: 주변 소오스/드레인 영역
230: 주변 층간 절연막
ACT: 셀 활성 영역 AR: 주변 활성 영역
BL: 비트 라인 BC: 스토리지 노드 콘택
DCC: 비트 라인 콘택 LP: 랜딩 패드
WL: 워드 라인
CAR: 셀 어레이 영역 INT: 경계 영역
PER: 주변 회로 영역
Claims (10)
- 셀 어레이 영역과 경계 영역을 포함하는 기판을 제공하는 것;
상기 셀 어레이 영역에서 상기 기판의 상부에 활성 영역들을 정의하는 소자 분리막을 형성하는 것;
상기 경계 영역에서 상기 기판 상에 중간층을 형성하는 것;
상기 기판 상에 전극막을 형성하는 것, 상기 전극막은 상기 경계 영역에서 상기 중간층을 덮고;
상기 전극막 상에 캡핑막을 형성하는 것;
상기 경계 영역에서 상기 캡핑막에 제 1 단차를 제공하여 추가 캡핑 패턴을 형성하는 것; 및
상기 추가 캡핑 패턴, 상기 캡핑막 및 상기 전극막에 식각 공정을 수행하여 상기 활성 영역들을 가로지르는 비트 라인들을 형성하는 것을 포함하되,
상기 식각 공정 중, 상기 셀 어레이 영역 및 상기 경계 영역에서 상기 전극막이 동시에 노출되는 반도체 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 식각 공정 중,
상기 셀 어레이 영역 상에서 상기 캡핑막의 두께는 상기 경계 영역 상에서 상기 캡핑막의 하부면으로부터 상기 추가 캡핑 패턴의 상부면까지의 높이와 동일한 반도체 메모리 소자의 제조 방법. - 제 2 항에 있어서,
상기 경계 영역에서 상기 전극막의 상부면은 상기 중간층의 상방에서 제 2 단차를 갖고,
상기 제 1 단차의 높이는 상기 제 2 단차의 높이와 실질적으로 동일한 반도체 메모리 소자의 제조 방법. - 제 2 항에 있어서,
상기 캡핑막의 상부면은 상기 기판의 상부면에 대해 실질적으로 평행한 평탄면을 갖는 반도체 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 식각 공정 중,
상기 셀 어레이 영역에서 상기 캡핑막을 식각하여 상기 전극막이 노출되기까지의 제 1 공정 시간은,
상기 경계 영역에서 상기 추가 캡핑 패턴 및 상기 캡핑막을 식각하여 상기 전극막이 노출되기까지의 제 2 공정 시간과 동일한 반도체 메모리 소자의 제조 방법. - 셀 어레이 영역과 경계 영역을 포함하는 기판;
상기 경계 영역 상에서 상기 기판 상에 배치되는 중간층;
상기 셀 어레이 영역에서 상기 기판을 가로지르고, 상기 경계 영역으로 연장되어 상기 경계 영역 상에서 상기 중간층을 덮는 비트 라인, 상기 비트 라인의 상부면은 상기 경계 영역 상에서 단차를 갖고;
상기 비트 라인 상에 배치되는 비트 라인 캡핑 패턴; 및
상기 경계 영역 상에서 상기 비트 라인 캡핑 패턴 상에 배치되는 추가 캡핑 패턴을 포함하되,
상기 비트 라인 캡핑 패턴의 상부면은 상기 기판의 상부면에 대해 평행한 평탄면이고,
상기 셀 어레이 영역에서의 상기 비트 라인 캡핑 패턴의 제 1 두께는 상기 경계 영역에서의 상기 비트 라인 캡핑 패턴의 제 2 두께와 상기 추가 캡핑 패턴의 제 3 두께의 합과 동일한 반도체 메모리 소자. - 제 6 항에 있어서,
상기 비트 라인 캡핑 패턴은:
상기 비트 라인 상에 배치되는 제 1 캡핑막; 및
상기 제 1 캡핑막 상에 배치되는 제 2 캡핑막을 포함하고,
상기 제 1 캡핑막은 상기 경계 영역보다 상기 셀 어레이 영역 상에서 더 두꺼운 두께를 갖되, 상기 제 1 캡핑막의 상부면은 실질적으로 평탄하고,
상기 제 2 캡핑막은 상기 셀 어레이 영역 및 상기 경계 영역 상에서 균일한 두께를 갖는 반도체 메모리 소자. - 제 6 항에 있어서,
상기 추가 캡핑 패턴의 두께는 상기 단차의 높이와 실질적으로 동일한 반도체 메모리 소자. - 제 6 항에 있어서,
상기 셀 어레이 영역 상에서 상기 비트 라인의 제 1 상부면으로부터 상기 비트 라인 캡핑 패턴의 상기 상부면까지의 거리는,
상기 경계 영역 상에서 상기 비트 라인의 제 2 상부면으로부터 상기 비트 라인 캡핑 패턴의 상기 상부면까지의 거리보다 큰 반도체 메모리 소자.
- 기판의 셀 어레이 영역에 활성 영역들을 정의하는 소자 분리막을 형성하는 것;
상기 기판의 주변 회로 영역 게이트 절연 구조체를 형성하는 것, 상기 게이트 절연 구조체는 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 경계 영역 상으로 연장되고;
상기 기판의 전면 상에 버퍼막을 형성하는 것, 상기 버퍼막은 상기 경계 영역 상에서 단차를 갖고;
상기 버퍼막 상에 전극막을 형성하는 것, 상기 전극막은 상기 경계 영역 상에서 단차를 갖고;
상기 전극막 상에 제 1 캡핑막을 형성하는 것;
상기 제 1 캡핑막 상에 평탄화 공정을 수행하는 것;
상기 주변 회로 영역에서 상기 제 1 캡핑막 및 전극막에 제 1 식각 공정을 수행하여 주변 게이트 패턴을 형성하는 것;
상기 제 1 캡핑막 상에 제 2 캡핑막을 형성하는 것;
상기 제 1 캡핑막 및 상기 제 2 캡핑막 상에서 추가 캡핑 패턴을 형성하는 것, 상기 추가 캡핑 패턴은 상기 단차를 덮고; 및
상기 추가 캡핑 패턴, 상기 캡핑막 및 상기 전극막에 식각 공정을 수행하여 상기 활성 영역들을 가로지르는 비트 라인들을 형성하는 것을 포함하되,
상기 식각 공정은:
상기 캡핑막 또는 상기 추가 캡핑 패턴을 식각하여 상기 전극막을 노출시키는 제 1 페이즈; 및
상기 전극막을 식각하는 제 2 페이즈를 포함하고,
상기 셀 어레이 영역에서 상기 제 2 페이즈가 수행되는 시간은 상기 주변 회로 영역에서 상기 제 2 페이즈가 수행되는 시간과 동일한 반도체 메모리 소자의 제조 방법.
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