CN117135923B - 半导体结构及其制备方法、电子设备 - Google Patents
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Abstract
本公开公开了半导体结构及其制备方法、电子设备，涉及半导体技术领域。该方法，包括：提供基底，基底上形成有第一叠层结构；于第一叠层结构上形成第一掩膜层；以第一掩膜层为掩膜，于第一叠层结构中形成自第一叠层结构的上表面延伸至第一导电层上表面的牺牲层；去除第一掩膜层，并于第一牺牲层上交替形成第二掩膜层；以第二掩膜层为掩膜，去除暴露出的第一牺牲层；侧向刻蚀去除部分沟道牺牲层，形成第一凹槽及沟道层；去除第二掩膜层；侧向刻蚀去除剩余沟道牺牲层，形成第二凹槽及环绕沟道层的栅极层。降低对掩膜层材料的要求，成本低，制程工艺简单。
Description
技术领域
本公开实施例涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法，一种电子设备。
背景技术
为了有效解决短沟道效应，研究人员研发了源极、栅极、漏极垂直分布的垂直沟道晶体管，代替源极、栅极、漏极水平分布的水平晶体管，从而在相同特征尺寸条件下、减小半导体单元所占面积。在占用相同衬底面积的前提下，垂直沟道晶体管可以通过增大柱状半导体材料的高度增加有效沟道长度，从而克服短沟道效应。
然而，在传统半导体工艺形成垂直沟道晶体管栅极层的过程中硬掩膜的mandrel（芯轴）与spacer（侧墙）需要长期保留，对构成芯轴和侧墙的材料和刻蚀工艺的要求较高，使得制程工艺难度大，生产成本高。
发明内容
本公开实施例提供了一种半导体结构及其制备方法和一种电子设备，可以降低垂直晶体管的工艺难度，减小生产成本。
本公开提供一种半导体结构的制备方法，包括：提供基底，基底上形成有第一叠层结构，第一叠层结构沿行方向延伸，且沿列方向间隔排布，第一叠层结构包括自下而上层叠的第一导电层、沟道牺牲层和第二导电层；于第一叠层结构上形成第一掩膜层，第一掩膜层沿列方向延伸且沿行方向间隔排布；以第一掩膜层为掩膜，于第一叠层结构中形成自第一叠层结构的上表面延伸至第一导电层上表面的第一牺牲层；去除第一掩膜层，并于第一牺牲层上交替形成第二掩膜层；以第二掩膜层为掩膜，去除暴露出的第一牺牲层；侧向刻蚀去除部分沟道牺牲层，形成第一凹槽及沟道层；去除第二掩膜层；侧向刻蚀去除剩余沟道牺牲层，形成第二凹槽及环绕沟道层的栅极层，在行方向上，相邻栅极层之间隔离。
在其中一个实施例中，侧向刻蚀去除部分沟道牺牲层，形成第一凹槽及沟道层，包括：侧向刻蚀去除部分沟道牺牲层以形成第一凹槽；侧向刻蚀去除部分第二导电层，以形成与第一凹槽相连通的第一填充槽；于第一凹槽的底部及第一填充槽中形成沟道层。
在其中一个实施例中，侧向刻蚀去除部分沟道牺牲层，形成第一凹槽及沟道层之后，还包括：对沟道层进行退火工艺。
在其中一个实施例中，以第一掩膜层为掩膜，于第一叠层结构中形成自第一叠层结构的上表面延伸至第一导电层上表面的第一牺牲层，包括：以第一掩膜层为掩膜，对第一叠层结构进行图形化处理，得到暴露出第一导电层上表面的第一沟槽，第一沟槽沿列方向延伸沿行方向间隔排布；于第一沟槽中形成第一牺牲层。
在其中一个实施例中，于第一叠层结构上形成第一掩膜层包括：于第一叠层结构的上表面形成保护层和第一掩膜层，第一掩膜层位于保护层上；其中，第二掩膜层沿行方向延伸至相邻两侧保护层的上表面。
在其中一个实施例中，侧向刻蚀去除剩余沟道牺牲层，形成第二凹槽之前，还包括：于第一叠层结构上形成第三掩膜层，第三掩膜层沿列方向延伸，且暴露出剩余第一牺牲层；以第三掩膜层为掩膜，刻蚀去除剩余第一牺牲层；去除第三掩膜层。
在其中一个实施例中，于第一叠层结构上形成第三掩膜层之前，还包括：于第二掩膜层暴露出的第一牺牲层的填充位置形成第一介质层，第三掩膜层延伸覆盖至第一介质层的顶表面；形成环绕沟道层的栅极层之前，还包括：于第二掩膜层覆盖的第一牺牲层的填充位置形成第二介质层。
在其中一个实施例中，于第一叠层结构上形成第一掩膜层之前，还包括：于基底上形成位于相邻第一叠层结构之间的第二叠层结构，第二叠层结构包括自下而上层叠的第三介质层和第二牺牲层，第三介质层的顶表面与第一导电层的顶表面相齐平，第三介质层的刻蚀速率小于第二牺牲层的刻蚀速率；形成环绕所述沟道层的栅极层，还包括：至少去除第一凹槽和第二凹槽之间的部分第二牺牲层，以贯通第一凹槽和第二凹槽，形成环绕沟道层的第一环形槽；其中，栅极层位于第一环形槽。
在其中一个实施例中，至少去除第一凹槽和第二凹槽之间的部分第二牺牲层，包括：同时去除相邻第一凹槽之间、相邻第二凹槽之间的第二牺牲层，以形成字线沟槽；形成环绕沟道层的栅极层，包括：形成位于字线沟槽中的字线结构，字线结构包括栅极层。
在其中一个实施例中，于形成环绕沟道层的栅极层之后，还包括：去除第一介质层、第二介质层及第三介质层；于基底上形成第一填充层，第一填充层的底部不低于栅极层的顶表面，以形成位于相邻字线结构、相邻位线结构之间的空隙。
在其中一个实施例中，提供基底包括：提供初始基底；于初始基底表面形成第一叠层结构材料层，第一叠层结构材料层包括自下而上层叠的第一导电材料层、沟道牺牲材料层和第二导电材料层；于第一叠层结构材料层中形成暴露出初始基底的第三沟槽，以得到第一叠层结构，第三沟槽位于相邻第一叠层结构之间；于第三沟槽的侧壁形成第四介质层，并使第三沟槽延伸至初始基底中；形成位于第一叠层结构底部的位线结构及位于相邻位线结构之间的第二填充层，第二填充层位于第三沟槽中，位线结构沿行方向延伸且沿列方向间隔排布。
在其中一个实施例中，初始基底的上表层具有掺杂的硅材料层，第三沟槽贯穿硅材料层并延伸至初始基底中；形成位于第一叠层结构底部的位线结构及位于相邻位线结构之间的第二填充层，包括：于第三沟槽的底部填充形成自下而上的第二填充层和金属材料层，第二填充层的顶表面低于硅材料层的顶表面；采用退火工艺使金属材料层与硅材料层反应生成位线结构；去除剩余金属材料层、位于沟道牺牲层侧壁和第二导电层侧壁的第四介质层。
本公开还提供一种半导体结构，采用上述的制备方法制成，包括：基底；第一导电层，位于基底上，沿行方向延伸，且沿列方向间隔排布；沟道层，阵列排布于第一导电层的顶表面；栅极层，位于第一导电层的顶表面，环绕沟道层，在行方向上，相邻栅极层之间隔离；第二导电层，位于沟道层的顶表面上，阵列排布于沟道层上，且与沟道层相接触。
在其中一个实施例中，半导体结构还包括：字线结构，沿列方向延伸沿行方向间隔排布，环绕沟道层，包括栅极层；位线结构，位于基底与第一导电层之间，且与第一导电层电连接，沿行方向延伸且沿列方向间隔排布；第二填充层，位于基底中，沿行方向延伸且沿列方向间隔排布，位于相邻位线结构之间。在其中一个实施例中，半导体结构还包括：第一填充层，位于基底上，第一填充层的底部不低于栅极层的顶表面；空隙，位于相邻位线结构之间及相邻字线结构之间。在其中一个实施例中，半导体结构还包括：接触结构，位于第二导电层上，且与第二导电层电连接，在平行于基底的平面内阵列分布。
本公开还提供一种电子设备，包括上述的半导体结构。
上述半导体结构及其制备方法中，以第一掩膜层为掩膜，于第一叠层结构中形成自第一叠层结构的上表面延伸至第一导电层上表面的第一牺牲层，去除第一掩膜层，并在第一牺牲层上交替形成第二掩膜层，以第二掩膜层为掩膜，去除暴露出的第一牺牲层，然后去除第二掩膜层，第一掩膜层和第二掩膜层仅经过一次刻蚀，掩膜层刻蚀的次数较少，降低了对掩膜层材料的要求，成本低，制程工艺简单。同时，半导体结构以第一导电层和第二导电层分别作为垂直晶体管的源极和漏极，易控制源极和漏极的掺杂浓度，提高了半导体结构的性能。通过侧向刻蚀去除部分沟道牺牲层，形成第一凹槽及沟道层，因此，可以通过控制第一导电层和第二导电层之间沟道牺牲层的厚度，来精确控制源极和漏极之间的沟道长度，提高了导电沟道的均一性，进一步提高了半导体结构的性能。通过侧向刻蚀形成去除剩余沟道牺牲层，形成第二凹槽及环绕沟道层的栅极层，使得栅极对准简单，进一步降低了制程工艺的难度。
附图说明
为了更清楚地说明本公开实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体结构的制备方法的流程示意图；
图2为本公开一实施例中形成第二填充层之后半导体结构的俯视示意图；
图3示出了图2中的半导体结构在行方向上的侧视图；
图4示出了图2中的半导体结构在B-B截面示意图；
图5为本公开一实施例中形成第二叠层结构之后半导体结构的俯视示意图；
图6示出了图5中的半导体结构在行方向上的侧视图；
图7示出了图5中的半导体结构在B-B截面示意图；
图8为本公开一实施例中形成第一掩膜层之后半导体结构的俯视示意图；
图9示出了图8中的半导体结构在行方向上的侧视图；
图10示出了图8中的半导体结构在B-B截面示意图；
图11为本公开一实施例中形成第二掩膜层之后半导体结构的俯视示意图；
图12示出了图11中的半导体结构在行方向上的侧视图；
图13示出了图11中的半导体结构在B-B截面示意图；
图14为本公开一实施例中形成第一凹槽之后半导体结构的俯视示意图；
图15示出了图14中的半导体结构在行方向上的侧视图；
图16示出了图14中的半导体结构在B-B截面示意图；
图17为图14对应的一实施例中形成第三牺牲层之后半导体结构的俯视示意图；
图18示出了图17中的半导体结构在行方向上的侧视图；
图19示出了图17中的半导体结构在B-B截面示意图；
图20为图17对应的一实施例中形成第三掩膜层之后半导体结构的俯视示意图；
图21示出了图20中的半导体结构在行方向上的侧视图；
图22示出了图20中的半导体结构在B-B截面示意图；
图23为图20对应的一实施例中形成第二介质层之后半导体结构的俯视示意图；
图24示出了图23中的半导体结构在行方向上的侧视图；
图25示出了图23中的半导体结构在B-B截面示意图；
图26为图23对应的一实施例中形成第一环形槽之后半导体结构的俯视示意图；
图27示出了图26中的半导体结构在A-A上的截面示意图；
图28示出了图26中的半导体结构在B-B上的截面示意图；
图29为图26对应的一实施例中示出了形成栅极层之后半导体结构的俯视示意图；
图30示出了图29中的半导体结构在A-A上的截面示意图；
图31示出了图29中的半导体结构在B-B上的截面示意图；
图32为图29对应的一实施例中去除第一介质层、第二介质层及第三介质层之后半导体结构的俯视示意图；
图33示出了图32中的半导体结构在A-A上的截面示意图；
图34示出了图32中的半导体结构在B-B上的截面示意图；
图35示出了图32中的半导体结构在行方向上的侧视图；
图36示出了图32中的半导体结构在列方向上的侧视图；
图37为图32对应的一实施例中形成第一填充层之后半导体结构的俯视示意图；
图38示出了图37中的半导体结构在B-B上的截面示意图；
图39示出了图37中的半导体结构在行方向上的侧视图；
图40示出了图37中的半导体结构在列方向上的侧视图。
附图标记说明： 102、初始基底；104、第一叠层结构；106、第二填充层；108、位线结构；110、第二叠层结构；112、第一掩膜层；114、第二掩膜层；116、沟道层；118、第三掩膜层；120、栅极层；122、字线结构；124、第三填充层；126、第一填充层；202、第一导电层；204、沟道牺牲层；206、第二导电层；208、第四介质层；210、第三介质层；212、第二牺牲层；214、保护层； 218、第一牺牲层；220、第三牺牲层；222、第一介质层；224、第四牺牲层；226、第二介质层；302、第三沟槽；304、第一沟槽；306、第一凹槽；308、第一填充槽；310、第二凹槽；312、第一环形槽；314、第一间隙；316、字线沟槽；318、预设空隙；320、空隙。
具体实施方式
为了便于理解本公开实施例，下面将参照相关附图对本公开实施例进行更全面的描述。附图中给出了本公开实施例的首选实施例。但是，本公开实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开实施例的公开内容更加透彻全面。除非另有定义，本文所使用的所有的技术和科学术语与属于本公开实施例的技术领域的技术人员通常理解的含义相同。本文中在本公开实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开实施例。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。在本公开实施例的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本公开实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开实施例的限制。可以理解，本公开所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本公开的范围的情况下，可以将第一介质层称为第二介质层，且类似地，可将第二介质层称为第一介质层。第一介质层和第二介质层两者都是介质层，但其不是同一介质层。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本公开的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。如本文所用,术语“衬底”、“基底”意指并包括本公开介绍的晶体管的材料的基底材料或构造。衬底可以是半导体衬底、支撑结构上的基础半导体层、金属电极或具有形成在其上的一个或多个层、结构或区域的半导体衬底。衬底可以是常规的硅衬底或包括半导体材料层的其他体衬底。本公开中基底的上表面为基底形成第一叠层结构的表面，基底的下表面为与上表面相对设置的表面，其他结构或层的上表面和下表面是相对基底的上表面来说，对于位于基底中的结构或层来说，平行于基底表面的两个表面中靠近基底上表面的为上表面/顶表面/顶部/顶面，背离基底上表面的为下表面/底表面/底部/底面。对于位于基底上的结构或层来说相反，两个表面中靠近基底上表面的为下表面/底表面/底部/底面，背离基底上表面的为上表面/顶表面/顶部/顶面。对半导体结构中自基底表面向远离基底的方向上形成的结构、沟槽、孔或层来说，在纵向上的表面为结构、沟槽、孔或层的侧壁，沟槽或孔贯穿停止的位置为沟槽或孔的底部。
如图1所示，在本实施例中，一种半导体结构的制备方法，包括：
S102，提供基底，基底上形成有第一叠层结构。
提供基底，基底上形成有第一叠层结构，第一叠层结构在平行于基底的平面内沿着行方向延伸，且在平行于基底的平面内沿着列方向间隔排布，第一叠层结构包括自下而上层叠的第一导电层、沟道牺牲层和第二导电层。基底的构成材料包括但不限于未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。作为示例，在本实施例中，基底的构成材料选用单晶硅，自下而上为自基底的上表面朝向远离基底的方向，第一导电层、第二导电层和沟道牺牲层的形貌相同，间隔排布为相邻第一叠层结构之间不接触。半导体结构包括垂直环栅晶体管，第一叠层结构为后续形成垂直环栅晶体管的材料层，第一导电层可以作为后续形成垂直晶体管的漏极的材料层，第二导电层可以作为后续形成垂直晶体管的源极的材料层，沟道牺牲层可以作为垂直晶体管的导通沟道的占位层。可以理解的是，根据晶体管导通时的电流方向，垂直晶体管的源极和漏极可以互换。
S104，于第一叠层结构上形成第一掩膜层。
在第一叠层结构上形成第一掩膜层，第一掩膜层沿列方向延伸且沿行方向间隔排布，第一掩膜层定义了垂直晶体管的位置。
S106，以第一掩膜层为掩膜，于第一叠层结构中形成自第一叠层结构的上表面延伸至第一导电层上表面的牺牲层。
以第一掩膜层为掩膜，将未被第一掩膜层覆盖的区域替换成第一牺牲层，以在第一叠层结构中形成自第一叠层结构的上表面延伸至第一导电层上表面的第一牺牲层，第一牺牲层与第一掩膜层在行方向上交替排布，相邻第一牺牲层之间具有位于第一叠层结构上的第一掩膜层，通过第一掩膜层，将行方向延伸的第一叠层结构变成在行方向上间隔排布的预设晶体管结构。
S108，去除第一掩膜层，并于第一牺牲层上交替形成第二掩膜层。
去除第一掩膜层，在第一牺牲层上交替形成第二掩膜层，第二掩膜层沿列方向延伸，且沿行方向间隔排布，在行方向上，第二掩膜层两侧的第一牺牲层上未形成第二掩膜层，第一掩膜层仅在形成第一牺牲层的过程中经过一次刻蚀，因此，第一掩膜层的材料能满足一次刻蚀即可。
S110，以第二掩膜层为掩膜，去除暴露出的第一牺牲层。
以第二掩膜层为掩膜，刻蚀未被第二掩膜层覆盖的第一牺牲层，直至暴露出第一导电层的上表面。
S112，侧向刻蚀去除部分沟道牺牲层，形成第一凹槽及沟道层。
沿朝向第二掩膜层的方向对预设晶体管结构中的沟道牺牲层进行侧向刻蚀，以形成在行方向上延伸的第一凹槽，第一凹槽的底部暴露出沟道牺牲层，然后形成沟道层，沟道层的底表面和第一导电层相接触，且沟道层的顶表面和第二导电层相接触，沟道层作为预设晶体管结构对应的垂直晶体管的导通沟道。通过调整第一凹槽的底部与相邻第一导电层之间的距离，可以调整垂直晶体管的导通沟道（沟道层）与源极（第二导电层）、漏极（第一导电层）之间在平行于基底的平面内的位置关系，实现导通沟道、栅极层的自对准，第一凹槽暴露出第一导电层的顶表面和第二导电层的底表面。
S114，去除第二掩膜层。
第二掩膜层仅在间隔去除第一牺牲层的过程中经过一次刻蚀，第二掩膜层的材料同样满足一次刻蚀即可，间隔去除指的是将第一掩膜层依次排序之后，去除序号为奇数的第一牺牲层的同时保留序号为偶数的第一牺牲层，或者保留序号为奇数的第一牺牲层的同时去除序号为偶数的第一牺牲层。
S116，侧向刻蚀去除剩余沟道牺牲层，形成第二凹槽及环绕沟道层的栅极层。
通过湿法刻蚀工艺，侧向刻蚀去除预设晶体管结构中与沟道层接触的剩余沟道牺牲层，在剩余沟道牺牲层填充的位置形成第二凹槽，并形成环绕沟道层的栅极层。栅极层位于第一凹槽和第二凹槽中，栅极层的底表面与第一导电层相接触，栅极层的顶表面与第二导电层相接触，栅极层至少填充第一凹槽和第二凹槽中的部分空间，在行方向上，相邻栅极层之间隔离，即行方向上相邻垂直晶体管中的栅极层不接触。
上述半导体结构的制备方法中，以第一掩膜层为掩膜，于第一叠层结构中形成自第一叠层结构的上表面延伸至第一导电层上表面的第一牺牲层，去除第一掩膜层，并在第一牺牲层上交替形成第二掩膜层，以第二掩膜层为掩膜，去除暴露出的第一牺牲层，然后去除第二掩膜层，第一掩膜层和第二掩膜层仅经过一次刻蚀，掩膜层刻蚀的次数较少，降低了对掩膜层材料的要求，成本低，制程工艺简单。同时，半导体结构以第一导电层和第二导电层分别作为垂直晶体管的源极和漏极，易控制源极和漏极的掺杂浓度，提高了半导体结构的性能。通过侧向刻蚀去除部分沟道牺牲层，形成第一凹槽及沟道层，因此，可以通过控制第一导电层和第二导电层之间沟道牺牲层的厚度，来精确控制源极和漏极之间的沟道长度，提高了导电沟道的均一性，进一步提高了半导体结构的性能。通过侧向刻蚀形成去除剩余沟道牺牲层，形成第二凹槽及环绕沟道层的栅极层，使得栅极对准简单，进一步降低了制程工艺的难度。
在其中一个实施例中，在纵向Z上，第一导电层202的厚度等于第二导电层206的厚度，使得源极和漏极对称，降低了半导体结构的电路的复杂度，提高了半导体结构的性能。示例性的，如图2-图7所示，X方向为行方向，Y方向为列方向，Z方向为纵方向，如图2-图7所示，在其中一个实施例中，提供基底包括：步骤S202-步骤S210。
S202，提供初始基底102。
S204，于初始基底102表面形成第一叠层结构材料层，第一叠层结构材料层包括自下而上层叠的第一导电材料层、沟道牺牲材料层和第二导电材料层。
在一些实施例中，采用外延工艺形成第一导电材料层、沟道牺牲材料层和第二导电材料层，工艺简单，简化了工艺制程，并且，采用外延工艺生长第一叠层结构材料层，还能够均匀的控制各个材料层外延的平整度、厚度，尤其有利于控制沟道牺牲材料层的厚度，从而控制后续工艺形成垂直环栅晶体管的沟道长度以及沟道的厚度，提高沟道的均一性，进而提高垂直环栅晶体管的工艺精度，当半导体结构为存储器件时，可以提高存储器件中各个存储单元的性能。示例性的，采用原位掺杂工艺形成第一导电材料层和第二导电材料层，提高掺杂离子在第一导电材料层和第二导电材料层中分布的均匀性，降低控制漏极（由第一导电层202形成）和源极（由第二导电层206形成）掺杂的难度，降低了制程工艺的难度，同时得到对称的源极和漏极，降低半导体结构的电路复杂度，提高半导体结构的性能。
S206，于第一叠层结构材料层中形成暴露出初始基底的第三沟槽，以得到第一叠层结构104，第三沟槽位于相邻第一叠层结构之间。
对第一叠层结构材料层进行图形化处理，形成位于第一叠层结构材料层中的第三沟槽302，第三沟槽302贯穿第一导电材料层，第三沟槽302的底部低于第一导电材料层的底表面或第三沟槽302的底部与第一导电材料层的底表面相齐平，本公开实施例中以第三沟槽302的底部与第一导电材料层的底表面相齐平进行示例性说明，第三沟槽302沿行方向X延伸，且沿列方向Y间隔排布，相邻第三沟槽302之间的第一叠层结构材料层作为第一叠层结构104，通过形成第三沟槽302定义出半导体结构中的垂直晶体管在列方向Y上的形状和位置，其中，第一叠层结构104包括由剩余第一导电材料层构成的第一导电层202、由剩余沟道牺牲材料层构成的沟道牺牲层204以及由剩余第二导电材料层构成的第二导电层206。示例性的，第一导电层202的构成材料和第二导电层206的构成材料包括但不限于掺杂有第一导电类型掺杂离子的硅掺杂层，其中，第一导电层202和第二导电层206的导电类型相同，第一导电类型为N型或P型。沟道牺牲层204的构成材料包括但不限于锗硅材料。可以理解的是，沟道牺牲层204也可以替换成由易刻蚀去除的材料构成的占位层。在一些实施例中，第一导电层202和第二导电层206中具有相同的掺杂离子。在另一些实施例中，第一导电层202和第二导电层206中具有不同的掺杂离子。
S208，于第三沟槽302的侧壁形成第四介质层208，并使第三沟槽302延伸至初始基底102中。
具体的，在第三沟槽302的侧壁形成第四介质层208，去除第三沟槽302底部露出的预设厚度的初始基底102，以使第三沟槽302延伸至初始基底102中，预设厚度为能使第一叠层结构104底部的初始基底102隔离的厚度。通过第四介质层208，可以保护第一叠层结构104的侧壁，避免刻蚀第三沟槽302底部初始基底102的过程对第一叠层结构104形貌的影响，并且在后续形成位线结构的构成中避免金属材料层与第一导电层202、第二导电层206发生反应。通过第三沟槽302使得第一叠层结构104底部的初始基底102的上表层在列方向Y上相互间隔开。
在一些实施例中，在第三沟槽302的侧壁形成第四介质层208的步骤包括：在用原子层沉积工艺在第三沟槽302的内壁形成第四介质材料层，第四介质材料层沿第三沟槽的侧壁延伸覆盖至第一叠层结构104的顶部；去除第三沟槽302底部和第一叠层结构104顶部的第四介质材料层，得到由第三沟槽302侧壁上的第四介质材料层构成的第四介质层208。示例性的，去除第三沟槽302底部的第四介质材料层和刻蚀除第三沟槽302底部露出的预设厚度的初始基底102在同一工艺步骤中实现。示例性的，第四介质层208的构成材料包括但不限于硅氧化物（例如二氧化硅）、硅氮化物（氮氧化硅）、氮化物（例如氮化硅）。示例性的，第四介质层208的构成材料为氮化硅。
S210，形成位于第一叠层结构104底部的位线结构108及位于相邻位线结构108之间的第二填充层106，第二填充层106位于第三沟槽302中，位线结构108沿行方向X延伸且沿列方向Y间隔排布。
如图5-图7所示，示例性的，步骤S210包括：在第三沟槽302填充形成第二填充材料层，并对第二填充材料层进行化学机械研磨抛光，回刻蚀去除第三沟槽302中部分厚度的第二填充材料层，得到由第三沟槽302底部剩余的第二填充材料层构成的第二填充层106，第二填充层106用于实现列方向Y上相邻两条位线结构108之间的隔离。形成位于第一叠层结构104底部的位线结构108，其中，位线结构108与第一叠层结构104中的第一导电层202电连接。示例性的，位线结构108的顶表面与第一导电层202的底部表面相接触。在一些实施例中，在行方向上，第一叠层结构104的中轴线和位线结构108的中轴线重合。
在一些实施例中，初始基底102包括位线结构108和位于相邻位线结构108之间的第二填充层106，位线结构108和第二填充层106均沿行方向X延伸且沿列方向Y间隔排布，相邻位线结构108之间通过第二填充层106隔开，本公开对此不做限制。示例性的，第二填充层106的构成材料包括但不限于硅氧化物（例如二氧化硅）、硅氮化物（氮氧化硅）、氮化物（例如氮化硅）。示例性的，第二填充层106的构成材料为二氧化硅。
如图2-图7所示，在一些实施例中，初始基底102的上表层具有硅材料层，图示中虚线L以上的初始基底102为硅材料层，示例性的，硅材料层的导电类型与第一导电层相同，初始基底102包括上表层和由除上表层以外的部分构成的下表层，下表层具有第二导电类型，下表层和上表层之间形成PN结（虚线L位置），通过PN结和第二填充层106减少了相邻位线结构108之间的漏电，可选的，采用注入工艺向初始基底102中注入掺杂离子得到位于初始基底102上表层的硅材料层，或者采用原位掺杂工艺在下表层的上表面形成硅材料层，得到初始基底102，本公开对此不做限制。在本实施例中，第三沟槽302贯穿硅材料层并延伸至初始基底102中；形成位于第一叠层结构104底部的位线结构108及位于相邻位线结构108之间的第二填充层106，包括步骤S302-步骤S306。
S302，于第三沟槽302的底部填充形成自下而上的第二填充层106和金属材料层，第二填充层106的顶表面低于硅材料层的顶表面。
在一些实施例中，形成第二填充层106之后，基于第三沟槽302对初始基底102（硅材料层）侧向刻蚀，形成金属填充槽，避免形成的位线结构108中具有硅材料层残留增加位线结构108的电阻，增大延迟，同时避免形成位线结构108之后，相邻位线结构108之间接触。示例性的，第二填充层106的顶表面高于硅材料层的底表面，该设置在增加位线结构108在列方向Y上的尺寸的同时，避免相邻位线结构108之间的接触。
在一些实施例中，采用沉积和化学机械研磨工艺在第二填充层106上形成填充于第三沟槽302中的初始金属材料层，第四介质层208实现了初始金属材料层和第一叠层结构104侧壁之间的隔离，然后回刻去除部分厚度的初始金属材料层，得到由剩余初始金属材料层构成的金属材料层，金属材料层至少覆盖第三沟槽302暴露出的硅材料层的侧壁（金属填充槽的内壁或第三沟槽302靠近第二填充层106的侧壁。示例性的，金属材料层填满金属填充槽和金属填充槽之间的第三沟槽302，金属材料层的顶表面与硅材料层的顶表面相齐平或金属材料层的顶表面高于硅材料层的顶表面。在一些实施例中，金属材料层的构成材料包括但不限于氮化钛、金属钨、金属钼、金属钴、金属铝等，金属材料层与硅材料层反应生成金属硅化物，本公开对金属材料层的构成材料不做限制。
S304，采用退火工艺使金属材料层与硅材料层反应生成位线结构。
采用退火工艺使得金属材料层与第一导电层202下方的硅材料层反应生成金属硅化物作为位线结构108，在列方向上，相邻第一导电层202下方的金属硅化物（位线结构108）之间不接触。
S306，去除剩余金属材料层、位于沟道牺牲层侧壁和第二导电层侧壁的第四介质层。
采用湿法工艺去除未与硅材料层反应的金属材料层，以使相邻位线结构108隔离，避免相邻位线结构108之间出现电连接的问题，去除位于沟道牺牲层侧壁的第四介质层208和第二导电层侧壁上的第四介质层208。
在一些实施例中，于第一叠层结构上形成第一掩膜层之前，还包括：于基底上形成位于相邻第一叠层结构之间的第二叠层结构，即于第二填充层上形成第二叠层结构的步骤。具体的，在第二填充层106上形成第二叠层结构110，第二叠层结构110包括自下而上层叠的第三介质层210和第二牺牲层212，第三介质层210的顶表面与第一导电层202的顶表面相齐平，第三介质层210的刻蚀速率小于第二牺牲层212的刻蚀速率，后续刻蚀去除第二牺牲层212时，第三介质层210起到刻蚀停止层的作用，其中，第一沟槽304的底部与第三介质层210的顶表面相齐平，第一牺牲层218的底表面同时与第三介质层210的顶表面、第一导电层202的顶表面相接触。示例性的，第二牺牲层212的顶表面与第一叠层结构104的顶表面相齐平。
可以理解的是，当第四介质层208的刻蚀速率大于第二牺牲层212的刻蚀速率时，第一导电层202侧壁上的第四介质层208可以去除也可以保留，此时，保留的第四介质层208和第三介质层210一起作为刻蚀第二牺牲层212的刻蚀停止层。当第四介质层208的刻蚀速率小于或等于第二牺牲层212的刻蚀速率时，在第二填充层106上形成第二叠层结构110之前还包括去除第一导电层202侧壁上的第四介质层208的步骤，本公开附图以在第二填充层106上形成第二叠层结构110之前保留第一导电层202侧壁上的第四介质层208进行示例性说明。示例性的，第三介质层210的构成材料和第二牺牲层212的构成材料包括但不限于硅氧化物（例如二氧化硅）、硅氮化物（氮氧化硅）、氮化物（例如氮化硅）。可选的，第三介质层210和第四介质层208的构成材料相同。示例性的，第三介质层210的构成材料为氮化硅，第二牺牲层212的构成材料为二氧化硅。
如图8-图11所示，在其中一个实施例中，于第一叠层结构上形成第一掩膜层包括：于第一叠层结构的上表面形成保护层214和第一掩膜层112，第一掩膜层112位于保护层214上；示例性的，保护层 214的构成材料包括氮化硅，第一掩膜层112的构成材料包括光刻胶、旋涂材料、抗反射涂层。第一掩膜层112沿列方向Y延伸，且沿行方向X间隔排布，第一掩膜层112定义出半导体结构中的垂直晶体管在行方向X上的形状和位置，以第一掩膜层112为掩膜，于第一叠层结构104中形成自第一叠层结构104的上表面延伸至第一导电层202上表面的第一牺牲层，包括步骤S402-步骤S404。
S402，以第一掩膜层112为掩膜，对第一叠层结构104进行图形化处理，得到暴露出第一导电层202上表面的第一沟槽304，第一沟槽304沿列方向Y延伸且沿行方向X间隔排布。以第一掩膜层112为掩膜，刻蚀去除未被第一掩膜层112覆盖的第二导电层206、第二导电层206露出的沟道牺牲层204和未被第一掩膜层112覆盖的第二牺牲层212，得到在行方向上位于第一掩膜层112相对两侧的第一沟槽304，以及由剩余第二导电层206、沟道牺牲层204及其下方的第一导电层202构成的在平面上阵列分布的预设晶体管结构，同一行的预设晶体管结构中的第一导电层202相互接触，其中，第一沟槽304沿列方向Y延伸且沿行方向X间隔排布，即在行方向X上依次排布有第一沟槽304、第一掩膜层112、第一沟槽304、第一掩膜层112。然后去除第一掩膜层112，可以理解的是，可以在刻蚀去除第二导电层206、沟道牺牲层204和第二牺牲层212的同时去除第一掩膜层112，也可以在刻蚀去除第二导电层206、沟道牺牲层204和第二牺牲层212之后，去除第一掩膜层112，例如在形成第一牺牲层218之前或之后去除第一掩膜层112，本公开仅对其中一种方式做示例性描述，第一掩膜层112仅在刻蚀形成第一沟槽304的过程中做掩膜，仅需经过一次刻蚀，对第一掩膜层112的材料要求不高。
S404，于第一沟槽304中形成第一牺牲层218。通过沉积（原子层气相沉积或化学气相沉积）和化学机械研磨工艺，在第一沟槽304中填充形成第一牺牲层218。
在一些实施例中，于第一牺牲层218上交替形成第二掩膜层114，第二掩膜层114延伸至相邻两侧保护层214的上表面。行方向X上，在第一沟槽304中的第一牺牲层218上交替形成第二掩膜层114，第二掩膜层沿第一牺牲层218的顶表面延伸覆盖至相邻保护层214的上表面，第二掩膜层114同样在列方向Y上延伸在行方向X上间隔排布，在行方向X上，未被第二掩膜层114覆盖的第一牺牲层218位于相邻第二掩膜层114之间。示例性的，第二掩膜层114延伸至相邻两侧保护层214的全部表面，或与形成第二掩膜层114的第一牺牲层218相邻的部分表面。以第二掩膜层114为掩膜，刻蚀去除暴露出的第一牺牲层218，露出未填充的第一沟槽304，自对准的保护层214的存在可以避免形成第二掩膜层114的套刻误差（overlay）导致刻蚀去除未被第二掩膜层114覆盖的第一沟槽304中的第一牺牲层218的过程中损伤预设晶体管结构中的第二导电层。第二掩膜层114仅需经过刻蚀去除未被第二掩膜层114覆盖的第一牺牲层218的一次刻蚀，侧向刻蚀去除部分沟道牺牲层204的过程中，第二掩膜层114的存在与否没有影响，降低了对第二掩膜层114材料的要求。示例性的，第二掩膜层114的构成材料包括但不限于光刻胶。
如图14-图19所示，基于第一沟槽304侧向刻蚀第一沟槽304（未被第二掩膜层114覆盖的第一牺牲层218的填充位置）暴露出的沟道牺牲层204，形成位于第一导电层202和第二导电层206之间的第一凹槽306，第一凹槽306的侧壁同时暴露出第一导电层202的顶表面和第二导电层206的底表面，其中，第一凹槽306在纵向Z、列方向Y上的尺寸均与沟道牺牲层204相同。
如图14-图19所示，在其中一个实施例中，侧向刻蚀去除部分沟道牺牲层204，形成第一凹槽306及沟道层116，包括：侧向刻蚀去除部分沟道牺牲层204以形成第一凹槽306；侧向刻蚀去除部分第二导电层206，以形成与第一凹槽306相连通的第一填充槽308，即基于第一沟槽304和第一凹槽306对第二导电层206进行侧向刻蚀，以形成第一填充槽308，第一填充槽308的底部暴露出第二导电层206；于第一凹槽306的底部及第一填充槽308中形成沟道层。示例性的，沟道层116填满第一填充槽308。图16中用箭头对侧向刻蚀第二导电层206进行示例（图中位于第二导电层206侧壁的L型槽），其中，第一填充槽308、第一凹槽306和第一沟槽304相互连通。通过形成第一填充槽308使得后续形成沟道层116的过程中，沟道层116填充在包围第二导电层206侧壁和部分底部的第一填充槽308中，避免沟道层116覆盖在第一沟槽304暴露的第二导电层206的侧壁上，导致纵向Z上，垂直晶体管侧壁部分凸出，在行方向上不对称，影响后续工艺制程的问题，同时第一填充槽308中位于第二导电层206底表面与栅极层之间的沟道层116和位于第一凹槽306底部的沟道层116一起作为垂直晶体管的导通沟道，在沟道牺牲层204厚度不变的情况下增加了垂直晶体管中导通沟道的长度。可以理解的是，在刻蚀形成第一填充槽308和第一凹槽306的过程中，同时刻蚀第一导电层202的顶表面，使得第一凹槽306和第一沟槽304在纵向Z上向第一导电层202中延伸，形成延伸槽（图中未示出），后续形成的沟道层116同时填充在延伸槽中，延伸槽中位于第一导电层202顶表面与栅极层之间的沟道层116和位于第一凹槽306底部的沟道层116一起作为垂直晶体管的导通沟道，在沟道牺牲层204厚度不变的情况下进一步增加了垂直晶体管中导通沟道的长度。
如图17图19所示，在第一凹槽306的底部形成沟道层116，沟道层116覆盖第一凹槽306暴露出的沟道牺牲层204的侧壁，沟道层116位于第一导电层202的顶表面和第二导电层206的底表面之间，且同时和第一导电层202的顶表面、第二导电层206的底表面相接触，作为第一导电层202和第二导电层206之间的沟道。示例性的，选择硅材料作为沟道层116，采用外延生长工艺形成沟道层116。
如图17-图19所示，在其中一个实施例中，侧向刻蚀去除部分沟道牺牲层204，形成第一凹槽306及沟道层116之后，还包括：对沟道层116进行退火工艺，以改善沟道层116和第一导电层202和第二导电层206的接触。
如图17-图19所示，在其中一个实施例中，于第一凹槽306的底部形成沟道层116之后，还包括：于第一凹槽306中填充第三牺牲层220。具体的，形成沟道层116之后，在第一沟槽304中填充形成第三牺牲材料层，第三牺牲材料层填满第一凹槽306，起到支撑的作用。示例性的，采用化学沉积工艺和化学机械研磨工艺形成第三牺牲材料层，第三牺牲材料层的顶表面与第二掩膜层114的顶表面相齐平。然后，去除第一沟槽304中的第三牺牲材料层得到由第一凹槽306中剩余的第三牺牲材料层构成的第三牺牲层220。通过在第一凹槽306中填充第三牺牲层220，可以避免后续形成的第一介质层222填充到第一凹槽206，导致形成填充栅极层的第一环形凹槽时，过量刻蚀第一介质层222，影响行方向X上相邻栅极层之间的隔离。在一些实施例中，第三牺牲层220的构成材料包括但不限于硅氧化物（例如二氧化硅）、硅氮化物（氮氧化硅）、氮化物（例如氮化硅）。示例性的，第三牺牲层220的构成材料为二氧化硅。在其中一个实施例中，形成沟道层116之后还包括去除第二掩膜层114的步骤。示例性的，形成第三牺牲层220之后去除第二掩膜层114。
如图20-图22所示，在其中一个实施例中，侧向刻蚀去除剩余沟道牺牲层204以形成第二凹槽之前，还包括步骤S502-步骤S504。
S502，于第一叠层结构104上形成第三掩膜层118，第三掩膜层118沿列方向Y延伸沿行方向X间隔排布，且暴露出剩余第一牺牲层218。
在第一叠层结构104上形成第三掩膜层118，第三掩膜层118暴露出剩余第一牺牲层218，第三掩膜层118沿列方向Y延伸且沿行方向X间隔排布，同一条第三掩膜层118位于同一列排布的预设晶体管结构上，剩余第一牺牲层218为被第二掩膜层114覆盖过（保护过）的第一牺牲层218。
S504，以第三掩膜层118为掩膜，刻蚀去除剩余第一牺牲层218。
以第三掩膜层118为掩膜，刻蚀去除以第二掩膜层114为掩膜保留下来的所有位于第一叠层结构104中沿列方向延伸的第一牺牲层218，露出未填充的第一沟槽304。
如图20-图22所示，在其中一个实施例中，于第一叠层结构104上形成第三掩膜层118之前，还包括：于第二掩膜层114暴露出的第一牺牲层218的填充位置（第一沟槽304）中填充形成第一介质层222，其中，第一介质层222的刻蚀速率小于第三牺牲层220的刻蚀速率，第三掩膜层118延伸覆盖至第一介质层222的顶表面。示例性的，第三掩膜层118延伸至第一介质层222的全部表面，或延伸至第一介质层222与第三掩膜层118相邻的部分表面。采用化学气相沉积和化学机械研磨工艺在第二掩膜层114暴露出的第一牺牲层218的填充位置（第一沟槽304）中填充形成第一介质层222，第一介质层222支撑第三掩膜层118的同时，使得后续形成的栅极层在行方向上隔离，即实现行方向相邻栅极层的隔离。示例性的，第一介质层222填满第一沟槽304，第一介质层222的顶表面与保护层214（第一牺牲层218）的顶表面相齐平。第三掩膜层118暴露出第二掩膜层114覆盖过的第一牺牲层218，在行方向X上，第二掩膜层114覆盖过的相邻第一牺牲层218之间的保护层214位于同一第三掩膜层118的下方，即第二掩膜层114覆盖过的第一牺牲层218位于相邻第三掩膜层118之间，在去除第二掩膜层114覆盖过的第一牺牲层218的过程中，自对准的保护层214同样可以避免形成第三掩膜层118的套刻误差（overlay）导致刻蚀去除第一牺牲层218的过程中在纵向Z上刻蚀预设晶体管结构的问题。示例性的，第三掩膜层118的构成材料包括但不限于光刻胶、抗反射涂层。
如图23-图25所示，以第三掩膜层118为掩膜，刻蚀去除剩余第一牺牲层218（第二掩膜层114覆盖过的第一牺牲层218）后，露出第二掩膜层114覆盖过的第一沟槽304，基于第二掩膜层114覆盖过的第一沟槽304侧向刻蚀，去除剩余沟道牺牲层204，即去除第一导电层和第二导电层之间剩余的沟道牺牲层（预设晶体管结构中剩余的沟道牺牲层），形成位于第一导电层202和第二导电层206之间的第二凹槽，第二凹槽的底部暴露出沟道层116，第二凹槽和第一凹槽在行方向上相对设置。对第二凹槽的限定可以参考上述实施例中对第一凹槽306的描述，这里不做赘述。第三掩膜层118仅需经过刻蚀去除第二掩膜层114覆盖过的第一牺牲层218的一次刻蚀，侧向刻蚀去除剩余沟道牺牲层204的过程中，第三掩膜层118的存在与否没有影响，降低了对第三掩膜层118材料的要求。
如图23-图25所示，在其中一个实施例中，形成暴露出沟道层116的第二凹槽之后，还包括：于第二凹槽中填充第四牺牲层224。具体的，形成第二凹槽之后，在与第二凹槽连通的第一沟槽304中填充形成第四牺牲材料层，第四牺牲材料层填满第二凹槽，起到支撑的作用。示例性的，采用化学沉积工艺和化学机械研磨工艺形成第四牺牲材料层，第四牺牲材料层的顶表面与第三掩膜层118的顶表面相齐平。然后，去除与第二凹槽连通的第一沟槽304中的第四散牺牲材料层得到由第二凹槽中剩余的第四牺牲材料层构成的第四牺牲层224。通过在第二凹槽中填充第四牺牲层224，可以避免后续形成的第二介质层226填充到第二凹槽，导致形成填充栅极层的第一环形凹槽时，过量刻蚀第二介质层226，影响行方向X上相邻栅极层之间的隔离。在一些实施例中，第四牺牲层224的构成材料包括但不限于硅氧化物（例如二氧化硅）、硅氮化物（氮氧化硅）、氮化物（例如氮化硅）。第四牺牲层224的构成材料和第三牺牲层220的构成材料相同或不同。示例性的，第四牺牲层224的构成材料为二氧化硅。在一些实施例中，第四牺牲层224的刻蚀速率和第三牺牲层220的刻蚀速率相同，同时去除第一凹槽306中的第三牺牲层220和第二凹槽中的第四牺牲层224的同时，降低制程工艺的难度，降低生产成本。
继续参考图23-图25，在其中一个实施例中，形成环绕沟道层116的栅极层之前，还包括：于第二掩膜层114覆盖的第一牺牲层218的填充位置（第一沟槽304）填充形成第二介质层226。其中，第二介质层226的刻蚀速率小于第四牺牲层224的刻蚀速率。采用化学气相沉积和化学机械研磨工艺在与第二凹槽连通的第一沟槽304中填充形成第二介质层226，第二介质层226使得后续形成的栅极层在行方向上隔离，即实现行方向相邻栅极层的隔离。示例性的，第二介质层226填满第二掩膜层114覆盖过的第一沟槽304，第二介质层226的顶表面与保护层214的顶表面相齐平。
如图26-图28所示，在其中一个实施例中，形成环绕沟道层116的栅极层之前还包括：去除第三掩膜层118，以暴露出第三掩膜层118下方的第一介质层222；去除保护层214及第二导电层206顶表面以上的第一介质层222，以使第一介质层222的顶表面与第二导电层206的顶表面相齐平，此时，暴露出保护层214下方的第二导电层206和第二牺牲层212,当第二导电层206的侧壁形成有沟道层116时，同时露出保护层214下方位于第二导电层206侧壁的沟道层116。示例性的，去除第三掩膜层118的步骤位于以第三掩膜层为掩膜，刻蚀去除剩余第一牺牲层之后，侧向刻蚀去除剩余沟道牺牲层，形成第二凹槽之前。
如图26-图28所示，在其中一个实施例中，于第一凹槽和第二凹槽中形成环绕沟道层116的栅极层之前，还包括：至少去除第一凹槽306和第二凹槽310之间的部分第二牺牲层212，以贯通第一凹槽306和第二凹槽310，形成环绕沟道层116的第一环形槽312，第一环形槽312包括第一凹槽306和第二凹槽310，栅极层位于第一环形槽。具体的，当第一凹槽306中填充有第三牺牲层220、第二凹槽310中填充有第四牺牲层224时，至少去除第一凹槽306和第二凹槽310之间的部分第二牺牲层212，形成侧壁同时露出第三牺牲层220的侧壁和第四牺牲层224的侧壁的第一间隙314，然后去除第三牺牲层220和第四牺牲层224，使得第一凹槽306和第二凹槽310之间通过第一间隙贯通，得到环绕沟道层116的第一环形槽312，其中，第一环形槽312包括第一凹槽306、第二凹槽310和位于第一凹槽306及第二凹槽310之间的部分第一间隙314（第一间隙314不高于第二导电层206底表面的部分），在平行于基底的平面上（X方向和Y方向所在的平面），第一环形槽312暴露出沟道层116的侧壁。
如图26-图28所示，在其中一个实施例中，至少去除第一凹槽306和第二凹槽310之间的部分第二牺牲层212，包括：同时去除相邻第一凹槽306之间、相邻第二凹槽310之间的第二牺牲层212，以形成字线沟槽316，字线沟槽316包括相邻第一凹槽306和相邻第二凹槽310，字线沟槽316沿列方向延伸且沿行方向间隔排布，相邻字线沟槽316之间通过第二介质层226或第一介质层222隔离，同一列间隔排布的沟道层116被同一字线沟槽316环绕，此时，第一间隙314的底部露出第三介质层210。于第一凹槽和第二凹槽中形成环绕沟道层116的栅极层120，包括：形成位于字线沟槽316中的字线结构122，字线结构122包括栅极层120，同一列环绕相邻两个沟道层116的栅极层120相互连接。
如图29-图31所示，在第一环形槽312中形成环绕沟道层116的栅极层120，栅极层120同时与第一导电层202、第二导电层206相接触，且填充第一凹槽306和第二凹槽310，在行方向X上，相邻栅极层120之间通过第二介质层226或第一介质层222隔离。具体的，在第一环形槽312和第一间隙314中形成栅极材料层，刻蚀去除沟道层116顶表面（第二导电层206底表面）以上的栅极材料层，得到由剩余栅极材料层构成的栅极层120。示例性的，栅极层120填满第一环形槽312，即栅极层120第一凹槽306、第二凹槽310和位于第一凹槽306及第二凹槽310之间的部分第一间隙314。在其中一个实施例中，栅极层120包括随形覆盖第一环形槽312内壁的栅介质层及随形覆盖栅介质层上的栅极，栅极和第一导电层202、沟道层116和第二导电层206之间通过栅介质层接触。
在一些实施例中，栅介质层的构成材料包括但不限于硅氧化物（例如二氧化硅）、硅氮化物（氮氧化硅）、氮化物（例如氮化硅）、金属氧化物（例如Al2O3）、金属氧氮化物(例如AlON)、金属硅化物、高K介质材料（介电系数大于3.9）、低k介质材料（介电系数为大于或等于2.5，小于3.9）、超低k介质材料（介电系数小于2.5）、铁电材料、抗铁电材料、碳化物（碳化硅）或者它们的组合。示例性的，高k材料可以包括铪氧化物(HfO2)、锆氧化物(ZrO2)、铝氧化物(Al2O3)、镧氧化物(La2O3)、钛氧化物(TiO2)、钽氧化物(Ta2O5)、铌氧化物(Nb2O5)或锶钛氧化物(SrTiO3)。可选的，栅极的构成材料包括但不限于导电的多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，示例性的，金属可以是钨（W）、镍（Ni）、铜（Cu）、铝（Al）、钼（Mo）、钌（Ru）、钽（Ta）或钛（Ti）；导电性金属氮化物包括氮化钛（TiN）；导电性金属氧化物包括氧化铱（IrO2）；金属硅化物包括钨硅（WSi）。
如图29-图31所示，在其中一个实施例中，于第一凹槽和第二凹槽中形成环绕沟道层116的栅极层120之后，还包括：于栅极层120上形成第三填充层124。示例性的，第三填充层124填满第一间隙314，第三填充层124的顶表面与第二导电层206的顶表面相齐平，通过第三填充层124保护栅极层120免受外部环境影响的同时，获得表面平整的半导体结构。可选的，第三填充层124的构成材料包括但不限于硅氧化物（例如二氧化硅）、硅氮化物（氮氧化硅）、氮化物（例如氮化硅）。第三填充层124的构成材料和第二填充层106的构成材料相同或不同。
如图32-图40所示，在其中一个实施例中，形成环绕沟道层116的栅极层120之后，还包括：去除第一介质层222、第二介质层226及第三介质层210，于基底上形成第一填充层126，第一填充层126的底部不低于栅极层120的顶表面，以形成位于第一填充层和基底之间（相邻字线结构、相邻位线结构之间）的空隙。具体的，湿法刻蚀去除第一介质层222、第二介质层226及第三介质层210，形成位于第一介质层222、第二介质层226及第三介质层210位置的预设空隙318，然后采用沉积速率高的沉积工艺在初始基底102上形成第一填充层126，此时第一填充层填充于相邻第二导电层206与第二导电层206之间，和/或相邻第二导电层206和沟道层116之间，同时第一填充层126的底表面不低于栅极层120的顶表面（第二导电层206的底表面），密封预设空隙318，形成位于相邻位线结构108之间、相邻字线结构122之间的空隙320，从而降低寄生电容，减小数据在半导体结构中的RC延迟。
在其中一个实施例中，基底中形成有浅槽隔离结构，浅槽隔离结构于基底中隔离出若干个间隔排布的有源区，半导体结构位于有源区，空隙320同样位于第一填充层126和相邻浅槽隔离结构之间、位线结构108与相邻浅槽隔离结构之间、字线结构122与相邻浅槽隔离结构之间。可以理解的是，当第四介质层208的介电常数小于空气的介电常数时，保留第一导电层202侧壁的第四介质层208，当第四介质层208的介电常数大于空气的介电常数时，去除第一介质层222、第二介质层226及第三介质层210的同时，去除第一导电层202侧壁的第四介质层208。在一些实施例中，第一介质层222、第二介质层226和第三介质层210的构成材料相同，例如为氮化硅，从而减少刻蚀第一介质层222、第二介质层226和第三介质层210的难度，降低成本。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
如图32-图40所示，本公开还提供一种半导体结构，包括：基底（初始基底102）、第一导电层202、沟道层116、栅极层120和第二导电层206， 第一导电层202位于基底上，在平行于基底的平面内沿着行方向X延伸，且在平行于基底的平面内沿着列方向Y间隔排布；沟道层116阵列排布于第一导电层202的顶表面；栅极层120位于第一导电层202的顶表面，环绕沟道层116，在行方向X上，相邻栅极层120之间隔离；第二导电层206位于沟道层116的顶表面上，阵列排布于沟道层116上，且与沟道层116相接触。半导体结构包括垂直环栅晶体管，第一导电层202作为后续垂直晶体管的漏极，第二导电层206作为形成垂直晶体管的源极，位于第一导电层202和第二导电层206之间的沟道层116作为垂直晶体管的沟道。本公开对第一导电层202、第二导电层206、沟道层116的构成材料的限制参见上述实施例中对应的描述，在此不做限定。上述半导体结构，以第一导电层和第二导电层作为垂直晶体管的源极和漏极，易控制源极和漏极的掺杂，降低了半导体结构的电路的复杂度，提高了半导体结构的性能。
在其中一个实施例中，在列方向Y上，沟道层116的尺寸等于第一导电层202的尺寸。在其中一个实施例中，在纵向Z上，第一导电层202的厚度等于第二导电层206的厚度，使得源极和漏极对称，降低了半导体结构的电路的复杂度，提高了半导体结构的性能。
在其中一个实施例中，半导体结构还包括：位线结构108，位于基底与第一导电层202之间，且与第一导电层202电连接，沿行方向X延伸且沿列方向Y间隔排布；用于向与其连接的第一导电层202对应的存储器件发送待存储数据或接收对应存储器件中存储的数据。在一些实施例中，位线结构108的顶表面与第一导电层202的底部表面相接触。在一些实施例中，在行方向上，第二导电层206的中轴线和位线结构108的中轴线重合。可选的，位线结构108的构成材料包括金属硅化物结构。在一个实施例中，在行方向X上，沟道层116与第二导电层206的相对侧壁之间的距离相等。
如图32-图34所示，在一个实施例中，半导体结构还包括：第二填充层106，位于基底中，沿行方向X延伸且沿列方向Y间隔排布，位于相邻位线结构108之间，用于隔离列方向Y上的相邻位线结构108。
如图32-图34所示，在其中一个实施例中，半导体结构还包括：字线结构122，沿列方向Y延伸沿行方向X上间隔排布，位于相邻沟道层116之间，且环绕沟道层116，字线结构122包括栅极层120。
在其中一个实施例中，半导体结构还包括：第一填充层126和空隙320；第一填充层126位于基底上，第一填充层126的底部不低于栅极层120的顶表面；空隙320位于相邻位线结构108之间及相邻字线结构122之间。从而降低寄生电容，减小数据在半导体结构中的RC延迟。在其中一个实施例中，基底中形成有浅槽隔离结构，浅槽隔离结构于基底中隔离出若干个间隔排布的有源区，半导体结构位于有源区，空隙320位于位线结构108与相邻浅槽隔离结构之间、字线结构122与相邻浅槽隔离结构之间。
在其中一个实施例中，半导体结构还包括：接触结构，位于第二导电层206上，且与第二导电层206电连接，在平行于基底的平面内阵列分布，用于引出第二导电层206。示例性的，接触结构的底表面与第二导电层206的顶表面接触。在其中一个实施例中，半导体结构还包括：电容结构，位于接触结构上，通过接触结构与第二导电层206电连接。示例性的，电容结构的一个电极与接触结构接触。
在其中一个实施例中，半导体结构采用上述的制备方法制成。该半导体结构的制备过程中，以第一掩膜层为掩膜，于第一叠层结构中形成自第一叠层结构的上表面延伸至第一导电层上表面的第一牺牲层，去除第一掩膜层，并在第一牺牲层上交替形成第二掩膜层，以第二掩膜层为掩膜，去除暴露出的第一牺牲层，然后去除第二掩膜层，第一掩膜层和第二掩膜层仅经过一次刻蚀，掩膜层刻蚀的次数较少，降低了对掩膜层材料的要求，成本低，制程工艺简单。同时，半导体结构以第一导电层和第二导电层分别作为垂直晶体管的源极和漏极，易控制源极和漏极的掺杂浓度，提高了半导体结构的性能。通过侧向刻蚀去除部分沟道牺牲层，形成第一凹槽及沟道层，因此，可以通过控制第一导电层和第二导电层之间沟道牺牲层的厚度，来精确控制源极和漏极之间的沟道长度，提高了导电沟道的均一性，进一步提高了半导体结构的性能。通过侧向刻蚀形成去除剩余沟道牺牲层，形成第二凹槽及环绕沟道层的栅极层，使得栅极对准简单，进一步降低了制程工艺的难度。在一些实施例中，半导体结构包括但不限于垂直环栅晶体管、存储器件。
本公开还提供一种电子设备，包括上述的半导体结构。该电子设备可以包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或智能移动终端。本公开实施例对上述电子设备的具体形式不做特殊限制。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。以上所述实施例仅表达了本公开实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开实施例构思的前提下，还可以做出若干变形和改进，这些都属于本公开实施例的保护范围。
Claims (17)
1.一种半导体结构的制备方法，其特征在于，包括：
提供基底，所述基底上形成有第一叠层结构，所述第一叠层结构沿行方向延伸，且沿列方向间隔排布，所述第一叠层结构包括自下而上层叠的第一导电层、沟道牺牲层和第二导电层；
于所述第一叠层结构上形成第一掩膜层，所述第一掩膜层沿所述列方向延伸且沿所述行方向间隔排布；
以所述第一掩膜层为掩膜，于所述第一叠层结构中形成自所述第一叠层结构的上表面延伸至所述第一导电层上表面的第一牺牲层；
去除第一掩膜层，并于所述第一牺牲层上交替形成第二掩膜层； 以所述第二掩膜层为掩膜，去除暴露出的所述第一牺牲层；
侧向刻蚀去除部分所述沟道牺牲层，形成第一凹槽及沟道层；
去除所述第二掩膜层；
侧向刻蚀去除剩余所述沟道牺牲层，形成第二凹槽及环绕所述沟道层的栅极层，在所述行方向上，相邻所述栅极层之间隔离；
其中，在第一凹槽的底部形成沟道层。
2.根据权利要求1所述的制备方法，其特征在于，所述侧向刻蚀去除部分所述沟道牺牲层，形成第一凹槽及沟道层，包括：
侧向刻蚀去除部分所述沟道牺牲层以形成第一凹槽；
侧向刻蚀去除部分所述第二导电层，以形成与所述第一凹槽相连通的第一填充槽；
于所述第一凹槽的底部及所述第一填充槽中形成所述沟道层。
3.根据权利要求1所述的制备方法，其特征在于，所述侧向刻蚀去除部分所述沟道牺牲层，形成第一凹槽及沟道层之后，还包括：
对所述沟道层进行退火工艺。
4.根据权利要求1所述的制备方法，其特征在于，所述以所述第一掩膜层为掩膜，于所述第一叠层结构中形成自所述第一叠层结构的上表面延伸至所述第一导电层上表面的第一牺牲层，包括：
以所述第一掩膜层为掩膜，对所述第一叠层结构进行图形化处理，得到暴露出所述第一导电层上表面的第一沟槽，所述第一沟槽沿所述列方向延伸沿所述行方向间隔排布；
于所述第一沟槽中形成所述第一牺牲层。
5.根据权利要求1所述的制备方法，其特征在于，所述于所述第一叠层结构上形成第一掩膜层包括：
于所述第一叠层结构的上表面形成保护层和所述第一掩膜层，所述第一掩膜层位于所述保护层上；
其中，所述第二掩膜层沿所述行方向延伸至相邻两侧所述保护层的上表面。
6.根据权利要求1所述的制备方法，其特征在于，所述侧向刻蚀去除剩余所述沟道牺牲层，形成第二凹槽之前，还包括：
于所述第一叠层结构上形成第三掩膜层，所述第三掩膜层沿所述列方向延伸，且暴露出剩余所述第一牺牲层；
以所述第三掩膜层为掩膜，刻蚀去除剩余所述第一牺牲层；
去除所述第三掩膜层。
7.根据权利要求6所述的制备方法，其特征在于，所述于所述第一叠层结构上形成第三掩膜层之前，还包括：
于所述第二掩膜层暴露出的所述第一牺牲层的填充位置形成第一介质层，所述第三掩膜层延伸覆盖至所述第一介质层的顶表面；
所述形成环绕所述沟道层的栅极层之前，还包括：
于所述第二掩膜层覆盖的所述第一牺牲层的填充位置形成第二介质层。
8.根据权利要求7所述的制备方法，其特征在于，所述于所述第一叠层结构上形成第一掩膜层之前，还包括：
于所述基底上形成位于相邻所述第一叠层结构之间的第二叠层结构，所述第二叠层结构包括自下而上层叠的第三介质层和第二牺牲层，所述第三介质层的顶表面与所述第一导电层的顶表面相齐平，所述第三介质层的刻蚀速率小于所述第二牺牲层的刻蚀速率；所述形成环绕所述沟道层的栅极层之前，还包括：
至少去除所述第一凹槽和所述第二凹槽之间的部分所述第二牺牲层，以贯通所述第一凹槽和所述第二凹槽，形成环绕所述沟道层的第一环形槽；
其中，所述栅极层位于所述第一环形槽。
9.根据权利要求8所述的制备方法，其特征在于，所述至少去除所述第一凹槽和所述第二凹槽之间的部分所述第二牺牲层，包括：
同时去除相邻所述第一凹槽之间、相邻所述第二凹槽之间的所述第二牺牲层，以形成字线沟槽；
所述形成环绕所述沟道层的栅极层，包括：
形成位于所述字线沟槽中的字线结构，所述字线结构包括所述栅极层。
10.根据权利要求9所述的制备方法，其特征在于，所述形成环绕所述沟道层的栅极层之后，还包括：
去除所述第一介质层、所述第二介质层及所述第三介质层；
于所述基底上形成第一填充层，所述第一填充层的底部不低于所述栅极层的顶表面，以形成位于相邻所述字线结构、相邻位线结构之间的空隙，所述位线结构位于所述第一叠层结构底部。
11.根据权利要求1所述的制备方法，其特征在于，提供基底包括：
提供初始基底；
于所述初始基底表面形成第一叠层结构材料层，所述第一叠层结构材料层包括自下而上层叠的第一导电材料层、沟道牺牲材料层和第二导电材料层；
于所述第一叠层结构材料层中形成暴露出所述初始基底的第三沟槽，以得到所述第一叠层结构，所述第三沟槽位于相邻所述第一叠层结构之间；
于所述第三沟槽的侧壁形成第四介质层，并使所述第三沟槽延伸至所述初始基底中；
形成位于所述第一叠层结构底部的位线结构及位于相邻所述位线结构之间的第二填充层，所述第二填充层位于所述第三沟槽中，所述位线结构沿所述行方向延伸且沿所述列方向间隔排布。
12.根据权利要求11所述的制备方法，其特征在于，所述初始基底的上表层具有掺杂的硅材料层，所述第三沟槽贯穿所述硅材料层并延伸至所述初始基底中；所述形成位于所述第一叠层结构底部的位线结构及位于相邻所述位线结构之间的第二填充层，包括：
于所述第三沟槽的底部填充形成自下而上的所述第二填充层和金属材料层，所述第二填充层的顶表面低于所述硅材料层的顶表面；
采用退火工艺使所述金属材料层与所述硅材料层反应生成所述位线结构；
去除剩余所述金属材料层、位于沟道牺牲层侧壁和第二导电层侧壁的所述第四介质层。
13.一种半导体结构，其特征在于，采用权利要求1-12任一项所述的制备方法制成，包括：
基底；
第一导电层，位于所述基底上，沿行方向延伸，且沿列方向间隔排布；
沟道层，阵列排布于所述第一导电层的顶表面；
栅极层，位于所述第一导电层的顶表面，环绕所述沟道层，在所述行方向上，相邻所述栅极层之间隔离；
第二导电层，位于所述沟道层的顶表面上，阵列排布于所述沟道层上，且与所述沟道层相接触。
14.根据权利要求13所述的半导体结构，其特征在于，还包括：
字线结构，沿所述列方向延伸且沿所述行方向上间隔排布，环绕所述沟道层；
位线结构，位于所述基底与所述第一导电层之间，且与所述第一导电层电连接，沿所述行方向延伸且沿所述列方向间隔排布；
第二填充层，位于所述基底中，沿所述行方向延伸且沿所述列方向间隔排布，位于相邻所述位线结构之间。
15.根据权利要求14所述的半导体结构，其特征在于，还包括：
第一填充层，位于所述基底上，所述第一填充层的底部不低于所述栅极层的顶表面；
空隙，位于相邻所述位线结构之间及相邻所述字线结构之间。
16.根据权利要求13所述的半导体结构，其特征在于，还包括：
接触结构，位于所述第二导电层上，且与所述第二导电层电连接，在平行于所述基底的平面内阵列分布。
17.一种电子设备，其特征在于，包括权利要求13-16任一项所述的半导体结构。
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