CN109285838A - 半导体存储设备及其制造方法及包括存储设备的电子设备 - Google Patents

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Abstract

公开了一种半导体存储设备及其制造方法及包括该存储设备的电子设备。根据实施例，半导体存储设备可以包括：衬底；在衬底上按行和列排列的存储单元的阵列，各存储单元包括具有上、下源/漏区和沟道区的竖直柱状有源区以及绕沟道区外周形成的栅堆叠；在衬底上形成的分别位于相应存储单元列下方且与相应列中各存储单元下端的源/漏区电连接的多条位线；以及在衬底上形成的分别沿行的方向延伸且与相应存储单元行中各存储单元的栅堆叠电连接的多条字线，各条字线分别包括沿相应存储单元行中的存储单元的外周延伸的第一部分以及在各第一部分之间延伸的第二部分，其中，字线的第一部分与相应存储单元的至少上端源/漏区的至少部分侧壁实质上共形地延伸。

Description

半导体存储设备及其制造方法及包括存储设备的电子设备
技术领域
本公开涉及半导体领域，具体地，涉及基于竖直型器件的半导体存储设备及其制造方法以及包括这种半导体存储设备的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。纳米线(nanowire)或纳米板(nano sheet)竖直型环绕栅场效应晶体管(V-GAAFET，Vertical Gate-all-around Field Effect Transistor)是未来高性能和高密度集成器件的候选之一。
但是，对于竖直型器件，难以控制栅长，特别是对于单晶的沟道材料。另外，难以在竖直型晶体管下方建立埋入位线，也难以形成高密度的位线。而且，在存储器阵列中，字线和位线仍然占据了很大面积。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有改进特性的半导体存储设备及其制造方法以及包括这种半导体存储设备的电子设备。
根据本公开的一个方面，提供了一种半导体存储设备，包括：衬底；设置在衬底上的存储单元阵列，所述存储单元阵列中的存储单元按行和列排列，各存储单元包括竖直延伸的柱状有源区，柱状有源区包括分别位于上下两端的源/漏区以及位于源/漏区之间的沟道区，各存储单元还包括绕沟道区外周形成的栅堆叠；在衬底上形成的多条位线，各条位线分别位于相应存储单元列的下方，且与相应列中各存储单元下端的源/漏区电连接；以及在衬底上形成的多条字线，各条字线分别沿行的方向延伸且与相应存储单元行中各存储单元的栅堆叠中的栅导体电连接，其中，各条字线分别包括沿相应存储单元行中的存储单元的外周延伸的第一部分以及在各第一部分之间延伸的第二部分，其中，字线的第一部分与相应存储单元的至少上端源/漏区的至少部分侧壁实质上共形地延伸。
根据本公开的另一方面，提供了一种制造半导体存储设备的方法，包括：在衬底上设置牺牲层、第一源/漏层、沟道层、第二源/漏层和硬掩模层的叠层；对所述叠层进行构图以在第一源/漏层、沟道层和第二源/漏层中限定按行和列排列的多个柱状有源区；去除牺牲层，并通过由于牺牲层的去除而留下的空间来形成在相应有源区列下方延伸的多条位线；绕沟道层的外周形成栅堆叠；在衬底上形成电介质层以填充所述叠层中的空隙；在电介质层中形成多条字线，各条字线分别沿行的方向延伸且与相应存储单元行中各存储单元的栅堆叠中的栅导体电连接，其中，各条字线分别包括沿相应存储单元行中的存储单元的外周延伸的第一部分以及在各第一部分之间延伸的第二部分，其中，字线的第一部分与相应存储单元的至少上端源/漏区的部分侧壁实质上共形地延伸。
根据本公开的另一方面，提供了一种电子设备，包括上述半导体存储设备。
根据本公开实施例的半导体存储设备基于竖直型器件如V-GAAFET。有源区特别是其中的沟道区可以包括单晶半导体材料，可以具有高载流子迁移率和低泄漏电流，从而改善了器件性能。字线可以与存储单元行共形的方式形成在存储单元行之间，这可以节省面积。另外，可以在有源区下方形成埋入位线。这种埋入位线构造有利于竖直型器件的集成，并可以节省面积。
根据本公开的实施例，埋入位线以及字线中至少之一可以按自对准的方式形成。这可以利于制造，并有助于节省面积。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至23(b)示出了根据本公开实施例的制造半导体存储设备的流程的示意图；
图24和25示出了根据本公开另一实施例的位线配置的示意图；
图26示出了根据本公开另一实施例的桥接部分配置的示意图；
图27示出了根据本公开实施例的字线接触部布置的示意图；
图28示出了根据本公开另一实施例的字线接触部布置的示意图；
图29(a)至34示出了根据本公开另一实施例的制造半导体存储设备的流程中部分阶段的示意图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的半导体存储设备基于竖直型器件。竖直型器件可以包括竖直延伸的柱状(例如，圆柱状或六面体状，即截面呈圆形或四边形如方形或矩形)有源区。在有源区的直径或边长较小时，这种竖直型器件可以构成纳米V-GAAFET。有源区可以包括分别位于上下两端的源/漏区以及位于源/漏区之间的沟道区。
根据本公开的实施例，可以通过外延生长来设置有源区。有利地，可以通过不同的半导体层来分别设置源/漏区和沟道区。例如，可以分别生长第一源/漏层、沟道层和第二源/漏层，以在其中分别形成下端源/漏区、沟道区和上端源/漏区。各层之间可以彼此邻接，当然中间也可能存在其他半导体层，例如泄漏抑制层或开态电流增强层(带隙比相邻层大或小的半导体层)。由于分别外延生长，至少一对相邻层之间可以具有清晰的晶体界面。另外，可以对各层进行分别掺杂，从而至少一对相邻层之间可以具有掺杂浓度界面。
根据本公开的实施例，沟道层或沟道区可以包括单晶半导体材料，以改善器件性能。当然，源/漏层或源/漏区也可以包括单晶半导体材料。于是，整个有源区都可以由单晶半导体材料构成。沟道层或沟道区的单晶半导体材料与源/漏层或源/漏区的单晶半导体材料可以是共晶体。沟道层或沟道区单晶半导体材料的电子或空穴迁移率可以大于第一、第二源/漏层或源/漏区的电子或空穴迁移率。另外，第一、第二源/漏层或源/漏区的禁带宽度可以大于沟道层或沟道区单晶半导体材料的禁带宽度。
根据本公开的实施例，沟道层或沟道区单晶半导体材料与第一、第二源/漏层或源/漏区可以具有相同的晶体结构。在这种情况下，第一、第二源/漏层或源/漏区在没有应变的情况下的晶格常数可以大于沟道层或沟道区单晶半导体材料在没有应变的情况下的晶格常数。于是，沟道层或沟道区单晶半导体材料的载流子迁移率可以大于其在没有应变的情况下的载流子迁移率，或沟道层或沟道区单晶半导体材料的较轻载流子的有效质量可以小于其在没有应变的情况下的较轻载流子的有效质量，或沟道层或沟道区单晶半导体材料的较轻载流子的浓度可以大于其在没有应变的情况下的较轻载流子的浓度。备选地，第一、第二源/漏层或源/漏区在没有应变的情况下的晶格常数可以小于沟道层或沟道区单晶半导体材料在没有应变的情况下的晶格常数。于是，沟道层或沟道区单晶半导体材料的电子迁移率大于其在没有应变的情况下的电子迁移率，或沟道层或沟道区单晶半导体材料的电子的有效质量小于其在没有应变的情况下的电子的有效质量，例如当沟道层单晶半导体材料的<110>方向与源漏之间的电流密度矢量平行时。
竖直型器件还可以包括绕有源区特别是沟道区外周形成的栅堆叠。通过以自对准的方式来形成栅堆叠，栅长可以由沟道区自身的厚度来确定，而不是如常规技术中那样依赖于耗时刻蚀来确定。如上所述，形成有沟道区的沟道层可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。栅堆叠可以与沟道层(沟道区)实质上共面。这样，可以减少或甚至避免栅堆叠与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。根据本公开的实施例，沟道层可以包括与第一、第二源/漏层不同的半导体材料，而第一源/漏层和第二源/漏层可以包括相同的半导体材料。
根据本公开的实施例，竖直型器件可以是常规场效应晶体管(FET)。在常规FET的情况下，源/漏区可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，这种半导体器件可以是隧穿FET。在隧穿FET的情况下，沟道区两侧的源/漏区可以具有不同导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET和隧穿FET中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规FET和随穿FET，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿FET中并不存在通常意义上的“沟道”。
这种竖直型器件可以充当储存单元中的开关器件，且存储单元还可以包括与之相连的存储元件(例如，电容器)(例如，可以构成1T1C配置)。备选地，存储单元可以完全基于竖直型器件，例如，栅堆叠可以包括存储配置，如浮栅构造或电荷俘获层(Charge TrappingLayer)或铁电材料(Ferro-electric material)等。本领域技术人员可以设想其他配置的存储单元。存储单元可以按行和列排列成阵列。对于基于竖直型器件的存储单元，非常易于三维(3D)集成。具体地，可以叠置多层存储单元的平面阵列，从而形成存储单元的3D阵列。这种存储单元可以构成动态随机存取存储器(DRAM)。
根据本公开的实施例，位线可以埋入在有源区下方，更具体地，在下端源/漏区下方。例如，各条位线可以分别沿着相应存储单元列的方向延伸，对准相应存储单元列中各存储单元的下端源/漏区。这种配置有利于位线与存储单元下端源/漏区的电连接。例如，存储单元的有源区可以直接叠置于相应的位线上，从而下端源/漏区与位线直接接触并因此电连接。这种埋入位线的配置有利于存储单元的集成。
根据本公开的实施例，位线可以至少部分地基于自对准技术来形成。例如，同一存储单元列中的各存储单元的下端源/漏区的下部可以一体延伸，通过其表面部分与金属元素发生反应生成的金属半导体化合物来形成位线。由于位线对准于存储单元的下方，不会占用额外面积。
根据本公开的实施例，字线也可以按自对准的方式形成。更具体地，字线可以沿存储单元行的方向延伸。字线可以包括沿相应存储单元行中的存储单元的外周延伸的第一部分以及在各第一部分之间延伸的第二部分。第一部分可以与相应存储单元的至少上端源/漏区的至少部分侧壁实质上共形地延伸。由于这种共形方式，字线可以更好地对准于相应的存储单元行。于是，字线可以不占用额外面积。栅堆叠特别是其中的栅导体可以包括向相应字线延伸的延伸部分，字线可以向下延伸至接触栅堆叠特别是其中的栅导体，从而与栅导体电连接。
根据本公开的实施例，这种共形的字线例如是沿着相应存储单元行中的存储单元来形成的。为了有效的电隔离，还可以在各条字线与相应存储单元行中的存储单元之间设置隔离层。各条字线可以至少部分地与相应的隔离层共形地延伸。作为共形的有利实现方式，字线、隔离层中至少之一可以是侧墙形式的。各条字线的第一部分可以围绕相应存储单元的至少上端源/漏区的部分侧壁实质上共形地延伸。特别是，在存储单元列列之间的间距小于存储单元行之间的间距的情况下，各字线甚至可以完全环绕相应存储单元的至少上端源/漏区的侧壁。
每一存储单元行可以有至少一条相应的字线。例如，每一存储单元行可以具有在其一侧形成的一条相应字线，或者可以具有在其相对两侧形成的两条(并联)字线。由于共形的原因，存储单元行之间的字线可以成对出现。例如，在至少一对相邻的存储单元行之间，可以存在分别与这一对中的两行存储单元相对应的两条字线。当然，在某些相邻存储单元行之间，可以不存在字线。例如，在存储单元行仅具有在其一侧的一条字线时，则在其另一侧可以不存在字线。
这种半导体存储设备例如可以如下制造。与常规技术中不同，并不先在衬底上形成位线层，因为在导电材料(例如，金属)的位线层上难以获得单晶材料的沟道区或沟道层。为此，根据本公开的实施例，可以在衬底上设置牺牲层、第一源/漏层、沟道层、第二源/漏层和硬掩模层的叠层。在此，设置硬掩模层主要是为了构图的方便。例如，可以通过外延生长来设置该叠层。于是，可以形成单晶的沟道层(当然也可以形成单晶的源/漏层)。
可以在该叠层中特别是第一源/漏层、沟道层和第二源/漏层中限定有源区。例如，可以将硬掩模层、第二源漏层、沟道层和第一源/漏层依次选择性刻蚀为所需的形状。通常，有源区可以呈柱状(例如，圆柱状或六面体状)。为形成存储单元阵列，可以限定按行和列排列的柱状有源区的阵列。
在有源区之间，可以露出下方的牺牲层。可以去除牺牲层，以通过由于牺牲层的去除而留下的空间来形成在相应有源区列下方延伸的位线。例如，可以去除牺牲层，并在由于牺牲层的去除而留下的空间中填充导电材料，并将导电材料构图为多条位线。这样，可以形成埋入式位线。
根据本公开的实施例，可以通过有源区，特别是处于下方的第一源/漏层中的半导体元素与金属元素发生反应来生成导电的金属半导体化合物，由此形成位线。为确保位线在各有源区列下方连续延伸，在对第一源/漏层进行构图时，可以将其构图为分别与各有源区列相对应的连续延伸的多个条形。
在这种情况下，对于第一源/漏层而言，一方面，其需要形成各存储单元的下端源/漏区，另一方面，其需要形成与各列相对应的连续条形。因此，对于第一源/漏层的构图可以在不同步骤中进行。例如，可以利用限定阵列的掩模来对第一源/漏层的上部进行构图，另外可以利用限定位线的掩模来对第一源/漏层的下部进行构图。
对第一源/漏层的下部进行的构图可以按自对准的方式进行。这种情况下，可以在叠层上形成掩模层，掩模层包括多个沿列的方向延伸的开口，各开口露出各有源区列之间的位置，且露出相邻有源区列中的有源区上硬掩模层彼此相对的部分侧壁。由于硬掩模层部分侧壁的露出，在对第一源/漏层进行选择性刻蚀时，硬掩模层的这部分露出侧壁可以与掩模层一起，限定第一源/漏层中切口的形状。相应地，由切口限定的位线边界可以由硬掩模层的侧壁来限定。而硬掩模层与之下的有源区是自对准的，因此位线也可以自对准于有源区列下方。例如，掩模层可以包括分别在各有源区列上方延伸的条状图案，各条状图案在相对两侧分别露出相应列中有源区上的硬掩模层的部分侧壁。
在对第一源/漏层进行构图时，可以利用相同的掩模层来切断牺牲层，以在牺牲层中形成切口。随后可以通过这些切口来对牺牲层进行处理以便去除牺牲层。
由于去除牺牲层会导致第一源/漏层的底部悬空，可以设置保持层来保持第一源/漏层、沟道层和第二源/漏层，以防止它们在制造过程中坍塌。为此，可以以每两列相邻的有源区列为一个组，在各组中两有源区列之间的位置处形成保持层(电介质材料)。另外，在各组之间，可以不形成保持层，以露出牺牲层，以便对牺牲层进行处理。于是，可以经由牺牲层的露出部分，对牺牲层进行选择性刻蚀，以去除牺牲层。通过由于牺牲层的去除而留下的空间，可以形成沿有源区列的方向延伸的位线。
在形成位线之后，可以绕沟道层的外周形成栅堆叠。例如，可以使沟道层的外周相对于硬掩模层的外周向内凹入，以便限定容纳栅堆叠的空间。例如，这可以通过选择性刻蚀来实现。这种情况下，栅堆叠可以嵌入该凹入中，并可以包括从凹入向外延伸的部分，以便实现与字线的电连接。字线可以在各有源区行之间形成，分别与相应行中各存储单元的栅堆叠电连接。
在通过第一源/漏层与金属元素发生来形成位线的情况下，为避免沟道层中的半导体元素也与金属元素发生反应，可以先绕沟道层形成牺牲栅。同样地，可以通过选择性刻蚀沟道层，使沟道层的侧壁相对于硬掩模层的侧壁向内凹入，以便限定容纳牺牲栅的空间。在该空间中可以形成牺牲栅。牺牲栅可以避免沟道层与金属元素相接触而发生反应。随后通过替代栅技术，将牺牲栅替换为栅堆叠。
类似地，也可以绕第一源/漏层的上部(被构图为与各存储单元相对应)和第二源/漏层的侧壁形成保护层。例如，可以通过选择性刻蚀，使它们的侧壁相对于硬掩模层的侧壁向内凹入，以便限定容纳保护层的空间。在该空间中可以形成保护层。保护层可以避免第一源/漏层的上部、第二源/漏层与金属元素相接触而发生反应。
根据本公开的实施例，为了更容易地限定栅堆叠的延伸部分，在对叠层进行构图时，还可以在至少一对相邻的有源区行之间形成沿列的方向在相对的有源区之间延伸的桥接部分。
在存在桥接部分的情况下，在如上所述使沟道层相对凹入时，选择性刻蚀的量可以使得沟道层的桥接部分被去除，于是各存储单元的沟道层被分离。另外，在形成牺牲栅时，由于上下两侧源/漏层的存在，牺牲栅仍然可以存在桥接部分，这限定了栅堆叠的延伸部分。
类似地，在如上所述使源/漏层相对凹入时，选择性刻蚀的量可以使得源/漏层的桥接部分被去除，于是各存储单元的源/漏层被分离(尤其是第二源/漏层，相同列的第一源/漏层可以连接在一起)。
根据本公开的实施例，字线可以共形方式来形成。例如，可以在衬底上形成电介质层以填充所述叠层中的空隙，并在电介质层中形成多条字线，各条字线分别沿行的方向延伸且与相应存储单元行中各存储单元的栅堆叠中的栅导体电连接。各条字线分别包括沿相应存储单元行中的存储单元的外周延伸的第一部分以及在各第一部分之间延伸的第二部分。字线的第一部分与相应存储单元的至少上端源/漏区的部分侧壁实质上共形地延伸
例如，这种字线可以如下形成。可以在电介质层中在有源区行之间形成沿行方向延伸的沟槽。沟槽的侧壁可以包括在相应行的有源区之间延伸且由电介质层限定的第一部分以及绕相应行中有源区外周、至少与第二源/漏层的部分侧壁实质上共形延伸的第二部分。相应行中的栅堆叠(例如，其延伸部分)可以在沟槽中露出，以便随后与在沟槽中形成的字线电连接。可以在沟槽中以与沟槽的侧壁共形的方式形成字线。
沟槽的形成可以按自对准的方式进行。这种情况下，可以在电介质层上形成掩模层，掩模层包括多个沿行的方向延伸的开口，各开口露出相邻有源区行之间的位置，且可以露出相邻有源区行中的有源区上硬掩模层彼此相对的部分侧壁。由于硬掩模层部分侧壁的露出，在对电介质层层进行刻蚀时，硬掩模层的这部分露出侧壁可以与掩模层一起，限定电介质层中沟槽的形状。相应地，沟槽的侧壁的第二部分可以由硬掩模层的侧壁来限定。而硬掩模层与之下的有源区是自对准的，因此沟槽的侧壁也可以至少与第二源/漏层的侧壁实质上共形延伸。
在沟槽的侧壁上，可以共形的方式来形成字线。例如，字线可以按侧墙形式形成。为了电隔离，还可以先在沟槽的侧壁上形成隔离层。隔离层也可以按侧墙形式形成。可以字线为掩模，对栅堆叠特别是其中的栅导体进行刻蚀，以使不同存储单元之间的栅导体断开。
根据本公开的实施例，在存储单元列之间的间距小于存储单元行之间的间距的情况下，字线可以如下形成。可以对电介质层进行回蚀，使其顶面处于栅堆叠的底面以下从而至少露出栅堆叠的顶面。然后，可以以导电侧墙的形式在电介质层的顶面上方的竖直侧壁上形成字线，其中在列方向上相邻的存储单元之间导电侧壁彼此聚合。
在另外形成存储元件如电容器的情况下，可以形成电介质层以覆盖所述叠层和字线，并在电介质层中形成分别与各有源区中的第二源/漏层电连接的存储元件。存储元件与第二源/漏层之间的电连接可以通过将硬掩模层替换为导电插塞来形成。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1至23(b)示出了根据本公开实施例的制造半导体存储设备的流程的示意图。
在以下的描述中，对各层的材料进行了例示。选择不同材料的主要目的在于提供所需的刻蚀选择性。以下的描述“(相对于A)选择性刻蚀B”表示所使用的刻蚀配方可以主要对B起作用，而基本不影响或者较少影响A或者在刻蚀B时暴露于刻蚀配方的其他材料层(在没有明确提及A或者只提及部分这种材料层的情况下)。本领域技术人员根据这些描述，将明了如何选择各层的材料，而不是局限于在此所例示的材料。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001上，可以通过例如外延生长，依次形成牺牲层1003、第一源/漏层1005、沟道层1007和第二源/漏层1009。为了以下刻蚀的方便，相邻层之间可以具有刻蚀选择性，例如相邻层可以具有不同的半导体材料。例如，牺牲层1003可以包括SiGe(Ge的原子百分比为约10-35％)，厚度为约10-40nm；第一源/漏层1005可以包括Si，厚度为约50-200nm；沟道层1007可以包括SiGe(Ge的原子百分比为约10-35％)，厚度为约10-50nm；第二源/漏层1009可以包括Si，厚度为约20-100nm。沟道层1007的厚度随后将限定栅长。在此，第一源/漏层1005的厚度相对较厚，这是因为如下所述在本实施例中将通过硅化反应来形成位线。
在外延生长第一源/漏层1005和第二源/漏层1009时，可以对它们进行原位掺杂。例如，对于n型器件，可以对第一源/漏层1005和第二源/漏层1009进行n型掺杂，掺杂浓度可以为约1E17-1E20cm-3；对于p型器件，可以对第一源/漏层1005和第二源/漏层1009进行p型掺杂，掺杂浓度可以为约1E17-1E20cm-3另外，还可以对沟道层1007进行原位掺杂，以调节器件的阈值电压(Vt)。例如，对于n型器件，可以对沟道层1007进行p型掺杂，掺杂浓度可以为约1E15-1E19cm-3；对于p型器件，可以对沟道层1007进行n型掺杂，掺杂浓度可以为约1E15-1E19cm-3。
另外，对于无结器件，可以对第一源/漏层1005、沟道层1007和第二源/漏层1009进行相同类型的掺杂。对于隧穿器件，可以对第一源/漏层1005和第二源/漏层1009进行不同类型的掺杂。例如，可以对第一源/漏层1005进行p型掺杂，并对第二源/漏层1009进行n型掺杂；反之亦然。
在上述半导体层的叠层上方，可以设置硬掩模层1011。该硬掩模层1011可以在随后起到限定有源区形状、(刻蚀或平坦化处理)停止层、保护下方半导体层等作用。例如，硬掩模层1011可以包括氮化物(例如，氮化硅)，厚度为约20-150nm。
接下来，可以限定有源区。在此，为了形成存储单元阵列，可以形成有源区阵列。根据本公开的实施例，可以采用图案转移技术。在此，利用侧墙(spacer)图案，来进行转移。通过这种图案转移技术，可以减轻光刻的限制，加强图案的尺寸控制。例如，这可以如下进行。
如图2(a)和2(b)(其中，图2(a)是截面图，图2(b)是俯视图，且其中AA′线示出了图2(a)的截面图所截取的位置)所示，为形成侧墙图案，可以在图1所示的叠层上形成(例如，淀积)一牺牲层1015，并将其构图(例如，反应离子刻蚀(RIE))为具有沿第一方向(例如，存储单元阵列中列的方向，例如图2(a)中垂直于纸面的方向，或者图2(b)中的竖直方向)延伸的竖直侧壁，以提供形成侧墙所需的竖直表面。为提供合适的刻蚀选择性，牺牲层1015可以包括非晶硅。另外，为了刻蚀停止等目的，在形成牺牲层1015之前，可以形成(例如，淀积)一刻蚀停止层1013，例如厚度为约1-10nm的氧化物(例如，氧化硅)。
在牺牲层1015的竖直侧壁上，可以通过侧墙形成技术，来形成第一侧墙1017。例如，第一侧墙1017可以包括SiC，厚度为约3-20nm。这可以通过以大致共形的方式在形成有牺牲层1015的叠层上淀积厚度为约3-20nm的SiC层，随后可以沿大致垂直于衬底表面的方向对SiC层进行选择性刻蚀如RIE，以去除其横向延伸部分而留下其竖直延伸部分来形成。对SiC层的RIE可以停止于刻蚀停止层1013。
如图2(b)的俯视图所示，如此形成的第一侧墙1017沿着第一方向延伸。
之后，如图3(a)和3(b)(其中，图3(a)是截面图，图3(b)是俯视图，且其中AA′线示出了图3(a)的截面图所截取的位置)所示，可以相对于刻蚀停止层1013(在此，氧化物)、第一侧墙1017(在此，SiC)，通过选择性刻蚀(例如，利用TMAH溶液的湿法腐蚀)，去除牺牲层1015(在此，非晶硅)。这样，在叠层结构上留下了沿第一方向延伸的第一侧墙1017。然后，同样地利用侧墙形成技术，在第一侧墙1017的相对竖直侧壁上形成第二侧墙1019。例如，第二侧墙1019可以包括氧化物，厚度为约3-30nm。在形成侧墙时，对氧化物的刻蚀可以停止于硬掩模层1011。
如图3(b)的俯视图所示，如此形成的第二侧墙1019贴在第一侧墙1017两侧沿着第一方向延伸。第一侧墙1017和第二侧墙1019一起限定了存储单元列的位置。
接下来，可以类似地通过侧墙来限定存储单元行的位置。
如图4(a)、4(b)、4(c)和4(d)(其中，图4(a)、4(b)、4(c)是截面图，图4(d)是俯视图，且其中AA′线示出了图4(a)的截面图所截取的位置，BB′线示出了图4(b)的截面图所截取的位置，CC′线示出了图4(c)的截面图所截取的位置)所示，可以在图3(a)和3(b)所示的结构上形成(例如，淀积)另一牺牲层1021，并将其构图(例如，RIE)为具有沿与第一方向交叉(例如，垂直)的第二方向(例如，存储单元阵列中行的方向，例如，图4(a)、4(b)、4(d)中的水平方向，或者图4(c)中垂直于纸面的方向)延伸的竖直侧壁。这两个侧壁之间的间距可为约20-100nm。在对牺牲层1021进行构图之前，可以对其进行平坦化处理例如化学机械抛光(CMP)。为提供合适的刻蚀选择性，牺牲层1021可以包括多晶SiGe。类似地，为了刻蚀停止等目的，在形成牺牲层1021之前，可以形成一刻蚀停止层(例如，氧化物，在此未示出)。
在牺牲层1021的侧壁上，可以通过侧墙形成技术，来形成第三侧墙1023。例如，第三侧墙1023可以包括多晶硅，厚度为约10-30nm。
由于相对于下方的硬掩模层1011(在此，氮化物)、第一侧墙1017(在此，SiC)和第二侧墙1019(在此，氧化物)具备刻蚀选择性，对于牺牲层1021(在此，多晶SiGe)、第三侧墙1023(在此，多晶硅)的选择性刻蚀是可行的。
如图4(d)的俯视图所示，如此形成的第三侧墙1023沿着第二方向延伸，并限定了存储单元行的位置。在行(第三侧墙1023)与列(第一侧墙1017、第二侧墙1019)相交之处，限定了存储单元(或其有源区)。另外，牺牲层1021与第一侧墙1017相交之处可以限定桥接部分。这将在以下进一步详细说明。
如图5(a)和5(b)(其中，图5(a)是俯视图，图5(b)是沿图5(a)中CC′线的截面图)所示，可以利用牺牲层1021(在此，多晶SiGe)和第三侧墙1023(在此，多晶硅)为掩模，相对于第二侧墙1019、刻蚀停止层1013(在此，均为氧化物)以及硬掩模层1011(在此，为氮化物)，对第一侧墙1017(在此，SiC)进行选择性刻蚀如RIE。
如图6(a)、6(b)和6(c)(其中，图6(a)是俯视图，图6(b)是沿图6(a)中BB′线的截面图，图6(c)是沿图6(a)中CC′线的截面图)所示，可以相对于第三侧墙1023(在此，多晶硅)(以及氧化物的刻蚀停止层1013、第二侧墙1019，氮化物的硬掩模层1011，SiC的第一侧墙1017)，通过选择性刻蚀去除牺牲层1021(在此，多晶SiGe)。接着，利用第三侧墙1023(在此，多晶硅)作为掩模，相对于第一侧墙1017(在此，SiC)和硬掩模层1011(在此，氮化物)，对第二侧墙1019(在此，氧化物)进行选择性刻蚀如RIE。在该示例中，刻蚀停止层1013与第二侧墙1019均为氧化物，因此在对第二侧墙1019进行RIE时，刻蚀停止层1013也被刻蚀。
随后，如图7(a)的俯视图所示，可以相对于第一侧墙1017(在此，SiC)、第二侧墙1019(在此，氧化物)以及硬掩模层1011(在此，氮化物)，通过选择性刻蚀，去除第三侧墙1023(在此，多晶硅)。
通过这种处理，第二侧墙1019仅留在行与列交叉之处。另外，第一侧墙1017还在相邻两行之间延伸，这将在随后限定桥接部分。如图7(a)中的虚线圈所示，在行与列交叉之处，第一侧墙1017和第二侧墙1019一起限定了存储单元(或其有源区)的位置。另外，在相邻两行之间，第一侧墙1017限定了沿第一方向(例如，存储单元阵列中列的方向)延伸的桥接部分。
在图7(a)的示例中，所限定的存储单元大致呈方形，这种情况下随后可以形成纳米线器件。根据另一示例，如图7(b)所示，所限定的存储单元大致呈矩形，这种情况下随后可以形成纳米片器件。可以通过调节第一至第三侧墙的尺寸来调节所限定的形状。
在以上示例中，图示了两行、两列的情况，但是本公开不限于此。根据本公开的实施例，可以包括更多的行或者更多的列。这可以通过增加侧墙的数量来实现。
另外，桥接部分主要是为了限定栅堆叠的延伸部分。在以上示例中，以每两行为一组，该组中彼此相对的存储单元之间存在桥接部分；而在组之间，可以不存在桥接部分。即，桥接部分在列方向上是不连续的：在列方向上，一个存储单元与一侧的相邻存储单元之间存在桥接部分，而与相反一侧的相邻存储单元之间不存在桥接部分。在这种情况下，如下所述，将针对每一行形成一条字线。
备选地，桥接部分可以在列方向上是连续的(这例如可以通过省略以上结合图5(a)和5(b)描述的对第一侧墙1017进行选择性刻蚀的操作来实现)。这种情况下，将可以针对每一行在相对两侧分别形成字线，以降低接触电阻。
另外，甚至可以不形成桥接部分。这种情况下，在形成栅堆叠时，可以通过光刻技术来限定栅堆叠的延伸部分。
可以根据需要，为不同的存储单元行采取不同的字线形成策略。
另外，尽管在此使用了图案转移技术来限定存储单元或其有源区，但是本公开不限于此。例如，可以利用掩模如光刻胶来限定图案。当然，这种情况下，图案不限于由侧墙所限定的方形或矩形，而可以是其他形状，例如圆形或多边形等。
随后，可以将如上所述形成的图案转移到下方的层中。
如图8(a)、8(b)、8(c)和8(d)(其中，图8(a)、8(b)、8(c)是截面图，图8(d)是俯视图，且其中AA′线示出了图8(a)的截面图所截取的位置，BB′线示出了图8(b)的截面图所截取的位置，CC′线示出了图8(c)的截面图所截取的位置)所示，可以利用第一侧墙1017(在此，SiC)和第二侧墙1019(在此，氧化物)为掩模，依次对硬掩模层1011(在此，氮化物)、第二源/漏层1009(在此，Si)、沟道层1007(在此，SiGe)和第一源/漏层1005(在此，Si)进行选择性刻蚀如RIE。在此，对第一源/漏层1005的RIE并没有进行到第一源/漏层1005的底面处，而是停止于其中。于是，第一源/漏层1005的下部仍然在衬底1001上保持一体延伸。
于是，刻蚀后的第二源/漏层1009、沟道层1007和第一源/漏层1005(其上部)形成柱状(在本示例中，方柱状)有源区。这些有源区在俯视图中按图7(a)或7(b)所示的阵列排列，并且可以存在桥接部分(随后将被去除)。RIE例如可以按大致垂直于衬底表面的方向进行，从而这些柱状有源区也大致垂直于衬底表面。
根据本公开的实施例，为了分离各有源区，如图9(a)、9(b)和9(c)(分别是沿AA′线、BB′线和CC′线的截面图)所示，可以相对于第一源/漏层1005和第二源/漏层1009(在此，均为Si)，选择性刻蚀特别是各向同性刻蚀沟道层1007(在此，SiGe)。可以控制刻蚀的量，使得在桥接部分处，沟道层1007可以被去除。于是，沟道层1007被分离为各个存储单元处的部分，这些部分可以形成纳米线。为了便于控制刻蚀的量，可以使用原子层刻蚀(ALE)或数字化刻蚀。
另外，对沟道层1007的选择性刻蚀使沟道层1007的侧壁相对于第一源/漏层1005(其上部)和第二源/漏层109的侧壁，或者说相对于硬掩模层1011的侧壁凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)。由于沟道层1007的相对凹入，留下了自对准于沟道层1007的空间，随后可以在该空间中形成栅堆叠，且由此形成的栅堆叠可以自对准于沟道层1007。可以利用牺牲栅1025来占据该空间，以防止随后的处理对沟道层1007以及该空间造成影响。为了提供所需的刻蚀选择性，牺牲栅1025可以包括例如氮氧化物(例如，氮氧化硅)。例如，可以通过沉积氮氧化物，并进行回蚀来在该空间中填充牺牲栅1025。可选地，在淀积氮氧化物之前，还可以形成氧化物的薄刻蚀停止层(未示出)。
如图9(a)、9(b)和9(c)所示，牺牲栅1025不仅包括环绕沟道层1007的部分，还包括沿第二方向延伸的桥接部分。
同样地，可以分离第一源/漏层1005和第二源/漏层1009。如图10(a)、10(b)和10(c)(分别是沿AA′线、BB′线和CC′线的截面图)所示，可以相对于沟道层1007(在此，SiGe)，选择性刻蚀特别是各向同性刻蚀第一源/漏层1005和第二源/漏层1009(在此，均为Si)。可以控制刻蚀的量，使得在桥接部分处，第一源/漏层1005和第二源/漏层1009可以被去除。于是，第一源/漏层1005和第二源/漏层1009被分离为各个存储单元处的部分，这些部分可以形成纳米线。为了便于控制刻蚀的量，可以使用原子层刻蚀(ALE)或数字化刻蚀。
在此，示出了刻蚀后第一源/漏层1005和第二源/漏层1009仍然粗于沟道层1007的示例，但是本公开不限于此。例如，刻蚀后第一源/漏层1005和第二源/漏层1009可以与沟道层1007的尺寸大致相同，或者细于沟道层1007。
为了保持栅堆叠的空间以及保护源/漏层等目的，在第一源/漏层1005和第二源/漏层1009由于选择性刻蚀而相对于硬掩模层1011凹入的空间中，可以填充保护层1027。这种填充可以通过淀积然后回蚀来进行。为提供所需的刻蚀选择性，保护层1027例如可以包括低k碳化硅。在这种情况下，SiC的第一侧墙1017可以在回蚀过程中被去除。
同样地，如图10(a)、10(b)和10(c)所示，保护层1027不仅包括环绕源/漏层的部分，还包括沿第二方向延伸的桥接部分。
通过上述处理，作为有源区的沟道层和源/漏层基本上已经被分离为与各个存储单元相对应的分离柱状部，但第一源/漏层1005的下部仍然保持一体延伸。如上所述，在本实施例中，利用第一源/漏层1005进行硅化处理，来形成位线。为此，可以将第一源/漏层1005(特别是其下部)构图为在各存储单元列下方延伸的条状。
如图11(a)、11(b)和11(c)(其中，图11(a)、11(b)是截面图，图11(c)是俯视图，且其中AA′线示出了图11(a)的截面图所截取的位置，BB′线示出了图11(b)的截面图所截取的位置)所示，可以在图10(a)、10(b)和10(c)所示的结构上形成掩模层如光刻胶1029，并将其构图(例如通过光刻)为沿第一方向或者说列方向延伸的条状。这些条状的光刻胶分别在各存储单元列上方延伸。另外，出于自对准的目的，各条状的光刻胶可以露出相应列中硬掩模层1011的部分侧壁。于是，在随后的构图或刻蚀过程中，硬掩模层1011可以与光刻胶1029一起起到掩模的作用。
在此，为了降低位线的电阻，位线可以形成得相对较粗。于是，在桥接部分处，光刻胶1029可以粗于桥接部分。
之后，可以光刻胶1029和硬掩模层1011(包括其顶部的第二侧墙1019)为掩模，对第一源/漏层1005进行选择性刻蚀如RIE(例如，沿大致垂直于衬底表面的方向进行)。这样，就将第一源/漏层1005分离为沿列方向延伸的条状部分，这些条状部分分别处于各存储单元列下方。由于硬掩模层1011的限定作用，在各存储单元位置处，这些条状部分(以及随后由此形成的位线)可以自对准于存储单元下方。
另外，为便于对第一源/漏层1005进行硅化处理，可以去除牺牲层1003。为此，可以打开通向牺牲层1003的通道。例如，可以光刻胶1029和硬掩模层1011(包括其顶部的第二侧墙1019)为掩模，继续对牺牲层1003进行选择性刻蚀如RIE(例如，沿大致垂直于衬底表面的方向进行)。RIE可以进行到衬底1001中。于是，牺牲层1003中形成了一系列开口，随后可以通过这些开口来去除牺牲层1003。之后，可以去除光刻胶1029。
为在去除牺牲层1003时保持有源区阵列(以防止坍塌)，可以设置保持层。相邻的两列之间可以共享相同的保持层。于是，可以每两相邻列为一组。可以在各组中两列之间形成保持层，从而保持层可以保持这两列。而在两组之间，可以不形成保持层，以露出牺牲层。
为此，如图12(a)和12(b)(分别是沿AA′线和BB′线的截面图)所示，可以在图11(a)、11(b)和11(c)所示的结构(去除光刻胶1029)中的空隙中填充保持层材料1031。例如，可以通过淀积电介质如氧化物，并对淀积的氧化物进行平坦化处理如CMP(可以停止于硬掩模层1011)，来填充保持层材料1031。由于平坦化处理，硬掩模层1011上方残留的刻蚀停止层1013和第二侧墙1019可以被去除。
如此填充的保持层材料1031形成在每一存储单元列之间延伸的条状。在这些条状部分中，可以每隔一个去除一个条状部分，以形成保持层。
如图13(a)、13(b)和13(c)(其中，图13(a)、13(b)是截面图，图13(c)是俯视图，且其中AA′线示出了图13(a)的截面图所截取的位置，BB′线示出了图13(b)的截面图所截取的位置)所示，可以在图12(a)和12(b)所示的结构上形成光刻胶1033，并将其构图(例如通过光刻)为沿第一方向或者说列方向延伸的条状。这些条状的光刻胶遮蔽各组中两列之间的位置，例如组1中两列之间的位置M1以及组2中两列之间的位置M2，而露出各组之间的位置，例如组1与组2之间的位置M3。另外，在各组之间的位置M3处，可以使得硬掩模层1011在该位置处的侧壁至少部分地甚至全部露出，以便可以暴露牺牲层。
之后，如图14(a)、14(b)和14(c)(分别是沿AA′线、BB′线和CC′线的截面图)所示，可以光刻胶1033和硬掩模层1011为掩模，对保持层材料1031进行选择性刻蚀如RIE(例如，沿大致垂直于衬底表面的方向进行)。于是，留下的保持层材料构成了保持层1031′。可以看到，保持层1031′连接到各有源区，且连接到衬底1001，于是可以在后继过程中保持有源区，以避免其坍塌。
通过各组之间的空隙，可以相对于衬底1001和第一源/漏层1005(在此，均为Si)，通过选择性刻蚀如RIE，去除牺牲层1003(在此，为SiGe)。于是，暴露了第一源/漏层1005的底面。由于保持层1031′的存在，可以支撑有源区。
然后，如图15(a)、15(b)和15(c)(分别是沿AA′线、BB′线和CC′线的截面图)所示，可以经由各组之间的空隙以及由于牺牲层1003的去除而留下的空隙，对第一源/漏层1005进行硅化处理。例如，可以经由这些空隙淀积例如原子层淀积(ALD)金属如Ni，并在例如200-600℃的温度下进行退火，使得淀积的金属与第一源/漏层1005中的半导体材料发生反应，从而在第一源/漏层1005暴露的底面和侧壁上形成金属硅化物1035。这些金属化硅化物1035构成位线。之后，可以通过选择性刻蚀去除未反应的多余金属。通过这种方式形成的位线1035自对准于第一源/漏层1005下方。如图15(c)所示，位线1035在存储单元列下方连续延伸。
在此，衬底1001也可以发生硅化反应。这里需要指出的是，在图15(a)、15(b)和15(c)所示的示例中，衬底1001被完全转化为硅化物，但是本公开不限于此。例如，衬底1001只有上部被转化为硅化物。
尽管在此以硅元素和金属元素发生的硅化反应为例描述位线的形成，但是本公开不限于此。根据第一源/漏层中包含的半导体元素的不同，也可生成由其他半导体元素如Ge等与金属元素如Ni、Pt、Co、Ti、Si、Ge等中的一项或多项发生反应而得到的金属半导体化合物。
另外，形成位线的方式不限于硅化反应。例如，可以通过上述空隙，下第一源/漏层1005下方填充导电材料如金属来形成位线。
于是，形成了埋入在有源区下方的位线1035。
为了电隔离，可以在上述空隙中填充电介质。在该示例中，该电介质可以与保持层1031′具有相同的材料如氧化物，因此将它们统一示出为1037。这例如可以通过淀积氧化物并进行平坦化处理如CMP(停止于硬掩模层1011)来进行。
接下来，可以形成栅堆叠以及与栅堆叠电连接的字线。
为形成栅堆叠，需要露出牺牲栅。因此，如图16(a)、16(b)和16(c)(分别是沿AA′线、BB′线和CC′线的截面图)所示，可以对电介质层1037进行回蚀，使其顶面降低到例如沟道层1007的底面以下，以露出牺牲栅1025。回蚀后的电介质层1037被标注为1037′。当然，为避免对源/漏层和位线可能造成的影响，电介质层1037′的顶面优选地在保护层1027的底面上方。
可以相对于保护层1027(在此，SiC)、硬掩模层1011(在此，氮化物)、和电介质层1037′(在此，氧化物)，通过选择性刻蚀，来去除牺牲栅1025(在此，氮氧化物)。由于牺牲栅1025的去除，在硬掩模层1011下方留下了空隙。可以在这种空隙中形成栅堆叠。例如，可以依次淀积栅介质层1039和栅导体层1041，并对所淀积的栅导体层1041(以及可选地栅介质层1039)进行选择性刻蚀如RIE(例如，沿大致垂直于衬底表面的方向进行)，来在硬掩模层下方的空隙中填充栅堆叠。例如，栅介质层1039可以包括高K栅介质如HfO2，厚度为约1-5nm；栅导体层1041可以包括金属栅导体。另外，在栅介质层1039和栅导体层1041之间，还可以形成功函数调节层。在形成栅介质层1039之前，还可以形成例如氧化物的界面层。
根据另一实施例，栅堆叠可以形成存储配置，如在淀积的栅导体层1041之前淀积浮栅层或电荷俘获层(Charge Trapping Layer)或铁电材料(Ferro-electric material)等。
如上所述，牺牲栅1025自对准于沟道层1007，因此替换牺牲层1025的栅堆叠1039/1041也自对准于沟道层1007。另外，栅堆叠还存在与硬掩模层1011的桥接部分相对应的桥接部分。
根据本公开的实施例，还可以利用硬掩模层1011来形成自对准的接触插塞。为此，如图17(a)、17(b)、17(c)和17(d)(其中，图17(a)、17(b)、17(c)是截面图，图17(d)是俯视图，且其中AA′线示出了图17(a)的截面图所截取的位置，BB′线示出了图17(b)的截面图所截取的位置，CC′线示出了图17(c)的截面图所截取的位置)所示，如同以上对沟道层和源/漏层的处理，可以对硬掩模层1011进行选择性刻蚀特别是各向同性刻蚀，以去除其桥接部分，从而硬掩模层1011被分离为各个存储单元处的部分。为控制刻蚀的量，可以使用ALE或数字化刻蚀。由于以同样的方式进行处理，因此分离后硬掩模层1011的各部分分别自对准于相应存储单元的有源区。
之后，可以形成与各栅堆叠电连接的字线。根据本公开的实施例，字线也可以按自对准的方式制作。字线可以形成于各有源区行之间的位置，沿有源区行的方向延伸。
如图18(a)、18(b)、18(c)和18(d)(其中，图18(a)、18(b)、18(c)是截面图，图18(d)是俯视图，且其中AA′线示出了图18(a)的截面图所截取的位置，BB′线示出了图18(b)的截面图所截取的位置，CC′线示出了图18(c)的截面图所截取的位置)所示，可以在堆叠的空隙中填充电介质，用以电隔离。在此，填充的电介质仍然为氧化物，因此与之前的电介质层1037′一起示出为1043。例如，可以在图17(a)、17(b)、17(c)和17(d)所示的结构上淀积氧化物，并对氧化物进行平坦化处理如CMP(停止于硬掩模层1011)，来形成电介质层1043。
然后，可以在电介质层1043中限定用于形成字线的位置。例如，可以在电介质层1043上形成掩模层如光刻胶1045，并将其构图(例如，光刻)为沿第二方向或者行的方向延伸且露出之间存在桥接部分的两行之间的位置的条形。另外，出于自对准的目的，条形的光刻胶1045可以在靠近桥接部分一侧露出硬掩模层1011的部分侧壁。
如图19(a)和19(b)(分别是沿BB′线和CC′线的截面图)所示，可以光刻胶1045为掩模，对电介质层1043以及保护层1027进行选择性刻蚀如RIE(例如，沿大致垂直于衬底表面的方向进行)，以便露出栅堆叠特别是其桥接部分(例如，通过RIE停止于栅介质层1039来实现)，以便随后字线能够连接到栅堆叠特别是栅导体层1041。刻蚀后的电介质层被标注为1043′。之后，可以去除光刻胶1045。
在本实施例中，硬掩模层1011之后将被替换为接触插塞，为避免接触插塞(以及可能地，第二源/漏层1009)与字线之间的电接触，可以在硬掩模层1011的露出侧壁上形成隔离层1047。例如，隔离层1047可以包括低k碳化硅。在此，可以利用侧墙形成工艺来形成隔离层1047。当然，由于侧墙形成工艺的特性，在电介质层1043′沿行方向延伸的竖直侧壁上也会形成隔离层1047。于是，参见图20(c)，隔离层1047沿着行的方向连续延伸，且其绕硬掩模层1011延伸的部分与硬掩模层1011保持基本共形。
如图20(a)、20(b)和20(c)(其中，图20(a)、20(b)是截面图，图20(c)是俯视图，且其中BB′线示出了图20(a)的截面图所截取的位置，CC′线示出了图20(b)的截面图所截取的位置)所示，可以对栅介质层1039暴露在外的部分进行选择性刻蚀如RIE，以露出栅导体层1041。之后，可以形成与栅导体相接触的字线1049。例如，同样可以利用侧墙工艺，在电介质侧墙1047的侧壁上形成导电侧墙作为字线1049。导电侧墙1049可以包括导电材料，例如金属如钨(W)。字线1049的底部与栅导体层1041相接触(从而彼此电连接)。由于侧墙形成工艺的特性，字线1049沿着行的方向连续延伸，且与隔离层1047保持基本共形。
相邻两行存储单元之间由于栅导体层的桥接部分而仍然连接在一起。如图21(a)、21(b)和21(c)(其中，图21(a)是俯视图，图21(b)、21(c)分别是沿图21(a)中BB′、CC′线的截面图)所示，可以对暴露在外的栅导体层部分进行选择性刻蚀如RIE，以将不同存储单元之间的栅堆叠彼此隔离。这样，栅导体层从硬掩模层下方向外延伸的延伸部分自对准于位线下方。
根据另一实施例，并非直接形成导电侧墙作为字线，而是先形成一伪字线侧墙(例如，多晶硅)。利用该伪字线侧墙来进行结合图21(a)、21(b)和21(c)描述的操作对栅导体层进行RIE，以隔离各存储单元。可以利用电介质例如氧化物来填充栅堆叠中由于栅导体层的刻蚀而留下的空间。然后，可以去除伪字线侧墙，并形成导电侧墙作为字线。
在以上实施例中，形成了双侧墙结构，但是本公开不限于此。例如，如果不是将硬掩模层1011替换为接触插塞，而是在其中刻蚀通孔并填充导电材料来形成导电过孔(且第二源/漏层1009相对于硬掩模层1011凹入)，那么可以不形成隔离层1047。当然，隔离层1047有助于确保电隔离。
另外，隔离层1047和字线1049也不限于侧墙形式。例如，可以在隔离层1047之间的整个空隙中(例如，以共形方式)形成导电材料，并将导电材料沿着行的方向在中间切断，分别形成两条字线。
之后，可以形成器件的各种接触部。
例如，如图22(a)和22(b)(其中，图22(a)是俯视图，图22(b)是沿图22(a)中CC′线的截面图)所示，可以在堆叠的空隙中填充电介质，用以电隔离。在此，填充的电介质仍然为氧化物，因此与之前的电介质层1043′一起示出为1051。例如，可以在图21(a)、21(b)和21(c)所示的结构上淀积氧化物，并对氧化物进行平坦化处理如CMP(停止于硬掩模层1011)，来形成电介质层1051。
可以通过选择性刻蚀例如湿法腐蚀或RIE，去除硬掩模层1011。在由于硬掩模层1011的去除而留下的空间中，可以填充导电材料例如金属如W，来形成接触插塞1053。由于硬掩模层1011与下方的有源区之间是自对准的，因此接触插塞1053也自对准于有源区，特别是第二源/漏层1009。
在形成1T1C配置的示例中，还可以形成存储元件如电容器。例如，如图23(a)和23(b)(其中，图23(a)截面图，图23(b)是俯视图，其中AA′线示出了图23(a)的截面图所截取的位置)所示，在电介质层1051上形成第一厚度的层间电介质层如氧化物，在该第一厚度的层间电介质层中可以形成与各竖直器件相对应的存储元件。例如，可以刻蚀与各竖直器件相对应的孔，并在孔中依次填充第一极板层1057、电容介质层1059和第二极板层1061来形成作为存储元件的电容器。例如，第一极板层1057和第二极板层1061可以包括金属，电容介质层1059可以包括高k介质。各电容器可以通过接触插塞1053而电连接到相应竖直器件的上端源/漏区。
之后，还可以形成第二厚度的层间电介质层如氧化物。该第二厚度的层间电介质层和上述第一厚度的层间电介质层以及电介质层1051一起被示出为1055。在第二厚度的层间电介质层中，可以形成到各电容器的第二极板层1061的电接触部1063。这些接触部可以通过在层间电介质层中刻蚀孔洞，并在其中填充导电材料如W之类的金属来形成。在填充金属之前，也可以在孔洞的侧壁上形成扩散阻挡层如TiN。
在以上实施例中，针对每一存储单元行，形成一条字线。但是，本公开不限于此。根据本公开的实施例，可以针对每一存储单元行，形成在其相对两侧延伸的一对字线。
图24和25示出了根据本公开另一实施例的位线配置的示意图。
如图24所示，在以上结合图18(a)、18(b)、18(c)和18(d)描述的操作中，可以将光刻胶1045构图为在一系列的条形，这些条形分别在相应的存储单元行之上延伸，并在相对两侧露出掩模层1011的部分侧壁。这样，当根据以上结合图19(a)至20(c)描述的操作来形成字线时，可以在每一存储单元行的相对两侧均形成字线。每一存储单元行的两条字线可以彼此电连接在一起(例如，通过随后形成的字线接触部)。
另外，当在存储单元行的两侧均形成字线时，桥接部分也可以在该存储单元行的两侧形成，而非如上面的实施例中那样仅在一侧形成。图26示出了根据本公开另一实施例的桥接部分配置的示意图。如图26所示，可以在每一存储单元行两侧均形成沿列方向延伸的桥接部分。如上所述，这可以通过省略以上结合图5(a)和5(b)描述的对第一侧墙1017进行选择性刻蚀的操作来实现。这种情况下，每一条字线均可以通过竖直向下延伸以与相应栅导体的桥接部分相接触。
需要指出的是，字线和桥接部分的配置可以在整个衬底上并非完全一致。例如，在某些区域中，可以设置单侧的字线以及单侧的桥接部分，而在其他区域中，可以设置双侧的字线以及双侧的桥接部分。
图27示出了根据本公开实施例的字线接触部布置的示意图。如图27所示，在以上结合图22(a)和22(b)描述的操作中形成电介质层1051(遮蔽了字线)后，可以在其中形成字线接触部1065，以便随后制造到字线1049的互连。这种字线接触部1065可以按以上描述的接触部的制作工艺来制作。字线接触部1065可以布置在相邻存储单元列之间。为此，在需要形成字线接触部1065之处，可以适当增加存储单元列之间的间距。
图27示出了到相邻存储单元行的字线的字线接触部处于不同对的相邻存储单元列之间的情形。这种情况下，可以避免相邻的字线接触部之间的互相干扰。
图28示出了根据本公开另一实施例的字线接触部布置的示意图。在图28所示的实施例中，到相邻存储单元行的字线的字线接触部处于同一对相邻存储单元列之间。这可以减少需要增加间距的存储单元列的数目，从而有助于节省面积。
在上述实施例中，在形成字线时，使用了掩模(进行光刻)。根据本公开的实施例，可以无需使用掩模，完全通过自对准的工艺来形成字线。
图29(a)至34示出了根据本公开另一实施例的制造半导体存储设备的流程中部分阶段的示意图。
如图29(a)、29(b)、29(c)和29(d)(其中，图29(a)、29(b)、29(c)是截面图，图29(d)是俯视图，且其中AA′线示出了图29(a)的截面图所截取的位置，BB′线示出了图29(b)的截面图所截取的位置，CC′线示出了图29(c)的截面图所截取的位置)所示，同样地，如以上结合图1至17(d)描述的工艺进行，然后如结合图18(a)、18(b)、18(c)和18(d)所述形成电介质层1043。但是，在该实施例中，并不形成光刻胶1045。
另外，在该实施例中，存储单元列之间的间隙小于存储单元行之间的间距。这可以通过在图案转移技术中适当设置侧墙间的间距来实现(可以调整用来形成侧墙的牺牲层的尺寸)。
然后，如图30(a)、30(b)和30(c)(分别是沿AA′线、BB′线和CC′线的截面图)所示，可以回蚀电介质层1043(回蚀后的电介质层标注为1043′)。回蚀后的电介质层1043′的顶面可以在栅堆叠的顶面以下，以至少露出栅堆叠的顶面(也可以露出部分侧壁)，以便随后形成的字线可以接触到栅堆叠特别是其中的栅导体层。
这样，在电介质层1043′的顶面上方提供了一系列的竖直侧壁(例如，硬掩模层1011的侧壁、栅堆叠的侧壁、源/漏保护层的侧壁)，可以在这些竖直侧壁上形成共形的字线。
然后，如上所述，可以对保护层1027进行选择性刻蚀如RIE(例如，沿大致垂直于衬底表面的方向进行)，以便露出栅堆叠特别是其桥接部分(例如，通过RIE停止于栅介质层1039来实现)，以便随后字线能够连接到栅堆叠特别是栅导体层1041。
同样地，为避免不希望的电接触，可以先在这些侧壁上形成隔离层1067。如上所述，隔离层1067可以包括低k碳化硅，且可以通过侧墙形成工艺来形成。在图30(a)、30(b)和30(c)的示例中，在栅堆叠的竖直侧壁上并未示出侧墙形式的隔离层1067，这例如是由于电介质层1043′的顶面露出的栅堆叠的竖直侧壁部分较低，从而在侧墙形成工艺中隔离层1067未能留在这些竖直侧壁上。
如图31(a)、31(b)、31(c)和31(d)(其中，图31(a)、31(b)、31(c)是截面图，图31(d)是俯视图，且其中AA′线示出了图31(a)的截面图所截取的位置，BB′线示出了图31(b)的截面图所截取的位置，CC′线示出了图31(c)的截面图所截取的位置)所示，可以对栅介质层1039暴露在外的部分进行选择性刻蚀如RIE，以露出栅导体层1041。之后，可以形成与栅导体相接触的字线1069。例如，同样可以利用侧墙工艺，在电介质侧墙1067的侧壁上形成导电侧墙作为字线1069。
在此，可以选择导电侧墙1069的厚度，使得其大于行方向上相邻的隔离层1067之间的间距的1/2，但小于列方向上相邻的隔离层1067之间的间距的1/2。这样，在行方向上，导电侧墙1069可以在相邻存储单元之间聚合，从而形成沿行方向延伸的字线。这种字线完全环绕各存储单元。
另外，可以对暴露在外的栅导体层部分进行选择性刻蚀如RIE，以将不同存储单元之间的栅堆叠彼此隔离。这样，栅导体层从硬掩模层下方向外延伸的延伸部分自对准于位线下方。
另外，由图31(a)可以看出导电侧墙1069与栅堆叠1041的竖直侧壁上也可以形成电接触。因此，根据另一实施例，即使栅堆叠特别是栅导体层1041没有如图31(c)所示的延伸到隔离层1067之外的部分，导电侧墙1069与栅堆叠1041仍可以形成电接触。因此，可以不形成上述的桥接部分。例如，在形成硬掩模层1011的过程中，如图6(a)和图6(b)中所示的在行之间延伸的第一侧墙1017部分及之下的刻蚀停止层1013部分也可以被刻蚀掉。
图32(a)和32(b)(其中，图32(a)是俯视图，图32(b)是沿图32(a)中CC′线的截面图)示出了在每一行存储单元两侧均形成桥接部分的示例。如图图32(a)和32(b)所示，字线1069在两侧均在底面处接触栅导体层1041的桥接部分，从而可以降低与栅导体层之间的接触电阻。
之后，可以形成器件的各种接触部。
例如，如图33(a)和33(b)(分别是沿AA′线和CC′线的截面图)所示，可以在堆叠的空隙中填充电介质，用以电隔离。在此，填充的电介质仍然为氧化物，因此与之前的电介质层1043′一起示出为1051。对此，例如可以参见以上结合图22(a)和22(b)的描述。
另外，如图34(沿AA′线的截面图)所示，可以进一步形成存储元件如电容器以及各种接触部。对此，例如可以参见以上结合图23(a)和23(b)的描述。为了形成到字线的字线接触部，对于同一存储单元行，其中的一个或多个存储单元中的硬掩模层1011可以不被替换(例如，通过在替换硬掩模层1011时将它们遮蔽)，然后在相应位置处形成到围绕其周围的字线1069的接触部1071a和1071b。
根据本公开实施例的半导体存储设备可以应用于各种电子设备。例如，电子设备可以包括这种存储设备和处理器，处理器可以从/向半导体存储设备中读取/写入数据。电子设备还可以包括与处理器配合的显示器以及无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、人工智能、可穿戴没备、移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (52)

1.一种半导体存储设备，包括：
衬底；
设置在衬底上的存储单元阵列，所述存储单元阵列中的存储单元按行和列排列，各存储单元包括竖直延伸的柱状有源区，柱状有源区包括分别位于上下两端的源/漏区以及位于源/漏区之间的沟道区，各存储单元还包括绕沟道区外周形成的栅堆叠；
在衬底上形成的多条位线，各条位线分别位于相应存储单元列的下方，且与相应列中各存储单元下端的源/漏区电连接；以及
在衬底上形成的多条字线，各条字线分别沿行的方向延伸且与相应存储单元行中各存储单元的栅堆叠中的栅导体电连接，其中，各条字线分别包括沿相应存储单元行中的存储单元的外周延伸的第一部分以及在各第一部分之间延伸的第二部分，其中，字线的第一部分与相应存储单元的至少上端源/漏区的至少部分侧壁实质上共形地延伸。
2.根据权利要求1所述的半导体存储设备，还包括：
设置在各条字线与相应存储单元行中的存储单元之间的隔离层，用以将字线至少与存储单元中上端的源/漏区电隔离，
其中，各条字线至少部分地与相应的隔离层共形地延伸。
3.根据权利要求1所述的半导体存储设备，其中，各条字线的第一部分围绕相应存储单元的至少上端源/漏区的部分侧壁实质上共形地延伸。
4.根据权利要求3所述的半导体存储设备，其中，各字线完全环绕相应存储单元的至少上端源/漏区的侧壁。
5.根据权利要求1至4之一所述的半导体存储设备，其中，字线、隔离层中至少之一是侧墙形式的。
6.根据权利要求1至4之一所述的半导体存储设备，其中，在至少一对相邻的存储单元行之间，存在分别与这一对中的两行存储单元相对应的两条字线。
7.根据权利要求6所述的半导体存储设备，其中，在所述至少一对存储单元行中，每一对中第一行存储单元各自的栅导体与第二行存储单元各自的栅导体分别包括向着这两行存储单元之间的位置彼此相对延伸至各自相应的字线下方的延伸部分。
8.根据权利要求7所述的半导体存储设备，其中，同一存储单元列中各存储单元的栅导体的延伸部分沿着同一直线延伸。
9.根据权利要求1至4之一所述的半导体存储设备，其中，至少一个存储单元行在其相对两侧分别具有一条与之相对应的字线。
10.根据权利要求9所述的半导体存储设备，其中，所述至少一行存储单元行中每一行的存储单元的栅导体分别包括向着这行存储单元相对两侧的位置延伸至各自相应的字线下方的延伸部分。
11.根据权利要求7或10所述的半导体存储设备，其中，存储单元的栅导体的延伸部分的端部与相应字线的竖直侧壁在竖直方向上对准。
12.根据权利要求1至4之一所述的半导体存储设备，其中，位线包括在下端的源/漏区的表面上形成的金属半导体化合物。
13.根据权利要求12所述的半导体存储设备，其中，所述金属半导体化合物中的金属元素包括Ni、Pt、Co、Ti、Si、Ge或它们的组合。
14.根据权利要求12或13所述的半导体存储设备，其中，所述金属半导体化合物与相应的存储单元列中的各存储单元的下端源/漏区对准。
15.根据权利要求1至4之一所述的半导体存储设备，其中，同一存储单元列中的各存储单元的下端源/漏区的下部一体延伸。
16.根据权利要求1至4之一所述的半导体存储设备，其中，各存储单元的栅堆叠彼此分离，且实质上共面。
17.根据权利要求1至4之一所述的半导体存储设备，其中，在各存储单元中，至少一个源/漏区与沟道区之间具有晶体界面和/或掺杂浓度界面。
18.根据权利要求1至4之一所述的半导体存储设备，其中，源/漏区与沟道区包括不同的半导体材料层。
19.根据权利要求1至4之一所述的半导体存储设备，还包括：
在各柱状有源区上方形成的分别与相应有源区上端的源/漏区电连接的存储元件。
20.根据权利要求19所述的半导体存储设备，其中，所述存储元件包括电容器。
21.根据权利要求19所述的半导体存储设备，还包括：设置在存储元件与相应有源区上端的源/漏区之间用以将它们电连接的导电插塞，其中，导电插塞与相应有源区上端的源/漏区实质上中心对准。
22.根据权利要求21所述的半导体存储设备，其中，隔离层在导电插塞的侧壁上形成，且字线在隔离层的侧壁上形成。
23.根据权利要求1至4之一所述的半导体存储设备，其中，存储单元的栅堆叠包括浮栅构造或电荷俘获层或铁电材料。
24.根据权利要求1至4之一所述的半导体存储设备，其中，沟道区包括单晶半导体材料。
25.根据权利要求1至4之一所述的半导体存储设备，还包括：分别到各条字线的字线接触部，其中，字线接触部设于相邻存储单元列之间。
26.根据权利要求25所述的半导体存储设备，其中，分别到相邻存储单元行的字线的字线接触部处于不同对的相邻存储单元列之间。
27.根据权利要求25所述的半导体存储设备，其中，分别到相邻存储单元行的字线的字线接触部处于同一对相邻存储单元列之间。
28.一种制造半导体存储设备的方法，包括：
在衬底上设置牺牲层、第一源/漏层、沟道层、第二源/漏层和硬掩模层的叠层；
对所述叠层进行构图以在第一源/漏层、沟道层和第二源/漏层中限定按行和列排列的多个柱状有源区；
去除牺牲层，并通过由于牺牲层的去除而留下的空间来形成在相应有源区列下方延伸的多条位线；
绕沟道层的外周形成栅堆叠；
在衬底上形成电介质层以填充所述叠层中的空隙；
在电介质层中形成多条字线，各条字线分别沿行的方向延伸且与相应存储单元行中各存储单元的栅堆叠中的栅导体电连接，其中，各条字线分别包括沿相应存储单元行中的存储单元的外周延伸的第一部分以及在各第一部分之间延伸的第二部分，其中，字线的第一部分与相应存储单元的至少上端源/漏区的部分侧壁实质上共形地延伸。
29.根据权利要求28所述的方法，其中，在电介质层中形成字线包括：
在电介质层中在有源区行之间形成沿行方向延伸的沟槽，其中，沟槽的侧壁包括在相应行的有源区之间延伸且由所述电介质层限定的第一部分以及绕相应行中有源区外周、至少与第二源/漏层的部分侧壁实质上共形延伸的第二部分，且相应行中的栅堆叠在沟槽中露出；以及
在沟槽中以与沟槽的侧壁共形的方式形成字线，各条字线分别与相应行中各存储单元的栅堆叠中的栅导体电连接。
30.根据权利要求29所述的方法，其中，以导电侧墙形式来形成字线。
31.根据权利要求28所述的方法，其中，存储单元列之间的间距小于存储单元行之间的间距，且在电介质中形成字线包括：
对电介质层进行回蚀，使其顶面处于栅堆叠的顶面以下从而至少露出栅堆叠的顶面；
以导电侧墙的形式在电介质层的顶面上方的竖直侧壁上形成字线，其中在列方向上相邻的存储单元之间导电侧壁彼此聚合。
32.根据权利要求30或31所述的方法，还包括：
在形成导电侧墙之前在所述沟槽的侧壁或所述竖直侧壁上形成隔离侧墙。
33.根据权利要求28所述的方法，其中，对所述叠层进行构图还包括：
在至少一对相邻的有源区行之间形成沿列的方向在相对的有源区之间延伸的桥接部分。
34.根据权利要求33所述的方法，其中，以每两个相邻的有源区行为一组，在每一组中两行有源区之间形成所述桥接部分，而在相邻的组之间不形成所述桥接部分。
35.根据权利要求33所述的方法，其中，在至少一行存储单元的相对两侧均形成桥接部分。
36.根据权利要求33所述的方法，其中，对所述叠层进行构图包括：
在所述叠层上形成第一牺牲层，第一牺牲层包括沿列的方向延伸的相对侧壁；
在第一牺牲层的侧壁上形成沿列的方向延伸的第一侧墙；
去除第一牺牲层；
在第一侧墙的相对两侧的侧壁上形成沿列队方向延伸的第二侧墙；
在之上形成有第一侧墙和第二侧墙的所述叠层上形成第二牺牲层，第二牺牲层包括沿行的方向延伸的相对侧壁；
在第二牺牲层的侧壁上形成沿行的方向延伸的第三侧墙；
保留第二牺牲层在所述至少一对相邻的有源区行之间的部分，并去除第二牺牲层的其余部分；
利用第三掩模和第二牺牲层为掩模，对第一侧墙进行构图；
去除第二牺牲层的残留部分；
利用第三侧墙为掩模，对第二侧墙进行构图；
去除第三侧墙，
其中，构图后的第二侧墙以及第一侧墙构成用于对所述叠层进行构图的掩模。
37.根据权利要求33所述的方法，
其中，在所述构图时对第一源/漏层进行的构图没有进行到其底面处，从而第一源/漏层的下部在列的方向上仍然保持连续延伸，
其中，形成位线包括：使第一源/漏层的表面部分与金属元素发生反应以生成导电的金属半导体化合物。
38.根据权利要求37所述的方法，其中，形成位线包括：
对沟道层进行选择性刻蚀，以去除沟道层的桥接部分，从而沟道层的竖直侧壁相对于所述硬掩模层的竖直侧壁凹入，并在所述凹入以及由于桥接部分的去除而留下的空间中形成牺牲栅；
对第一源/漏层和第二源/漏层进行选择性刻蚀，以去除它们各自的桥接部分，从而它们各自的竖直侧壁相对于所述硬掩模层的竖直侧壁凹入，并在所述凹入以及由于桥接部分的去除而留下的空间中形成源/漏保护层；
在各有源区列之间的位置处将第一源/漏层切断并将牺牲层切断；
以每两列相邻的有源区列为一个组，在每一组的两列有源区列之间在衬底上形成保持层用以保持相应组中的两列有源区列，而在各组之间露出牺牲层；
对牺牲层进行选择性刻蚀，以去除牺牲层；
通过由于牺牲层的去除而留下的空间，使第一源/漏层露出的表面与金属元素发生反应，以形成位线。
39.根据权利要求38所述的方法，其中，将第一源/漏层和牺牲层切断的操作是相对于有源区按自对准的方式进行的。
40.根据权利要求39所述的方法，其中，将第一源/漏层和牺牲层切断的操作包括：
在所述叠层上形成掩模层，掩模层包括多个沿列的方向延伸的开口，各开口露出各有源区列之间的位置，且露出相邻有源区列中的有源区上所述硬掩模层彼此相对的部分侧壁；以及
以掩模层和所述硬掩模层为掩模，对第一源/漏层和牺牲层进行选择性刻蚀，以切断第一源/漏层和牺牲层。
41.根据权利要求40所述的方法，其中，掩模层包括分别在各有源区列上方延伸的条状图案，各条状图案在相对两侧分别露出相应列中有源区上的所述硬掩模层的部分侧壁。
42.根据权利要求33所述的方法，其中，形成栅堆叠包括：
选择性刻蚀沟道层，使得沟道层在各有源区处的部分的侧壁相对于硬掩模层的侧壁凹入，且沟道层在各桥接部分处的部分被去除；
在沟道层在各有源区的部分的侧壁相对于硬掩模层的侧壁的凹入中以及桥接部分中由于沟道层的去除而留下的空间中，形成栅堆叠。
43.根据权利要求42所述的方法，其中，以导电侧墙形式来形成字线，该方法还包括：
以导电侧墙为掩模，在桥接部分处切断栅堆叠中的栅导体。
44.根据权利要求33所述的方法，还包括：
对硬掩模层进行选择性刻蚀，以去除其桥接部分；
将硬掩模层替换为导电插塞。
45.根据权利要求44所述的方法，还包括：
形成电介质层以覆盖所述叠层和字线；以及
在电介质层中形成分别与各导电插塞电连接的存储元件。
46.根据权利要求28所述的方法，其中，设置所述叠层包括分别外延生长第一源/漏层、沟道层和第二源/漏层。
47.根据权利要求28所述的方法，还包括：
在相邻存储单元列之间的位置处形成分别到各条字线的字线接触部。
48.根据权利要求47所述的方法，其中，分别在不同对的相邻存储单元列之间形成到相邻存储单元行各自的字线的字线接触部。
49.根据权利要求47所述的方法，其中，在同一对相邻存储单元列之间形成到相邻存储单元行各自的字线的字线接触部。
50.一种电子设备，包括如权利要求1至27中任一项所述的半导体存储设备。
51.根据权利要求50所述的电子设备，还包括：
处理器，从/向所述半导体存储设备中读取/写入数据；以及
与所述处理器配合的显示器以及无线收发器。
52.根据权利要求50所述的电子设备，其中，该电子设备包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源。
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Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112216696A (zh) * 2019-07-12 2021-01-12 爱思开海力士有限公司 竖直存储器件
EP3789343A1 (en) * 2019-09-06 2021-03-10 Imec VZW Isolated vertical nanowire
CN113517303A (zh) * 2020-06-26 2021-10-19 台湾积体电路制造股份有限公司 存储器阵列及其制造方法
WO2021218059A1 (zh) * 2020-04-27 2021-11-04 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
WO2021218112A1 (zh) * 2020-04-27 2021-11-04 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN113644061A (zh) * 2020-04-27 2021-11-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN113675213A (zh) * 2020-07-30 2021-11-19 台湾积体电路制造股份有限公司 三维存储器件和方法
US11295988B2 (en) 2020-06-11 2022-04-05 International Business Machines Corporation Semiconductor FET device with bottom isolation and high-κ first
EP3933921A4 (en) * 2020-04-27 2022-06-08 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE, ITS FORMATION METHOD AND MEMORY
TWI779781B (zh) * 2020-12-29 2022-10-01 南亞科技股份有限公司 具有介電全環繞電容之閘極全環繞半導體元件及其製備方法
CN115832007A (zh) * 2022-08-18 2023-03-21 北京超弦存储器研究院 垂直晶体管及其制造方法、存储单元
WO2023087364A1 (zh) * 2021-11-19 2023-05-25 北京超弦存储器研究院 存储器件及其制造方法及包括存储器件的电子设备
WO2023087363A1 (zh) * 2021-11-19 2023-05-25 北京超弦存储器研究院 存储器件及其制造方法及包括存储器件的电子设备
CN116234309A (zh) * 2022-08-18 2023-06-06 北京超弦存储器研究院 存储器
US20230335430A1 (en) * 2022-04-18 2023-10-19 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
WO2023221352A1 (zh) * 2022-05-17 2023-11-23 北京超弦存储器研究院 半导体器件及其制造方法、动态随机存取存储器和电子设备
WO2023221177A1 (zh) * 2022-05-20 2023-11-23 长鑫存储技术有限公司 半导体结构及其制作方法
CN117135923B (zh) * 2023-10-23 2024-01-26 北京超弦存储器研究院 半导体结构及其制备方法、电子设备
WO2024021533A1 (zh) * 2022-07-27 2024-02-01 长鑫存储技术有限公司 半导体结构及其形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115810577A (zh) * 2021-09-13 2023-03-17 长鑫存储技术有限公司 半导体结构及其形成方法
CN116234307B (zh) * 2022-07-07 2024-02-23 北京超弦存储器研究院 存储单元、存储器及其制造方法、电子设备
CN116347889B (zh) * 2023-03-14 2024-01-12 北京超弦存储器研究院 存储单元、存储器、存储器的制备方法及电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101090117A (zh) * 2006-06-12 2007-12-19 中芯国际集成电路制造(上海)有限公司 半导体存储器件及其制造方法
CN101226960A (zh) * 2007-01-18 2008-07-23 三星电子株式会社 具有垂直沟道的存取器件和相关半导体器件以及制备存取器件的方法
CN101673744A (zh) * 2008-09-12 2010-03-17 南亚科技股份有限公司 晶体管结构、动态随机存取存储器结构及其制造方法
US20130146958A1 (en) * 2011-12-09 2013-06-13 You-Song Kim Method for forming buried bit line, semiconductor device having the same, and fabricating method thereof
US20150079744A1 (en) * 2012-03-12 2015-03-19 SK Hynix Inc. Semiconductor device with buried bit line and method for fabricating the same
CN106992182A (zh) * 2017-04-24 2017-07-28 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6933558B2 (en) * 2003-12-04 2005-08-23 Advanced Micro Devices, Inc. Flash memory device
US8503213B2 (en) * 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
US8541826B2 (en) * 2011-12-23 2013-09-24 Tsinghua University Memory array structure and method for forming the same
US9620217B2 (en) * 2014-08-12 2017-04-11 Macronix International Co., Ltd. Sub-block erase

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101090117A (zh) * 2006-06-12 2007-12-19 中芯国际集成电路制造(上海)有限公司 半导体存储器件及其制造方法
CN101226960A (zh) * 2007-01-18 2008-07-23 三星电子株式会社 具有垂直沟道的存取器件和相关半导体器件以及制备存取器件的方法
CN101673744A (zh) * 2008-09-12 2010-03-17 南亚科技股份有限公司 晶体管结构、动态随机存取存储器结构及其制造方法
US20130146958A1 (en) * 2011-12-09 2013-06-13 You-Song Kim Method for forming buried bit line, semiconductor device having the same, and fabricating method thereof
US20150079744A1 (en) * 2012-03-12 2015-03-19 SK Hynix Inc. Semiconductor device with buried bit line and method for fabricating the same
CN106992182A (zh) * 2017-04-24 2017-07-28 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112216696A (zh) * 2019-07-12 2021-01-12 爱思开海力士有限公司 竖直存储器件
US11903185B2 (en) 2019-07-12 2024-02-13 SK Hynix Inc. Vertical memory device
EP3789343A1 (en) * 2019-09-06 2021-03-10 Imec VZW Isolated vertical nanowire
EP3933921A4 (en) * 2020-04-27 2022-06-08 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE, ITS FORMATION METHOD AND MEMORY
CN113644061A (zh) * 2020-04-27 2021-11-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
WO2021218059A1 (zh) * 2020-04-27 2021-11-04 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
US11895852B2 (en) 2020-04-27 2024-02-06 Changxin Memory Technologies, Inc. Method for forming semiconductor structure by using sacrificial layer configured to be replaced subsequently to form bit line, semiconductor structure, and memory
WO2021218112A1 (zh) * 2020-04-27 2021-11-04 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN113644061B (zh) * 2020-04-27 2023-08-22 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
US11295988B2 (en) 2020-06-11 2022-04-05 International Business Machines Corporation Semiconductor FET device with bottom isolation and high-κ first
CN113517303A (zh) * 2020-06-26 2021-10-19 台湾积体电路制造股份有限公司 存储器阵列及其制造方法
CN113517303B (zh) * 2020-06-26 2023-08-08 台湾积体电路制造股份有限公司 存储器阵列及其制造方法
CN113675213A (zh) * 2020-07-30 2021-11-19 台湾积体电路制造股份有限公司 三维存储器件和方法
US11910616B2 (en) 2020-07-30 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11488959B2 (en) 2020-12-29 2022-11-01 Nanya Technology Corporation Gate-all-around semiconductor device with dielectric-all-around capacitor and method for fabricating the same
TWI779781B (zh) * 2020-12-29 2022-10-01 南亞科技股份有限公司 具有介電全環繞電容之閘極全環繞半導體元件及其製備方法
WO2023087363A1 (zh) * 2021-11-19 2023-05-25 北京超弦存储器研究院 存储器件及其制造方法及包括存储器件的电子设备
WO2023087364A1 (zh) * 2021-11-19 2023-05-25 北京超弦存储器研究院 存储器件及其制造方法及包括存储器件的电子设备
US11854862B2 (en) * 2022-04-18 2023-12-26 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
US20230335430A1 (en) * 2022-04-18 2023-10-19 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
WO2023221352A1 (zh) * 2022-05-17 2023-11-23 北京超弦存储器研究院 半导体器件及其制造方法、动态随机存取存储器和电子设备
WO2023221177A1 (zh) * 2022-05-20 2023-11-23 长鑫存储技术有限公司 半导体结构及其制作方法
WO2024021533A1 (zh) * 2022-07-27 2024-02-01 长鑫存储技术有限公司 半导体结构及其形成方法
CN115832007B (zh) * 2022-08-18 2023-11-17 北京超弦存储器研究院 垂直晶体管及其制造方法、存储单元
CN116234309A (zh) * 2022-08-18 2023-06-06 北京超弦存储器研究院 存储器
CN115832007A (zh) * 2022-08-18 2023-03-21 北京超弦存储器研究院 垂直晶体管及其制造方法、存储单元
CN116234309B (zh) * 2022-08-18 2024-02-20 北京超弦存储器研究院 存储器
CN117135923B (zh) * 2023-10-23 2024-01-26 北京超弦存储器研究院 半导体结构及其制备方法、电子设备

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