CN116347889B - 存储单元、存储器、存储器的制备方法及电子设备 - Google Patents
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Abstract
本申请公开了一种存储单元、存储器、存储器的制备方法及电子设备，涉及半导体技术领域。该存储单元包括沿平行于衬底的第一方向排布的第一晶体管和第二晶体管；第一晶体管的第一栅极沿垂直于衬底的第二方向延伸，第一晶体管的第一半导体层环绕第一栅极的侧壁；第二晶体管的第二栅极与第一半导体层连接，第二栅极环绕第二晶体管的第二半导体层的沟道区，第一半导体层、第二栅极和第二半导体层在平行于衬底的平面内沿着第一方向依次设置，第二栅极与第一半导体层的侧表面接触并与第二半导体层通过栅极绝缘层绝缘。本申请提供的新型结构的2T0C存储单元，有利于提高存储器的集成密度和存储密度。
Description
技术领域
本申请实施例涉及半导体技术领域，特别涉及一种存储单元、存储器、存储器的制备方法及电子设备。
背景技术
随着半导体技术的发展，存储器的类型越来越多，动态随机存取存储器(DynamicRandom Access Memory，DRAM)便是其中的一种，存储器包括多个存储单元。
近年来，为克服1T1C(1Transistor 1Capacitor，单晶体管单电容)结构的存储单元需要制备较大的电容，导致存储单元进一步微缩较难的问题，2T场景的存储单元备受关注，比如，2T0C、2T1C等场景。
发明内容
本申请实施例提供了一种存储单元、存储器、存储器的制备方法及电子设备，可用于提高存储器的集成密度。所述技术方案如下：
一方面，本申请实施例提供了一种存储单元，存储单元包括沿平行于衬底的第一方向排布的第一晶体管和第二晶体管；第一晶体管的第一栅极沿垂直于衬底的第二方向延伸，第一晶体管的第一半导体层环绕第一栅极的侧壁；第二晶体管的第二栅极与第一半导体层连接，第二栅极环绕第二晶体管的第二半导体层的沟道区，第一半导体层、第二栅极和第二半导体层在平行于衬底的平面内沿着所述第一方向依次设置，第二栅极与第一半导体层的侧表面接触并与第二半导体层通过栅极绝缘层绝缘。
另一方面，本申请实施例还提供了一种存储器，存储器包括多个第一字线、多个第一位线、多个第二字线、多个第二位线以及在衬底上垂直堆叠的多个存储单元层；每个存储单元层包括多个阵列排布的存储单元，存储单元包括沿平行于衬底的第一方向排布的第一晶体管和第二晶体管；第一晶体管的第一栅极沿垂直于衬底的第二方向延伸，第一晶体管的第一半导体层环绕第一栅极的侧壁；第二晶体管的第二栅极与第一半导体层连接，第二栅极环绕第二晶体管的第二半导体层；多个第一字线和多个第二字线均沿第二方向延伸，每个第一字线与堆叠的各个存储单元的第一栅极连接，每个第二字线与堆叠的各个存储单元的第二半导体层连接。
另一方面，本申请实施例还提供了一种存储器的制备方法，所述制备方法用于制备存储器，所述存储器包括多个第一字线、多个第一位线、多个第二字线、多个第二位线以及在衬底上垂直堆叠的多个存储单元层；每个存储单元层包括多个阵列排布的存储单元，所述存储单元包括沿平行于所述衬底的第一方向排布的第一晶体管和第二晶体管，所述制备方法包括：提供衬底；在所述衬底上交替沉积第一导电层和第一绝缘层，得到堆叠结构；基于所述堆叠结构，形成沿第三方向延伸的多个第二位线以及形成与所述多个第二位线连接的多个第二晶体管，所述第三方向垂直于所述第一方向和第二方向，所述第二方向垂直于所述衬底；形成与所述多个第二晶体管连接且沿所述第二方向延伸的多个第二字线；形成沿所述第三方向延伸的多个第一位线；形成与所述多个第一位线连接的多个第一晶体管以及形成与所述多个第一晶体管连接且沿所述第二方向延伸的多个第一字线；其中，所述第一晶体管的第一栅极沿所述第二方向延伸，所述第一晶体管的第一半导体层环绕所述第一栅极的侧壁；所述第二晶体管的第二栅极环绕所述第二晶体管的第二半导体层。
另一方面，本申请实施例还提供了一种电子设备，电子设备包括上述任一所述的存储器。
本申请实施例提供的技术方案至少带来如下有益效果：
本申请提供了一种新型结构的2T0C存储单元以及具有此种2T0C存储单元的存储器。此种2T0C存储单元的数据读取过程是非破坏性的，无需很大的电容，有利于提高存储单元的集成度，降低存储单元的工艺条件。此外，此种2T0C存储单元中的两个晶体管是沿平行于衬底的方向排布的，此种存储单元不仅可以在平行于衬底的平面内阵列排布，还可以在垂直于衬底的方向上堆叠，从而形成三维堆叠的存储器，有利于提高存储器的集成密度，进而提高存储器的存储密度。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种存储单元的逻辑电路图；
图2是本申请实施例提供的一种存储单元的结构示意图；
图3是本申请实施例提供的一种存储器的结构示意图；
图4是本申请实施例提供的一种覆盖有保护层的堆叠结构的示意图；
图5是本申请实施例提供的一种利用第三牺牲材料填充第一预备填充槽和利用第四牺牲材料填充第二预备填充槽后的结构的示意图；
图6是本申请实施例提供的一种形成第一凹槽和第二凹槽后的结构的示意图；
图7是本申请实施例提供的一种形成第一待填充槽后的结构的示意图；
图8是本申请实施例提供的一种在第一待填充槽的侧壁依次沉积第一绝缘材料、第一半导体材料和第一牺牲材料后的结构的示意图；
图9是本申请实施例提供的一种形成第一填充区后的结构的示意图；
图10是本申请实施例提供的一种将第一填充区中位于第一凹槽内的第二牺牲材料以及第一填充区中位于镜像对称的第二凹槽之间的第一牺牲材料替换为第一导电材料后的结构的示意图；
图11是本申请实施例提供的一种将第一导电材料所填充的区域中贯穿堆叠结构的第一导电材料替换为第二绝缘材料后的结构的示意图；
图12是本申请实施例提供的一种将第一填充区中位于第二凹槽的第一侧的第一牺牲材料和第一填充区中的目标区中的第二牺牲材料替换为第二导电材料后的结构的示意图；
图13是本申请实施例提供的一种将第二待填充槽中贯穿堆叠结构的区域中的第三导电材料替换为第三绝缘材料后的结构的示意图；
图14是本申请实施例提供的一种在第六凹槽填充第五绝缘材料后的结构的示意图；
图15是本申请实施例提供的一种形成第三待填充槽后的结构的示意图；
图16是本申请实施例提供的一种在第三待填充槽的侧壁依次沉积第二半导体材料和第五牺牲材料后的结构的示意图；
图17是本申请实施例提供的一种形成第五凹槽后的结构的示意图；
图18是本申请实施例提供的一种在第四待填充槽的侧壁依次沉积第四绝缘材料和第四导电材料后的结构的示意图；
图19是本申请实施例提供的一种存储器的制备方法的流程图；
图20是本申请实施例提供的一种电子设备的结构示意图。
图中的附图标记分别表示为：
100-存储单元；110-第一晶体管；120-第二晶体管；111-第一栅极；112-第一半导体层；113-第一半导体层的第一连接区；114-第一半导体层的沟道区；115-第一半导体层的第二连接区；121-第二栅极；122-第二半导体层；123-第二半导体层的第一连接区；124-第二半导体层的沟道区；125-第二半导体层的第二连接区；130-栅极绝缘层；200-第一字线；300-第一位线；400-第二字线；500-第二位线；600-第一隔离层；700-第二隔离层；800-衬底；810-第一导电层；820-第一绝缘层。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。但是应该理解，这些描述只是示例性的，而并非要限制本申请的范围。
在附图中示出了根据本申请实施例的各种结构示意图。这些附图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。附图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在申请中使用的术语仅仅是为了描述具体实施例，而并非意在限制本申请。在本申请中使用的术语“包括”、“包含”等表明了特征、步骤、操作和/或部件的存在，但是并不排除存在或添加一个或多个其他特征、步骤、操作或部件。在本申请中，除非另有明确的规定和限定，术语“相连”“连接”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接或可以互相通讯；可以是直接连接，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。本申请中使用的术语“层”指包括具有厚度的区域的材料部分。层可以水平地、垂直地和/或沿锥形表面延伸。
本申请中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。应当理解的是，在本文中提及的“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
本申请实施例可以适用于2T场景，其中一个晶体管为读晶体管，另一个为写晶体管。本申请以2T0C场景为例说明。2T0C(2Transistor 0Capacitor，双晶体管无电容)结构的存储单元的应用越来越广泛。但是，包括2T0C结构的存储单元的存储器的集成密度还有待提高。
本申请的存储单元可以是二维阵列，也可以是3D堆叠。
存储器包括多个存储单元，本申请实施例提供一种新型结构的2T0C存储单元，在空间上更加有利于高密度存储单元的设计，在工艺上更有利于产业化的存储单元，以及3D存储器。2T0C存储单元包括两个晶体管，其中一个晶体管为读晶体管，另一晶体管为写晶体管。图1示出了本申请提供的2T0C存储单元的逻辑电路图。
如图1所示，2T0C存储单元包括写晶体管(T1)和读晶体管(T2)，其中，写晶体管(T1)的栅极用于连接写入字线(WWL)，写晶体管(T1)的源极和漏极中的一个电极用于连接写入位线(WBL)，写晶体管(T1)的源极和漏极中的另一个电极用于连接读晶体管(T2)的栅极。写晶体管(T1)中与读晶体管(T2)的栅极连接的电极和读晶体管(T2)的栅极之间构成用于存储数据的存储节点(SN)。读晶体管(T2)的源极和漏极中的一个电极用于连接读取字线(RWL)，读晶体管的源极和漏极中的另一个电极用于连接读取位线(RBL)。
在一种可能实现方式中，写晶体管(T1)或读晶体管(T2)可以为N型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物-半导体场效应晶体管)，可以为P型MOSFET。
在图1所示的逻辑电路图下，通过写入字线(WWL)给写晶体管(T1)的栅极施加较大的电压，导通写晶体管(T1)；在需要写入“1”时，在写入位线(WBL)施加第一电压；在需要写入“0”时，在写入位线(WBL)施加第二电压。其中，第一电压和第二电压之间具有一定的电压差。通过判断读取位线(RBL)与读取字线(RWL)之间是否有电流通过来判断读取的数据是“1”还是“0”。
图2示出了本申请实施例提供的存储单元的结构示意图，其中，图2中的(1)示出了本申请实施例提供的存储单元的俯视图，图2中的(2)示出了本申请实施例提供的存储单元的A-A截面图。在图2中，第一方向和第三方向相互垂直且均平行于衬底，第二方向垂直于衬底。需要说明的是，图2中示出的第一方向、第二方向和第三方向仅为示例性举例，本申请实施例并不局限于此。在一些实施例中，第一方向还可以称为平行于衬底的平面内的行方向，第三方向还可以称为平行于衬底的平面内的列方向。
如图2所示，本申请实施例提供的存储单元100包括位于衬底上在衬底内沿平行于衬底的第一方向排布且相连接的第一晶体管110和第二晶体管120。第一晶体管110为写晶体管(T1)，第二晶体管120为读晶体管(T2)。也即，本申请实施例提供的存储单元100为一种2T0C存储单元，2T0C存储单元的数据读取过程是非破坏性的，无需很大的电容，有利于提高存储单元的集成度，降低存储单元的工艺条件。
第一晶体管110包括第一栅极111和第一半导体层112，第一栅极111沿垂直于衬底的第二方向延伸，第一半导体层112环绕第一栅极111的侧壁。第二晶体管120包括第二栅极121、栅极绝缘层130和第二半导体层122，第二栅极121与第一半导体层112连接，第二半导体层122包括沿第一方向排布的第一连接区123、沟道区124和第二连接区125，第二半导体层122的第二连接区125通过第二半导体层122的沟道区124与第二半导体层122的第一连接区123连接，第二半导体层122的第一连接区123比第二半导体层122的第二连接区125靠近第一半导体层112，第二栅极121环绕第二半导体层122的沟道区124。
此外，第一半导体层112、第二栅极121和第二半导体层122在平行于衬底的平面内沿着第一方向依次设置，第二栅极121与第一半导体层112的侧表面接触并与第二半导体层122通过栅极绝缘层130绝缘。示例性地，第二栅极121与第一半导体层112的垂直于第一方向的侧表面中距离第二栅极121最近的侧表面接触。
此种2T0C存储单元中的两个晶体管是沿平行于衬底的方向排布的，此种存储单元不仅可以在平行于衬底的平面内阵列排布，还可以在垂直于衬底的方向上堆叠，从而形成三维堆叠的存储器，有利于提高存储器的集成密度，进而提高存储器的存储密度。
需要说明的是，第一晶体管110和第二晶体管120沿第一方向排布，可以是指从第一晶体管110到第二晶体管120的排布方向为第一方向，也可以是指从第二晶体管120到第一晶体管110的排布方向为第一方向。同理地，第一半导体层112、第二栅极121和第二半导体层122沿着第一方向依次设置，可以是指从第一半导体层112到第二半导体层122的排布方向为第一方向，也可以是指从第二半导体层122到第一半导体层112的排布方向为第一方向。第二半导体层122的第一连接区123、第二半导体层122的沟道区124和第二半导体层122的第二连接区125沿第一方向排布，可以是指从第二半导体层122的第一连接区123到第二半导体层122的第二连接区125的排布方向为第一方向，也可以是指从第二半导体层122的第二连接区125到第二半导体层122的第一连接区123的排布方向为第一方向。
若从第一晶体管110到第二晶体管120的排布方向为第一方向，则从第一半导体层112到第二半导体层122的排布方向为第一方向，从第二半导体层122的第一连接区123到第二半导体层122的第二连接区125的排布方向为第一方向。若从第二晶体管120到第一晶体管110的排列方向为第一方向，则从第二半导体层122到第一半导体层112的排布方向为第一方向，从第二半导体层122的第二连接区125到第二半导体层122的第一连接区123的排布方向为第一方向。
第一晶体管110是一种垂直晶体管，第一晶体管110的第一栅极111用于与第一字线连接，通过第一字线向第一栅极111施加电压，能够控制第一晶体管110的导通或关断。第一栅极111沿垂直于衬底的第二方向延伸，第一栅极111在不同位置的横截面的面积可以相同，也可以不同，这与实际的制备工艺有关。其中，第一栅极111在任一位置的横截面是指利用平行于衬底的平面从该任一位置处截断第一栅极111后得到的平面。示例性地，第一字线还可以称为写入字线。
第一晶体管110的第一半导体层112是一种环绕型结构，横截面为环形，示例性地，第一半导体层112的横截面为如圆形、方形、椭圆形等。示例性地，第一栅极111具有垂直于衬底的侧壁(或者称为侧表面)，第一半导体层112用于环绕第一栅极111的侧壁。
第一晶体管110中的第一栅极111与第一半导体层112之间绝缘，也即第一栅极111和第一半导体层112之间存在栅极绝缘层(称为第一栅极绝缘层)。由于第一半导体层112环绕第一栅极111的侧壁，所以，第一栅极111和第一半导体层112之间的第一栅极绝缘层同样环绕第一栅极111的侧壁，以保证第一栅极111与第一半导体层112之间绝缘。
第一半导体层112包括沿第一方向排布的第一连接区113、沟道区114和第二连接区115。第二栅极121与第一半导体层112连接是指第二栅极121与第一半导体层112的第二连接区115连接，例如，第二栅极121与第一半导体层112的第二连接区115的侧表面接触。示例性地，若从第一晶体管110到第二晶体管120的排布方向为第一方向，则第一半导体层112的第一连接区113、第一半导体层112的沟道区114和第一半导体层112的第二连接区115沿第一方向排布是指从第一半导体层112的第一连接区113到第一半导体层112的第二连接区115的排布方向为第一方向；若从第二晶体管120到第一晶体管110的排布方向为第一方向，则第一半导体层112的第一连接区113、第一半导体层112的沟道区114和第一半导体层112的第二连接区115沿第一方向排布是指从第一半导体层112的第二连接区115到第一半导体层112的第一连接区113的排布方向为第一方向。
第一半导体层112具有垂直于衬底的侧壁，侧壁上具有间隔分布的两个区域，其中之一区域用于与第一位线连接，另一区域与第二晶体管120的第二栅极121连接。本申请实施例中，将第一半导体层112中用于与第一位线连接的区域称为第一半导体层112的第一连接区113，将第一半导体层112中用于与第二晶体管120的第二栅极121连接的区域称为第一半导体层112的第二连接区115。除包括第一连接区113和第二连接区115外，第一半导体层112还包括沟道区114。第一半导体层112的第二连接区115通过第一半导体层112的沟道区114与第一半导体层112的第一连接区113连接，也就是说，第一半导体层112的第一连接区113和第一半导体层112的第二连接区115之间在第一方向上的间隔区域为第一半导体层112的沟道区114。第一位线还可以称为写入位线。
在一些实施例中，第一半导体层112的第一连接区113还可以称为第一晶体管110的第一电极，第一半导体层112的第二连接区115还可以称为第一晶体管110的第二电极。在一些实施例中，第一晶体管110的第一电极为第一晶体管110的漏极，第一晶体管110的第二电极为第一晶体管110的源极；在另一些实施例中，第一晶体管110的第一电极为第一晶体管110的源极，第一晶体管110的第二电极为第一晶体管110的漏极。也就是说，第一晶体管110的源极和漏极在一些情况下可以互相调换。实际应用中可以按照电流的方向识别第一晶体管110的源极和漏极。
第一半导体层112的沟道区114用于形成第一晶体管110的沟道，在示例性实施例中，第一半导体层112的沟道区114用于形成水平沟道。一些实施例中，水平沟道可以理解为沟道长度方向在平行于衬底的平面内，其中，沟道长度方向是指第一晶体管110的第一电极和第二电极之间的导电路径的方向。
本申请实施例所述的水平沟道可以理解为非垂直沟道的一种，大体上或大约，沟道在平行衬底的平面内延伸，可以理解为沟道的长度方向或载流子的传输方向在与衬底平行的平面内的实施例。沟道与衬底平行可以是大约平行，误差可以在10度以内，在实际应用中视有效源极和漏极之间的相对位置而定。在一些实施方式中，该水平沟道可以为平面型沟道(planar channel)，也可以为环形沟道，具体视第一半导体层112、源极、漏极的形状以及相对位置等因素而定。
本申请实施例中的第一晶体管110为栅极垂直于衬底，且沟道为水平沟道的晶体管，可以减小垂直衬底方向存储单元尺寸，且可以方便制作结构紧凑的2T0C存储单元的3D堆叠，简化工艺。
示例性地，第一半导体层112的沟道区114可以包括至少一个沟道层，例如，包括一个沟道层，或者包括沿第三方向并列排布的两个或两个以上沟道层等。不同沟道层的尺寸可以相同，也可以不同，这与实际的制备工艺有关。例如，第一半导体层112的沟道区114包括沿第三方向并列排布的两个沟道层，这两个沟道层的长度相同，这两个沟道层的宽度也相同，其中，任一沟道层的宽度为第一半导体层112在第二方向上的尺寸，任一沟道层的长度为第一半导体层112中的第一电极和第二电极在第一方向上的距离，例如，第一半导体层112中的第一电极和第二电极在第一方向上的最短距离。
一些实施方式中，第一半导体层112的沟道区114与所连接的第一连接区113和第二连接区115的导电性不同。比如，第一半导体层112的沟道区114为金属氧化物半导体，第一半导体层112的第一连接区113和第二连接区115的导电性高于金属氧化物半导体，实际应用中可以通过测试导电性区别。第一半导体层112的沟道区、第一连接区113、第二连接区115的主体材料可以相同，导电性较高的区域可以通过掺杂实现。
一些实施方式中，第一半导体层112的沟道区114与所连接的第一连接区113和第二连接区115的导电性相同。比如，第一半导体层112的沟道区114、第一连接区113和第二连接区115均为多晶硅或金属氧化物半导体，其导电性可以接近导体或半导体。
在制备时，第一半导体层112的沟道区114、第一连接区113和第二连接区115可以在相同工艺条件下通过一次工艺形成，因此，该实施例中，第一半导体层112的沟道区114、第一连接区113和第二连接区115在界限上区分不是特别明显。
第二晶体管120的第二栅极121是一种环绕第二半导体层122的沟道区124的结构。示例性地，第二栅极121除环绕第二半导体层122的沟道区124外，还环绕第二半导体层122的第一连接区123。第二栅极121环绕第二半导体层122的第一连接区123和沟道区124可以是指全环绕，也可以是指部分环绕。示例性地，第二栅极121可以环绕第二半导体层122的第二连接区125，也可以不环绕第二半导体层122的第二连接区125。第二栅极121能够控制所环绕的第二半导体层122的沟道区124导通或关断，当第二半导体层122的沟道区124导通时，第二半导体层122的第一连接区123和第二连接区125能够连通；当第二半导体层122的沟道区124关断时，第二半导体层122的第一连接区123和第二连接区125不连通。第二半导体层122的第一连接区123用于连接第二字线，第二半导体层122的第二连接区125用于连接第二位线，若第二半导体层122的第一连接区123和第二连接区125连通，则第二半导体层122的第一连接区123所连接的第二字线和第二连接区125所连接的第二位线之间有电流通过。示例性地，第二字线还可以称为读取字线，第二位线还可以称为读取位线。
第二晶体管120中的第二栅极121与第二半导体层122之间绝缘，也即第二栅极121和第二半导体层122之间存在栅极绝缘层130。
在示例性实施例中，第二栅极121具有第一表面、第二表面和第三表面，其中，第一表面垂直于第一方向，第二表面和第三表面垂直于第三方向，第二表面和第三表面均与第一表面连接。第一表面与第二半导体层122的第四表面平行，第二表面与第二半导体层122的第五表面平行，第三表面与第二半导体层122的第六表面平行。其中，第四表面为第二半导体层122的垂直于第一方向的表面中距离第一半导体层112最近的表面，第五表面和第六表面为第二半导体层122的垂直于第三方向且分别与第四表面连接的两个表面。第一表面和第四表面之间、第二表面和第五表面之间、第三表面和第六表面之间均通过栅极绝缘层130绝缘。
第四表面、第五表面和第六表面可视为第二半导体层122的至少对应第二半导体层122的第一连接区123和沟道区124的外表面，通过此种表面之间的位置关系来实现第二栅极121至少环绕第二半导体层122的第一连接区123和沟道区124的效果，第二晶体管120在平行于衬底的方向上的结构较为紧凑，从而有利于减少存储单元100在平行于衬底的方向上的占用空间，提高存储器的集成密度。
示例性地，第二栅极121还具有与第一表面相向设置的第七表面，第一半导体层112具有垂直于第一方向且与第七表面无间隙贴合的第八表面。其中，与第一表面相向设置的第七表面是指第二栅极121的与第一表面平行且位于第一表面的远离第二半导体层122的一侧的表面。通过第七表面和第八表面的无间隙贴合来实现第二栅极121与第一半导体层112的连接。上述第八表面是指第一半导体层112的垂直于第一方向的表面中与第二栅极121距离最近的表面。第七表面和第八表面无间隙贴合是指第七表面和第八表面之间不具有其他膜层。
在一些实施例方式中，第七表面和第八表面尺寸相同且整体贴合。也就是说，第七表面在第三方向上的尺寸与第八表面在第三方向上的尺寸相同，且第七表面在第二方向上的尺寸与第八表面在第二方向上的尺寸相同。整体贴合是指尺寸相同的两个表面正对贴合，不存在未贴合的部分。此种情况能够加大第二栅极121与第一半导体层112的连接面积，保证连接的可靠性，且制备工艺较为简单。
需要说明的是，在一些实施例中，第七表面和第八表面的尺寸也可以不相同，例如，第七表面在第三方向上的尺寸与第八表面在第三方向上的尺寸不相同，和/或，第七表面在第二方向上的尺寸与第八表面在第二方向上的尺寸不相同。
在一些实施例中，第二半导体层122的第一连接区123还可以称为第二晶体管120的第一电极，第二半导体层122的第二连接区125还可以称为第二晶体管120的第二电极。在一些实施例中，第二晶体管120的第一电极为第二晶体管120的漏极，第二晶体管120的第二电极为第二晶体管120的源极；在另一些实施例中，第二晶体管120的第一电极为第二晶体管120的源极，第二晶体管120的第二电极为第二晶体管120的漏极。也就是说，第二晶体管120的源极和漏极在一些情况下可以互相调换。实际应用中可以按照电流的方向识别第二晶体管120的源极和漏极。
第二半导体层122的沟道区124用于形成第二晶体管120的沟道，在示例性实施例中，第二半导体层122的沟道区124用于形成水平沟道。示例性地，第二半导体层122的沟道区124可以包括至少一个沟道层，例如，包括一个沟道层，或者包括沿第三方向并列排布的两个或两个以上沟道层等。不同沟道层的尺寸可以相同，也可以不同，这与实际的制备工艺有关。例如，第二半导体层122的沟道区124包括沿第三方向并列排布的两个沟道层，这两个沟道层的长度相同，这两个沟道层的宽度也相同，其中，任一沟道层的宽度为第二半导体层122在第二方向上的尺寸，任一沟道层的长度为第二半导体层122中的第一电极和第二电极在第一方向上的距离，例如，第二半导体层122中的第一电极和第二电极在第一方向上的最短距离。
一些实施方式中，第二半导体层122的沟道区124与所连接的第一连接区123和第二连接区125的导电性不同。比如，第二半导体层122的沟道区124为金属氧化物半导体，第二半导体层122的第一连接区123和第二连接区125的导电性高于金属氧化物半导体，实际应用中可以通过测试导电性区别。第二半导体层122的沟道区124、第一连接区123、第二连接区125的主体材料可以相同，导电性较高的区域可以通过掺杂实现。
一些实施方式中，第二半导体层122的沟道区124与所连接的第一连接区123和第二连接区125的导电性相同。比如，第二半导体层122的沟道区124、第一连接区123和第二连接区125均为多晶硅或金属氧化物半导体，其导电性可以接近导体或半导体。
在制备时，第二半导体层122的沟道区124、第一连接区123和第二连接区125可以在相同工艺条件下通过一次工艺形成，因此，该实施例中，第二半导体层的沟道区124、第一连接区123和第二连接区125在界限上区分不是特别明显。
在示例性实施例中，第二半导体层122环绕第一支撑结构设置，第一支撑结构沿第二方向延伸。此种设置方式有利于简化第二半导体层122的制备工艺，且便于制备与第二半导体层122的第一连接区123连接的第二字线以及与第二半导体层122的第二连接区125连接的第二位线。示例性地，第一支撑结构为一种不导电的结构，以便于将第二半导体层122的第一连接区123所连接的第二字线和第二半导体层122的第二连接区125所连接的第二位线电隔离，避免短路。
对于第二半导体层122环绕第一支撑结构设置的情况，第二半导体层122的第一连接区123包括第二半导体层122中位于第一支撑结构的第一侧的区域，第二半导体层122的第二连接区125包括第二半导体层122中位于第一支撑结构的第二侧的区域。其中，第一支撑结构的第一侧和第一支撑结构的第二侧为第一支撑结构的垂直于第一方向的两侧，第一支撑结构的第一侧比第一支撑结构的第二侧靠近第一半导体层112。
需要说明的是，第二半导体层122的第一连接区123可以仅包括第二半导体层122中位于第一支撑结构的第一侧的区域，也可以既包括第二半导体层122中位于第一支撑结构的第一侧的区域，又包括第二半导体层122中位于第一支撑结构的第三侧和第四侧的部分区域。第二半导体层122的第二连接区125可以仅包括第二半导体层122中位于第一支撑结构的第二侧的区域，也可以既包括第二半导体层122中位于第一支撑结构的第二侧的区域，又包括第二半导体层122中位于第一支撑结构的第三侧和第四侧的部分区域。其中，第一支撑结构的第三侧和第四侧是指第一支撑结构的垂直于第三方向的两侧。
若第二半导体层122的第一连接区123包括第二半导体层122中位于第一支撑结构的第三侧和第四侧的部分区域，第二半导体层122的第二连接区125包括第二半导体层122中位于第一支撑结构的第三侧和第四侧的部分区域，则第二半导体层122的第一连接区123包括的第二半导体层122中位于第一支撑结构的第三侧的部分区域和第二半导体层122的第二连接区125包括的第二半导体层122中位于第一支撑结构的第三侧的部分区域通过第二半导体层122的沟道区124间隔；第二半导体层122的第一连接区123包括的第二半导体层122中位于第一支撑结构的第四侧的部分区域和第二半导体层122的第二连接区125包括的第二半导体层122中位于第一支撑结构的第四侧的部分区域通过第二半导体层122的沟道区124间隔。此种情况下，第二半导体层122的沟道区124仅包括第二半导体层122中位于第一支撑结构的第三侧和第四侧的区域。
对于第二半导体层122的第一连接区123仅包括第二半导体层122中位于第一支撑结构的第一侧的区域，第二半导体层122的第二连接区125仅包括第二半导体层122中位于第一支撑结构的第二侧的区域的情况，第二半导体层122的第一连接区123可以包括第二半导体层122中位于第一支撑结构的第一侧的全部区域或部分区域，第二半导体层122的第二连接区125可以包括第二半导体层122中位于第一支撑结构的第二侧的全部区域或部分区域。若第二半导体层122的第一连接区123仅包括第二半导体层122中位于第一支撑结构的第一侧的部分区域，第二半导体层122的第二连接区125仅包括第二半导体层122中位于第一支撑结构的第二侧的部分区域，则第二半导体层122的沟道区124除包括位于第二半导体层122中位于第一支撑结构的第三侧和第四侧的区域外，还包括第二半导体层122中位于第一支撑结构的第一侧的部分区域和位于第一支撑结构的第二侧的部分区域，以保证第二半导体层122的第一连接区123和第二连接区125可以通过沟道区124连接。
在示例性实施例中，第二栅极121为垂直于衬底的曲面膜层，曲面膜层的横截面为朝第一方向开口的U型状，U型状曲面膜层的底部与第一半导体层112接触，U型状曲面膜层的内表面上依次形成栅极绝缘层130和第二半导体层122。U型状曲面膜层的底部可以为曲面，也可以为平面，U型状曲面膜层的底部与第一半导体层112的第二连接区115的侧表面接触。
在示例性实施例中，第二半导体层122依照U型状曲面膜层的内表面的形状形成包含U型状结构的第一部分，以及沿着U型状结构开口在第一方向上延伸的第二部分，第一部分对应U型状结构的底部用于与读取字线(也即第二字线)连接，第二部分用于与读取位线(也即第二位线)连接。示例性地，包含U型状结构的第一部分还可以包含平行于衬底的表面以及朝向U型状结构的中心线且相隔离的凸起。
示例性地，第一部分包括第二半导体层122的第一连接区123和沟道区124，第一部分中用于与读取字线(也即第二字线)连接的部分为第二半导体层122的第一连接区123，第一部分中除第二半导体层122的第一连接区123外的部分为第二半导体层122的沟道区124。示例性地，第一部分中对应第二半导体层122的沟道区124的部分具有朝向U型状结构的中心线且相隔离的凸起。第二部分为第二半导体层122的第二连接区125。
在示例性实施例中，第一半导体层112的主表面沿着第二方向延伸。第一半导体层112的主表面是指第一半导体层112中面积较大的表面，如，第一半导体层112的垂直于第一方向的表面和垂直于第三方向的表面。
在示例性实施例中，第一半导体层112在第二方向上的尺寸、第二栅极121在第二方向上的尺寸、栅极绝缘层130在第二方向上的尺寸相同。也就是说，第一半导体层112、第二栅极121和栅极绝缘层130在垂直于衬底的方向上的厚度相同。
在示例性实施例中，第一半导体层112、第二栅极121和栅极绝缘层130均位于平行于衬底的第一绝缘层和第二绝缘层之间，其中，第一绝缘层与衬底的距离大于第二绝缘层与衬底的距离。第一半导体层112、第二栅极121和栅极绝缘层130均从第一绝缘层的下表面延伸到第二绝缘层的上表面。第一绝缘层的下表面是指第一绝缘层的平行于衬底的两个表面中距离衬底较近的表面，第二绝缘层的上表面是指第二绝缘层的平行于衬底的两个表面中距离衬底较远的表面。也就是说，第一半导体层112、第二栅极121和栅极绝缘层130位于同样的两个水平的绝缘层(第一绝缘层和第二绝缘层)之间，且各自的平行于衬底的上下表面分别与两个水平的绝缘层接触。
本申请实施例还提供了一种包括如图2所示的存储单元的存储器。图3示出了本申请实施例提供的存储器的结构示意图。其中，图3中的(1)是本申请实施例提供的存储器的俯视图，图3中的(2)是本申请实施例提供的存储器的A-A截面图，图3中的(3)是本申请实施例提供的存储器的B-B截面图。在图3中，第一方向和第三方向相互垂直且均平行于衬底，第二方向垂直于衬底。图3中示出的第一方向、第二方向和第三方向仅为示例性举例，本申请实施例并不局限于此。
图3示出的存储器为一种三维存储器，具有较高的集成密度和存储密度。需要说明的是，图3中示出的结构仅为存储器的部分结构，本申请实施例并不局限于此。为便于区分，在图3中，对由相同类型的材料制备的部件利用相同的填充方式进行了填充，对由不同类型的材料制备的部件利用不同的填充方式进行了填充。图3中的(1)所示的俯视图中由虚线表示的结构表示存储器内部存在但在俯视视角下不可见的结构。
参见图3，该存储器包括多个第一字线200、多个第一位线300、多个第二字线400、多个第二位线500以及在衬底上垂直堆叠的多个存储单元层。
每个存储单元层包括多个阵列排布的存储单元100，也即，每个存储单元层由多个在第一方向间隔排布的存储单元列构成，或者由在第三方向间隔排布的存储单元行构成。存储单元100包括沿平行于衬底的第一方向排布的第一晶体管110和第二晶体管120；第一晶体管110的第一栅极111沿垂直于衬底的第二方向延伸，第一晶体管110的第一半导体层112环绕第一栅极111的侧壁；第二晶体管120的第二栅极121与第一半导体层112连接，第二栅极121环绕第二晶体管120的第二半导体层122。存储单元100的介绍详见图2所示的实施例，此处不再加以赘述。
本申请实施例中，多个第一字线200和多个第二字线400均沿第二方向延伸，每个第一字线200与堆叠的各个存储单元100的第一栅极111连接，每个第二字线400与堆叠的各个存储单元100的第二半导体层122连接。示例性地，堆叠的各个存储单元100是指多个存储单元层中在同一位置堆叠的各个存储单元100。在一些实施例中，多个存储单元层中在同一位置堆叠的各个存储单元100可以构成一个存储单元串，则每个第一字线200与一个存储单元串中的各个存储单元100的第一栅极111连接，每个第二字线400与一个存储单元串中的各个存储单元100的第二半导体层122连接。示例性地，多个存储单元层中在同一位置堆叠的各个存储单元100是指多个存储单元层中在衬底上的投影重合或近似重合的存储单元100。
多个第一位线300和多个第二位线500均沿垂直于第一方向和第二方向的第三方向延伸，每个第一位线300与每个存储单元层中的一个存储单元列中的各个存储单元100的第一半导体层112连接，每个第二位线500与一个存储单元列中的各个存储单元100的第二半导体层122连接。
示例性地，每个第二字线400与堆叠的各个存储单元100的第二半导体层122连接是指每个第二字线400与堆叠的各个存储单元100的第二半导体层122的第一连接区123连接。每个第一位线300与每个存储单元层中的一个存储单元列中的各个存储单元100的第一半导体层112连接是指每个第一位线300与每个存储单元层中的一个存储单元列中的各个存储单元100的第一半导体层112的第一连接区113连接。每个第二位线500与一个存储单元列中的各个存储单元100的第二半导体层122连接是指每个第二位线500与一个存储单元列中的各个存储单元100的第二半导体层122的第二连接区125连接。
每个存储单元列和每个存储单元串均包括多个存储单元100。每个存储单元列包括的存储单元100的数量以及每个存储单元串包括的存储单元100的数量可以根据实际的制备需求确定。示例性地，不同存储单元列包括的存储单元100的数量相同，不同存储单元串包括的存储单元100的数量相同，以便于存储器能够通过较为简化的工艺一体成型。需要说明的是，图3所示的结构仅以每个存储单元列包括两个存储单元100，每个存储单元串包括三个存储单元100为例，但本申请实施例并不局限于此，也即每个存储单元列还可以包括两个以上(如，4个、8个、16个)的存储单元100，每个存储单元串还可以包括两个存储单元100或者包括三个以上(如，4个、5个、8个等)存储单元100。
示例性地，不同的第一字线200与不同的存储单元串中的存储单元100的第一栅极111连接，也就是说，不同的存储单元串不共享第一字线200，以便于通过不同的第一字线200方便地对不同的存储单元串中的存储单元100进行控制。不同的第一位线300与不同的存储单元列中的存储单元100的第一半导体层112连接，也就是说，不同的存储单元列不共享第一位线300，以便于通过不同的第一位线300方便地对不同的存储单元列中的存储单元100进行控制。不同的第二字线400与不同的存储单元串中的存储单元100的第二半导体层122连接，也就是说，不同的存储单元串不共享第二字线400，以便于通过不同的第二字线400方便地对不同的存储单元串中的存储单元100进行控制。不同的第二位线500与不同的存储单元列中的存储单元100的第二半导体层122连接，也就是说，不同的存储单元列不共享第二位线500，以便于通过不同的第二位线500方便地对不同的存储单元列中的存储单元100进行控制。在一些实施例中，在不影响数据读写的情况下，在第一方向相邻的两个存储单元列可以共享同一个第一位线300，在第一方向相邻的两个存储单元列也可以共享同一个第二位线500。
示例性地，第一字线200和第一位线300可以在数据写入过程中使用，因此第一字线200还可以称为写入字线(简称为WWL)，第一位线300还可以称为写入位线(简称WBL)。第二字线400和第二位线500可以在数据读取过程中使用，因此第二字线400还可以称为读取字线(简称为RWL)，第二位线500还可以称为读取位线(简称为RBL)。
根据图3可知，存储单元列中的多个存储单元100的第一半导体层112在第三方向上彼此隔离，如，通过绝缘层隔离；存储单元列中的多个存储单元100的第二栅极121在第三方向上彼此隔离，如，通过绝缘层隔离。存储单元串中的多个存储单元100的第一半导体层112在第二方向上彼此隔离，如，通过绝缘层隔离；存储单元串中的多个存储单元100的第二栅极121在第二方向上彼此隔离，如，通过绝缘层隔离。
本申请实施例中，每个第一位线300与一个存储单元列中的各个存储单元100的第一半导体层112连接，从而通过一个第一位线300同时对一个存储单元列中的各个存储单元100的第一半导体层112进行控制。第一半导体层112包括第一连接区113、沟道区114和第二连接区115。每个存储单元列中的各个存储单元100的第一半导体层112与同一个第一位线300连接是指每个存储单元列中的各个存储单元100的第一半导体层112的第一连接区113与同一个第一位线300连接。也即，一个第一位线300能够同时对一个存储单元列中的各个存储单元100的第一半导体层112的第一连接区113施加电压。
在示例性实施例中，每个第一位线300和每个第一位线300所连接的各个存储单元100的第一半导体层112均位于平行于衬底的第一绝缘层和第二绝缘层之间，其中，第一绝缘层与衬底的距离大于第二绝缘层与衬底的距离。每个第一位线300和各个存储单元100的第一半导体层112均从第一绝缘层的下表面延伸到第二绝缘层的上表面。也就是说，每个第一位线300和每个第一位线300所连接的各个存储单元100的第一半导体层112位于同样的两个水平的绝缘层(第一绝缘层和第二绝缘层)之间，且各自的平行于衬底的上下表面分别与两个水平的绝缘层接触。此种结构能够保证每个第一位线300和所连接的各个存储单元100的第一半导体层112在垂直于衬底的方向上的厚度相同，保证第一位线300和第一半导体层112的连接紧密性以及简化第一位线300和第一半导体层112的制备工艺。
在示例性实施例中，每个第一位线300的晶体管连接表面与每个第一位线300所连接的一个存储单元列中的各个存储单元100的第一半导体层112的位线连接表面无间隙贴合，以实现第一位线300与存储单元100的第一半导体层112的连接。其中，晶体管连接表面为每个第一位线300的垂直于第一方向的表面中与每个第一位线300所连接的一个存储单元列距离最近的表面，位线连接表面为每个存储单元100的第一半导体层112的垂直于第一方向的表面中与每个第一位线300距离最近的表面。晶体管连接表面是第一位线300具有的用于与第一晶体管110连接的表面，位线连接表面是存储单元100具有的用于与第一位线300连接的表面。一个存储单元列中的每个存储单元100均具有一个位线连接表面。上述晶体管连接表面和位线连接表面仅从表面具有的功能的角度进行命名，本申请实施例并不局限于此，在一些实施例中，上述晶体管连接表面和位线连接表面还可以有其他命名。
示例性地，晶体管连接表面在第二方向的尺寸与位线连接表面在第二方向的尺寸相同，以简化制备工艺。
示例性地，多个存储单元列中，在第一方向相邻的两个存储单元列可以完全相同，也可以镜面对称，本申请实施例对此不加以限定。两个存储单元列镜面对称具有两种情况：两个存储单元列中的相应的存储单元100通过各自的第二晶体管120相邻；或者，两个存储单元列中的相应的存储单元100通过各自的第一晶体管110相邻。
两个存储单元列中相应的存储单元100是指两个存储单元列中位于同一行的存储单元100。对于两个存储单元列中的相应的存储单元100通过各自的第二晶体管120相邻的情况，在第一方向的排布方向下，前一个存储单元列中的存储单元100为第一类型的存储单元，后一个存储单元列中的相应存储单元100为第二类型的存储单元，其中，第一类型的存储单元是指从第一晶体管110到第二晶体管120的排布方向为第一方向的存储单元100，第二类型的存储单元是指从第二晶体管120到第一晶体管110的排布方向为第一方向的存储单元100。
对于两个存储单元列中的相应的存储单元100通过各自的第一晶体管110相邻的情况，在第一方向的排布方向下，前一个存储单元列中的存储单元100为第二类型的存储单元，后一个存储单元列中的相应存储单元100为第一类型的存储单元。
示例性地，如图3所示，若多个存储单元列中在第一方向相邻的两个存储单元列镜面对称，则对于在第一方向相邻且呈相应的存储单元100通过各自的第一晶体管110相邻的每两个存储单元列(称为第一存储单元列和第二存储单元列)，第一存储单元列所连接的第一位线300和第二存储单元列所连接的第一位线300通过第一隔离层600相隔离。也就是说，不同的存储单元列与不同的第一位线300连接，若两个存储单元列所连接的第一位线300距离较近，则需要利用隔离层将距离较近的第一位线300隔离，以便于利用不同的第一位线300对不同的存储单元列进行准确的控制。示例性地，第一隔离层600是一个沿第三方向延伸且沿第二方向延伸的面状结构。
本申请实施例中，每个第二位线500与一个存储单元列中的各个存储单元100的第二半导体层122连接，例如，每个第二位线500与一个存储单元列中的各个存储单元100的第二半导体层122的第二连接区125连接，从而通过一个第二位线500同时对一个存储单元列中的各个存储单元100的第二半导体层122的第二连接区125进行控制。也即，一个第二位线500能够同时对一个存储单元列中的各个存储单元100的第二半导体层122的第二连接区125施加电压。
在示例性实施例中，每个第二位线500所连接的各个存储单元100的第二半导体层122具有沿着U型状结构开口在第一方向上延伸的第二部分，每个第二位线500包括深入第二部分的第三子部以及连接第三子部的第四子部，第三子部沿第一方向延伸，第四子部沿第三方向延伸。示例性地，第二部分用于形成第二半导体层122的第二连接区125，则每个第二位线500包括深入第二半导体层122的第二连接区125的第三子部以及连接第三子部的第四子部。示例性地，第四子部为沿第三方向延伸的柱状，第三子部为第四子部侧壁的凸起。第三子部垂直于第四子部且位于第四子部的第一侧，第四子部的第一侧为第四子部的垂直于第一方向的两侧中靠近每个存储单元列所连接的第一位线300的一侧。
换言之，每个存储单元列所连接的第二位线500包括被每个存储单元列中的各个存储单元100的第二半导体层122的第二连接区125分别环绕的第三子部以及用于连接各个第三子部的第四子部。一个存储单元列中的每个存储单元100的第二半导体层122的第二连接区125均环绕一个第三子部，也就是说，每个存储单元列所连接的第二位线500包括的第三子部的数量与每个存储单元列包括的存储单元100的数量相同。每个存储单元列所连接的第二位线500中的第四子部用于将各个第三子部连接起来。第四子部为沿第三方向延伸的柱状，如，长方体柱状；第三子部为垂直于第四子部的柱状，如，长方体柱状；第三子部位于第四子部的第一侧，第四子部的第一侧为第四子部的垂直于第一方向的两侧中靠近每个存储单元列所连接的第一位线300的一侧。
示例性地，如图3所示，若多个存储单元列中在第一方向相邻的两个存储单元列镜面对称，则对于在第一方向相邻且呈相应的存储单元100通过各自的第二晶体管120相邻的每两个存储单元列(称为第三存储单元列和第四存储单元列)，第三存储单元列所连接的第二位线500和第四存储单元列所连接的第二位线500通过第二隔离层700相隔离。也就是说，不同的存储单元列与不同的第二位线500连接，若两个存储单元列所连接的第二位线500距离较近，则需要利用隔离层将距离较近的第二位线500隔离，以便于利用不同的第二位线500对不同的存储单元列进行准确的控制。示例性地，第二隔离层700是一个沿第三方向延伸且沿第二方向延伸的面状结构。
本申请实施例中，每个第一字线200与堆叠的各个存储单元100(也即一个存储单元串中的各个存储单元100)的第一栅极111连接，从而通过一个第一字线200同时对堆叠的各个存储单元100的第一栅极111进行控制，也即，一个第一字线200能够同时对堆叠的各个存储单元100的第一栅极111施加电压。
在示例性实施例中，每个第一字线200所连接的各个存储单元100的第一栅极111为每个第一字线200的一部分，各个存储单元100的第一半导体层112之间间隔设置且均环绕每个第一字线200的侧壁。此种方式能够节省第一字线200的制备材料，降低第一字线200的制备成本，简化第一字线200的制备工艺。
在示例性实施例中，每个第一字线200为垂直于衬底的柱状，如，长方体柱状。
在示例性实施例中，如图3所示，每个第一字线200为垂直于衬底的柱状，且每个第一字线200中对应各个存储单元100(一个存储单元串中的各个存储单元100)的第一半导体层112的部分向平行于衬底的方向延伸。换言之，每个第一字线200具有向各个存储单元100的第一半导体层112延伸的凸起。此种情况下，各个存储单元100的第一半导体层112之间间隔设置且包裹凸起。此种结构能够使不同存储单元100的第一半导体层112电学或物理断开，从而减少寄生MOS效应。
在示例性实施例中，每个第一字线200包括所连接的各个存储单元100的第一栅极111以及用于连接各个存储单元100的第一栅极111的第一连接线。示例性地，由于存储单元100的第一栅极111垂直于衬底，所以第一连接线也可以垂直于衬底，以节省第一连接线的制备材料。例如，第一连接线具有多个间隔的连接子线，每个连接子线用于连接在第二方向相邻的两个存储单元100的第一栅极111。
示例性地，每个第一字线200所连接的各个存储单元100的第一栅极111在衬底上的第一投影面重合。各个存储单元100的第一栅极111在衬底上的第一投影面的中心与第一连接线在衬底上的第二投影面的中心重合。示例性地，第一连接线具有多个间隔的连接子线，各个连接子线在衬底上的投影面重合，将各个连接子线在衬底上重合的投影面作为第一连接线在衬底上的第二投影面。第一投影面的中心与第二投影面的中心重合说明各个存储单元100的第一栅极111的中心与第一连接线的中心位于同一条垂直于衬底的直线上。
在一些实施例中，第一投影面的面积可以等于第二投影面的面积。也即，每个第一字线200所连接的各个存储单元100的第一栅极111的横截面的面积等于第一连接线的横截面的面积，此种情况下，每个第一字线200为一个垂直于衬底且各处的横截面的面积均相同的柱状结构。
在一些实施例中，第一投影面的面积也可以大于第二投影面的面积。也即，每个第一字线200所连接的各个存储单元100的第一栅极111的横截面的面积大于第一连接线的横截面的面积，此种情况下，每个第一字线200为一个垂直于衬底且具有向垂直于第一方向的两侧的凸起的柱状结构。其中，柱状结构的凸起位置即为每个第一字线200所连接的各个存储单元100的第一栅极111所在的位置。
本申请实施例中，每个第二字线400与堆叠的各个存储单元100(也即一个存储单元串中的各个存储单元100)的第二半导体层122连接，例如，每个第二字线400与堆叠的各个存储单元100(也即一个存储单元串中的各个存储单元100)的第二半导体层122的第一连接区123连接，从而通过一个第二字线400同时对堆叠的各个存储单元100的第二半导体层122的第一连接区123进行控制，也即，一个第二字线400能够同时对堆叠的各个存储单元100的第二半导体层122的第一连接区123施加电压。
在示例性实施例中，每个第二字线400所连接的各个存储单元100的第二半导体层122具有包含U型状结构的第一部分，每个第二字线400包括位于U型状结构开口的第一子部以及深入U型状结构底部的第二子部，第一子部沿第二方向延伸，第二子部沿平行于衬底的方向延伸。示例性地，第一子部为沿第二方向延伸的柱状，第二子部为第一子部侧壁的凸起。
示例性地，U型状结构底部对应第二半导体层122的第一连接区123，则每个第二字线400的第二子部深入第二半导体层122的第一连接区123。位于U型状结构开口的第一子部沿第二方向延伸且与第二子部连接。第二子部垂直于第一子部且位于第一子部的第一侧，其中，第一子部的第一侧为第一子部的垂直于第一方向的两侧中靠近堆叠的各个存储单元所连接的第一字线200的一侧。
换言之，每个第二字线400包括被堆叠的各个存储单元100的第二半导体层122的第一连接区123分别环绕的第二子部以及用于连接各个第二子部的第一子部。每个存储单元100的第二半导体层122的第一连接区123均环绕一个第二子部，也就是说，每个第二字线400包括的第二子部的数量与堆叠的各个存储单元100的数量相同。每个第二字线400中的第一子部用于将各个第二子部连接起来。第一子部为沿第二方向延伸的柱状，如，长方体柱状；第二子部为垂直于第一子部的柱状，如，长方体柱状；第二子部位于第一子部的第一侧，第一子部的第一侧为第一子部的垂直于第一方向的两侧中靠近堆叠的各个存储单元所连接的第一字线200的一侧。
在示例性实施例中，第一栅极111、第二栅极121、第一字线200、第一位线300、第二字线400和第二位线500的材料均为导电材料。示例性地，导电材料可以是指以金属元素为成分的合金或者组合金属元素的合金等。例如，氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物、以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。示例性地，第一栅极111、第二栅极121、第一字线200、第一位线300、第二字线400和第二位线500的材料可以相同，也可以不同。
在示例性实施例中，第一半导体层112和第二半导体层122的材料是半导体材料。半导体材料可以是指单晶半导体材料、多晶半导体材料、微晶半导体材料或非晶半导体材料等。示例性地，半导体材料可以包括但不限于单晶硅、多晶硅、锗、碳化硅、砷化镓、金属氧化物半导体、氮化物半导体等。示例性地，第一半导体层112和第二半导体层122的材料可以相同，也可以不同。
金属氧化物半导体的带隙为2eV以上，当半导体层的材料使用金属氧化物半导体时，可以实现关态电流极小的晶体管。此外，在半导体层的材料使用金属氧化物半导体的晶体管中，源极与漏极间的绝缘耐压高，从而可以提供可靠性良好的晶体管，进而提供可靠性良好的存储器，还可以提供输出电压大且高耐压的晶体管，进而提供输出电压大且高耐压的存储器。示例性地，第一半导体层112和/或第二半导体层122的材料为金属氧化物半导体，以使第一晶体管110和/或第二晶体管120实现为关态电流极小的晶体管。
示例性地，金属氧化物半导体可以包含铟或锌中的至少一种。示例性地，金属氧化物半导体也可以包含铝、镓、钇或锡等。示例性地，金属氧化物半导体也可以包含硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等中的一种或多种。
示例性地，以金属氧化物半导体包含铟、元素M及锌为例，元素M可以为铝、镓、钇或锡等，也可以为硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等，还可以组合多个上述元素。示例性地，包含铟、镓及锌的金属氧化物半导体可以称为铟镓锌氧化物(IGZO)。示例性地，若一个晶体管的半导体层的材料为IGZO，则该晶体管可以称为IGZO MOSFET。
在示例性实施例中，第一栅极绝缘层、栅极绝缘层130、第一隔离层600、第二隔离层700以及绝缘层的材料均为绝缘材料。需要说明的是，第一栅极绝缘层、栅极绝缘层130、第一隔离层600、第二隔离层700以及绝缘层的材料可以相同，也可以不同。
示例性地，绝缘材料可以是指具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。示例性地，当进行晶体管的微型化及高集成化时，由于栅极绝缘层的薄膜化，有时会发生泄漏电流等的问题，因此，用作栅极绝缘层的绝缘材料可以使用high-k(高介电常数)材料，high-k材料可以在保持物理厚度的同时实现晶体管工作时的低电压化。示例性地，介电常数高的绝缘材料可以是指氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
本申请实施例提供一种存储器的制备方法，可用于制备上述图3所示的存储器。与上述实施例相同或相应的部分，以下将不做赘述。示例性地，本申请提供的制备方法是一种通过一体成型的方式制备存储器的方法，也即存储器的结构能够在同一时间制备得到，有利于降低工艺成本和热预算。
图4至图18为本申请实施例提供的存储器的制备方法中一些步骤对应的结构示意图。在图4至图18中，第一方向和第三方向相互垂直且均平行于衬底，第二方向垂直于衬底。需要说明的是，图4至图18中示出的第一方向、第二方向和第三方向仅为示例性举例，本申请实施例并不局限于此。
以下将结合附图对本申请实施例提供的存储器的制备方法进行详细说明。如图19所示，存储器的制备方法包括以下步骤1901至步骤1905。
步骤1901：提供衬底800；在衬底800上交替沉积第一导电层810和第一绝缘层820，得到堆叠结构。
衬底800是用于支撑存储器的基板，衬底800上可以制备一个或多个膜层。衬底800的类型可以为绝缘体衬底、半导体衬底、导电体衬底等。其中，绝缘体衬底可以包括玻璃衬底、石英衬底、蓝宝石衬底、氧化锆衬底、树脂衬底等。半导体衬底可以包括以硅或锗等为材料的半导体衬底、或者碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等的化合物半导体衬底等。导电体衬底可以包括石墨衬底、金属衬底、合金衬底、导电树脂衬底等。在一些实施例中，衬底800还可以为柔性衬底，例如，聚酰亚胺(PI)衬底，聚对苯二甲酸乙二酯(PET)衬底或经表面处理的聚合物软膜衬底等。
通过在衬底800上交替沉积第一导电层810和第一绝缘层820能够得到堆叠结构，存储器通过对该堆叠结构进行处理制备得到。第一导电层810可以通过沉积导电材料得到，第一绝缘层820可以通过沉积绝缘材料得到。本申请实施例对沉积第一导电层810的方式以及沉积第一绝缘层820的方式不加以限定，也可以通过相同的方式沉积，也可以通过不同的方式沉积。示例性地，沉积材料的方式包括但不限于溅射、蒸镀、化学气相沉积、原子层沉积等。
示例性地，在交替沉积第一导电层810和第一绝缘层820之后，还可以在顶表面覆盖(如，涂覆或沉积等)保护层，该保护层用于对交替沉积的第一导电层810和第一绝缘层820进行保护，例如，该保护层用于在对堆叠结构刻蚀时，对无需刻蚀的第一导电层810和第一绝缘层820进行保护；再例如，该保护层用于在需要进行平坦化处理(如，抛光)时，对无需平坦化的第一导电层810和第一绝缘层820进行保护。示例性地，保护层可以包括一个或多个层，保护层可以是绝缘的膜层。
例如，覆盖有保护层的堆叠结构如图4所示。其中，图4中的(1)是覆盖有保护层的堆叠结构的俯视图，图4中的(2)是覆盖有保护层的堆叠结构的A-A截面图。需要说明的是，图4中仅示出了交替堆叠的三个第一导电层810和三个第一绝缘层820，但本申请实施例并不局限于此，可以根据需要堆叠更多，比如，交替堆叠数百个第一导电层810和数百个第一绝缘层820。
步骤1902：基于堆叠结构，形成沿第三方向延伸的多个第二位线500以及形成与多个第二位线500连接的多个第二晶体管120。
在一种可能实现方式中，基于堆叠结构，形成沿第三方向延伸的多个第二位线500以及形成与多个第二位线500连接的多个第二晶体管120的过程包括以下步骤1902a至步骤1902f：
步骤1902a：沿第二方向刻蚀堆叠结构，形成沿第三方向延伸的第一凹槽以及在第三方向间隔排布且关于第一凹槽镜像对称的第二凹槽，第一凹槽和第二凹槽均贯穿堆叠结构。
第一凹槽沿第三方向延伸且贯穿堆叠结构。示例性地，第一凹槽沿第三方向延伸可以理解为第一凹槽在第三方向的尺寸与堆叠结构在第三方向的尺寸相同。第一凹槽贯穿堆叠结构可以理解为第一凹槽的底部裸露衬底800。示例性地，第一凹槽在一些实施例中还可以称为第一通孔。示例性地，第一凹槽可以为长方体凹槽。
除形成第一凹槽外，还形成第二凹槽，第二凹槽也贯穿堆叠结构，也即，第二凹槽的底部裸露衬底800。此外，第二凹槽在第三方向间隔排布且关于第一凹槽镜像对称。第一凹槽和第二凹槽可以通过沿第二方向对堆叠结构进行刻蚀得到，如，刻蚀可以是指湿法刻蚀或干法刻蚀等。第一凹槽和第二凹槽的尺寸以及形状等可以通过对堆叠结构上覆盖的保护层进行图案化得到。
在示例性实例中，第一凹槽可以直接沿第二方向刻蚀堆叠结构中的第一导电层810和第一绝缘层820得到，也可以沿第二方向刻蚀堆叠结构中位于第一预备填充槽内的第三牺牲材料得到，本申请实施例对此不加以限定。
以第一凹槽沿第二方向刻蚀堆叠结构中位于第一预备填充槽内的第三牺牲材料得到为例，第一预备填充槽是基于预先制备的用于定位第一凹槽的位置的第一预备凹槽形成的。此种情况下，在制备第一凹槽之前，还包括：沿第二方向刻蚀堆叠结构中的第一导电层810和第一绝缘层820，形成贯穿堆叠结构且沿第三方向延伸的第一预备凹槽；在第一预备凹槽的基础上对第一导电层810中的导电材料进行侧向刻蚀，形成第一预备填充槽；利用第三牺牲材料填充第一预备填充槽。示例性地，第一预备凹槽的尺寸与第一凹槽的尺寸相同。在第一预备凹槽的基础上对第一导电层810中的导电材料进行侧向刻蚀，可以形成第一预备填充槽。在第一预备凹槽的基础上对第一导电层810中的导电材料进行侧向刻蚀的刻蚀深度取决于实际的刻蚀工艺。
在制备出第一预备填充槽后，利用第三牺牲材料填充第一预备填充槽。第三牺牲材料可以为任一种牺牲材料。本申请实施例中的牺牲材料是指在后续工艺中便于替换为其他材料的材料，例如，便于通过刻蚀等工艺去除的材料等。例如，牺牲材料可以包括氧化硅、氧化铝、氧化钛等氧化物，也可以包括氮化硅、氮化钛、氮化铝、氮化镓、氮化铟等氮化物，还可以包括多晶硅等。
示例性地，除了可以预先制备第一预备填充槽外，还可以预先制备第二预备填充槽，第二预备填充槽在第二预备凹槽的基础上制备得到，第二预备凹槽用于定位后续制备第一位线300所依据的第三凹槽。第一预备凹槽和第二预备凹槽可以利用同一个图案化模板通过一个步骤制备得到，也可以利用两个图案化模板通过两个步骤制备得到，本申请实施例对此不加以限定。
示例性地，第二预备填充槽的制备过程包括：沿第二方向刻蚀堆叠结构中的第一导电层810和第一绝缘层820，形成贯穿堆叠结构且沿第三方向延伸的第二预备凹槽；在第二预备凹槽的基础上对第一导电层810中的导电材料进行侧向刻蚀，形成第二预备填充槽；利用第四牺牲材料填充第二预备填充槽。第一预备凹槽和第二预备凹槽的尺寸可以相同，也可以不同。基于第一预备凹槽对第一导电层810进行侧向刻蚀的刻蚀深度与基于第二预备凹槽对第一导电层810进行侧向刻蚀的刻蚀深度可以相同，也可以不同。填充第一预备填充槽所利用的第三牺牲材料与填充第二预备填充槽所利用的第四牺牲材料可以相同，也可以不同。
例如，利用第三牺牲材料填充第一预备填充槽和利用第四牺牲材料填充第二预备填充槽后的结构如图5所示。图5中的(1)示出了利用第三牺牲材料填充第一预备填充槽和利用第四牺牲材料填充第二预备填充槽后的结构的俯视图，图5中的(2)示出了利用第三牺牲材料填充第一预备填充槽和利用第四牺牲材料填充第二预备填充槽后的结构的A-A截面图。
需要说明的是，也可以不预先制备第一预备填充槽和第二预备填充槽，或者仅预先制备第一预备填充槽，或者仅预先制备第二预备填充槽等，本申请实施例对此不加以限定。
对于预先制备了第一预测填充槽的情况，沿第二方向刻蚀堆叠结构，形成沿第三方向延伸的第一凹槽以及在第三方向间隔排布且关于第一凹槽镜像对称的第二凹槽的实现过程包括：沿第二方向刻蚀堆叠结构中位于第一预备填充槽内的第三牺牲材料，形成沿第三方向延伸的第一凹槽；沿第二方向刻蚀堆叠结构中的第一导电层810和第一绝缘层820，形成在第三方向间隔排布且关于第一凹槽镜像对称的第二凹槽。例如，以预先制备了第一预备填充槽和第二预备填充槽为例，形成第一凹槽和第二凹槽后的结构可以如图6所示。图6中的(1)示出了形成第一凹槽和第二凹槽后的结构的俯视图，图6中的(2)示出了形成第一凹槽和第二凹槽后的结构的A-A截面图。
步骤1902b：在第一凹槽和第二凹槽的基础上对第一导电层810进行侧向刻蚀，形成第一待填充槽。
第一待填充槽为制备沿第三方向延伸的第二位线500以及与第二位线500连接的第二晶体管120所依据的槽。例如，一个第一待填充槽用于形成在第一方向相邻且镜像对称的两个存储单元列组所连接的第二位线500以及两个存储单元列组中的第二晶体管120。其中，一个存储单元列组包括各个存储单元层中在同一位置堆叠的存储单元列。在第三方向间隔排布的第二凹槽的数量取决于一个存储单元列中需要包括的存储单元100的数量。
第一待填充槽通过在第一凹槽和第二凹槽的基础上对第一导电层810进行侧向刻蚀得到。需要说明的是，对于第一凹槽而言，仅在第一凹槽的垂直于第一方向的两侧存在第一导电层810，因此，在第一凹槽的基础上对第一导电层810进行侧向刻蚀是指在第一凹槽的基础上对位于第一凹槽的垂直于第一方向的两侧的第一导电层810进行侧向刻蚀。对于第二凹槽而言，在第二凹槽的垂直于第一方向的两侧以及垂直于第三方向的两侧均存在第一导电层810，因此，在第二凹槽的基础上对第一导电层810进行侧向刻蚀是指在第二凹槽的基础上对位于第二凹槽的垂直于第一方向的两侧和垂直于第三方向的两侧的第一导电层810进行侧向刻蚀。示例性地，在第二凹槽的基础上对位于第二凹槽的垂直于第一方向的两侧的第一导电层810进行侧向刻蚀的刻蚀深度与对位于第二凹槽的垂直于第三方向的两侧的第一导电层810进行侧向刻蚀的刻蚀深度可以相同，也可以不同。
在第一凹槽和第二凹槽的基础上对第一导电层810进行侧向刻蚀后，关于第一凹槽镜像对称的两个第二凹槽之间的第一导电层810中的材料被全部刻蚀掉。
在示例性实施例中，对于第一凹槽直接通过对堆叠结构中的第一导电层810和第一绝缘层820进行刻蚀得到的情况，在第一凹槽和第二凹槽的基础上对第一导电层810进行侧向刻蚀，形成第一待填充槽的过程包括：在第一凹槽的基础上对第一导电层810中的导电材料进行侧向刻蚀，在第二凹槽的基础上对第一导电层810中的导电材料进行侧向刻蚀，形成第一待填充槽。
在示例性实施例中，对于第一凹槽通过沿第二方向刻蚀堆叠结构中位于第一预备填充槽内的第三牺牲材料得到的情况，在第一凹槽和第二凹槽的基础上对第一导电层810进行侧向刻蚀，形成第一待填充槽的过程包括：在第一凹槽的基础上对第一导电层810中的第三牺牲材料进行侧向刻蚀，在第二凹槽的基础上对第一导电层810中的导电材料进行侧向刻蚀，形成第一待填充槽。例如，以预先制备了第一预备填充槽和第二预备填充槽为例，形成第一待填充槽后的结构可以如图7所示。图7中的(1)示出了形成第一待填充槽后的结构的俯视图，图7中的(2)示出了形成第一待填充槽后的结构的A-A截面图。
步骤1902c：在第一待填充槽的侧壁依次沉积第一绝缘材料、第一半导体材料和第一牺牲材料。
第一绝缘材料可以为任一种绝缘材料，例如，具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。第一半导体材料可以为任一种半导体材料，例如，单晶硅、多晶硅、锗、碳化硅、砷化镓、金属氧化物半导体、氮化物半导体等。第一牺牲材料可以与第三牺牲材料和/或第四牺牲材料相同，也可以与第三牺牲材料和第四牺牲材料均不相同。
示例性地，通过ALD(Atomic Layer Deposition，原子层沉积)的方式在第一待填充槽的侧壁依次沉积第一绝缘材料、第一半导体材料和第一牺牲材料。本申请实施例对在第一待填充槽的侧壁沉积的第一绝缘材料的厚度、沉积的第一半导体材料的厚度以及沉积的第一牺牲材料的厚度不加以限定，可以根据实际的需求灵活控制。需要说明的是，在第一待填充槽的侧壁依次沉积第一绝缘材料、第一半导体材料和第一牺牲材料之后，第一待填充槽中不存在未被填充材料的区域。
例如，以预先制备了第一预备填充槽和第二预备填充槽为例，在第一待填充槽的侧壁依次沉积第一绝缘材料、第一半导体材料和第一牺牲材料后的结构可以如图8所示。图8中的(1)示出了在第一待填充槽的侧壁依次沉积第一绝缘材料、第一半导体材料和第一牺牲材料后的结构的俯视图，图8中的(2)示出了在第一待填充槽的侧壁依次沉积第一绝缘材料、第一半导体材料和第一牺牲材料后的结构的A-A截面图。
步骤1902d：沿第二方向刻蚀位于第一凹槽和第二凹槽内的第一半导体材料和第一牺牲材料，对刻蚀后的区域填充第二牺牲材料，基于第一待填充槽中未被刻蚀的材料以及刻蚀后填充的第二牺牲材料形成第一填充区。
第一待填充槽由第一凹槽、第二凹槽以及基于第一凹槽和第二凹槽对第一导电层810进行侧向刻蚀后得到的槽构成，在沿第二方向刻蚀位于第一凹槽和第二凹槽内的第一半导体材料和第一牺牲材料之后，第一待填充槽中未被刻蚀的材料包括位于第一凹槽和第二凹槽内的第一绝缘材料以及位于基于第一凹槽和第二凹槽对第一导电层810进行侧向刻蚀后得到的槽内的第一绝缘材料、第一半导体材料和第一牺牲材料。将位于第一凹槽和第二凹槽内的第一绝缘材料、位于基于第一凹槽和第二凹槽对第一导电层810进行侧向刻蚀后得到的槽内的第一绝缘材料、第一半导体材料和第一牺牲材料以及位于第一凹槽和第二凹槽内的第二牺牲材料构成的区域称为第一填充区。
示例性地，第二牺牲材料可以与第一牺牲材料、第三牺牲材料和/或第四牺牲材料相同，也可以与第一牺牲材料、第三牺牲材料和第四牺牲材料均不相同。
例如，以预先制备了第一预备填充槽和第二预备填充槽为例，形成第一填充区后的结构可以如图9所示。图9中的(1)示出了形成第一填充区后的结构的俯视图，图9中的(2)示出了形成第一填充区后的结构的A-A截面图。
步骤1902e：将第一填充区中位于第一凹槽内的第二牺牲材料以及第一填充区中位于镜像对称的第二凹槽之间的第一牺牲材料替换为第一导电材料。
第一导电材料可以为任一种导电材料，例如，氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物、以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。将第一填充区中位于第一凹槽内的第二牺牲材料以及第一填充区中位于镜像对称的第二凹槽之间的第一牺牲材料替换为第一导电材料的实现方式可以根据需求灵活设置，本申请实施例对此不加以限定。
在示例性实施例中，将第一填充区中位于第一凹槽内的第二牺牲材料以及第一填充区中位于镜像对称的第二凹槽之间的第一牺牲材料替换为第一导电材料的实现方式可以为：沿第二方向刻蚀掉第一填充区中位于第一凹槽内的第二牺牲材料，得到第一刻蚀槽，在第一刻蚀槽的基础上对第一填充区中位于镜像对称的第二凹槽之间的第一牺牲材料进行侧向刻蚀，得到第二刻蚀槽，在第二刻蚀槽中填充第一导电材料。
例如，以预先制备了第一预备填充槽和第二预备填充槽为例，将第一填充区中位于第一凹槽内的第二牺牲材料以及第一填充区中位于镜像对称的第二凹槽之间的第一牺牲材料替换为第一导电材料后的结构可以如图10所示。图10中的(1)示出了将第一填充区中位于第一凹槽内的第二牺牲材料以及第一填充区中位于镜像对称的第二凹槽之间的第一牺牲材料替换为第一导电材料后的结构的俯视图，图10中的(2)示出了将第一填充区中位于第一凹槽内的第二牺牲材料以及第一填充区中位于镜像对称的第二凹槽之间的第一牺牲材料替换为第一导电材料后的结构的A-A截面图。
步骤1902f：将第一导电材料所填充的区域中贯穿堆叠结构的第一导电材料替换为第二绝缘材料。
第一导电材料所填充的区域中贯穿堆叠结构的第一导电材料可视为位于第一凹槽内的第一导电材料，将此部分区域中的第一导电材料替换为第二绝缘材料，可以利用第二绝缘材料间隔与在第一方向相邻且镜像对称的存储单元列连接的第二位线500。第二绝缘材料可以与第一绝缘材料相同，也可以与第一绝缘材料不同。
在将第一导电材料所填充的区域中贯穿堆叠结构的第一导电材料替换为第二绝缘材料后，第一导电材料所填充的区域中未被替换的第一导电材料用于形成沿第三方向延伸的第二位线500；第一待填充槽中未被刻蚀的第一半导体材料用于形成与第二位线500连接的第二晶体管120的第二半导体层122，环绕第一待填充槽中未被刻蚀的第一半导体材料的第一导电层810用于形成第二晶体管120的第二栅极121。
例如，以预先制备了第一预备填充槽和第二预备填充槽为例，将第一导电材料所填充的区域中贯穿堆叠结构的第一导电材料替换为第二绝缘材料后的结构可以如图11所示。图11中的(1)示出了将第一导电材料所填充的区域中贯穿堆叠结构的第一导电材料替换为第二绝缘材料后的结构的俯视图，图11中的(2)示出了在将第一导电材料所填充的区域中贯穿堆叠结构的第一导电材料替换为第二绝缘材料后的结构的A-A截面图。
在图11中，填充有第一导电材料的区域为沿第三方向延伸的第二位线500所处的区域，填充有第一半导体材料的区域为第二晶体管120的第二半导体层122所处的区域，其中，填充有第一半导体材料的区域中环绕第一导电材料的区域为第二半导体层122的第二连接区125所处的区域，填充有第一半导体材料的区域中环绕第一牺牲材料的区域为第二半导体层122的第一连接区123所处的区域，填充有第一半导体材料的区域中除用于形成第二半导体层122的第二连接区125和第一连接区123外的区域为第二半导体层122中沟道区124所处的区域。环绕填充有第一半导体材料的区域的第一导电层810为第二晶体管120的第二栅极121所处的区域。
步骤1903：形成与多个第二晶体管120连接且沿第二方向延伸的多个第二字线400。
每个第二字线400与一个存储单元串中的各个第二晶体管120的第二半导体层122的第一连接区123连接。
在示例性实施例中，形成与多个第二晶体管120连接且沿第二方向延伸的多个第二字线400的过程包括：将第一填充区中位于第二凹槽的第一侧的第一牺牲材料和第一填充区中的目标区中的第二牺牲材料替换为第二导电材料，第二凹槽的第一侧为第二凹槽的垂直于第一方向的两侧中远离第一凹槽的一侧，目标区为第二凹槽内填充有第二牺牲材料的区域中靠近第二凹槽的第一侧且与衬底垂直的柱状区域；其中，第二导电材料用于形成与第二晶体管120连接且沿第二方向延伸的第二字线400。第二导电材料可以与第一导电材料相同，也可以与第一导电材料不同。
目标区为第二凹槽内填充有第二牺牲材料的区域中的一部分区域，除包括目标区外，第二凹槽内填充有第二牺牲材料的区域中还包括远离第二凹槽的第一侧且与衬底垂直的柱状区域。靠近第二凹槽的第一侧且与衬底垂直的柱状区域和远离第二凹槽的第一侧且与衬底垂直的柱状区域在第一方向上相邻且并列排布，构成第二凹槽内填充有第二牺牲材料的全部区域。也就是说，目标区在第二方向上的尺寸与第二凹槽内填充有第二牺牲材料的区域在第二方向上的尺寸相同，目标区在第三方向上的尺寸与第二凹槽内填充有第二牺牲材料的区域在第三方向上的尺寸相同，目标区在第一方向上的尺寸小于第二凹槽内填充有第二牺牲材料的区域在第一方向上的尺寸。
例如，以预先制备了第一预备填充槽和第二预备填充槽为例，将第一填充区中位于第二凹槽的第一侧的第一牺牲材料和第一填充区中的目标区中的第二牺牲材料替换为第二导电材料后的结构可以如图12所示。图12中的(1)示出了将第一填充区中位于第二凹槽的第一侧的第一牺牲材料和第一填充区中的目标区中的第二牺牲材料替换为第二导电材料后的结构的俯视图，图12中的(2)示出了将第一填充区中位于第二凹槽的第一侧的第一牺牲材料和第一填充区中的目标区中的第二牺牲材料替换为第二导电材料后的结构的A-A截面图。
步骤1904：基于堆叠结构，形成沿第三方向延伸的多个第一位线300。
第一位线300的数量与第二位线500的数量相同，一个第二位线500和与该一个第二位线500在第一方向间隔排布的一个第一位线300构成一个位线组。一个位线组中的两个位线之间设置有一个存储单元列，一个位线组中的第一位线300与该位线组对应的存储单元列中的各个存储单元100的第一半导体层112(如，第一半导体层112的第一连接区113)连接，一个位线组中的第二位线500与该位线组对应的存储单元列中的各个存储单元100的第二半导体层122(如，第二半导体层122的第二连接区125)连接。
在示例性实施例中，基于堆叠结构，形成多个第一位线300的过程包括以下步骤1904a至1904c：
步骤1904a：沿第二方向刻蚀堆叠结构，形成贯穿堆叠结构且沿第三方向延伸的第三凹槽。
第三凹槽用于形成第一位线300，例如，一个第三凹槽用于形成在第一方向相邻且镜像对称的两个存储单元列组所连接的第一位线300，一个存储单元列组包括多个存储单元层中在同一位置堆叠的各个存储单元列。第三凹槽贯穿堆叠结构，也即，第三凹槽的底部裸露衬底800。
在示例性实例中，第三凹槽可以直接沿第二方向刻蚀堆叠结构中的第一导电层810和第一绝缘层820得到，也可以沿第二方向刻蚀堆叠结构中位于第二预备填充槽内的第四牺牲材料得到，本申请实施例对此不加以限定。
以第三凹槽沿第二方向刻蚀堆叠结构中位于第二预备填充槽内的第四牺牲材料得到为例，第二预备填充槽是基于预先制备的用于定位第三凹槽的位置的第二预备凹槽形成的。此种情况下，在制备第三凹槽之前，需要先制备填充有第四牺牲材料的第二预备填充槽，制备填充有第四牺牲材料的第二预备填充槽的过程已在前文中叙述，此处不再赘述。
步骤1904b：在第三凹槽的基础上对第一导电层810进行侧向刻蚀，形成第二待填充槽。
对于第三凹槽而言，仅在第三凹槽的垂直于第一方向的两侧存在第一导电层810，因此，在第三凹槽的基础上对第一导电层810进行侧向刻蚀是指在第三凹槽的基础上对位于第三凹槽的垂直于第一方向的两侧的第一导电层810进行侧向刻蚀。
在示例性实施例中，对于第三凹槽直接通过对堆叠结构中的第一导电层810和第一绝缘层820进行刻蚀得到的情况，在第三凹槽的基础上对第一导电层810进行侧向刻蚀，形成第二待填充槽的过程包括：在第三凹槽的基础上对第一导电层810中的导电材料进行侧向刻蚀，形成第二待填充槽。
在示例性实施例中，对于第三凹槽通过沿第二方向刻蚀堆叠结构中位于第二预备填充槽内的第四牺牲材料得到的情况，在第三凹槽的基础上对第一导电层810进行侧向刻蚀，形成第二待填充槽的过程包括：在第三凹槽的基础上对第一导电层810中的第四牺牲材料进行侧向刻蚀，形成第二待填充槽。
步骤1904c：利用第三导电材料填充第二待填充槽；将第二待填充槽中贯穿堆叠结构的区域中的第三导电材料替换为第三绝缘材料。
其中，第二待填充槽中未被替换的第三导电材料用于形成沿第三方向延伸的多个第一位线300。
在制备出第二待填充槽后，在第二待填充槽中填充第三导电材料。第三导电材料可以与第一导电材料和/或第二导电材料相同，也可以与第一导电材料和第二导电材料均不相同。
在利用第三导电材料填充第二待填充槽后，将第二待填充槽中贯穿堆叠结构的区域中的第三导电材料替换为第三绝缘材料，第二待填充槽中贯穿堆叠结构的区域中的第三导电材料可视为位于第三凹槽内的第三导电材料，将此部分区域中的第三导电材料替换为第三绝缘材料，可以利用第三绝缘材料间隔与在第一方向相邻且镜像对称的存储单元列连接的第一位线300。第三绝缘材料可以与第一绝缘材料和/或第二绝缘材料相同，也可以与第一绝缘材料和第二绝缘材料均不相同。
将第二待填充槽中贯穿堆叠结构的区域中的第三导电材料替换为第三绝缘材料的实现方式可以根据需求灵活设置，本申请实施例对此不加以限定。在示例性实施例中，将第二待填充槽中贯穿堆叠结构的区域中的第三导电材料替换为第三绝缘材料的实现方式可以为：沿第二方向刻蚀掉第二待填充槽中贯穿堆叠结构的区域中的第三导电材料，得到第三刻蚀槽，在第三刻蚀槽中填充第三绝缘材料。
例如，将第二待填充槽中贯穿堆叠结构的区域中的第三导电材料替换为第三绝缘材料后的结构可以如图13所示。图13中的(1)示出了将第二待填充槽中贯穿堆叠结构的区域中的第三导电材料替换为第三绝缘材料后的结构的俯视图，图13中的(2)示出了将第二待填充槽中贯穿堆叠结构的区域中的第三导电材料替换为第三绝缘材料后的结构的A-A截面图。在图13中，填充有第三导电材料的区域为第一位线300所处的区域。
步骤1905：形成与多个第一位线300连接的多个第一晶体管110以及形成与多个第一晶体管110连接且沿第二方向延伸的多个第一字线200。
其中，一个第一晶体管110和一个第二晶体管120构成一个存储单元100。第一晶体管110的第一栅极111沿第二方向延伸，第一晶体管110的第一半导体层112环绕第一栅极111的侧壁；第二晶体管120的第二栅极121环绕第二晶体管120的第二半导体层122。
在示例性实施例中，形成多个第一位线300连接的多个第一晶体管110以及形成与多个第一晶体管110连接且沿第二方向延伸的多个第一字线200的过程包括以下步骤1905a至1905e：
步骤1905a：沿第二方向刻蚀堆叠结构，形成在第三方向间隔排布且关于第三凹槽镜像对称的第四凹槽，第四凹槽贯穿堆叠结构。
第四凹槽贯穿堆叠结构，也即，第四凹槽的底部裸露衬底800。第四凹槽在第三方向间隔排布且关于第三凹槽镜像对称。每个第四凹槽均用于制备一个存储单元串中的第一晶体管110。在第三方向间隔排布的第四凹槽的数量取决于一个存储单元列中需要包括的存储单元100的数量。示例性地，第四凹槽通过沿第二方向刻蚀堆叠结构中的第一导电层810和第一绝缘层820形成。
在示例性实施例中，形成第四凹槽之前，还包括：沿第二方向刻蚀堆叠结构，形成垂直于第三凹槽且贯穿堆叠结构的第六凹槽；在第六凹槽填充第五绝缘材料，第五绝缘材料用于形成在第三方向间隔第四凹槽的绝缘层。也就是说，为便于制备在第三方向间隔排布且关于第三凹槽镜像对称的第四凹槽，先制备出用于在第三方向间隔第四凹槽的绝缘层，该绝缘层填充有第五绝缘材料。示例性地，第六凹槽通过沿第二方向刻蚀堆叠结构中的第一导电层810和第一绝缘层820得到。第六凹槽垂直于第三凹槽，以便于将位于第三凹槽同一侧的第四凹槽在第三方向上隔离开。第五绝缘材料可以与第一绝缘材料、第二绝缘材料或第三绝缘材料中的任一绝缘材料相同，也可以与第一绝缘材料、第二绝缘材料和第三绝缘材料均不相同。
例如，在第六凹槽填充第五绝缘材料后的结构可以如图14所示。图14中的(1)示出了在第六凹槽填充第五绝缘材料后的结构的俯视图，图14中的(2)示出了在第六凹槽填充第五绝缘材料后的结构的B-B截面图。
步骤1905b：在第四凹槽的基础上对第一导电层810进行侧向刻蚀，形成与多个第一位线300接触的第三待填充槽。
一个第三待填充槽与一个存储单元串中的各个存储单元100连接的第一位线300接触，以便于制备一个与该第一位线300连接的第一晶体管110。
例如，形成第三待填充槽后的结构可以如图15所示。图15中的(1)示出了形成第三待填充槽后的结构的俯视图，图15中的(2)示出了形成第三待填充槽后的结构的A-A截面图。
步骤1905c：在第三待填充槽的侧壁依次沉积第二半导体材料和第五牺牲材料。
示例性地，通过ALD的方式在第三待填充槽的侧壁依次沉积第二半导体材料和第五牺牲材料。第二半导体材料可以与第一半导体材料相同，也可以与第一半导体材料不同。第五牺牲材料可以与前文中涉及的任一牺牲材料相同，也可以与前文中涉及的各个牺牲材料均不同。
例如，在第三待填充槽的侧壁依次沉积第二半导体材料和第五牺牲材料后的结构可以如图16所示。图16中的(1)示出了在第三待填充槽的侧壁依次沉积第二半导体材料和第五牺牲材料后的结构的俯视图，图16中的(2)示出了在第三待填充槽的侧壁依次沉积第二半导体材料和第五牺牲材料后的结构的A-A截面图。
步骤1905d：沿第二方向刻蚀位于第四凹槽内的第二半导体材料和第五牺牲材料，形成第五凹槽。
例如，形成第五凹槽后的结构可以如图17所示。图17中的(1)示出了形成第五凹槽后的结构的俯视图，图17中的(2)示出了形成第五凹槽后的结构的A-A截面图。
步骤1905e：在第五凹槽的基础上对第三待填充槽中未被刻蚀的第五牺牲材料进行侧向刻蚀，形成第四待填充槽；在第四待填充槽的侧壁依次沉积第四绝缘材料和第四导电材料。
第四绝缘材料可以与前文中所述的任一绝缘材料相同，也可以与前文中所述的各个绝缘材料均不相同。第四导电材料可以与前文中所述的任一导电材料相同，也可以与前文中所述的各个导电材料均不相同。
在第四待填充槽的侧壁依次沉积第四绝缘材料和第四导电材料后，第三待填充槽中未被刻蚀的第二半导体材料用于形成第一晶体管110的第一半导体层112，第四导电材料用于形成与第一晶体管110连接且沿第二方向延伸的第一字线200，第四导电材料中被每个第一半导体层112环绕的第四导电材料用于形成每个第一晶体管110第一栅极111。
例如，在第四待填充槽的侧壁依次沉积第四绝缘材料和第四导电材料后的结构可以如图18所示。图18中的(1)示出了在第四待填充槽的侧壁依次沉积第四绝缘材料和第四导电材料后的结构的俯视图，图18中的(2)示出了在第四待填充槽的侧壁依次沉积第四绝缘材料和第四导电材料后的结构的A-A截面图。
在图18中，填充有第二半导体材料的区域为第一晶体管110的第一半导体层112所处的区域，填充有第四导电材料的区域为与第一晶体管110连接的第一字线200所处的区域，第一字线200中被第二半导体材料环绕的区域为第一晶体管110的第一栅极111所处的区域。
示例性地，在上述一些步骤之后，例如，在刻蚀的步骤之后，在填充或沉积材料的步骤之后等，还包括对当前结构进行平坦化的后处理步骤，以保证当前结构的顶部是平坦的。本申请实施例对平坦化的后处理方式不加以限定，例如，可以基于CMP(ChemicalMechanical Polishing，化学机械抛光)的工艺实现平坦化。
需要说明的是，上述步骤1902和步骤1903为制备第二位线500、第二晶体管120和第二字线400的步骤，上述步骤1904和步骤1905为制备第一位线300、第一晶体管110和第一字线200的步骤，本申请实施例对制备第二位线500、第二晶体管120和第二字线400的步骤，以及制备第一位线300、第一晶体管110和第一字线200的步骤的执行先后顺序不加以限定。在一种实现方式中，在基于步骤1901形成堆叠结构后，先基于步骤1902和步骤1903制备第二位线500、第二晶体管120和第二字线400，再基于步骤1904和步骤1905制备第一位线300、第一晶体管110和第一字线200。在另一种实现方式中，在基于步骤1901形成堆叠结构后，先基于步骤1904和步骤1905制备第一位线300、第一晶体管110和第一字线200，再基于步骤1902和步骤1903制备第二位线500、第二晶体管120和第二字线400。
本申请实施例还提供了一种电子设备，如图20所示，该电子设备包括上述存储器。该电子设备可以包括但不限于是智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或智能移动终端等。
以上所述仅为本申请的示例性实施例，并不用以限制本申请，凡在本申请的原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (24)
1.一种存储单元，其特征在于，所述存储单元(100)包括沿平行于衬底的第一方向排布的第一晶体管(110)和第二晶体管(120)；所述第一晶体管(110)的第一栅极(111)沿垂直于所述衬底的第二方向延伸，所述第一晶体管(110)的第一半导体层(112)环绕所述第一栅极(111)的侧壁；
所述第二晶体管(120)的第二栅极(121)与所述第一半导体层(112)连接，所述第二栅极(121)环绕所述第二晶体管(120)的第二半导体层(122)的沟道区(124)，所述第一半导体层(112)、所述第二栅极(121)和所述第二半导体层(122)在平行于所述衬底的平面内沿着所述第一方向依次设置，所述第二栅极(121)为垂直于所述衬底的曲面膜层，所述曲面膜层的横截面为朝所述第一方向开口的U型状，所述U型状曲面膜层的底部与所述第一半导体层(112)接触，所述U型状曲面膜层的内表面上依次形成栅极绝缘层(130)和所述第二半导体层(122)。
2.根据权利要求1所述的存储单元，其特征在于，所述第二半导体层(122)依照所述U型状曲面膜层的内表面的形状形成包含U型状结构的第一部分，以及沿着所述U型状结构开口在所述第一方向上延伸的第二部分，所述第一部分对应所述U型状结构的底部用于与读取字线连接，所述第二部分用于与读取位线连接。
3.根据权利要求1所述的存储单元，其特征在于，所述第一半导体层(112)的主表面沿着所述第二方向延伸；所述第一半导体层(112)在所述第二方向上的尺寸、所述第二栅极(121)在所述第二方向上的尺寸、所述栅极绝缘层(130)在所述第二方向上的尺寸相同。
4.根据权利要求1所述的存储单元，其特征在于，所述第一半导体层(112)、所述第二栅极(121)和所述栅极绝缘层(130)均位于平行于所述衬底的第一绝缘层和第二绝缘层之间，所述第一半导体层(112)、所述第二栅极(121)和所述栅极绝缘层(130)均从所述第一绝缘层的下表面延伸到所述第二绝缘层的上表面。
5.一种存储器，其特征在于，所述存储器包括多个第一字线(200)、多个第一位线(300)、多个第二字线(400)、多个第二位线(500)以及在衬底上垂直堆叠的多个存储单元层；
每个存储单元层包括多个阵列排布的存储单元(100)，所述存储单元(100)包括沿平行于所述衬底的第一方向排布的第一晶体管(110)和第二晶体管(120)；所述第一晶体管(110)的第一栅极(111)沿垂直于所述衬底的第二方向延伸，所述第一晶体管(110)的第一半导体层(112)环绕所述第一栅极(111)的侧壁；所述第二晶体管(120)的第二栅极(121)与所述第一半导体层(112)连接，所述第二栅极(121)环绕所述第二晶体管(120)的第二半导体层(122)；
所述多个第一字线(200)和所述多个第二字线(400)均沿所述第二方向延伸，每个第一字线(200)与堆叠的各个存储单元(100)的第一栅极(111)连接，每个第二字线(400)与堆叠的各个存储单元(100)的第二半导体层(122)连接。
6.根据权利要求5所述的存储器，其特征在于，所述多个第一位线(300)和所述多个第二位线(500)均沿垂直于所述第一方向和所述第二方向的第三方向延伸，每个第一位线(300)与每个存储单元层中的一个存储单元列中的各个存储单元(100)的第一半导体层(112)连接，每个第二位线(500)与一个存储单元列中的各个存储单元(100)的第二半导体层(122)连接。
7.根据权利要求6所述的存储器，其特征在于，每个第一位线(300)和所述每个第一位线(300)所连接的各个存储单元(100)的第一半导体层(112)均位于平行于所述衬底的第一绝缘层和第二绝缘层之间，所述每个第一位线(300)和所述各个存储单元(100)的第一半导体层(112)均从所述第一绝缘层的下表面延伸到所述第二绝缘层的上表面。
8.根据权利要求6所述的存储器，其特征在于，第一存储单元列和第二存储单元列所连接的第一位线(300)通过第一隔离层(600)相隔离；其中，所述第一存储单元列和所述第二存储单元列在所述第一方向相邻且镜像对称。
9.根据权利要求5所述的存储器，其特征在于，每个第一字线(200)所连接的各个存储单元(100)的第一栅极(111)为所述每个第一字线(200)的一部分，所述各个存储单元(100)的第一半导体层(112)之间间隔设置且均环绕所述每个第一字线(200)的侧壁。
10.根据权利要求9所述的存储器，其特征在于，所述每个第一字线(200)中对应所述各个存储单元(100)的第一半导体层(112)的部分向平行于所述衬底的方向延伸。
11.根据权利要求5所述的存储器，其特征在于，每个第二字线(400)所连接的各个存储单元(100)的第二半导体层(122)具有包含U型状结构的第一部分，所述每个第二字线(400)包括位于所述U型状结构开口的第一子部以及深入所述U型状结构底部的第二子部，所述第一子部沿所述第二方向延伸，所述第二子部沿平行于所述衬底的方向延伸。
12.根据权利要求11所述的存储器，其特征在于，所述第一子部为沿所述第二方向延伸的柱状，所述第二子部为所述第一子部侧壁的凸起。
13.根据权利要求6所述的存储器，其特征在于，每个第二位线(500)所连接的各个存储单元(100)的第二半导体层(122)具有沿着U型状结构开口在所述第一方向上延伸的第二部分，所述每个第二位线(500)包括深入所述第二部分的第三子部以及连接所述第三子部的第四子部，所述第三子部沿所述第一方向延伸，所述第四子部沿所述第三方向延伸。
14.根据权利要求13所述的存储器，其特征在于，所述第四子部为沿所述第三方向延伸的柱状，所述第三子部为所述第四子部侧壁的凸起。
15.根据权利要求6所述的存储器，其特征在于，第三存储单元列和第四存储单元列所连接的第二位线(500)通过第二隔离层(700)相隔离；其中，所述第三存储单元列和所述第四存储单元列在所述第一方向相邻且镜像对称。
16.一种存储器的制备方法，其特征在于，所述制备方法用于制备存储器，所述存储器包括多个第一字线(200)、多个第一位线(300)、多个第二字线(400)、多个第二位线(500)以及在衬底(800)上垂直堆叠的多个存储单元层；每个存储单元层包括多个阵列排布的存储单元(100)，所述存储单元(100)包括沿平行于所述衬底(800)的第一方向排布的第一晶体管(110)和第二晶体管(120)；所述制备方法包括：
提供衬底(800)；在所述衬底(800)上交替沉积第一导电层(810)和第一绝缘层(820)，得到堆叠结构；
基于所述堆叠结构，形成沿第三方向延伸的多个第二位线(500)以及形成与所述多个第二位线(500)连接的多个第二晶体管(120)，所述第三方向垂直于所述第一方向和第二方向，所述第二方向垂直于所述衬底(800)；
形成与所述多个第二晶体管(120)连接且沿所述第二方向延伸的多个第二字线(400)；
基于所述堆叠结构，形成沿所述第三方向延伸的多个第一位线(300)；
形成与所述多个第一位线(300)连接的多个第一晶体管(110)以及形成与所述多个第一晶体管(110)连接且沿所述第二方向延伸的多个第一字线(200)；
其中，所述第一晶体管(110)的第一栅极(111)沿所述第二方向延伸，所述第一晶体管(110)的第一半导体层(112)环绕所述第一栅极(111)的侧壁；所述第二晶体管(120)的第二栅极(121)环绕所述第二晶体管(120)的第二半导体层(122)。
17.根据权利要求16所述的制备方法，其特征在于，所述基于所述堆叠结构，形成沿第三方向延伸的多个第二位线(500)以及形成与所述多个第二位线(500)连接的多个第二晶体管(120)，包括：
沿所述第二方向刻蚀所述堆叠结构，形成沿所述第三方向延伸的第一凹槽以及在所述第三方向间隔排布且关于所述第一凹槽镜像对称的第二凹槽，所述第一凹槽和所述第二凹槽均贯穿所述堆叠结构；
在所述第一凹槽和所述第二凹槽的基础上对所述第一导电层(810)进行侧向刻蚀，形成第一待填充槽；
在所述第一待填充槽的侧壁依次沉积第一绝缘材料、第一半导体材料和第一牺牲材料；沿所述第二方向刻蚀位于所述第一凹槽和所述第二凹槽内的第一半导体材料和第一牺牲材料，对刻蚀后的区域填充第二牺牲材料，基于所述第一待填充槽中未被刻蚀的材料以及刻蚀后填充的第二牺牲材料形成第一填充区；
将所述第一填充区中位于所述第一凹槽内的第二牺牲材料以及所述第一填充区中位于镜像对称的第二凹槽之间的第一牺牲材料替换为第一导电材料；将所述第一导电材料所填充的区域中贯穿所述堆叠结构的第一导电材料替换为第二绝缘材料；
其中，所述第一导电材料所填充的区域中未被替换的第一导电材料用于形成沿所述第三方向延伸的第二位线(500)；所述第一待填充槽中未被刻蚀的第一半导体材料用于形成与所述第二位线(500)连接的第二晶体管(120)的第二半导体层(122)，环绕所述第一待填充槽中未被刻蚀的第一半导体材料的第一导电层(810)用于形成所述第二晶体管(120)的第二栅极(121)。
18.根据权利要求17所述的制备方法，其特征在于，所述形成与所述多个第二晶体管(120)连接且沿所述第二方向延伸的多个第二字线(400)，包括：
将所述第一填充区中位于所述第二凹槽的第一侧的第一牺牲材料和所述第一填充区中的目标区中的第二牺牲材料替换为第二导电材料，所述第二凹槽的第一侧为所述第二凹槽的垂直于所述第一方向的两侧中远离所述第一凹槽的一侧，所述目标区为所述第二凹槽内填充有所述第二牺牲材料的区域中靠近所述第二凹槽的第一侧且与所述衬底垂直的柱状区域；
其中，所述第二导电材料用于形成与第二晶体管(120)连接且沿所述第二方向延伸的第二字线(400)。
19.根据权利要求17所述的制备方法，其特征在于，所述沿所述第二方向刻蚀所述堆叠结构，形成沿所述第三方向延伸的第一凹槽以及在所述第三方向间隔排布且关于所述第一凹槽镜像对称的第二凹槽之前，所述方法还包括：
沿所述第二方向刻蚀所述堆叠结构中的第一导电层(810)和第一绝缘层(820)，形成贯穿所述堆叠结构且沿所述第三方向延伸的第一预备凹槽；在所述第一预备凹槽的基础上对所述第一导电层(810)中的导电材料进行侧向刻蚀，形成第一预备填充槽；利用第三牺牲材料填充所述第一预备填充槽；
所述沿所述第二方向刻蚀所述堆叠结构，形成沿所述第三方向延伸的第一凹槽以及在所述第三方向间隔排布且关于所述第一凹槽镜像对称的第二凹槽，包括：
沿所述第二方向刻蚀所述堆叠结构中位于所述第一预备填充槽内的第三牺牲材料，形成沿所述第三方向延伸的第一凹槽；沿所述第二方向刻蚀所述堆叠结构中的第一导电层(810)和第一绝缘层(820)，形成在所述第三方向间隔排布且关于所述第一凹槽镜像对称的第二凹槽；
所述在所述第一凹槽和所述第二凹槽的基础上对所述第一导电层(810)进行侧向刻蚀，形成第一待填充槽，包括：
在所述第一凹槽的基础上对所述第一导电层(810)中的第三牺牲材料进行侧向刻蚀，在所述第二凹槽的基础上对所述第一导电层(810)中的导电材料进行侧向刻蚀，形成第一待填充槽。
20.根据权利要求16所述的制备方法，其特征在于，所述基于所述堆叠结构，形成沿所述第三方向延伸的多个第一位线(300)，包括：
沿所述第二方向刻蚀所述堆叠结构，形成贯穿所述堆叠结构且沿所述第三方向延伸的第三凹槽；
在所述第三凹槽的基础上对所述第一导电层(810)进行侧向刻蚀，形成第二待填充槽；
利用第三导电材料填充所述第二待填充槽；将所述第二待填充槽中贯穿所述堆叠结构的区域中的第三导电材料替换为第三绝缘材料；其中，所述第二待填充槽中未被替换的第三导电材料用于形成沿所述第三方向延伸的多个第一位线(300)。
21.根据权利要求20所述的制备方法，其特征在于，所述沿所述第二方向刻蚀所述堆叠结构，形成贯穿所述堆叠结构且沿所述第三方向延伸的第三凹槽之前，所述方法还包括：
沿所述第二方向刻蚀所述堆叠结构中的第一导电层(810)和第一绝缘层(820)，形成贯穿所述堆叠结构且沿所述第三方向延伸的第二预备凹槽；在所述第二预备凹槽的基础上对所述第一导电层(810)中的导电材料进行侧向刻蚀，形成第二预备填充槽；利用第四牺牲材料填充所述第二预备填充槽；
所述沿所述第二方向刻蚀所述堆叠结构，形成贯穿所述堆叠结构且沿所述第三方向延伸的第三凹槽，包括：
沿所述第二方向刻蚀所述堆叠结构中位于所述第二预备填充槽内的第四牺牲材料，形成贯穿所述堆叠结构且沿所述第三方向延伸的第三凹槽；
所述在所述第三凹槽的基础上对所述第一导电层(810)进行侧向刻蚀，形成第二待填充槽，包括：
在所述第三凹槽的基础上对所述第一导电层(810)中的第四牺牲材料进行侧向刻蚀，形成第二待填充槽。
22.根据权利要求20所述的制备方法，其特征在于，所述形成与所述多个第一位线(300)连接的多个第一晶体管(110)以及形成与所述多个第一晶体管(110)连接且沿所述第二方向延伸的多个第一字线(200)，包括：
沿所述第二方向刻蚀所述堆叠结构，形成在所述第三方向间隔排布且关于所述第三凹槽镜像对称的第四凹槽，所述第四凹槽贯穿所述堆叠结构；
在所述第四凹槽的基础上对所述第一导电层(810)进行侧向刻蚀，形成与所述多个第一位线(300)接触的第三待填充槽；在所述第三待填充槽的侧壁依次沉积第二半导体材料和第五牺牲材料；沿所述第二方向刻蚀位于所述第四凹槽内的第二半导体材料和第五牺牲材料，形成第五凹槽；
在所述第五凹槽的基础上对第三待填充槽中未被刻蚀的第五牺牲材料进行侧向刻蚀，形成第四待填充槽；在所述第四待填充槽的侧壁依次沉积第四绝缘材料和第四导电材料；
其中，所述第三待填充槽中未被刻蚀的第二半导体材料用于形成所述第一晶体管(110)的第一半导体层(112)，所述第四导电材料用于形成与第一晶体管(110)连接且沿所述第二方向延伸的第一字线(200)，所述第四导电材料中被每个第一半导体层(112)环绕的第四导电材料用于形成每个第一晶体管(110)第一栅极(111)。
23.根据权利要求22所述的制备方法，其特征在于，所述沿所述第二方向刻蚀所述堆叠结构，形成在所述第三方向间隔排布且关于所述第三凹槽镜像对称的第四凹槽之前，所述方法还包括：
沿所述第二方向刻蚀所述堆叠结构，形成垂直于所述第三凹槽且贯穿所述堆叠结构的第六凹槽；
在所述第六凹槽填充第五绝缘材料，所述第五绝缘材料用于形成在所述第三方向间隔所述第四凹槽的绝缘层。
24.一种电子设备，其特征在于，所述电子设备包括如权利要求5-15任一所述的存储器。
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