CN112635463A - 半导体存储器装置 - Google Patents

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Abstract

公开了半导体存储器装置。半导体存储器装置可以包括：多个层，沿竖直方向顺序地堆叠在基底上，所述多个层中的每个包括沿第一方向延伸的位线以及从位线沿与第一方向交叉的第二方向延伸的半导体图案；栅电极，延伸穿过所述多个层，并且包括延伸穿过半导体图案的竖直部和从所述竖直部延伸且面对半导体图案中的一个半导体图案的第一表面的第一水平部；以及数据存储元件，电连接到半导体图案中的所述一个半导体图案。数据存储元件包括：第一电极，电连接到半导体图案中的所述一个半导体图案；第二电极，位于第一电极上；以及介电层，位于第一电极与第二电极之间。

Description

半导体存储器装置
本申请要求于2019年10月8日在韩国知识产权局提交的第10-2019-0124881号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及一种半导体装置及其制造方法，更具体地，涉及一种具有改善的电特性的三维半导体存储器装置及其制造方法。
背景技术
半导体装置的较高的集成度会有利于满足消费者对优异性能和廉价价格的需求。在半导体装置的情况下，由于它们的集成度会是确定产品价格中的各种因素中的一个，所以提高的集成度会特别有利。在二维或平面半导体装置的情况下，由于它们的集成度可以主要由单位存储器单元所占据的面积决定，所以集成度会受到精细图案形成技术的水平影响。然而，用于提高图案精细度的极其昂贵的工艺设备会对提高二维或平面半导体装置的集成度设定了实际限制。为了克服这样的限制，近来已经提出包括三维布置的存储器单元的三维半导体存储器装置。
发明内容
发明构思的一些实施例提供了具有改善的电特性和可靠性特性的三维半导体存储器装置。
发明构思的一些实施例提供了制造具有改善的电特性和可靠性特性的三维半导体存储器装置的方法。
根据发明构思的一些实施例，半导体存储器装置可以包括：多个层，沿竖直方向顺序地堆叠在基底上，所述多个层中的每个包括沿第一方向延伸的位线以及从位线沿与第一方向交叉的第二方向延伸的半导体图案；栅电极，延伸穿过所述多个层并且包括延伸穿过半导体图案的竖直部和从所述竖直部延伸且面对半导体图案中的一个半导体图案的第一表面的第一水平部；以及数据存储元件，电连接到半导体图案中的所述一个半导体图案。数据存储元件可以包括：第一电极，电连接到半导体图案中的所述一个半导体图案；第二电极，位于第一电极上；以及介电层，位于第一电极与第二电极之间。
根据发明构思的一些实施例，半导体存储器装置可以包括：多个层，沿竖直方向顺序地堆叠在基底上，所述多个层中的每个包括沿第一方向延伸的位线以及从位线沿与第一方向交叉的第二方向延伸的半导体图案；栅电极，延伸穿过所述多个层；以及数据存储元件，电连接到半导体图案中的一个半导体图案。栅电极可以包括：竖直部，延伸穿过半导体图案；第一水平部，从所述竖直部延伸并且面对半导体图案中的所述一个半导体图案的第一表面；以及第二水平部，从所述竖直部延伸并且面对半导体图案中的所述一个半导体图案的与半导体图案中的所述一个半导体图案的第一表面背对的第二表面。
根据发明构思的一些实施例，半导体存储器装置可以包括：位线，在基底上沿第一方向延伸；半导体图案，沿与第一方向交叉的第二方向延伸，半导体图案包括第一杂质区、第二杂质区以及位于第一杂质区和第二杂质区之间的沟道区，第一杂质区电连接到位线；栅电极，包括延伸穿过半导体图案的沟道区的竖直部和从所述竖直部延伸且面对半导体图案的第一表面的第一水平部；以及数据存储元件，电连接到半导体图案的第二杂质区。沟道区可以围绕栅电极的所述竖直部。
根据发明构思的一些实施例，制造半导体存储器装置的方法可以包括：形成包括沿竖直方向顺序地堆叠在基底上的多个层的堆叠件，所述多个层中的每个包括顺序地堆叠在基底上的第一绝缘层、半导体层和第二绝缘层；通过去除半导体层中的每个的一部分来形成多个半导体图案；形成延伸穿过所述多个半导体图案的孔；通过所述孔去除第二绝缘层中的每个的一部分以形成从所述孔水平地延伸的多个凹进；在所述孔和所述多个凹进中形成栅电极；形成分别电连接到所述多个半导体图案的第一端的多条位线；以及形成电连接到所述多个半导体图案的第二端的多个数据存储元件。
附图说明
通过以下结合附图进行的描述，将更清楚地理解一些示例实施例。附图表示如在这里所描述的发明构思的非限制性示例实施例。
图1是示意性地示出根据发明构思的一些实施例的三维半导体存储器装置的单元阵列的电路图。
图2是示出根据发明构思的一些实施例的三维半导体存储器装置的透视图。
图3是示出根据发明构思的一些实施例的三维半导体存储器装置的平面图。
图4A至图4D是分别沿着图3的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。
图5是示意性地示出图3的存储器单元的透视图。
图6、图8、图10、图12、图14、图16、图18和图20是示出根据发明构思的一些实施例的制造三维半导体存储器装置的方法的平面图。
图7A、图9A、图11A、图13A、图15A、图17A、图19A和图21A分别是分别沿着图6、图8、图10、图12、图14、图16、图18和图20的线A-A'截取的剖视图。
图7B、图9B、图11B、图13B、图15B、图17B、图19B和图21B分别是分别沿着图6、图8、图10、图12、图14、图16、图18和图20的线B-B'截取的剖视图。
图13C、图19C和图21C分别是沿着图12、图18和图20的线C-C'截取的剖视图。
图22是沿着图3的线C-C'截取的剖视图，用于示出根据发明构思的一些实施例的三维半导体存储器装置。
应该注意的是，这些附图意图示出在某些示例实施例中使用的方法、结构和/或材料的一般特性，并且意图补充下面提供的书面描述。然而，这些附图不是按比例的，并且可能不精确地反映任何给定实施例的精确结构或性能特性，并且不应被解释为限定或限制示例实施例所包含的值或性质的范围。例如，为了清楚起见，可以减小或夸大层、区域和/或结构元件的相对厚度和位置。在各种附图中使用类似或相同的附图标记意图指示存在类似或相同的元件或特征。
具体实施方式
图1是示意性地示出根据发明构思的一些实施例的三维半导体存储器装置的单元阵列的电路图。
参照图1，根据发明构思的一些实施例的三维半导体存储器装置的单元阵列可以包括多个子单元阵列SCA。子单元阵列SCA可以沿第二方向D2布置。在一些实施例中，子单元阵列SCA可以如图1中所示在第二方向D2上彼此间隔开。
子单元阵列SCA中的每个可以包括多条位线BL、多条字线WL和多个存储器单元晶体管MCT。一个存储器单元晶体管MCT可以设置在一条字线WL与一条位线BL之间。
位线BL可以是设置在基底上并且与基底间隔开的导电图案(例如，金属线)。位线BL可以在第一方向D1上延伸。每个子单元阵列SCA中的位线BL可以在竖直方向(即，第三方向D3)上彼此间隔开。在一些实施例中，位线BL中的每条可以在第一方向D1上纵向延伸。
字线WL可以是在竖直方向(即，第三方向D3)上从基底延伸的导电图案(例如，金属线)。每个子单元阵列SCA中的字线WL可以在第一方向D1上彼此间隔开。在一些实施例中，字线WL中的每条可以在第三方向D3上纵向地延伸。
存储器单元晶体管MCT的栅电极可以连接到字线WL，存储器单元晶体管MCT的源电极可以连接到位线BL。存储器单元晶体管MCT中的每个可以包括数据存储元件DS。例如，数据存储元件DS可以是电容器，并且存储器单元晶体管MCT的漏电极可以连接到电容器。
图2是示出根据发明构思的一些实施例的三维半导体存储器装置的透视图。
参照图1和图2，参照图1描述的子单元阵列SCA中的一个可以设置在基底SUB上。基底SUB可以是例如硅基底、锗基底或硅-锗基底。
详细地，包括第一层L1、第二层L2和第三层L3的堆叠件SS可以设置在基底SUB上。堆叠件SS的第一层至第三层L1、L2和L3可以堆叠为在竖直方向上(即，在第三方向D3上)彼此间隔开。第一层至第三层L1、L2和L3中的每个可以包括多个半导体图案SP、多个数据存储元件DS和一条位线BL。第三方向D3可以是如图2中所示的与基底SUB的上表面延伸所沿的方向交叉(横穿基底SUB的上表面延伸所沿的方向)的方向。在一些实施例中，第三方向D3可以垂直于基底SUB的上表面。
半导体图案SP中的每个可以是具有在第二方向D2上延伸的线形、条形或柱形的图案。在一些实施例中，半导体图案SP中的每个可以在第二方向D2上纵向地延伸。作为示例，半导体图案SP可以由硅、锗或硅-锗形成或者可以包括硅、锗或硅-锗。半导体图案SP中的每个可以包括沟道区CH、第一杂质区SD1和第二杂质区SD2。沟道区CH可以置于第一杂质区SD1与第二杂质区SD2之间。沟道区CH可以与参照图1描述的存储器单元晶体管MCT的沟道区对应。第一杂质区SD1和第二杂质区SD2可以与参照图1描述的存储器单元晶体管MCT的源电极和漏电极对应。第二方向D2可以如图2中所示平行于基底SUB的上表面，并且第二方向D2可以被称为水平方向。第二方向D2可以与第三方向D3交叉，在一些实施例中，第二方向D2可以垂直于第三方向D3。
第一杂质区SD1和第二杂质区SD2可以是半导体图案SP的掺杂有杂质的区域。在一些实施例中，第一杂质区SD1和第二杂质区SD2的导电类型可以是n型或p型。第一杂质区SD1可以形成为与半导体图案SP的第一端相邻，第二杂质区SD2可以形成为与半导体图案SP的第二端相邻。第一端和第二端可以是半导体图案SP的两个相对的端部。
数据存储元件DS可以分别连接到半导体图案SP的第二端。数据存储元件DS可以分别连接到半导体图案SP的第二杂质区SD2。数据存储元件DS可以是用于存储数据的存储器元件。数据存储元件DS中的每个可以是使用电容器的存储器元件、使用磁性隧道结图案的存储器元件或者使用可变电阻材料(例如，相变材料)的存储器元件。在一些实施例中，数据存储元件DS中的每个可以是电容器。
位线BL中的每条可以是具有在第一方向D1上延伸的线形或条形的图案。位线BL可以被堆叠为在第三方向D3上彼此间隔开。位线BL可以由导电材料形成或者包括导电材料。例如，导电材料可以是掺杂的半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属材料(例如，钨、钛或钽)和金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的一种。位线BL可以是参照图1描述的位线BL。第一方向D1可以如图2中所示平行于基底SUB的上表面，并且第一方向D1可以被称为水平方向。第一方向D1可以与第二方向D2交叉，在一些实施例中，第一方向D1可以垂直于第二方向D2。第一方向D1可以与第三方向D3交叉，在一些实施例中，第一方向D1可以垂直于第三方向D3。
在下文中，将更详细地描述第一层L1作为第一层至第三层L1、L2和L3的示例。第一层L1中的半导体图案SP可以布置为在第一方向D1上彼此间隔开。第一层L1中的半导体图案SP可以位于相同的水平(例如，第一水平)处。第一层L1中的位线BL可以连接到第一层L1的半导体图案SP中的每个的第一端。在一些实施例中，位线BL可以直接连接到第一杂质区SD1。在一些实施例中，位线BL可以通过金属硅化物图案电连接到第一杂质区SD1。第二层L2和第三层L3可以被构造为具有与上述的第一层L1的特征基本相同或类似的特征。
栅电极GE可以设置在基底SUB上以穿透堆叠件SS。栅电极GE可以是具有在第三方向D3上延伸的线形或柱形的图案。在一些实施例中，栅电极GE中的每个可以如图2中所示在第三方向D3上纵向地延伸。栅电极GE可以布置在第一方向D1上。在一些实施例中，栅电极GE可以如图2中所示在第一方向D1上彼此间隔开。栅电极GE可以设置为与半导体图案SP的沟道区CH相邻。栅极绝缘层GI可以置于栅电极GE与沟道区CH之间。
栅极绝缘层GI可以是由例如高k介电材料、氧化硅、氮化硅和氮氧化硅中的至少一种形成或者包括例如高k介电材料、氧化硅、氮化硅和氮氧化硅中的至少一种的单层结构或多层结构。在一些实施例中，高k介电材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。栅电极GE可以由导电材料形成或者包括导电材料，并且导电材料可以是例如掺杂半导体材料、导电金属氮化物、金属材料和金属-半导体化合物中的一种。栅电极GE可以是参照图1描述的字线WL。
绝缘结构ISS可以设置在基底SUB上以沿着堆叠件SS的侧表面并且在第一方向D1上延伸。半导体图案SP的侧表面可以与绝缘结构ISS接触。绝缘结构ISS可以由氧化硅、氮化硅和氮氧化硅中的至少一种形成或者例如包括氧化硅、氮化硅和氮氧化硅中的至少一种。
尽管未示出，但是堆叠件SS中的空的空间可以填充有绝缘材料。绝缘材料可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。
图3是示出根据发明构思的一些实施例的三维半导体存储器装置的平面图。图4A至图4D是分别沿着图3的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。图5是示意性地示出图3的存储器单元的透视图。为了简明描述，先前参照图1和图2描述的元件将由相同的附图标记标识而不重复其重叠的描述，并且会在下面更详细地描述与已经描述的实施例的不同之处。
参照图3、图4A至图4D和图5，堆叠件SS可以设置在基底SUB上。堆叠件SS可以在第一方向D1上延伸。尽管未示出，但是多个堆叠件SS可以布置在第二方向D2上。
堆叠件SS可以包括顺序地堆叠在基底SUB上的第一层L1、第二层L2、第三层L3和第四层L4。第一层至第四层L1-L4中的每个可以包括第一绝缘层IL1、半导体图案SP和位线BL。尽管这里示出了四个层(即，第一层至第四层L1-L4)，但是可以在第四层L4上另外堆叠一个或更多个层。
半导体图案SP和位线BL可以设置在第一绝缘层IL1上。半导体图案SP和位线BL可以并排设置在第一绝缘层IL1上。第一绝缘层IL1可以使上层中的位线BL与下层中的位线BL在竖直方向(即，第三方向D3)上分开。第一绝缘层IL1可以使在第三方向D3上彼此相邻并且彼此间隔开的两条位线BL分开。
第一层至第四层L1-L4中的每个中的位线BL可以在第一方向D1上延伸。位线BL可以与半导体图案SP位于同一水平处。位线BL的侧表面可以面对半导体图案SP的侧表面。
位线BL可以由例如掺杂半导体材料、导电金属氮化物、金属和金属-半导体化合物中的至少一种形成或者包括例如掺杂半导体材料、导电金属氮化物、金属和金属-半导体化合物中的至少一种。半导体图案SP可以由例如半导体材料(例如，硅、锗或硅-锗)形成或者包括例如半导体材料(例如，硅、锗或硅-锗)。例如，第一绝缘层IL1可以从由氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层和含碳氮氧化硅层组成的组中选择。
在一些实施例中，多个半导体图案SP可以设置在第一层至第四层L1-L4中的每个中。第一层至第四层L1-L4中的每个中的半导体图案SP可以是在第二方向D2上从位线BL延伸的条形图案。半导体图案SP中的每个可以包括沟道区CH、第一杂质区SD1和第二杂质区SD2。沟道区CH可以置于第一杂质区SD1与第二杂质区SD2之间。位线BL可以电连接到半导体图案SP的第一杂质区SD1。
第一沟槽TR1可以被限定为穿透堆叠件SS。第一沟槽TR1可以位于每对相邻的半导体图案SP之间。竖直绝缘层VIP可以设置为填充第一沟槽TR1中的每个。竖直绝缘层VIP可以覆盖堆叠在基底SUB上的半导体图案SP的侧表面。竖直绝缘层VIP还可以覆盖堆叠的第一绝缘层IL1的侧表面。竖直绝缘层VIP可以由例如氧化硅、氮化硅和氮氧化硅中的至少一种形成或者包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。
栅电极GE可以设置为穿透竖直地堆叠在基底SUB上的半导体图案SP。在一些实施例中，多个栅电极GE可以在第一方向D1上以恒定间距布置。在一些实施例中，栅电极GE可以如图3中所示在第一方向D1上彼此间隔开均匀的距离。换言之，多个栅电极GE可以穿透堆叠件SS。在一些实施例中，栅电极GE中的每个可以如图4A中所示延伸穿过堆叠件SS。在一些实施例中，栅电极GE中的每个可以构成字线WL中的相应的一条字线WL。
栅电极GE中的每个可以包括柱状部PI以及从柱状部PI水平地延伸的第一水平延伸部HP1和第二水平延伸部HP2。柱状部PI可以穿透竖直地堆叠在基底SUB上的半导体图案SP。详细地，孔HO可以限定为穿透交替地堆叠在基底SUB上的半导体图案SP和第一绝缘层IL1。柱状部PI可以设置在孔HO中。柱状部PI可以从基底SUB的顶表面沿第三方向D3延伸。当在平面图中观看时，柱状部P1可以具有圆形或椭圆形形状。如在这里所使用的术语“柱状”是指包括底表面和从底表面沿竖直方向延伸的竖直部的形状。元件的竖直部可以具有或者可以不具有垂直于底表面的侧面。柱状部PI可以是栅电极GE的竖直部分。
半导体图案SP可以具有彼此背对的第一表面SPa和第二表面SPb。例如，第一表面SPa可以是半导体图案SP的顶表面，第二表面SPb可以是半导体图案SP的底表面。
栅电极GE的第一水平延伸部HP1可以设置在半导体图案SP的第一表面SPa上，栅电极GE的第二水平延伸部HP2可以设置在半导体图案SP的第二表面SPb上。第一水平延伸部HP1可以置于半导体图案SP与其上的第一绝缘层IL1之间，第二水平延伸部HP2可以置于半导体图案SP与其下的第一绝缘层IL1之间。半导体图案SP可以被夹在分别设置在其上和其下的第一水平延伸部HP1和第二水平延伸部HP2之间。
当在平面图中观看时，第一水平延伸部HP1可以与半导体图案SP叠置。当在平面图中观看时，第二水平延伸部HP2可以与半导体图案SP叠置。当在平面图中观看时，第一水平延伸部HP1和第二水平延伸部HP2中的每个可以是在第二方向D2上延伸的条形结构。
第一水平延伸部HP1在第二方向D2上的宽度可以基本等于第二水平延伸部HP2在第二方向D2上的宽度。第一水平延伸部HP1在第二方向D2上的宽度可以比半导体图案SP在第二方向D2上的宽度窄。
参照图5，半导体图案SP的沟道区CH可以置于第一水平延伸部HP1与第二水平延伸部HP2之间。根据发明构思的一些实施例的存储器单元的晶体管可以具有其中第一水平延伸部HP1和第二水平延伸部HP2分别设置在沟道区CH上和沟道区CH下的双栅极结构。半导体图案SP的沟道区CH可以围绕柱状部PI。根据发明构思的一些实施例的存储器单元晶体管可以具有其中沟道区CH围绕柱状部PI的沟道全包围(channel-all-around)栅极结构。换言之，存储器单元晶体管可以具有其中双栅极结构和沟道全包围栅极结构相组合的混合栅极结构。第一水平延伸部HP1和第二水平延伸部HP2都可以用作使沟道区CH设置在其间的栅极。
在根据发明构思的一些实施例的存储器单元晶体管中，沟道区CH可以包括用于在第一杂质区SD1与第二杂质区SD2之间传导载流子的第一路径PAT1和第二路径PAT2。换言之，载流子可以在栅电极GE的柱状部PI周围绕行以从第一杂质区SD1转移到第二杂质区SD2，或者反之亦然。
由于根据发明构思的一些实施例的存储器单元晶体管具有其中双栅极结构和沟道全包围栅极结构相组合的混合栅极结构，所以沟道区CH的物理状态可以由栅电极GE容易地控制。因此，可以改善半导体存储器装置的电特性。
返回参照图3和图4A至图4D，栅极绝缘层GI可以置于栅电极GE中的每个与半导体图案SP中的每个之间。栅极绝缘层GI可以是由例如高k介电材料、氧化硅、氮化硅和氮氧化硅中的至少一种形成或者包括例如高k介电材料、氧化硅、氮化硅和氮氧化硅中的至少一种的单层或多层结构。
数据存储元件DS可以分别电连接到半导体图案SP。数据存储元件DS中的每个可以包括第一电极EL1、介电层DL和第二电极EL2。堆叠件SS的数据存储元件DS可以共用一个介电层DL和一个第二电极EL2。换言之，多个第一电极EL1可以设置在堆叠件SS中，并且一个介电层DL可以覆盖第一电极EL1的表面。一个第二电极EL2可以设置在一个介电层DL上。第一电极EL1中的每个可以呈具有一个开口端的圆柱形状。第二电极EL2可以设置为填充第一电极EL1的圆柱形内部空间。如在这里所使用的“元件A覆盖元件B的表面”(或类似语言)指元件A在元件B的表面上，但不一定指元件A完全覆盖元件B的表面。如在这里所使用的“元件A填充元件B”(或类似语言)指元件A在元件B中，但不一定指元件A完全填充元件B。
第一电极EL1和第二电极EL2中的每个可以由例如金属材料(例如，钛、钽、钨、铜和铝)、导电金属氮化物(例如，氮化钛和氮化钽)和掺杂的半导体材料(例如，掺杂硅和掺杂锗)中的至少一种形成或者包括例如金属材料(例如，钛、钽、钨、铜和铝)、导电金属氮化物(例如，氮化钛和氮化钽)和掺杂的半导体材料(例如，掺杂硅和掺杂锗)中的至少一种。介电层DL可以由例如高k介电材料(例如，氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌酸铅锌或其组合)中的至少一种形成或者包括高k介电材料(例如，氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌酸铅锌或其组合)中的至少一种。
第一硅化物图案SC1可以置于位线BL与半导体图案SP之间。第二硅化物图案SC2可以置于半导体图案SP与第一电极EL1之间。位线BL可以经由第一硅化物图案SC1电连接到第一杂质区SD1。第一电极EL1可以经由第二硅化物图案SC2电连接到第二杂质区SD2。第一硅化物图案SC1和第二硅化物图案SC2可以由例如金属硅化物(例如，硅化钴)中的至少一种形成或者包括例如金属硅化物(例如，硅化钴)中的至少一种。
第一间隔件SPC1可以置于第一硅化物图案SC1与第一水平延伸部HP1和第二水平延伸部HP2之间。第二间隔件SPC2可以置于第二硅化物图案SC2与第一水平延伸部HP1和第二水平延伸部HP2之间。换言之，栅电极GE可以与第一硅化物图案SC1间隔开，并使第一间隔件SPC1和栅极绝缘层GI置于栅电极GE与第一硅化物图案SC1之间。栅电极GE可以与第二硅化物图案SC2间隔开，并使第二间隔件SPC2和栅极绝缘层GI置于栅电极GE与第二硅化物图案SC2之间。
绝缘结构ISS可以设置为沿着堆叠件SS的侧表面并且在第一方向D1上延伸。半导体图案SP的侧表面可以与绝缘结构ISS接触。绝缘结构ISS可以由例如氧化硅、氮化硅和氮氧化硅中的至少一种形成或者包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。
图6、图8、图10、图12、图14、图16、图18和图20是示出根据发明构思的一些实施例的制造三维半导体存储器装置的方法的平面图。图7A、图9A、图11A、图13A、图15A、图17A、图19A和图21A分别是分别沿着图6、图8、图10、图12、图14、图16、图18和图20的线A-A'截取的剖视图。图7B、图9B、图11B、图13B、图15B、图17B、图19B和图21B分别是分别沿着图6、图8、图10、图12、图14、图16、图18和图20的线B-B'截取的剖视图。图13C、图19C和图21C分别是沿着图12、图18和图20的线C-C'截取的剖视图。
参照图6、图7A和图7B，可以在基底SUB上形成堆叠件SS。堆叠件SS的形成可以包括在基底SUB上顺序地堆叠第一层至第四层L1-L4。
详细地，第一层至第四层L1-L4中的每个的形成可以包括形成第一绝缘层IL1、在第一绝缘层IL1上形成第二绝缘层IL2、在第二绝缘层IL2上形成半导体层SL以及在半导体层SL上形成第三绝缘层IL3。换言之，第一层至第四层L1-L4中的每个可以包括顺序地堆叠在基底SUB上的第一绝缘层IL1、第二绝缘层IL2、半导体层SL和第三绝缘层IL3。
第一绝缘层至第三绝缘层IL1、IL2和IL3可以例如从由氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层和含碳氮氧化硅层组成的组中选择。在一些实施例中，第二绝缘层IL2可以由与第三绝缘层IL3的材料相同的材料形成或者包括与第三绝缘层IL3的材料相同的材料。第二绝缘层IL2和第三绝缘层IL3可以由相对于第一绝缘层IL1具有蚀刻选择性的材料形成或者包括相对于第一绝缘层IL1具有蚀刻选择性的材料。例如，第一绝缘层IL1可以包括氧化硅层，第二绝缘层IL2和第三绝缘层IL3可以包括氮化硅层。半导体层SL可以由半导体材料(例如，硅、锗或硅-锗)形成或者包括半导体材料(例如，硅、锗或硅-锗)。
可以使堆叠件SS图案化以形成穿透(例如，延伸穿过)堆叠件SS的第一沟槽TR1。可以将第一沟槽TR1形成为暴露基底SUB的顶表面。第一沟槽TR1可以在第二方向D2上延伸以彼此平行。第一沟槽TR1可以在第一方向D1上以恒定间距布置。第一沟槽TR1可以如图6中所示在第一方向D1上彼此间隔开均匀的距离。
由于第一沟槽TR1，使得可以在第一层至第四层L1-L4中分别限定多个半导体图案SP。例如，半导体图案SP可以被限定在每对相邻的第一沟槽TR1之间。半导体图案SP中的每个可以是在第二方向D2上延伸的条形图案。半导体图案SP可以在第一方向D1上以恒定间距布置。半导体图案SP可以如图6中所示在第一方向D1上彼此间隔开均匀的距离。
可以在第一沟槽TR1中形成竖直绝缘层VIP。竖直绝缘层VIP可以由例如氧化硅、氮化硅和氮氧化硅中的至少一种形成或者包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。
参照图8、图9A和图9B，可以使堆叠件SS图案化以形成穿透堆叠件SS的多个孔HO。当在平面图中观看时，孔HO中的每个可以具有圆形或椭圆形形状。孔HO中的每个可以具有各种形状。孔HO可以布置在第一方向D1上。孔HO可以在第一方向D1上彼此间隔开。
可以将孔HO形成为穿透竖直地堆叠在基底SUB上的半导体图案SP。例如，可以将孔HO形成为穿透每个半导体图案SP在第一方向D1上的中心区域。孔HO的直径可以小于半导体图案SP在第一方向D1上的宽度。孔HO可以暴露竖直堆叠在基底SUB上的半导体图案SP的内侧表面。孔HO还可以暴露竖直地堆叠在基底SUB上的第一绝缘层至第三绝缘层IL1、IL2和IL3的内侧表面。在一些实施例中，每个孔HO可以不具有圆形形状，并且每个孔HO在第一方向D1上的宽度(例如，最宽宽度)可以小于半导体图案SP在第一方向D1上的宽度。
参照图10、图11A和图11B，可以部分地去除暴露于孔HO的第二绝缘层IL2和第三绝缘层IL3以形成第一凹进RS1。第二绝缘层IL2和第三绝缘层IL3的部分去除可以包括例如执行湿蚀刻工艺以选择性地蚀刻第二绝缘层IL2和第三绝缘层IL3。
第一凹进RS1可以从孔HO水平地延伸。例如，第一凹进RS1可以从孔HO沿第一方向D1和第二方向D2延伸。一对第一凹进RS1可以形成在第一层至第四层L1-L4中的每个中。例如，该对第一凹进RS1可以形成在半导体图案SP上和半导体图案SP下。半导体图案SP的第一表面SPa和第二表面SPb可以部分地暴露于第一凹进RS1。
参照图12、图13A、图13B和图13C，可以在孔HO和从孔HO延伸的第一凹进RS1中共形地形成栅极绝缘层GI。栅极绝缘层GI可以覆盖半导体图案SP的第一表面SPa和第二表面SPb的暴露部分。
可以在栅极绝缘层GI上形成第一间隔件SPC1和第二间隔件SPC2以部分地填充第一凹进RS1。第一间隔件SPC1和第二间隔件SPC2的形成可以包括例如在第一凹进RS1中形成间隔件层并且对间隔件层执行湿蚀刻工艺。
可以在栅极绝缘层GI上形成栅电极GE以填充第一凹进RS1和孔HO。栅电极GE可以包括填充第一凹进RS1的第一水平延伸部HP1和第二水平延伸部HP2以及填充孔HO的柱状部PI。第一水平延伸部HP1可以形成在半导体图案SP的第一表面SPa上，并且第二水平延伸部HP2可以形成在半导体图案SP的第二表面SPb上。在一些实施例中，柱状部PI在第一方向D1上的宽度(例如，最宽宽度)可以如图12中所示比半导体图案SP在第一方向D1上的宽度窄。在一些实施例中，柱状部PI在任何水平方向上的宽度可以比如图12中所示的半导体图案SP在第一方向D1上的宽度窄。
参照图14、图15A和图15B，可以使堆叠件SS图案化以在堆叠件SS的侧面处形成第二沟槽TR2。第二沟槽TR2可以在第一方向D1上延伸。可以将第二沟槽TR2形成为暴露堆叠件SS的侧表面。堆叠件SS的第一绝缘层至第三绝缘层IL1、IL2和IL3以及半导体层SL可以通过第二沟槽TR2暴露。
可以蚀刻通过第二沟槽TR2暴露的第二绝缘层IL2、第三绝缘层IL3和半导体层SL以形成第二凹进RS2。第二绝缘层IL2和第三绝缘层IL3的蚀刻可以包括例如执行湿蚀刻工艺以选择性地去除第二绝缘层IL2和第三绝缘层IL3。半导体层SL的蚀刻可以包括执行例如湿蚀刻工艺以选择性地去除半导体层SL的一部分。由于半导体层SL的部分被去除，所以半导体图案SP可以形成在第一绝缘层IL1之间。
第二凹进RS2可以从第二沟槽TR2沿第二方向D2延伸。当在平面图中观看时，第二凹进RS2可以在第一方向D1上延伸。可以在第一层至第四层L1-L4中的每个中形成一个第二凹进RS2。第二凹进RS2可以暴露半导体图案SP的第一端SPe1。
参照图16、图17A和图17B，可以分别在第二凹进RS2中形成位线BL。在一些实施例中，可以通过在第二凹进RS2中沉积导电材料来形成位线BL。位线BL可以在第一方向D1上延伸。位线BL可以电连接到沿第一方向D1布置的多个半导体图案SP。
可以在位线BL与每个半导体图案SP之间形成第一硅化物图案SC1。第一硅化物图案SC1的形成可以包括对半导体图案SP的第一端SPe1的暴露部分执行硅化工艺。
可以在半导体图案SP中分别形成第一杂质区SD1。第一杂质区SD1的形成可以包括在形成第一硅化物图案SC1之前用杂质掺杂半导体图案SP的第一端SPe1的暴露部分。
可以形成绝缘结构ISS以填充第二沟槽TR2。绝缘结构ISS可以由例如氧化硅、氮化硅和氮氧化硅中的至少一种形成或者包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。
参照图18、图19A、图19B和图19C，可以使堆叠件SS图案化以在堆叠件SS的相对侧处形成第三沟槽TR3。第三沟槽TR3可以在第一方向D1上延伸。可以通过第三沟槽TR3暴露堆叠件SS的侧表面。例如，第三沟槽TR3可以暴露堆叠件SS的第一绝缘层至第三绝缘层IL1、IL2和IL3以及半导体图案SP。第三沟槽TR3还可以暴露竖直绝缘层VIP的侧表面。
可以蚀刻暴露于第三沟槽TR3的第二绝缘层IL2、第三绝缘层IL3和半导体图案SP以形成第三凹进RS3。第二绝缘层IL2和第三绝缘层IL3的蚀刻可以包括例如执行湿蚀刻工艺以选择性地去除第二绝缘层IL2和第三绝缘层IL3。半导体图案SP的蚀刻可以包括例如执行湿蚀刻工艺以选择性地去除半导体图案SP的部分。
第三凹进RS3可以在第二方向D2上从半导体图案SP的第二端SPe2朝向第三沟槽TR3延伸。第三凹进RS3可以置于在第一方向D1上彼此相邻地设置的一对竖直绝缘层VIP之间。第三凹进RS3可以暴露半导体图案SP的第二端SPe2。
参照图20、图21A、图21B和图21C，可以在半导体图案SP的暴露于第三凹进RS3的第二端SPe2上形成第二硅化物图案SC2。第二硅化物图案SC2的形成可以包括对半导体图案SP的暴露于第三凹进RS3的第二端SPe2执行硅化工艺。
可以在半导体图案SP中分别形成第二杂质区SD2。第二杂质区SD2的形成可以包括在形成第二硅化物图案SC2之前用杂质掺杂半导体图案SP的被第三凹进RS3暴露的第二端SPe2。
可以在第三凹进RS3中分别形成第一电极EL1。例如，第一电极EL1的形成可以包括在第三凹进RS3中共形地形成第一电极层并且对第一电极层执行湿蚀刻工艺以形成彼此分开的多个第一电极EL1。因此，第一电极EL1可以形成为呈具有一个开口端的圆柱形状。
返回参照图3和图4A至图4D，可以在第一电极EL1上共形地形成介电层DL。介电层DL可以覆盖第一电极EL1的暴露表面。可以在介电层DL上形成第二电极EL2。可以将第二电极EL2形成为填充(例如，完全填充)第二凹进RS2和第三凹进RS3。第一电极EL1、介电层DL和第二电极EL2可以构成数据存储元件DS(例如，电容器)。
图22是沿着图3的线C-C'截取的剖视图，用于示出根据发明构思的一些实施例的三维半导体存储器装置。为了简明描述，先前参照图3、图4A至图4D和图5描述的元件将由相同的附图标记标识而不重复其重叠描述，并且下面将更详细地描述与前面的实施例的特征不同的特征。
参照图3和图22，当在第一方向D1上测量时，堆叠在第一层至第四层L1-L4中的半导体图案SP的宽度可以从第一层L1到第四层L4单调地或逐渐地减小。例如，当在第一方向D1上测量时，第一层L1中的半导体图案SP可以具有第一宽度W1，第四层L4中的半导体图案SP可以具有第二宽度W2。这里，第一宽度W1可以大于第二宽度W2。
栅电极GE的柱状部PI的直径可以从第一层L1到第四层L4单调地或逐渐地增大。例如，在第一层L1中与半导体图案SP相邻的柱状部PI的直径可以是第一直径DI1，并且在第四层L4中与半导体图案SP相邻的柱状部PI的直径可以是第二直径DI2。这里，第一直径DI1可以小于第二直径DI2。
当在第一方向D1上测量时，栅电极GE的第一水平延伸部HP1和第二水平延伸部HP2可以具有从第一层L1到第四层L4单调或逐渐减小的宽度。第一水平延伸部HP1在第一方向D1上的宽度可以比其下的第二水平延伸部HP2在第一方向D1上的宽度小。这是因为半导体图案SP的第一表面SPa上的第一水平延伸部HP1位于比第二表面SPb上的第二水平延伸部HP2的水平高的水平处。
在使堆叠件SS图案化以形成第一沟槽TR1的工艺中，堆叠件SS可以如图22中所示形成为在第一方向D1上具有棱锥形剖面。
栅电极GE可以如先前参照图2所描述的具有沿着堆叠的半导体图案SP的侧表面延伸的形状。在这种情况下，根据本实施例的栅电极GE应该形成为沿着棱锥形堆叠件SS的侧表面倾斜地延伸。会非常难以形成倾斜延伸的栅电极GE，并且会发生工艺故障。
根据发明构思的一些实施例，栅电极GE可以形成为具有穿透堆叠的半导体图案SP的柱状形状。因此，即使当堆叠的半导体图案SP的宽度根据它们的高度而变化时，栅电极GE也可以稳定地围绕半导体图案SP。结果，可以能够改善半导体存储器装置的电特性和可靠性特性。
根据发明构思的一些实施例，三维半导体存储器装置可以具有其中双栅极结构和沟道全包围栅极结构相组合的混合栅极结构。因此，沟道区的物理状态可以由栅电极容易地控制。换言之，可以改善半导体存储器装置的电特性。
在根据发明构思的一些实施例的制造三维半导体存储器装置的方法中，由于栅电极被成形为像柱一样的形状并且被形成为穿透竖直堆叠的半导体图案，所以可以能够防止或抑制工艺故障并且改善半导体存储器装置的可靠性特性。
尽管已经具体示出并描述了发明构思的示例实施例，但是本领域普通技术人员将理解的是，在不脱离发明构思的范围的情况下，可以在其中进行形式和细节上的变化。因此，在法律允许的最大程度上，范围将由权利要求及其等同物的最宽泛的可允许解释来确定，并且将不受前述详细描述的约束或限制。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
多个层，沿竖直方向顺序地堆叠在基底上，所述多个层中的每个包括沿第一方向延伸的位线以及从位线沿与第一方向交叉的第二方向延伸的半导体图案；
栅电极，延伸穿过所述多个层，栅电极包括延伸穿过半导体图案的竖直部和从所述竖直部延伸且面对半导体图案中的一个半导体图案的第一表面的第一水平部；以及
数据存储元件，电连接到半导体图案中的所述一个半导体图案，
其中，数据存储元件包括：第一电极，电连接到半导体图案中的所述一个半导体图案；第二电极，位于第一电极上；以及介电层，位于第一电极与第二电极之间。
2.根据权利要求1所述的半导体存储器装置，其中，栅电极还包括从所述竖直部延伸且面对半导体图案中的所述一个半导体图案的第二表面的第二水平部，半导体图案中的所述一个半导体图案的第二表面与半导体图案中的所述一个半导体图案的第一表面背对。
3.根据权利要求2所述的半导体存储器装置，其中，第一表面是半导体图案中的所述一个半导体图案的顶表面，并且
第二表面是半导体图案中的所述一个半导体图案的底表面。
4.根据权利要求1所述的半导体存储器装置，其中，第一水平部与半导体图案中的所述一个半导体图案叠置。
5.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
第一硅化物图案，位于半导体图案中的所述一个半导体图案与位线中的一条之间；以及
第二硅化物图案，位于半导体图案中的所述一个半导体图案与第一电极之间。
6.根据权利要求1所述的半导体存储器装置，其中，半导体图案中的所述一个半导体图案包括：
第一杂质区，电连接到位线中的一条；
第二杂质区，电连接到第一电极；以及
沟道区，位于第一杂质区与第二杂质区之间，
其中，所述竖直部延伸穿过沟道区。
7.根据权利要求6所述的半导体存储器装置，其中，沟道区围绕所述竖直部。
8.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括位于半导体图案中的所述一个半导体图案与栅电极之间的栅极绝缘层。
9.根据权利要求1所述的半导体存储器装置，其中，所述多个层包括具有第一半导体图案的第一层和具有第二半导体图案的第二层，第一层位于基底与第二层之间，并且
第一半导体图案在第一方向上的第一宽度比第二半导体图案在第一方向上的第二宽度宽。
10.根据权利要求9所述的半导体存储器装置，其中，所述竖直部的与第一半导体图案相邻的第三宽度比所述竖直部的与第二半导体图案相邻的第四宽度窄。
11.一种半导体存储器装置，所述半导体存储器装置包括：
多个层，沿竖直方向顺序地堆叠在基底上，所述多个层中的每个包括沿第一方向延伸的位线以及从位线沿与第一方向交叉的第二方向延伸的半导体图案；
栅电极，延伸穿过所述多个层；以及
数据存储元件，电连接到半导体图案中的一个半导体图案，
其中，栅电极包括：竖直部，延伸穿过半导体图案；第一水平部，从所述竖直部延伸并且面对半导体图案中的所述一个半导体图案的第一表面；以及第二水平部，从所述竖直部延伸并且面对半导体图案中的所述一个半导体图案的第二表面，其中，半导体图案中的所述一个半导体图案的第二表面与半导体图案中的所述一个半导体图案的第一表面背对。
12.根据权利要求11所述的半导体存储器装置，其中，数据存储元件包括：
第一电极，电连接到半导体图案中的所述一个半导体图案；
第二电极，位于第一电极上；以及
介电层，位于第一电极与第二电极之间。
13.根据权利要求11所述的半导体存储器装置，其中，第一水平部与半导体图案中的与第二水平部叠置的所述一个半导体图案叠置。
14.根据权利要求11所述的半导体存储器装置，其中，第一表面是半导体图案中的所述一个半导体图案的顶表面，并且
第二表面是半导体图案中的所述一个半导体图案的底表面。
15.根据权利要求11所述的半导体存储器装置，其中，半导体图案中的所述一个半导体图案包括：
第一杂质区，电连接到位线中的一条；
第二杂质区，电连接到数据存储元件；以及
沟道区，位于第一杂质区与第二杂质区之间，
其中，所述竖直部延伸穿过沟道区。
16.一种半导体存储器装置，所述半导体存储器装置包括：
位线，在基底上沿第一方向延伸；
半导体图案，沿与第一方向交叉的第二方向延伸，半导体图案包括第一杂质区、第二杂质区以及位于第一杂质区和第二杂质区之间的沟道区，第一杂质区电连接到位线；
栅电极，包括延伸穿过半导体图案的沟道区的竖直部和从所述竖直部延伸且面对半导体图案的第一表面的第一水平部；以及
数据存储元件，电连接到半导体图案的第二杂质区，
其中，沟道区围绕栅电极的所述竖直部。
17.根据权利要求16所述的半导体存储器装置，其中，半导体图案与基底间隔开，并且
当在平面图中观看时，半导体图案具有沿第二方向延伸的条形。
18.根据权利要求16所述的半导体存储器装置，其中，栅电极还包括从所述竖直部延伸且面对半导体图案的第二表面的第二水平部，半导体图案的第二表面与半导体图案的第一表面背对。
19.根据权利要求16所述的半导体存储器装置，所述半导体存储器装置还包括：
第一硅化物图案，位于第一杂质区与位线之间；以及
第二硅化物图案，位于第二杂质区与数据存储元件之间。
20.根据权利要求16所述的半导体存储器装置，其中，数据存储元件包括：
第一电极，电连接到第二杂质区；
第二电极，位于第一电极上；以及
介电层，位于第一电极于第二电极之间。
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