KR20210077098A - 반도체 메모리 소자 및 그의 제조 방법 - Google Patents

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김재훈
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정승재
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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 반도체 패턴, 상기 반도체 패턴 상에서 제1 방향으로 연장되는 게이트 전극, 및 상기 반도체 패턴과 전기적으로 연결된 정보 저장 요소를 포함하고; 상기 적층 구조체를 관통하는 복수개의 수직 절연체들, 상기 수직 절연체들은 상기 제1 방향으로 배열되며; 및 상기 적층 구조체의 일 측에 제공되어 수직하게 연장되는 비트 라인을 포함한다. 상기 비트 라인은, 적층된 상기 반도체 패턴들을 전기적으로 연결하고, 상기 수직 절연체들 각각은, 제1 수직 절연체 및 상기 제1 수직 절연체에 인접하는 제2 수직 절연체를 포함하며, 상기 게이트 전극은, 상기 제1 수직 절연체와 상기 제2 수직 절연체 사이에 개재된 연결부를 포함한다.

Description

반도체 메모리 소자 및 그의 제조 방법{Semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는 전기적 특성이 향상된 3차원 반도체 메모리 소자 및 그의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성 및 신뢰성이 향상된 3차원 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 반도체 패턴, 상기 반도체 패턴 상에서 제1 방향으로 연장되는 게이트 전극, 및 상기 반도체 패턴과 전기적으로 연결된 정보 저장 요소를 포함하고; 상기 적층 구조체를 관통하는 복수개의 수직 절연체들, 상기 수직 절연체들은 상기 제1 방향으로 배열되며; 및 상기 적층 구조체의 일 측에 제공되어 수직하게 연장되는 비트 라인을 포함할 수 있다. 상기 비트 라인은, 적층된 상기 반도체 패턴들을 전기적으로 연결하고, 상기 수직 절연체들 각각은, 제1 수직 절연체 및 상기 제1 수직 절연체에 인접하는 제2 수직 절연체를 포함하며, 상기 게이트 전극은, 상기 제1 수직 절연체와 상기 제2 수직 절연체 사이에 개재된 연결부를 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 반도체 패턴, 상기 반도체 패턴 상에서 제1 방향으로 연장되는 게이트 전극, 및 상기 반도체 패턴과 전기적으로 연결된 정보 저장 요소를 포함하고; 상기 적층 구조체를 관통하는 수직 절연체, 상기 수직 절연체는 상기 제1 방향에 교차하는 제2 방향으로 연장되고; 및 상기 적층 구조체의 일 측에 제공되어 수직하게 연장되는 비트 라인을 포함할 수 있다. 상기 반도체 패턴은, 상기 수직 절연체를 사이에 두고 상기 제1 방향으로 서로 이격된 제1 반도체 패턴 및 제2 반도체 패턴을 포함하고, 상기 수직 절연체는, 제1 수직 절연체 및 상기 제1 수직 절연체에 인접하는 제2 수직 절연체를 포함하며, 상기 게이트 전극은, 상기 제1 수직 절연체와 상기 제2 수직 절연체 사이에 개재된 연결부를 포함하고, 상기 제1 반도체 패턴 상의 상기 게이트 전극은, 상기 제2 반도체 패턴 상의 상기 게이트 전극과 상기 연결부를 통해 연결될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에서 제1 방향으로 연장되는 비트 라인, 상기 제1 방향은 상기 기판의 상면에 수직하고; 상기 비트 라인으로부터 제2 방향으로 연장되는 반도체 패턴, 상기 제2 방향은 상기 기판의 상기 상면에 평행하고, 상기 반도체 패턴은 상기 제1 방향으로 서로 대향하는 제1 면 및 제2 면을 가지며; 상기 반도체 패턴의 상기 제1 면 및 상기 제2 면 상에 각각 제공된 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극들은 제3 방향으로 서로 평행하게 연장되며, 상기 제3 방향은 상기 기판의 상기 상면에 평행하면서 상기 제2 방향에 교차하고; 및 상기 반도체 패턴에 전기적으로 연결된 정보 저장 요소를 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자의 제조 방법은, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체를 형성하는 것, 상기 복수개의 층들 각각은 순차적으로 적층된 제1 절연막, 반도체 막 및 제2 절연막을 포함하고; 상기 적층 구조체를 관통하는 제1 홀 및 제2 홀을 형성하는 것; 상기 제1 및 제2 홀들에 의해 노출된 상기 반도체 막들을 부분적으로 식각하여, 각각의 상기 반도체 막들을 한 쌍의 반도체 패턴들로 분리하는 것; 상기 제1 및 제2 홀들을 채우는 수직 절연체를 형성하는 것; 상기 제2 절연막들 각각의 일부를 게이트 전극으로 교체하는 것; 상기 적층 구조체의 일 측에 수직하게 연장되는 비트 라인을 형성하는 것; 상기 반도체 패턴들 각각의 일부를 제1 전극으로 교체하는 것; 및 상기 제2 절연막들 각각의 나머지 부분을 제2 전극으로 교체하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 게이트 전극이 3차원 구조로 메모리 셀 트랜지스터의 바디 상에 제공될 수 있다. 이로써, 게이트 전극의 채널 제어력(controllability)이 향상될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 비트 라인을 수직하게 형성시키고 워드 라인을 수평하게 형성시킬 수 있다. 이로써, 메모리 셀 어레이를 3차원적으로 구현함에 있어서 공정 결함을 줄이고 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2 내지 도 6 각각은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 평면도이다.
도 8a 내지 도 8c는 각각 도 7의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 9, 11, 13, 15, 17 및 19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 10, 12, 14a, 16a, 18a 및 20a는 각각 도 9, 11, 13, 15, 17 및 19의 A-A'선에 따른 단면도들이다.
도 14b, 16b, 18b 및 20b는 각각 도 13, 15, 17 및 19의 B-B'선에 따른 단면도들이다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 7의 B-B'선에 따른 단면도이다.
도 22 및 도 23 각각은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 7의 A-A'선에 따른 단면도이다.
도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 평면도이다.
도 25a 및 도 25b는 각각 도 24의 B-B'선 및 D-D'선에 따른 단면도들이다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 평면도이다.
도 27a 내지 도 27c는 각각 도 26의 A-A'선, B-B'선 및 D-D'선에 따른 단면도들이다.
도 28, 30, 32 및 34는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 29, 31, 33a 및 35a는 각각 도 28, 30, 32 및 34의 A-A'선에 따른 단면도들이다.
도 33b 및 35b는 각각 도 32 및 34의 B-B'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이(CA)는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 서브 셀 어레이들(SCA)은 복수개의 비트 라인들(BL), 복수개의 워드 라인들(WL), 및 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀 트랜지스터(MCT)가 배치될 수 있다.
비트 라인들(BL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 제1 방향(D1)으로 배열될 수 있다. 서로 인접하는 비트 라인들(BL)은 제1 방향(D1)으로 이격될 수 있다.
워드 라인들(WL)은 기판 상에 제3 방향(D3)으로 적층되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 각각의 워드 라인들(WL)은 제1 방향(D1)으로 연장될 수 있다. 서로 인접하는 워드 라인들(BL)은 제3 방향(D3)으로 이격될 수 있다.
메모리 셀 트랜지스터(MCT)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(MCT)의 제1 소스/드레인은 비트 라인(BL)에 연결될 수 있다. 메모리 셀 트랜지스터(MCT)의 제2 소스/드레인은 정보 저장 요소(DS)에 연결될 수 있다. 예를 들어, 정보 저장 요소(DS)는 캐패시터일 수 있다. 메모리 셀 트랜지스터(MCT)의 제2 소스/드레인은 상기 캐패시터의 제1 전극에 연결될 수 있다.
도 2 내지 도 6 각각은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
먼저 도 1 및 도 2를 참조하면, 기판(SUB) 상에 주변 회로 영역(PER)이 제공될 수 있다. 기판(SUB)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 주변 회로 영역(PER)은, 기판(SUB) 상에 제공된 주변 트랜지스터들을 포함할 수 있다. 주변 회로 영역(PER)은, 본 발명의 실시예들에 따른 메모리 셀 어레이를 동작시키기 위한 회로를 포함할 수 있다.
주변 회로 영역(PER) 상에, 도 1을 참조하여 설명한 복수개의 서브 셀 어레이들(SCA) 중 하나가 제공될 수 있다. 구체적으로, 주변 회로 영역(PER) 상에 제1 내지 제3 층들(L1, L2, L3)을 포함하는 적층 구조체(SS)가 제공될 수 있다. 적층 구조체(SS)의 제1 내지 제3 층들(L1, L2, L3)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격되어 적층될 수 있다. 제1 내지 제3 층들(L1, L2, L3) 각각은, 복수개의 반도체 패턴들(SP), 복수개의 정보 저장 요소들(DS) 및 게이트 전극(GE)을 포함할 수 있다.
반도체 패턴들(SP)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 반도체 패턴들(SP)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 일 예로, 반도체 패턴들(SP)은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다.
각각의 반도체 패턴들(SP)은 채널 영역(CH), 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)을 포함할 수 있다. 채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 개재될 수 있다. 채널 영역(CH)은 도 1을 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 채널에 해당될 수 있다. 제1 및 제2 불순물 영역들(SD1, SD2)은 도 1을 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 제1 소스/드레인 및 제2 소스/드레인에 각각 해당될 수 있다.
제1 및 제2 불순물 영역들(SD1, SD2)은 반도체 패턴(SP)에 불순물이 도핑된 영역들일 수 있다. 이로써, 제1 및 제2 불순물 영역들(SD1, SD2)은 n형 또는 p형의 도전형을 가질 수 있다. 제1 불순물 영역(SD1)은 반도체 패턴(SP)의 제1 단(end)에 인접하여 형성될 수 있고, 제2 불순물 영역(SD2)은 반도체 패턴(SP)의 제2 단에 인접하여 형성될 수 있다. 상기 제2 단은 상기 제1 단에 제2 방향(D2)으로 대향할 수 있다.
반도체 패턴들(SP)의 상기 제2 단들에 정보 저장 요소들(DS)이 각각 연결될 수 있다. 반도체 패턴들(SP)의 제2 불순물 영역들(SD2)에 정보 저장 요소들(DS)이 각각 연결될 수 있다. 정보 저장 요소들(DS)은 데이터를 저장할 수 있는 메모리 요소들일 수 있다. 각각의 정보 저장 요소들(DS)은, 캐패시터를 이용한 메모리 요소, 자기터널접합 패턴(Magnetic Tunnel Junction pattern)을 이용한 메모리 요소, 또는 상 변화 물질을 포함하는 가변 저항체를 이용한 메모리 요소일 수 있다. 일 예로, 각각의 정보 저장 요소들(DS)은 캐패시터일 수 있다.
게이트 전극들(GE)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 게이트 전극들(GE)은 제3 방향(D3)을 따라 서로 이격되어 적층될 수 있다. 각각의 게이트 전극들(GE)은, 하나의 층 내의 반도체 패턴들(SP)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 다시 말하면, 게이트 전극들(GE)은 도 1을 참조하여 설명한 수평 워드 라인들(WL)일 수 있다.
게이트 전극들(GE)은 도전 물질을 포함할 수 있다. 일 예로 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
기판(SUB) 상에, 수직한 방향(즉, 제3 방향(D3))으로 연장되는 복수개의 비트 라인들(BL)이 제공될 수 있다. 각각의 비트 라인들(BL)은, 제3 방향(D3)으로 연장되는 라인 형태 또는 기둥 형태를 가질 수 있다. 비트 라인들(BL)은 제1 방향(D1)을 따라 배열될 수 있다. 각각의 비트 라인들(BL)은, 수직하게 적층된 반도체 패턴들(SP)의 제1 불순물 영역들(SD1)과 전기적으로 연결될 수 있다.
비트 라인들(BL)은 도전 물질을 포함할 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 비트 라인들(BL)은 도 1을 참조하여 설명한 수직 비트 라인들(BL)일 수 있다.
제1 내지 제3 층들(L1, L2, L3) 중 대표적으로 제1 층(L1)에 관해 상세히 설명한다. 제1 층(L1)의 반도체 패턴들(SP)은 제1 방향(D1)으로 배열될 수 있다. 제1 층(L1)의 반도체 패턴들(SP)은 서로 동일한 레벨에 위치할 수 있다. 제1 층(L1)의 게이트 전극(GE)은, 제1 층(L1)의 반도체 패턴들(SP)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 예를 들어, 제1 층(L1)의 게이트 전극(GE)은, 반도체 패턴들(SP)의 상면들 상에 제공될 수 있다.
도시되진 않았지만, 게이트 전극(GE)과 채널 영역(CH) 사이에 게이트 절연막이 개재될 수 있다. 상기 게이트 절연막은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 비트 라인들(BL)은, 제1 층(L1)의 반도체 패턴(SP)의 상기 제1 단에 연결될 수 있다. 일 예로, 비트 라인(BL)은 제1 불순물 영역들(SD1)에 직접 연결될 수 있다. 다른 예로, 비트 라인(BL)은 금속 실리사이드를 통해 제1 불순물 영역(SD1)에 전기적으로 연결될 수 있다. 제2 층(L2) 및 제3 층(L3)에 관한 구체적인 설명은 앞서 설명한 제1 층(L1)과 실질적으로 동일할 수 있다.
도시되진 않았지만, 적층 구조체(SS) 내의 빈 공간들은 절연 물질로 채워져 있을 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 적층 구조체(SS) 상에 서브 셀 어레이(SCA)와 전기적으로 연결된 배선층이 제공될 수 있다. 배선층은 관통 콘택을 통해 주변 주변 회로 영역(PER)과 전기적으로 연결될 수 있다.
이하 도 3 내지 도 6에 따른 실시예들은, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 3을 참조하면, 게이트 전극(GE)은, 반도체 패턴(SP)의 상면 상의 제1 게이트 전극(GE1) 및 반도체 패턴(SP)의 바닥면 상의 제2 게이트 전극(GE2)을 포함할 수 있다. 다시 말하면, 본 실시예에 따른 메모리 셀 트랜지스터는, 게이트 전극(GE)이 채널 영역(CH)의 양 면 상에 제공된 더블 게이트 트랜지스터일 수 있다.
도 1 및 도 4를 참조하면, 게이트 전극(GE)은 반도체 패턴(SP)의 채널 영역(CH)을 둘러쌀 수 있다. 게이트 전극(GE)은, 채널 영역(CH)의 상면, 바닥면 및 양 측벽들 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 메모리 셀 트랜지스터는, 게이트 전극(GE)이 채널 영역(CH)을 둘러싸는 게이트-올-어라운드 트랜지스터(Gate All Around Transistor)일 수 있다.
도 1 및 도 5를 참조하면, 게이트 전극(GE)은 반도체 패턴(SP)의 채널 영역(CH)을 관통하며 제1 방향(D1)으로 연장될 수 있다. 채널 영역(CH)이 게이트 전극(GE)을 둘러쌀 수 있다. 다시 말하면, 본 실시예에 따른 메모리 셀 트랜지스터는, 채널 영역(CH)이 게이트 전극(GE)을 둘러싸는 채널-올-어라운드 트랜지스터(Channel All Around Transistor)일 수 있다.
도 1 및 도 6을 참조하면, 기판(SUB) 상에 서브 셀 어레이(SCA)가 제공될 수 있다. 서브 셀 어레이(SCA) 상에 주변 회로 영역(PER)이 제공될 수 있다. 앞서 설명한 바와 같이, 주변 회로 영역(PER)은 서브 셀 어레이(SCA)를 동작시키기 위한 회로를 포함할 수 있다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 평면도이다. 도 8a 내지 도 8c는 각각 도 7의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 7 및 도 8a 내지 도 8c를 참조하면, 기판(SUB) 상에 적층 구조체(SS)가 제공될 수 있다. 예를 들어, 적층 구조체(SS)는 게이트 전극(GE)과 함께 제1 방향(D1)으로 연장되는 형태를 가질 수 있다. 도시되진 않았지만, 적층 구조체(SS)가 복수개로 제공되어, 복수개의 적층 구조체들(SS)이 제2 방향(D2)으로 배열될 수 있다.
도 8a를 참조하면, 적층 구조체(SS)는, 기판(SUB) 상에 순차적으로 적층된 제1 내지 제4 층들(L1-L4)을 포함할 수 있다. 제1 내지 제4 층들(L1-L4) 각각은, 제1 절연막(IL1), 비트 라인(BL)의 수평부(BLh), 반도체 패턴(SP), 및 게이트 전극(GE)을 포함할 수 있다. 제1 내지 제4 층들(L1-L4) 각각은, 반도체 패턴(SP)과 전기적으로 연결되는 정보 저장 요소(DS)를 더 포함할 수 있다. 본 실시예들에 따른 제1 내지 제4 층들(L1-L4)은 예시적인 것이며, 제4 층(L4) 상에 추가적인 층들이 반복되어 적층될 수 있다.
수평부(BLh), 반도체 패턴(SP) 및 게이트 전극(GE)은, 제1 절연막(IL1) 상에 제공될 수 있다. 제1 절연막(IL1)은, 윗 층의 수평부(BLh)와 아랫 층의 수평부(BLh)를 수직적으로(즉, 제3 방향(D3)으로) 서로 이격시킬 수 있다. 제1 절연막(IL1)은, 윗 층의 게이트 전극(GE)과 아랫 층의 게이트 전극(GE)을 제3 방향(D3)으로 서로 이격시킬 수 있다.
게이트 전극(GE)은 도핑된 반도체 물질, 도전성 금속질화물, 금속, 및 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 반도체 패턴(SP)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 제1 절연막(IL1)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
제1 내지 제4 층들(L1-L4) 각각의 게이트 전극(GE)은, 반도체 패턴(SP)의 제1 면(SPa) 상의 제1 게이트 전극(GE1), 및 반도체 패턴(SP)의 제2 면(SPb) 상의 제2 게이트 전극(GE2)을 포함할 수 있다. 제2 면(SPb)은 제1 면(SPa)에 제3 방향(D3)으로 대향할 수 있다. 예를 들어, 제1 면(SPa)은 반도체 패턴(SP)의 상면일 수 있고, 제2 면(SPb)은 반도체 패턴(SP)의 바닥면일 수 있다.
제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)은, 반도체 패턴(SP)을 사이에 두고 서로 수직적으로 이격될 수 있다. 다시 말하면, 반도체 패턴(SP)은, 그 위 및 아래에 각각 제공된 제1 및 제2 게이트 전극들(GE1, GE2) 사이에 샌드위치 될 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)은 서로 평행하게 제1 방향(D1)으로 연장될 수 있다. 일 예로, 제1 내지 제4 층들(L1-L4) 각각의 게이트 전극(GE)은 하나의 워드 라인(WL, 도 1)을 구성할 수 있다.
제1 및 제2 게이트 전극들(GE1, GE2)과 반도체 패턴(SP) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다.
본 실시예에 따른 메모리 셀의 트랜지스터는, 제1 및 제2 게이트 전극들(GE1, GE2)이 트랜지스터의 바디(즉, 반도체 패턴(SP))의 위 및 아래에 각각 배치된 더블 게이트 구조를 가질 수 있다. 다시 말하면, 본 실시예에 따른 메모리 셀의 트랜지스터는 앞서 도 3을 참조하여 설명한 더블 게이트 트랜지스터일 수 있다. 본 실시예에 따른 메모리 셀의 트랜지스터는, 더블 게이트 구조를 가짐으로써 게이트 전극(GE)의 채널 제어력(controllability)이 향상될 수 있다.
도 7 및 도 8b를 참조하면, 적층 구조체(SS)를 관통하는 복수개의 수직 절연체들(VIP)이 제공될 수 있다. 각각의 수직 절연체들(VIP)은 제2 방향(D2)으로 연장될 수 있다. 수직 절연체들(VIP)은 제1 방향(D1)을 따라 배열될 수 있다. 수직 절연체(VIP)는 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
각각의 수직 절연체들(VIP)은, 제1 수직 절연체(VIP1), 제2 수직 절연체(VIP2) 및 연장부(EP)를 포함할 수 있다. 제1 및 제2 수직 절연체들(VIP1, VIP2) 각각은 적층 구조체(SS)를 관통할 수 있다. 연장부(EP)는 수평적으로 연장되면서 인접하는 제1 및 제2 수직 절연체들(VIP1, VIP2)을 연결할 수 있다. 평면적 관점에서, 제1 수직 절연체(VIP1) 및 제2 수직 절연체(VIP2)는 제2 방향(D2)으로 연장되는 바(Bar) 형태를 가질 수 있다. 제1 수직 절연체(VIP1)는 제2 수직 절연체(VIP2)와 제2 방향(D2)으로 정렬되지 않고, 제1 방향(D1)으로 오프셋될 수 있다.
도 8b를 참조하면, 연장부(EP)는, 제1 내지 제4 층들(L1-L4) 각각의 반도체 패턴(SP)과 동일한 레벨에 제공될 수 있다. 연장부(EP)는 제1 절연막(IL1)이 배치된 레벨에 제공되지 않을 수 있다. 연장부(EP)는 제1 게이트 전극(GE1)이 배치된 레벨에 제공되지 않을 수 있다. 연장부(EP)는 제2 게이트 전극(GE2)이 배치된 레벨에 제공되지 않을 수 있다.
제1 수직 절연체(VIP1), 제2 수직 절연체(VIP2) 및 연장부(EP)에 의해, 하나의 층 내의 반도체 패턴(SP)은 복수개의 반도체 패턴들(SP)로 분리될 수 있다. 예를 들어, 제4 층(L4) 내에 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)이 제공될 수 있다. 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)과 제1 방향(D1)으로 인접할 수 있다. 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2)은, 제1 수직 절연체(VIP1), 제2 수직 절연체(VIP2) 및 연장부(EP)에 의해, 제1 방향(D1)으로 서로 분리될 수 있다.
앞서 설명한 바와 같이, 연장부(EP)가 제1 게이트 전극(GE1) 주변에는 제공되지 않기 때문에, 제1 게이트 전극(GE1)의 일부는 제1 및 제2 수직 절연체(VIP1, VIP2) 사이에 제공될 수 있다. 연장부(EP)가 제2 게이트 전극(GE2) 주변에는 제공되지 않기 때문에, 제2 게이트 전극(GE2)의 일부는 제1 및 제2 수직 절연체(VIP1, VIP2) 사이에 제공될 수 있다. 제1 및 제2 수직 절연체(VIP1, VIP2) 사이의 제1 게이트 전극(GE1)의 일부, 및 제1 및 제2 수직 절연체(VIP1, VIP2) 사이의 제2 게이트 전극(GE2)의 일부는 각각 연결부(CNP)를 구성할 수 있다.
예를 들어, 도 7 및 도 8b를 다시 참조하면, 제1 게이트 전극(GE1)의 연결부(CNP)는, 제1 반도체 패턴(SP1) 상의 제1 게이트 전극(GE1)과 제2 반도체 패턴(SP2) 상의 제1 게이트 전극(GE1)을 서로 연결할 수 있다. 제1 반도체 패턴(SP1) 상의 제1 게이트 전극(GE1)과 제2 반도체 패턴(SP2) 상의 제1 게이트 전극(GE1)은, 도 7에 도시된 경로(PAT)를 따라 서로 연결될 수 있다.
위에서 설명한 바와 같이, 하나의 층 내의 반도체 패턴들(SP)은 수직 절연체들(VIP)에 의해 서로 분리될 수 있다. 그러나, 하나의 층 내의 게이트 전극(GE)은 제1 및 제2 수직 절연체들(VIP1, VIP2) 사이에 제공된 연결부(CNP)를 통해 분리되지 않고 제1 방향(D1)으로 연장될 수 있다.
결과적으로 본 실시예에 따른 게이트 전극(GE)은, 앞서 도 1 및 도 2를 참조하여 설명한 게이트 전극(GE)과 마찬가지로, 하나의 층 내에서 제1 방향(D1)으로 배열된 반도체 패턴들(SP)을 연속적으로 가로지를 수 있다. 본 실시예에 따른 게이트 전극(GE)은, 도 1을 참조하여 설명한 수평 워드 라인(WL)일 수 있다.
도 7, 도 8a 및 도 8b를 참조하면, 제1 내지 제4 층들(L1-L4) 각각의 반도체 패턴들(SP)은, 수직 절연체들(VIP)에 의해 서로 분리되어 제1 방향(D1)으로 배열될 수 있다. 반도체 패턴(SP)은, 비트 라인(BL)으로부터 제2 방향(D2)으로 연장되는 바 형태를 가질 수 있다(도 8a 참조). 도시되진 않았지만, 각각의 반도체 패턴들(SP)은, 채널 영역, 제1 불순물 영역 및 제2 불순물 영역을 포함할 수 있다. 채널 영역은 제1 및 제2 불순물 영역들 사이에 개재될 수 있다.
반도체 패턴(SP)은, 제1 단(SPe1) 및 제1 단(SPe1)에 제2 방향(D2)으로 대향하는 제2 단(SPe2)을 가질 수 있다. 제1 불순물 영역은 제1 단(SPe1)에 제공될 수 있고, 제2 불순물 영역은 제2 단(SPe2)에 제공될 수 있다. 비트 라인(BL)은 반도체 패턴(SP)의 제1 단(SPe1)에 전기적으로 연결될 수 있다. 정보 저장 요소는 반도체 패턴(SP)의 제2 단(SPe2)에 전기적으로 연결될 수 있다.
도 7, 도 8a 및 도 8c를 참조하면, 정보 저장 요소들(DS) 각각은, 제1 전극(EL1), 유전막(DL) 및 제2 전극(EL2)을 포함할 수 있다. 적층 구조체(SS)의 정보 저장 요소들(DS)은, 하나의 유전막(DL) 및 하나의 제2 전극(EL2)을 공유할 수 있다. 다시 말하면, 적층 구조체(SS) 내에 제1 전극들(EL1)이 복수개로 제공되고, 하나의 유전막(DL)이 제1 전극들(EL1)의 표면들을 덮을 수 있다. 하나의 유전막(DL) 상에 하나의 제2 전극(EL2)이 제공될 수 있다. 각각의 제1 전극들(EL1)은, 내부가 채워진 실린더 형태를 가질 수 있다. 제2 전극(EL2)은, 제1 전극(EL1)의 실린더의 외부면(outer surface) 상에 제공될 수 있다.
제1 전극들(EL1)은, 하나의 층 내의 반도체 패턴들(SP)에 각각 연결될 수 있다. 도 8c를 참조하면, 하나의 층 내의 제1 전극들(EL1)은 제2 수직 절연체(VIP2)에 의해 서로 분리될 수 있다. 하나의 층 내의 제1 전극들(EL1)은 제1 방향(D1)으로 배열될 수 있다.
제1 전극(EL1)은 반도체 패턴(SP)의 제2 단(SPe2)에 직접 연결될 수 있다. 일 예로, 제1 전극(EL1)은 금속 실리사이드(예를 들어, 코발트 실리사이드)를 포함할 수 있다. 제2 전극(EL2)은, 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물), 및 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 또는 도핑된 게르마늄) 중 적어도 하나를 포함할 수 있다. 유전막(DL)은 고유전율 물질(예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합)을 포함할 수 있다.
도 7 및 도 8a를 참조하면, 적층 구조체(SS)를 관통하는 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 수직 절연체들(VIP)에 의해 서로 분리될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 배열될 수 있다.
각각의 비트 라인들(BL)은, 기판(SUB) 상에 적층된 수평부들(BLh), 및 제3 방향(D3)으로 연장되는 수직부(BLv)를 포함할 수 있다. 수직부(BLv)는, 적층된 수평부들(BLh)을 연결할 수 있다. 다시 말하면, 본 실시예에 따른 비트 라인(BL)은 도 1을 참조하여 설명한 수직 비트 라인(BL)일 수 있다.
비트 라인(BL)의 수평부들(BLh)은, 적층된 반도체 패턴들(SP)과 각각 전기적으로 연결될 수 있다. 수평부(BLh)와 반도체 패턴(SP)의 제1 단(SPe1) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 즉 비트 라인(BL)은, 수평부(BLh)와 실리사이드 패턴(SC)을 통해 반도체 패턴(SP)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속 실리사이드(예를 들어, 코발트 실리사이드)를 포함할 수 있다. 수평부(BLh)와 게이트 전극(GE) 사이에 스페이서(SPC)가 개재될 수 있다. 스페이서(SPC)는 수평부(BLh)와 게이트 전극(GE)을 서로 절연시킬 수 있다.
도 7을 참조하면, 평면적 관점에서, 비트 라인(BL)의 수평부(BLh)와 정보 저장 요소의 제1 전극(EL1)은 제2 방향(D2)으로 정렬되지 않을 수 있다. 수평부(BLh)는 제1 전극(EL1)으로부터 제1 방향(D1)으로 오프셋될 수 있다.
비트 라인들(BL)의 수직부들(BLv)의 측벽들을 덮는 절연 구조체(ISS)가 제공될 수 있다. 절연 구조체(ISS)는 제1 방향(D1)으로 연장될 수 있다. 절연 구조체(ISS)는 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 9, 11, 13, 15, 17 및 19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 10, 12, 14a, 16a, 18a 및 20a는 각각 도 9, 11, 13, 15, 17 및 19의 A-A'선에 따른 단면도들이다. 도 14b, 16b, 18b 및 20b는 각각 도 13, 15, 17 및 19의 B-B'선에 따른 단면도들이다.
도 9 및 도 10을 참조하면, 기판(SUB) 상에 적층 구조체(SS)가 형성될 수 있다. 적층 구조체(SS)를 형성하는 것은, 제1 내지 제4 층들(L1-L4)을 순차적으로 적층하는 것을 포함할 수 있다. 구체적으로, 각각의 제1 내지 제4 층들(L1-L4)을 형성하는 것은, 제1 절연막(IL1)을 형성하는 것, 제1 절연막(IL1) 상에 제2 절연막(IL2)을 형성하는 것, 제2 절연막(IL2) 상에 반도체 막(SL)을 형성하는 것, 및 반도체 막(SL) 상에 제3 절연막(IL3)을 형성하는 것을 포함할 수 있다. 다시 말하면, 제1 내지 제4 층들(L1-L4) 각각은 순차적으로 적층된 제1 절연막(IL1), 제2 절연막(IL2), 반도체 막(SL) 및 제3 절연막(IL3)을 포함할 수 있다.
본 발명의 다른 실시예로, 적층 구조체(SS)를 형성하는 것은, 교번적으로 적층된 제1 반도체 막 및 제2 반도체 막을 형성하는 것, 및 상기 제2 반도체 막들 각각을 제1 절연막(IL1), 제2 절연막(IL2), 및 제3 절연막(IL3)으로 교체하는 것을 포함할 수 있다. 잔류하는 제1 반도체 막은 반도체 막(SL)을 구성할 수 있다. 이때, 제1 반도체 막은 실리콘 막일 수 있고, 제2 반도체 막은 실리콘-게르마늄 막일 수 있다.
제1 내지 제3 절연막들(IL1, IL2, IL3)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 제2 절연막(IL2)과 제3 절연막(IL3)은 서로 동일한 물질을 포함할 수 있다. 제2 및 제3 절연막들(IL2, IL3)은, 제1 절연막(IL1)과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 제1 절연막(IL1)은 실리콘 산화막을 포함할 수 있고, 제2 및 제3 절연막들(IL2, IL3)은 실리콘 질화막을 포함할 수 있다. 반도체 막(SL)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다.
적층 구조체(SS)를 패터닝하여, 적층 구조체(SS)를 관통하는 제1 홀들(HO1) 및 제2 홀들(HO2)이 형성될 수 있다. 제1 및 제2 홀들(HO1, HO2)은 기판(SUB)의 상면을 노출할 수 있다. 제1 및 제2 홀들(HO1, HO2)은 제2 방향(D2)으로 연장되는 바 형태를 가질 수 있다.
제2 홀(HO2)은 제1 홀(HO1)에 제2 방향(D2)으로 인접하여 형성될 수 있다. 제2 홀(HO2)은 제1 홀(HO1)과 제2 방향(D2)으로 정렬되지 않을 수 있다. 제2 홀(HO2)은 제1 홀(HO1)과 엇갈리게 형성될 수 있다. 예를 들어, 제1 홀(HO1)은 제2 홀(HO2)로부터 제1 방향(D1)으로 오프셋될 수 있다.
제1 홀들(HO1)은 일정한 피치로 제1 방향(D1)을 따라 배열될 수 있다. 제2 홀들(HO2)은 일정한 피치로 제1 방향(D1)을 따라 배열될 수 있다. 제1 홀들(HO1)의 피치와 제2 홀들(HO2)의 피치는 서로 실질적으로 동일할 수 있다.
도 11 및 도 12를 참조하면, 제1 및 제2 홀들(HO1, HO2)에 의해 노출된 반도체 막들(SL)이 부분적으로 식각될 수 있다. 구체적으로, 제1 및 제2 홀들(HO1, HO2)을 통해 반도체 막들(SL)만을 선택적으로 식각하는 습식 식각 공정이 수행될 수 있다. 상기 습식 식각 공정 동안, 제1 내지 제3 절연막들(IL1, IL2, IL3)은 그대로 잔류할 수 있다. 상기 습식 식각 공정 동안, 반도체 막(SL)이 부분적으로 식각되어, 함몰 영역(DR)이 형성될 수 있다. 함몰 영역(DR)은, 서로 인접하는 제1 홀(HO1)과 제2 홀(HO2)을 연결할 수 있다.
제1 및 제2 홀들(HO1, HO2) 및 함몰 영역들(DR)에 절연 물질을 채워, 복수개의 수직 절연체들(VIP)이 형성될 수 있다. 각각의 수직 절연체들(VIP)은, 제1 홀(HO1)을 채우는 제1 수직 절연체(VIP1), 제2 홀(HO2)을 채우는 제2 수직 절연체(VIP2), 및 함몰 영역(DR)을 채우는 연장부(EP)를 포함할 수 있다. 연장부(EP)에 의해 서로 인접하는 제1 수직 절연체(VIP1)와 제2 수직 절연체(VIP2)가 연결될 수 있다. 연장부(EP)는 반도체 막(SL)과 동일한 레벨에 제공될 수 있다.
수직 절연체(VIP)는 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 수직 절연체(VIP)는 제1 내지 제3 절연막들(IL1, IL2, IL3)과 식각 선택성이 있는 물질을 포함할 수 있다.
서로 인접하는 제1 수직 절연체(VIP1)와 제2 수직 절연체(VIP2) 사이에 제1 절연막(IL1)의 일부가 개재될 수 있다. 서로 인접하는 제1 수직 절연체(VIP1)와 제2 수직 절연체(VIP2) 사이에 제2 절연막(IL2)의 일부가 개재될 수 있다. 서로 인접하는 제1 수직 절연체(VIP1)와 제2 수직 절연체(VIP2) 사이에 제3 절연막(IL3)의 일부가 개재될 수 있다.
수직 절연체들(VIP)은 제1 방향(D1)을 따라 일정한 피치로 배열될 수 있다. 서로 인접하는 수직 절연체들(VIP) 사이의 반도체 막(SL)이 반도체 패턴(SP)으로 정의될 수 있다. 다시 말하면, 수직 절연체들(VIP)은 반도체 막(SL)을 복수개의 반도체 패턴들(SP)로 분리할 수 있다. 수직 절연체들(VIP)에 의해, 반도체 패턴들(SP)은 제1 방향(D1)을 따라 일정한 피치로 배열될 수 있다.
도 13, 도 14a 및 도 14b를 참조하면, 적층 구조체(SS)를 패터닝하여 제1 방향(D1)으로 연장되는 제1 트렌치(TR1)가 형성될 수 있다. 제1 트렌치(TR1)는 기판(SUB)의 상면을 노출할 수 있다. 제1 트렌치(TR1)에 의해, 적층 구조체(SS)의 제1 방향(D1)으로의 제1 측벽이 정의될 수 있다. 제1 트렌치(TR1)에 의해, 적층 구조체(SS)의 제1 내지 제3 절연막들(IL1, IL2, IL3) 및 반도체 막들(SL)이 노출될 수 있다.
제1 트렌치(TR1)에 의해 노출된 제2 및 제3 절연막들(IL2, IL3)이 부분적으로 식각될 수 있다. 구체적으로 제1 트렌치(TR1)를 통해 제2 및 제3 절연막들(IL2, IL3)만을 선택적으로 식각하는 습식 식각 공정이 수행될 수 있다. 상기 습식 식각 공정 동안, 반도체 막들(SL) 및 제1 절연막들(IL1)은 그대로 잔류할 수 있다.
제2 및 제3 절연막들(IL2, IL3)이 부분적으로 제거됨으로써, 제1 리세스들(RS1)이 형성될 수 있다. 제1 리세스들(RS1)은, 제1 트렌치(TR1)로부터 제2 방향(D2)으로 연장될 수 있다. 제1 리세스들(RS1) 각각은, 제1 수직 절연체(VIP1)보다 제2 방향(D2)으로 더 깊숙이 형성될 수 있다. 제1 리세스들(RS1) 각각의 일단은, 제1 수직 절연체(VIP1)의 일 단과 제2 수직 절연체(VIP2)의 일 단 사이에 형성될 수 있다. 제1 리세스들(RS1) 각각은, 서로 인접하는 수직 절연체들(VIP) 사이에 정의된 반도체 패턴(SP)을 노출시킬 수 있다. 구체적으로, 제1 리세스들(RS1)을 통하여, 서로 인접하는 수직 절연체들(VIP) 사이의 반도체 패턴(SP)의 제1 면(SPa) 및 제2 면(SPb)이 노출될 수 있다.
도 15, 도 16a 및 도 16b를 참조하면, 제1 리세스들(RS1) 내에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 게이트 절연막(GI)은, 노출된 반도체 패턴(SP)의 제1 면(SPa) 및 제2 면(SPb)을 덮을 수 있다. 게이트 절연막(GI)은 제1 리세스들(RS1)을 완전히 채우지 못하고 부분적으로 채우도록 형성될 수 있다.
게이트 절연막(GI) 상에, 제1 리세스들(RS1)을 각각 채우는 게이트 전극들(GE)이 형성될 수 있다. 게이트 전극(GE)은, 반도체 패턴(SP)의 제1 면(SPa) 상의 제1 게이트 전극(GE1) 및 반도체 패턴(SP)의 제2 면(SPb) 상의 제2 게이트 전극(GE2)을 포함할 수 있다.
제1 수직 절연체(VIP1)와 제2 수직 절연체(VIP2) 사이에 제1 게이트 전극(GE1)의 일부(CNP1)가 개재될 수 있다. 제1 수직 절연체(VIP1)와 제2 수직 절연체(VIP2) 사이에 제2 게이트 전극(GE2)의 일부(CNP2)가 개재될 수 있다. 제1 수직 절연체(VIP1)와 제2 수직 절연체(VIP2) 사이에 개재된 게이트 전극(GE)의 일부는 연결부(CNP: CNP1, CNP2)를 구성할 수 있다.
제1 트렌치(TR1)를 통해 게이트 절연막(GI) 및 게이트 전극(GE)을 리세스할 수 있다. 게이트 전극(GE)이 리세스된 자리에 스페이서(SPC)가 형성될 수 있다. 스페이서(SPC)를 형성하는 것은, 제1 리세스(RS1) 내에 스페이서 막을 형성하는 것, 및 상기 스페이서 막을 습식 식각하는 것을 포함할 수 있다.
후속으로, 제1 트렌치(TR1)를 통해 노출된 반도체 막들(SL)을 부분적으로 식각할 수 있다. 반도체 막들(SL)이 리세스됨으로써, 각각의 제1 내지 제4 층들(L1-L4)에 제2 리세스(RS2)가 형성될 수 있다. 제2 리세스(RS2)는, 반도체 막들(SL) 각각의 일 단이 스페이서(SPC)와 인접해질 정도로 형성될 수 있다. 하나의 층 내에 제2 리세스(RS2)는 복수개가 형성될 수 있다. 하나의 층 내의 제2 리세스들(RS2)은 수직 절연체들(VIP)에 의해 제1 방향(D1)으로 서로 분리될 수 있다.
도 17, 도 18a 및 도 18b를 참조하면, 제2 리세스들(RS2) 내에 비트 라인(BL)의 수평부들(BLh)이 각각 형성될 수 있다. 구체적으로, 제2 리세스(RS2) 내에 도전 물질을 증착하여, 수평부들(BLh)이 형성될 수 있다. 이후 제1 트렌치(TR1)를 통해 제1 절연막들(IL1)이 부분적으로 제거될 수 있다. 제1 절연막들(IL1)이 제거된 영역에 도전 물질을 추가로 증착하여, 비트 라인(BL)의 수직부(BLv)가 형성될 수 있다. 수직부(BLv)는 제3 방향(D3)으로 연장되면서 적층된 수평부들(BLh)을 서로 연결할 수 있다.
비트 라인(BL)과 각각의 반도체 패턴들(SP) 사이에 실리사이드 패턴(SC)이 형성될 수 있다. 실리사이드 패턴(SC)을 형성하는 것은, 제2 리세스(RS2)를 통해 노출된 반도체 패턴(SP) 상에 실리사이드화 반응을 수행하는 것을 포함할 수 있다.
도시되진 않았지만, 반도체 패턴(SP) 내에 제1 불순물 영역이 형성될 수 있다. 제1 불순물 영역을 형성하는 것은, 실리사이드 패턴(SC)을 형성하기 전에, 제2 리세스(RS2)를 통해 노출된 반도체 패턴(SP) 상에 불순물을 도핑하는 것을 포함할 수 있다.
도 19, 도 20a 및 도 20b를 참조하면, 제1 트렌치(TR1)를 채우는 절연 구조체(ISS)가 형성될 수 있다. 절연 구조체(ISS)는 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
적층 구조체(SS)를 패터닝하여 제1 방향(D1)으로 연장되는 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는, 제1 트렌치(TR1)가 형성된 적층 구조체(SS)의 반대편에 형성될 수 있다. 제2 트렌치(TR2)는 기판(SUB)의 상면을 노출할 수 있다. 제2 트렌치(TR2)에 의해, 적층 구조체(SS)의 제1 방향(D1)으로의 제2 측벽이 정의될 수 있다. 제2 트렌치(TR2)에 의해, 적층 구조체(SS)의 제1 내지 제3 절연막들(IL1, IL2, IL3) 및 반도체 막들(SL)이 노출될 수 있다.
제2 트렌치(TR2)에 의해 노출된 제2 및 제3 절연막들(IL2, IL3)이 모두 제거될 수 있다. 구체적으로 제2 트렌치(TR2)를 통해 제2 및 제3 절연막들(IL2, IL3)만을 선택적으로 식각하는 습식 식각 공정이 수행될 수 있다. 상기 습식 식각 공정 동안, 반도체 막들(SL) 및 제1 절연막들(IL1)은 그대로 잔류할 수 있다.
잔류하던 제2 및 제3 절연막들(IL2, IL3)이 완전히 제거됨으로써, 제3 리세스들(RS3)이 형성될 수 있다. 제3 리세스들(RS3)은, 제2 트렌치(TR2)로부터 게이트 전극(GE)을 향하여 수평적으로 연장될 수 있다.
도 7 및 도 8a 내지 도 8c를 다시 참조하면, 제3 리세스들(RS3)에 의해 노출된 반도체 막들(SL) 상에 실리사이드화 반응을 수행하여, 제1 전극들(EL1)이 형성될 수 있다. 제1 전극들(EL1)은 반도체 막(SL)의 노출된 일부가 실리사이드화 된 것이기 때문에, 제1 전극들(EL1)은 반도체 패턴들(SP)과 각각 직접 연결될 수 있다. 하나의 층 내의 제1 전극들(EL1)은, 제2 수직 절연체들(VIP2)에 의해 제1 방향(D1)으로 서로 분리될 수 있다. 각각의 제1 전극들(EL1)은, 내부가 채워진 실린더 형태를 가질 수 있다.
도시되진 않았지만, 제1 전극(EL1)이 형성되기 전에 반도체 패턴(SP) 내에 제2 불순물 영역이 형성될 수 있다. 제2 불순물 영역을 형성하는 것은, 제 제1 전극(EL1)을 형성하기 전에, 제3 리세스들(RS3)을 통해 노출된 반도체 막(SL) 상에 불순물을 도핑하는 것을 포함할 수 있다.
제1 전극들(EL1) 상에 유전막(DL)이 콘포멀하게 형성될 수 있다. 유전막(DL)은, 노출된 제1 전극(EL1)의 외부면을 덮을 수 있다. 유전막(DL)은 제3 리세스들(RS3)을 부분적으로 채울 수 있다.
유전막(DL) 상에 제2 전극(EL2)이 형성될 수 있다. 제2 전극(EL2)은 제2 트렌치(TR2) 및 제3 리세스들(RS3)을 완전히 채우도록 형성될 수 있다. 제1 전극(EL1), 유전막(DL) 및 제2 전극(EL2)은 정보 저장 요소(DS)를 구성할 수 있다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 7의 B-B'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 7 및 도 8a 내지 도 8c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 7 및 도 21을 참조하면, 수직 절연체(VIP)는 연장부(EP)를 포함하지 않을 수 있다. 게이트 전극(GE)은, 반도체 패턴(SP)의 제1 면(SPa), 제2 면(SPb), 제1 측면(SPw1) 및 제2 측면(SPw2)을 둘러쌀 수 있다. 제1 측면(SPw1) 및 제2 측면(SPw2)은 반도체 패턴(SP)의 양 측면들일 수 있다.
본 실시예에 따른 메모리 셀의 트랜지스터는, 게이트 전극(GE)이 트랜지스터의 바디(즉, 반도체 패턴(SP))를 둘러싸는 게이트-올-어라운드 구조를 가질 수 있다. 다시 말하면, 본 실시예에 따른 메모리 셀의 트랜지스터는 앞서 도 4를 참조하여 설명한 게이트-올-어라운드 트랜지스터일 수 있다. 본 실시예에 따른 메모리 셀의 트랜지스터는, 게이트-올-어라운드 구조를 가짐으로써 게이트 전극(GE)의 채널 제어력이 향상될 수 있다.
본 실시예에 따른 반도체 메모리 소자를 형성하는 것은, 앞서 도 11 및 도 12를 참조하여 설명한 수직 절연체(VIP)의 연장부(EP)를 제2 및 제3 절연막들(IL2, IL3)과 동일한 절연 물질로 형성하는 것을 포함할 수 있다. 이로써, 후속 공정에서 제2 및 제3 절연막들(IL2, IL3)이 게이트 전극(GE)으로 교체될 때, 연장부(EP)도 제2 및 제3 절연막들(IL2, IL3)과 함께 게이트 전극(GE)으로 교체되어, 게이트-올-어라운드 구조가 구현될 수 있다.
도 22 및 도 23 각각은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 7의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 7 및 도 8a 내지 도 8c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
먼저 도 7 및 도 22를 참조하면, 기판(SUB) 상에 도 1을 참조하여 설명한 셀 어레이(CA)가 제공될 수 있다. 셀 어레이(CA)는 적층 구조체(SS)를 포함할 수 있다. 셀 어레이(CA)와 기판(SUB) 사이에 주변 회로 영역(PER)이 제공될 수 있다. 주변 회로 영역(PER)은, 셀 어레이(CA)를 동작시키기 위한 회로를 포함할 수 있다.
구체적으로, 주변 회로 영역(PER)은 주변 트랜지스터들(PTR), 주변 트랜지스터들(PTR) 상의 주변 배선들(PIL), 및 주변 배선들(PIL)을 수직적으로 연결하는 주변 콘택들(PCNT)을 포함할 수 있다. 도시되진 않았지만, 주변 배선들(PIL)은 관통 콘택을 통해 셀 어레이(CA)와 전기적으로 연결될 수 있다. 셀 어레이(CA)와 주변 회로 영역(PER) 사이에 식각 정지막(ESL)이 추가로 개재될 수 있다.
본 실시예에 따른 반도체 메모리 소자는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 같이 메모리 셀이 주변 회로 영역 상에 제공된 셀-온-페리(Cell On Peri, COP) 구조를 가질 수 있다. 주변 회로 영역(PER)과 셀 어레이(CA)를 3차원적으로 적층함으로써, 반도체 메모리 칩의 면적을 줄이고 회로의 고집적화를 구현할 수 있다.
도 7 및 도 23을 참조하면, 제1 기판(SUB1) 상에 셀 어레이(CA)가 제공될 수 있다. 셀 어레이(CA) 상에 제2 기판(SUB2)이 제공될 수 있다. 제2 기판(SUB2) 상에 주변 회로 영역(PER)이 제공될 수 있다. 주변 회로 영역(PER)은, 셀 어레이(CA)를 동작시키기 위한 회로를 포함할 수 있다.
본 실시예에 따른 반도체 메모리 소자를 형성하는 것은, 제1 기판(SUB1) 상에 셀 어레이(CA)를 형성하는 것, 제2 기판(SUB2) 상에 주변 회로 영역(PER)을 형성하는 것, 및 웨이퍼 본딩 방식으로 셀 어레이(CA) 상에 제2 기판(SUB2)을 부착하는 것을 포함할 수 있다.
본 실시예에 따른 반도체 메모리 소자는, 앞서 도 1 및 도 6을 참조하여 설명한 것과 같이 주변 회로 영역이 메모리 셀 상에 제공된 페리-온-셀(Peri On Cell, POC) 구조를 가질 수 있다. 셀 어레이(CA)와 주변 회로 영역(PER)을 3차원적으로 적층함으로써, 반도체 메모리 칩의 면적을 줄이고 회로의 고집적화를 구현할 수 있다.
도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 평면도이다. 도 25a 및 도 25b는 각각 도 24의 B-B'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 7 및 도 8a 내지 도 8c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 도 24의 A-A' 및 C-C'선에 따른 단면도들은, 도 8a 및 도 8c와 각각 실질적으로 동일할 수 있다.
도 24, 도 25a, 도 25b, 도 8a 및 도 8c를 참조하면, 수직 절연체들(VIP) 각각의 제1 수직 절연체(VIP1)와 제2 수직 절연체(VIP2)는 제2 방향(D2)으로 서로 정렬될 수 있다. 제2 수직 절연체(VIP2)는 제1 수직 절연체(VIP1)로부터 제2 방향(D2)으로 이격될 수 있다. 제1 수직 절연체(VIP1)와 제2 수직 절연체(VIP2) 사이에 게이트 전극(GE)의 연결부(CNP)가 개재될 수 있다. 게이트 전극(GE)은, 제1 및 제2 수직 절연체들(VIP1, VIP2) 사이의 연결부(CNP)를 통해 분리되지 않고 제1 방향(D1)으로 연속적으로 연장될 수 있다.
본 실시예에 따른 반도체 메모리 소자는, 수직 절연체(VIP)의 형태가 달라진 점을 제외하고는 앞서 도 7 및 도 8a 내지 도 8c를 참조하여 설명한 반도체 메모리 소자와 실질적으로 동일할 수 있다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 평면도이다. 도 27a 내지 도 27c는 각각 도 26의 A-A'선, B-B'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 7 및 도 8a 내지 도 8c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 도 26의 C-C'선에 따른 단면도는, 도 8c와 실질적으로 동일할 수 있다.
도 26, 도 27a 내지 도 27c 및 도 8c를 참조하면, 적층 구조체(SS)를 관통하는 제3 홀들(HO3)이 정의될 수 있다. 각각의 제3 홀들(HO3)은, 적층된 반도체 패턴들(SP)의 중앙을 관통할 수 있다. 평면적 관점에서, 제3 홀들(HO3)은 제1 방향(D1)을 따라 일정한 피치로 배열될 수 있다. 제3 홀(HO3)의 평면적 형태는 원형일 수 있다. 제3 홀들(HO3) 내에 절연 기둥들(VPL)이 각각 제공될 수 있다. 절연 기둥들(VPL)은, 제1 방향(D1)으로 연장되는 게이트 전극(GE)을 관통하며 게이트 전극(GE)을 따라 제1 방향(D1)으로 배열될 수 있다. 절연 기둥들(VPL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 26을 참조하면, 게이트 전극(GE)은 제2 방향(D2)으로 서로 대향하는 제1 측벽(SW1) 및 제2 측벽(SW2)을 가질 수 있다. 제1 측벽(SW1) 및 제2 측벽(SW2)은 곡선의 프로파일(curved profile)을 가질 수 있다. 제1 측벽(SW1)은 비트 라인(BL)을 향하여 돌출된 형태를 가질 수 있고, 제2 측벽(SW2)은 제1 전극(EL1)을 향하여 돌출된 형태를 가질 수 있다. 일 예로, 제1 측벽(SW1)의 곡률의 중심과 제2 측벽(SW2)의 곡률의 중심은 절연 기둥(VPL)의 중심과 실질적으로 일치할 수 있다. 게이트 전극(GE)의 제1 측벽(SW1) 및 제2 측벽(SW2) 각각 상에 스페이서(SPC)가 제공될 수 있다.
수직 절연체들(VIP) 각각의 제1 수직 절연체(VIP1)와 제2 수직 절연체(VIP2)는 제2 방향(D2)으로 서로 정렬될 수 있다. 제1 수직 절연체(VIP1)와 제2 수직 절연체(VIP2) 사이에 게이트 전극(GE)의 연결부(CNP)가 개재될 수 있다. 게이트 전극(GE)은, 제1 및 제2 수직 절연체들(VIP1, VIP2) 사이의 연결부(CNP)를 통해 분리되지 않고 제1 방향(D1)으로 연속적으로 연장될 수 있다.
도 28, 30, 32 및 34는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 29, 31, 33a 및 35a는 각각 도 28, 30, 32 및 34의 A-A'선에 따른 단면도들이다. 도 33b 및 35b는 각각 도 32 및 34의 B-B'선에 따른 단면도들이다.
도 28 및 도 29를 참조하면, 기판(SUB) 상에 적층 구조체(SS)가 형성될 수 있다. 적층 구조체(SS)를 형성하는 것은, 제1 내지 제4 층들(L1-L4)을 순차적으로 적층하는 것을 포함할 수 있다. 각각의 제1 내지 제4 층들(L1-L4)은, 제1 절연막(IL1), 제1 절연막(IL1) 상의 제2 절연막(IL2), 제2 절연막(IL2) 상의 반도체 막(SL), 및 반도체 막(SL) 상의 제3 절연막(IL3)을 포함할 수 있다.
적층 구조체(SS)를 관통하는 제1 홀들(HO1) 및 제2 홀들(HO2)이 형성될 수 있다. 제2 홀(HO2)은 제1 홀(HO1)에 제2 방향(D2)으로 인접하여 형성될 수 있다. 제2 홀(HO2)은 제1 홀(HO1)과 제2 방향(D2)으로 정렬될 수 있다.
도 30 및 도 31을 참조하면, 제1 및 제2 홀들(HO1, HO2)에 의해 노출된 반도체 막들(SL)이 부분적으로 식각되어, 함몰 영역들(DR)이 형성될 수 있다. 제1 및 제2 홀들(HO1, HO2) 및 함몰 영역들(DR)에 절연 물질을 채워, 복수개의 수직 절연체들(VIP)이 형성될 수 있다. 수직 절연체들(VIP)은 제1 방향(D1)을 따라 일정한 피치로 배열될 수 있다. 서로 인접하는 수직 절연체들(VIP) 사이의 반도체 막(SL)이 반도체 패턴(SP)으로 정의될 수 있다.
도 32, 도 33a 및 도 33b를 참조하면, 적층 구조체(SS)를 관통하는 제3 홀들(HO3)이 형성될 수 있다. 제3 홀(HO3)은 서로 인접하는 수직 절연체들(VIP) 사이에 형성될 수 있다. 제3 홀(HO3)은 반도체 패턴(SP)의 중심을 관통할 수 있다. 제3 홀들(HO3)은 제1 방향(D1)을 따라 일정한 피치로 배열될 수 있다.
제3 홀(HO3)에 의해 노출된 제2 및 제3 절연막들(IL2, IL3)을 부분적으로 식각하여, 제4 리세스들(RS4)이 형성될 수 있다. 구체적으로 제3 홀(HO3)을 통해 제2 및 제3 절연막들(IL2, IL3)만을 선택적으로 식각하는 습식 식각 공정이 수행될 수 있다. 상기 습식 식각 공정 동안, 반도체 막들(SL) 및 제1 절연막들(IL1)은 그대로 잔류할 수 있다.
상기 습식 식각 공정은 제3 홀(HO3)을 중심으로 등방성으로 식각이 진행되기 때문에, 제4 리세스들(RS4)은 제3 홀(HO3)을 중심으로 수평적으로 연장될 수 있다. 도 32를 다시 참조하면, 평면적 관점에서, 제4 리세스(RS4)의 측벽은 곡선의 프로파일을 가질 수 있다.
도 34, 도 35a 및 도 35b를 참조하면, 제4 리세스(RS4) 내에 스페이서(SPC)가 형성될 수 있다. 스페이서(SPC)는 제4 리세스(RS4)를 부분적으로 채울 수 있다. 제4 리세스(RS4) 내에 게이트 절연막(GI) 및 게이트 전극(GE)이 형성될 수 있다. 이후, 제3 홀(HO3) 상에 이방성 식각 공정을 수행하여, 제3 홀(HO3)을 채우고 있는 물질들을 모두 제거할 수 있다. 결과적으로, 적층된 게이트 전극들(GE)은 수직적으로 서로 연결되지 않을 수 있다.
후속으로, 앞서 도 17 내지 도 20b, 및 도 7 내지도 8c를 참조하여 설명한 것과 실질적으로 동일한 제조 공정이 수행될 수 있다. 구체적으로, 적층 구조체(SS)의 일 측에 제3 방향(D3)으로 연장되는 비트 라인들(BL)이 형성될 수 있다. 적층 구조체(SS)의 반대 측에 정보 저장 요소들(DS)이 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (25)

  1. 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 반도체 패턴, 상기 반도체 패턴 상에서 제1 방향으로 연장되는 게이트 전극, 및 상기 반도체 패턴과 전기적으로 연결된 정보 저장 요소를 포함하고;
    상기 적층 구조체를 관통하는 복수개의 수직 절연체들, 상기 수직 절연체들은 상기 제1 방향으로 배열되며; 및
    상기 적층 구조체의 일 측에 제공되어 수직하게 연장되는 비트 라인을 포함하되,
    상기 비트 라인은, 적층된 상기 반도체 패턴들을 전기적으로 연결하고,
    상기 수직 절연체들 각각은, 제1 수직 절연체 및 상기 제1 수직 절연체에 인접하는 제2 수직 절연체를 포함하며,
    상기 게이트 전극은, 상기 제1 수직 절연체와 상기 제2 수직 절연체 사이에 개재된 연결부를 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 수직 절연체들은 상기 반도체 패턴을 복수개의 반도체 패턴들로 분리하고,
    상기 반도체 패턴들은 상기 제1 방향으로 배열되는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 수직 절연체들 각각은, 상기 제1 수직 절연체와 상기 제2 수직 절연체를 연결하는 연장부를 더 포함하고,
    서로 인접하는 상기 반도체 패턴들은, 상기 제1 수직 절연체, 상기 제2 수직 절연체 및 상기 연장부에 의해 상기 제1 방향으로 이격되는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 정보 저장 요소는:
    상기 반도체 패턴과 전기적으로 연결된 제1 전극;
    상기 제1 전극 상의 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 개재된 유전막을 포함하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 게이트 전극은:
    상기 반도체 패턴의 제1 면 상에 제공된 제1 게이트 전극; 및
    상기 반도체 패턴의 상기 제1 면에 대향하는 제2 면 상에 제공된 제2 게이트 전극을 포함하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 게이트 전극은, 상기 반도체 패턴의 상면, 바닥면 및 양 측면들 상에 제공되는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 비트 라인은:
    상기 적층된 반도체 패턴들과 각각 전기적으로 연결되는 적층된 수평부들; 및
    상기 적층된 수평부들을 연결하며 수직하게 연장되는 수직부를 포함하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 제2 수직 절연체는 상기 제1 수직 절연체로부터 상기 제1 방향으로 오프셋된 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 제2 수직 절연체는 상기 제1 수직 절연체와 상기 제1 방향에 교차하는 제2 방향으로 정렬되는 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 게이트 전극은, 상기 제1 방향에 교차하는 제2 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 갖고,
    상기 제1 및 제2 측벽들 각각은 굴곡진(curved) 반도체 메모리 소자.
  11. 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 반도체 패턴, 상기 반도체 패턴 상에서 제1 방향으로 연장되는 게이트 전극, 및 상기 반도체 패턴과 전기적으로 연결된 정보 저장 요소를 포함하고;
    상기 적층 구조체를 관통하는 수직 절연체, 상기 수직 절연체는 상기 제1 방향에 교차하는 제2 방향으로 연장되고; 및
    상기 적층 구조체의 일 측에 제공되어 수직하게 연장되는 비트 라인을 포함하되,
    상기 반도체 패턴은, 상기 수직 절연체를 사이에 두고 상기 제1 방향으로 서로 이격된 제1 반도체 패턴 및 제2 반도체 패턴을 포함하고,
    상기 수직 절연체는, 제1 수직 절연체 및 상기 제1 수직 절연체에 인접하는 제2 수직 절연체를 포함하며,
    상기 게이트 전극은, 상기 제1 수직 절연체와 상기 제2 수직 절연체 사이에 개재된 연결부를 포함하고,
    상기 제1 반도체 패턴 상의 상기 게이트 전극은, 상기 제2 반도체 패턴 상의 상기 게이트 전극과 상기 연결부를 통해 연결되는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 비트 라인은:
    적층된 상기 반도체 패턴들과 각각 전기적으로 연결되는 적층된 수평부들; 및
    상기 적층된 수평부들을 연결하며 수직하게 연장되는 수직부를 포함하는 반도체 메모리 소자.
  13. 제11항에 있어서,
    상기 게이트 전극은:
    상기 반도체 패턴의 제1 면 상에 제공된 제1 게이트 전극; 및
    상기 반도체 패턴의 상기 제1 면에 대향하는 제2 면 상에 제공된 제2 게이트 전극을 포함하는 반도체 메모리 소자.
  14. 제11항에 있어서,
    상기 게이트 전극은, 상기 반도체 패턴의 상면, 바닥면 및 양 측면들 상에 제공되는 반도체 메모리 소자.
  15. 제11항에 있어서,
    상기 정보 저장 요소는:
    상기 반도체 패턴과 전기적으로 연결된 제1 전극;
    상기 제1 전극 상의 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 개재된 유전막을 포함하는 반도체 메모리 소자.
  16. 기판 상에서 제1 방향으로 연장되는 비트 라인, 상기 제1 방향은 상기 기판의 상면에 수직하고;
    상기 비트 라인으로부터 제2 방향으로 연장되는 반도체 패턴, 상기 제2 방향은 상기 기판의 상기 상면에 평행하고, 상기 반도체 패턴은 상기 제1 방향으로 서로 대향하는 제1 면 및 제2 면을 가지며;
    상기 반도체 패턴의 상기 제1 면 및 상기 제2 면 상에 각각 제공된 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극들은 제3 방향으로 서로 평행하게 연장되며, 상기 제3 방향은 상기 기판의 상기 상면에 평행하면서 상기 제2 방향에 교차하고; 및
    상기 반도체 패턴에 전기적으로 연결된 정보 저장 요소를 포함하는 반도체 메모리 소자.
  17. 제16항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 제1 방향으로 서로 이격된 반도체 메모리 소자.
  18. 제16항에 있어서,
    상기 반도체 패턴 및 상기 제1 및 제2 게이트 전극들을 관통하는 절연 기둥을 더 포함하되,
    상기 제1 및 제2 게이트 전극들 각각은, 상기 제2 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 갖고,
    상기 제1 및 제2 측벽들 각각은 굴곡진 반도체 메모리 소자.
  19. 제16항에 있어서,
    상기 정보 저장 요소는:
    상기 반도체 패턴과 전기적으로 연결된 제1 전극;
    상기 제1 전극 상의 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 개재된 유전막을 포함하는 반도체 메모리 소자.
  20. 제16항에 있어서,
    상기 기판 상의 주변 회로 영역을 더 포함하되,
    상기 비트 라인, 상기 반도체 패턴, 상기 제1 및 제2 게이트 전극들 및 상기 정보 저장 요소는 셀 어레이의 메모리 셀을 구성하고,
    상기 메모리 셀과 상기 주변 회로 영역은 서로 상기 제1 방향으로 적층된 반도체 메모리 소자.
  21. 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체를 형성하는 것, 상기 복수개의 층들 각각은 순차적으로 적층된 제1 절연막, 반도체 막 및 제2 절연막을 포함하고;
    상기 적층 구조체를 관통하는 제1 홀 및 제2 홀을 형성하는 것;
    상기 제1 및 제2 홀들에 의해 노출된 상기 반도체 막들을 부분적으로 식각하여, 각각의 상기 반도체 막들을 한 쌍의 반도체 패턴들로 분리하는 것;
    상기 제1 및 제2 홀들을 채우는 수직 절연체를 형성하는 것;
    상기 제2 절연막들 각각의 일부를 게이트 전극으로 교체하는 것;
    상기 적층 구조체의 일 측에 수직하게 연장되는 비트 라인을 형성하는 것;
    상기 반도체 패턴들 각각의 일부를 제1 전극으로 교체하는 것; 및
    상기 제2 절연막들 각각의 나머지 부분을 제2 전극으로 교체하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
  22. 제21항에 있어서,
    상기 수직 절연체는, 상기 제1 홀을 채우는 제1 수직 절연체, 및 상기 제2 홀을 채우는 제2 수직 절연체를 포함하고,
    상기 게이트 전극은, 상기 제1 수직 절연체와 상기 제2 수직 절연체 사이에 개재된 연결부를 포함하는 반도체 메모리 소자의 제조 방법.
  23. 제21항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 유전막을 형성하는 것을 더 포함하는 반도체 메모리 소자의 제조 방법.
  24. 제21항에 있어서,
    상기 비트 라인을 형성하는 것은:
    적층된 상기 반도체 패턴들에 각각 전기적으로 연결되는 적층된 수평부들을 형성하는 것; 및
    상기 적층된 수평부들을 연결하며 수직하게 연장되는 수직부를 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
  25. 제21항에 있어서,
    상기 제1 전극을 교체하는 것은, 상기 반도체 패턴들 각각의 상기 일부 상에 실리사이드화 반응을 수행하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
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