KR20210103143A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

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KR20210103143A
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손용훈
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Abstract

전기적 특성 및 신뢰성이 향상된 3차원 반도체 메모리 장치를 제공하는 것이다. 기판 상에, 제1 방향으로 연장되는 수직 절연 구조체, 수직 절연 구조체의 둘레를 따라 배치되는 반도체 패턴, 반도체 패턴의 일측에 배치되고, 제1 방향으로 연장되고, 반도체 패턴과 전기적으로 연결되는 비트 라인, 반도체 패턴의 타측에 배치되고, 제1 전극과 제2 전극을 포함하는 정보 저장 요소로, 제1 전극은 제1 방향으로 연장되는 기둥 형상을 갖고, 제2 전극은 제1 전극의 둘레를 따라 배치되는 정보 저장 요소, 및 반도체 패턴 상에 배치되고, 제1 방향과 다른 제2 방향으로 연장되는 게이트 전극을 포함한다.

Description

반도체 메모리 장치 및 이의 제조 방법{Semiconductor memory device and method for fabricating thereof}
본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로 전기적 특성이 향상된 3차원 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다.
종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하려는 과제는, 전기적 특성 및 신뢰성이 향상된 3차원 반도체 메모리 장치를 제공하는 것이다.
본 발명의 해결하려는 다른 과제는, 전기적 특성 및 신뢰성이 향상된 3차원 반도체 메모리 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 일 태양(aspect)은 기판 상에, 제1 방향으로 연장되는 수직 절연 구조체, 수직 절연 구조체의 둘레를 따라 배치되는 반도체 패턴, 반도체 패턴의 일측에 배치되고, 제1 방향으로 연장되고, 반도체 패턴과 전기적으로 연결되는 비트 라인, 반도체 패턴의 타측에 배치되고, 제1 전극과 제2 전극을 포함하는 정보 저장 요소로, 제1 전극은 제1 방향으로 연장되는 기둥 형상을 갖고, 제2 전극은 제1 전극의 둘레를 따라 배치되는 정보 저장 요소, 및 반도체 패턴 상에 배치되고, 제1 방향과 다른 제2 방향으로 연장되는 게이트 전극을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 다른 태양은 기판 상에, 기판의 상면과 수직인 제1 방향으로 연장되는 비트 라인, 기판의 상면과 평행한 제2 방향으로 연장되는 상부 게이트 전극 및 하부 게이트 전극과, 제2 방향으로 배열된 복수의 연결 게이트 전극들을 포함하는 게이트 전극으로, 상부 게이트 전극은 하부 게이트 전극과 제1 방향으로 이격되고, 각각의 연결 게이트 전극은 상부 게이트 전극 및 하부 게이트 전극을 연결하는 게이트 전극, 하부 게이트 전극 및 상부 게이트 전극 사이와, 인접하는 연결 게이트 전극 사이에 배치되고, 비트 라인과 전기적으로 연결되는 반도체 패턴, 인접하는 연결 게이트 전극 사이에 배치되고, 상부 게이트 전극, 하부 게이트 전극 및 반도체 패턴을 관통하여 제1 방향으로 연장되는 수직 절연 구조체, 및 반도체 패턴과 연결된 정보 저장 요소를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 또 다른 태양은 기판 상에, 기판의 상면과 수직인 제1 방향으로 연장되는 비트 라인, 기판 상에, 비트 라인과 전기적으로 연결되고, 루프 형상을 갖는 반도체 패턴, 반도체 패턴 상에 배치되고, 기판의 상면과 나란한 제2 방향으로 연장되는 게이트 전극, 및 반도체 패턴과 연결되는 정보 저장 요소를 포함하고, 정보 저장 요소는 반도체 패턴과 연결된 제1 전극과, 제1 전극과 이격된 제2 전극과, 제1 전극과 제2 전극 사이의 유전막을 포함하고, 제1 전극은 루프 형상을 갖는다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 또 다른 태양은 기판 상에, 기판의 상면과 평행한 제1 방향으로 배열되는 복수의 수직 절연 구조체들로, 각각의 수직 절연 구조체는 기판의 상면과 수직인 제2 방향으로 연장되는 복수의 수직 절연 구조체들, 복수의 수직 절연 구조체들과 교차하고, 제1 방향으로 연장되는 게이트 전극, 각각의 수직 절연 구조체들의 둘레를 따라 배치되고, 제1 방향으로 배열되는 복수의 반도체 패턴들로, 각각의 반도체 패턴은 게이트 전극에 의해 분리되는 복수의 반도체 패턴, 제1 방향으로 배열되고, 각각의 반도체 패턴과 연결된 복수의 비트 라인들로, 각각의 비트 라인은 제2 방향으로 연장되는 복수의 비트 라인들, 및 각각의 반도체 패턴과 연결되고, 제1 전극과, 제1 전극을 관통하여 제2 방향으로 연장되는 제2 전극과, 제1 전극과 제2 전극 사이에 개재되는 유전막을 포함하는 정보 저장 요소들을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 메모리 장치 제조 방법의 일 태양은 기판 상에, 수직으로 적층된 복수개의 몰드층을 포함하는 몰드 구조체를 형성하고, 각각의 몰드층은 제1 절연막과 제2 절연막을 포함하고, 몰드 구조체를 관통하고, 제1 방향으로 순차적으로 배열되는 제1 내지 제3 홀을 형성하고, 제2 홀에 의해 노출된 제1 절연막을 부분적으로 식각하여, 게이트 리세스를 형성하고, 게이트 리세스 내에, 채널 리세스를 정의하는 게이트 전극을 형성하고, 게이트 전극은 제1 방향과 다른 제2 방향으로 연장되고, 채널 리세스 내에, 반도체 패턴을 형성하고, 제1 홀에 의해 노출된 게이트 전극의 일부를 제거하여, 반도체 패턴의 일측을 노출시키고, 제1 홀을 채워, 반도체 패턴과 연결되는 비트 라인을 형성하고, 제3 홀에 의해 노출된 게이트 전극의 일부를 제거하여, 반도체 패턴의 타측을 노출시키고, 제3 홀 내에, 반도체 패턴과 연결되는 정보 저장 요소를 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략한 회로도이다.
도 2 내지 도 3b는 각각 본 발명의 몇몇 실시예들에 따른 3차원 반도체 메모리 장치를 나타내는 예시적인 사시도이다.
도 4는 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 평면도이다.
도 5a 내지 도 5d는 각각 도 4의 A - A, B - B, C - C 및 D - D를 따른 단면도들이다.
도 6a 및 도 6b는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 7은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 8은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 9 내지 도 10c는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 11은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 13 내지 도 44는 몇몇 실시예들에 다른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1은 몇몇 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략한 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이(CA)는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 일 예로, 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 서브 셀 어레이들(SCA)은 복수개의 비트 라인들(BL), 복수개의 워드 라인들(WL), 및 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀 트랜지스터(MCT)가 배치될 수 있다.
비트 라인들(BL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 제1 방향(D1)으로 배열될 수 있다. 서로 인접하는 비트 라인들(BL)은 제1 방향(D1)으로 이격될 수 있다.
워드 라인들(WL)은 기판 상에 제3 방향(D3)으로 적층되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 각각의 워드 라인들(WL)은 제1 방향(D1)으로 연장될 수 있다. 서로 인접하는 워드 라인들(WL)은 제3 방향(D3)으로 이격될 수 있다.
메모리 셀 트랜지스터(MCT)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(MCT)의 제1 소오스/드레인은 비트 라인(BL)에 연결될 수 있다. 메모리 셀 트랜지스터(MCT)의 제2 소오스/드레인은 정보 저장 요소(DS)에 연결될 수 있다. 예를 들어, 정보 저장 요소(DS)는 커패시터일 수 있다. 메모리 셀 트랜지스터(MCT)의 제2 소오스/드레인은 커패시터의 제1 전극에 연결될 수 있다.
도 2 내지 도 3b는 각각 본 발명의 몇몇 실시예들에 따른 3차원 반도체 메모리 장치를 나타내는 예시적인 사시도이다.
먼저, 도 1 및 도 2를 참고하면, 기판(SUB) 상에 도 1를 이용하여 설명한 복수개의 서브 셀 어레이들(SCA) 중 하나가 배치될 수 있다.
기판(SUB)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(SUB)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(SUB)은 실리콘 기판인 것으로 설명한다.
제1 내지 제3 층들(L1, L2, L3)을 포함하는 적층 구조체(SS)는 기판(SUB) 상에 배치될 수 있다. 적층 구조체(SS)의 제1 내지 제3 층들(L1, L2, L3)은 기판(SUB)의 상면과 수직한 방향(즉, 제3 방향(D3))으로 서로 이격되어 적층될 수 있다. 제1 내지 제3 층들(L1, L2, L3) 각각은, 복수개의 반도체 패턴들(SP), 복수개의 정보 저장 요소들(DS) 및 게이트 전극(GE)을 포함할 수 있다.
평면도적인 관점에서, 반도체 패턴들(SP)은 폐루프(closed-loop) 형상을 가질 수 있다. 예를 들어, 반도체 패턴들(SP)는 환형 형상을 가질 수 있다. 또는, 반도체 패턴들(SP)는 외주면이 모따기된 사각형의 형태를 갖는 루프 형상을 가질 수도 있다. 반도체 패턴들(SP)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 금속 산화물과 같은 반도체 물질을 포함할 수 있다. 일 예로, 반도체 패턴들(SP)은 폴리 실리콘을 포함할 수 있다. 다른 예로, 반도체 패턴들(SP)는 비정질 금속 산화물, 다결정질 금속 산화물, 또는 비정질 금속 산화물 및 다결정질 금속 산화물의 조합 등을 포함할 수 있다. 반도체 패턴들(SP)이 금속 산화물을 포함할 경우, 반도체 패턴들(SP)는 In-Ga계 산화물(IGO), In-Zn계 산화물(IZO), 또는 In-Ga-Zn계 산화물(IGZO) 중 하나를 포함할 수 있다.
각각의 반도체 패턴들(SP)은 채널 영역(CH), 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)을 포함할 수 있다. 채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 개재될 수 있다. 채널 영역(CH)은 도 1을 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 채널에 해당될 수 있다. 제1 및 제2 불순물 영역들(SD1, SD2)은 도 1을 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 제1 소오스/드레인 및 제2 소오스/드레인에 각각 해당될 수 있다.
제1 및 제2 불순물 영역들(SD1, SD2)은 반도체 패턴(SP)에 불순물이 도핑된 영역들일 수 있다. 이로써, 제1 및 제2 불순물 영역들(SD1, SD2)은 n형 또는 p형의 도전형을 가질 수 있다. 제1 불순물 영역(SD1)은 비트 라인(BL)에 인접하여 형성될 수 있다. 제1 불순물 영역(SD1)은 비트 라인(BL)과 연결될 수 있다. 제2 불순물 영역(SD2)는 정보 저장 요소(DS)에 인접하여 형성될 수 있다. 제2 불순물 영역(SD2)는 정보 저장 요소(DS)에 연결될 수 있다.
정보 저장 요소들(DS)은 데이터를 저장할 수 있는 메모리 요소들일 수 있다. 각각의 정보 저장 요소들(DS)은, 커패시터를 이용한 메모리 요소, 자기터널접합 패턴(Magnetic Tunnel Junction pattern)을 이용한 메모리 요소, 또는 상 변화 물질을 포함하는 가변 저항체를 이용한 메모리 요소일 수 있다. 일 예로, 각각의 정보 저장 요소들(DS)은 커패시터일 수 있다.
게이트 전극들(GE)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 게이트 전극들(GE)은 제3 방향(D3)을 따라 서로 이격되어 적층될 수 있다. 각각의 게이트 전극들(GE)은, 하나의 층 내의 반도체 패턴들(SP)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 다시 말하면, 게이트 전극들(GE)은 도 1을 참조하여 설명한 수평 워드 라인들(WL)일 수 있다.
게이트 전극(GE)은, 반도체 패턴(SP)의 상면 상의 상부 게이트 전극(GE1) 및 반도체 패턴(SP)의 바닥면 상의 하부 게이트 전극(GE2)을 포함할 수 있다. 본 실시예에 따른 메모리 셀 트랜지스터는, 게이트 전극(GE)이 채널 영역(CH)의 양 면 상에 제공된 더블 게이트 트랜지스터일 수 있다.
게이트 전극들(GE)은 도전 물질을 포함할 수 있다. 일 예로, 게이트 전극들(GE)은 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속 질화물(질화 티타늄, 질화 탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
기판(SUB) 상에, 수직한 방향(즉, 제3 방향(D3))으로 연장되는 복수개의 비트 라인들(BL)이 배치될 수 있다. 각각의 비트 라인들(BL)은, 제3 방향(D3)으로 연장되는 라인 형태 또는 기둥 형태를 가질 수 있다. 비트 라인들(BL)은 제1 방향(D1)을 따라 배열될 수 있다. 각각의 비트 라인들(BL)은, 수직하게 적층된 반도체 패턴들(SP)의 제1 불순물 영역들(SD1)과 전기적으로 연결될 수 있다.
비트 라인들(BL)은 도전 물질을 포함할 수 있고, 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 비트 라인들(BL)은 도 1을 참조하여 설명한 수직 비트 라인들(BL)일 수 있다.
제1 내지 제3 층들(L1, L2, L3) 중 대표적으로 제1 층(L1)에 관해 상세히 설명한다. 제1 층(L1)의 반도체 패턴들(SP)은 제1 방향(D1)으로 배열될 수 있다. 제1 층(L1)의 반도체 패턴들(SP)은 서로 동일한 레벨에 위치할 수 있다. 제1 층(L1)에 배치된 반도체 패턴들(SP)는 서로 간에 이격되어 있을 수 있다. 제1 층(L1)의 게이트 전극(GE)은, 제1 층(L1)의 반도체 패턴들(SP)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 예를 들어, 제1 층(L1)의 게이트 전극(GE)은, 반도체 패턴들(SP)의 상면 및 하면 상에 배치될 수 있다. 도시되지 않았지만, 반도체 패턴들(SP)을 사이에 두고 배치된 상부 게이트 전극(GE1) 및 하부 게이트 전극(GE2)는 반도체 패턴들(SP) 사이에서 연결될 수 있다.
도시되진 않았지만, 게이트 전극(GE)과 채널 영역(CH) 사이에 게이트 절연막이 개재될 수 있다. 게이트 절연막은 고유전율 절연막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 고유전율 절연막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 비트 라인들(BL)은, 제1 층(L1)의 반도체 패턴(SP)의 제1 불순물 영역들(SD1)에 연결될 수 있다. 도시되지 않았지만, 비트 라인(BL)과 반도체 패턴(SP) 사이에 금속 실리사이드막이 형성될 수도 있다. 제2 층(L2) 및 제3 층(L3)에 관한 구체적인 설명은 앞서 설명한 제1 층(L1)과 실질적으로 동일할 수 있다.
도시되진 않았지만, 적층 구조체(SS) 내의 빈 공간들은 절연 물질로 채워져 있을 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 적층 구조체(SS) 상에 서브 셀 어레이(SCA)와 전기적으로 연결된 배선층이 배치될 수 있다. 도시되지 않았지만, 기판(SUB) 상에 서브 셀 어레이(SCA)를 동작시키는 주변 회로가 형성될 수 있다. 상기 배선층을 이용하여, 주변 회로와 서브 셀 어레이는 연결될 수 있다.
도 3a 및 도 3b에 따른 실시예들은, 앞서 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 3a 및 도 3b를 참고하면, 주변 회로 영역(PER)과 서브 셀 어레이(SCA)는 수직한 방향(즉, 제3 방향(D3))으로 적층될 수 있다.
도 3a에서, 기판(SUB)과 복수개의 서브 셀 어레이들(SCA) 사이에 주변 회로 영역(PER)이 배치될 수 있다. 주변 회로 영역(PER)은 기판(SUB) 상에 형성된 주변 회로 트랜지스터들을 포함할 수 있다. 주변 회로 영역(PER)은 본 발명의 실시예들에 따른 메모리 셀 어레이를 동작시키기 위한 회로를 포함할 수 있다.
서브 셀 어레이(SCA)는 예를 들어, 관통 전극 등을 통해 주변 회로 영역(PER)과 전기적으로 연결될 수 있다.
도 3b에서, 기판(SUB) 상에 서브 셀 어레이(SCA)가 배치될 수 있다. 서브 셀 어레이(SCA) 상에 주변 회로 영역(PER)이 배치될 수 있다. 앞서 설명한 바와 같이, 주변 회로 영역(PER)은 서브 셀 어레이(SCA)를 동작시키기 위한 회로를 포함할 수 있다.
일 예로, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 서로 간에 수직일 수 있지만, 이에 제한되는 것은 아니다. 또한, 제1 방향(D1) 및 제2 방향(D2)은 기판(SUB)의 상면과 평행하고, 제3 방향(D3)은 기판(SUB)의 상면과 수직일 수 있다.
도 4는 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 평면도이다. 도 5a 내지 도 5d는 각각 도 4의 A - A, B - B, C - C 및 D - D를 따라 절단한 단면도들이다. 설명의 편의상, 도 1 내지 도 2를 참조하여 설명한 것과 중복되는 부분은 간략히 설명하고, 차이점을 중심으로 설명한다.
도 4 내지 도 5d를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 비트 라인(BL)과, 게이트 전극(GE)과, 반도체 패턴(SP)과, 정보 저장 요소(DS)와, 수직 절연 구조체(VIP)를 포함할 수 있다.
몰드 구조체(MIL)는 기판(SUB) 상에 배치될 수 있다. 몰드 구조체(MIL)는 제1 몰드 절연층(ILD1)과, 제2 절연 몰드층(ILD2)를 포함할 수 있다. 몰드 구조체(MIL)는 기판(SUB) 상에 교대로 적층된 제1 몰드 절연층(ILD1) 및 제2 절연 몰드층(ILD2)을 포함할 수 있다.
도 5b 내지 도 5d에서, 제1 몰드 절연층(ILD1)은 4개, 제2 절연 몰드층(ILD2)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한, 기판(SUB)과 바로 인접한 몰드 구조체(MIL)는 제1 몰드 절연층(ILD1)인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 몰드 절연층(ILD1) 및 제2 절연 몰드층(ILD2)은 각각 절연 물질을 포함할 수 있다. 제1 몰드 절연층(ILD1)에 포함된 제1 절연 물질은 제2 절연 몰드층(ILD2)에 포함된 제2 절연 물질에 대한 식각 선택비를 가질 수 있다. 제1 몰드 절연층(ILD1) 및 제2 절연 몰드층(ILD2)은 각각 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 몰드 절연층(ILD1)은 실리콘 산화막을 포함하고, 제2 절연 몰드층(ILD2)은 실리콘 질화막을 포함할 수 있다. 예를 들어, 몰드 구조체(MIL)는 ON(oxide/nitride) 몰드 구조체일 수 있다.
복수의 반도체 패턴들(SP)은 기판(SUB) 상에 배치될 수 있다. 반도체 패턴들(SP)은 제1 방향(D1)을 따라 서로 이격되어 배치될 수 있다. 또한, 반도체 패턴들(SP)은 제3 방향(D3)을 따라 적층될 수 있다. 제3 방향(D3)으로 적층된 반도체 패턴들(SP)은 서로 간에 이격될 수 있다. 제3 방향(D3)으로 적층된 반도체 패턴들(SP)은 인접하는 제1 절연 몰드층(ILD1) 사이, 또는 인접하는 제2 절연 몰드층(ILD2) 사이에 배치될 수 있다. 일 예로, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제3 방향(D3)으로 인접하는 반도체 패턴들(SP) 사이에, 제1 몰드 절연층(ILD1)이 배치될 수 있다.
각각의 반도체 패턴들(SP)은 루프 형상, 예를 들어, 폐루프(closed-loop) 형상을 가질 수 있다.
각각의 반도체 패턴들(SP)은 제3 방향(D3)으로 대향되는 상면(SPus)와, 하면(SPbs)를 포함할 수 있다. 각각의 반도체 패턴들(SP)은 반도체 패턴의 상면(SPus) 및 반도체 패턴의 하면(SPbs)을 연결하는 외측벽(SPos)과, 내측벽(SPis)을 포함할 수 있다. 또한, 각각의 반도체 패턴들(SP)은 제1 불순물 영역(SD1)과 제2 불순물 영역(SD2)를 포함할 수 있다. 각각의 반도체 패턴들(SP)에서, 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)은 제2 방향(D2)으로 대향되는 위치에 형성될 수 있다.
반도체 패턴들(SP)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 금속 산화물과 같은 반도체 물질을 포함할 수 있다.
각각의 게이트 전극(GE)은 반도체 패턴의 상면(SPus) 상의 상부 게이트 전극(GE1)과, 반도체 패턴의 하면(SPbs) 상의 하부 게이트 전극(GE2)을 포함할 수 있다. 각각의 게이트 전극(GE)은 상부 게이트 전극(GE1) 및 하부 게이트 전극(GE2)을 연결하는 복수의 연결 게이트 전극(GE3)을 포함할 수 있다. 반도체 패턴들(SP)과 같이, 제3 방향(D3)으로 인접하는 게이트 전극(GE)은 인접하는 제1 몰드 절연층(ILD1) 사이에 배치될 수 있다. 각각의 게이트 전극(GE)은 하나의 워드 라인(도 1의 WL)을 구성할 수 있다.
상부 게이트 전극(GE1) 및 하부 게이트 전극(GE2)은 반도체 패턴(SP)을 사이에 두고 제3 방향(D3)으로 이격될 수 있다. 각각의 반도체 패턴들(SP)는 그 위 및 아래에 각각 배치된 상부 게이트 전극(GE1) 및 하부 게이트 전극(GE2) 사이에 샌드위치 될 수 있다. 상부 게이트 전극(GE1) 및 하부 게이트 전극(GE2)은 각각 서로 나란하게 제1 방향(D1)으로 연장될 수 있다.
반도체 패턴들(SP)은 제1 방향(D1)으로 인접하는 연결 게이트 전극(GE3) 사이에 배치될 수 있다. 연결 게이트 전극(GE3)은 제1 방향(D1)으로 인접하는 반도체 패턴들(SP)을 분리할 수 있다. 즉, 제1 방향(D1)으로 배열된 반도체 패턴들(SP)은 게이트 전극(GE)에 의해 분리될 수 있다. 연결 게이트 전극(GE3)은 제1 방향(D1)으로 인접하는 반도체 패턴의 외측벽(SPos) 사이에 배치될 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 각각의 게이트 전극(GE)는 반도체 패턴의 내측벽(SPis) 상에 배치되지 않는다.
각각의 게이트 전극(GE)는 제1 방향(D1)으로 연장되는 내측 게이트 전극(GEin)과, 내측 게이트 전극(GEin)의 일부를 따라 연장되는 외측 게이트 전극(GEout)을 포함할 수 있다. 외측 게이트 전극(GEout)은 내측 게이트 전극(GEin)과 전기적으로 절연될 수 있다. 삽입 절연막(GE_SI)은 내측 게이트 전극(GEin)과 외측 게이트 전극(GEout) 사이에 배치될 수 있다. 삽입 절연막(GE_SI)에 의해, 외측 게이트 전극(GEout)과 내측 게이트 전극(GEin)은 전기적으로 절연될 수 있다.
내측 게이트 전극(GEin)은 상술한 상부 게이트 전극(GE1), 하부 게이트 전극(GE2) 및 연결 게이트 전극(GE3)을 포함한다. 예를 들어, 외측 게이트 전극(GEout)은 연결 게이트 전극(GE3)의 측벽 상에 배치될 수 있다. 삽입 절연막(GE_SI)는 연결 게이트 전극(GE3)과 외측 게이트 전극(GEout) 사이에 배치될 수 있다. 삽입 절연막(GE_SI)는 연결 게이트 전극(GE3)의 양측에 배치될 수 있다. 제2 방향(D2)으로 마주보는 외측 게이트 전극(GEout) 사이에, 삽입 절연막(GE_SI) 및 연결 게이트 전극(GE3)이 배치될 수 있다. 연결 게이트 전극(GE3), 삽입 절연막(GE_SI) 및 외측 게이트 전극(GEout)은 제2 방향(D2)으로 순차적으로 배열될 수 있다.
상부 게이트 전극(GE1) 및 제1 몰드 절연층(ILD1) 사이와, 하부 게이트 전극(GE2) 및 제1 몰드 절연층(ILD1) 사이에, 블로킹 절연막(GE_BI)가 배치될 수 있다. 제조 공정 상, 블로킹 절연막(GE_BI)는 삽입 절연막(GE_SI)과 동일한 물질을 포함할 수 있다. 블로킹 절연막(GE_BI) 및 삽입 절연막(GE_SI)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
내측 게이트 전극(GEin)은 노말 게이트 전극일 수 있다. 외측 게이트 전극(GEout)은 워드 라인으로 역할을 하지 못하는 더미 게이트 전극일 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 게이트 전극(GE) 중 내측 게이트 전극(GEin)은 워드 라인의 역할을 할 수 있다. 게이트 전극(GE)은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 및 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다.
게이트 절연막(GI)는 게이트 전극(GE)과 반도체 패턴(SP) 사이에 배치될 수 있다. 게이트 절연막(GI)는 반도체 패턴의 상면(SPus), 반도체 패턴의 하면(SPbs) 및 반도체 패턴의 외측벽(SPos)을 따라 연장될 수 있다. 게이트 절연막(GI)는 반도체 패턴의 내측벽(SPis) 상에 배치되지 않는다. 게이트 절연막(GI)은 고유전율 절연막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다.
복수의 수직 절연 구조체(VIP)는 제1 방향(D1)을 따라 배열될 수 있다. 각각의 수직 절연 구조체(VIP)는 제3 방향(D3)으로 길게 연장될 수 있다. 수직 절연 구조체(VIP)는 기둥 형상을 가질 수 있다.
수직 절연 구조체(VIP)는 제3 방향(D3)으로 배열된 반도체 패턴들(SP)을 관통할 수 있다. 다르게 설명하면, 제3 방향(D3)으로 배열된 반도체 패턴들(SP)은 수직 절연 구조체(VIP)의 둘레를 따라 배치될 수 있다. 반도체 패턴의 내측벽(SPis)은 수직 절연 구조체(VIP)를 바라볼 수 있다. 예를 들어, 수직 절연 구조체(VIP)는 반도체 패턴의 내측벽(SPis)과 접촉할 수 있다.
수직 절연 구조체(VIP)는 게이트 전극(GE)을 관통할 수 있다. 제1 방향(D1)으로 배열된 수직 절연 구조체(VIP)는 하나의 게이트 전극(GE)을 관통할 수 있다. 수직 절연 구조체(VIP)는 게이트 전극(GE)과 교차할 수 있다. 수직 절연 구조체(VIP)는 하부 게이트 전극(GE2) 및 상부 게이트 전극(GE1)을 관통할 수 있다. 수직 절연 구조체(VIP)는 연결 게이트 전극(GE3)을 관통하지 않는다. 수직 절연 구조체(VIP)는 제1 방향(D1)으로 인접하는 연결 게이트 전극(GE3) 사이에 배치될 수 있다.
수직 절연 구조체(VIP)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
복수의 비트 라인들(BL)은 제1 방향(D1)을 따라 배열될 수 있다. 각각의 비트 라인들(BL)은 기판(SUB)의 상면과 수직인 제3 방향(D3)으로 길게 연장될 수 있다. 각각의 비트 라인들(BL)은 몰드 구조체(MIL)에 의해 서로 간에 분리될 수 있다.
비트 라인들(BL)은 반도체 패턴들(SP)의 일측에 배치될 수 있다. 각각의 비트 라인들(BL)은 제3 방향(D3)으로 적층된 반도체 패턴들(SP)과 전기적으로 연결될 수 있다. 각각의 비트 라인들(BL)은 기판(SUB) 상에 적층된 수평부들(BLh)와, 제3 방향(D3)으로 연장되는 수직부(BLv)를 포함할 수 있다. 수직부(BLv)는 서로 이격된 수평부들(BLh)을 연결할 수 있다. 수평부들(BLh)은 수직부(BLv)로부터 돌출될 수 있다. 각각의 비트 라인의 수평부들(BLh)은 제3 방향(D3)으로 적층된 반도체 패턴들(SP)과 전기적으로 연결될 수 있다. 비트 라인의 수평부들(BLh)은 반도체 패턴(SP)의 제1 불순물 영역(SD1)과 연결될 수 있다. 도시되지 않았지만, 제1 불순물 영역(SD1)과, 비트 라인(BL) 사이에 실리사이드 패턴이 개재될 수도 있다.
비트 라인의 수평부(BLh)와 게이트 전극(GE) 사이에 제1 스페이서(SPC1)가 개재될 수 있다. 제1 스페이서(SPC1)는 비트 라인(BL)과 게이트 전극(GE)을 절연시킬 수 있다. 덧붙여, 제1 스페이서(SPC1)는 제1 방향(D1)으로 인접하는 비트 라인들(BL) 사이에도 배치될 수 있다. 이를 통해, 제1 스페이서(SPC1)는 외측 게이트 전극(GEout)을 통해 제1 방향(D1)으로 인접하는 비트 라인들(BL)이 전기적으로 연결되는 것을 방지할 수 있다.
정보 저장 요소들(DS)는 각각 제1 전극(EL1), 유전막(DL) 및 제2 전극(EL2)을 포함할 수 있다. 제1 전극(EL1)은 제2 전극(EL2)과 이격될 수 있다. 유전막(DL)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 개재될 수 있다. 정보 저장 요소들(DS)는 각각 반도체 패턴들(SP)과 연결될 수 있다. 제1 전극(EL1)은 각각의 반도체 패턴들(SP)과 연결될 수 있다. 정보 저장 요소들(DS)은 반도체 패턴들(SP)의 타측에 배치될 수 있다.
제3 방향(D3)으로 적층된 반도체 패턴들(SP)과 전기적으로 연결된 정보 저장 요소들(DS)는 하나의 유전막(DL) 및 하나의 제2 전극(EL2)를 공유할 수 있다. 다시 말하면, 제3 방향(D3)으로 적층된 반도체 패턴들(SP)과 각각 연결된 제1 전극(EL1)은 복수개 배치되고, 복수개의 제1 전극(EL1)의 표면을 따라 하나의 유전막(DL)이 형성될 수 있다. 또한, 하나의 유전막(DL) 상에 하나의 제2 전극(EL2)이 배치될 수 있다.
각각의 제1 전극(EL1)은 각각의 반도체 패턴들(SP)의 제2 불순물 영역(SD2)과 전기적으로 연결될 수 있다. 각각의 제1 전극(EL1)은 인접하는 제1 몰드 절연층(ILD1) 사이에 배치될 수 있다. 평면도적인 관점에서, 각각의 제1 전극(EL1)은 루프 형상을 가질 수 있고, 예를 들어, 폐루프(closed-loop) 형상을 가질 수 있다.
제1 전극(EL1)은 제3 방향(D3)으로 대향되는 상면(EL1us)과, 하면(EL1bs)과, 상면(EL1us) 및 하면(EL1bs)을 연결하는 외측벽(EL1os)과, 내측벽(EL1is)을 포함할 수 있다. 제1 전극의 외측벽(EL1os)을 통해, 반도체 패턴(SP)의 제2 불순물 영역(SD2)과 연결될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 유전막(DL)은 제1 전극의 내측벽(EL1os)을 따라 형성될 수 있다. 하지만, 유전막(DL)은 제1 전극의 상면(EL1us) 및 제1 전극의 하면(EL1bs) 상에 형성되지 않는다.
제2 전극(EL2)은 유전막(DL) 상에 배치될 수 있다. 제2 전극(EL2)은 제3 방향(D3)으로 적층된 제1 전극(EL1)을 관통할 수 있다. 제2 전극(EL2)은 예를 들어, 제3 방향(D3)으로 연장되는 기둥 형상을 가질 수 있다. 다르게 설명하면, 제1 전극(EL1)은 제2 전극(EL2)의 둘레를 따라 배치될 수 있다.
제1 전극(EL1) 및 제2 전극(EL2)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
유전막(DL)은 예를 들어, 고유전율 물질(예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합)을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 유전막(DL)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 유전막(DL)은 하프늄(Hf)을 포함할 수 있다.
제1 전극(EL1)과 게이트 전극(GE) 사이에 제2 스페이서(SPC2)가 개재될 수 있다. 제2 스페이서(SPC2)는 제1 전극(EL1)과 게이트 전극(GE)을 절연시킬 수 있다. 덧붙여, 제2 스페이서(SPC2)는 제1 방향(D1)으로 인접하는 제1 전극(EL1) 사이에도 배치될 수 있다. 이를 통해, 제2 스페이서(SPC2)는 외측 게이트 전극(GEout)을 통해 제1 방향(D1)으로 인접하는 제1 전극(EL1)이 전기적으로 연결되는 것을 방지할 수 있다.
비트 라인들(BL)은 반도체 패턴들(SP)의 일측에 배치되고, 정보 저장 요소들(DS)는 반도체 패턴들(SP)의 타측에 배치될 수 있다. 비트 라인(BL)과, 반도체 패턴(SP)과, 정보 저장 요소(DS)는 제2 방향(D2)을 따라 일렬로 배열될 수 있다.
도시된 것과 달리, 제1 전극(EL1)과 반도체 패턴(SP) 사이에 실리사이드 패턴이 개재될 수 있다. 또한, 제1 방향(D1)으로 이격되어 배치된 각각의 유전막(DL) 및 제2 전극(EL2)은 직접 연결되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 몰드 구조체(MIL)의 상면을 따라 연장되는 유전막의 일부에 의해 제1 방향(D1)으로 이격된 각각의 유전막(DL)은 직접 연결될 수 있다. 또한, 몰드 구조체(MIL)의 상면을 따라 연장되는 제2 전극의 일부에 의해 제1 방향(D1)으로 이격된 각각의 제2 전극(EL2)은 직접 연결될 수 있다.
도 6a 및 도 6b는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 도 7은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 8은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1, 도 2, 도 4 내지 도 5d를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 6a, 도 7 및 도 8은 각각 도 4의 A - A를 따라 절단한 단면도이다. 도 6b는 도 4의 C - C를 따라 절단한 단면도이다.
도 6a 내지 도 7을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 전극(EL1)은 제3 방향(D3)으로 이격된 상판 영역(EL11) 및 하판 영역(EL12)과, 상판 영역(EL11)과 하판 영역(EL12)를 연결하는 연결 영역(EL13)을 포함할 수 있다.
제1 전극의 상판 영역(EL11)은 제3 방향(D3)으로 대향되는 제1 면(EL11u) 및 제2 면(EL11b)를 포함할 수 있다. 제1 전극의 하판 영역(EL12)은 제3 방향(D3)으로 대향되는 제3 면(EL12u) 및 제4 면(EL12b)을 포함할 수 있다. 제1 전극의 연결 영역(EL13)는 외측벽(EL13o)과 내측벽(EL13i)을 포함할 수 있다.
도 6a 및 도 6b에서, 유전막(DL)은 제1 전극의 연결 영역의 내측벽(EL13i)과, 제1 전극의 상판 영역의 제2 면(EL11b)과, 제1 전극의 하판 영역의 제3 면(EL12u)를 따라 연장될 수 있다. 제1 전극의 상판 영역의 제2 면(EL11b)과 제1 전극의 하판 영역의 제3 면(EL12u)은 서로 마주볼 수 있다.
도 7에서, 유전막(DL)은 제1 전극의 연결 영역의 내측벽(EL13i)과, 제1 전극의 상판 영역의 제1 면(EL11u)과, 제1 전극의 상판 영역의 제2 면(EL11b)과, 제1 전극의 하판 영역의 제3 면(EL12u)과, 제1 전극의 하판 영역의 제4 면(EL12b)을 따라 연장될 수 있다.
도 8을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 기판(SUB)은 하부 반도체막(SUB_LP)과, 상부 반도체막(SUB_UP)과, 하부 반도체막(SUB_LP) 및 상부 반도체막(SUB_UP) 사이의 매립 절연막(BOX)를 포함할 수 있다. 예를 들어, 기판(SUB)은 SOI(Silicon on Insulator) 기판일 수 있다.
도 9 내지 도 10c는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 도 9는 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 평면도이다. 도 10a 내지 도 10c는 각각 도 9의 A - A, B - B 및 D - D를 따른 단면도들이다. 설명의 편의상, 도 4 내지 도 5d를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9 내지 도 10c를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 내측 게이트 전극(GEin)과 외측 게이트 전극(GEout)은 전기적으로 연결될 수 있다.
내측 게이트 전극(GEin)과 외측 게이트 전극(GEout) 사이에, 삽입 절연막(도 4의 GE_SI)가 개재되지 않을 수 있다. 즉, 외측 게이트 전극(GEout)도 워드 라인으로 동작할 수 있다.
또한, 상부 게이트 전극(GE1) 및 제1 몰드 절연층(ILD1) 사이와, 하부 게이트 전극(GE2) 및 제1 몰드 절연층(ILD1) 사이에, 블로킹 절연막(도 5a, 도 5b의 GE_BI)도 개재되지 않을 수 있다.
도 11은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 4 내지 도 5d를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 11 및 도 12의 셀 어레이(CA)는 예시적으로 도 5A를 도시하였다. 하지만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다.
도 11을 참고하면, 기판(SUB) 상에 도 1을 참조하여 설명한 셀 어레이(CA)가 제공될 수 있다. 셀 어레이(CA)와 기판(SUB) 사이에 주변 회로 영역(PER)이 제공될 수 있다. 주변 회로 영역(PER)은, 셀 어레이(CA)를 동작시키기 위한 회로를 포함할 수 있다.
구체적으로, 주변 회로 영역(PER)은 주변 트랜지스터들(PTR), 주변 트랜지스터들(PTR) 상의 주변 배선들(PIL), 및 주변 배선들(PIL)을 수직적으로 연결하는 주변 컨택들(PCNT)을 포함할 수 있다. 도시되진 않았지만, 주변 배선들(PIL)은 관통 전극을 통해 셀 어레이(CA)와 전기적으로 연결될 수 있다.
일 예로, 셀 어레이(CA)와 주변 회로 영역(PER) 사이에 식각 정지막(ESL)이 추가로 개재될 수 있다. 다른 예로, 셀 어레이(CA)와 주변 회로 영역(PER) 사이에 식각 정지막(ESL)이 개재되지 않을 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치는, 앞서 도 1 및 도 3a를 참조하여 설명한 것과 같이 메모리 셀이 주변 회로 영역 상에 제공된 셀-온-페리(Cell On Peri, COP) 구조를 가질 수 있다. 주변 회로 영역(PER)과 셀 어레이(CA)를 3차원적으로 적층함으로써, 반도체 메모리 칩의 면적을 줄이고 회로의 고집적화를 구현할 수 있다.
도 12를 참조하면, 제1 기판(SUB1) 상에 셀 어레이(CA)가 제공될 수 있다. 셀 어레이(CA) 상에 제2 기판(SUB2)이 제공될 수 있다. 제2 기판(SUB2) 상에 주변 회로 영역(PER)이 제공될 수 있다. 주변 회로 영역(PER)은, 셀 어레이(CA)를 동작시키기 위한 회로를 포함할 수 있다.
몇몇 실시예들 따른 반도체 메모리 장치를 형성하는 것은, 제1 기판(SUB1) 상에 셀 어레이(CA)를 형성하는 것, 제2 기판(SUB2) 상에 주변 회로 영역(PER)을 형성하는 것, 및 웨이퍼 본딩 방식으로 셀 어레이(CA) 상에 제2 기판(SUB2)을 부착하는 것을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치는, 앞서 도 1 및 도 3b를 참조하여 설명한 것과 같이, 주변 회로 영역이 메모리 셀 상에 제공된 페리-온-셀(Peri On Cell, POC) 구조를 가질 수 있다. 셀 어레이(CA)와 주변 회로 영역(PER)을 3차원적으로 적층함으로써, 반도체 메모리 칩의 면적을 줄이고 회로의 고집적화를 구현할 수 있다.
도 13 내지 도 44는 몇몇 실시예들에 다른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 14, 도 18a, 도 20a, 도 22a, 도 24a, 도 26a, 도 28a, 도 30, 도 32a, 도 32b, 도 34, 도 36, 도 38, 도 40, 도 42 및 도 44는 도 13, 도 17, 도 19, 도 21, 도 23, 도 25, 도 27, 도 29, 도 31, 도 33, 도 35, 도 37, 도 39, 도 41 및 도 43의 A - A를 따라 절단한 단면도이다. 도 16, 18b, 도 20b, 도 22b, 도 24b, 도 26b 및 도 28b는 도 15, 도 17, 도 19, 도 21, 도 23, 도 25 및 도 27의 B - B를 따라 절단한 단면도이다.
도 13 및 도 14를 참고하면, 기판(SUB) 상에, 수직으로 적층된 복수개의 몰드층(ILD1, ILD2) 를 포함하는 몰드 구조체(MIL)이 형성된다. 각각의 몰드층(ILD1, ILD2)는 제1 몰드 절연층(ILD1)과, 제2 절연 몰드층(ILD2)를 포함할 수 있다.
이어서, 몰드 구조체(MIL)을 관통하는 제1 내지 제3 관통홀(THO1, THO2, THO3)이 형성될 수 있다. 제1 내지 제3 관통홀(THO1, THO2, THO3)은 제2 방향(D2)으로 순차적으로 배열될 수 있다.
이어서, 희생 절연 패턴(SDP)은 제1 내지 제3 관통홀(THO1, THO2, THO3) 내에 형성될 수 있다. 희생 절연 패턴(SDP)는 각각 제1 내지 제3 관통홀(THO1, THO2, THO3)을 채울 수 있다.
제1 내지 제3 관통홀(THO1, THO2, THO3)은 모따기된 사각형의 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 내지 제3 관통홀(THO1, THO2, THO3)은 원형 또는 타원형의 형상을 가질 수도 있다.
도 15 및 도 16을 참고하면, 제2 관통홀(THO2) 내의 희생 절연 패턴(SDP)이 제거될 수 있다.
제2 관통홀(THO2)에 의해, 몰드 구조체(MIL)에 포함된 제1 몰드 절연층(ILD1) 및 제2 절연 몰드층(ILD2)이 노출될 수 있다.
도 17 내지 도 18b를 참고하면, 제2 관통홀(THO2)에 의해 노출된 제2 절연 몰드층(ILD2)이 부분적으로 식각될 수 있다.
제2 절연 몰드층(ILD2)을 일부 식각하여, 몰드 구조체(MIL) 내에 제1 게이트 리세스(GER1)가 형성될 수 있다.
제1 게이트 리세스(GER1)에 의해, 제1 관통홀(THO1) 및 제3 관통홀(THO3) 내의 희생 절연 패턴(SDP)의 일부가 노출될 수 있다.
제1 방향(D1)을 따라 절단한 도 18b에서, 제2 관통홀(THO2) 사이의 제1 몰드 절연층(ILD1)의 상면 및 하면은 제1 게이트 리세스(GER1)에 의해 노출되고, 제1 몰드 절연층(ILD1)의 측벽은 제2 관통홀(THO2)에 의해 노출될 수 있다.
도 19 내지 도 20b를 참고하면, 제1 게이트 리세스(GER1)를 채우는 제1 서브 게이트막(Gsb1)이 형성될 수 있다.
제1 서브 게이트막(Gsb1)은 제2 관통홀(THO2)의 측벽 및 바닥면에도 형성될 수 있다.
도 21 내지 도 22b를 참고하면, 제1 서브 게이트막(Gsb1)을 부분적으로 식각하여, 제1 게이트 리세스(GER1) 내에 제1 서브 게이트(GEsb1)가 형성될 수 있다.
예를 들어, 등방성 식각을 이용하여, 제1 서브 게이트막(Gsb1)이 부분적으로 식각될 수 있다.
제1 게이트 리세스(GER1) 내에 제1 서브 게이트(GEsb1)가 형성됨으로써, 몰드 구조체(MIL) 내에 제2 게이트 리세스(GER2)가 형성될 수 있다. 제2 게이트 리세스(GER2)의 일부는 제1 서브 게이트(GEsb1)에 의해 정의될 수 있다.
제1 서브 게이트(GEsb1)는 제1 관통홀(THO1) 및 제3 관통홀(THO3)을 채우는 희생 절연 패턴(SDP)의 측벽 상에 형성될 수 있다. 하지만, 제1 방향(D1)을 따라 절단한 도 22b에서, 제3 방향(D3)으로 인접하는 제1 몰드 절연층(ILD1) 사이의 제1 서브 게이트막(도 20b의 Gsb1)은 제거될 수 있다.
이를 통해, 제2 관통홀(THO2) 사이의 제1 몰드 절연층(ILD1)의 상면 및 하면은 제2 게이트 리세스(GER2)에 의해 노출될 수 있다.
도 23 내지 도 24b를 참고하면, 정지 절연막(STDL)은 제2 관통홀(THO2)의 측벽 및 바닥면과, 제2 게이트 리세스(GER2)의 프로파일을 따라 형성될 수 있다.
정지 절연막(STDL)은 몰드 구조체(MIL)의 상면을 따라 형성될 수 있다. 정지 절연막(STDL)은 컨포말하게(conformally) 형성될 수 있다.
정지 절연막(STDL)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 25 내지 도 26b를 참고하면, 정지 절연막(STDL) 상에, 제2 게이트 리세스(GER2)의 프로파일을 따라 제2 서브 게이트(GEsb2)가 형성될 수 있다.
이를 통해, 제1 서브 게이트(GEsb1)와 제2 서브 게이트(GEsb2)를 포함하는 게이트 전극(GE)이 형성될 수 있다. 제1 서브 게이트(GEsb1) 및 제2 서브 게이트(GEsb2)는 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
게이트 전극(GE)은 제3 방향(D3)으로 인접하는 제1 몰드 절연층(ILD1) 사이에 형성될 수 있다. 게이트 전극(GE)은 제1 방향(D1)으로 길게 연장될 수 있다. 제1 서브 게이트(GEsb1) 및 제2 서브 게이트(GEsb2)는 정지 절연막(STDL)에 의해 전기적으로 절연될 수 있다.
또한, 게이트 전극(GE)에 의해 정의되는 채널 리세스(CHR)가 몰드 구조체(MIL) 내에 형성될 수 있다.
좀 더 구체적으로, 정지 절연막(STDL) 상에, 제2 관통홀(THO2)의 측벽 및 바닥면과, 제2 게이트 리세스(GER2)의 프로파일을 따라 제2 서브 게이트막이 형성될 수 있다.
제2 서브 게이트막을 트리밍하여, 제2 관통홀(THO2)의 측벽 및 바닥면과, 몰드 구조체(MIL)의 상면을 따라 형성된 제2 서브 게이트막이 제거될 수 있다. 즉, 제2 게이트 리세스(GER2)의 프로파일을 따라 형성된 제2 서브 게이트막을 제외하고, 나머지 제2 서브 게이트막은 제거될 수 있다.
이 때, 제2 관통홀(THO2)의 측벽 및 바닥면과, 몰드 구조체(MIL)의 상면을 따라 형성된 정지 절연막(STDL)이 제거되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 정지 절연막(STDL)과 제1 몰드 절연층(ILD1)이 동일한 물질일 경우, 정지 절연막(STDL)는 제1 몰드 절연층(ILD1)의 일부가 될 수도 있다. 이와 같은 경우, 정지 절연막(STDL)은 기판(SUB)의 상면 상에 남겨져 있을 수도 있다.
도 27 내지 도 28b를 참고하면, 채널 리세스(CHR)의 프로파일을 따라, 게이트 절연막(GI)이 형성될 수 있다.
이어서, 게이트 절연막(GI) 상에, 채널 리세스(CHR)를 채우는 반도체 패턴(SP)이 형성될 수 있다. 좀 더 구체적으로, 게이트 절연막(GI) 상에, 채널 리세스(CHR)를 채우고, 제2 관통홀(THO2)의 측벽을 따라 연장되는 반도체막이 형성될 수 있다. 반도체막을 트리밍(trimming)하여, 제2 관통홀(THO2)의 측벽을 따라 연장된 반도체막이 제거될 수 있다.
이어서, 제2 관통홀(THO2) 내에, 제2 관통홀(THO2)을 채우는 수직 절연 구조체(VIP)가 형성될 수 있다.
도 29 및 도 30을 참고하면, 제1 관통홀(THO1) 내의 희생 절연 패턴(SDP)이 제거될 수 있다.
제1 관통홀(THO1)에 의해, 몰드 구조체(MIL)에 포함된 제1 몰드 절연층(ILD1) 및 제2 절연 몰드층(ILD2)이 노출될 수 있다.
또한, 제1 서브 게이트(GEsb1)의 일부도 노출될 수 있다.
도 31 내지 도 32b를 참고하면, 제1 관통홀(THO1)에 의해 노출된 게이트 전극(GE)의 일부를 제거하여, 반도체 패턴(SP)의 일측이 노출될 수 있다. 이를 통해, 몰드 구조체(MIL) 내에 비트 라인 리세스(BLR)이 형성될 수 있다.
좀 더 구체적으로, 제1 관통홀(THO1)에 의해 노출된 제1 서브 게이트(GEsb1)의 일부를 제거하여, 정지 절연막(STDL)이 노출될 수 있다. 제1 서브 게이트(GEsb1)의 일부가 제거되는 동안, 정지 절연막(STDL)은 제2 서브 게이트(GEsb2)가 식각되지 않도록 막아줄 수 있다. 정지 절연막(STDL)은 블로킹 절연막의 역할을 할 수 있다.
노출된 정지 절연막(STDL)의 일부를 제거하여, 제2 서브 게이트(GEsb2)를 노출시킬 수 있다. 제1 관통홀(THO1)에 의해 노출된 제2 서브 게이트(GEsb2)의 일부와, 게이트 절연막(GI)의 일부를 제거하여, 반도체 패턴(SP)의 일측의 측벽이 노출될 수 있다.
제2 서브 게이트(GEsb2)의 일부를 제거하는 동안, 반도체 패턴(SP)의 상면 및 하면 상의 제2 서브 게이트(GEsb2)의 일부도 제거될 수 있다.
도 32a에서, 비트 라인 리세스(BLR)에 의해 노출된 정지 절연막(STDL)의 일단은 제2 서브 게이트(GEsb2)의 일단과 정렬될 수 있다.
도 32b에서, 비트 라인 리세스(BLR)에 의해 노출된 정지 절연막(STDL)의 일단은 제2 서브 게이트(GEsb2)의 일단에 정렬되지 않을 수 있다. 이 후의 설명은 도 32a를 이용하여 설명한다.
도 33 및 도 34를 참고하면, 비트 라인 리세스(BLR) 내에 제1 스페이서(SPC1)가 형성될 수 있다.
제1 스페이서(SPC1)는 비트 라인 리세스(BLR)에 의해 노출된 제1 서브 게이트(GEsb1)의 측벽 및 제2 서브 게이트(GEsb2)의 측벽 상에 형성될 수 있다. 제1 스페이서(SPC1)가 형성됨으로써, 제1 서브 게이트(GEsb1) 및 제2 서브 게이트(GEsb2)는 비트 라인 리세스(BLR)에 의해 노출되지 않는다.
도 35 및 도 36을 참고하면, 비트 라인 리세스(BLR)에 의해 노출된 반도체 패턴(SP)에 불순물을 도핑하여, 반도체 패턴(SP) 내에 제1 불순물 영역(SD1)이 형성될 수 있다.
이어서, 비트 라인 리세스(BLR) 및 제1 관통홀(THO1) 내에 비트 라인(BL)이 형성될 수 있다. 제1 관통홀(THO1) 내에, 비트 라인의 수직부(BLv)가 형성되고, 비트 라인 리세스(BLR) 내에, 비트 라인 수평부(BLh)가 형성될 수 있다.
도 37 및 도 38을 참고하면, 제3 관통홀(THO3) 내의 희생 절연 패턴(SDP)이 제거될 수 있다.
제3 관통홀(THO3)에 의해, 몰드 구조체(MIL)에 포함된 제1 몰드 절연층(ILD1) 및 제2 절연 몰드층(ILD2)이 노출될 수 있다. 또한, 제1 서브 게이트(GEsb1)의 일부도 노출될 수 있다.
도 39 및 도 40을 참고하면, 제3 관통홀(THO3)에 의해 노출된 게이트 전극(GE)의 일부를 제거하여, 반도체 패턴(SP)의 타측이 노출될 수 있다. 이를 통해, 몰드 구조체(MIL) 내에 커패시터 리세스(CAPR)이 형성될 수 있다.
좀 더 구체적으로, 제3 관통홀(THO3)에 의해 노출된 제1 서브 게이트(GEsb1)의 일부를 제거하여, 정지 절연막(STDL)이 노출될 수 있다.
노출된 정지 절연막(STDL)의 일부를 제거하여, 제2 서브 게이트(GEsb2)를 노출시킬 수 있다. 제2 서브 게이트(GEsb2)를 노출시키기 위한 정지 절연막(STDL)의 식각을 통해, 삽입 절연막(GE_SI) 및 블로킹 절연막(GE_BI)이 형성될 수 있다.
제3 관통홀(THO3)에 의해 노출된 제2 서브 게이트(GEsb2)의 일부와, 게이트 절연막(GI)의 일부를 제거하여, 반도체 패턴(SP)의 타측의 측벽이 노출될 수 있다.
제2 서브 게이트(GEsb2)의 일부를 제거하는 동안, 반도체 패턴(SP)의 상면 및 하면 상의 제2 서브 게이트(GEsb2)의 일부도 제거될 수 있다. 이를 통해, 제1 몰드 절연층(ILD1) 사이에 커패시터 리세스(CAPR)가 형성될 수 있다.
커패시터 리세스(CAPR) 내에 제2 스페이서(SPC2)가 형성될 수 있다.
제2 스페이서(SPC2)는 커패시터 리세스(CAPR)에 의해 노출된 제1 서브 게이트(GEsb1)의 측벽 및 제2 서브 게이트(GEsb2)의 측벽 상에 형성될 수 있다. 제2 스페이서(SPC2)가 형성됨으로써, 제1 서브 게이트(GEsb1) 및 제2 서브 게이트(GEsb2)는 커패시터 리세스(CAPR)에 의해 노출되지 않는다.
이어서, 커패시터 리세스(CAPR)에 의해 노출된 반도체 패턴(SP)에 불순물을 도핑하여, 반도체 패턴(SP) 내에 제2 불순물 영역(SD2)이 형성될 수 있다.
도 41 및 도 42를 참고하면, 제3 관통홀(THO3)에 의해 노출된 제2 몰드 절연층(ILD2)을 부분적으로 식각하여, 커패시터 리세스(CAPR)를 확장시킬 수 있다. 다르게 설명하면, 제3 관통홀(THO3)에 의해 노출된 제2 몰드 절연층(ILD2)을 부분적으로 식각하여, 몰드 구조체(MIL)의 다른 영역에 커패시터 리세스(CAPR)가 형성될 수 있다.
도 43 및 도 44를 참고하면, 커패시터 리세스(CAPR) 및 제3 관통홀(THO3) 내에, 반도체 패턴(SP)과 연결되는 정보 저장 요소(DS)가 형성될 수 있다.
좀 더 구체적으로, 커패시터 리세스(CAPR)를 채우는 제1 전극(EL1)을 형성한 후, 제3 관통홀(THO3)의 측벽 및 제1 전극(EL1)의 측벽을 따라 유전막(DL)이 형성될 수 있다.
이어서, 유전막(DL) 상에 제2 전극(EL2)이 형성될 수 있다.
도시된 것과 달리, 다른 예로, 커패시터 리세스(CAPR)의 프로파일을 따라, 제1 전극(EL1)이 형성될 수 있다. 제1 전극(EL1) 상에, 커패시터 리세스(CAPR)의 프로파일 및 제3 관통홀(THO3)의 측벽을 따라 유전막(DL)이 형성될 수 있다.
이어서, 유전막(DL) 상에, 커패시터 리세스(CAPR) 및 제3 관통홀(THO3)을 채우는 제2 전극(EL2)이 형성될 수 있다. 이를 통해, 도 6a 및 도 6b와 같은 정보 저장 요소(DS)가 형성될 수 있다.
도시된 것과 달리, 또 다른 예로, 커패시터 리세스(CAPR)의 프로파일을 따라, 제1 전극(EL1)이 형성될 수 있다. 이어서, 제3 관통홀(THO3)에 의해 노출된 제1 몰드 절연층(ILD1)의 일부를 제거하여, 제1 몰드 절연층(ILD1)에 의해 정의된 제3 관통홀(THO3)의 직경을 확장시킬 수 있다. 제1 몰드 절연층(ILD1)에 의해 정의된 제3 관통홀(THO3)의 직경을 확장시킨 후, 유전막(DL) 및 제2 전극(EL2)이 형성될 수 있다. 이를 통해, 도 7과 같은 정보 저장 요소(DS)가 형성될 수 있다.
상술한 것과 달리, 제1 서브 게이트(GEsb1) 및 제2 서브 게이트(GEsb2) 사이에, 정지 절연막(STDL)이 형성되지 않을 수도 있다.
덧붙여, 제1 내지 제3 관통홀(THO1, THO2, THO3)의 형상과, 제1 내지 제3 관통홀(THO1, THO2, THO3) 사이의 제1 방향(D1)으로의 거리 및 제2 방향(D2)으로의 거리에 따라, 제1 서브 게이트(GEsb1) 및 정지 절연막(STDL)을 형성하지 않고, 제2 서브 게이트(GEsb2)가 형성될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SUB: 기판 SP: 반도체 패턴
BL: 비트 라인 GE: 게이트 전극
VIP: 수직 절연 구조체 DS: 정보 저장 요소

Claims (20)

  1. 기판 상에, 제1 방향으로 연장되는 수직 절연 구조체;
    상기 수직 절연 구조체의 둘레를 따라 배치되는 반도체 패턴;
    상기 반도체 패턴의 일측에 배치되고, 상기 제1 방향으로 연장되고, 상기 반도체 패턴과 전기적으로 연결되는 비트 라인;
    상기 반도체 패턴의 타측에 배치되고, 제1 전극과 제2 전극을 포함하는 정보 저장 요소로, 상기 제1 전극은 상기 제1 방향으로 연장되는 기둥 형상을 갖고, 상기 제2 전극은 상기 제1 전극의 둘레를 따라 배치되는 정보 저장 요소; 및
    상기 반도체 패턴 상에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 전극을 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 게이트 전극은 상기 반도체 패턴의 제1 면 상에 배치되는 상부 게이트 전극과, 상기 반도체 패턴의 제1 면과 대향되는 제2 면 상에 배치되는 하부 게이트 전극을 포함하는 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 게이트 전극은 상기 상부 게이트 전극과 상기 하부 게이트 전극을 연결하는 연결 게이트 전극을 포함하고,
    상기 연결 게이트 전극은 상기 반도체 패턴의 제1 면과 상기 반도체 패턴의 제2 면을 연결하는 상기 반도체 패턴의 외측벽 상에 배치되는 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 게이트 전극은 상기 제1 방향으로 연장되는 노말 게이트 전극과, 상기 노말 게이트 전극의 일부를 따라 연장되는 더미 게이트 전극을 포함하고,
    상기 더미 게이트 전극은 상기 노말 게이트 전극과 전기적으로 절연되는 반도체 메모리 장치.
  5. 제4 항에 있어서,
    상기 게이트 전극은 상기 노말 게이트 전극과 상기 더미 게이트 전극 사이에 배치되는 삽입 절연막을 더 포함하는 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 정보 저장 요소는 상기 제1 전극과 상기 제2 전극 사이에 개재되는 유전막을 포함하는 반도체 메모리 장치.
  7. 제6 항에 있어서,
    상기 제2 전극은 상기 제1 방향으로 이격되는 상판 영역 및 하판 영역과, 상기 상판 영역 및 하판 영역을 연결하는 연결 영역을 포함하고,
    상기 유전막은 상기 연결 영역의 측벽과, 서로 마주보는 상기 하판 영역의 제1 면 및 상기 상판 영역의 제2 면을 따라 연장되는 반도체 메모리 장치.
  8. 제6 항에 있어서,
    상기 제2 전극은 상기 제1 방향으로 이격되는 상판 영역 및 하판 영역과, 상기 상판 영역 및 하판 영역을 연결하는 연결 영역을 포함하고,
    상기 유전막은 서로 대향되는 상기 하판 영역의 제1 면 및 제2 면과, 서로 대향되는 상기 상판 영역의 제3 면 및 제4 면을 따라 연장되는 반도체 메모리 장치.
  9. 제6 항에 있어서,
    상기 제2 전극은 상기 제1 방향으로 이격된 상면 및 하면과, 상기 제2 전극의 상면 및 상기 제2 전극의 하면을 연결하는 외측벽 및 내측벽을 포함하는 반도체 메모리 장치.
  10. 기판 상에, 상기 기판의 상면과 수직인 제1 방향으로 연장되는 비트 라인;
    상기 기판의 상면과 평행한 제2 방향으로 연장되는 상부 게이트 전극 및 하부 게이트 전극과, 상기 제2 방향으로 배열된 복수의 연결 게이트 전극들을 포함하는 게이트 전극으로, 상기 상부 게이트 전극은 상기 하부 게이트 전극과 상기 제1 방향으로 이격되고, 각각의 상기 연결 게이트 전극은 상기 상부 게이트 전극 및 상기 하부 게이트 전극을 연결하는 게이트 전극;
    상기 하부 게이트 전극 및 상기 상부 게이트 전극 사이와, 인접하는 상기 연결 게이트 전극 사이에 배치되고, 상기 비트 라인과 전기적으로 연결되는 반도체 패턴;
    인접하는 상기 연결 게이트 전극 사이에 배치되고, 상기 상부 게이트 전극, 상기 하부 게이트 전극 및 상기 반도체 패턴을 관통하여 상기 제1 방향으로 연장되는 수직 절연 구조체; 및
    상기 반도체 패턴과 연결된 정보 저장 요소를 포함하는 반도체 메모리 장치.
  11. 제10 항에 있어서,
    상기 반도체 패턴은 상기 수직 절연 구조체의 둘레를 따라 배치되는 반도체 메모리 장치.
  12. 제10 항에 있어서,
    상기 제1 방향으로 대향되는 상기 반도체 패턴의 상면 및 상기 반도체 패턴의 하면과, 상기 반도체 패턴의 상면 및 상기 반도체 패턴의 하면을 연결하는 상기 반도체 패턴의 측벽을 따라 연장되는 게이트 절연막을 더 포함하는 반도체 메모리 장치.
  13. 제10 항에 있어서,
    상기 연결 게이트 전극의 측벽 상에 배치된 더미 게이트 전극과, 상기 연결 게이트 전극 및 상기 연결 게이트 전극 사이에 개재된 삽입 절연막을 더 포함하고,
    상기 연결 게이트 전극, 상기 삽입 절연막 및 상기 더미 게이트 전극은 상기 제2 방향과 다른 제3 방향으로 배열된 반도체 메모리 장치.
  14. 제10 항에 있어서,
    상기 정보 저장 요소는 상기 반도체 패턴과 연결된 제1 전극과, 상기 제1 전극 상의 제2 전극과, 상기 제1 전극 및 상기 제2 전극 사이에 개재된 유전막을 포함하는 반도체 메모리 장치.
  15. 제14 항에 있어서,
    상기 제1 전극은 폐루프(closed-loop) 형상을 갖는 반도체 메모리 장치.
  16. 기판 상에, 상기 기판의 상면과 수직인 제1 방향으로 연장되는 비트 라인;
    상기 기판 상에, 상기 비트 라인과 전기적으로 연결되고, 루프 형상을 갖는 반도체 패턴;
    상기 반도체 패턴 상에 배치되고, 상기 기판의 상면과 나란한 제2 방향으로 연장되는 게이트 전극; 및
    상기 반도체 패턴과 연결되는 정보 저장 요소를 포함하고,
    상기 정보 저장 요소는 상기 반도체 패턴과 연결된 제1 전극과, 상기 제1 전극과 이격된 제2 전극과, 상기 제1 전극과 제2 전극 사이의 유전막을 포함하고,
    상기 제1 전극은 루프 형상을 갖는 반도체 메모리 장치.
  17. 제16 항에 있어서,
    상기 게이트 전극은 상기 반도체 패턴의 제1 면 상에 배치되는 상부 게이트 전극과, 상기 반도체 패턴의 제1 면과 대향되는 제2 면 상에 배치되는 하부 게이트 전극을 포함하는 반도체 메모리 장치.
  18. 제16 항에 있어서,
    상기 게이트 전극 상기 반도체 패턴을 관통하여 상기 제1 방향으로 연장되는 수직 절연 구조체를 더 포함하는 반도체 메모리 장치.
  19. 기판 상에, 상기 기판의 상면과 평행한 제1 방향으로 배열되는 복수의 수직 절연 구조체들로, 각각의 수직 절연 구조체는 상기 기판의 상면과 수직인 제2 방향으로 연장되는 복수의 수직 절연 구조체들;
    상기 복수의 수직 절연 구조체들과 교차하고, 상기 제1 방향으로 연장되는 게이트 전극;
    각각의 상기 수직 절연 구조체들의 둘레를 따라 배치되고, 상기 제1 방향으로 배열되는 복수의 반도체 패턴들로, 각각의 상기 반도체 패턴은 상기 게이트 전극에 의해 분리되는 복수의 반도체 패턴;
    상기 제1 방향으로 배열되고, 각각의 상기 반도체 패턴과 연결된 복수의 비트 라인들로, 각각의 상기 비트 라인은 상기 제2 방향으로 연장되는 복수의 비트 라인들; 및
    각각의 상기 반도체 패턴과 연결되고, 제1 전극과, 상기 제1 전극을 관통하여 상기 제2 방향으로 연장되는 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 개재되는 유전막을 포함하는 정보 저장 요소들을 포함하는 반도체 메모리 장치.
  20. 기판 상에, 수직으로 적층된 복수개의 몰드층을 포함하는 몰드 구조체를 형성하고, 각각의 상기 몰드층은 제1 절연막과 제2 절연막을 포함하고,
    상기 몰드 구조체를 관통하고, 제1 방향으로 순차적으로 배열되는 제1 내지 제3 홀을 형성하고,
    상기 제2 홀에 의해 노출된 상기 제1 절연막을 부분적으로 식각하여, 게이트 리세스를 형성하고,
    상기 게이트 리세스 내에, 채널 리세스를 정의하는 게이트 전극을 형성하고, 상기 게이트 전극은 상기 제1 방향과 다른 제2 방향으로 연장되고,
    상기 채널 리세스 내에, 반도체 패턴을 형성하고,
    상기 제1 홀에 의해 노출된 상기 게이트 전극의 일부를 제거하여, 상기 반도체 패턴의 일측을 노출시키고,
    상기 제1 홀을 채워, 상기 반도체 패턴과 연결되는 비트 라인을 형성하고,
    상기 제3 홀에 의해 노출된 상기 게이트 전극의 일부를 제거하여, 상기 반도체 패턴의 타측을 노출시키고,
    상기 제3 홀 내에, 상기 반도체 패턴과 연결되는 정보 저장 요소를 형성하는 것을 포함하는 반도체 메모리 장치 제조 방법.
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